スイッチング電源回路
【課題】フィードフォワード型ΔΣ変調制御を用いたＤＣ／ＤＣ変換回路を備えてさらなる早い応答速度を実現するスイッチング電源回路を得ること。
【解決手段】ＤＣ／ＤＣ変換回路７１と制御回路７０とから構成され、制御回路７０は、エラーアンプ７２とＦＦ型ΔΣ変調回路７３とドライブ回路７４とから構成されている。入力電圧がＤＣ／ＤＣ変換回路７１に入力されると、その出力電圧がエラーアンプ７２とＦＦ型ΔΣ変調回路７３とドライブ回路７４を介してΔΣ変調制御され、ＤＣ／ＤＣ変換回路７１から出力電圧を得る。このΔΣ変調制御は、入力信号に比例して出力のパルス密度が変化する。
【解決手段】ＤＣ／ＤＣ変換回路７１と制御回路７０とから構成され、制御回路７０は、エラーアンプ７２とＦＦ型ΔΣ変調回路７３とドライブ回路７４とから構成されている。入力電圧がＤＣ／ＤＣ変換回路７１に入力されると、その出力電圧がエラーアンプ７２とＦＦ型ΔΣ変調回路７３とドライブ回路７４を介してΔΣ変調制御され、ＤＣ／ＤＣ変換回路７１から出力電圧を得る。このΔΣ変調制御は、入力信号に比例して出力のパルス密度が変化する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング電源回路に関し、より詳細には、フィードフォワード型ΔΣ変調制御を用いたＤＣ／ＤＣ変換回路を備えてさらなる早い応答速度を実現するようにしたスイッチング電源回路に関する。
【背景技術】
【０００２】
近年の電子機器は、小型でありながらも高性能化や多機能化が進んでおり、これらの電子機器の電源は、入力電圧変動及び負荷変動などの外乱に対する高い出力電圧安定性や高速な電圧変調などといった高い性能が求められている。従来から知られているスイッチング電源装置として、ＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ；パルス幅変調）制御によるＤＣ／ＤＣコンバータを用いたものがある。このＰＷＭ制御によるＤＣ／ＤＣコンバータは、入力電圧を降圧又は昇圧するためのスイッチング素子やインダクタを含み、パルス幅が入力信号に比例したＰＷＭ信号によりスイッチング素子のオンオフを制御するＰＷＭ変調器を備えている。
【０００３】
また、このＰＷＭ制御によるＤＣ／ＤＣコンバータは、入力信号が変化したとき、出力電圧が所望の電圧に到達するまでの時間が長く、つまり、応答速度が遅いことが知られている。このＰＷＭ制御に代えて、応答速度が速いスイッチング電源装置として、ΔΣ（デルタ・シグマ）変調信号によりスイッチング素子のオンオフを制御するΔΣ変調器を備えたＤＣ／ＤＣコンバータが知られている（例えば、特許文献１参照）。
【０００４】
ΔΣ変調は、アナログ信号をデジタル符号に変換する際に、高速で標本化した量子化雑音のパワースペクトル密度（ＰＳＤ）分布の形状を整形して通過帯域のダイナミックレンジを向上させるようにしたものである。つまり、一般的にΔΣ変調器は、積分器と量子化器とフィードバック回路とから構成されている。この種のΔΣ変調器は、入力信号の大きさによってパルス頻度を変化させているが、帰還ループのもつ伝達特性は、ノイズシェーピング特性を有しているのでΔΣ変調を用いない超高速標本化の場合はパルス密度変調とはいえない。また、ノイズシェイパーそのものは、実際の回路では、帰還ループは多重帰還回路となり、量子化信号が積分されず直接信号にフィードバックされるのでΔ変調に比べ急激な信号の変化に対する応答が速く、伝送の途中で誤りがあっても、その悪影響度合いは少ないという利点を有する。
【０００５】
ΔΣ変調を用いたＤＣ／ＤＣコンバータは、電源の出力に応じてスイッチング周波数が変化する性質があり、この特徴を生かして電源の設計をすることで、スイッチング電源の出力状態に変化のない定常状態のときには、スイッチング電源のスイッチング周波数が低くなってスイッチングロスが低減される。一方、電源の出力が変化する過渡状態のとき、スイッチング電源のスイッチング周波数が高くなって負荷や出力電圧の急激な変化に対して高速な応答が可能となるといった動作が可能となる。
【０００６】
また、特に軽負荷時にスイッチング周波数が低下して電源効率が高くなる特徴がある。近年の電子機器・装置、例えば、ファクシミリ、電話機、コピー機、その他ＯＡ機器や家電製品などは、本来の動作時以外の待機時にも電源を供給する必要のあるものが多くなってきている。このような電子機器の低消費電力化に対してもΔΣ変調方式のスイッチング電源は有効である。
【０００７】
図１は、従来のフィードバック（ＦＢ）型ΔΣ変調器を用いたスイッチング電源を示す構成回路図で、特許文献１に記載されたものである。ＦＢ型ΔΣ変調回路１に入力される誤差増幅器１６の出力電圧は、差分積分器２に入力される。差分積分器２は、誤差増幅器１６の出力と基準信号２３の差を積分した信号を出力する。差分積分器２の出力信号は比較器５へ入力される。比較器５とＤフリップフロップ１７とサンプリングＣＬＫ１３は、差分積分器２の出力電圧を１ビット量子化する量子化器１４を構成している。比較器５は、量子化基準信号２４を基準に差分積分器２の出力電圧のレベルを判定し、ハイレベル、またはローレベルの２値の信号をＤフリップフロップ１７に出力する。Ｄフリップフロップ１７は、サンプリングＣＬＫ１３の立ち上りのタイミングで比較器５の出力電圧をラッチし、次のサンプリングクロック１３の立ち上りまで同じ電圧レベルの信号を出力する。このＤフリップフロップ１７の出力信号が、誤差増幅器１６の出力電圧をＦＢ型ΔΣ変調回路１で変調した量子化信号１０となる。
【０００８】
１ビットの量子化信号１０は、スイッチングドライバ回路８に入力され、スイッチングドライバ回路８は、パワースイッチ素子を駆動する電圧、電流をもつパワースイッチ駆動信号２５を電圧コンバータ部９内部に供給する。電圧コンバータ部９は、パワースイッチ駆動信号２５により、内部にあるパワースイッチを駆動し、その出力を整流、平滑化することで、入力電圧端子１１に入力される入力電圧Ｖｉｎｐｕｔから、所望の出力電圧Ｖｏｕｔｐｕｔを出力電圧端子１２に供給する。また、出力電圧Ｖｏｕｔｐｕｔは、出力電圧検出回路１９で分圧され、誤差増幅器１６に入力される。誤差増幅器１６は、出力電圧検出回路１９で検出した電圧値と基準電圧１５の電圧値の誤差を増幅し、ＦＢ型ΔΣ変調回路１の入力段にある差分積分器２に出力する。
【０００９】
一方、ＦＢ型ΔΣ変調回路１から出力される量子化信号１０は、ＦＢ型ΔΣ変調回路１にも帰還され、信号調整回路２２に入力される。信号調整回路２２は、量子化信号１０の電圧レベルを変更する。例えば、１ビットの量子化信号１０がＶｈ１とＶｌ１の２値の値で変化する矩形波信号であるとしたとき、信号調整回路２２によりＶｈ１をＶｈ２の電圧値に変更し、Ｖｌ１をＶｌ２の電圧値に変更する。つまり、信号調整回路２２は、Ｖｈ２とＶｌ２の２値で量子化信号１０と同期して切り替わる矩形波を出力する。このような矩形波のとる２値の電圧レベルの変換は、図１に示した信号調整回路２２のように抵抗の分圧などの構成で簡単に実現できる。信号調整回路２２の出力は、基準信号２３、量子化基準信号２４として、比較器５と差分積分器２に入力される。
【００１０】
このように構成したＦＢ型ΔΣ変調方式のスイッチング電源は、入力電圧の変動や、負荷急変などの外乱が加わったときも、出力電圧検出回路１９と基準電圧１５で決まる一定の電圧を出力するように動作する。
【００１１】
また、ＦＢ型ΔΣ変調器を用いたスイッチング電源については、例えば、特許文献２に記載されている。この特許文献２に記載のものは、ＦＢ型ΔΣ変調器のサンプリング信号の周波数を電源の出力に応じて制御することが可能なスイッチング電源に関するものである。
【００１２】
また、フィードフォワード型ΔΣ変調器については、例えば、特許文献３及び４に記載されている。特許文献３及び４に記載のものは、乗算器が不要で回路規模が小さく、高速動作や多チャンネル・タイムシェア使用の可能な高次のデジタルΔΣ変調器に関するもので、多ビットのデジタル信号を入力とする２以上ｍ個の縦続接続された累積器と、このｍ個の累積器から出力される各累積結果に重み係数を乗じて総和をとるフィードフォワード加算量子化器と、加算結果を所定の判定基準に応じて再量子化して出力として出力するフィードフォワードパスと、再量子化値に応じた所定のフィードバック値を上記入力信号と共に上記縦続接続されたｍ個の累積の初段に入力する初段加算器とを有し、上記重み係数を２のべき乗とし、その乗算をビットシフトにて実現させるものである。また、例えば、特許文献５及び６にも、ＦＢ型ΔΣ変調器について開示されている。
【００１３】
さらに、ΔΣ変調制御を用いたＤＣ／ＤＣコンバータについては、非特許文献１に記載されており、フィードフォワード構成のΔΣ変調器については、非特許文献２に記載されている。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開２００８−９９３６２号公報
【特許文献２】特開２００２−３００７７２号公報
【特許文献３】特開平７−２２９５２号公報
【特許文献４】特開２００２−９６２４号公報
【特許文献５】再表２００７／６６４３１号公報
【特許文献６】特開２００８−９９０３５号公報
【非特許文献】
【００１５】
【非特許文献１】電気情報通信学会論文「ΔΣ変調制御を用いたＤＣ−ＤＣコンバータの特性について」（今村康秀、田中哲郎、吉田宏、信学技報ＥＥ２００２−７８ ２００３−０２）
【非特許文献２】第２２回回路とシステム軽井沢ワークショップ「連続時間ＢＰΔΣ変調器のＱ値とループ遅延の影響」（林海軍他７名 ４．２０〜２１、２００９）
【発明の概要】
【発明が解決しようとする課題】
【００１６】
しかしながら、上述した特許文献１，２に記載のＦＢ型ΔΣ変調器を用いたスイッチング電源回路は、ΔΣ変調器がフィードバック構成であり、さらなる応答速度の向上のためには改善の余地がある。つまり、信号伝達関数（ＳＴＦ；Ｓｉｇｎａｌ Ｔｒａｎｓｆｅｒ Ｆｕｎｃｔｉｏｎ）の遅延が大きく、入力信号の変化に対して出力信号が定常状態に到達するまでに、パルス密度変調信号の遅延が生じるという問題がある。
【００１７】
また、上述した特許文献３乃至６に記載のΔΣ変調器は、スイッチング電源回路に適用したことについては何ら開示されていない。
【００１８】
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、フィードフォワード型ΔΣ変調制御を用いたＤＣ／ＤＣ変換回路を備えてさらなる早い応答速度を実現するようにしたスイッチング電源回路を提供することにある。
【課題を解決するための手段】
【００１９】
本発明は、このような目的を達成するためになされたもので、請求項１に記載の発明は、ΔΣ変調回路によりＤＣ／ＤＣ変換回路を制御するスイッチング電源回路において、入力信号を出力信号に変換するＤＣ／ＤＣ変換回路と、該ＤＣ／ＤＣ変換回路の前記出力信号を入力し、該ＤＣ／ＤＣ変換回路を制御するフィードフォワード型ΔΣ変調回路とを備えていることを特徴とするスイッチング電源回路。
【００２０】
また、請求項２に記載の発明は、請求項１に記載の発明において、前記フィードフォワード型ΔΣ変調回路は、離散時間フィードフォワード型ΔΣ変調回路であることを特徴とする。
【００２１】
また、請求項３に記載の発明は、請求項２に記載の発明において、前記フィードフォワード型ΔΣ変調回路の信号伝達関数が１であり、該フィードフォワード型ΔΣ変調回路より出力されるパルス密度変調信号に遅延がなく、該遅延に起因する出力電圧波形のリップルが低減されることを特徴とする。
【００２２】
また、請求項４に記載の発明は、請求項２又は３に記載の発明において、前記ＤＣ／ＤＣ変換回路の出力電圧に対応する分圧電圧との差分を増幅した誤差信号を前記フィードフォワード型ΔΣ変調回路に出力するエラーアンプと、前記フィードフォワード型ΔΣ変調回路より出力されたパルス密度変調信号が入力されるドライブ回路とを備えていることを特徴とする。
【００２３】
また、請求項５に記載の発明は、請求項２，３又は４に記載の発明において、前記フィードフォワード型ΔΣ変調回路の次数が１次であることを特徴とする。
【００２４】
また、請求項６に記載の発明は、請求項５に記載の発明において、前記フィードフォワード型ΔΣ変調回路が、低い周波数の入力アナログ信号を通過させる積分器と、該積分器の出力側に接続された加算器と、該加算器の出力側に接続された量子化器と、該量子化器の出力側に接続され、該量子化器の出力デジタル信号をアナログ信号に変換して前記積分器にフィードバックするデジタル／アナログ変換回路と、前記入力アナログ信号から前記デジタル／アナログ変換回路から出力されたアナログ信号を減算する減算器と、前記入力アナログ信号を直接前記加算器に入力させるフィードフォワードパスとを備えていることを特徴とする。
【００２５】
また、請求項７に記載の発明は、請求項６に記載の発明において、前記減算器が、第１のスイッチを備え、前記入力アナログ信号と前記出力デジタル信号をデジタル／アナログ変換した信号との差分をとり、前記積分器が、第２のスイッチと容量と第１の演算増幅器とを備え、前記差分を積分した差分積分信号を出力し、前記加算器が、前記入力アナログ信号がフィードフォワードパスにより入力される第１の抵抗と前記積分器の出力が入力される第２の抵抗と第２の演算増幅器と帰還抵抗とを備え、前記量子化器が、コンパレータとフリップフロップとを備え、量子化基準信号と前記加算器の信号レベルを大小比較して量子化信号を出力し、前記デジタル／アナログ変換回路が、２つの基準信号を選択する２つの第３のスイッチを備え、前記量子化信号である前記出力デジタル信号を帰還して前記量子化信号に同期して、前記出力デジタル信号の論理値に応じた基準信号を前記第３のスイッチにより選択し、前記出力デジタル信号をデジタル／アナログ変換した信号を生成するものであることを特徴とする。
【００２６】
また、請求項８に記載の発明は、請求項２，３又は４に記載の発明において、前記フィードフォワード型ΔΣ変調回路の次数が２次であることを特徴とする。
【００２７】
また、請求項９に記載の発明は、請求項８に記載の発明において、前記フィードフォワード型ΔΣ変調回路が、低い周波数の入力アナログ信号を通過させる１段目の積分器と、該１段目の積分器の出力側に接続された２段目の積分器と、該２段目の積分器の出力側に接続された加算器と、該加算器の出力側に接続された量子化器と、該量子化器の出力側に接続され、該量子化器の出力デジタル信号をアナログ信号に変換して前記１段目の積分器にフィードバックするデジタル／アナログ変換回路と、前記入力アナログ信号から前記デジタル／アナログ変換回路より出力されたアナログ信号を減算する減算器と、前記入力アナログ信号を直接前記加算器に入力させる第１のフィードフォワードパスと、前記１段目の積分器からの出力信号を前記加算器に直接入力する第２のフィードフォワードパスとを備えていることを特徴とする。
【００２８】
また、請求項１０に記載の発明は、請求項９に記載の発明において、前記減算器が、第１のスイッチを備え、前記入力アナログ信号と前記出力デジタル信号をデジタル／アナログ変換した信号との差分をとり、前記１段目の積分器が、第２のスイッチと第１の容量と第１の演算増幅器とを含み、前記差分を積分した差分積分信号を出力し、前記１段目の積分器が、第３のスイッチと第２の容量と第２の演算増幅器とを含み、前記１段目の積分器の出力を積分し、前記加算器が、前記入力アナログ信号が第１のフィードフォワードパスより入力される第１の抵抗と前記１段目の積分器の出力が第２のフィードフォワードパスより入力される第２の抵抗と前記２段目の積分器の出力が入力される第３の抵抗と第３の演算増幅器と帰還抵抗とを備え、前記量子化器が、コンパレータとフリップフロップとを備え、量子化基準信号と前記加算器の信号レベルを大小比較して量子化信号を出力し、前記デジタル／アナログ変換回路が、２つの基準信号を選択する２つの第４のスイッチを備え、前記量子化信号である前記出力デジタル信号を帰還して前記量子化信号に同期して、前記出力デジタル信号の論理値に応じた基準信号を前記第４のスイッチにより選択し、前記出力デジタル信号をデジタル／アナログ変換した信号を生成することを特徴とする。
【００２９】
また、請求項１１に記載の発明は、請求項２，３又は４に記載の発明において、前記フィードフォワード型ΔΣ変調回路の次数がＮ次（Ｎは３以上の整数）であることを特徴とする。
【００３０】
また、請求項１２に記載の発明は、請求項１１に記載の発明において、前記フィードフォワード型ΔΣ変調回路が、１段目からＮ段目までカスケード接続される１段目乃至Ｎ段目の積分器と、該Ｎ段目の積分器の出力側に接続された加算器と、該加算器の出力側に接続された量子化器と、該量子化器の出力側に接続され、該量子化器の出力デジタル信号をアナログ信号に変換して前記１段目の積分器にフィードバックするデジタル／アナログ変換回路と、前記入力アナログ信号から前記デジタル／アナログ変換回路より出力されたアナログ信号を減算する減算器と、前記入力アナログ信号を直接前記加算器に入力させる第１のフィードフォワードパスと、前記１段目の積分器から前記Ｎ−１段目までの出力信号を前記加算器に直接入力する第２乃至第Ｎのフィードフォワードパスとを備えていることを特徴とする。
【００３１】
また、請求項１３に記載の発明は、請求項１に記載の発明において、前記フィードフォワード型ΔΣ変調回路は、連続時間フィードフォワード型ΔΣ変調回路であることを特徴とする。
【００３２】
また、請求項１４に記載の発明は、請求項１３に記載の発明において、前記フィードフォワード型ΔΣ変調回路の信号伝達関数が１を含み、該フィードフォワード型ΔΣ変調回路より出力されるパルス密度変調信号に遅延が小さく、応答速度が早いことを特徴とする。
【００３３】
また、請求項１５に記載の発明は、請求項１３又は１４に記載の発明において、前記ＤＣ／ＤＣ変換回路の出力電圧に対応する分圧電圧との差分を増幅した誤差信号を前記フィードフォワード型ΔΣ変調回路に出力するエラーアンプと、前記フィードフォワード型ΔΣ変調回路より出力されたパルス密度変調信号が入力されるドライブ回路とを備えていることを特徴とする。
【００３４】
また、請求項１６に記載の発明は、請求項１３，１４又は１５に記載の発明において、前記フィードフォワード型ΔΣ変調回路の次数が１次であることを特徴とする。
【００３５】
また、請求項１７に記載の発明は、請求項１６に記載の発明において、前記フィードフォワード型ΔΣ変調回路が、低い周波数の入力アナログ信号を通過させる積分器と、該積分器の出力側に接続された加算器と、該加算器の出力側に接続された量子化器と、該量子化器の出力側に接続され、該量子化器の出力デジタル信号をアナログ信号に変換して前記積分器にフィードバックするデジタル／アナログ変換回路と、前記入力アナログ信号から前記デジタル／アナログ変換回路から出力されたアナログ信号を減算する減算器と、前記入力アナログ信号を直接前記加算器に入力させるフィードフォワードパスとを備えていることを特徴とする。
【００３６】
また、請求項１８に記載の発明は、請求項１７に記載の発明において、前記減算器が、第１及び第２の抵抗を備え、前記入力アナログ信号と前記出力デジタル信号をデジタル／アナログ変換した信号との差分をとり、前記積分器が、容量と第１の演算増幅器とを備え、前記差分を積分した差分積分信号を出力し、前記加算器が、前記入力アナログ信号が前記フィードフォワードパスにより入力される第３の抵抗と前記積分器の出力が入力される第４の抵抗と第２の演算増幅器と帰還抵抗とを備え、前記量子化器が、コンパレータとフリップフロップとを備え、量子化基準信号と前記加算器の信号レベルを大小比較して量子化信号を出力し、前記デジタル／アナログ変換回路が、２つの基準信号を選択する２つのスイッチを備え、前記量子化信号である前記出力デジタル信号を帰還して前記量子化信号に同期して、前記出力デジタル信号の論理値に応じた基準信号を前記スイッチにより選択し、前記出力デジタル信号をデジタル／アナログ変換した信号を生成するものであることを特徴とする。
【００３７】
また、請求項１９に記載の発明は、請求項１３，１４又は１５に記載の発明において、前記フィードフォワード型ΔΣ変調回路の次数が２次であることを特徴とする。
【００３８】
また、請求項２０に記載の発明は、請求項１９に記載の発明において、前記フィードフォワード型ΔΣ変調回路が、低い周波数の入力アナログ信号を通過させる１段目の積分器と、該１段目の積分器の出力側に接続された２段目の積分器と、該２段目の積分器の出力側に接続された加算器と、該加算器の出力側に接続された量子化器と、該量子化器の出力側に接続され、該量子化器の出力デジタル信号をアナログ信号に変換して前記１段目の積分器にフィードバックするデジタル／アナログ変換回路と、前記入力アナログ信号から前記デジタル／アナログ変換回路より出力されたアナログ信号を減算する減算器と、前記入力アナログ信号を直接前記加算器に入力させる第１のフィードフォワードパスと、前記１段目の積分器からの出力信号を前記加算器に直接入力する第２のフィードフォワードパスとを備えていることを特徴とする。
【００３９】
また、請求項２１に記載の発明は、請求項２０に記載の発明において、前記減算器が、第１及び第２の抵抗を備え、前記入力アナログ信号と前記出力デジタル信号をデジタル／アナログ変換した信号との差分をとり、前記１段目の積分器が、第１の容量と第１の演算増幅器とを含み、前記差分を積分した差分積分信号を出力し、前記２段目の積分器が、第２の容量と第２の演算増幅器とを含み、前記１段目の積分器の出力を積分し、前記加算器が、前記入力アナログ信号が第１のフィードフォワードパスより入力される第３の抵抗と前記１段目の積分器の出力が第２のフィードフォワードパスより入力される第４の抵抗と前記２段目の積分器の出力が入力される第５の抵抗と第３の演算増幅器と帰還抵抗とを備え、前記量子化器が、コンパレータとフリップフロップとを備え、量子化基準信号と前記加算器の信号レベルを大小比較して量子化信号を出力し、前記デジタル／アナログ変換回路が、２つの基準信号を選択する２つのスイッチを備え、前記量子化信号である前記出力デジタル信号を帰還して前記量子化信号に同期して、前記出力デジタル信号の論理値に応じた基準信号を前記スイッチにより選択し、前記出力デジタル信号をデジタル／アナログ変換した信号を生成することを特徴とする。
【００４０】
また、請求項２２に記載の発明は、請求項１３，１４又は１５に記載の発明において、前記フィードフォワード型ΔΣ変調回路の次数がＮ次（Ｎは３以上の整数）であることを特徴とする。
【００４１】
また、請求項２３に記載の発明は、請求項２２に記載の発明において、前記フィードフォワード型ΔΣ変調回路が、１段目からＮ段目までカスケード接続される１段目乃至Ｎ段目の積分器と、該Ｎ段目の積分器の出力側に接続された加算器と、該加算器の出力側に接続された量子化器と、該量子化器の出力側に接続され、該量子化器の出力デジタル信号をアナログ信号に変換して前記１段目の積分器にフィードバックするデジタル／アナログ変換回路と、前記入力アナログ信号から前記デジタル／アナログ変換回路より出力されたアナログ信号を減算する減算器と、前記入力アナログ信号を直接前記加算器に入力させる第１のフィードフォワードパスと、前記１段目の積分器から前記Ｎ−１段目までの出力信号を前記加算器に直接入力する第２乃至第Ｎのフィードフォワードパスとを備えていることを特徴とする。
【発明の効果】
【００４２】
本発明によれば、ΔΣ変調回路によりＤＣ／ＤＣ変換回路を制御するスイッチング電源回路において、入力信号を出力信号に変換するＤＣ／ＤＣ変換回路と、このＤＣ／ＤＣ変換回路の出力信号を入力し、このＤＣ／ＤＣ変換回路を制御するフィードフォワード型ΔΣ変調回路とを備えたので、さらなる早い応答速度を実現するようにしたスイッチング電源回路を得ることができるという効果を奏する。
【図面の簡単な説明】
【００４３】
【図１】従来のフィードバック（ＦＢ）型ΔΣ変調器を用いたスイッチング電源を示す構成回路図である。
【図２】従来から用いられていたＰＷＭ制御によるスイッチング電源回路を説明するための図で、（ａ）は、スイッチング電源回路の全体構成図、（ｂ）は、ノコギリ波とエラーアンプ（誤差増幅器）の関係を示す図、（ｃ）は、ＰＷＭ回路の出力信号を示す図である。
【図３】ＤＣ／ＤＣ変換回路に対する制御回路の動作を説明するための図で、（ａ）は、ＤＣ／ＤＣ変換回路の一例である昇圧コンバータの回路構成図で、（ｂ）は、過渡状態と定常状態における出力電圧の関係を示す図で、（ｃ）は、ＤＣ／ＤＣ変換回路のスイッチング動作を行うためのスイッチング信号を示す図である。
【図４】ＰＷＭ制御とＦＢ型ΔΣ変調制御との特徴を比較するための構成ブロック図で、（ａ）は、ＰＷＭ制御を用いたスイッチング電源回路の構成図、（ｂ）は、ＦＢ型ΔΣ変調制御を用いたスイッチング電源回路の構成図である。
【図５】ＦＢ型ΔΣ変調制御についての説明図で、（ａ）は、ＦＢ型ΔΣ変調回路を用いたスイッチング電源回路の制御回路における概略構成ブロック図、（ｂ）は、ＦＢ型ΔΣ変調回路の出力信号を示す図である。
【図６】ＦＢ型ΔΣ変調回路の回路構成とその入出力特性を示す図で、（ａ）は、ＦＢ型ΔΣ変調回路の回路構成図、（ｂ）は、入力信号に対する出力信号を示す図、（ｃ）は、積分器出力を示す図である。
【図７】ＦＢ型ΔΣＡＤ変調回路の構成ブロック図と伝達特性を説明するための図で、（ａ）は、ＦＢ型ΔΣＡＤ変調回路のブロック図、（ｂ）は、伝達特性を示す図、（ｃ）は、信号伝達関数とノイズ伝達関数の関係式を示している。
【図８】２次フィードバック型ΔΣ変調回路を説明するための構成ブロック図である。
【図９】ＦＢ型ΔΣ変調回路の他の回路構成とその入出力特性を示す図で、（ａ）は、ＦＢ型ΔΣ変調回路の回路構成図、（ｂ）は、入力信号に対する出力信号を示す図、（ｃ）は、積分器の出力を示す図である。
【図１０】ＦＢ型ΔΣ変調回路の構成ブロック図と伝達特性を説明するための図で、（ａ）は、ＦＢ型ΔΣ変調回路のブロック図、（ｂ）は、伝達特性を示す図、（ｃ）は、信号伝達関数とノイズ伝達関数の関係式を示す図である。
【図１１】２次フィードバック型ΔΣ変調回路を説明するための構成ブロック図である。
【図１２】本発明に係るフィードフォワード（ＦＦ）型ΔΣ変調回路を用いたスイッチング電源回路の構成ブロック図である。
【図１３】図１２に示したＦＦ型ΔΣ変調回路を用いたスイッチング電源回路の具体的な回路構成図である。
【図１４】本発明に係るスイッチング電源回路に用いられる１次フィードフォワード（ＦＦ）型ΔΣ変調回路を説明するための図で、（ａ）は、１次フィードフォワード型ΔΣ変調回路の構成ブロック図、（ｂ）は、伝達特性を示す図、（ｃ）は、信号伝達関数とノイズ伝達関数の関係式を示している。
【図１５】図１４（ａ）に示した１次フィードフォワード型（ＦＦ型）ΔΣ変調回路の具体的な回路構成図である。
【図１６】離散時間フィードバック（ＦＢ）型ΔΣ変調回路の出力信号により、ＤＣ／ＤＣ変換回路３１でスイッチング動作を行ったときのＤＣ／ＤＣ変換回路の出力電圧波形と、１次離散時間フィードフォワード（ＦＦ）型ΔΣ変調回路の出力信号により、ＤＣ／ＤＣ変換回路７１でスイッチング動作を行ったときのＤＣ／ＤＣ変換回路の出力電圧波形とを比較するための図で、（ａ）は負荷が大きくなり出力電流が大きくなったときの波形で、（ｂ）は負荷が小さくなり出力電流が小さくなったときの波形を示している。
【図１７】従来のフィードバック（ＦＢ）型ΔΣ変調回路の出力電圧波形と、１次フィードフォワード（ＦＦ）型ΔΣ変調回路の出力電圧波形とを比較するための図で、（ａ）は、従来のフィードバック（ＦＢ）型ΔΣ変調回路の出力信号により、図４（ｂ）に示したＤＣ／ＤＣ変換回路でスイッチング動作を行ったときのＤＣ／ＤＣ変換回路の出力電圧波形で、（ｂ）は、１次フィードフォワード（ＦＦ）型ΔΣ変調回路の出力信号により、図１２に示したＤＣ／ＤＣ変換回路でスイッチング動作を行ったときのＤＣ／ＤＣ変換回路の出力電圧波形とを比較するための図である。
【図１８】図１７（ａ），（ｂ）に示した出力電圧波形の拡大図である。
【図１９】本発明に係るスイッチング電源回路に用いられる２次フィードフォワード（ＦＦ）型ΔΣ変調回路を説明するための構成ブロック図である。
【図２０】図１９に示した２次フィードフォワード型ΔΣ変調回路の具体的な回路構成図である。
【図２１】２次離散時間フィードバック（ＦＢ）型ΔΣ変調回路の出力信号により、ＤＣ／ＤＣ変換回路３１でスイッチング動作を行ったときのＤＣ／ＤＣ変換回路の出力電圧波形と、２次離散時間フィードフォワード（ＦＦ）型ΔΣ変調回路の出力信号により、ＤＣ／ＤＣ変換回路でスイッチング動作を行ったときのＤＣ／ＤＣ変換回路の出力電圧波形とを比較するための図で、（ａ）は負荷が大きくなり出力電流が大きくなったときの波形で、（ｂ）は負荷が小さくなり出力電流が小さくなったときの波形を示している。
【図２２】従来のフィードバック（ＦＢ）型ΔΣ変調回路の出力電圧波形と、２次フィードフォワード（ＦＦ）型ΔΣ変調回路の出力電圧波形とを比較するための図で、（ａ）は、従来のフィードバック（ＦＢ）型ΔΣ変調回路の出力信号により、図４（ｂ）に示したＤＣ／ＤＣ変換回路でスイッチング動作を行ったときのＤＣ／ＤＣ変換回路の出力電圧波形で、（ｂ）は、２次フィードフォワード（ＦＦ）型ΔΣ変調回路の出力信号により、図１２に示したＤＣ／ＤＣ変換回路でスイッチング動作を行ったときのＤＣ／ＤＣ変換回路の出力電圧波形とを比較するための図である。
【図２３】図２２（ａ），（ｂ）に示した出力電圧波形の拡大図である。
【図２４】本発明に係るスイッチング電源回路に用いられる１次フィードフォワード（ＦＦ）型ΔΣ変調回路を説明するための図で、（ａ）は、１次フィードフォワード型ΔΣ変調回路の構成ブロック図、（ｂ）は、伝達特性を示す図、（ｃ）は、信号伝達関数とノイズ伝達関数の関係式を示す図である。
【図２５】図２４（ａ）に示した１次フィードフォワード型（ＦＦ型）ΔΣ変調回路の具体的な回路構成図である。
【図２６】信号伝達関数の振幅特性と位相特性を示すボード線図で、（ａ）はフィードフォワード（ＦＦ）型ΔΣ変調回路のボード線図で、（ｂ）はフィードバック（ＦＢ）型ΔΣ変調回路のボード線図である。
【図２７】１次連続時間ＦＢ型ΔΣ変調回路の出力信号により、ＤＣ／ＤＣ変換回路でスイッチング動作を行ったときのＤＣ／ＤＣ変換回路の出力電圧波形と、１次連続時間ＦＦ型ΔΣ変調回路の出力信号により、ＤＣ／ＤＣ変換回路でスイッチング動作を行ったときのＤＣ／ＤＣ変換回路の出力電圧波形とを比較するための図で、（ａ）は負荷が大きくなり出力電流が大きくなったときの波形で、（ｂ）は負荷が小さくなり出力電流が小さくなったときの波形を示している。
【図２８】１次離散時間ＦＦ型ΔΣ変調回路の出力信号により、ＤＣ／ＤＣ変換回路でスイッチング動作を行ったときのＤＣ／ＤＣ変換回路の出力電圧波形と、１次連続時間ＦＦ型ΔΣ変調回路の出力信号により、ＤＣ／ＤＣ変換回路でスイッチング動作を行ったときのＤＣ／ＤＣ変換回路の出力電圧波形とを比較するための図で、（ａ）は負荷が大きくなり出力電流が大きくなったときの波形で、（ｂ）は負荷が小さくなり出力電流が小さくなったときの波形を示している。
【図２９】本発明に係るスイッチング電源回路に用いられる２次フィードフォワード（ＦＦ）型ΔΣ変調回路を説明するための構成ブロック図である。
【図３０】図２９に示した２次フィードフォワード型ΔΣ変調回路の具体的な回路構成図である。
【図３１】信号伝達関数の振幅特性と位相特性を示すボード線図で、（ａ）は２次フィードフォワード（ＦＦ）型ΔΣ変調回路のボード線図で、（ｂ）は２次フィードバック（ＦＢ）型ΔΣ変調回路のボード線図である。
【図３２】２次連続時間ＦＢ型ΔΣ変調回路の出力信号により、ＤＣ／ＤＣ変換回路でスイッチング動作を行ったときのＤＣ／ＤＣ変換回路の出力電圧波形と、２次連続時間ＦＦ型ΔΣ変調回路の出力信号により、ＤＣ／ＤＣ変換回路でスイッチング動作を行ったときのＤＣ／ＤＣ変換回路の出力電圧波形とを比較するための図で、（ａ）は負荷が大きくなり出力電流が大きくなったときの波形で、（ｂ）は負荷が小さくなり出力電流が小さくなったときの波形を示している。
【図３３】２次離散時間ＦＦ型ΔΣ変調回路の出力信号により、ＤＣ／ＤＣ変換回路でスイッチング動作を行ったときのＤＣ／ＤＣ変換回路の出力電圧波形と、２次連続時間ＦＦ型ΔΣ変調回路の出力信号により、ＤＣ／ＤＣ変換回路でスイッチング動作を行ったときのＤＣ／ＤＣ変換回路の出力電圧波形とを比較するための図で、（ａ）は負荷が大きくなり出力電流が大きくなったときの波形で、（ｂ）は負荷が小さくなり出力電流が小さくなったときの波形を示している。
【発明を実施するための形態】
【００４４】
本発明に係るスイッチング電源回路の実施例について説明する前に、まず、従来から用いられていたＰＷＭ制御によるスイッチング電源回路について以下に説明する。
【００４５】
図２（ａ）乃至（ｃ）は、従来から用いられていたＰＷＭ制御によるスイッチング電源回路を説明するための図で、図２（ａ）は、スイッチング電源回路の全体構成図、図２（ｂ）は、ノコギリ波とエラーアンプ（誤差増幅器）の関係を示す図、図２（ｃ）は、ＰＷＭ回路の出力信号を示す図である。ＰＷＭ制御は、スイッチング周波数がノコギリ波の周波数で決定され、パルス幅はエラーアンプの出力の大きさにより決定され、パルスの数はスイッチング周波数で決定される。
【００４６】
図２（ａ）において、入力電圧がＤＣ／ＤＣ変換回路（ＤＣ／ＤＣコンバータ）３１に入力されると、入力電圧が昇圧もしくは降圧されて、出力電圧が出力される。その出力電圧がエラーアンプ３２に入力され、所望の出力電圧からの誤差に対応する出力信号がＰＷＭ回路３５に出力される。そして、ＰＷＭ回路３５を構成するコンパレータ３３によってノコギリ波発生回路３４からのノコギリ波とエラーアンプ３２からの出力信号とが比較される。ここで、ノコギリ波とエラーアンプの出力の関係は、例えば、図２（ｂ）のようになる。つまり、スイッチング周期ごとにエラーアンプ３２の出力信号は変化し、ＰＷＭ回路３５の出力信号は、図２（ｃ）のような、パルス幅の異なる信号が出力される。ここで、パルス幅はスイッチング電源回路の出力電圧の所望の出力電圧からの誤差に対応する。ドライブ回路３６を介して、ＤＣ／ＤＣ変換回路３１でパルス幅に応じたスイッチング動作が行われ、入力電圧を昇圧もしくは降圧した出力電圧が、スイッチング電源回路の出力電圧として得られる。
【００４７】
このような構成のスイッチング電源回路を高いスイッチング周波数で動作させた場合には、ＰＷＭ回路３５の出力信号のパルス数が多くなり、スイッチングによる損失（スイッチングロス）が生じて、高効率化は図れないが、高速過渡応答が得られる。これに対して、低いスイッチング周波数で動作させた場合には、ＰＷＭ回路３５の出力信号のパルス数が少なくなり、高効率化は図れるが、高速過渡応答が得られない。このように、従来のＰＷＭ制御によるスイッチング電源回路では、高効率化と高速過渡応答とをスイッチング周波数で解決することは困難であった。
【００４８】
以下に、スイッチング電源回路の要求される高効率化と高速過渡応答についてさらに具体的に動作説明する。
図３（ａ）乃至（ｃ）は、ＤＣ／ＤＣ変換回路に対する制御回路の動作を説明するための図で、図３（ａ）は、ＤＣ／ＤＣ変換回路の一例である昇圧（ｂｏｏｓｔ；ブースト）コンバータの回路構成図で、図３（ｂ）は、過渡状態と定常状態における出力電圧の関係を示す図で、図３（ｃ）は、ＤＣ／ＤＣ変換回路のスイッチング動作を行うためのスイッチング信号を示す図である。
【００４９】
まず、図３（ａ）を参照して、昇圧コンバータの構成と動作を説明する。
昇圧コンバータは、ＤＣ／ＤＣ変換回路３１と制御回路３７とで構成されている。制御回路３７は、図２（ａ）におけるエラーアンプ３２とＰＷＭ回路３５とドライブ回路３６を含んでいる。また、制御回路３７及び入力電圧Ｖｉｎ以外はＤＣ／ＤＣ変換回路３１を示している。
【００５０】
ＤＣ／ＤＣ変換回路３１におけるスイッチＳ１，Ｓ２は、ＭＯＳトランジスタ等で構成される。図３（ａ）においては、スイッチＳ１，Ｓ２は、ＮチャネルＭＯＳトランジスタで構成されているものとする。つまり、スイッチＳ１，Ｓ２は、ハイレベルの制御信号が入力されるとオン（導通）して、ローレベルの制御信号が入力されるとオフ（遮断）される。また、スイッチＳ１，Ｓ２には、それぞれ互いに極性が異なるスイッチング信号が制御回路３７より与えられる。出力電圧の所望の値からの誤差に対応するＰＷＭ信号がスイッチＳ１に与えられ、反転したＰＷＭ信号がスイッチＳ２に与えられる。
【００５１】
ＰＷＭ信号がハイレベルのとき、スイッチＳ１はオンし、スイッチＳ２はオフする。スイッチＳ１がオンすることで、インダクタＬに入力電圧Ｖｉｎが印加され、インダクタＬに充電電流が充電される。
【００５２】
次に、ＰＷＭ信号がローレベルになったとき、スイッチＳ１はオフし、スイッチＳ２はオンする。スイッチＳ２がオンすることで、インダクタＬに充電された充電電流が容量Ｃｏｕｔに流れ、容量Ｃｏｕｔに電荷が蓄えられ、昇圧された出力電圧Ｖｏｕｔが出力される。
【００５３】
ここで、ＰＷＭ信号のパルス幅が小さい程、インダクタＬに充電される充電電流が小さくなるので、昇圧電圧は低くなる。一方、ＰＷＭ信号のパルス幅が大きい程、インダクタＬに充電される充電電流が大きくなるので、昇圧電圧は高くなる。パルス幅は、出力電圧Ｖｏｕｔに応じて決まる。つまり、過渡状態である電源投入直後は、パルス幅が相対的に大きくなり、定常時は、パルス幅が相対的に小さくなる。
【００５４】
上述のように、出力電圧Ｖｏｕｔから所望の出力電圧の誤差に応じて制御回路３７は、誤差に対応したパルス幅のＰＷＭ信号を生成して、スイッチＳ１，Ｓ２に出力する。
【００５５】
次に、図３（ｂ），（ｃ）を参照して、高効率化と高速過渡応答を説明する。
図３（ｂ）は、ＤＣ／ＤＣ変換回路が昇圧動作を開始して、出力電圧Ｖｏｕｔが一定値（所望の出力電圧）に収束するまでの様子を表す図である。出力電圧Ｖｏｕｔは、一定値に収束するまでの過渡状態、一定値に収束してからの定常状態の２つの状態がある。図３（ｃ）は、周波数が低いときと、高いときのＰＷＭ信号を例示した図である。
【００５６】
昇圧コンバータが、昇圧動作を開始して、一定値に収束するまでの過渡状態を短くするためには、周波数が高いＰＷＭ信号でスイッチングする必要がある。つまり、周波数が高いほど、スイッチＳ１，Ｓ２におけるスイッチング回数が多くなり、インダクタＬから容量Ｃｏｕｔへの充電回数が多くなるので、高速で定常状態に収束する。よって、高速で定常状態に収束するためには、ＰＷＭ信号の周波数を高くすればよい。ところが、ＰＷＭ信号の周波数を高くすると、スイッチＳ１，Ｓ２での損失が大きくなる。つまり、高効率化が図れなくなる。
【００５７】
一方、スイッチＳ１，Ｓ２での損失を小さくし、高効率化を図るためには、ＰＷＭ信号の周波数を低くする必要がある。すなわち、スイッチＳ１，Ｓ２におけるスイッチング回数を少なくすることで、損失が小さくなる。つまり、高効率化が図れる。
【００５８】
ところが、ＰＷＭ信号の周波数を低くすると、スイッチＳ１、Ｓ２におけるスイッチング回数が少なくなり、インダクタＬから容量Ｃｏｕｔへの充電回数が少なくなるので、定常状態に収束するまでの時間が長くなる。つまり、過渡状態が長くなる。
【００５９】
このように、スイッチング電源回路の高速過渡応答と高効率化は、トレードオフの関係にあり、周波数が固定であると、いずれか一方の要求しか達成できない。また、これらの要求に対して、高いスイッチング周波数での動作（高速過渡応答の改善）や低いスイッチング周波数での動作（高効率化の改善）は、周波数を可変にして行なう必要があった。つまり、従来では、高速過渡応答と高効率化をスイッチング周波数のみで解決しており、これでは回路規模増大を招き、大変困難を伴うものであった。そこで、ΔΣ変調方式の採用が検討されてきた。
【００６０】
本発明に係るフィードフォワード（ＦＦ）型ΔΣ変調回路を用いたＤＣ／ＤＣ変換回路を備えたスイッチング電源回路を説明する前に、ＰＷＭ制御によるＤＣ／ＤＣ変換回路とフィードバック（ＦＢ）型ΔΣ変調制御によるＤＣ／ＤＣ変換回路を用いたスイッチング電源回路について以下に説明する。
【００６１】
図４（ａ），（ｂ）は、ＰＷＭ制御とＦＢ型ΔΣ変調制御との特徴を比較するための構成ブロック図で、図４（ａ）は、ＰＷＭ制御を用いたスイッチング電源回路の構成図、図４（ｂ）は、ＦＢ型ΔΣ変調制御を用いたスイッチング電源回路の構成図である。なお、制御回路４２は、エラーアンプ３２とＦＢ型ΔΣ変調回路４１とドライブ回路３６を含んでいる。
【００６２】
図４（ａ）において、入力電圧がＤＣ／ＤＣ変換回路３１に入力されると、その出力電圧がエラーアンプ３２とＰＷＭ回路３５とドライブ回路３６を介してＰＷＭ制御され、ＤＣ／ＤＣ変換回路３１から出力電圧を得る。このＰＷＭ制御の特徴は、上述のように、出力電圧から所望の出力電圧までの誤差に比例して、パルス幅が変化するＰＷＭ信号をＰＷＭ回路３５からドライブ回路３６を介してＤＣ／ＤＣ変換回路３１に出力することである。
【００６３】
一方、図４（ｂ）において、入力電圧がＤＣ／ＤＣ変換回路３１に入力されると、その出力電圧がエラーアンプ３２とＦＢ型ΔΣ変調制御回路４１とドライブ回路３６を介してＦＢ型ΔΣ変調制御され、ＤＣ／ＤＣ変換回路３１から出力電圧を得る。このＦＢ型ΔΣ変調制御の特徴は、出力電圧から所望の出力電圧までの誤差に比例して、パルス密度が変化するパルス密度変調信号（ΔΣ変調信号）をＦＢ型ΔΣ変調回路４１からドライブ回路３６を介してＤＣ／ＤＣ変換回路３１に出力することである。
【００６４】
次に、フィードバック（ＦＢ）型ΔΣ変調制御の特徴について説明する。
図５（ａ），（ｂ）は、ＦＢ型ΔΣ変調制御についての説明図で、図５（ａ）は、ＦＢ型ΔΣ変調回路を用いたスイッチング電源回路の制御回路における概略構成ブロック図、図５（ｂ）は、ＦＢ型ΔΣ変調回路の出力信号を示す図である。
【００６５】
図５（ａ）において、エラーアンプ３２の出力信号はＤＣ／ＤＣ変換回路３１の出力信号から所望の出力電圧に対応する基準電圧Ｖｒｅｆからの誤差信号であり、ＦＢ型ΔΣ変調回路４１に出力される。そして、ＦＢ型ΔΣ変調回路４１は、誤差信号の大きさに応じたパルス密度のパルス密度変調信号を出力する。つまり、ＦＢ型ΔΣ変調回路４１の出力信号は、図５（ｂ）のように示される。ＦＢ型ΔΣ変調回路４１の入力信号、すなわち、誤差信号が常に小さいとき（定常状態）では、パルス密度が相対的に薄くなり（低いスイッチング周波数）、高効率化が図れる。一方、ＦＢ型ΔΣ変調回路４１の入力信号が大きいとき（過渡状態）では、パルス密度が相対的に濃くなり（高いスイッチング周波数）、高速過渡応答が図れる。
【００６６】
次に、フィードバック（ＦＢ）型ΔΣ変調回路４１の回路構成とその入出力特性について以下に説明する。
図６（ａ）乃至（ｃ）は、ＦＢ型ΔΣ変調回路の回路構成とその入出力特性を示す図で、図６（ａ）は、ＦＢ型ΔΣ変調回路の回路構成図、図６（ｂ）は、入力信号に対する出力信号を示す図、図６（ｃ）は、積分器の出力を示す図である。
【００６７】
まず、図６（ａ）を参照して、ＦＢ型ΔΣ変調回路４１の回路構成について説明する。
ＦＢ型ΔΣ変調回路４１は、減算器５１と積分器５２と量子化器（Ａ／Ｄコンバータ；ＡＤＣ）５３とＤＡＣ（Ｄ／Ａコンバータ）５４とから構成されている。
【００６８】
ＦＢ型ΔΣ変調回路４１は、スイッチを含み入力信号と出力信号をＤ／Ａ変換した信号との差分をとる減算器５１と、第１のスイッチと容量と演算増幅器を備え、差分を積分した差分積分信号を出力する積分器５２と、コンパレータとフリップフロップとを備え、量子化基準信号（しきい値）と差分積分信号の信号レベルを大小比較し１ビットの量子化信号を出力する量子化器５３と、２つの基準信号Ｖｒｅｆ、−Ｖｒｅｆを選択する２つの第２のスイッチを備え、量子化信号である出力信号を帰還して１ビットの量子化信号に同期して、出力信号の論理値に応じた基準信号をスイッチにより選択し、出力信号をＤ／Ａ変換した信号を生成するＤＡＣ５４を備える構成とすることで、パルス密度変調信号を生成する。
【００６９】
また、このような構成により、ＦＢ型ΔΣ変調回路４１を備えたスイッチング電源回路は、従来のＰＷＭ回路を備えたスイッチング電源回路と比べて、サンプリング周波数が固定であるので、回路規模が小さくできるとともに、高速過渡応答と高効率化を可能としている。
【００７０】
ＦＢ型ΔΣ変調回路４１は、スイッチをオンオフし、電荷を転送するための２つのフェーズ、Ｐｈ１（フェーズ１）とＰｈ２（フェーズ２）がある。図６（ａ）において、Ｐｈ１と図示したスイッチは、Ｐｈ１においてオンし、Ｐｈ２と図示したスイッチは、Ｐｈ２においてオンする。各フェーズの周波数は、サンプリング周波数に等しく、Ｐｈ１とＰｈ２は、交互に繰り返される。つまり、１つのサンプリング周期において、１つのＰｈ１と１つのＰｈ２が存在する。
【００７１】
次に、図６（ｂ），（ｃ）を参照して、ＦＢ型ΔΣ変調回路４１の動作について説明する。
まず、ＦＢ型ΔΣ変調回路４１は、上述のように、エラーアンプ３２が出力するＤＣ／ＤＣ変換回路３１の出力信号から所望の出力電圧に対応する基準電圧Ｖｒｅｆからの誤差信号を入力する。
【００７２】
Ｐｈ１において、入力信号が積分器５２の入力側容量に印加され、入力信号に応じた電荷が蓄えられる。Ｐｈ２において、ＤＡＣ５４の出力信号が積分器５２の入力側容量に印加され、ＤＡＣ５４の出力信号に応じた電荷が転送される。ここで、減算器５１は、入力側とＤＡＣ５４の出力は結線されているので、Ｐｈ１で入力信号により蓄えた電荷から、Ｐｈ２でＤＡＣ５４の出力信号に応じた電荷を減算した電荷が、積分器５２の入力側容量に蓄えられる。つまり、ＦＢ型ΔΣ変調回路４１の入力信号と出力信号との減算が行われて差分信号が生成される。
【００７３】
積分器５２の入力側容量の電荷は、Ｐｈ２において、演算増幅器の出力端子から非反転入力端子との間の帰還容量に転送される。つまり、差分信号が積分されて差分積分信号が出力される。
【００７４】
図６（ｂ）は、ＦＢ型ΔΣ変調回路４１の入力信号と出力信号を例示した波形で、図６（ｃ）は、差分積分信号を例示した波形を示す図である。また、入力信号が０より小さいときの波形を表している。まず、図６（ｂ）に示すように、最初のサンプリング周期において、出力信号は、ローレベルであり、その出力信号に対応するＤＡＣ５４の出力信号は、−Ｖｒｅｆであり、入力信号との差分は正の値となる。したがって、図６（ｃ）に示すように、差分積分信号は、正の傾きをもつ一次関数波形となる。
【００７５】
次に、差分積分信号は、量子化器５３のコンパレータに入力され、量子化基準信号と差分積分信号が大小比較されて、フリップフロップに入力される。図６（ａ）において、量子化基準信号は、０Ｖ（グラウンド）である。そして、Ｐｈ１になったとき、フリップフロップは、差分積分信号と量子化基準信号（しきい値）との大小比較結果を１ビットの量子化信号として出力する。つまり、量子化器５３は、差分積分信号が０Ｖ以上のとき、ハイレベルを出力し、０Ｖより小さいとき、ローレベルを出力する。図６（ｃ）において、最初のサンプリング周期の最後の時点で、差分積分信号は、量子化基準信号と等しくなるので、コンパレータはハイレベルを出力し、次のサンプリング周期（次のＰｈ１）になったとき、量子化器５３は、ハイレベルの量子化信号を出力する。
【００７６】
量子化信号は、ＤＡＣ５４のスイッチに入力される。ＤＡＣ５４において、量子化信号がハイレベルのとき、基準信号Ｖｒｅｆが選択され、量子化信号がローレベルのとき、基準信号−Ｖｒｅｆが選択される。
【００７７】
そして、次のサンプリング周期において、量子化信号は、ハイレベルであるので、入力信号との差分は負の値となる。したがって、図６（ｃ）に示すように、差分積分信号は、負の傾きをもつ一次関数波形となる。
【００７８】
したがって、量子化器５３におけるコンパレータの出力はローレベルとなり、さらに、次のサンプリング周期になったとき、量子化信号はローレベルとなる。
【００７９】
このような動作を繰り返すことで、入力信号に応じたパルス密度変調信号が生成される。図６（ｂ）に例示した波形において、７サンプリング周期に３つのパルスが存在する。ＦＢ型ΔΣ変調回路４１の入力信号が図示した値よりも小さくなる（誤差が大きくなる）と、パルス密度は濃くなり（パルスの数が増え）、図示した値よりも大きくなる（誤差が小さくなる）と、パルス密度は薄くなる（パルスの数が減る）。
【００８０】
また、上述した動作により、入力信号が０Ｖより小さいとき、パルス密度変調信号は、１回ハイレベルになった後、必ずローレベルになる。このとき、ハイレベルの期間は、サンプリング周期であり固定である。一方、入力信号が０Ｖより大きいとき、パルス密度変調信号は、１回ローレベルになった後、必ずハイレベルになる。このとき、ローレベルの期間は、サンプリング周期であり固定である。
【００８１】
このようにして、ＦＢ型ΔΣ変調回路４１を備えたスイッチング電源回路は、従来のＰＷＭ回路を備えたスイッチング電源回路と比べて、回路規模が小さくなるとともに、高速過渡応答と高効率化を可能としている。
以上が、図５（ａ）に示されたＦＢ型ΔΣ変調回路４１の動作説明である。
図７（ａ）乃至（ｃ）は、ＦＢ型ΔΣ変調回路の構成ブロック図と伝達特性を説明するための図で、図７（ａ）は、ＦＢ型ΔΣ変調回路のブロック図、図７（ｂ）は、伝達特性を示す図、図７（ｃ）は、信号伝達関数（ＳＴＦ；Ｓｉｇｎａｌ Ｔｒａｎｓｆｅｒ Ｆｕｎｃｔｉｏｎ）とノイズ伝達関数（ＮＴＦ；Ｎｏｉｓｅ Ｔｒａｎｓｆｅｒ Ｆｕｎｃｔｉｏｎ）の関係式を示している。
【００８２】
図７（ａ）に示すように、低い周波数の信号を通過させる積分器（ＬＰＦ）５２と、量子化器（ＡＤＣ；アナログ／デジタル変換回路）５３と、ＤＡＣ（デジタル／アナログ変換回路）５４と、アナログ信号を減算して出力する減算器５１とを備えている。
【００８３】
減算器５１の出力は、積分器５２に入力され、積分器５２の出力は、量子化器５３に入力されている。また、ＤＡＣ５４は、量子化器５３の出力をアナログ信号に変換して積分器５２にフィードバックするように、量子化器５３と減算器５１との間に設けられている。減算器５１は、ＦＢ型ΔΣ変調器の入力信号から、ＤＡＣ５４の出力を減算して出力する。すなわち、図７（ａ）の積分器５２、量子化器５３、ＤＡＣ５４、減算器５１は、それぞれ、図６（ａ）の積分器５２、量子化器５３、ＤＡＣ５４、減算器５１に対応している。
【００８４】
次に、図７（ａ）に示されたＦＢ型ΔΣ変調回路の動作について説明する。
まず、アナログ信号が入力されると、積分器５２によって、低い周波数のアナログ信号が積分され、量子化器５３によって、積分器５２から出力されたアナログ信号がデジタル信号に変換され、減算器５１で入力信号との差分をとるために、デジタル信号がＤＡＣ５４に入力される。
【００８５】
ＤＡＣ５４では、入力された量子化器５３の出力を、アナログ信号に変換して、減算器５１に入力し、入力となるアナログ信号から、ＤＡＣ５４の出力を減算して、積分器５２にフィードバックする。そして、積分器５２の出力が、量子化器５３によってデジタル信号に変換されて、ＦＢ型ΔΣ変調器の出力としてデジタル信号（パルス密度変調信号）が出力される。
【００８６】
なお、ＦＢ型ΔΣ変調回路の出力信号により、図４（ｂ）に示したＤＣ／ＤＣ変換回路３１でスイッチング動作を行ったときのＤＣ／ＤＣ変換回路３１の出力電圧波形は図１７（ａ）に示され、その拡大図は、図１８（ａ）に示されている。
【００８７】
ＦＢ型ΔΣ変調回路は、積分器の出力を量子化器で量子化するため、量子化器において量子化ノイズＥ（Ｚ）が加わる。すなわち、図７（ａ）の入力から出力までの伝達特性は、図７（ｂ）に示すようになる。図７（ａ）に示したＦＢ型ΔΣ変調回路は離散時間ＦＢ型ΔΣ変調回路である。図７（ｂ）より伝達関数を求めると、図７（ｃ）のようになる。
【００８８】
図７（ｃ）に示すように、Ｚ変換した出力デジタル信号Ｙ（Ｚ）は、Ｙ（Ｚ）＝Ｈ（Ｚ）・Ｘ（Ｚ）／（１＋Ｈ（Ｚ））＋１・Ｅ（Ｚ）／（１＋Ｈ（Ｚ））となる。信号伝達関数ＳＴＦ（Ｓｉｇｎａｌ Ｔｒａｎｓｆｅｒ Ｆｕｎｃｔｉｏｎ）は、ＳＴＦ（Ｚ）＝Ｈ（Ｚ）／（１＋Ｈ（Ｚ））であり、ノイズ伝達関数ＮＴＦ（Ｎｏｉｓｅ Ｔｒａｎｓｆｅｒ Ｆｕｎｃｔｉｏｎ）は、ＮＴＦ（Ｚ）＝１／（１＋Ｈ（Ｚ））である。なお、Ｘ（Ｚ）はＺ変換した入力アナログ信号であり、Ｈ（Ｚ）は積分器の伝達関数である。
【００８９】
また、オーバーサンプリングとノイズ伝達関数により量子化ノイズＥ（Ｚ）はノイズシャイプされて高ＳＮＤＲ（Ｓｉｇｎａｌ ｔｏ Ｎｏｉｓｅ ｐｌｕｓ Ｄｉｓｔｏｒｔｉｏｎ Ｒａｔｉｏ；信号対雑音＋歪電力比）を実現する。
【００９０】
しかしながら、積分器５２の伝達関数は、１次の場合には、Ｈ（Ｚ）＝Ｚ-1／（１−Ｚ-1）であるので、信号伝達関数は、ＳＴＦ（Ｚ）＝Ｚ-1となって１クロック（１サンプリング周期）遅れる。また、ノイズ伝達関数は、ＮＴＦ（Ｚ）＝１−Ｚ-1と１次の微分特性となる。
【００９１】
ここで示されているフィルタ回路の次数は１次である。フィルタの次数は、その伝達関数の遅延演算子Ｚ-1の最大のべき数である。
【００９２】
図８は、２次フィードバック型ΔΣ変調回路を説明するための構成ブロック図である。減算器６１の出力は、１段目の積分器６２に入力され、１段目の積分器６２の出力は、減算器６３及び２段目の積分器６４を介して量子化器６５に入力されている。また、ＤＡＣ６６は、量子化器６５の出力をアナログ信号に変換して２段目の積分器６４にフィードバックするとともに、ＤＡＣ６７は、量子化器６５の出力をアナログ信号に変換して１段目の積分器６２にフィードバックする。減算器６１は、ΔΣＡＤ変調回路の入力となるアナログ信号から、ＤＡＣ６７の出力を減算して出力し、減算器６３は、ΔΣＡＤ変調回路の入力となるアナログ信号から、ＤＡＣ６６の出力を減算して出力する。
【００９３】
１段目の積分器６２の出力をＺ変換すると、ｙ１（Ｚ）＝Ｚ-1Ｘ（Ｚ）＋Ｚ-1（１−Ｚ-1）Ｅ（Ｚ）で示される。また、量子化器６５の出力をＺ変換すると、Ｙ（Ｚ）＝Ｚ-2Ｘ（Ｚ）＋（１−Ｚ-1）2Ｅ（Ｚ）で示される。
【００９４】
すなわち、２次フィードバック型ΔΣ変調回路の信号伝達関数は、ＳＴＦ（Ｚ）＝Ｚ-2であり、２クロック（２サンプリング周期）遅れる。ノイズ伝達関数は、ＮＴＦ（Ｚ）＝（１−Ｚ-1）2となり、２次の微分特性となる。
【００９５】
ちなみに、上述の説明では、ＦＢ型ΔΣ変調回路は離散時間ＦＢ型ΔΣ変調回路であったが、ＦＢ型ΔΣ変調回路の他の例として連続時間ΔΣ変調回路の説明をする。
【００９６】
図９（ａ）乃至（ｃ）は、ＦＢ型ΔΣ変調回路の他の回路構成とその入出力特性を示す図で、図９（ａ）は、ＦＢ型ΔΣ変調回路の回路構成図、図９（ｂ）は、入力信号に対する出力信号を示す図、図９（ｃ）は、積分器の出力を示す図である。
【００９７】
まず、図９（ａ）を参照して、ＦＢ型ΔΣ変調回路４１の他の回路構成について説明する。
ＦＢ型ΔΣ変調回路４１は、減算器５０１と積分器５０２と量子化器（Ａ／Ｄコンバータ；ＡＤＣ）５０３とＤＡＣ（Ｄ／Ａコンバータ）５０４とから構成されている。
【００９８】
ＦＢ型ΔΣ変調回路４１は、抵抗を含み入力信号と出力信号をＤ／Ａ変換した信号との差分をとる減算器５０１と、容量と演算増幅器を備え、差分を積分した差分積分信号を出力する積分器５０２と、コンパレータとフリップフロップとを備え、量子化基準信号と差分積分信号の信号レベルを大小比較し１ビットの量子化信号を出力する量子化器５０３と、２つの基準信号Ｖｒｅｆ、−Ｖｒｅｆを選択する２つのスイッチを備え、量子化信号である出力信号を帰還して１ビットの量子化信号に同期して、出力信号の論理値に応じた基準信号をスイッチにより選択し、出力信号をＤ／Ａ変換した信号を生成するＤＡＣ５０４を備える構成とすることで、パルス密度変調信号を生成する。
【００９９】
次に、図９（ｂ），（ｃ）を参照して、ＦＢ型ΔΣ変調回路４１の動作について説明する。
【０１００】
まず、ＦＢ型ΔΣ変調回路４１は、上述のように、エラーアンプ３２が出力するＤＣ／ＤＣ変換回路３１の出力信号から所望の出力電圧に対応する基準電圧Ｖｒｅｆからの誤差信号を入力する。
【０１０１】
入力信号が減算器５０１に入力側抵抗に印加され、ＤＡＣ５０４の出力信号が減算器５０１の帰還抵抗に印加され、入力信号と出力信号との減算が行われて差分信号が生成される。そして、差分信号が積分器５０２の帰還容量に入力される。つまり、差分信号が積分されて差分積分信号が出力される。
【０１０２】
図９（ｂ）は、ＦＢ型ΔΣ変調回路４１の入力信号と出力信号を例示した波形で、図９（ｃ）は、差分積分信号を例示した波形を示す図である。また、入力信号が０より小さいときの波形を表している。量子化器５０３とＤＡＣ５０４は、量子化器５３とＤＡＣ５４と同様の動作をするため、ＦＢ型ΔΣ変調回路４１の入力信号と出力信号を例示した波形と差分積分信号は、ＦＢ型ΔΣ変調回路４１が上述した離散時間ＦＢ型ΔΣ変調回路であるときと同様の波形となる。
【０１０３】
以上が、ＦＢ型ΔΣ変調回路４１の動作説明である。
【０１０４】
図１０（ａ）乃至（ｃ）は、ＦＢ型ΔΣ変調回路の構成ブロック図と伝達特性を説明するための図で、図１０（ａ）は、ＦＢ型ΔΣ変調回路のブロック図、図１０（ｂ）は、伝達特性を示す図、図１０（ｃ）は、信号伝達関数（ＳＴＦ；Ｓｉｇｎａｌ Ｔｒａｎｓｆｅｒ Ｆｕｎｃｔｉｏｎ）とノイズ伝達関数（ＮＴＦ；Ｎｏｉｓｅ Ｔｒａｎｓｆｅｒ Ｆｕｎｃｔｉｏｎ）の関係式を示している。
【０１０５】
図１０（ａ）に示すように、ＦＢ型ΔΣ変調回路が上述した離散時間ＦＢ型ΔΣ変調回路であるときと同様に、低い周波数の信号を通過させる積分器（ＬＰＦ）５０２と、量子化器（ＡＤＣ；アナログ／デジタル変換回路）５０３と、ＤＡＣ（デジタル／アナログ変換回路）５０４と、アナログ信号を減算して出力する減算器５０１とを備えている。
【０１０６】
図１０（ａ）の入力から出力までの伝達特性は、図１０（ｂ）に示すようになる。図１０（ｂ）に示したＦＢ型ΔΣ変調回路は連続時間ＦＢ型ΔΣ変調回路である。図１０（ｂ）より伝達関数を求めると、図１０（ｃ）のようになる。
【０１０７】
図１０（ｃ）に示すように、ラプラス変換した出力デジタル信号Ｙ（ｓ）は、Ｙ（ｓ）＝Ｈ（ｓ）・Ｘ（ｓ）／（１−Ｌ（ｓ））＋１・Ｅ（ｓ）／（１−Ｌ（ｓ））となる。信号伝達関数ＳＴＦ（Ｓｉｇｎａｌ Ｔｒａｎｓｆｅｒ Ｆｕｎｃｔｉｏｎ）は、ＳＴＦ（ｓ）＝Ｈ（ｓ）／（１−Ｌ（ｓ））であり、ノイズ伝達関数ＮＴＦ（Ｎｏｉｓｅ Ｔｒａｎｓｆｅｒ Ｆｕｎｃｔｉｏｎ）は、ＮＴＦ（ｓ）＝１／（１−Ｌ（ｓ））である。なお、Ｘ（ｓ）はラプラス変換した入力アナログ信号であり、Ｈ（ｓ）は積分器の伝達関数であり、Ｌ（ｓ）＝−Ｈ（ｓ）ＨDAC（ｓ）でありＨ（ｓ）とＤＡＣ５０４の伝達関数ＨDAC（ｓ）と−１の積である。
【０１０８】
また、オーバーサンプリングとノイズ伝達関数により量子化ノイズＥ（ｓ）はノイズシャイプされて高ＳＮＤＲ（Ｓｉｇｎａｌ ｔｏ Ｎｏｉｓｅ ｐｌｕｓ Ｄｉｓｔｏｒｔｉｏｎ Ｒａｔｉｏ；信号対雑音＋歪電力比）を実現する。
【０１０９】
しかしながら、積分器５０２の伝達関数は、１次の場合には、Ｈ（ｓ）＝１／ｓＴであるので、信号伝達関数は、ＳＴＦ（Ｚ）＝（１／ｓＴ）（１−ｅ-sT）となって１次遅れが生じる。また、ノイズ伝達関数は、ＮＴＦ（ｓ）＝（１−ｅ-sT）と１次の微分特性となる。
【０１１０】
ここで示されているフィルタ回路の次数は１次である。フィルタの次数は、その伝達関数のラプラス演算子ｓの最大のべき数である。
【０１１１】
図１１は、２次フィードバック型ΔΣ変調回路を説明するための構成ブロック図である。減算器６０１の出力は、１段目の積分器６０２に入力され、１段目の積分器６０２の出力は、減算器６０３及び２段目の積分器６０４を介して量子化器６０５に入力されている。また、ＤＡＣ６０６は、量子化器６０５の出力をアナログ信号に変換して２段目の積分器６０４にフィードバックするとともに、ＤＡＣ６０６は、量子化器６０５の出力をアナログ信号に変換して１段目の積分器６０２にフィードバックする。減算器６０１は、ΔΣＡＤ変調回路の入力となるアナログ信号から、ＤＡＣ６０７の出力を減算して出力し、減算器６０３は、ΔΣＡＤ変調回路の入力となるアナログ信号から、ＤＡＣ６０６の出力を減算して出力する。
【０１１２】
量子化器６０５の出力をラプラス変換すると、Ｙ（ｓ）＝（１−ｅ-sT）2／（ｓＴ）2Ｘ（ｓ）＋（１−ｅ-sT）2Ｅ（ｓ）で示される。
【０１１３】
すなわち、２次フィードバック型ΔΣ変調回路の信号伝達関数は、ＳＴＦ（ｓ）＝（１−ｅ-sT）2／（ｓＴ）2であり、２次遅れが生じる。また、ノイズ伝達関数は、ＮＴＦ（ｓ）＝（１−ｅ-sT）2となり、２次の微分特性となる。
【０１１４】
以上、本発明に係るフィードフォワード型ΔΣ変調回路を用いたスイッチング電源回路を説明する前に、従来から用いられていたＰＷＭ回路を用いたスイッチング電源回路及び従来から用いられていたフィードバック型ΔΣ変調回路を用いたスイッチング電源回路について説明した。
【０１１５】
以下、本発明に係るフィードフォワード型ΔΣ変調回路を用いたスイッチング電源回路の実施例1及び実施例２について説明する。
【実施例１】
【０１１６】
まず、本発明に係るフィードフォワード型ΔΣ変調回路を用いたスイッチング電源回路の実施例１について説明する。この実施例１では、フィードフォワード（ＦＦ）型ΔΣ変調回路は離散時間ＦＦ型ΔΣ変調回路である。
【０１１７】
図１２は、本発明に係るフィードフォワード（ＦＦ）型ΔΣ変調回路を用いたスイッチング電源回路の構成ブロック図である。図中符号７０は制御回路、７１はＤＣ／ＤＣ変換回路、７２はエラーアンプ（誤差増幅器）、７３はフィードフォワード型（ＦＦ型）ΔΣ変調回路、７４はドライブ回路を示している。
【０１１８】
本発明に係るスイッチング電源回路は、ＤＣ／ＤＣ変換回路７１と制御回路７０とから構成され、制御回路７０は、エラーアンプ７２とＦＦ型ΔΣ変調回路７３とドライブ回路７４とから構成されている。エラーアンプ７２は、ＤＣ／ＤＣ変換回路７１の出力電圧に対応する分圧電圧との差分を増幅した誤差信号をフィードフォワード型ΔΣ変調回路７３に出力するもので、ドライブ回路７４は、フィードフォワード型ΔΣ変調回路７３より出力されたパルス密度変調信号が入力されるものである。
【０１１９】
このように、本発明に係るスイッチング電源回路は、フィードフォワード型ΔΣ変調制御を用いたＤＣ／ＤＣ変換回路７１を備えたもので、入力信号を出力信号に変換するＤＣ／ＤＣ変換回路７１と、このＤＣ／ＤＣ変換回路７１の出力信号に基づいて、ＤＣ／ＤＣ変換回路７１をΔΣ変調制御するフィードフォワード型ΔΣ変調回路７３とを備えている。
【０１２０】
入力電圧がＤＣ／ＤＣ変換回路７１に入力されると、その出力電圧がエラーアンプ７２とＦＦ型ΔΣ変調回路７３とドライブ回路７４を介してΔΣ変調制御され、ＤＣ／ＤＣ変換回路７１から出力電圧を得る。このΔΣ変調制御の特徴は、ＤＣ／ＤＣ変換回路７１を制御するパルス密度変調信号が、出力信号に応じてパルス密度が変化することである。
【０１２１】
ＦＦ型ΔΣ変調回路を用いたスイッチング電源回路は、後述するように、信号伝達関数の遅延が小さく、パルス密度変調信号に遅延が小さいので、さらなる早い応答速度を実現することができる。
【０１２２】
図１３は、図１２に示したＦＦ型ΔΣ変調回路を用いたスイッチング電源回路の具体的な回路構成図である。図中７５はインバータ回路、７６はバッファ回路を示している。なお、符号７１〜７４は図１２に対応している。
【０１２３】
ＤＣ／ＤＣ変換回路７１におけるスイッチＳ１，Ｓ２は、ＮチャネルＭＯＳトランジスタで構成される。つまり、スイッチＳ１，Ｓ２はハイレベルの制御信号が入力されるとオン（導通）して、ローレベルの制御信号が入力されるとオフ（遮断）される。なお、本実施例では、ＮチャネルＭＯＳトランジスタであるが、ＰチャネルＭＯＳトランジスタを用いてもよい。ＰチャネルＭＯＳトランジスタを用いるときは、スイッチのオンオフを制御するためのゲートに与える信号の極性を逆にすればよい。
【０１２４】
また、ＦＦ型ΔΣ変調回路７３より出力されるパルス密度変調信号（スイッチング信号）が、インバータ回路７５、バッファ回路７６を含むドライブ回路７４に入力される。そして、スイッチＳ１，Ｓ２には、それぞれ互いに極性が異なるパルス密度変調信号が与えられる。
【０１２５】
つまり、出力電圧の所望の値からの誤差に対応するパルス密度のパルス密度変調信号がスイッチＳ１に与えられ、反転したパルス密度変調信号がスイッチＳ２に与えられる。
【０１２６】
パルス密度変調信号がハイレベルのとき、スイッチＳ１はオンし、スイッチＳ２はオフする。スイッチＳ１がオンすることで、インダクタＬに入力電圧Ｖｉｎが印加され、インダクタＬに充電電流が充電される。
【０１２７】
次に、パルス密度変調信号がローレベルになったとき、スイッチＳ１はオフし、スイッチＳ２はオンする。スイッチＳ２がオンすることで、インダクタＬに充電された充電電流が容量Ｃｏｕｔに流れ、容量Ｃｏｕｔに電荷が蓄えられ、昇圧された出力電圧Ｖｏｕｔが出力される。
【０１２８】
ここで、パルス密度変調信号のパルス密度が薄い（スイッチング周波数が低い）程、インダクタＬに充電された充電電流が容量Ｃｏｕｔに流れる回数が少なくなるので、昇圧電圧は低くなる。一方、パルス密度変調信号のパルス密度が濃い（スイッチング周波数が高い）程、インダクタＬに充電された充電電流が容量Ｃｏｕｔに流れる回数が多くなるので、昇圧電圧は高くなる。
【０１２９】
パルス密度は、出力電圧Ｖｏｕｔに応じて決まる。つまり、電源投入直後の過渡状態のとき、パルス密度が濃く（スイッチング周波数が高く）なり、定常時は、パルス密度が薄く（スイッチング周波数が低く）なる。そして、出力電圧Ｖｏｕｔは、抵抗Ｒ１、Ｒ２で構成される分圧回路により分圧されて、分圧電圧がエラーアンプの反転入力端子に入力される。
【０１３０】
エラーアンプ７２は、非反転入力端子に所望の出力電圧に対応する基準電圧Ｖｒｅｆが与えられ、出力信号Ｖｏｕｔに対応する分圧電圧との差分をとって増幅した信号（誤差信号）をＦＦ型ΔΣ変調回路７３に出力する。
【０１３１】
そして、上述のように、出力電圧Ｖｏｕｔから所望の出力電圧の誤差に応じてＦＦ型ΔΣ変調回路７３は、誤差に対応したパルス密度変調のパルス密度変調信号を生成して、ドライバ７４を介してスイッチＳ１，Ｓ２に出力する。
【０１３２】
図１４（ａ）乃至（ｃ）は、本発明に係るスイッチング電源回路に用いられる１次フィードフォワード（ＦＦ）型ΔΣ変調回路を説明するための図で、図１４（ａ）は、１次フィードフォワード型ΔΣ変調回路の構成ブロック図、図１４（ｂ）は、伝達特性を示す図、図１４（ｃ）は、信号伝達関数（ＳＴＦ；Ｓｉｇｎａｌ Ｔｒａｎｓｆｅｒ Ｆｕｎｃｔｉｏｎ）とノイズ伝達関数（ＮＴＦ；Ｎｏｉｓｅ Ｔｒａｎｓｆｅｒ Ｆｕｎｃｔｉｏｎ）の関係式を示している。
【０１３３】
図１４（ａ）に示すように、低い周波数のアナログ信号を通過させる積分器（ＬＰＦ）８２と加算器８３と量子化器（ＡＤＣ；アナログ／デジタル変換回路）８４とＤＡＣ（デジタル／アナログ変換回路）８５とアナログ信号を減算して出力する減算器８１とを備えている。
【０１３４】
つまり、図１４（ａ）に示すように、フィードフォワード型ΔΣ変調回路は、低い周波数の入力アナログ信号を通過させる積分器８２と、この積分器８２の出力側に接続された加算器８３と、この加算器８３の出力側に接続された量子化器８４と、この量子化器８４の出力側に接続され、この量子化器８４のデジタル信号をアナログ信号に変換して積分器８２にフィードバックするＤＡＣ８５と、入力アナログ信号からＤＡＣ８５から出力されたアナログ信号を減算する減算器８１と、入力アナログ信号を直接加算器８３に入力させるフィードフォワードパスａとを備えている。
【０１３５】
ＦＦ型ΔΣ変調回路は、積分器８２の出力を量子化器で量子化するため、量子化器において量子化ノイズＥ（Ｚ）が加わる。すなわち、図１４（ａ）の入力から出力までの伝達特性は、図１４（ｂ）に示すようになる。図１４（ｂ）に示したＦＦ型ΔΣ変調回路は離散時間ＦＦ型ΔΣ変調回路である。図１４（ｂ）より伝達関数を求めると、図１４（ｃ）のようになる。
【０１３６】
図１４（ｃ）に示すように、Ｚ変換した出力デジタル信号Ｙ（Ｚ）は、Ｙ（Ｚ）＝Ｘ（Ｚ）＋１・Ｅ（Ｚ）／（１＋Ｈ（Ｚ））となり、積分器の伝達関数Ｈ（Ｚ）は、１次の場合には、Ｈ（Ｚ）＝Ｚ-1／（１−Ｚ-1）であるので、信号伝達関数は、ＳＴＦ（Ｚ）＝１となり遅延しない。また、ノイズ伝達関数は、ＮＴＦ（Ｚ）＝１−Ｚ-1となり、１次の微分特性となる。つまり、図７（ｃ）に示した信号伝達関数は、ＳＴＦ（Ｚ）＝Ｚ-1となり、１クロック（１サンプリング周期）遅れるのに対して、図１４（ｃ）に示した信号伝達関数は、ＳＴＦ（Ｚ）＝１となり、パルス密度変調信号は遅延しないため、ＦＢ型ΔΣＡＤ変調回路よりもＦＦ型ΔΣ変調回路の方が、パルス密度変調信号に遅延が生じないので、応答速度が改善されていることが分かる。
【０１３７】
図１５は、図１４（ａ）に示した１次フィードフォワード（ＦＦ）型ΔΣ変調回路の具体的な回路構成図である。この１次ＦＦ型ΔΣ変調回路は、減算器８１と積分器８２と加算器８３と量子化器（Ａ／Ｄコンバータ；ＡＤＣ）８４とＤＡＣ（Ｄ／Ａコンバータ）８５とから構成されている。
【０１３８】
１次ＦＦ型ΔΣ変調回路は、第１のスイッチを含み入力信号と出力信号をＤ／Ａ変換した信号との差分をとる減算器８１と、第２のスイッチと容量と第１の演算増幅器とを備え、差分を積分した差分積分信号を出力する積分器８２と、入力信号がフィードフォワードパスａより入力される第１の抵抗と積分器８２の出力が入力される第２の抵抗と第２の演算増幅器と帰還抵抗とを備えた加算器８３と、コンパレータとフリップフロップとを備え、量子化基準信号（しきい値）と加算器８３の信号レベルを大小比較し１ビットの量子化信号を出力する量子化器８４と、２つの基準信号Ｖｒｅｆ、−Ｖｒｅｆを選択する２つの第３のスイッチを備え、量子化信号である出力信号を帰還して１ビットの量子化信号に同期して、出力信号の論理値に応じた基準信号を第３のスイッチにより選択し、出力信号をＤ／Ａ変換した信号を生成するＤＡＣ８５を備える構成とすることで、パルス密度変調信号を生成する。
【０１３９】
１次ＦＦ型ΔΣ変調回路は、ＦＢ型ΔΣ変調回路の場合と同様に、スイッチをオンオフし、電荷を転送するための２つのフェーズ、Ｐｈ１（フェーズ１）とＰｈ２（フェーズ２）がある。図１５において、Ｐｈ１と図示したスイッチは、Ｐｈ１においてオンし、Ｐｈ２と図示したスイッチは、Ｐｈ２においてオンする。各フェーズの周波数は、サンプリング周波数に等しく、Ｐｈ１とＰｈ２は、交互に繰り返される。つまり、１つのサンプリング周期において、１つのＰｈ１と１つのＰｈ２が存在する。
【０１４０】
まず、１次ＦＦ型ΔΣ変調回路は、上述のように、エラーアンプ７２が出力するＤＣ／ＤＣ変換回路３１の出力信号から所望の出力電圧に対応する基準電圧Ｖｒｅｆからの誤差信号を入力する。
【０１４１】
Ｐｈ１において、入力信号が積分器８１の入力側容量に印加され、入力信号に応じた電荷が蓄えられる。また、フィードフォワードパスａにより直接加算器８３に入力される。
【０１４２】
Ｐｈ２において、ＤＡＣ８５の出力信号が積分器８２の入力側容量に印加され、ＤＡＣ８５の出力信号に応じた電荷が転送される。ここで、減算器８１は、入力側とＤＡＣ８５の出力が結線されているので、Ｐｈ１で入力信号により蓄えた電荷から、Ｐｈ２でＤＡＣ８５の出力信号に応じた電荷を減算した電荷が、積分器８２の入力側容量に蓄えられる。つまり、１次ＦＦ型ΔΣ変調回路の入力信号と出力信号との減算が行われ、差分信号が生成される。
【０１４３】
積分器８２の入力側容量の電荷は、Ｐｈ２において、演算増幅器の出力端子から非反転入力端子との間の帰還容量に転送される。つまり、差分信号が積分され、差分積分信号が出力される。次に、差分積分信号は、加算器８３において、フィードフォワードパスより伝達された入力信号と加算されて、加算信号が出力される。
【０１４４】
そして、加算信号は、量子化器８４のコンパレータに入力され、量子化基準信号と加算信号が大小比較されて、フリップフロップに出力される。ここで、量子化基準信号は、０Ｖ（グラウンド）である。そして、Ｐｈ１になったとき、フリップフロップは、差分積分信号と量子化基準信号（しきい値）との大小比較結果を１ビットの量子化信号として出力する。つまり、量子化器８４は、差分積分信号が０Ｖ以上のとき、ハイレベルを出力し、０Ｖより小さいとき、ローレベルを出力する。
【０１４５】
量子化信号は、ＤＡＣ８５のスイッチに入力される。ＤＡＣ８５において、量子化信号がハイレベルのとき、基準信号Ｖｒｅｆが選択され、量子化信号がローレベルのとき、基準信号−Ｖｒｅｆが選択される。そして、次のサンプリング周期において、量子化信号をＤ／Ａ変換した信号は、入力信号から減算器８１により減算される。
【０１４６】
このような動作を繰り返すことで、入力信号に応じたパルス密度変調信号が生成される。１次ＦＦ型ΔΣ変調回路の入力信号が小さくなる（誤差が大きくなる）と、パルス密度は濃くなり（パルスの数が増え）、大きくなる（誤差が小さくなる）と、パルス密度は薄くなる（パルスの数が減る）。
【０１４７】
また、上述した動作により、入力信号が０Ｖより小さいとき、パルス密度変調信号は、１回ハイレベルになった後、必ずローレベルになる。このとき、ハイレベルの期間は、サンプリング周期であり固定である。一方、入力信号が０Ｖより大きいとき、パルス密度変調信号は、１回ローレベルになった後、必ずハイレベルになる。このとき、ローレベルの期間は、サンプリング周期であり固定である。
以上が、１次ＦＦ型ΔΣ変調回路の動作説明である。
【０１４８】
ＦＦ型ΔΣ変調回路を用いたスイッチング電源回路は、上述のように、信号伝達関数が１であり、パルス密度変調信号に遅延が生じないので、さらなる早い応答速度を実現することができる。
【０１４９】
図１６（ａ），（ｂ）は、離散時間フィードバック（ＦＢ）型ΔΣ変調回路の出力信号により、ＤＣ／ＤＣ変換回路３１でスイッチング動作を行ったときのＤＣ／ＤＣ変換回路３１の出力電圧波形と、１次離散時間フィードフォワード（ＦＦ）型ΔΣ変調回路の出力信号により、ＤＣ／ＤＣ変換回路７１でスイッチング動作を行ったときのＤＣ／ＤＣ変換回路７１の出力電圧波形とを比較するための図であり、（ａ）は負荷が大きくなり出力電流が大きくなったときの波形で、（ｂ）は負荷が小さくなり出力電流が小さくなったときの波形である。
【０１５０】
図１６（ａ），（ｂ）に示したように、ＦＢ型ΔΣ変調回路の出力電圧波形の応答速度は遅いのに対して、ＦＦ型ΔΣ変調回路の出力電圧波形の応答速度は早いことがわかる。これは、上述したように、信号伝達関数が１であり、パルス密度変調信号に遅延が生じないためである。
【０１５１】
さらに、離散時間ＦＦ型ΔΣ変調回路を用いたスイッチング電源回路は、信号伝達関数が１であり、パルス密度変調信号に遅延が生じないので、スイッチング電源回路においてパルス密度変調信号の遅延に起因する発振ループが形成されず、出力電圧波形のリップルが小さくなるという効果を奏する。
【０１５２】
つまり、エラーアンプの出力信号に対応し、スイッチング電源回路の所望の出力電圧からの誤差が０になるような量子化信号、すなわち、パルス密度変調信号が遅延することなくＤＣ／ＤＣ変換回路（電圧コンバータ部）に反映されるので、量子化信号が反映されるまでの間、ＤＣ／ＤＣ変換回路が余分に昇圧もしくは降圧することがない。したがって、所望の出力電圧からの誤差が小さくなる。つまり、遅延に起因する誤差がエラーアンプに伝達されない。その結果、スイッチング電源回路の出力信号のリップルは小さくなる。
【０１５３】
図１７（ａ），（ｂ）は、フィードバック（ＦＢ）型ΔΣ変調回路の出力信号により、ＤＣ／ＤＣ変換回路３１でスイッチング動作を行ったときのＤＣ／ＤＣ変換回路３１の出力電圧波形と、１次フィードフォワード（ＦＦ）型ΔΣ変調回路の出力信号により、ＤＣ／ＤＣ変換回路７１でスイッチング動作を行ったときのＤＣ／ＤＣ変換回路７１の出力電圧波形とを比較するための図で、図１８（ａ），（ｂ）は、その拡大図である。図１８（ａ）に示したＦＢ型ΔΣ変調回路の出力電圧波形のリップル（ｒｉｐｐｌｅ；脈動成分）が大きいのに対して、図１８（ｂ）に示した１次ＦＦ型ΔΣ変調回路の出力電圧波形のリップルが小さいことがわかる。
【０１５４】
これは、上述したように、信号伝達関数が１であり、パルス密度変調信号に遅延が生じないので、スイッチング電源回路においてパルス密度変調信号の遅延に起因する発振ループが形成されないからである。つまり、エラーアンプの出力信号に対応し、スイッチング電源回路の所望の出力電圧からの誤差が０になるような量子化信号、すなわち、パルス密度変調信号が遅延することなくＤＣ／ＤＣ変換回路に反映されるので、量子化信号が反映されるまでの間、ＤＣ／ＤＣ変換回路が余分に昇圧もしくは降圧することがないためである。
【０１５５】
図１９は、本発明に係るスイッチング電源回路に用いられる２次フィードフォワード（ＦＦ）型ΔΣ変調回路を説明するための構成ブロック図であり、２次離散時間フィードフォワード（ＦＦ）型ΔΣ変調回路である。低い周波数のアナログ信号を通過させる１段目の積分器９２と２段目の積分器９３と加算器９４と量子化器９５とＤＡＣ９６とアナログ信号を減算して出力する減算器９１とを備えている。
【０１５６】
つまり、フィードフォワード型ΔΣ変調回路は、低い周波数の入力アナログ信号を通過させる１段目の積分器９２と、この１段目の積分器９２の出力側に接続された２段目の積分器９３と、この２段目の積分器９３の出力側に接続された加算器９４と、この加算器９４の出力側に接続された量子化器（ＡＤＣ；アナログ／デジタル変換回路）９５と、この量子化器９５の出力側に接続され、この量子化器９５の出力デジタル信号をアナログ信号に変換して１段目の積分器９２にフィードバックするＤＡＣ９６と、入力アナログ信号から量子化器９６より出力されたアナログ信号を減算する減算器９１と、入力アナログ信号を直接加算器９４に入力させる第１のフィードフォワードパスａと、１段目の積分器９２からの出力信号を加算器９４に直接入力する第２のフィードフォワードパスｂとを備えている。
【０１５７】
１段目の積分器９２のＺ変換した出力は、ｙ１（Ｚ）＝Ｚ-1（１−Ｚ-1）Ｅ（Ｚ）で示される。また、量子化器９５の出力は、Ｙ（Ｚ）＝Ｘ（Ｚ）＋（１−Ｚ-1）2Ｅ（Ｚ）で示される。つまり、信号伝達関数は、ＳＴＦ（Ｚ）＝１で遅延がなく、ノイズ伝達関数は、ＮＴＦ（Ｚ）＝（１−Ｚ-1）2で２次の微分特性である。
【０１５８】
図２０は、図１９に示した２次フィードフォワード（ＦＦ）型ΔΣ変調回路の具体的な回路構成図である。この２次ＦＦ型ΔΣ変調回路は、減算器９１と積分器９２と積分器９３と加算器９４と量子化器（Ａ／Ｄコンバータ；ＡＤＣ）９５とＤＡＣ（Ｄ／Ａコンバータ）９６とから構成されている。
【０１５９】
２次ＦＦ型ΔΣ変調回路は、第１のスイッチを備え、入力信号と出力信号をＤ／Ａ変換した信号との差分をとる減算器９１と、第２のスイッチと第１の容量と第１の演算増幅器とを備え、差分を積分した差分積分信号を出力する１段目の積分器９２と、第３のスイッチと第２の容量と第２の演算増幅器とを備え、１段目の積分器９２の出力を積分する２段目の積分器９３と、入力信号がフィードフォワードパスａより入力される第１の抵抗と１段目の積分器９２の出力がフィードフォワードパスｂより入力される第２の抵抗と２段目の積分器９３の出力が入力される第３の抵抗と第３の演算増幅器と帰還抵抗とを備えた加算器９４と、コンパレータとフリップフロップとを備え、量子化基準信号（しきい値）と加算器９４の信号レベルを大小比較し１ビットの量子化信号を出力する量子化器９５と、２つの基準信号Ｖｒｅｆ、−Ｖｒｅｆを選択する２つの第４のスイッチを備え、量子化信号である出力信号を帰還して１ビットの量子化信号に同期して、出力信号の論理値に応じた基準信号を第４のスイッチにより選択し、出力信号をＤ／Ａ変換した信号を生成するＤＡＣ９６を備える構成とすることで、パルス密度変調信号を生成する。
【０１６０】
２次ＦＦ型ΔΣ変調回路は、１次ＦＦ型ΔΣ変調回路の場合と同様に、スイッチをオンオフし、電荷を転送するための２つのフェーズ、Ｐｈ１（フェーズ１）とＰｈ２（フェーズ２）がある。図２０において、Ｐｈ１と図示したスイッチは、Ｐｈ１においてオンし、Ｐｈ２と図示したスイッチは、Ｐｈ２においてオンする。各フェーズの周波数は、サンプリング周波数に等しく、Ｐｈ１とＰｈ２は、交互に繰り返される。つまり、１つのサンプリング周期において、１つのＰｈ１と１つのＰｈ２が存在する。
【０１６１】
まず、２次ＦＦ型ΔΣ変調回路は、上述のように、エラーアンプ７２が出力するＤＣ／ＤＣ変換回路７１の出力信号から所望の出力電圧に対応する基準電圧Ｖｒｅｆからの誤差信号を入力する。
【０１６２】
Ｐｈ１において、入力信号が積分器９２の入力側容量に印加され、入力信号に応じた電荷が蓄えられる。また、フィードフォワードパスａにより直接加算器９４に入力される。
【０１６３】
Ｐｈ２において、ＤＡＣ９６の出力信号が積分器９２の入力側容量に印加され、ＤＡＣ９６の出力信号に応じた電荷が転送される。ここで、減算器９１は、入力側とＤＡＣ９６の出力が結線されているので、Ｐｈ１で入力信号により蓄えた電荷から、Ｐｈ２でＤＡＣ９６の出力信号に応じた電荷を減算した電荷が、積分器９２の入力側容量に蓄えられる。つまり、２次ＦＦ型ΔΣ変調回路の入力信号と出力信号との減算が行われて差分信号が生成される。
【０１６４】
積分器９２の入力側容量の電荷は、Ｐｈ２において、演算増幅器の出力端子から非反転入力端子との間の帰還容量に転送される。つまり、差分信号が積分されて差分積分信号が出力される。
【０１６５】
次に、差分積分信号は、積分器９３に入力され、さらに積分される。また、差分積分信号は、フィードフォワードパスｂにより直接加算器９４に入力される。加算器９４において、フィードフォワードパスa及びｂより伝達された信号と積分器９３の出力信号とが加算されて、加算信号が出力される。
【０１６６】
そして、加算信号は、量子化器９５のコンパレータに入力され、量子化基準信号と加算信号が大小比較されて、フリップフロップに出力される。ここで、量子化基準信号は、０Ｖ（グラウンド）である。そして、Ｐｈ１になったとき、フリップフロップは、差分積分信号と量子化基準信号（しきい値）との大小比較結果を１ビットの量子化信号として出力する。つまり、量子化器９５は、差分積分信号が０Ｖ以上のとき、ハイレベルを出力し、０Ｖより小さいとき、ローレベルを出力する。
【０１６７】
量子化信号は、ＤＡＣ９６のスイッチに入力される。ＤＡＣ９６において、量子化信号がハイレベルのとき、基準信号Ｖｒｅｆが選択され、量子化信号がローレベルのとき、基準信号−Ｖｒｅｆが選択される。そして、次のサンプリング周期において、量子化信号をＤ／Ａ変換した信号は、入力信号から減算器９１により減算される。このような動作を繰り返すことで、入力信号に応じたパルス密度変調信号が生成される。
【０１６８】
２次ＦＦ型ΔΣ変調回路の入力信号が小さくなる（誤差が大きくなる）と、パルス密度は濃くなり（パルスの数が増え）、大きくなる（誤差が小さくなる）と、パルス密度は薄くなる（パルスの数が減る）。
【０１６９】
また、上述した動作により、入力信号が０Ｖより小さいとき、パルス密度変調信号は、１回ハイレベルになった後、必ずローレベルになる。このとき、ハイレベルの期間は、サンプリング周期であり固定である。一方、入力信号が０Ｖより大きいとき、パルス密度変調信号は、１回ローレベルになった後、必ずハイレベルになる。このとき、ローレベルの期間は、サンプリング周期であり固定である。
以上が、２次ＦＦ型ΔΣ変調回路の動作説明である。
【０１７０】
２次ＦＦ型ΔΣ変調回路を用いたスイッチング電源回路は、上述のように、信号伝達関数が１であり、パルス密度変調信号に遅延が生じないので、さらなる早い応答速度を実現することができる。
【０１７１】
図２１（ａ），（ｂ）は、２次離散時間フィードバック（ＦＢ）型ΔΣ変調回路の出力信号により、ＤＣ／ＤＣ変換回路３１でスイッチング動作を行ったときのＤＣ／ＤＣ変換回路３１の出力電圧波形と、２次離散時間フィードフォワード（ＦＦ）型ΔΣ変調回路の出力信号により、ＤＣ／ＤＣ変換回路７１でスイッチング動作を行ったときのＤＣ／ＤＣ変換回路７１の出力電圧波形とを比較するための図であり、図２１（ａ）は負荷が大きくなり出力電流が大きくなったときの波形で、図２１（ｂ）は負荷が小さくなり出力電流が小さくなったときの波形である。
【０１７２】
図２１（ａ），（ｂ）に示したように、ＦＢ型ΔΣ変調回路の出力電圧波形の応答速度は遅いのに対して、ＦＦ型ΔΣ変調回路の出力電圧波形の応答速度は早いことがわかる。
【０１７３】
これは、上述したように、信号伝達関数が１であり、パルス密度変調信号に遅延が生じないためである。さらに、ノイズ伝達関数が２次の微分特性を有するので、信号帯域（低周波帯域）におけるＳＮＤＲがさらに高くなり、２次ＦＦ型ΔΣ変調回路は１次ＦＦ型ΔΣ変調回路よりも応答速度が早くなる。
【０１７４】
また、２次離散時間ＦＦ型ΔΣ変調回路を用いたスイッチング電源回路は、信号伝達関数が１であり、パルス密度変調信号に遅延が生じないので、スイッチング電源回路においてパルス密度変調信号の遅延に起因する発振ループが形成されない。
【０１７５】
つまり、エラーアンプの出力信号に対応し、スイッチング電源回路の所望の出力電圧からの誤差が０になるような量子化信号、すなわち、パルス密度信号が遅延することなくＤＣ／ＤＣ変換回路（電圧コンバータ部）に反映されるので、量子化信号が反映されるまでの間、ＤＣ／ＤＣ変換回路が余分に昇圧もしくは降圧することがない。したがって、所望の出力電圧からの誤差が小さくなる。つまり、遅延に起因する誤差がエラーアンプに伝達されない。
【０１７６】
さらに、ノイズ伝達関数が２次の微分特性を有するので、信号帯域（低周波帯域）におけるＳＮＤＲがさらに高くなるので、１次ＦＦ型ΔΣ変調器を用いたスイッチング電源回路よりもリップルが小さくなるという効果を奏する。すなわち、量子化ノイズがより高周波帯域にシェーピングされるため、ＤＣ／ＤＣ変換回路におけるインダクタと容量とで形成されるリアクタンスフィルタによって、量子化ノイズを減衰させることができる。したがって、スイッチング電源回路の出力信号にリップルはさらに小さくなる。
【０１７７】
図２２（ａ），（ｂ）は、フィードバック（ＦＢ）型ΔΣ変調回路の出力信号により、ＤＣ／ＤＣ変換回路３１でスイッチング動作を行ったときのＤＣ／ＤＣ変換回路３１の出力電圧波形と、２次フィードフォワード（ＦＦ）型ΔΣ変調回路の出力信号により、ＤＣ／ＤＣ変換回路７１でスイッチング動作を行ったときのＤＣ／ＤＣ変換回路７１の出力電圧波形とを比較するための図で、図２３（ａ），（ｂ）は、その拡大図である。図２３（ａ）に示したＦＢ型ΔΣ変調回路の出力電圧波形のリップル（ｒｉｐｐｌｅ；脈動成分）が大きいのに対して、図２３（ｂ）に示した２次ＦＦ型ΔΣ変調回路の出力電圧波形の極めてリップルが小さいことがわかる。また、１次ＦＦ型ΔΣ変調回路の出力信号により、ＤＣ／ＤＣ変換回路７１でスイッチング動作を行ったときのＤＣ／ＤＣ変換回路７１の出力電圧波形のリップルよりも、図２３（ｂ）に示した２次ＦＦ型ΔΣ変調回路の出力信号により、ＤＣ／ＤＣ変換回路７１でスイッチング動作を行ったときのＤＣ／ＤＣ変換回路７１の出力電圧波形のリップルの方が小さいことはわかる。つまり、１次ＦＦ型ΔΣ変調回路を備えたときよりも２次ＦＦ型ΔΣ変調回路を備えたときのリップルの方が改善されていることが分かる。
【０１７８】
以上は、２次ＦＦ型ΔΣ変調回路について説明したが、Ｎ次ＦＦ型ΔΣ変調回路について、図示していないが以下に説明する。ここで、Ｎ次ＦＦ型ΔΣ変調回路はＮ次離散時間ＦＦ型ΔΣ変調回路である。
【０１７９】
フィードフォワード型ΔΣ変調回路は、１段目からＮ段目までカスケード接続される１段目乃至Ｎ段目の積分器と、このＮ段目の積分器の出力側に接続された加算器と、この加算器の出力側に接続された量子化器と、この量子化器の出力側に接続され、この量子化器の出力デジタル信号をアナログ信号に変換して１段目の積分器にフィードバックするデジタル／アナログ変換回路と、入力アナログ信号からデジタル／アナログ変換回路より出力されたアナログ信号を減算する減算器と、入力アナログ信号を直接加算器に入力させる第１のフィードフォワードパスと、１段目の積分器からＮ−１段目までの出力信号を加算器に直接入力する第２乃至第Ｎのフィードフォワードパスとを備えている。
【０１８０】
このように、Ｎ次の場合も、上述した１次や２次の場合と同様に、フィードフォワードパスがＮ個あり、積分器が初段からＮ段まで、Ｎ個カスケード接続されている。そして、各積分器の出力が加算器により加算され、量子化器にて、量子化される。量子化された量子化信号は、ＤＡＣに入力され、アナログ信号に変換される。そして、入力信号と減算されて、初段の積分器に入力される。
【０１８１】
伝達関数は、１次と２次の場合と同様にして導かれ、次式のようになる。
Ｙ（Ｚ）＝Ｘ（Ｚ）＋（１−Ｚ-1）NＥ（Ｚ）
すなわち、ＳＴＦとＮＴＦはそれぞれ以下の式で表される。
ＳＴＦ＝１
ＮＴＦ＝（１−Ｚ-1）N
この式から分かるように、ＳＴＦは、遅延がなく、ＮＴＦはＮ次の微分特性を有する。したがって、信号帯域の中心周波数付近で量子化ノイズが著しく減少していることが分かる。つまり、さらなる早い応答速度で、リップルをさらに低減できるという効果を奏する。
【０１８２】
このように、本発明の離散時間フィードフォワード（ＦＦ）型ΔΣ変調回路を用いたＤＣ／ＤＣ変換回路を備えることにより、さらなる早い応答速度であり、リップルの低減を実現するようにしたスイッチング電源回路を実現することができる。
【実施例２】
【０１８３】
次に、本発明に係るフィードフォワード型ΔΣ変調回路を用いたスイッチング電源回路の実施例２について説明する。この実施例２では、フィードフォワード（ＦＦ）型ΔΣ変調回路は連続時間ＦＦ型ΔΣ変調回路である。
【０１８４】
図２４（ａ）乃至（ｃ）は、本発明に係るスイッチング電源回路に用いられる１次フィードフォワード（ＦＦ）型ΔΣ変調回路を説明するための図で、図２４（ａ）は、１次フィードフォワード型ΔΣ変調回路の構成ブロック図、図２４（ｂ）は、伝達特性を示す図、図２４（ｃ）は、信号伝達関数（ＳＴＦ；Ｓｉｇｎａｌ Ｔｒａｎｓｆｅｒ Ｆｕｎｃｔｉｏｎ）とノイズ伝達関数（ＮＴＦ；Ｎｏｉｓｅ Ｔｒａｎｓｆｅｒ Ｆｕｎｃｔｉｏｎ）の関係式を示している。
【０１８５】
図２４（ａ）に示すように、低い周波数のアナログ信号を通過させる積分器（ＬＰＦ）８０２と加算器８０３と量子化器（ＡＤＣ；アナログ／デジタル変換回路）８０４とＤＡＣ（デジタル／アナログ変換回路）８０５とアナログ信号を減算して出力する減算器８０１とを備えている。
【０１８６】
つまり、図２４（ａ）に示すように、フィードフォワード型ΔΣ変調回路は、低い周波数の入力アナログ信号を通過させる積分器８０２と、この積分器８０２の出力側に接続された加算器８０３と、この加算器８０３の出力側に接続された量子化器８０４と、この量子化器８０４の出力側に接続され、この量子化器８０４のデジタル信号をアナログ信号に変換して積分器８０２にフィードバックするＤＡＣ８０５と、入力アナログ信号からＤＡＣ８０５から出力されたアナログ信号を減算する減算器８０１と、入力アナログ信号を直接加算器８０３に入力させるフィードフォワードパスａとを備えている。
【０１８７】
ＦＦ型ΔΣ変調回路は、積分器８０２の出力を量子化器で量子化するため、量子化器において量子化ノイズＥ（ｓ）が加わる。すなわち、図２４（ａ）の入力から出力までの伝達特性は、図２４（ｂ）に示すようになる。図２４（ｂ）に示したＦＦ型ΔΣ変調回路は連続時間ＦＦ型ΔΣ変調回路である。図２４（ｂ）より伝達関数を求めると、図２４（ｃ）のようになる。
【０１８８】
図２４（ｃ）に示すように、ラプラス変換した出力デジタル信号Ｙ（ｓ）は、Ｙ（ｓ）＝Ｈ（ｓ）・Ｘ（ｓ）／（１−Ｌ（ｓ））＋１・Ｅ（Ｚ）／（１−Ｌ（ｓ））となり、積分器の伝達関数Ｈ（ｓ）は、１次の場合には、Ｈ（ｓ）＝１／ｓＴであり、Ｌ（ｓ）＝−Ｈ（ｓ）ＨDAC（ｓ）＝ｅ-sT／（１−ｅ-sT）であるので、信号伝達関数は、ＳＴＦ（ｓ）＝（１＋１／ｓＴ）（１−ｅ-sT）となり、全域通過関数である１を含むため、低遅延で信号を伝達することができる。また、ノイズ伝達関数は、ＮＴＦ（ｓ）＝１−ｅ-sTとなり、１次の微分特性となる。つまり、図１０（ｃ）に示した信号伝達関数は、ＳＴＦ（ｓ）＝（１−ｅ-sT）／ｓＴとなり、１次遅れが生じるのに対して、図２４（ｃ）に示した信号伝達関数は、ＳＴＦ（ｓ）＝（１＋１／ｓＴ）（１−ｅ-sT）となり、パルス密度変調信号の遅延は小さいため、ＦＢ型ΔΣＡＤ変調回路よりもＦＦ型ΔΣ変調回路の方が、応答速度が改善されていることが分かる。
【０１８９】
図２５は、図２４（ａ）に示した１次フィードフォワード（ＦＦ）型ΔΣ変調回路の具体的な回路構成図である。この１次ＦＦ型ΔΣ変調回路は、減算器８０１と積分器８０２と加算器８０３と量子化器（Ａ／Ｄコンバータ；ＡＤＣ）８０４とＤＡＣ（Ｄ／Ａコンバータ）８０５とから構成されている。
【０１９０】
１次ＦＦ型ΔΣ変調回路は、第１及び第２の抵抗を含み入力信号と出力信号をＤ／Ａ変換した信号との差分をとる減算器８０１と、容量と第１の演算増幅器とを備え、差分を積分した差分積分信号を出力する積分器８０２と、入力信号がフィードフォワードパスａより入力される第３の抵抗と積分器８０２の出力が入力される第４の抵抗と第２の演算増幅器と帰還抵抗とを備えた加算器８０３と、コンパレータとフリップフロップとを備え、量子化基準信号（しきい値）と加算器８０３の信号レベルを大小比較し１ビットの量子化信号を出力する量子化器８０４と、２つの基準信号Ｖｒｅｆ、−Ｖｒｅｆを選択する２つのスイッチを備え、量子化信号である出力信号を帰還して１ビットの量子化信号に同期して、出力信号の論理値に応じた基準信号をスイッチにより選択し、出力信号をＤ／Ａ変換した信号を生成するＤＡＣ８０５を備える構成とすることで、パルス密度変調信号を生成する。
【０１９１】
まず、１次ＦＦ型ΔΣ変調回路は、上述のように、エラーアンプ７２が出力するＤＣ／ＤＣ変換回路３１の出力信号から所望の出力電圧に対応する基準電圧Ｖｒｅｆからの誤差信号を入力する。
【０１９２】
入力信号が減算器８０１の第１の抵抗に印加され、ＤＡＣ８０５の出力信号が第２の抵抗に印加され減算が行われる。また、入力信号は、フィードフォワードパスａにより直接加算器８０３に入力される。
【０１９３】
減算器８０１が出力する差分信号は、演算増幅器の出力端子から非反転入力端子との間の帰還容量に入力される。つまり、差分信号が積分され、差分積分信号が出力される。次に、差分積分信号は、加算器８０３において、フィードフォワードパスより伝達された入力信号と加算されて、加算信号が出力される。
【０１９４】
そして、加算信号は、量子化器８０４のコンパレータに入力され、量子化基準信号と加算信号が大小比較されて、フリップフロップに出力される。ここで、量子化基準信号は、０Ｖ（グラウンド）である。そして、フリップフロップは、クロック（ｃｌｏｃｋ）に同期して差分積分信号と量子化基準信号（しきい値）との大小比較結果を１ビットの量子化信号として出力する。つまり、量子化器８０４は、差分積分信号が０Ｖ以上のとき、ハイレベルを出力し、０Ｖより小さいとき、ローレベルを出力する。
【０１９５】
量子化信号は、ＤＡＣ８０５のスイッチに入力される。ＤＡＣ８０５において、量子化信号がハイレベルのとき、基準信号Ｖｒｅｆが選択され、量子化信号がローレベルのとき、基準信号−Ｖｒｅｆが選択される。そして、次のサンプリング周期において、量子化信号をＤ／Ａ変換した信号は、入力信号から減算器８０１により減算される。
【０１９６】
このような動作を繰り返すことで、入力信号に応じたパルス密度変調信号が生成される。１次連続時間ＦＦ型ΔΣ変調回路の入力信号が小さくなる（誤差が大きくなる）と、パルス密度は濃くなり（パルスの数が増え）、大きくなる（誤差が小さくなる）と、パルス密度は薄くなる（パルスの数が減る）。
以上が、１次ＦＦ型ΔΣ変調回路の動作説明である。
【０１９７】
ＦＦ型ΔΣ変調回路を用いたスイッチング電源回路は、上述のように、信号伝達関数が（１＋１／ｓＴ）（１−ｅ-sT）となり、全域通過関数である１を含むため、低遅延で信号を伝達することができ、さらなる早い応答速度を実現することができる。
【０１９８】
図２６（ａ），（ｂ）は、信号伝達関数の振幅特性と位相特性を示すボード線図であり、図２６（ａ）はフィードフォワード（ＦＦ）型ΔΣ変調回路のボード線図で、図２６（ｂ）はフィードバック（ＦＢ）型ΔΣ変調回路のボード線図である。
【０１９９】
図２６（ａ），（ｂ）に示したように、ＦＢ型ΔΣ変調回路のボード線図は１次遅れがあるのに対して、ＦＦ型ΔΣ変調回路のボード線図は低遅延であることがわかる。これは、上述したように、信号伝達関数が（１＋１／ｓＴ）（１−ｅ-sT）となり、全域通過関数である１を含むためである。
【０２００】
図２７（ａ），（ｂ）は、１次連続時間ＦＢ型ΔΣ変調回路の出力信号により、ＤＣ／ＤＣ変換回路３１でスイッチング動作を行ったときのＤＣ／ＤＣ変換回路３１の出力電圧波形と、１次連続時間ＦＦ型ΔΣ変調回路の出力信号により、ＤＣ／ＤＣ変換回路７１でスイッチング動作を行ったときのＤＣ／ＤＣ変換回路７１の出力電圧波形とを比較するための図であり、図２７（ａ）は負荷が大きくなり出力電流が大きくなったときの波形で、図２７（ｂ）は負荷が小さくなり出力電流が小さくなったときの波形である。
【０２０１】
図２７（ａ），（ｂ）に示したように、ＦＢ型ΔΣ変調回路の出力電圧波形の応答速度は遅いのに対して、ＦＦ型ΔΣ変調回路の出力電圧波形の応答速度は早いことがわかる。これは、上述したように、信号伝達関数が（１＋１／ｓＴ）（１−ｅ-sT）となり、全域通過関数である１を含み、パルス密度変調信号の遅延が小さいためである。
【０２０２】
図２８（ａ），（ｂ）は、１次離散時間ＦＦ型ΔΣ変調回路の出力信号により、ＤＣ／ＤＣ変換回路７１でスイッチング動作を行ったときのＤＣ／ＤＣ変換回路７１の出力電圧波形と、１次連続時間ＦＦ型ΔΣ変調回路の出力信号により、ＤＣ／ＤＣ変換回路７１でスイッチング動作を行ったときのＤＣ／ＤＣ変換回路７１の出力電圧波形とを比較するための図であり、図２８（ａ）は負荷が大きくなり出力電流が大きくなったときの波形で、図２８（ｂ）は負荷が小さくなり出力電流が小さくなったときの波形である。
【０２０３】
図２８（ａ），（ｂ）に示したように、１次離散時間ＦＦ型ΔΣＡＤ変調回路よりも１次連続時間ＦＦ型ΔΣ変調回路の方が、応答速度が早いことが確認できる。
【０２０４】
連続時間ＦＦ型ΔΣ変調回路は、信号伝達関数が（１＋１／ｓＴ）（１−ｅ-sT）となり、全域通過関数である１を含むことに加えて、実時間（リアルタイム）で動作するので、負荷が変動した時、その負荷変動に対して即座に応答することができる。つまり、連続時間ＦＦ型ΔΣ変調回路は、負荷が変動した時、その負荷変動に対して、次のサンプリングのタイミングまで待たなくてもよいため、負荷が変動した瞬間に応答することができる。
【０２０５】
このように、連続時間ＦＦ型ΔΣ変調回路は、離散時間ＦＦ型ΔΣ変調回路よりも応答速度がさらに早いという効果を奏する。
【０２０６】
図２９は、本発明に係るスイッチング電源回路に用いられる２次フィードフォワード（ＦＦ）型ΔΣ変調回路を説明するための構成ブロック図であり、２次連続時間フィードフォワードＦＦ型ΔΣ変調回路である。低い周波数のアナログ信号を通過させる１段目の積分器９０２と２段目の積分器９０３と加算器９０４と量子化器９０５とＤＡＣ９０６とアナログ信号を減算して出力する減算器９０１とを備えている。
【０２０７】
つまり、フィードフォワード型ΔΣ変調回路は、低い周波数の入力アナログ信号を通過させる１段目の積分器９０２と、この１段目の積分器９０２の出力側に接続された２段目の積分器９０３と、この２段目の積分器９０３の出力側に接続された加算器９０４と、この加算器９０４の出力側に接続された量子化器（ＡＤＣ；アナログ／デジタル変換回路）９０５と、この量子化器９０５の出力側に接続され、この量子化器９０５の出力デジタル信号をアナログ信号に変換して１段目の積分器９０２にフィードバックするＤＡＣ９０６と、入力アナログ信号から量子化器９０６より出力されたアナログ信号を減算する減算器９０１と、入力アナログ信号を直接加算器９０４に入力させる第１のフィードフォワードパスａと、１段目の積分器９０２からの出力信号を加算器９０４に直接入力する第２のフィードフォワードパスｂとを備えている。
【０２０８】
量子化器９０５の出力は、Ｙ（ｓ）＝（１＋１．５／ｓＴ＋１／（ｓＴ）2）（１−ｅ―sT）2Ｘ（ｓ）＋（１−ｅ―sT）2Ｅ（ｓ）で示される。つまり、信号伝達関数は、ＳＴＦ（ｓ）＝（１＋１．５／ｓＴ＋１／（ｓＴ）2）（１−ｅ―sT）2で全域通過関数である１を含むため、低遅延で信号を伝達することができる。また、ノイズ伝達関数は、ＮＴＦ（ｓ）＝（１−ｅ―sT）2で２次の微分特性である。
【０２０９】
図３０は、図２９に示した２次フィードフォワード（ＦＦ）型ΔΣ変調回路の具体的な回路構成図である。この２次ＦＦ型ΔΣ変調回路は、減算器９０１と積分器９０２と積分器９０３と加算器９０４と量子化器（Ａ／Ｄコンバータ；ＡＤＣ）９０５とＤＡＣ（Ｄ／Ａコンバータ）９０６とから構成されている。
【０２１０】
２次連続時間ＦＦ型ΔΣ変調回路は、第１及び第２の抵抗を備え、入力信号と出力信号をＤ／Ａ変換した信号との差分をとる減算器９０１と、第１の容量と第１の演算増幅器とを備え、差分を積分した差分積分信号を出力する１段目の積分器９０２と、第２の容量と第２の演算増幅器とを備え、１段目の積分器９０２の出力を積分する２段目の積分器９０３と、入力信号がフィードフォワードパスａより入力される第３の抵抗と１段目の積分器９０２の出力がフィードフォワードパスｂより入力される第４の抵抗と２段目の積分器９０３の出力が入力される第５の抵抗と第３の演算増幅器と帰還抵抗とを備えた加算器９０４と、コンパレータとフリップフロップとを備え、量子化基準信号（しきい値）と加算器９０４の信号レベルを大小比較し１ビットの量子化信号を出力する量子化器９０５と、２つの基準信号Ｖｒｅｆ、−Ｖｒｅｆを選択する２つのスイッチを備え、量子化信号である出力信号を帰還して１ビットの量子化信号に同期して、出力信号の論理値に応じた基準信号をスイッチにより選択し、出力信号をＤ／Ａ変換した信号を生成するＤＡＣ９０６を備える構成とすることで、パルス密度変調信号を生成する。
【０２１１】
まず、２次連続時間ＦＦ型ΔΣ変調回路は、上述のように、エラーアンプ７２が出力するＤＣ／ＤＣ変換回路７１の出力信号から所望の出力電圧に対応する基準電圧Ｖｒｅｆからの誤差信号を入力する。
【０２１２】
入力信号が減算器９０１の第１の抵抗に印加され、ＤＡＣ９０６の出力信号が第２の抵抗に印加され減算が行われる。また、入力信号は、フィードフォワードパスａにより直接加算器９０４に入力される。
【０２１３】
減算器９０１が出力する差分信号は、演算増幅器の出力端子から非反転入力端子との間の帰還容量に入力される。つまり、差分信号が積分され、差分積分信号が出力される。
【０２１４】
次に、差分積分信号は、積分器９０３に入力され、さらに積分される。また、差分積分信号は、フィードフォワードパスｂにより直接加算器９０４に入力される。加算器９０４において、フィードフォワードパスa及びｂより伝達された信号と積分器９０３の出力信号とが加算されて、加算信号が出力される。
【０２１５】
そして、加算信号は、量子化器９０５のコンパレータに入力され、量子化基準信号と加算信号が大小比較されて、フリップフロップに出力される。ここで、量子化基準信号は、０Ｖ（グラウンド）である。そして、フリップフロップは、クロック（ｃｌｏｃｋ）に同期して差分積分信号と量子化基準信号（しきい値）との大小比較結果を１ビットの量子化信号として出力する。つまり、量子化器９０５は、差分積分信号が０Ｖ以上のとき、ハイレベルを出力し、０Ｖより小さいとき、ローレベルを出力する。
【０２１６】
量子化信号は、ＤＡＣ９０６のスイッチに入力される。ＤＡＣ９０６において、量子化信号がハイレベルのとき、基準信号Ｖｒｅｆが選択され、量子化信号がローレベルのとき、基準信号−Ｖｒｅｆが選択される。そして、次のサンプリング周期において、量子化信号をＤ／Ａ変換した信号は、入力信号から減算器９０１により減算される。
【０２１７】
このような動作を繰り返すことで、入力信号に応じたパルス密度変調信号が生成される。
【０２１８】
２次ＦＦ型ΔΣ変調回路の入力信号が小さくなる（誤差が大きくなる）と、パルス密度は濃くなり（パルスの数が増え）、大きくなる（誤差が小さくなる）と、パルス密度は薄くなる（パルスの数が減る）。
以上が、２次ＦＦ型ΔΣ変調回路の動作説明である。
【０２１９】
２次ＦＦ型ΔΣ変調回路を用いたスイッチング電源回路は、上述のように、信号伝達関数が（１＋１．５／ｓＴ＋１／（ｓＴ）2）（１−ｅ―sT）2で全域通過関数である１を含むため、低遅延で信号を伝達することができ、さらなる早い応答速度を実現することができる。
【０２２０】
図３１（ａ），（ｂ）は、信号伝達関数の振幅特性と位相特性を示すボード線図であり、図３１（ａ）は２次フィードフォワード（ＦＦ）型ΔΣ変調回路のボード線図で、図３１（ｂ）は２次フィードバック（ＦＢ）型ΔΣ変調回路のボード線図である。
【０２２１】
図３１（ａ），（ｂ）に示したように、２次ＦＢ型ΔΣ変調回路のボード線図は２次遅れがあるのに対して、２次ＦＦ型ΔΣ変調回路のボード線図は低遅延であることがわかる。これは、上述したように、信号伝達関数が（１＋１．５／ｓＴ＋１／（ｓＴ）2）（１−ｅ―sT）2となり、全域通過関数である１を含むためである。
【０２２２】
図３２（ａ），（ｂ）は、２次連続時間ＦＢ型ΔΣ変調回路の出力信号により、ＤＣ／ＤＣ変換回路３１でスイッチング動作を行ったときのＤＣ／ＤＣ変換回路３１の出力電圧波形と、２次連続時間ＦＦ型ΔΣ変調回路の出力信号により、ＤＣ／ＤＣ変換回路７１でスイッチング動作を行ったときのＤＣ／ＤＣ変換回路７１の出力電圧波形とを比較するための図であり、図３２（ａ）は負荷が大きくなり出力電流が大きくなったときの波形で、図３２（ｂ）は負荷が小さくなり出力電流が小さくなったときの波形である。
【０２２３】
図３２（ａ），（ｂ）に示したように、ＦＢ型ΔΣ変調回路の出力電圧波形の応答速度は遅いのに対して、ＦＦ型ΔΣ変調回路の出力電圧波形の応答速度は早いことがわかる。これは、上述したように、信号伝達関数が（１＋１．５／ｓＴ＋１／（ｓＴ）2）（１−ｅ―sT）2となり、全域通過関数である１を含み、パルス密度変調信号の遅延が小さいためである。さらに、ノイズ伝達関数が２次の微分特性を有するので、信号帯域（低周波帯域）におけるＳＮＤＲがさらに高くなり、２次ＦＦ型ΔΣ変調回路は１次ＦＦ型ΔΣ変調回路よりも応答速度が早くなる。
【０２２４】
図３３（ａ），（ｂ）は、２次離散時間ＦＦ型ΔΣ変調回路の出力信号により、ＤＣ／ＤＣ変換回路７１でスイッチング動作を行ったときのＤＣ／ＤＣ変換回路７１の出力電圧波形と、２次連続時間ＦＦ型ΔΣ変調回路の出力信号により、ＤＣ／ＤＣ変換回路７１でスイッチング動作を行ったときのＤＣ／ＤＣ変換回路７１の出力電圧波形とを比較するための図であり、図３３（ａ）は負荷が大きくなり出力電流が大きくなったときの波形で、図３３（ｂ）は負荷が小さくなり出力電流が小さくなったときの波形である。
【０２２５】
図３３（ａ），（ｂ）に示したように、２次離散時間ＦＦ型ΔΣＡＤ変調回路よりも２次連続時間ＦＦ型ΔΣ変調回路の方が、応答速度が早いことが確認できる。
【０２２６】
２次連続時間ＦＦ型ΔΣ変調回路は、信号伝達関数が（１＋１．５／ｓＴ＋１／（ｓＴ）2）（１−ｅ―sT）2となり、全域通過関数である１を含むことに加えて、実時間（リアルタイム）で動作するので、負荷が変動した時、その負荷変動に対して即座に応答することができる。つまり、連続時間ＦＦ型ΔΣ変調回路は、負荷が変動した時、その負荷変動に対して、次のサンプリングのタイミングまで待たなくてもよいため、負荷が変動した瞬間に応答することができる。
【０２２７】
このように、連続時間ＦＦ型ΔΣ変調回路は、離散時間ＦＦ型ΔΣ変調回路よりも応答速度がさらに早いという効果を奏する。
【０２２８】
以上は、２次ＦＦ型ΔΣ変調回路について説明したが、Ｎ次ＦＦ型ΔΣ変調回路について、図示していないが以下に説明する。ここで、Ｎ次ＦＦ型ΔΣ変調回路はＮ次離散時間ＦＦ型ΔΣ変調回路である。
【０２２９】
フィードフォワード型ΔΣ変調回路は、フィードフォワード型ΔΣ変調回路は、１段目からＮ段目までカスケード接続される１段目乃至Ｎ段目の積分器と、このＮ段目の積分器の出力側に接続された加算器と、この加算器の出力側に接続された量子化器と、この量子化器の出力側に接続され、この量子化器の出力デジタル信号をアナログ信号に変換して１段目の積分器にフィードバックするデジタル／アナログ変換回路と、入力アナログ信号からデジタル／アナログ変換回路より出力されたアナログ信号を減算する減算器と、入力アナログ信号を直接加算器に入力させる第１のフィードフォワードパスと、１段目の積分器からＮ−１段目までの出力信号を加算器に直接入力する第１乃至第Ｎ−１のフィードフォワードパスとを備えている。
【０２３０】
このように、Ｎ次の場合も、上述した１次や２次の場合と同様に、フィードフォワードパスがＮ個あり、積分器が初段からＮ段まで、Ｎ個カスケード接続されている。そして、各積分器の出力が加算器により加算され、量子化器にて、量子化される。量子化された量子化信号は、ＤＡＣに入力され、アナログ信号に変換される。そして、入力信号と減算されて、初段の積分器に入力される。
【０２３１】
信号伝達関数とノイズ伝達関数は、１次と２次の場合と同様にして導かれ、次式のようになる。
ＳＴＦ＝（１＋ａ1／ｓＴ＋ａ2／（ｓＴ）2＋・・・）（１−ｅ-sT）N
ＮＴＦ＝（１−ｅ-sT）N
ただし、ａ1，ａ2・・・は、適切な定数であり、その値は次数Ｎに依存する。
この式から分かるように、ＳＴＦは、全域通過関数である１を含むため、低遅延で信号を伝達することができる。さらに、ＮＴＦはＮ次の微分特性を有するので、信号帯域（低周波帯域）におけるＳＮＤＲがさらに高くなり、さらに応答速度が早くなる。
【０２３２】
Ｎ次連続時間ＦＦ型ΔΣ変調回路は、信号伝達関数が（１＋ａ1／ｓＴ＋ａ2／（ｓＴ）2＋・・・）（１−ｅ―sT）2となり、全域通過関数である１を含むことに加えて、実時間（リアルタイム）で動作するので、負荷が変動した時、その負荷変動に対して即座に応答することができる。つまり、連続時間ＦＦ型ΔΣ変調回路は、負荷が変動した時、その負荷変動に対して、次のサンプリングのタイミングまで待たなくてもよいため、負荷が変動した瞬間に応答することができる。
【０２３３】
このように、連続時間ＦＦ型ΔΣ変調回路は、離散時間ＦＦ型ΔΣ変調回路における応答速度よりもさらに早いという効果を奏する。
【０２３４】
さらに、連続時間ΔΣ変調回路は、離散時間ΔΣ変調回路のように、スイッチトキャパシタを用いていないため、演算増幅器において容量に電荷を充放電するのに必要な時間の性能要求が緩和される。つまり、連続時間ΔΣ変調回路は、演算増幅器をさらに低消費電力化できる。また、連続時間ΔΣ変調回路は、スイッチトキャパシタのクロック駆動回路が不要である。したがって、連続時間ΔΣ変調回路は、離散時間ΔΣ変調回路よりもさらに低消費電力であるという効果を奏する。
【符号の説明】
【０２３５】
１ ΔΣ変調回路
２ 差分積分器
５ 比較器
８ スイッチングドライバ回路
９ 電圧コンバータ部
１１ 入力電圧端子
１２ 出力電圧端子
１４ 量子化器
１６ 誤差増幅器（エラーアンプ）
１７ Ｄフリップフロップ
１９ 出力電圧検出回路
２２ 信号調整回路
３１ ＤＣ／ＤＣ変換回路（ＤＣ／ＤＣコンバータ）
３２ エラーアンプ（誤差増幅器）
３３ コンパレータ
３４ ノコギリ波発生回路
３５ ＰＷＭ回路
３６ ドライブ回路
３７，４２ 制御回路
４１ ＦＢ型ΔΣ変調回路
５１，６１，６３ 減算器
５２ 積分器（ローパスフィルタ回路：ＬＰＦ）
５３ 量子化器（Ａ／Ｄコンバータ；ＡＤＣ）
５４，６６，６７ ＤＡＣ（Ｄ／Ａコンバータ）
６２ １段目の積分器
６４ ２段目の積分器
６５ 量子化器（Ａ／Ｄコンバータ；ＡＤＣ）
７０ 制御回路
７１ ＤＣ／ＤＣ変換回路
７２ エラーアンプ（誤差増幅器）
７３ フィードフォワード型（ＦＦ型）ΔΣ変調回路
７４ ドライブ回路
８１，９１ 減算器
８２ 積分器（ＬＰＦ）
８３，９４ 加算器
８４，９５ 量子化器（ＡＤＣ；アナログ／デジタル変換回路）
８５，９６ ＤＡＣ（デジタル／アナログ変換回路）
９２ １段目の積分器
９３ ２段目の積分器
８０１，９０１ 減算器
８０２ 積分器（ＬＰＦ）
８０３，９０４ 加算器
８０４，９０５ 量子化器（ＡＤＣ；アナログ／デジタル変換回路）
８０５，９０６ ＤＡＣ（デジタル／アナログ変換回路）
９０２ １段目の積分器
９０３ ２段目の積分器
【技術分野】
【０００１】
本発明は、スイッチング電源回路に関し、より詳細には、フィードフォワード型ΔΣ変調制御を用いたＤＣ／ＤＣ変換回路を備えてさらなる早い応答速度を実現するようにしたスイッチング電源回路に関する。
【背景技術】
【０００２】
近年の電子機器は、小型でありながらも高性能化や多機能化が進んでおり、これらの電子機器の電源は、入力電圧変動及び負荷変動などの外乱に対する高い出力電圧安定性や高速な電圧変調などといった高い性能が求められている。従来から知られているスイッチング電源装置として、ＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ；パルス幅変調）制御によるＤＣ／ＤＣコンバータを用いたものがある。このＰＷＭ制御によるＤＣ／ＤＣコンバータは、入力電圧を降圧又は昇圧するためのスイッチング素子やインダクタを含み、パルス幅が入力信号に比例したＰＷＭ信号によりスイッチング素子のオンオフを制御するＰＷＭ変調器を備えている。
【０００３】
また、このＰＷＭ制御によるＤＣ／ＤＣコンバータは、入力信号が変化したとき、出力電圧が所望の電圧に到達するまでの時間が長く、つまり、応答速度が遅いことが知られている。このＰＷＭ制御に代えて、応答速度が速いスイッチング電源装置として、ΔΣ（デルタ・シグマ）変調信号によりスイッチング素子のオンオフを制御するΔΣ変調器を備えたＤＣ／ＤＣコンバータが知られている（例えば、特許文献１参照）。
【０００４】
ΔΣ変調は、アナログ信号をデジタル符号に変換する際に、高速で標本化した量子化雑音のパワースペクトル密度（ＰＳＤ）分布の形状を整形して通過帯域のダイナミックレンジを向上させるようにしたものである。つまり、一般的にΔΣ変調器は、積分器と量子化器とフィードバック回路とから構成されている。この種のΔΣ変調器は、入力信号の大きさによってパルス頻度を変化させているが、帰還ループのもつ伝達特性は、ノイズシェーピング特性を有しているのでΔΣ変調を用いない超高速標本化の場合はパルス密度変調とはいえない。また、ノイズシェイパーそのものは、実際の回路では、帰還ループは多重帰還回路となり、量子化信号が積分されず直接信号にフィードバックされるのでΔ変調に比べ急激な信号の変化に対する応答が速く、伝送の途中で誤りがあっても、その悪影響度合いは少ないという利点を有する。
【０００５】
ΔΣ変調を用いたＤＣ／ＤＣコンバータは、電源の出力に応じてスイッチング周波数が変化する性質があり、この特徴を生かして電源の設計をすることで、スイッチング電源の出力状態に変化のない定常状態のときには、スイッチング電源のスイッチング周波数が低くなってスイッチングロスが低減される。一方、電源の出力が変化する過渡状態のとき、スイッチング電源のスイッチング周波数が高くなって負荷や出力電圧の急激な変化に対して高速な応答が可能となるといった動作が可能となる。
【０００６】
また、特に軽負荷時にスイッチング周波数が低下して電源効率が高くなる特徴がある。近年の電子機器・装置、例えば、ファクシミリ、電話機、コピー機、その他ＯＡ機器や家電製品などは、本来の動作時以外の待機時にも電源を供給する必要のあるものが多くなってきている。このような電子機器の低消費電力化に対してもΔΣ変調方式のスイッチング電源は有効である。
【０００７】
図１は、従来のフィードバック（ＦＢ）型ΔΣ変調器を用いたスイッチング電源を示す構成回路図で、特許文献１に記載されたものである。ＦＢ型ΔΣ変調回路１に入力される誤差増幅器１６の出力電圧は、差分積分器２に入力される。差分積分器２は、誤差増幅器１６の出力と基準信号２３の差を積分した信号を出力する。差分積分器２の出力信号は比較器５へ入力される。比較器５とＤフリップフロップ１７とサンプリングＣＬＫ１３は、差分積分器２の出力電圧を１ビット量子化する量子化器１４を構成している。比較器５は、量子化基準信号２４を基準に差分積分器２の出力電圧のレベルを判定し、ハイレベル、またはローレベルの２値の信号をＤフリップフロップ１７に出力する。Ｄフリップフロップ１７は、サンプリングＣＬＫ１３の立ち上りのタイミングで比較器５の出力電圧をラッチし、次のサンプリングクロック１３の立ち上りまで同じ電圧レベルの信号を出力する。このＤフリップフロップ１７の出力信号が、誤差増幅器１６の出力電圧をＦＢ型ΔΣ変調回路１で変調した量子化信号１０となる。
【０００８】
１ビットの量子化信号１０は、スイッチングドライバ回路８に入力され、スイッチングドライバ回路８は、パワースイッチ素子を駆動する電圧、電流をもつパワースイッチ駆動信号２５を電圧コンバータ部９内部に供給する。電圧コンバータ部９は、パワースイッチ駆動信号２５により、内部にあるパワースイッチを駆動し、その出力を整流、平滑化することで、入力電圧端子１１に入力される入力電圧Ｖｉｎｐｕｔから、所望の出力電圧Ｖｏｕｔｐｕｔを出力電圧端子１２に供給する。また、出力電圧Ｖｏｕｔｐｕｔは、出力電圧検出回路１９で分圧され、誤差増幅器１６に入力される。誤差増幅器１６は、出力電圧検出回路１９で検出した電圧値と基準電圧１５の電圧値の誤差を増幅し、ＦＢ型ΔΣ変調回路１の入力段にある差分積分器２に出力する。
【０００９】
一方、ＦＢ型ΔΣ変調回路１から出力される量子化信号１０は、ＦＢ型ΔΣ変調回路１にも帰還され、信号調整回路２２に入力される。信号調整回路２２は、量子化信号１０の電圧レベルを変更する。例えば、１ビットの量子化信号１０がＶｈ１とＶｌ１の２値の値で変化する矩形波信号であるとしたとき、信号調整回路２２によりＶｈ１をＶｈ２の電圧値に変更し、Ｖｌ１をＶｌ２の電圧値に変更する。つまり、信号調整回路２２は、Ｖｈ２とＶｌ２の２値で量子化信号１０と同期して切り替わる矩形波を出力する。このような矩形波のとる２値の電圧レベルの変換は、図１に示した信号調整回路２２のように抵抗の分圧などの構成で簡単に実現できる。信号調整回路２２の出力は、基準信号２３、量子化基準信号２４として、比較器５と差分積分器２に入力される。
【００１０】
このように構成したＦＢ型ΔΣ変調方式のスイッチング電源は、入力電圧の変動や、負荷急変などの外乱が加わったときも、出力電圧検出回路１９と基準電圧１５で決まる一定の電圧を出力するように動作する。
【００１１】
また、ＦＢ型ΔΣ変調器を用いたスイッチング電源については、例えば、特許文献２に記載されている。この特許文献２に記載のものは、ＦＢ型ΔΣ変調器のサンプリング信号の周波数を電源の出力に応じて制御することが可能なスイッチング電源に関するものである。
【００１２】
また、フィードフォワード型ΔΣ変調器については、例えば、特許文献３及び４に記載されている。特許文献３及び４に記載のものは、乗算器が不要で回路規模が小さく、高速動作や多チャンネル・タイムシェア使用の可能な高次のデジタルΔΣ変調器に関するもので、多ビットのデジタル信号を入力とする２以上ｍ個の縦続接続された累積器と、このｍ個の累積器から出力される各累積結果に重み係数を乗じて総和をとるフィードフォワード加算量子化器と、加算結果を所定の判定基準に応じて再量子化して出力として出力するフィードフォワードパスと、再量子化値に応じた所定のフィードバック値を上記入力信号と共に上記縦続接続されたｍ個の累積の初段に入力する初段加算器とを有し、上記重み係数を２のべき乗とし、その乗算をビットシフトにて実現させるものである。また、例えば、特許文献５及び６にも、ＦＢ型ΔΣ変調器について開示されている。
【００１３】
さらに、ΔΣ変調制御を用いたＤＣ／ＤＣコンバータについては、非特許文献１に記載されており、フィードフォワード構成のΔΣ変調器については、非特許文献２に記載されている。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開２００８−９９３６２号公報
【特許文献２】特開２００２−３００７７２号公報
【特許文献３】特開平７−２２９５２号公報
【特許文献４】特開２００２−９６２４号公報
【特許文献５】再表２００７／６６４３１号公報
【特許文献６】特開２００８−９９０３５号公報
【非特許文献】
【００１５】
【非特許文献１】電気情報通信学会論文「ΔΣ変調制御を用いたＤＣ−ＤＣコンバータの特性について」（今村康秀、田中哲郎、吉田宏、信学技報ＥＥ２００２−７８ ２００３−０２）
【非特許文献２】第２２回回路とシステム軽井沢ワークショップ「連続時間ＢＰΔΣ変調器のＱ値とループ遅延の影響」（林海軍他７名 ４．２０〜２１、２００９）
【発明の概要】
【発明が解決しようとする課題】
【００１６】
しかしながら、上述した特許文献１，２に記載のＦＢ型ΔΣ変調器を用いたスイッチング電源回路は、ΔΣ変調器がフィードバック構成であり、さらなる応答速度の向上のためには改善の余地がある。つまり、信号伝達関数（ＳＴＦ；Ｓｉｇｎａｌ Ｔｒａｎｓｆｅｒ Ｆｕｎｃｔｉｏｎ）の遅延が大きく、入力信号の変化に対して出力信号が定常状態に到達するまでに、パルス密度変調信号の遅延が生じるという問題がある。
【００１７】
また、上述した特許文献３乃至６に記載のΔΣ変調器は、スイッチング電源回路に適用したことについては何ら開示されていない。
【００１８】
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、フィードフォワード型ΔΣ変調制御を用いたＤＣ／ＤＣ変換回路を備えてさらなる早い応答速度を実現するようにしたスイッチング電源回路を提供することにある。
【課題を解決するための手段】
【００１９】
本発明は、このような目的を達成するためになされたもので、請求項１に記載の発明は、ΔΣ変調回路によりＤＣ／ＤＣ変換回路を制御するスイッチング電源回路において、入力信号を出力信号に変換するＤＣ／ＤＣ変換回路と、該ＤＣ／ＤＣ変換回路の前記出力信号を入力し、該ＤＣ／ＤＣ変換回路を制御するフィードフォワード型ΔΣ変調回路とを備えていることを特徴とするスイッチング電源回路。
【００２０】
また、請求項２に記載の発明は、請求項１に記載の発明において、前記フィードフォワード型ΔΣ変調回路は、離散時間フィードフォワード型ΔΣ変調回路であることを特徴とする。
【００２１】
また、請求項３に記載の発明は、請求項２に記載の発明において、前記フィードフォワード型ΔΣ変調回路の信号伝達関数が１であり、該フィードフォワード型ΔΣ変調回路より出力されるパルス密度変調信号に遅延がなく、該遅延に起因する出力電圧波形のリップルが低減されることを特徴とする。
【００２２】
また、請求項４に記載の発明は、請求項２又は３に記載の発明において、前記ＤＣ／ＤＣ変換回路の出力電圧に対応する分圧電圧との差分を増幅した誤差信号を前記フィードフォワード型ΔΣ変調回路に出力するエラーアンプと、前記フィードフォワード型ΔΣ変調回路より出力されたパルス密度変調信号が入力されるドライブ回路とを備えていることを特徴とする。
【００２３】
また、請求項５に記載の発明は、請求項２，３又は４に記載の発明において、前記フィードフォワード型ΔΣ変調回路の次数が１次であることを特徴とする。
【００２４】
また、請求項６に記載の発明は、請求項５に記載の発明において、前記フィードフォワード型ΔΣ変調回路が、低い周波数の入力アナログ信号を通過させる積分器と、該積分器の出力側に接続された加算器と、該加算器の出力側に接続された量子化器と、該量子化器の出力側に接続され、該量子化器の出力デジタル信号をアナログ信号に変換して前記積分器にフィードバックするデジタル／アナログ変換回路と、前記入力アナログ信号から前記デジタル／アナログ変換回路から出力されたアナログ信号を減算する減算器と、前記入力アナログ信号を直接前記加算器に入力させるフィードフォワードパスとを備えていることを特徴とする。
【００２５】
また、請求項７に記載の発明は、請求項６に記載の発明において、前記減算器が、第１のスイッチを備え、前記入力アナログ信号と前記出力デジタル信号をデジタル／アナログ変換した信号との差分をとり、前記積分器が、第２のスイッチと容量と第１の演算増幅器とを備え、前記差分を積分した差分積分信号を出力し、前記加算器が、前記入力アナログ信号がフィードフォワードパスにより入力される第１の抵抗と前記積分器の出力が入力される第２の抵抗と第２の演算増幅器と帰還抵抗とを備え、前記量子化器が、コンパレータとフリップフロップとを備え、量子化基準信号と前記加算器の信号レベルを大小比較して量子化信号を出力し、前記デジタル／アナログ変換回路が、２つの基準信号を選択する２つの第３のスイッチを備え、前記量子化信号である前記出力デジタル信号を帰還して前記量子化信号に同期して、前記出力デジタル信号の論理値に応じた基準信号を前記第３のスイッチにより選択し、前記出力デジタル信号をデジタル／アナログ変換した信号を生成するものであることを特徴とする。
【００２６】
また、請求項８に記載の発明は、請求項２，３又は４に記載の発明において、前記フィードフォワード型ΔΣ変調回路の次数が２次であることを特徴とする。
【００２７】
また、請求項９に記載の発明は、請求項８に記載の発明において、前記フィードフォワード型ΔΣ変調回路が、低い周波数の入力アナログ信号を通過させる１段目の積分器と、該１段目の積分器の出力側に接続された２段目の積分器と、該２段目の積分器の出力側に接続された加算器と、該加算器の出力側に接続された量子化器と、該量子化器の出力側に接続され、該量子化器の出力デジタル信号をアナログ信号に変換して前記１段目の積分器にフィードバックするデジタル／アナログ変換回路と、前記入力アナログ信号から前記デジタル／アナログ変換回路より出力されたアナログ信号を減算する減算器と、前記入力アナログ信号を直接前記加算器に入力させる第１のフィードフォワードパスと、前記１段目の積分器からの出力信号を前記加算器に直接入力する第２のフィードフォワードパスとを備えていることを特徴とする。
【００２８】
また、請求項１０に記載の発明は、請求項９に記載の発明において、前記減算器が、第１のスイッチを備え、前記入力アナログ信号と前記出力デジタル信号をデジタル／アナログ変換した信号との差分をとり、前記１段目の積分器が、第２のスイッチと第１の容量と第１の演算増幅器とを含み、前記差分を積分した差分積分信号を出力し、前記１段目の積分器が、第３のスイッチと第２の容量と第２の演算増幅器とを含み、前記１段目の積分器の出力を積分し、前記加算器が、前記入力アナログ信号が第１のフィードフォワードパスより入力される第１の抵抗と前記１段目の積分器の出力が第２のフィードフォワードパスより入力される第２の抵抗と前記２段目の積分器の出力が入力される第３の抵抗と第３の演算増幅器と帰還抵抗とを備え、前記量子化器が、コンパレータとフリップフロップとを備え、量子化基準信号と前記加算器の信号レベルを大小比較して量子化信号を出力し、前記デジタル／アナログ変換回路が、２つの基準信号を選択する２つの第４のスイッチを備え、前記量子化信号である前記出力デジタル信号を帰還して前記量子化信号に同期して、前記出力デジタル信号の論理値に応じた基準信号を前記第４のスイッチにより選択し、前記出力デジタル信号をデジタル／アナログ変換した信号を生成することを特徴とする。
【００２９】
また、請求項１１に記載の発明は、請求項２，３又は４に記載の発明において、前記フィードフォワード型ΔΣ変調回路の次数がＮ次（Ｎは３以上の整数）であることを特徴とする。
【００３０】
また、請求項１２に記載の発明は、請求項１１に記載の発明において、前記フィードフォワード型ΔΣ変調回路が、１段目からＮ段目までカスケード接続される１段目乃至Ｎ段目の積分器と、該Ｎ段目の積分器の出力側に接続された加算器と、該加算器の出力側に接続された量子化器と、該量子化器の出力側に接続され、該量子化器の出力デジタル信号をアナログ信号に変換して前記１段目の積分器にフィードバックするデジタル／アナログ変換回路と、前記入力アナログ信号から前記デジタル／アナログ変換回路より出力されたアナログ信号を減算する減算器と、前記入力アナログ信号を直接前記加算器に入力させる第１のフィードフォワードパスと、前記１段目の積分器から前記Ｎ−１段目までの出力信号を前記加算器に直接入力する第２乃至第Ｎのフィードフォワードパスとを備えていることを特徴とする。
【００３１】
また、請求項１３に記載の発明は、請求項１に記載の発明において、前記フィードフォワード型ΔΣ変調回路は、連続時間フィードフォワード型ΔΣ変調回路であることを特徴とする。
【００３２】
また、請求項１４に記載の発明は、請求項１３に記載の発明において、前記フィードフォワード型ΔΣ変調回路の信号伝達関数が１を含み、該フィードフォワード型ΔΣ変調回路より出力されるパルス密度変調信号に遅延が小さく、応答速度が早いことを特徴とする。
【００３３】
また、請求項１５に記載の発明は、請求項１３又は１４に記載の発明において、前記ＤＣ／ＤＣ変換回路の出力電圧に対応する分圧電圧との差分を増幅した誤差信号を前記フィードフォワード型ΔΣ変調回路に出力するエラーアンプと、前記フィードフォワード型ΔΣ変調回路より出力されたパルス密度変調信号が入力されるドライブ回路とを備えていることを特徴とする。
【００３４】
また、請求項１６に記載の発明は、請求項１３，１４又は１５に記載の発明において、前記フィードフォワード型ΔΣ変調回路の次数が１次であることを特徴とする。
【００３５】
また、請求項１７に記載の発明は、請求項１６に記載の発明において、前記フィードフォワード型ΔΣ変調回路が、低い周波数の入力アナログ信号を通過させる積分器と、該積分器の出力側に接続された加算器と、該加算器の出力側に接続された量子化器と、該量子化器の出力側に接続され、該量子化器の出力デジタル信号をアナログ信号に変換して前記積分器にフィードバックするデジタル／アナログ変換回路と、前記入力アナログ信号から前記デジタル／アナログ変換回路から出力されたアナログ信号を減算する減算器と、前記入力アナログ信号を直接前記加算器に入力させるフィードフォワードパスとを備えていることを特徴とする。
【００３６】
また、請求項１８に記載の発明は、請求項１７に記載の発明において、前記減算器が、第１及び第２の抵抗を備え、前記入力アナログ信号と前記出力デジタル信号をデジタル／アナログ変換した信号との差分をとり、前記積分器が、容量と第１の演算増幅器とを備え、前記差分を積分した差分積分信号を出力し、前記加算器が、前記入力アナログ信号が前記フィードフォワードパスにより入力される第３の抵抗と前記積分器の出力が入力される第４の抵抗と第２の演算増幅器と帰還抵抗とを備え、前記量子化器が、コンパレータとフリップフロップとを備え、量子化基準信号と前記加算器の信号レベルを大小比較して量子化信号を出力し、前記デジタル／アナログ変換回路が、２つの基準信号を選択する２つのスイッチを備え、前記量子化信号である前記出力デジタル信号を帰還して前記量子化信号に同期して、前記出力デジタル信号の論理値に応じた基準信号を前記スイッチにより選択し、前記出力デジタル信号をデジタル／アナログ変換した信号を生成するものであることを特徴とする。
【００３７】
また、請求項１９に記載の発明は、請求項１３，１４又は１５に記載の発明において、前記フィードフォワード型ΔΣ変調回路の次数が２次であることを特徴とする。
【００３８】
また、請求項２０に記載の発明は、請求項１９に記載の発明において、前記フィードフォワード型ΔΣ変調回路が、低い周波数の入力アナログ信号を通過させる１段目の積分器と、該１段目の積分器の出力側に接続された２段目の積分器と、該２段目の積分器の出力側に接続された加算器と、該加算器の出力側に接続された量子化器と、該量子化器の出力側に接続され、該量子化器の出力デジタル信号をアナログ信号に変換して前記１段目の積分器にフィードバックするデジタル／アナログ変換回路と、前記入力アナログ信号から前記デジタル／アナログ変換回路より出力されたアナログ信号を減算する減算器と、前記入力アナログ信号を直接前記加算器に入力させる第１のフィードフォワードパスと、前記１段目の積分器からの出力信号を前記加算器に直接入力する第２のフィードフォワードパスとを備えていることを特徴とする。
【００３９】
また、請求項２１に記載の発明は、請求項２０に記載の発明において、前記減算器が、第１及び第２の抵抗を備え、前記入力アナログ信号と前記出力デジタル信号をデジタル／アナログ変換した信号との差分をとり、前記１段目の積分器が、第１の容量と第１の演算増幅器とを含み、前記差分を積分した差分積分信号を出力し、前記２段目の積分器が、第２の容量と第２の演算増幅器とを含み、前記１段目の積分器の出力を積分し、前記加算器が、前記入力アナログ信号が第１のフィードフォワードパスより入力される第３の抵抗と前記１段目の積分器の出力が第２のフィードフォワードパスより入力される第４の抵抗と前記２段目の積分器の出力が入力される第５の抵抗と第３の演算増幅器と帰還抵抗とを備え、前記量子化器が、コンパレータとフリップフロップとを備え、量子化基準信号と前記加算器の信号レベルを大小比較して量子化信号を出力し、前記デジタル／アナログ変換回路が、２つの基準信号を選択する２つのスイッチを備え、前記量子化信号である前記出力デジタル信号を帰還して前記量子化信号に同期して、前記出力デジタル信号の論理値に応じた基準信号を前記スイッチにより選択し、前記出力デジタル信号をデジタル／アナログ変換した信号を生成することを特徴とする。
【００４０】
また、請求項２２に記載の発明は、請求項１３，１４又は１５に記載の発明において、前記フィードフォワード型ΔΣ変調回路の次数がＮ次（Ｎは３以上の整数）であることを特徴とする。
【００４１】
また、請求項２３に記載の発明は、請求項２２に記載の発明において、前記フィードフォワード型ΔΣ変調回路が、１段目からＮ段目までカスケード接続される１段目乃至Ｎ段目の積分器と、該Ｎ段目の積分器の出力側に接続された加算器と、該加算器の出力側に接続された量子化器と、該量子化器の出力側に接続され、該量子化器の出力デジタル信号をアナログ信号に変換して前記１段目の積分器にフィードバックするデジタル／アナログ変換回路と、前記入力アナログ信号から前記デジタル／アナログ変換回路より出力されたアナログ信号を減算する減算器と、前記入力アナログ信号を直接前記加算器に入力させる第１のフィードフォワードパスと、前記１段目の積分器から前記Ｎ−１段目までの出力信号を前記加算器に直接入力する第２乃至第Ｎのフィードフォワードパスとを備えていることを特徴とする。
【発明の効果】
【００４２】
本発明によれば、ΔΣ変調回路によりＤＣ／ＤＣ変換回路を制御するスイッチング電源回路において、入力信号を出力信号に変換するＤＣ／ＤＣ変換回路と、このＤＣ／ＤＣ変換回路の出力信号を入力し、このＤＣ／ＤＣ変換回路を制御するフィードフォワード型ΔΣ変調回路とを備えたので、さらなる早い応答速度を実現するようにしたスイッチング電源回路を得ることができるという効果を奏する。
【図面の簡単な説明】
【００４３】
【図１】従来のフィードバック（ＦＢ）型ΔΣ変調器を用いたスイッチング電源を示す構成回路図である。
【図２】従来から用いられていたＰＷＭ制御によるスイッチング電源回路を説明するための図で、（ａ）は、スイッチング電源回路の全体構成図、（ｂ）は、ノコギリ波とエラーアンプ（誤差増幅器）の関係を示す図、（ｃ）は、ＰＷＭ回路の出力信号を示す図である。
【図３】ＤＣ／ＤＣ変換回路に対する制御回路の動作を説明するための図で、（ａ）は、ＤＣ／ＤＣ変換回路の一例である昇圧コンバータの回路構成図で、（ｂ）は、過渡状態と定常状態における出力電圧の関係を示す図で、（ｃ）は、ＤＣ／ＤＣ変換回路のスイッチング動作を行うためのスイッチング信号を示す図である。
【図４】ＰＷＭ制御とＦＢ型ΔΣ変調制御との特徴を比較するための構成ブロック図で、（ａ）は、ＰＷＭ制御を用いたスイッチング電源回路の構成図、（ｂ）は、ＦＢ型ΔΣ変調制御を用いたスイッチング電源回路の構成図である。
【図５】ＦＢ型ΔΣ変調制御についての説明図で、（ａ）は、ＦＢ型ΔΣ変調回路を用いたスイッチング電源回路の制御回路における概略構成ブロック図、（ｂ）は、ＦＢ型ΔΣ変調回路の出力信号を示す図である。
【図６】ＦＢ型ΔΣ変調回路の回路構成とその入出力特性を示す図で、（ａ）は、ＦＢ型ΔΣ変調回路の回路構成図、（ｂ）は、入力信号に対する出力信号を示す図、（ｃ）は、積分器出力を示す図である。
【図７】ＦＢ型ΔΣＡＤ変調回路の構成ブロック図と伝達特性を説明するための図で、（ａ）は、ＦＢ型ΔΣＡＤ変調回路のブロック図、（ｂ）は、伝達特性を示す図、（ｃ）は、信号伝達関数とノイズ伝達関数の関係式を示している。
【図８】２次フィードバック型ΔΣ変調回路を説明するための構成ブロック図である。
【図９】ＦＢ型ΔΣ変調回路の他の回路構成とその入出力特性を示す図で、（ａ）は、ＦＢ型ΔΣ変調回路の回路構成図、（ｂ）は、入力信号に対する出力信号を示す図、（ｃ）は、積分器の出力を示す図である。
【図１０】ＦＢ型ΔΣ変調回路の構成ブロック図と伝達特性を説明するための図で、（ａ）は、ＦＢ型ΔΣ変調回路のブロック図、（ｂ）は、伝達特性を示す図、（ｃ）は、信号伝達関数とノイズ伝達関数の関係式を示す図である。
【図１１】２次フィードバック型ΔΣ変調回路を説明するための構成ブロック図である。
【図１２】本発明に係るフィードフォワード（ＦＦ）型ΔΣ変調回路を用いたスイッチング電源回路の構成ブロック図である。
【図１３】図１２に示したＦＦ型ΔΣ変調回路を用いたスイッチング電源回路の具体的な回路構成図である。
【図１４】本発明に係るスイッチング電源回路に用いられる１次フィードフォワード（ＦＦ）型ΔΣ変調回路を説明するための図で、（ａ）は、１次フィードフォワード型ΔΣ変調回路の構成ブロック図、（ｂ）は、伝達特性を示す図、（ｃ）は、信号伝達関数とノイズ伝達関数の関係式を示している。
【図１５】図１４（ａ）に示した１次フィードフォワード型（ＦＦ型）ΔΣ変調回路の具体的な回路構成図である。
【図１６】離散時間フィードバック（ＦＢ）型ΔΣ変調回路の出力信号により、ＤＣ／ＤＣ変換回路３１でスイッチング動作を行ったときのＤＣ／ＤＣ変換回路の出力電圧波形と、１次離散時間フィードフォワード（ＦＦ）型ΔΣ変調回路の出力信号により、ＤＣ／ＤＣ変換回路７１でスイッチング動作を行ったときのＤＣ／ＤＣ変換回路の出力電圧波形とを比較するための図で、（ａ）は負荷が大きくなり出力電流が大きくなったときの波形で、（ｂ）は負荷が小さくなり出力電流が小さくなったときの波形を示している。
【図１７】従来のフィードバック（ＦＢ）型ΔΣ変調回路の出力電圧波形と、１次フィードフォワード（ＦＦ）型ΔΣ変調回路の出力電圧波形とを比較するための図で、（ａ）は、従来のフィードバック（ＦＢ）型ΔΣ変調回路の出力信号により、図４（ｂ）に示したＤＣ／ＤＣ変換回路でスイッチング動作を行ったときのＤＣ／ＤＣ変換回路の出力電圧波形で、（ｂ）は、１次フィードフォワード（ＦＦ）型ΔΣ変調回路の出力信号により、図１２に示したＤＣ／ＤＣ変換回路でスイッチング動作を行ったときのＤＣ／ＤＣ変換回路の出力電圧波形とを比較するための図である。
【図１８】図１７（ａ），（ｂ）に示した出力電圧波形の拡大図である。
【図１９】本発明に係るスイッチング電源回路に用いられる２次フィードフォワード（ＦＦ）型ΔΣ変調回路を説明するための構成ブロック図である。
【図２０】図１９に示した２次フィードフォワード型ΔΣ変調回路の具体的な回路構成図である。
【図２１】２次離散時間フィードバック（ＦＢ）型ΔΣ変調回路の出力信号により、ＤＣ／ＤＣ変換回路３１でスイッチング動作を行ったときのＤＣ／ＤＣ変換回路の出力電圧波形と、２次離散時間フィードフォワード（ＦＦ）型ΔΣ変調回路の出力信号により、ＤＣ／ＤＣ変換回路でスイッチング動作を行ったときのＤＣ／ＤＣ変換回路の出力電圧波形とを比較するための図で、（ａ）は負荷が大きくなり出力電流が大きくなったときの波形で、（ｂ）は負荷が小さくなり出力電流が小さくなったときの波形を示している。
【図２２】従来のフィードバック（ＦＢ）型ΔΣ変調回路の出力電圧波形と、２次フィードフォワード（ＦＦ）型ΔΣ変調回路の出力電圧波形とを比較するための図で、（ａ）は、従来のフィードバック（ＦＢ）型ΔΣ変調回路の出力信号により、図４（ｂ）に示したＤＣ／ＤＣ変換回路でスイッチング動作を行ったときのＤＣ／ＤＣ変換回路の出力電圧波形で、（ｂ）は、２次フィードフォワード（ＦＦ）型ΔΣ変調回路の出力信号により、図１２に示したＤＣ／ＤＣ変換回路でスイッチング動作を行ったときのＤＣ／ＤＣ変換回路の出力電圧波形とを比較するための図である。
【図２３】図２２（ａ），（ｂ）に示した出力電圧波形の拡大図である。
【図２４】本発明に係るスイッチング電源回路に用いられる１次フィードフォワード（ＦＦ）型ΔΣ変調回路を説明するための図で、（ａ）は、１次フィードフォワード型ΔΣ変調回路の構成ブロック図、（ｂ）は、伝達特性を示す図、（ｃ）は、信号伝達関数とノイズ伝達関数の関係式を示す図である。
【図２５】図２４（ａ）に示した１次フィードフォワード型（ＦＦ型）ΔΣ変調回路の具体的な回路構成図である。
【図２６】信号伝達関数の振幅特性と位相特性を示すボード線図で、（ａ）はフィードフォワード（ＦＦ）型ΔΣ変調回路のボード線図で、（ｂ）はフィードバック（ＦＢ）型ΔΣ変調回路のボード線図である。
【図２７】１次連続時間ＦＢ型ΔΣ変調回路の出力信号により、ＤＣ／ＤＣ変換回路でスイッチング動作を行ったときのＤＣ／ＤＣ変換回路の出力電圧波形と、１次連続時間ＦＦ型ΔΣ変調回路の出力信号により、ＤＣ／ＤＣ変換回路でスイッチング動作を行ったときのＤＣ／ＤＣ変換回路の出力電圧波形とを比較するための図で、（ａ）は負荷が大きくなり出力電流が大きくなったときの波形で、（ｂ）は負荷が小さくなり出力電流が小さくなったときの波形を示している。
【図２８】１次離散時間ＦＦ型ΔΣ変調回路の出力信号により、ＤＣ／ＤＣ変換回路でスイッチング動作を行ったときのＤＣ／ＤＣ変換回路の出力電圧波形と、１次連続時間ＦＦ型ΔΣ変調回路の出力信号により、ＤＣ／ＤＣ変換回路でスイッチング動作を行ったときのＤＣ／ＤＣ変換回路の出力電圧波形とを比較するための図で、（ａ）は負荷が大きくなり出力電流が大きくなったときの波形で、（ｂ）は負荷が小さくなり出力電流が小さくなったときの波形を示している。
【図２９】本発明に係るスイッチング電源回路に用いられる２次フィードフォワード（ＦＦ）型ΔΣ変調回路を説明するための構成ブロック図である。
【図３０】図２９に示した２次フィードフォワード型ΔΣ変調回路の具体的な回路構成図である。
【図３１】信号伝達関数の振幅特性と位相特性を示すボード線図で、（ａ）は２次フィードフォワード（ＦＦ）型ΔΣ変調回路のボード線図で、（ｂ）は２次フィードバック（ＦＢ）型ΔΣ変調回路のボード線図である。
【図３２】２次連続時間ＦＢ型ΔΣ変調回路の出力信号により、ＤＣ／ＤＣ変換回路でスイッチング動作を行ったときのＤＣ／ＤＣ変換回路の出力電圧波形と、２次連続時間ＦＦ型ΔΣ変調回路の出力信号により、ＤＣ／ＤＣ変換回路でスイッチング動作を行ったときのＤＣ／ＤＣ変換回路の出力電圧波形とを比較するための図で、（ａ）は負荷が大きくなり出力電流が大きくなったときの波形で、（ｂ）は負荷が小さくなり出力電流が小さくなったときの波形を示している。
【図３３】２次離散時間ＦＦ型ΔΣ変調回路の出力信号により、ＤＣ／ＤＣ変換回路でスイッチング動作を行ったときのＤＣ／ＤＣ変換回路の出力電圧波形と、２次連続時間ＦＦ型ΔΣ変調回路の出力信号により、ＤＣ／ＤＣ変換回路でスイッチング動作を行ったときのＤＣ／ＤＣ変換回路の出力電圧波形とを比較するための図で、（ａ）は負荷が大きくなり出力電流が大きくなったときの波形で、（ｂ）は負荷が小さくなり出力電流が小さくなったときの波形を示している。
【発明を実施するための形態】
【００４４】
本発明に係るスイッチング電源回路の実施例について説明する前に、まず、従来から用いられていたＰＷＭ制御によるスイッチング電源回路について以下に説明する。
【００４５】
図２（ａ）乃至（ｃ）は、従来から用いられていたＰＷＭ制御によるスイッチング電源回路を説明するための図で、図２（ａ）は、スイッチング電源回路の全体構成図、図２（ｂ）は、ノコギリ波とエラーアンプ（誤差増幅器）の関係を示す図、図２（ｃ）は、ＰＷＭ回路の出力信号を示す図である。ＰＷＭ制御は、スイッチング周波数がノコギリ波の周波数で決定され、パルス幅はエラーアンプの出力の大きさにより決定され、パルスの数はスイッチング周波数で決定される。
【００４６】
図２（ａ）において、入力電圧がＤＣ／ＤＣ変換回路（ＤＣ／ＤＣコンバータ）３１に入力されると、入力電圧が昇圧もしくは降圧されて、出力電圧が出力される。その出力電圧がエラーアンプ３２に入力され、所望の出力電圧からの誤差に対応する出力信号がＰＷＭ回路３５に出力される。そして、ＰＷＭ回路３５を構成するコンパレータ３３によってノコギリ波発生回路３４からのノコギリ波とエラーアンプ３２からの出力信号とが比較される。ここで、ノコギリ波とエラーアンプの出力の関係は、例えば、図２（ｂ）のようになる。つまり、スイッチング周期ごとにエラーアンプ３２の出力信号は変化し、ＰＷＭ回路３５の出力信号は、図２（ｃ）のような、パルス幅の異なる信号が出力される。ここで、パルス幅はスイッチング電源回路の出力電圧の所望の出力電圧からの誤差に対応する。ドライブ回路３６を介して、ＤＣ／ＤＣ変換回路３１でパルス幅に応じたスイッチング動作が行われ、入力電圧を昇圧もしくは降圧した出力電圧が、スイッチング電源回路の出力電圧として得られる。
【００４７】
このような構成のスイッチング電源回路を高いスイッチング周波数で動作させた場合には、ＰＷＭ回路３５の出力信号のパルス数が多くなり、スイッチングによる損失（スイッチングロス）が生じて、高効率化は図れないが、高速過渡応答が得られる。これに対して、低いスイッチング周波数で動作させた場合には、ＰＷＭ回路３５の出力信号のパルス数が少なくなり、高効率化は図れるが、高速過渡応答が得られない。このように、従来のＰＷＭ制御によるスイッチング電源回路では、高効率化と高速過渡応答とをスイッチング周波数で解決することは困難であった。
【００４８】
以下に、スイッチング電源回路の要求される高効率化と高速過渡応答についてさらに具体的に動作説明する。
図３（ａ）乃至（ｃ）は、ＤＣ／ＤＣ変換回路に対する制御回路の動作を説明するための図で、図３（ａ）は、ＤＣ／ＤＣ変換回路の一例である昇圧（ｂｏｏｓｔ；ブースト）コンバータの回路構成図で、図３（ｂ）は、過渡状態と定常状態における出力電圧の関係を示す図で、図３（ｃ）は、ＤＣ／ＤＣ変換回路のスイッチング動作を行うためのスイッチング信号を示す図である。
【００４９】
まず、図３（ａ）を参照して、昇圧コンバータの構成と動作を説明する。
昇圧コンバータは、ＤＣ／ＤＣ変換回路３１と制御回路３７とで構成されている。制御回路３７は、図２（ａ）におけるエラーアンプ３２とＰＷＭ回路３５とドライブ回路３６を含んでいる。また、制御回路３７及び入力電圧Ｖｉｎ以外はＤＣ／ＤＣ変換回路３１を示している。
【００５０】
ＤＣ／ＤＣ変換回路３１におけるスイッチＳ１，Ｓ２は、ＭＯＳトランジスタ等で構成される。図３（ａ）においては、スイッチＳ１，Ｓ２は、ＮチャネルＭＯＳトランジスタで構成されているものとする。つまり、スイッチＳ１，Ｓ２は、ハイレベルの制御信号が入力されるとオン（導通）して、ローレベルの制御信号が入力されるとオフ（遮断）される。また、スイッチＳ１，Ｓ２には、それぞれ互いに極性が異なるスイッチング信号が制御回路３７より与えられる。出力電圧の所望の値からの誤差に対応するＰＷＭ信号がスイッチＳ１に与えられ、反転したＰＷＭ信号がスイッチＳ２に与えられる。
【００５１】
ＰＷＭ信号がハイレベルのとき、スイッチＳ１はオンし、スイッチＳ２はオフする。スイッチＳ１がオンすることで、インダクタＬに入力電圧Ｖｉｎが印加され、インダクタＬに充電電流が充電される。
【００５２】
次に、ＰＷＭ信号がローレベルになったとき、スイッチＳ１はオフし、スイッチＳ２はオンする。スイッチＳ２がオンすることで、インダクタＬに充電された充電電流が容量Ｃｏｕｔに流れ、容量Ｃｏｕｔに電荷が蓄えられ、昇圧された出力電圧Ｖｏｕｔが出力される。
【００５３】
ここで、ＰＷＭ信号のパルス幅が小さい程、インダクタＬに充電される充電電流が小さくなるので、昇圧電圧は低くなる。一方、ＰＷＭ信号のパルス幅が大きい程、インダクタＬに充電される充電電流が大きくなるので、昇圧電圧は高くなる。パルス幅は、出力電圧Ｖｏｕｔに応じて決まる。つまり、過渡状態である電源投入直後は、パルス幅が相対的に大きくなり、定常時は、パルス幅が相対的に小さくなる。
【００５４】
上述のように、出力電圧Ｖｏｕｔから所望の出力電圧の誤差に応じて制御回路３７は、誤差に対応したパルス幅のＰＷＭ信号を生成して、スイッチＳ１，Ｓ２に出力する。
【００５５】
次に、図３（ｂ），（ｃ）を参照して、高効率化と高速過渡応答を説明する。
図３（ｂ）は、ＤＣ／ＤＣ変換回路が昇圧動作を開始して、出力電圧Ｖｏｕｔが一定値（所望の出力電圧）に収束するまでの様子を表す図である。出力電圧Ｖｏｕｔは、一定値に収束するまでの過渡状態、一定値に収束してからの定常状態の２つの状態がある。図３（ｃ）は、周波数が低いときと、高いときのＰＷＭ信号を例示した図である。
【００５６】
昇圧コンバータが、昇圧動作を開始して、一定値に収束するまでの過渡状態を短くするためには、周波数が高いＰＷＭ信号でスイッチングする必要がある。つまり、周波数が高いほど、スイッチＳ１，Ｓ２におけるスイッチング回数が多くなり、インダクタＬから容量Ｃｏｕｔへの充電回数が多くなるので、高速で定常状態に収束する。よって、高速で定常状態に収束するためには、ＰＷＭ信号の周波数を高くすればよい。ところが、ＰＷＭ信号の周波数を高くすると、スイッチＳ１，Ｓ２での損失が大きくなる。つまり、高効率化が図れなくなる。
【００５７】
一方、スイッチＳ１，Ｓ２での損失を小さくし、高効率化を図るためには、ＰＷＭ信号の周波数を低くする必要がある。すなわち、スイッチＳ１，Ｓ２におけるスイッチング回数を少なくすることで、損失が小さくなる。つまり、高効率化が図れる。
【００５８】
ところが、ＰＷＭ信号の周波数を低くすると、スイッチＳ１、Ｓ２におけるスイッチング回数が少なくなり、インダクタＬから容量Ｃｏｕｔへの充電回数が少なくなるので、定常状態に収束するまでの時間が長くなる。つまり、過渡状態が長くなる。
【００５９】
このように、スイッチング電源回路の高速過渡応答と高効率化は、トレードオフの関係にあり、周波数が固定であると、いずれか一方の要求しか達成できない。また、これらの要求に対して、高いスイッチング周波数での動作（高速過渡応答の改善）や低いスイッチング周波数での動作（高効率化の改善）は、周波数を可変にして行なう必要があった。つまり、従来では、高速過渡応答と高効率化をスイッチング周波数のみで解決しており、これでは回路規模増大を招き、大変困難を伴うものであった。そこで、ΔΣ変調方式の採用が検討されてきた。
【００６０】
本発明に係るフィードフォワード（ＦＦ）型ΔΣ変調回路を用いたＤＣ／ＤＣ変換回路を備えたスイッチング電源回路を説明する前に、ＰＷＭ制御によるＤＣ／ＤＣ変換回路とフィードバック（ＦＢ）型ΔΣ変調制御によるＤＣ／ＤＣ変換回路を用いたスイッチング電源回路について以下に説明する。
【００６１】
図４（ａ），（ｂ）は、ＰＷＭ制御とＦＢ型ΔΣ変調制御との特徴を比較するための構成ブロック図で、図４（ａ）は、ＰＷＭ制御を用いたスイッチング電源回路の構成図、図４（ｂ）は、ＦＢ型ΔΣ変調制御を用いたスイッチング電源回路の構成図である。なお、制御回路４２は、エラーアンプ３２とＦＢ型ΔΣ変調回路４１とドライブ回路３６を含んでいる。
【００６２】
図４（ａ）において、入力電圧がＤＣ／ＤＣ変換回路３１に入力されると、その出力電圧がエラーアンプ３２とＰＷＭ回路３５とドライブ回路３６を介してＰＷＭ制御され、ＤＣ／ＤＣ変換回路３１から出力電圧を得る。このＰＷＭ制御の特徴は、上述のように、出力電圧から所望の出力電圧までの誤差に比例して、パルス幅が変化するＰＷＭ信号をＰＷＭ回路３５からドライブ回路３６を介してＤＣ／ＤＣ変換回路３１に出力することである。
【００６３】
一方、図４（ｂ）において、入力電圧がＤＣ／ＤＣ変換回路３１に入力されると、その出力電圧がエラーアンプ３２とＦＢ型ΔΣ変調制御回路４１とドライブ回路３６を介してＦＢ型ΔΣ変調制御され、ＤＣ／ＤＣ変換回路３１から出力電圧を得る。このＦＢ型ΔΣ変調制御の特徴は、出力電圧から所望の出力電圧までの誤差に比例して、パルス密度が変化するパルス密度変調信号（ΔΣ変調信号）をＦＢ型ΔΣ変調回路４１からドライブ回路３６を介してＤＣ／ＤＣ変換回路３１に出力することである。
【００６４】
次に、フィードバック（ＦＢ）型ΔΣ変調制御の特徴について説明する。
図５（ａ），（ｂ）は、ＦＢ型ΔΣ変調制御についての説明図で、図５（ａ）は、ＦＢ型ΔΣ変調回路を用いたスイッチング電源回路の制御回路における概略構成ブロック図、図５（ｂ）は、ＦＢ型ΔΣ変調回路の出力信号を示す図である。
【００６５】
図５（ａ）において、エラーアンプ３２の出力信号はＤＣ／ＤＣ変換回路３１の出力信号から所望の出力電圧に対応する基準電圧Ｖｒｅｆからの誤差信号であり、ＦＢ型ΔΣ変調回路４１に出力される。そして、ＦＢ型ΔΣ変調回路４１は、誤差信号の大きさに応じたパルス密度のパルス密度変調信号を出力する。つまり、ＦＢ型ΔΣ変調回路４１の出力信号は、図５（ｂ）のように示される。ＦＢ型ΔΣ変調回路４１の入力信号、すなわち、誤差信号が常に小さいとき（定常状態）では、パルス密度が相対的に薄くなり（低いスイッチング周波数）、高効率化が図れる。一方、ＦＢ型ΔΣ変調回路４１の入力信号が大きいとき（過渡状態）では、パルス密度が相対的に濃くなり（高いスイッチング周波数）、高速過渡応答が図れる。
【００６６】
次に、フィードバック（ＦＢ）型ΔΣ変調回路４１の回路構成とその入出力特性について以下に説明する。
図６（ａ）乃至（ｃ）は、ＦＢ型ΔΣ変調回路の回路構成とその入出力特性を示す図で、図６（ａ）は、ＦＢ型ΔΣ変調回路の回路構成図、図６（ｂ）は、入力信号に対する出力信号を示す図、図６（ｃ）は、積分器の出力を示す図である。
【００６７】
まず、図６（ａ）を参照して、ＦＢ型ΔΣ変調回路４１の回路構成について説明する。
ＦＢ型ΔΣ変調回路４１は、減算器５１と積分器５２と量子化器（Ａ／Ｄコンバータ；ＡＤＣ）５３とＤＡＣ（Ｄ／Ａコンバータ）５４とから構成されている。
【００６８】
ＦＢ型ΔΣ変調回路４１は、スイッチを含み入力信号と出力信号をＤ／Ａ変換した信号との差分をとる減算器５１と、第１のスイッチと容量と演算増幅器を備え、差分を積分した差分積分信号を出力する積分器５２と、コンパレータとフリップフロップとを備え、量子化基準信号（しきい値）と差分積分信号の信号レベルを大小比較し１ビットの量子化信号を出力する量子化器５３と、２つの基準信号Ｖｒｅｆ、−Ｖｒｅｆを選択する２つの第２のスイッチを備え、量子化信号である出力信号を帰還して１ビットの量子化信号に同期して、出力信号の論理値に応じた基準信号をスイッチにより選択し、出力信号をＤ／Ａ変換した信号を生成するＤＡＣ５４を備える構成とすることで、パルス密度変調信号を生成する。
【００６９】
また、このような構成により、ＦＢ型ΔΣ変調回路４１を備えたスイッチング電源回路は、従来のＰＷＭ回路を備えたスイッチング電源回路と比べて、サンプリング周波数が固定であるので、回路規模が小さくできるとともに、高速過渡応答と高効率化を可能としている。
【００７０】
ＦＢ型ΔΣ変調回路４１は、スイッチをオンオフし、電荷を転送するための２つのフェーズ、Ｐｈ１（フェーズ１）とＰｈ２（フェーズ２）がある。図６（ａ）において、Ｐｈ１と図示したスイッチは、Ｐｈ１においてオンし、Ｐｈ２と図示したスイッチは、Ｐｈ２においてオンする。各フェーズの周波数は、サンプリング周波数に等しく、Ｐｈ１とＰｈ２は、交互に繰り返される。つまり、１つのサンプリング周期において、１つのＰｈ１と１つのＰｈ２が存在する。
【００７１】
次に、図６（ｂ），（ｃ）を参照して、ＦＢ型ΔΣ変調回路４１の動作について説明する。
まず、ＦＢ型ΔΣ変調回路４１は、上述のように、エラーアンプ３２が出力するＤＣ／ＤＣ変換回路３１の出力信号から所望の出力電圧に対応する基準電圧Ｖｒｅｆからの誤差信号を入力する。
【００７２】
Ｐｈ１において、入力信号が積分器５２の入力側容量に印加され、入力信号に応じた電荷が蓄えられる。Ｐｈ２において、ＤＡＣ５４の出力信号が積分器５２の入力側容量に印加され、ＤＡＣ５４の出力信号に応じた電荷が転送される。ここで、減算器５１は、入力側とＤＡＣ５４の出力は結線されているので、Ｐｈ１で入力信号により蓄えた電荷から、Ｐｈ２でＤＡＣ５４の出力信号に応じた電荷を減算した電荷が、積分器５２の入力側容量に蓄えられる。つまり、ＦＢ型ΔΣ変調回路４１の入力信号と出力信号との減算が行われて差分信号が生成される。
【００７３】
積分器５２の入力側容量の電荷は、Ｐｈ２において、演算増幅器の出力端子から非反転入力端子との間の帰還容量に転送される。つまり、差分信号が積分されて差分積分信号が出力される。
【００７４】
図６（ｂ）は、ＦＢ型ΔΣ変調回路４１の入力信号と出力信号を例示した波形で、図６（ｃ）は、差分積分信号を例示した波形を示す図である。また、入力信号が０より小さいときの波形を表している。まず、図６（ｂ）に示すように、最初のサンプリング周期において、出力信号は、ローレベルであり、その出力信号に対応するＤＡＣ５４の出力信号は、−Ｖｒｅｆであり、入力信号との差分は正の値となる。したがって、図６（ｃ）に示すように、差分積分信号は、正の傾きをもつ一次関数波形となる。
【００７５】
次に、差分積分信号は、量子化器５３のコンパレータに入力され、量子化基準信号と差分積分信号が大小比較されて、フリップフロップに入力される。図６（ａ）において、量子化基準信号は、０Ｖ（グラウンド）である。そして、Ｐｈ１になったとき、フリップフロップは、差分積分信号と量子化基準信号（しきい値）との大小比較結果を１ビットの量子化信号として出力する。つまり、量子化器５３は、差分積分信号が０Ｖ以上のとき、ハイレベルを出力し、０Ｖより小さいとき、ローレベルを出力する。図６（ｃ）において、最初のサンプリング周期の最後の時点で、差分積分信号は、量子化基準信号と等しくなるので、コンパレータはハイレベルを出力し、次のサンプリング周期（次のＰｈ１）になったとき、量子化器５３は、ハイレベルの量子化信号を出力する。
【００７６】
量子化信号は、ＤＡＣ５４のスイッチに入力される。ＤＡＣ５４において、量子化信号がハイレベルのとき、基準信号Ｖｒｅｆが選択され、量子化信号がローレベルのとき、基準信号−Ｖｒｅｆが選択される。
【００７７】
そして、次のサンプリング周期において、量子化信号は、ハイレベルであるので、入力信号との差分は負の値となる。したがって、図６（ｃ）に示すように、差分積分信号は、負の傾きをもつ一次関数波形となる。
【００７８】
したがって、量子化器５３におけるコンパレータの出力はローレベルとなり、さらに、次のサンプリング周期になったとき、量子化信号はローレベルとなる。
【００７９】
このような動作を繰り返すことで、入力信号に応じたパルス密度変調信号が生成される。図６（ｂ）に例示した波形において、７サンプリング周期に３つのパルスが存在する。ＦＢ型ΔΣ変調回路４１の入力信号が図示した値よりも小さくなる（誤差が大きくなる）と、パルス密度は濃くなり（パルスの数が増え）、図示した値よりも大きくなる（誤差が小さくなる）と、パルス密度は薄くなる（パルスの数が減る）。
【００８０】
また、上述した動作により、入力信号が０Ｖより小さいとき、パルス密度変調信号は、１回ハイレベルになった後、必ずローレベルになる。このとき、ハイレベルの期間は、サンプリング周期であり固定である。一方、入力信号が０Ｖより大きいとき、パルス密度変調信号は、１回ローレベルになった後、必ずハイレベルになる。このとき、ローレベルの期間は、サンプリング周期であり固定である。
【００８１】
このようにして、ＦＢ型ΔΣ変調回路４１を備えたスイッチング電源回路は、従来のＰＷＭ回路を備えたスイッチング電源回路と比べて、回路規模が小さくなるとともに、高速過渡応答と高効率化を可能としている。
以上が、図５（ａ）に示されたＦＢ型ΔΣ変調回路４１の動作説明である。
図７（ａ）乃至（ｃ）は、ＦＢ型ΔΣ変調回路の構成ブロック図と伝達特性を説明するための図で、図７（ａ）は、ＦＢ型ΔΣ変調回路のブロック図、図７（ｂ）は、伝達特性を示す図、図７（ｃ）は、信号伝達関数（ＳＴＦ；Ｓｉｇｎａｌ Ｔｒａｎｓｆｅｒ Ｆｕｎｃｔｉｏｎ）とノイズ伝達関数（ＮＴＦ；Ｎｏｉｓｅ Ｔｒａｎｓｆｅｒ Ｆｕｎｃｔｉｏｎ）の関係式を示している。
【００８２】
図７（ａ）に示すように、低い周波数の信号を通過させる積分器（ＬＰＦ）５２と、量子化器（ＡＤＣ；アナログ／デジタル変換回路）５３と、ＤＡＣ（デジタル／アナログ変換回路）５４と、アナログ信号を減算して出力する減算器５１とを備えている。
【００８３】
減算器５１の出力は、積分器５２に入力され、積分器５２の出力は、量子化器５３に入力されている。また、ＤＡＣ５４は、量子化器５３の出力をアナログ信号に変換して積分器５２にフィードバックするように、量子化器５３と減算器５１との間に設けられている。減算器５１は、ＦＢ型ΔΣ変調器の入力信号から、ＤＡＣ５４の出力を減算して出力する。すなわち、図７（ａ）の積分器５２、量子化器５３、ＤＡＣ５４、減算器５１は、それぞれ、図６（ａ）の積分器５２、量子化器５３、ＤＡＣ５４、減算器５１に対応している。
【００８４】
次に、図７（ａ）に示されたＦＢ型ΔΣ変調回路の動作について説明する。
まず、アナログ信号が入力されると、積分器５２によって、低い周波数のアナログ信号が積分され、量子化器５３によって、積分器５２から出力されたアナログ信号がデジタル信号に変換され、減算器５１で入力信号との差分をとるために、デジタル信号がＤＡＣ５４に入力される。
【００８５】
ＤＡＣ５４では、入力された量子化器５３の出力を、アナログ信号に変換して、減算器５１に入力し、入力となるアナログ信号から、ＤＡＣ５４の出力を減算して、積分器５２にフィードバックする。そして、積分器５２の出力が、量子化器５３によってデジタル信号に変換されて、ＦＢ型ΔΣ変調器の出力としてデジタル信号（パルス密度変調信号）が出力される。
【００８６】
なお、ＦＢ型ΔΣ変調回路の出力信号により、図４（ｂ）に示したＤＣ／ＤＣ変換回路３１でスイッチング動作を行ったときのＤＣ／ＤＣ変換回路３１の出力電圧波形は図１７（ａ）に示され、その拡大図は、図１８（ａ）に示されている。
【００８７】
ＦＢ型ΔΣ変調回路は、積分器の出力を量子化器で量子化するため、量子化器において量子化ノイズＥ（Ｚ）が加わる。すなわち、図７（ａ）の入力から出力までの伝達特性は、図７（ｂ）に示すようになる。図７（ａ）に示したＦＢ型ΔΣ変調回路は離散時間ＦＢ型ΔΣ変調回路である。図７（ｂ）より伝達関数を求めると、図７（ｃ）のようになる。
【００８８】
図７（ｃ）に示すように、Ｚ変換した出力デジタル信号Ｙ（Ｚ）は、Ｙ（Ｚ）＝Ｈ（Ｚ）・Ｘ（Ｚ）／（１＋Ｈ（Ｚ））＋１・Ｅ（Ｚ）／（１＋Ｈ（Ｚ））となる。信号伝達関数ＳＴＦ（Ｓｉｇｎａｌ Ｔｒａｎｓｆｅｒ Ｆｕｎｃｔｉｏｎ）は、ＳＴＦ（Ｚ）＝Ｈ（Ｚ）／（１＋Ｈ（Ｚ））であり、ノイズ伝達関数ＮＴＦ（Ｎｏｉｓｅ Ｔｒａｎｓｆｅｒ Ｆｕｎｃｔｉｏｎ）は、ＮＴＦ（Ｚ）＝１／（１＋Ｈ（Ｚ））である。なお、Ｘ（Ｚ）はＺ変換した入力アナログ信号であり、Ｈ（Ｚ）は積分器の伝達関数である。
【００８９】
また、オーバーサンプリングとノイズ伝達関数により量子化ノイズＥ（Ｚ）はノイズシャイプされて高ＳＮＤＲ（Ｓｉｇｎａｌ ｔｏ Ｎｏｉｓｅ ｐｌｕｓ Ｄｉｓｔｏｒｔｉｏｎ Ｒａｔｉｏ；信号対雑音＋歪電力比）を実現する。
【００９０】
しかしながら、積分器５２の伝達関数は、１次の場合には、Ｈ（Ｚ）＝Ｚ-1／（１−Ｚ-1）であるので、信号伝達関数は、ＳＴＦ（Ｚ）＝Ｚ-1となって１クロック（１サンプリング周期）遅れる。また、ノイズ伝達関数は、ＮＴＦ（Ｚ）＝１−Ｚ-1と１次の微分特性となる。
【００９１】
ここで示されているフィルタ回路の次数は１次である。フィルタの次数は、その伝達関数の遅延演算子Ｚ-1の最大のべき数である。
【００９２】
図８は、２次フィードバック型ΔΣ変調回路を説明するための構成ブロック図である。減算器６１の出力は、１段目の積分器６２に入力され、１段目の積分器６２の出力は、減算器６３及び２段目の積分器６４を介して量子化器６５に入力されている。また、ＤＡＣ６６は、量子化器６５の出力をアナログ信号に変換して２段目の積分器６４にフィードバックするとともに、ＤＡＣ６７は、量子化器６５の出力をアナログ信号に変換して１段目の積分器６２にフィードバックする。減算器６１は、ΔΣＡＤ変調回路の入力となるアナログ信号から、ＤＡＣ６７の出力を減算して出力し、減算器６３は、ΔΣＡＤ変調回路の入力となるアナログ信号から、ＤＡＣ６６の出力を減算して出力する。
【００９３】
１段目の積分器６２の出力をＺ変換すると、ｙ１（Ｚ）＝Ｚ-1Ｘ（Ｚ）＋Ｚ-1（１−Ｚ-1）Ｅ（Ｚ）で示される。また、量子化器６５の出力をＺ変換すると、Ｙ（Ｚ）＝Ｚ-2Ｘ（Ｚ）＋（１−Ｚ-1）2Ｅ（Ｚ）で示される。
【００９４】
すなわち、２次フィードバック型ΔΣ変調回路の信号伝達関数は、ＳＴＦ（Ｚ）＝Ｚ-2であり、２クロック（２サンプリング周期）遅れる。ノイズ伝達関数は、ＮＴＦ（Ｚ）＝（１−Ｚ-1）2となり、２次の微分特性となる。
【００９５】
ちなみに、上述の説明では、ＦＢ型ΔΣ変調回路は離散時間ＦＢ型ΔΣ変調回路であったが、ＦＢ型ΔΣ変調回路の他の例として連続時間ΔΣ変調回路の説明をする。
【００９６】
図９（ａ）乃至（ｃ）は、ＦＢ型ΔΣ変調回路の他の回路構成とその入出力特性を示す図で、図９（ａ）は、ＦＢ型ΔΣ変調回路の回路構成図、図９（ｂ）は、入力信号に対する出力信号を示す図、図９（ｃ）は、積分器の出力を示す図である。
【００９７】
まず、図９（ａ）を参照して、ＦＢ型ΔΣ変調回路４１の他の回路構成について説明する。
ＦＢ型ΔΣ変調回路４１は、減算器５０１と積分器５０２と量子化器（Ａ／Ｄコンバータ；ＡＤＣ）５０３とＤＡＣ（Ｄ／Ａコンバータ）５０４とから構成されている。
【００９８】
ＦＢ型ΔΣ変調回路４１は、抵抗を含み入力信号と出力信号をＤ／Ａ変換した信号との差分をとる減算器５０１と、容量と演算増幅器を備え、差分を積分した差分積分信号を出力する積分器５０２と、コンパレータとフリップフロップとを備え、量子化基準信号と差分積分信号の信号レベルを大小比較し１ビットの量子化信号を出力する量子化器５０３と、２つの基準信号Ｖｒｅｆ、−Ｖｒｅｆを選択する２つのスイッチを備え、量子化信号である出力信号を帰還して１ビットの量子化信号に同期して、出力信号の論理値に応じた基準信号をスイッチにより選択し、出力信号をＤ／Ａ変換した信号を生成するＤＡＣ５０４を備える構成とすることで、パルス密度変調信号を生成する。
【００９９】
次に、図９（ｂ），（ｃ）を参照して、ＦＢ型ΔΣ変調回路４１の動作について説明する。
【０１００】
まず、ＦＢ型ΔΣ変調回路４１は、上述のように、エラーアンプ３２が出力するＤＣ／ＤＣ変換回路３１の出力信号から所望の出力電圧に対応する基準電圧Ｖｒｅｆからの誤差信号を入力する。
【０１０１】
入力信号が減算器５０１に入力側抵抗に印加され、ＤＡＣ５０４の出力信号が減算器５０１の帰還抵抗に印加され、入力信号と出力信号との減算が行われて差分信号が生成される。そして、差分信号が積分器５０２の帰還容量に入力される。つまり、差分信号が積分されて差分積分信号が出力される。
【０１０２】
図９（ｂ）は、ＦＢ型ΔΣ変調回路４１の入力信号と出力信号を例示した波形で、図９（ｃ）は、差分積分信号を例示した波形を示す図である。また、入力信号が０より小さいときの波形を表している。量子化器５０３とＤＡＣ５０４は、量子化器５３とＤＡＣ５４と同様の動作をするため、ＦＢ型ΔΣ変調回路４１の入力信号と出力信号を例示した波形と差分積分信号は、ＦＢ型ΔΣ変調回路４１が上述した離散時間ＦＢ型ΔΣ変調回路であるときと同様の波形となる。
【０１０３】
以上が、ＦＢ型ΔΣ変調回路４１の動作説明である。
【０１０４】
図１０（ａ）乃至（ｃ）は、ＦＢ型ΔΣ変調回路の構成ブロック図と伝達特性を説明するための図で、図１０（ａ）は、ＦＢ型ΔΣ変調回路のブロック図、図１０（ｂ）は、伝達特性を示す図、図１０（ｃ）は、信号伝達関数（ＳＴＦ；Ｓｉｇｎａｌ Ｔｒａｎｓｆｅｒ Ｆｕｎｃｔｉｏｎ）とノイズ伝達関数（ＮＴＦ；Ｎｏｉｓｅ Ｔｒａｎｓｆｅｒ Ｆｕｎｃｔｉｏｎ）の関係式を示している。
【０１０５】
図１０（ａ）に示すように、ＦＢ型ΔΣ変調回路が上述した離散時間ＦＢ型ΔΣ変調回路であるときと同様に、低い周波数の信号を通過させる積分器（ＬＰＦ）５０２と、量子化器（ＡＤＣ；アナログ／デジタル変換回路）５０３と、ＤＡＣ（デジタル／アナログ変換回路）５０４と、アナログ信号を減算して出力する減算器５０１とを備えている。
【０１０６】
図１０（ａ）の入力から出力までの伝達特性は、図１０（ｂ）に示すようになる。図１０（ｂ）に示したＦＢ型ΔΣ変調回路は連続時間ＦＢ型ΔΣ変調回路である。図１０（ｂ）より伝達関数を求めると、図１０（ｃ）のようになる。
【０１０７】
図１０（ｃ）に示すように、ラプラス変換した出力デジタル信号Ｙ（ｓ）は、Ｙ（ｓ）＝Ｈ（ｓ）・Ｘ（ｓ）／（１−Ｌ（ｓ））＋１・Ｅ（ｓ）／（１−Ｌ（ｓ））となる。信号伝達関数ＳＴＦ（Ｓｉｇｎａｌ Ｔｒａｎｓｆｅｒ Ｆｕｎｃｔｉｏｎ）は、ＳＴＦ（ｓ）＝Ｈ（ｓ）／（１−Ｌ（ｓ））であり、ノイズ伝達関数ＮＴＦ（Ｎｏｉｓｅ Ｔｒａｎｓｆｅｒ Ｆｕｎｃｔｉｏｎ）は、ＮＴＦ（ｓ）＝１／（１−Ｌ（ｓ））である。なお、Ｘ（ｓ）はラプラス変換した入力アナログ信号であり、Ｈ（ｓ）は積分器の伝達関数であり、Ｌ（ｓ）＝−Ｈ（ｓ）ＨDAC（ｓ）でありＨ（ｓ）とＤＡＣ５０４の伝達関数ＨDAC（ｓ）と−１の積である。
【０１０８】
また、オーバーサンプリングとノイズ伝達関数により量子化ノイズＥ（ｓ）はノイズシャイプされて高ＳＮＤＲ（Ｓｉｇｎａｌ ｔｏ Ｎｏｉｓｅ ｐｌｕｓ Ｄｉｓｔｏｒｔｉｏｎ Ｒａｔｉｏ；信号対雑音＋歪電力比）を実現する。
【０１０９】
しかしながら、積分器５０２の伝達関数は、１次の場合には、Ｈ（ｓ）＝１／ｓＴであるので、信号伝達関数は、ＳＴＦ（Ｚ）＝（１／ｓＴ）（１−ｅ-sT）となって１次遅れが生じる。また、ノイズ伝達関数は、ＮＴＦ（ｓ）＝（１−ｅ-sT）と１次の微分特性となる。
【０１１０】
ここで示されているフィルタ回路の次数は１次である。フィルタの次数は、その伝達関数のラプラス演算子ｓの最大のべき数である。
【０１１１】
図１１は、２次フィードバック型ΔΣ変調回路を説明するための構成ブロック図である。減算器６０１の出力は、１段目の積分器６０２に入力され、１段目の積分器６０２の出力は、減算器６０３及び２段目の積分器６０４を介して量子化器６０５に入力されている。また、ＤＡＣ６０６は、量子化器６０５の出力をアナログ信号に変換して２段目の積分器６０４にフィードバックするとともに、ＤＡＣ６０６は、量子化器６０５の出力をアナログ信号に変換して１段目の積分器６０２にフィードバックする。減算器６０１は、ΔΣＡＤ変調回路の入力となるアナログ信号から、ＤＡＣ６０７の出力を減算して出力し、減算器６０３は、ΔΣＡＤ変調回路の入力となるアナログ信号から、ＤＡＣ６０６の出力を減算して出力する。
【０１１２】
量子化器６０５の出力をラプラス変換すると、Ｙ（ｓ）＝（１−ｅ-sT）2／（ｓＴ）2Ｘ（ｓ）＋（１−ｅ-sT）2Ｅ（ｓ）で示される。
【０１１３】
すなわち、２次フィードバック型ΔΣ変調回路の信号伝達関数は、ＳＴＦ（ｓ）＝（１−ｅ-sT）2／（ｓＴ）2であり、２次遅れが生じる。また、ノイズ伝達関数は、ＮＴＦ（ｓ）＝（１−ｅ-sT）2となり、２次の微分特性となる。
【０１１４】
以上、本発明に係るフィードフォワード型ΔΣ変調回路を用いたスイッチング電源回路を説明する前に、従来から用いられていたＰＷＭ回路を用いたスイッチング電源回路及び従来から用いられていたフィードバック型ΔΣ変調回路を用いたスイッチング電源回路について説明した。
【０１１５】
以下、本発明に係るフィードフォワード型ΔΣ変調回路を用いたスイッチング電源回路の実施例1及び実施例２について説明する。
【実施例１】
【０１１６】
まず、本発明に係るフィードフォワード型ΔΣ変調回路を用いたスイッチング電源回路の実施例１について説明する。この実施例１では、フィードフォワード（ＦＦ）型ΔΣ変調回路は離散時間ＦＦ型ΔΣ変調回路である。
【０１１７】
図１２は、本発明に係るフィードフォワード（ＦＦ）型ΔΣ変調回路を用いたスイッチング電源回路の構成ブロック図である。図中符号７０は制御回路、７１はＤＣ／ＤＣ変換回路、７２はエラーアンプ（誤差増幅器）、７３はフィードフォワード型（ＦＦ型）ΔΣ変調回路、７４はドライブ回路を示している。
【０１１８】
本発明に係るスイッチング電源回路は、ＤＣ／ＤＣ変換回路７１と制御回路７０とから構成され、制御回路７０は、エラーアンプ７２とＦＦ型ΔΣ変調回路７３とドライブ回路７４とから構成されている。エラーアンプ７２は、ＤＣ／ＤＣ変換回路７１の出力電圧に対応する分圧電圧との差分を増幅した誤差信号をフィードフォワード型ΔΣ変調回路７３に出力するもので、ドライブ回路７４は、フィードフォワード型ΔΣ変調回路７３より出力されたパルス密度変調信号が入力されるものである。
【０１１９】
このように、本発明に係るスイッチング電源回路は、フィードフォワード型ΔΣ変調制御を用いたＤＣ／ＤＣ変換回路７１を備えたもので、入力信号を出力信号に変換するＤＣ／ＤＣ変換回路７１と、このＤＣ／ＤＣ変換回路７１の出力信号に基づいて、ＤＣ／ＤＣ変換回路７１をΔΣ変調制御するフィードフォワード型ΔΣ変調回路７３とを備えている。
【０１２０】
入力電圧がＤＣ／ＤＣ変換回路７１に入力されると、その出力電圧がエラーアンプ７２とＦＦ型ΔΣ変調回路７３とドライブ回路７４を介してΔΣ変調制御され、ＤＣ／ＤＣ変換回路７１から出力電圧を得る。このΔΣ変調制御の特徴は、ＤＣ／ＤＣ変換回路７１を制御するパルス密度変調信号が、出力信号に応じてパルス密度が変化することである。
【０１２１】
ＦＦ型ΔΣ変調回路を用いたスイッチング電源回路は、後述するように、信号伝達関数の遅延が小さく、パルス密度変調信号に遅延が小さいので、さらなる早い応答速度を実現することができる。
【０１２２】
図１３は、図１２に示したＦＦ型ΔΣ変調回路を用いたスイッチング電源回路の具体的な回路構成図である。図中７５はインバータ回路、７６はバッファ回路を示している。なお、符号７１〜７４は図１２に対応している。
【０１２３】
ＤＣ／ＤＣ変換回路７１におけるスイッチＳ１，Ｓ２は、ＮチャネルＭＯＳトランジスタで構成される。つまり、スイッチＳ１，Ｓ２はハイレベルの制御信号が入力されるとオン（導通）して、ローレベルの制御信号が入力されるとオフ（遮断）される。なお、本実施例では、ＮチャネルＭＯＳトランジスタであるが、ＰチャネルＭＯＳトランジスタを用いてもよい。ＰチャネルＭＯＳトランジスタを用いるときは、スイッチのオンオフを制御するためのゲートに与える信号の極性を逆にすればよい。
【０１２４】
また、ＦＦ型ΔΣ変調回路７３より出力されるパルス密度変調信号（スイッチング信号）が、インバータ回路７５、バッファ回路７６を含むドライブ回路７４に入力される。そして、スイッチＳ１，Ｓ２には、それぞれ互いに極性が異なるパルス密度変調信号が与えられる。
【０１２５】
つまり、出力電圧の所望の値からの誤差に対応するパルス密度のパルス密度変調信号がスイッチＳ１に与えられ、反転したパルス密度変調信号がスイッチＳ２に与えられる。
【０１２６】
パルス密度変調信号がハイレベルのとき、スイッチＳ１はオンし、スイッチＳ２はオフする。スイッチＳ１がオンすることで、インダクタＬに入力電圧Ｖｉｎが印加され、インダクタＬに充電電流が充電される。
【０１２７】
次に、パルス密度変調信号がローレベルになったとき、スイッチＳ１はオフし、スイッチＳ２はオンする。スイッチＳ２がオンすることで、インダクタＬに充電された充電電流が容量Ｃｏｕｔに流れ、容量Ｃｏｕｔに電荷が蓄えられ、昇圧された出力電圧Ｖｏｕｔが出力される。
【０１２８】
ここで、パルス密度変調信号のパルス密度が薄い（スイッチング周波数が低い）程、インダクタＬに充電された充電電流が容量Ｃｏｕｔに流れる回数が少なくなるので、昇圧電圧は低くなる。一方、パルス密度変調信号のパルス密度が濃い（スイッチング周波数が高い）程、インダクタＬに充電された充電電流が容量Ｃｏｕｔに流れる回数が多くなるので、昇圧電圧は高くなる。
【０１２９】
パルス密度は、出力電圧Ｖｏｕｔに応じて決まる。つまり、電源投入直後の過渡状態のとき、パルス密度が濃く（スイッチング周波数が高く）なり、定常時は、パルス密度が薄く（スイッチング周波数が低く）なる。そして、出力電圧Ｖｏｕｔは、抵抗Ｒ１、Ｒ２で構成される分圧回路により分圧されて、分圧電圧がエラーアンプの反転入力端子に入力される。
【０１３０】
エラーアンプ７２は、非反転入力端子に所望の出力電圧に対応する基準電圧Ｖｒｅｆが与えられ、出力信号Ｖｏｕｔに対応する分圧電圧との差分をとって増幅した信号（誤差信号）をＦＦ型ΔΣ変調回路７３に出力する。
【０１３１】
そして、上述のように、出力電圧Ｖｏｕｔから所望の出力電圧の誤差に応じてＦＦ型ΔΣ変調回路７３は、誤差に対応したパルス密度変調のパルス密度変調信号を生成して、ドライバ７４を介してスイッチＳ１，Ｓ２に出力する。
【０１３２】
図１４（ａ）乃至（ｃ）は、本発明に係るスイッチング電源回路に用いられる１次フィードフォワード（ＦＦ）型ΔΣ変調回路を説明するための図で、図１４（ａ）は、１次フィードフォワード型ΔΣ変調回路の構成ブロック図、図１４（ｂ）は、伝達特性を示す図、図１４（ｃ）は、信号伝達関数（ＳＴＦ；Ｓｉｇｎａｌ Ｔｒａｎｓｆｅｒ Ｆｕｎｃｔｉｏｎ）とノイズ伝達関数（ＮＴＦ；Ｎｏｉｓｅ Ｔｒａｎｓｆｅｒ Ｆｕｎｃｔｉｏｎ）の関係式を示している。
【０１３３】
図１４（ａ）に示すように、低い周波数のアナログ信号を通過させる積分器（ＬＰＦ）８２と加算器８３と量子化器（ＡＤＣ；アナログ／デジタル変換回路）８４とＤＡＣ（デジタル／アナログ変換回路）８５とアナログ信号を減算して出力する減算器８１とを備えている。
【０１３４】
つまり、図１４（ａ）に示すように、フィードフォワード型ΔΣ変調回路は、低い周波数の入力アナログ信号を通過させる積分器８２と、この積分器８２の出力側に接続された加算器８３と、この加算器８３の出力側に接続された量子化器８４と、この量子化器８４の出力側に接続され、この量子化器８４のデジタル信号をアナログ信号に変換して積分器８２にフィードバックするＤＡＣ８５と、入力アナログ信号からＤＡＣ８５から出力されたアナログ信号を減算する減算器８１と、入力アナログ信号を直接加算器８３に入力させるフィードフォワードパスａとを備えている。
【０１３５】
ＦＦ型ΔΣ変調回路は、積分器８２の出力を量子化器で量子化するため、量子化器において量子化ノイズＥ（Ｚ）が加わる。すなわち、図１４（ａ）の入力から出力までの伝達特性は、図１４（ｂ）に示すようになる。図１４（ｂ）に示したＦＦ型ΔΣ変調回路は離散時間ＦＦ型ΔΣ変調回路である。図１４（ｂ）より伝達関数を求めると、図１４（ｃ）のようになる。
【０１３６】
図１４（ｃ）に示すように、Ｚ変換した出力デジタル信号Ｙ（Ｚ）は、Ｙ（Ｚ）＝Ｘ（Ｚ）＋１・Ｅ（Ｚ）／（１＋Ｈ（Ｚ））となり、積分器の伝達関数Ｈ（Ｚ）は、１次の場合には、Ｈ（Ｚ）＝Ｚ-1／（１−Ｚ-1）であるので、信号伝達関数は、ＳＴＦ（Ｚ）＝１となり遅延しない。また、ノイズ伝達関数は、ＮＴＦ（Ｚ）＝１−Ｚ-1となり、１次の微分特性となる。つまり、図７（ｃ）に示した信号伝達関数は、ＳＴＦ（Ｚ）＝Ｚ-1となり、１クロック（１サンプリング周期）遅れるのに対して、図１４（ｃ）に示した信号伝達関数は、ＳＴＦ（Ｚ）＝１となり、パルス密度変調信号は遅延しないため、ＦＢ型ΔΣＡＤ変調回路よりもＦＦ型ΔΣ変調回路の方が、パルス密度変調信号に遅延が生じないので、応答速度が改善されていることが分かる。
【０１３７】
図１５は、図１４（ａ）に示した１次フィードフォワード（ＦＦ）型ΔΣ変調回路の具体的な回路構成図である。この１次ＦＦ型ΔΣ変調回路は、減算器８１と積分器８２と加算器８３と量子化器（Ａ／Ｄコンバータ；ＡＤＣ）８４とＤＡＣ（Ｄ／Ａコンバータ）８５とから構成されている。
【０１３８】
１次ＦＦ型ΔΣ変調回路は、第１のスイッチを含み入力信号と出力信号をＤ／Ａ変換した信号との差分をとる減算器８１と、第２のスイッチと容量と第１の演算増幅器とを備え、差分を積分した差分積分信号を出力する積分器８２と、入力信号がフィードフォワードパスａより入力される第１の抵抗と積分器８２の出力が入力される第２の抵抗と第２の演算増幅器と帰還抵抗とを備えた加算器８３と、コンパレータとフリップフロップとを備え、量子化基準信号（しきい値）と加算器８３の信号レベルを大小比較し１ビットの量子化信号を出力する量子化器８４と、２つの基準信号Ｖｒｅｆ、−Ｖｒｅｆを選択する２つの第３のスイッチを備え、量子化信号である出力信号を帰還して１ビットの量子化信号に同期して、出力信号の論理値に応じた基準信号を第３のスイッチにより選択し、出力信号をＤ／Ａ変換した信号を生成するＤＡＣ８５を備える構成とすることで、パルス密度変調信号を生成する。
【０１３９】
１次ＦＦ型ΔΣ変調回路は、ＦＢ型ΔΣ変調回路の場合と同様に、スイッチをオンオフし、電荷を転送するための２つのフェーズ、Ｐｈ１（フェーズ１）とＰｈ２（フェーズ２）がある。図１５において、Ｐｈ１と図示したスイッチは、Ｐｈ１においてオンし、Ｐｈ２と図示したスイッチは、Ｐｈ２においてオンする。各フェーズの周波数は、サンプリング周波数に等しく、Ｐｈ１とＰｈ２は、交互に繰り返される。つまり、１つのサンプリング周期において、１つのＰｈ１と１つのＰｈ２が存在する。
【０１４０】
まず、１次ＦＦ型ΔΣ変調回路は、上述のように、エラーアンプ７２が出力するＤＣ／ＤＣ変換回路３１の出力信号から所望の出力電圧に対応する基準電圧Ｖｒｅｆからの誤差信号を入力する。
【０１４１】
Ｐｈ１において、入力信号が積分器８１の入力側容量に印加され、入力信号に応じた電荷が蓄えられる。また、フィードフォワードパスａにより直接加算器８３に入力される。
【０１４２】
Ｐｈ２において、ＤＡＣ８５の出力信号が積分器８２の入力側容量に印加され、ＤＡＣ８５の出力信号に応じた電荷が転送される。ここで、減算器８１は、入力側とＤＡＣ８５の出力が結線されているので、Ｐｈ１で入力信号により蓄えた電荷から、Ｐｈ２でＤＡＣ８５の出力信号に応じた電荷を減算した電荷が、積分器８２の入力側容量に蓄えられる。つまり、１次ＦＦ型ΔΣ変調回路の入力信号と出力信号との減算が行われ、差分信号が生成される。
【０１４３】
積分器８２の入力側容量の電荷は、Ｐｈ２において、演算増幅器の出力端子から非反転入力端子との間の帰還容量に転送される。つまり、差分信号が積分され、差分積分信号が出力される。次に、差分積分信号は、加算器８３において、フィードフォワードパスより伝達された入力信号と加算されて、加算信号が出力される。
【０１４４】
そして、加算信号は、量子化器８４のコンパレータに入力され、量子化基準信号と加算信号が大小比較されて、フリップフロップに出力される。ここで、量子化基準信号は、０Ｖ（グラウンド）である。そして、Ｐｈ１になったとき、フリップフロップは、差分積分信号と量子化基準信号（しきい値）との大小比較結果を１ビットの量子化信号として出力する。つまり、量子化器８４は、差分積分信号が０Ｖ以上のとき、ハイレベルを出力し、０Ｖより小さいとき、ローレベルを出力する。
【０１４５】
量子化信号は、ＤＡＣ８５のスイッチに入力される。ＤＡＣ８５において、量子化信号がハイレベルのとき、基準信号Ｖｒｅｆが選択され、量子化信号がローレベルのとき、基準信号−Ｖｒｅｆが選択される。そして、次のサンプリング周期において、量子化信号をＤ／Ａ変換した信号は、入力信号から減算器８１により減算される。
【０１４６】
このような動作を繰り返すことで、入力信号に応じたパルス密度変調信号が生成される。１次ＦＦ型ΔΣ変調回路の入力信号が小さくなる（誤差が大きくなる）と、パルス密度は濃くなり（パルスの数が増え）、大きくなる（誤差が小さくなる）と、パルス密度は薄くなる（パルスの数が減る）。
【０１４７】
また、上述した動作により、入力信号が０Ｖより小さいとき、パルス密度変調信号は、１回ハイレベルになった後、必ずローレベルになる。このとき、ハイレベルの期間は、サンプリング周期であり固定である。一方、入力信号が０Ｖより大きいとき、パルス密度変調信号は、１回ローレベルになった後、必ずハイレベルになる。このとき、ローレベルの期間は、サンプリング周期であり固定である。
以上が、１次ＦＦ型ΔΣ変調回路の動作説明である。
【０１４８】
ＦＦ型ΔΣ変調回路を用いたスイッチング電源回路は、上述のように、信号伝達関数が１であり、パルス密度変調信号に遅延が生じないので、さらなる早い応答速度を実現することができる。
【０１４９】
図１６（ａ），（ｂ）は、離散時間フィードバック（ＦＢ）型ΔΣ変調回路の出力信号により、ＤＣ／ＤＣ変換回路３１でスイッチング動作を行ったときのＤＣ／ＤＣ変換回路３１の出力電圧波形と、１次離散時間フィードフォワード（ＦＦ）型ΔΣ変調回路の出力信号により、ＤＣ／ＤＣ変換回路７１でスイッチング動作を行ったときのＤＣ／ＤＣ変換回路７１の出力電圧波形とを比較するための図であり、（ａ）は負荷が大きくなり出力電流が大きくなったときの波形で、（ｂ）は負荷が小さくなり出力電流が小さくなったときの波形である。
【０１５０】
図１６（ａ），（ｂ）に示したように、ＦＢ型ΔΣ変調回路の出力電圧波形の応答速度は遅いのに対して、ＦＦ型ΔΣ変調回路の出力電圧波形の応答速度は早いことがわかる。これは、上述したように、信号伝達関数が１であり、パルス密度変調信号に遅延が生じないためである。
【０１５１】
さらに、離散時間ＦＦ型ΔΣ変調回路を用いたスイッチング電源回路は、信号伝達関数が１であり、パルス密度変調信号に遅延が生じないので、スイッチング電源回路においてパルス密度変調信号の遅延に起因する発振ループが形成されず、出力電圧波形のリップルが小さくなるという効果を奏する。
【０１５２】
つまり、エラーアンプの出力信号に対応し、スイッチング電源回路の所望の出力電圧からの誤差が０になるような量子化信号、すなわち、パルス密度変調信号が遅延することなくＤＣ／ＤＣ変換回路（電圧コンバータ部）に反映されるので、量子化信号が反映されるまでの間、ＤＣ／ＤＣ変換回路が余分に昇圧もしくは降圧することがない。したがって、所望の出力電圧からの誤差が小さくなる。つまり、遅延に起因する誤差がエラーアンプに伝達されない。その結果、スイッチング電源回路の出力信号のリップルは小さくなる。
【０１５３】
図１７（ａ），（ｂ）は、フィードバック（ＦＢ）型ΔΣ変調回路の出力信号により、ＤＣ／ＤＣ変換回路３１でスイッチング動作を行ったときのＤＣ／ＤＣ変換回路３１の出力電圧波形と、１次フィードフォワード（ＦＦ）型ΔΣ変調回路の出力信号により、ＤＣ／ＤＣ変換回路７１でスイッチング動作を行ったときのＤＣ／ＤＣ変換回路７１の出力電圧波形とを比較するための図で、図１８（ａ），（ｂ）は、その拡大図である。図１８（ａ）に示したＦＢ型ΔΣ変調回路の出力電圧波形のリップル（ｒｉｐｐｌｅ；脈動成分）が大きいのに対して、図１８（ｂ）に示した１次ＦＦ型ΔΣ変調回路の出力電圧波形のリップルが小さいことがわかる。
【０１５４】
これは、上述したように、信号伝達関数が１であり、パルス密度変調信号に遅延が生じないので、スイッチング電源回路においてパルス密度変調信号の遅延に起因する発振ループが形成されないからである。つまり、エラーアンプの出力信号に対応し、スイッチング電源回路の所望の出力電圧からの誤差が０になるような量子化信号、すなわち、パルス密度変調信号が遅延することなくＤＣ／ＤＣ変換回路に反映されるので、量子化信号が反映されるまでの間、ＤＣ／ＤＣ変換回路が余分に昇圧もしくは降圧することがないためである。
【０１５５】
図１９は、本発明に係るスイッチング電源回路に用いられる２次フィードフォワード（ＦＦ）型ΔΣ変調回路を説明するための構成ブロック図であり、２次離散時間フィードフォワード（ＦＦ）型ΔΣ変調回路である。低い周波数のアナログ信号を通過させる１段目の積分器９２と２段目の積分器９３と加算器９４と量子化器９５とＤＡＣ９６とアナログ信号を減算して出力する減算器９１とを備えている。
【０１５６】
つまり、フィードフォワード型ΔΣ変調回路は、低い周波数の入力アナログ信号を通過させる１段目の積分器９２と、この１段目の積分器９２の出力側に接続された２段目の積分器９３と、この２段目の積分器９３の出力側に接続された加算器９４と、この加算器９４の出力側に接続された量子化器（ＡＤＣ；アナログ／デジタル変換回路）９５と、この量子化器９５の出力側に接続され、この量子化器９５の出力デジタル信号をアナログ信号に変換して１段目の積分器９２にフィードバックするＤＡＣ９６と、入力アナログ信号から量子化器９６より出力されたアナログ信号を減算する減算器９１と、入力アナログ信号を直接加算器９４に入力させる第１のフィードフォワードパスａと、１段目の積分器９２からの出力信号を加算器９４に直接入力する第２のフィードフォワードパスｂとを備えている。
【０１５７】
１段目の積分器９２のＺ変換した出力は、ｙ１（Ｚ）＝Ｚ-1（１−Ｚ-1）Ｅ（Ｚ）で示される。また、量子化器９５の出力は、Ｙ（Ｚ）＝Ｘ（Ｚ）＋（１−Ｚ-1）2Ｅ（Ｚ）で示される。つまり、信号伝達関数は、ＳＴＦ（Ｚ）＝１で遅延がなく、ノイズ伝達関数は、ＮＴＦ（Ｚ）＝（１−Ｚ-1）2で２次の微分特性である。
【０１５８】
図２０は、図１９に示した２次フィードフォワード（ＦＦ）型ΔΣ変調回路の具体的な回路構成図である。この２次ＦＦ型ΔΣ変調回路は、減算器９１と積分器９２と積分器９３と加算器９４と量子化器（Ａ／Ｄコンバータ；ＡＤＣ）９５とＤＡＣ（Ｄ／Ａコンバータ）９６とから構成されている。
【０１５９】
２次ＦＦ型ΔΣ変調回路は、第１のスイッチを備え、入力信号と出力信号をＤ／Ａ変換した信号との差分をとる減算器９１と、第２のスイッチと第１の容量と第１の演算増幅器とを備え、差分を積分した差分積分信号を出力する１段目の積分器９２と、第３のスイッチと第２の容量と第２の演算増幅器とを備え、１段目の積分器９２の出力を積分する２段目の積分器９３と、入力信号がフィードフォワードパスａより入力される第１の抵抗と１段目の積分器９２の出力がフィードフォワードパスｂより入力される第２の抵抗と２段目の積分器９３の出力が入力される第３の抵抗と第３の演算増幅器と帰還抵抗とを備えた加算器９４と、コンパレータとフリップフロップとを備え、量子化基準信号（しきい値）と加算器９４の信号レベルを大小比較し１ビットの量子化信号を出力する量子化器９５と、２つの基準信号Ｖｒｅｆ、−Ｖｒｅｆを選択する２つの第４のスイッチを備え、量子化信号である出力信号を帰還して１ビットの量子化信号に同期して、出力信号の論理値に応じた基準信号を第４のスイッチにより選択し、出力信号をＤ／Ａ変換した信号を生成するＤＡＣ９６を備える構成とすることで、パルス密度変調信号を生成する。
【０１６０】
２次ＦＦ型ΔΣ変調回路は、１次ＦＦ型ΔΣ変調回路の場合と同様に、スイッチをオンオフし、電荷を転送するための２つのフェーズ、Ｐｈ１（フェーズ１）とＰｈ２（フェーズ２）がある。図２０において、Ｐｈ１と図示したスイッチは、Ｐｈ１においてオンし、Ｐｈ２と図示したスイッチは、Ｐｈ２においてオンする。各フェーズの周波数は、サンプリング周波数に等しく、Ｐｈ１とＰｈ２は、交互に繰り返される。つまり、１つのサンプリング周期において、１つのＰｈ１と１つのＰｈ２が存在する。
【０１６１】
まず、２次ＦＦ型ΔΣ変調回路は、上述のように、エラーアンプ７２が出力するＤＣ／ＤＣ変換回路７１の出力信号から所望の出力電圧に対応する基準電圧Ｖｒｅｆからの誤差信号を入力する。
【０１６２】
Ｐｈ１において、入力信号が積分器９２の入力側容量に印加され、入力信号に応じた電荷が蓄えられる。また、フィードフォワードパスａにより直接加算器９４に入力される。
【０１６３】
Ｐｈ２において、ＤＡＣ９６の出力信号が積分器９２の入力側容量に印加され、ＤＡＣ９６の出力信号に応じた電荷が転送される。ここで、減算器９１は、入力側とＤＡＣ９６の出力が結線されているので、Ｐｈ１で入力信号により蓄えた電荷から、Ｐｈ２でＤＡＣ９６の出力信号に応じた電荷を減算した電荷が、積分器９２の入力側容量に蓄えられる。つまり、２次ＦＦ型ΔΣ変調回路の入力信号と出力信号との減算が行われて差分信号が生成される。
【０１６４】
積分器９２の入力側容量の電荷は、Ｐｈ２において、演算増幅器の出力端子から非反転入力端子との間の帰還容量に転送される。つまり、差分信号が積分されて差分積分信号が出力される。
【０１６５】
次に、差分積分信号は、積分器９３に入力され、さらに積分される。また、差分積分信号は、フィードフォワードパスｂにより直接加算器９４に入力される。加算器９４において、フィードフォワードパスa及びｂより伝達された信号と積分器９３の出力信号とが加算されて、加算信号が出力される。
【０１６６】
そして、加算信号は、量子化器９５のコンパレータに入力され、量子化基準信号と加算信号が大小比較されて、フリップフロップに出力される。ここで、量子化基準信号は、０Ｖ（グラウンド）である。そして、Ｐｈ１になったとき、フリップフロップは、差分積分信号と量子化基準信号（しきい値）との大小比較結果を１ビットの量子化信号として出力する。つまり、量子化器９５は、差分積分信号が０Ｖ以上のとき、ハイレベルを出力し、０Ｖより小さいとき、ローレベルを出力する。
【０１６７】
量子化信号は、ＤＡＣ９６のスイッチに入力される。ＤＡＣ９６において、量子化信号がハイレベルのとき、基準信号Ｖｒｅｆが選択され、量子化信号がローレベルのとき、基準信号−Ｖｒｅｆが選択される。そして、次のサンプリング周期において、量子化信号をＤ／Ａ変換した信号は、入力信号から減算器９１により減算される。このような動作を繰り返すことで、入力信号に応じたパルス密度変調信号が生成される。
【０１６８】
２次ＦＦ型ΔΣ変調回路の入力信号が小さくなる（誤差が大きくなる）と、パルス密度は濃くなり（パルスの数が増え）、大きくなる（誤差が小さくなる）と、パルス密度は薄くなる（パルスの数が減る）。
【０１６９】
また、上述した動作により、入力信号が０Ｖより小さいとき、パルス密度変調信号は、１回ハイレベルになった後、必ずローレベルになる。このとき、ハイレベルの期間は、サンプリング周期であり固定である。一方、入力信号が０Ｖより大きいとき、パルス密度変調信号は、１回ローレベルになった後、必ずハイレベルになる。このとき、ローレベルの期間は、サンプリング周期であり固定である。
以上が、２次ＦＦ型ΔΣ変調回路の動作説明である。
【０１７０】
２次ＦＦ型ΔΣ変調回路を用いたスイッチング電源回路は、上述のように、信号伝達関数が１であり、パルス密度変調信号に遅延が生じないので、さらなる早い応答速度を実現することができる。
【０１７１】
図２１（ａ），（ｂ）は、２次離散時間フィードバック（ＦＢ）型ΔΣ変調回路の出力信号により、ＤＣ／ＤＣ変換回路３１でスイッチング動作を行ったときのＤＣ／ＤＣ変換回路３１の出力電圧波形と、２次離散時間フィードフォワード（ＦＦ）型ΔΣ変調回路の出力信号により、ＤＣ／ＤＣ変換回路７１でスイッチング動作を行ったときのＤＣ／ＤＣ変換回路７１の出力電圧波形とを比較するための図であり、図２１（ａ）は負荷が大きくなり出力電流が大きくなったときの波形で、図２１（ｂ）は負荷が小さくなり出力電流が小さくなったときの波形である。
【０１７２】
図２１（ａ），（ｂ）に示したように、ＦＢ型ΔΣ変調回路の出力電圧波形の応答速度は遅いのに対して、ＦＦ型ΔΣ変調回路の出力電圧波形の応答速度は早いことがわかる。
【０１７３】
これは、上述したように、信号伝達関数が１であり、パルス密度変調信号に遅延が生じないためである。さらに、ノイズ伝達関数が２次の微分特性を有するので、信号帯域（低周波帯域）におけるＳＮＤＲがさらに高くなり、２次ＦＦ型ΔΣ変調回路は１次ＦＦ型ΔΣ変調回路よりも応答速度が早くなる。
【０１７４】
また、２次離散時間ＦＦ型ΔΣ変調回路を用いたスイッチング電源回路は、信号伝達関数が１であり、パルス密度変調信号に遅延が生じないので、スイッチング電源回路においてパルス密度変調信号の遅延に起因する発振ループが形成されない。
【０１７５】
つまり、エラーアンプの出力信号に対応し、スイッチング電源回路の所望の出力電圧からの誤差が０になるような量子化信号、すなわち、パルス密度信号が遅延することなくＤＣ／ＤＣ変換回路（電圧コンバータ部）に反映されるので、量子化信号が反映されるまでの間、ＤＣ／ＤＣ変換回路が余分に昇圧もしくは降圧することがない。したがって、所望の出力電圧からの誤差が小さくなる。つまり、遅延に起因する誤差がエラーアンプに伝達されない。
【０１７６】
さらに、ノイズ伝達関数が２次の微分特性を有するので、信号帯域（低周波帯域）におけるＳＮＤＲがさらに高くなるので、１次ＦＦ型ΔΣ変調器を用いたスイッチング電源回路よりもリップルが小さくなるという効果を奏する。すなわち、量子化ノイズがより高周波帯域にシェーピングされるため、ＤＣ／ＤＣ変換回路におけるインダクタと容量とで形成されるリアクタンスフィルタによって、量子化ノイズを減衰させることができる。したがって、スイッチング電源回路の出力信号にリップルはさらに小さくなる。
【０１７７】
図２２（ａ），（ｂ）は、フィードバック（ＦＢ）型ΔΣ変調回路の出力信号により、ＤＣ／ＤＣ変換回路３１でスイッチング動作を行ったときのＤＣ／ＤＣ変換回路３１の出力電圧波形と、２次フィードフォワード（ＦＦ）型ΔΣ変調回路の出力信号により、ＤＣ／ＤＣ変換回路７１でスイッチング動作を行ったときのＤＣ／ＤＣ変換回路７１の出力電圧波形とを比較するための図で、図２３（ａ），（ｂ）は、その拡大図である。図２３（ａ）に示したＦＢ型ΔΣ変調回路の出力電圧波形のリップル（ｒｉｐｐｌｅ；脈動成分）が大きいのに対して、図２３（ｂ）に示した２次ＦＦ型ΔΣ変調回路の出力電圧波形の極めてリップルが小さいことがわかる。また、１次ＦＦ型ΔΣ変調回路の出力信号により、ＤＣ／ＤＣ変換回路７１でスイッチング動作を行ったときのＤＣ／ＤＣ変換回路７１の出力電圧波形のリップルよりも、図２３（ｂ）に示した２次ＦＦ型ΔΣ変調回路の出力信号により、ＤＣ／ＤＣ変換回路７１でスイッチング動作を行ったときのＤＣ／ＤＣ変換回路７１の出力電圧波形のリップルの方が小さいことはわかる。つまり、１次ＦＦ型ΔΣ変調回路を備えたときよりも２次ＦＦ型ΔΣ変調回路を備えたときのリップルの方が改善されていることが分かる。
【０１７８】
以上は、２次ＦＦ型ΔΣ変調回路について説明したが、Ｎ次ＦＦ型ΔΣ変調回路について、図示していないが以下に説明する。ここで、Ｎ次ＦＦ型ΔΣ変調回路はＮ次離散時間ＦＦ型ΔΣ変調回路である。
【０１７９】
フィードフォワード型ΔΣ変調回路は、１段目からＮ段目までカスケード接続される１段目乃至Ｎ段目の積分器と、このＮ段目の積分器の出力側に接続された加算器と、この加算器の出力側に接続された量子化器と、この量子化器の出力側に接続され、この量子化器の出力デジタル信号をアナログ信号に変換して１段目の積分器にフィードバックするデジタル／アナログ変換回路と、入力アナログ信号からデジタル／アナログ変換回路より出力されたアナログ信号を減算する減算器と、入力アナログ信号を直接加算器に入力させる第１のフィードフォワードパスと、１段目の積分器からＮ−１段目までの出力信号を加算器に直接入力する第２乃至第Ｎのフィードフォワードパスとを備えている。
【０１８０】
このように、Ｎ次の場合も、上述した１次や２次の場合と同様に、フィードフォワードパスがＮ個あり、積分器が初段からＮ段まで、Ｎ個カスケード接続されている。そして、各積分器の出力が加算器により加算され、量子化器にて、量子化される。量子化された量子化信号は、ＤＡＣに入力され、アナログ信号に変換される。そして、入力信号と減算されて、初段の積分器に入力される。
【０１８１】
伝達関数は、１次と２次の場合と同様にして導かれ、次式のようになる。
Ｙ（Ｚ）＝Ｘ（Ｚ）＋（１−Ｚ-1）NＥ（Ｚ）
すなわち、ＳＴＦとＮＴＦはそれぞれ以下の式で表される。
ＳＴＦ＝１
ＮＴＦ＝（１−Ｚ-1）N
この式から分かるように、ＳＴＦは、遅延がなく、ＮＴＦはＮ次の微分特性を有する。したがって、信号帯域の中心周波数付近で量子化ノイズが著しく減少していることが分かる。つまり、さらなる早い応答速度で、リップルをさらに低減できるという効果を奏する。
【０１８２】
このように、本発明の離散時間フィードフォワード（ＦＦ）型ΔΣ変調回路を用いたＤＣ／ＤＣ変換回路を備えることにより、さらなる早い応答速度であり、リップルの低減を実現するようにしたスイッチング電源回路を実現することができる。
【実施例２】
【０１８３】
次に、本発明に係るフィードフォワード型ΔΣ変調回路を用いたスイッチング電源回路の実施例２について説明する。この実施例２では、フィードフォワード（ＦＦ）型ΔΣ変調回路は連続時間ＦＦ型ΔΣ変調回路である。
【０１８４】
図２４（ａ）乃至（ｃ）は、本発明に係るスイッチング電源回路に用いられる１次フィードフォワード（ＦＦ）型ΔΣ変調回路を説明するための図で、図２４（ａ）は、１次フィードフォワード型ΔΣ変調回路の構成ブロック図、図２４（ｂ）は、伝達特性を示す図、図２４（ｃ）は、信号伝達関数（ＳＴＦ；Ｓｉｇｎａｌ Ｔｒａｎｓｆｅｒ Ｆｕｎｃｔｉｏｎ）とノイズ伝達関数（ＮＴＦ；Ｎｏｉｓｅ Ｔｒａｎｓｆｅｒ Ｆｕｎｃｔｉｏｎ）の関係式を示している。
【０１８５】
図２４（ａ）に示すように、低い周波数のアナログ信号を通過させる積分器（ＬＰＦ）８０２と加算器８０３と量子化器（ＡＤＣ；アナログ／デジタル変換回路）８０４とＤＡＣ（デジタル／アナログ変換回路）８０５とアナログ信号を減算して出力する減算器８０１とを備えている。
【０１８６】
つまり、図２４（ａ）に示すように、フィードフォワード型ΔΣ変調回路は、低い周波数の入力アナログ信号を通過させる積分器８０２と、この積分器８０２の出力側に接続された加算器８０３と、この加算器８０３の出力側に接続された量子化器８０４と、この量子化器８０４の出力側に接続され、この量子化器８０４のデジタル信号をアナログ信号に変換して積分器８０２にフィードバックするＤＡＣ８０５と、入力アナログ信号からＤＡＣ８０５から出力されたアナログ信号を減算する減算器８０１と、入力アナログ信号を直接加算器８０３に入力させるフィードフォワードパスａとを備えている。
【０１８７】
ＦＦ型ΔΣ変調回路は、積分器８０２の出力を量子化器で量子化するため、量子化器において量子化ノイズＥ（ｓ）が加わる。すなわち、図２４（ａ）の入力から出力までの伝達特性は、図２４（ｂ）に示すようになる。図２４（ｂ）に示したＦＦ型ΔΣ変調回路は連続時間ＦＦ型ΔΣ変調回路である。図２４（ｂ）より伝達関数を求めると、図２４（ｃ）のようになる。
【０１８８】
図２４（ｃ）に示すように、ラプラス変換した出力デジタル信号Ｙ（ｓ）は、Ｙ（ｓ）＝Ｈ（ｓ）・Ｘ（ｓ）／（１−Ｌ（ｓ））＋１・Ｅ（Ｚ）／（１−Ｌ（ｓ））となり、積分器の伝達関数Ｈ（ｓ）は、１次の場合には、Ｈ（ｓ）＝１／ｓＴであり、Ｌ（ｓ）＝−Ｈ（ｓ）ＨDAC（ｓ）＝ｅ-sT／（１−ｅ-sT）であるので、信号伝達関数は、ＳＴＦ（ｓ）＝（１＋１／ｓＴ）（１−ｅ-sT）となり、全域通過関数である１を含むため、低遅延で信号を伝達することができる。また、ノイズ伝達関数は、ＮＴＦ（ｓ）＝１−ｅ-sTとなり、１次の微分特性となる。つまり、図１０（ｃ）に示した信号伝達関数は、ＳＴＦ（ｓ）＝（１−ｅ-sT）／ｓＴとなり、１次遅れが生じるのに対して、図２４（ｃ）に示した信号伝達関数は、ＳＴＦ（ｓ）＝（１＋１／ｓＴ）（１−ｅ-sT）となり、パルス密度変調信号の遅延は小さいため、ＦＢ型ΔΣＡＤ変調回路よりもＦＦ型ΔΣ変調回路の方が、応答速度が改善されていることが分かる。
【０１８９】
図２５は、図２４（ａ）に示した１次フィードフォワード（ＦＦ）型ΔΣ変調回路の具体的な回路構成図である。この１次ＦＦ型ΔΣ変調回路は、減算器８０１と積分器８０２と加算器８０３と量子化器（Ａ／Ｄコンバータ；ＡＤＣ）８０４とＤＡＣ（Ｄ／Ａコンバータ）８０５とから構成されている。
【０１９０】
１次ＦＦ型ΔΣ変調回路は、第１及び第２の抵抗を含み入力信号と出力信号をＤ／Ａ変換した信号との差分をとる減算器８０１と、容量と第１の演算増幅器とを備え、差分を積分した差分積分信号を出力する積分器８０２と、入力信号がフィードフォワードパスａより入力される第３の抵抗と積分器８０２の出力が入力される第４の抵抗と第２の演算増幅器と帰還抵抗とを備えた加算器８０３と、コンパレータとフリップフロップとを備え、量子化基準信号（しきい値）と加算器８０３の信号レベルを大小比較し１ビットの量子化信号を出力する量子化器８０４と、２つの基準信号Ｖｒｅｆ、−Ｖｒｅｆを選択する２つのスイッチを備え、量子化信号である出力信号を帰還して１ビットの量子化信号に同期して、出力信号の論理値に応じた基準信号をスイッチにより選択し、出力信号をＤ／Ａ変換した信号を生成するＤＡＣ８０５を備える構成とすることで、パルス密度変調信号を生成する。
【０１９１】
まず、１次ＦＦ型ΔΣ変調回路は、上述のように、エラーアンプ７２が出力するＤＣ／ＤＣ変換回路３１の出力信号から所望の出力電圧に対応する基準電圧Ｖｒｅｆからの誤差信号を入力する。
【０１９２】
入力信号が減算器８０１の第１の抵抗に印加され、ＤＡＣ８０５の出力信号が第２の抵抗に印加され減算が行われる。また、入力信号は、フィードフォワードパスａにより直接加算器８０３に入力される。
【０１９３】
減算器８０１が出力する差分信号は、演算増幅器の出力端子から非反転入力端子との間の帰還容量に入力される。つまり、差分信号が積分され、差分積分信号が出力される。次に、差分積分信号は、加算器８０３において、フィードフォワードパスより伝達された入力信号と加算されて、加算信号が出力される。
【０１９４】
そして、加算信号は、量子化器８０４のコンパレータに入力され、量子化基準信号と加算信号が大小比較されて、フリップフロップに出力される。ここで、量子化基準信号は、０Ｖ（グラウンド）である。そして、フリップフロップは、クロック（ｃｌｏｃｋ）に同期して差分積分信号と量子化基準信号（しきい値）との大小比較結果を１ビットの量子化信号として出力する。つまり、量子化器８０４は、差分積分信号が０Ｖ以上のとき、ハイレベルを出力し、０Ｖより小さいとき、ローレベルを出力する。
【０１９５】
量子化信号は、ＤＡＣ８０５のスイッチに入力される。ＤＡＣ８０５において、量子化信号がハイレベルのとき、基準信号Ｖｒｅｆが選択され、量子化信号がローレベルのとき、基準信号−Ｖｒｅｆが選択される。そして、次のサンプリング周期において、量子化信号をＤ／Ａ変換した信号は、入力信号から減算器８０１により減算される。
【０１９６】
このような動作を繰り返すことで、入力信号に応じたパルス密度変調信号が生成される。１次連続時間ＦＦ型ΔΣ変調回路の入力信号が小さくなる（誤差が大きくなる）と、パルス密度は濃くなり（パルスの数が増え）、大きくなる（誤差が小さくなる）と、パルス密度は薄くなる（パルスの数が減る）。
以上が、１次ＦＦ型ΔΣ変調回路の動作説明である。
【０１９７】
ＦＦ型ΔΣ変調回路を用いたスイッチング電源回路は、上述のように、信号伝達関数が（１＋１／ｓＴ）（１−ｅ-sT）となり、全域通過関数である１を含むため、低遅延で信号を伝達することができ、さらなる早い応答速度を実現することができる。
【０１９８】
図２６（ａ），（ｂ）は、信号伝達関数の振幅特性と位相特性を示すボード線図であり、図２６（ａ）はフィードフォワード（ＦＦ）型ΔΣ変調回路のボード線図で、図２６（ｂ）はフィードバック（ＦＢ）型ΔΣ変調回路のボード線図である。
【０１９９】
図２６（ａ），（ｂ）に示したように、ＦＢ型ΔΣ変調回路のボード線図は１次遅れがあるのに対して、ＦＦ型ΔΣ変調回路のボード線図は低遅延であることがわかる。これは、上述したように、信号伝達関数が（１＋１／ｓＴ）（１−ｅ-sT）となり、全域通過関数である１を含むためである。
【０２００】
図２７（ａ），（ｂ）は、１次連続時間ＦＢ型ΔΣ変調回路の出力信号により、ＤＣ／ＤＣ変換回路３１でスイッチング動作を行ったときのＤＣ／ＤＣ変換回路３１の出力電圧波形と、１次連続時間ＦＦ型ΔΣ変調回路の出力信号により、ＤＣ／ＤＣ変換回路７１でスイッチング動作を行ったときのＤＣ／ＤＣ変換回路７１の出力電圧波形とを比較するための図であり、図２７（ａ）は負荷が大きくなり出力電流が大きくなったときの波形で、図２７（ｂ）は負荷が小さくなり出力電流が小さくなったときの波形である。
【０２０１】
図２７（ａ），（ｂ）に示したように、ＦＢ型ΔΣ変調回路の出力電圧波形の応答速度は遅いのに対して、ＦＦ型ΔΣ変調回路の出力電圧波形の応答速度は早いことがわかる。これは、上述したように、信号伝達関数が（１＋１／ｓＴ）（１−ｅ-sT）となり、全域通過関数である１を含み、パルス密度変調信号の遅延が小さいためである。
【０２０２】
図２８（ａ），（ｂ）は、１次離散時間ＦＦ型ΔΣ変調回路の出力信号により、ＤＣ／ＤＣ変換回路７１でスイッチング動作を行ったときのＤＣ／ＤＣ変換回路７１の出力電圧波形と、１次連続時間ＦＦ型ΔΣ変調回路の出力信号により、ＤＣ／ＤＣ変換回路７１でスイッチング動作を行ったときのＤＣ／ＤＣ変換回路７１の出力電圧波形とを比較するための図であり、図２８（ａ）は負荷が大きくなり出力電流が大きくなったときの波形で、図２８（ｂ）は負荷が小さくなり出力電流が小さくなったときの波形である。
【０２０３】
図２８（ａ），（ｂ）に示したように、１次離散時間ＦＦ型ΔΣＡＤ変調回路よりも１次連続時間ＦＦ型ΔΣ変調回路の方が、応答速度が早いことが確認できる。
【０２０４】
連続時間ＦＦ型ΔΣ変調回路は、信号伝達関数が（１＋１／ｓＴ）（１−ｅ-sT）となり、全域通過関数である１を含むことに加えて、実時間（リアルタイム）で動作するので、負荷が変動した時、その負荷変動に対して即座に応答することができる。つまり、連続時間ＦＦ型ΔΣ変調回路は、負荷が変動した時、その負荷変動に対して、次のサンプリングのタイミングまで待たなくてもよいため、負荷が変動した瞬間に応答することができる。
【０２０５】
このように、連続時間ＦＦ型ΔΣ変調回路は、離散時間ＦＦ型ΔΣ変調回路よりも応答速度がさらに早いという効果を奏する。
【０２０６】
図２９は、本発明に係るスイッチング電源回路に用いられる２次フィードフォワード（ＦＦ）型ΔΣ変調回路を説明するための構成ブロック図であり、２次連続時間フィードフォワードＦＦ型ΔΣ変調回路である。低い周波数のアナログ信号を通過させる１段目の積分器９０２と２段目の積分器９０３と加算器９０４と量子化器９０５とＤＡＣ９０６とアナログ信号を減算して出力する減算器９０１とを備えている。
【０２０７】
つまり、フィードフォワード型ΔΣ変調回路は、低い周波数の入力アナログ信号を通過させる１段目の積分器９０２と、この１段目の積分器９０２の出力側に接続された２段目の積分器９０３と、この２段目の積分器９０３の出力側に接続された加算器９０４と、この加算器９０４の出力側に接続された量子化器（ＡＤＣ；アナログ／デジタル変換回路）９０５と、この量子化器９０５の出力側に接続され、この量子化器９０５の出力デジタル信号をアナログ信号に変換して１段目の積分器９０２にフィードバックするＤＡＣ９０６と、入力アナログ信号から量子化器９０６より出力されたアナログ信号を減算する減算器９０１と、入力アナログ信号を直接加算器９０４に入力させる第１のフィードフォワードパスａと、１段目の積分器９０２からの出力信号を加算器９０４に直接入力する第２のフィードフォワードパスｂとを備えている。
【０２０８】
量子化器９０５の出力は、Ｙ（ｓ）＝（１＋１．５／ｓＴ＋１／（ｓＴ）2）（１−ｅ―sT）2Ｘ（ｓ）＋（１−ｅ―sT）2Ｅ（ｓ）で示される。つまり、信号伝達関数は、ＳＴＦ（ｓ）＝（１＋１．５／ｓＴ＋１／（ｓＴ）2）（１−ｅ―sT）2で全域通過関数である１を含むため、低遅延で信号を伝達することができる。また、ノイズ伝達関数は、ＮＴＦ（ｓ）＝（１−ｅ―sT）2で２次の微分特性である。
【０２０９】
図３０は、図２９に示した２次フィードフォワード（ＦＦ）型ΔΣ変調回路の具体的な回路構成図である。この２次ＦＦ型ΔΣ変調回路は、減算器９０１と積分器９０２と積分器９０３と加算器９０４と量子化器（Ａ／Ｄコンバータ；ＡＤＣ）９０５とＤＡＣ（Ｄ／Ａコンバータ）９０６とから構成されている。
【０２１０】
２次連続時間ＦＦ型ΔΣ変調回路は、第１及び第２の抵抗を備え、入力信号と出力信号をＤ／Ａ変換した信号との差分をとる減算器９０１と、第１の容量と第１の演算増幅器とを備え、差分を積分した差分積分信号を出力する１段目の積分器９０２と、第２の容量と第２の演算増幅器とを備え、１段目の積分器９０２の出力を積分する２段目の積分器９０３と、入力信号がフィードフォワードパスａより入力される第３の抵抗と１段目の積分器９０２の出力がフィードフォワードパスｂより入力される第４の抵抗と２段目の積分器９０３の出力が入力される第５の抵抗と第３の演算増幅器と帰還抵抗とを備えた加算器９０４と、コンパレータとフリップフロップとを備え、量子化基準信号（しきい値）と加算器９０４の信号レベルを大小比較し１ビットの量子化信号を出力する量子化器９０５と、２つの基準信号Ｖｒｅｆ、−Ｖｒｅｆを選択する２つのスイッチを備え、量子化信号である出力信号を帰還して１ビットの量子化信号に同期して、出力信号の論理値に応じた基準信号をスイッチにより選択し、出力信号をＤ／Ａ変換した信号を生成するＤＡＣ９０６を備える構成とすることで、パルス密度変調信号を生成する。
【０２１１】
まず、２次連続時間ＦＦ型ΔΣ変調回路は、上述のように、エラーアンプ７２が出力するＤＣ／ＤＣ変換回路７１の出力信号から所望の出力電圧に対応する基準電圧Ｖｒｅｆからの誤差信号を入力する。
【０２１２】
入力信号が減算器９０１の第１の抵抗に印加され、ＤＡＣ９０６の出力信号が第２の抵抗に印加され減算が行われる。また、入力信号は、フィードフォワードパスａにより直接加算器９０４に入力される。
【０２１３】
減算器９０１が出力する差分信号は、演算増幅器の出力端子から非反転入力端子との間の帰還容量に入力される。つまり、差分信号が積分され、差分積分信号が出力される。
【０２１４】
次に、差分積分信号は、積分器９０３に入力され、さらに積分される。また、差分積分信号は、フィードフォワードパスｂにより直接加算器９０４に入力される。加算器９０４において、フィードフォワードパスa及びｂより伝達された信号と積分器９０３の出力信号とが加算されて、加算信号が出力される。
【０２１５】
そして、加算信号は、量子化器９０５のコンパレータに入力され、量子化基準信号と加算信号が大小比較されて、フリップフロップに出力される。ここで、量子化基準信号は、０Ｖ（グラウンド）である。そして、フリップフロップは、クロック（ｃｌｏｃｋ）に同期して差分積分信号と量子化基準信号（しきい値）との大小比較結果を１ビットの量子化信号として出力する。つまり、量子化器９０５は、差分積分信号が０Ｖ以上のとき、ハイレベルを出力し、０Ｖより小さいとき、ローレベルを出力する。
【０２１６】
量子化信号は、ＤＡＣ９０６のスイッチに入力される。ＤＡＣ９０６において、量子化信号がハイレベルのとき、基準信号Ｖｒｅｆが選択され、量子化信号がローレベルのとき、基準信号−Ｖｒｅｆが選択される。そして、次のサンプリング周期において、量子化信号をＤ／Ａ変換した信号は、入力信号から減算器９０１により減算される。
【０２１７】
このような動作を繰り返すことで、入力信号に応じたパルス密度変調信号が生成される。
【０２１８】
２次ＦＦ型ΔΣ変調回路の入力信号が小さくなる（誤差が大きくなる）と、パルス密度は濃くなり（パルスの数が増え）、大きくなる（誤差が小さくなる）と、パルス密度は薄くなる（パルスの数が減る）。
以上が、２次ＦＦ型ΔΣ変調回路の動作説明である。
【０２１９】
２次ＦＦ型ΔΣ変調回路を用いたスイッチング電源回路は、上述のように、信号伝達関数が（１＋１．５／ｓＴ＋１／（ｓＴ）2）（１−ｅ―sT）2で全域通過関数である１を含むため、低遅延で信号を伝達することができ、さらなる早い応答速度を実現することができる。
【０２２０】
図３１（ａ），（ｂ）は、信号伝達関数の振幅特性と位相特性を示すボード線図であり、図３１（ａ）は２次フィードフォワード（ＦＦ）型ΔΣ変調回路のボード線図で、図３１（ｂ）は２次フィードバック（ＦＢ）型ΔΣ変調回路のボード線図である。
【０２２１】
図３１（ａ），（ｂ）に示したように、２次ＦＢ型ΔΣ変調回路のボード線図は２次遅れがあるのに対して、２次ＦＦ型ΔΣ変調回路のボード線図は低遅延であることがわかる。これは、上述したように、信号伝達関数が（１＋１．５／ｓＴ＋１／（ｓＴ）2）（１−ｅ―sT）2となり、全域通過関数である１を含むためである。
【０２２２】
図３２（ａ），（ｂ）は、２次連続時間ＦＢ型ΔΣ変調回路の出力信号により、ＤＣ／ＤＣ変換回路３１でスイッチング動作を行ったときのＤＣ／ＤＣ変換回路３１の出力電圧波形と、２次連続時間ＦＦ型ΔΣ変調回路の出力信号により、ＤＣ／ＤＣ変換回路７１でスイッチング動作を行ったときのＤＣ／ＤＣ変換回路７１の出力電圧波形とを比較するための図であり、図３２（ａ）は負荷が大きくなり出力電流が大きくなったときの波形で、図３２（ｂ）は負荷が小さくなり出力電流が小さくなったときの波形である。
【０２２３】
図３２（ａ），（ｂ）に示したように、ＦＢ型ΔΣ変調回路の出力電圧波形の応答速度は遅いのに対して、ＦＦ型ΔΣ変調回路の出力電圧波形の応答速度は早いことがわかる。これは、上述したように、信号伝達関数が（１＋１．５／ｓＴ＋１／（ｓＴ）2）（１−ｅ―sT）2となり、全域通過関数である１を含み、パルス密度変調信号の遅延が小さいためである。さらに、ノイズ伝達関数が２次の微分特性を有するので、信号帯域（低周波帯域）におけるＳＮＤＲがさらに高くなり、２次ＦＦ型ΔΣ変調回路は１次ＦＦ型ΔΣ変調回路よりも応答速度が早くなる。
【０２２４】
図３３（ａ），（ｂ）は、２次離散時間ＦＦ型ΔΣ変調回路の出力信号により、ＤＣ／ＤＣ変換回路７１でスイッチング動作を行ったときのＤＣ／ＤＣ変換回路７１の出力電圧波形と、２次連続時間ＦＦ型ΔΣ変調回路の出力信号により、ＤＣ／ＤＣ変換回路７１でスイッチング動作を行ったときのＤＣ／ＤＣ変換回路７１の出力電圧波形とを比較するための図であり、図３３（ａ）は負荷が大きくなり出力電流が大きくなったときの波形で、図３３（ｂ）は負荷が小さくなり出力電流が小さくなったときの波形である。
【０２２５】
図３３（ａ），（ｂ）に示したように、２次離散時間ＦＦ型ΔΣＡＤ変調回路よりも２次連続時間ＦＦ型ΔΣ変調回路の方が、応答速度が早いことが確認できる。
【０２２６】
２次連続時間ＦＦ型ΔΣ変調回路は、信号伝達関数が（１＋１．５／ｓＴ＋１／（ｓＴ）2）（１−ｅ―sT）2となり、全域通過関数である１を含むことに加えて、実時間（リアルタイム）で動作するので、負荷が変動した時、その負荷変動に対して即座に応答することができる。つまり、連続時間ＦＦ型ΔΣ変調回路は、負荷が変動した時、その負荷変動に対して、次のサンプリングのタイミングまで待たなくてもよいため、負荷が変動した瞬間に応答することができる。
【０２２７】
このように、連続時間ＦＦ型ΔΣ変調回路は、離散時間ＦＦ型ΔΣ変調回路よりも応答速度がさらに早いという効果を奏する。
【０２２８】
以上は、２次ＦＦ型ΔΣ変調回路について説明したが、Ｎ次ＦＦ型ΔΣ変調回路について、図示していないが以下に説明する。ここで、Ｎ次ＦＦ型ΔΣ変調回路はＮ次離散時間ＦＦ型ΔΣ変調回路である。
【０２２９】
フィードフォワード型ΔΣ変調回路は、フィードフォワード型ΔΣ変調回路は、１段目からＮ段目までカスケード接続される１段目乃至Ｎ段目の積分器と、このＮ段目の積分器の出力側に接続された加算器と、この加算器の出力側に接続された量子化器と、この量子化器の出力側に接続され、この量子化器の出力デジタル信号をアナログ信号に変換して１段目の積分器にフィードバックするデジタル／アナログ変換回路と、入力アナログ信号からデジタル／アナログ変換回路より出力されたアナログ信号を減算する減算器と、入力アナログ信号を直接加算器に入力させる第１のフィードフォワードパスと、１段目の積分器からＮ−１段目までの出力信号を加算器に直接入力する第１乃至第Ｎ−１のフィードフォワードパスとを備えている。
【０２３０】
このように、Ｎ次の場合も、上述した１次や２次の場合と同様に、フィードフォワードパスがＮ個あり、積分器が初段からＮ段まで、Ｎ個カスケード接続されている。そして、各積分器の出力が加算器により加算され、量子化器にて、量子化される。量子化された量子化信号は、ＤＡＣに入力され、アナログ信号に変換される。そして、入力信号と減算されて、初段の積分器に入力される。
【０２３１】
信号伝達関数とノイズ伝達関数は、１次と２次の場合と同様にして導かれ、次式のようになる。
ＳＴＦ＝（１＋ａ1／ｓＴ＋ａ2／（ｓＴ）2＋・・・）（１−ｅ-sT）N
ＮＴＦ＝（１−ｅ-sT）N
ただし、ａ1，ａ2・・・は、適切な定数であり、その値は次数Ｎに依存する。
この式から分かるように、ＳＴＦは、全域通過関数である１を含むため、低遅延で信号を伝達することができる。さらに、ＮＴＦはＮ次の微分特性を有するので、信号帯域（低周波帯域）におけるＳＮＤＲがさらに高くなり、さらに応答速度が早くなる。
【０２３２】
Ｎ次連続時間ＦＦ型ΔΣ変調回路は、信号伝達関数が（１＋ａ1／ｓＴ＋ａ2／（ｓＴ）2＋・・・）（１−ｅ―sT）2となり、全域通過関数である１を含むことに加えて、実時間（リアルタイム）で動作するので、負荷が変動した時、その負荷変動に対して即座に応答することができる。つまり、連続時間ＦＦ型ΔΣ変調回路は、負荷が変動した時、その負荷変動に対して、次のサンプリングのタイミングまで待たなくてもよいため、負荷が変動した瞬間に応答することができる。
【０２３３】
このように、連続時間ＦＦ型ΔΣ変調回路は、離散時間ＦＦ型ΔΣ変調回路における応答速度よりもさらに早いという効果を奏する。
【０２３４】
さらに、連続時間ΔΣ変調回路は、離散時間ΔΣ変調回路のように、スイッチトキャパシタを用いていないため、演算増幅器において容量に電荷を充放電するのに必要な時間の性能要求が緩和される。つまり、連続時間ΔΣ変調回路は、演算増幅器をさらに低消費電力化できる。また、連続時間ΔΣ変調回路は、スイッチトキャパシタのクロック駆動回路が不要である。したがって、連続時間ΔΣ変調回路は、離散時間ΔΣ変調回路よりもさらに低消費電力であるという効果を奏する。
【符号の説明】
【０２３５】
１ ΔΣ変調回路
２ 差分積分器
５ 比較器
８ スイッチングドライバ回路
９ 電圧コンバータ部
１１ 入力電圧端子
１２ 出力電圧端子
１４ 量子化器
１６ 誤差増幅器（エラーアンプ）
１７ Ｄフリップフロップ
１９ 出力電圧検出回路
２２ 信号調整回路
３１ ＤＣ／ＤＣ変換回路（ＤＣ／ＤＣコンバータ）
３２ エラーアンプ（誤差増幅器）
３３ コンパレータ
３４ ノコギリ波発生回路
３５ ＰＷＭ回路
３６ ドライブ回路
３７，４２ 制御回路
４１ ＦＢ型ΔΣ変調回路
５１，６１，６３ 減算器
５２ 積分器（ローパスフィルタ回路：ＬＰＦ）
５３ 量子化器（Ａ／Ｄコンバータ；ＡＤＣ）
５４，６６，６７ ＤＡＣ（Ｄ／Ａコンバータ）
６２ １段目の積分器
６４ ２段目の積分器
６５ 量子化器（Ａ／Ｄコンバータ；ＡＤＣ）
７０ 制御回路
７１ ＤＣ／ＤＣ変換回路
７２ エラーアンプ（誤差増幅器）
７３ フィードフォワード型（ＦＦ型）ΔΣ変調回路
７４ ドライブ回路
８１，９１ 減算器
８２ 積分器（ＬＰＦ）
８３，９４ 加算器
８４，９５ 量子化器（ＡＤＣ；アナログ／デジタル変換回路）
８５，９６ ＤＡＣ（デジタル／アナログ変換回路）
９２ １段目の積分器
９３ ２段目の積分器
８０１，９０１ 減算器
８０２ 積分器（ＬＰＦ）
８０３，９０４ 加算器
８０４，９０５ 量子化器（ＡＤＣ；アナログ／デジタル変換回路）
８０５，９０６ ＤＡＣ（デジタル／アナログ変換回路）
９０２ １段目の積分器
９０３ ２段目の積分器
【特許請求の範囲】
【請求項１】
ΔΣ変調回路によりＤＣ／ＤＣ変換回路を制御するスイッチング電源回路において、
入力信号を出力信号に変換するＤＣ／ＤＣ変換回路と、
該ＤＣ／ＤＣ変換回路の前記出力信号を入力し、該ＤＣ／ＤＣ変換回路を制御するフィードフォワード型ΔΣ変調回路と
を備えていることを特徴とするスイッチング電源回路。
【請求項２】
前記フィードフォワード型ΔΣ変調回路は、離散時間フィードフォワード型ΔΣ変調回路であることを特徴とする請求項１に記載のスイッチング電源回路。
【請求項３】
前記フィードフォワード型ΔΣ変調回路の信号伝達関数が１であり、該フィードフォワード型ΔΣ変調回路より出力されるパルス密度変調信号に遅延がなく、該遅延に起因する出力電圧波形のリップルが低減されることを特徴とする請求項２に記載のスイッチング電源回路。
【請求項４】
前記ＤＣ／ＤＣ変換回路の出力電圧に対応する分圧電圧との差分を増幅した誤差信号を前記フィードフォワード型ΔΣ変調回路に出力するエラーアンプと、前記フィードフォワード型ΔΣ変調回路より出力されたパルス密度変調信号が入力されるドライブ回路とを備えていることを特徴とする請求項２又は３に記載のスイッチング電源回路。
【請求項５】
前記フィードフォワード型ΔΣ変調回路の次数が１次であることを特徴とする請求項２，３又は４に記載のスイッチング電源回路。
【請求項６】
前記フィードフォワード型ΔΣ変調回路が、低い周波数の入力アナログ信号を通過させる積分器と、該積分器の出力側に接続された加算器と、該加算器の出力側に接続された量子化器と、該量子化器の出力側に接続され、該量子化器の出力デジタル信号をアナログ信号に変換して前記積分器にフィードバックするデジタル／アナログ変換回路と、前記入力アナログ信号から前記デジタル／アナログ変換回路から出力されたアナログ信号を減算する減算器と、前記入力アナログ信号を直接前記加算器に入力させるフィードフォワードパスとを備えていることを特徴とする請求項５に記載のスイッチング電源回路。
【請求項７】
前記減算器が、第１のスイッチを備え、前記入力アナログ信号と前記出力デジタル信号をデジタル／アナログ変換した信号との差分をとり、
前記積分器が、第２のスイッチと容量と第１の演算増幅器とを備え、前記差分を積分した差分積分信号を出力し、
前記加算器が、前記入力アナログ信号がフィードフォワードパスにより入力される第１の抵抗と前記積分器の出力が入力される第２の抵抗と第２の演算増幅器と帰還抵抗とを備え、
前記量子化器が、コンパレータとフリップフロップとを備え、量子化基準信号と前記加算器の信号レベルを大小比較して量子化信号を出力し、
前記デジタル／アナログ変換回路が、２つの基準信号を選択する２つの第３のスイッチを備え、前記量子化信号である前記出力デジタル信号を帰還して前記量子化信号に同期して、前記出力デジタル信号の論理値に応じた基準信号を前記第３のスイッチにより選択し、前記出力デジタル信号をデジタル／アナログ変換した信号を生成するものであることを特徴とする請求項６に記載のスイッチング電源回路。
【請求項８】
前記フィードフォワード型ΔΣ変調回路の次数が２次であることを特徴とする請求項２，３又は４に記載のスイッチング電源回路。
【請求項９】
前記フィードフォワード型ΔΣ変調回路が、低い周波数の入力アナログ信号を通過させる１段目の積分器と、該１段目の積分器の出力側に接続された２段目の積分器と、該２段目の積分器の出力側に接続された加算器と、該加算器の出力側に接続された量子化器と、該量子化器の出力側に接続され、該量子化器の出力デジタル信号をアナログ信号に変換して前記１段目の積分器にフィードバックするデジタル／アナログ変換回路と、前記入力アナログ信号から前記デジタル／アナログ変換回路より出力されたアナログ信号を減算する減算器と、前記入力アナログ信号を直接前記加算器に入力させる第１のフィードフォワードパスと、前記１段目の積分器からの出力信号を前記加算器に直接入力する第２のフィードフォワードパスとを備えていることを特徴とする請求項８に記載のスイッチング電源回路。
【請求項１０】
前記減算器が、第１のスイッチを備え、前記入力アナログ信号と前記出力デジタル信号をデジタル／アナログ変換した信号との差分をとり、
前記１段目の積分器が、第２のスイッチと第１の容量と第１の演算増幅器とを含み、前記差分を積分した差分積分信号を出力し、
前記１段目の積分器が、第３のスイッチと第２の容量と第２の演算増幅器とを含み、前記１段目の積分器の出力を積分し、
前記加算器が、前記入力アナログ信号が第１のフィードフォワードパスより入力される第１の抵抗と前記１段目の積分器の出力が第２のフィードフォワードパスより入力される第２の抵抗と前記２段目の積分器の出力が入力される第３の抵抗と第３の演算増幅器と帰還抵抗とを備え、
前記量子化器が、コンパレータとフリップフロップとを備え、量子化基準信号と前記加算器の信号レベルを大小比較して量子化信号を出力し、
前記デジタル／アナログ変換回路が、２つの基準信号を選択する２つの第４のスイッチを備え、前記量子化信号である前記出力デジタル信号を帰還して前記量子化信号に同期して、前記出力デジタル信号の論理値に応じた基準信号を前記第４のスイッチにより選択し、前記出力デジタル信号をデジタル／アナログ変換した信号を生成することを特徴とする請求項９に記載のスイッチング電源回路。
【請求項１１】
前記フィードフォワード型ΔΣ変調回路の次数がＮ次（Ｎは３以上の整数）であることを特徴とする請求項２，３又は４に記載のスイッチング電源回路。
【請求項１２】
前記フィードフォワード型ΔΣ変調回路が、１段目からＮ段目までカスケード接続される１段目乃至Ｎ段目の積分器と、該Ｎ段目の積分器の出力側に接続された加算器と、該加算器の出力側に接続された量子化器と、該量子化器の出力側に接続され、該量子化器の出力デジタル信号をアナログ信号に変換して前記１段目の積分器にフィードバックするデジタル／アナログ変換回路と、前記入力アナログ信号から前記デジタル／アナログ変換回路より出力されたアナログ信号を減算する減算器と、前記入力アナログ信号を直接前記加算器に入力させる第１のフィードフォワードパスと、前記１段目の積分器から前記Ｎ−１段目までの出力信号を前記加算器に直接入力する第２乃至第Ｎのフィードフォワードパスとを備えていることを特徴とする請求項１１に記載のスイッチング電源回路。
【請求項１３】
前記フィードフォワード型ΔΣ変調回路は、連続時間フィードフォワード型ΔΣ変調回路であることを特徴とする請求項１に記載のスイッチング電源回路。
【請求項１４】
前記フィードフォワード型ΔΣ変調回路の信号伝達関数が１を含み、該フィードフォワード型ΔΣ変調回路より出力されるパルス密度変調信号に遅延が小さく、応答速度が早いことを特徴とする請求項１３に記載のスイッチング電源回路。
【請求項１５】
前記ＤＣ／ＤＣ変換回路の出力電圧に対応する分圧電圧との差分を増幅した誤差信号を前記フィードフォワード型ΔΣ変調回路に出力するエラーアンプと、前記フィードフォワード型ΔΣ変調回路より出力されたパルス密度変調信号が入力されるドライブ回路とを備えていることを特徴とする請求項１３又は１４に記載のスイッチング電源回路。
【請求項１６】
前記フィードフォワード型ΔΣ変調回路の次数が１次であることを特徴とする請求項１３，１４又は１５に記載のスイッチング電源回路。
【請求項１７】
前記フィードフォワード型ΔΣ変調回路が、低い周波数の入力アナログ信号を通過させる積分器と、該積分器の出力側に接続された加算器と、該加算器の出力側に接続された量子化器と、該量子化器の出力側に接続され、該量子化器の出力デジタル信号をアナログ信号に変換して前記積分器にフィードバックするデジタル／アナログ変換回路と、前記入力アナログ信号から前記デジタル／アナログ変換回路から出力されたアナログ信号を減算する減算器と、前記入力アナログ信号を直接前記加算器に入力させるフィードフォワードパスとを備えていることを特徴とする請求項１６に記載のスイッチング電源回路。
【請求項１８】
前記減算器が、第１及び第２の抵抗を備え、前記入力アナログ信号と前記出力デジタル信号をデジタル／アナログ変換した信号との差分をとり、
前記積分器が、容量と第１の演算増幅器とを備え、前記差分を積分した差分積分信号を出力し、
前記加算器が、前記入力アナログ信号が前記フィードフォワードパスにより入力される第３の抵抗と前記積分器の出力が入力される第４の抵抗と第２の演算増幅器と帰還抵抗とを備え、
前記量子化器が、コンパレータとフリップフロップとを備え、量子化基準信号と前記加算器の信号レベルを大小比較して量子化信号を出力し、
前記デジタル／アナログ変換回路が、２つの基準信号を選択する２つのスイッチを備え、前記量子化信号である前記出力デジタル信号を帰還して前記量子化信号に同期して、前記出力デジタル信号の論理値に応じた基準信号を前記スイッチにより選択し、前記出力デジタル信号をデジタル／アナログ変換した信号を生成するものであることを特徴とする請求項１７に記載のスイッチング電源回路。
【請求項１９】
前記フィードフォワード型ΔΣ変調回路の次数が２次であることを特徴とする請求項１３，１４又は１５に記載のスイッチング電源回路。
【請求項２０】
前記フィードフォワード型ΔΣ変調回路が、低い周波数の入力アナログ信号を通過させる１段目の積分器と、該１段目の積分器の出力側に接続された２段目の積分器と、該２段目の積分器の出力側に接続された加算器と、該加算器の出力側に接続された量子化器と、該量子化器の出力側に接続され、該量子化器の出力デジタル信号をアナログ信号に変換して前記１段目の積分器にフィードバックするデジタル／アナログ変換回路と、前記入力アナログ信号から前記デジタル／アナログ変換回路より出力されたアナログ信号を減算する減算器と、前記入力アナログ信号を直接前記加算器に入力させる第１のフィードフォワードパスと、前記１段目の積分器からの出力信号を前記加算器に直接入力する第２のフィードフォワードパスとを備えていることを特徴とする請求項１９に記載のスイッチング電源回路。
【請求項２１】
前記減算器が、第１及び第２の抵抗を備え、前記入力アナログ信号と前記出力デジタル信号をデジタル／アナログ変換した信号との差分をとり、
前記１段目の積分器が、第１の容量と第１の演算増幅器とを含み、前記差分を積分した差分積分信号を出力し、
前記２段目の積分器が、第２の容量と第２の演算増幅器とを含み、前記１段目の積分器の出力を積分し、
前記加算器が、前記入力アナログ信号が第１のフィードフォワードパスより入力される第３の抵抗と前記１段目の積分器の出力が第２のフィードフォワードパスより入力される第４の抵抗と前記２段目の積分器の出力が入力される第５の抵抗と第３の演算増幅器と帰還抵抗とを備え、
前記量子化器が、コンパレータとフリップフロップとを備え、量子化基準信号と前記加算器の信号レベルを大小比較して量子化信号を出力し、
前記デジタル／アナログ変換回路が、２つの基準信号を選択する２つのスイッチを備え、前記量子化信号である前記出力デジタル信号を帰還して前記量子化信号に同期して、前記出力デジタル信号の論理値に応じた基準信号を前記スイッチにより選択し、前記出力デジタル信号をデジタル／アナログ変換した信号を生成することを特徴とする請求項２０に記載のスイッチング電源回路。
【請求項２２】
前記フィードフォワード型ΔΣ変調回路の次数がＮ次（Ｎは３以上の整数）であることを特徴とする請求項１３，１４又は１５に記載のスイッチング電源回路。
【請求項２３】
前記フィードフォワード型ΔΣ変調回路が、１段目からＮ段目までカスケード接続される１段目乃至Ｎ段目の積分器と、該Ｎ段目の積分器の出力側に接続された加算器と、該加算器の出力側に接続された量子化器と、該量子化器の出力側に接続され、該量子化器の出力デジタル信号をアナログ信号に変換して前記１段目の積分器にフィードバックするデジタル／アナログ変換回路と、前記入力アナログ信号から前記デジタル／アナログ変換回路より出力されたアナログ信号を減算する減算器と、前記入力アナログ信号を直接前記加算器に入力させる第１のフィードフォワードパスと、前記１段目の積分器から前記Ｎ−１段目までの出力信号を前記加算器に直接入力する第２乃至第Ｎのフィードフォワードパスとを備えていることを特徴とする請求項２２に記載のスイッチング電源回路。
【請求項１】
ΔΣ変調回路によりＤＣ／ＤＣ変換回路を制御するスイッチング電源回路において、
入力信号を出力信号に変換するＤＣ／ＤＣ変換回路と、
該ＤＣ／ＤＣ変換回路の前記出力信号を入力し、該ＤＣ／ＤＣ変換回路を制御するフィードフォワード型ΔΣ変調回路と
を備えていることを特徴とするスイッチング電源回路。
【請求項２】
前記フィードフォワード型ΔΣ変調回路は、離散時間フィードフォワード型ΔΣ変調回路であることを特徴とする請求項１に記載のスイッチング電源回路。
【請求項３】
前記フィードフォワード型ΔΣ変調回路の信号伝達関数が１であり、該フィードフォワード型ΔΣ変調回路より出力されるパルス密度変調信号に遅延がなく、該遅延に起因する出力電圧波形のリップルが低減されることを特徴とする請求項２に記載のスイッチング電源回路。
【請求項４】
前記ＤＣ／ＤＣ変換回路の出力電圧に対応する分圧電圧との差分を増幅した誤差信号を前記フィードフォワード型ΔΣ変調回路に出力するエラーアンプと、前記フィードフォワード型ΔΣ変調回路より出力されたパルス密度変調信号が入力されるドライブ回路とを備えていることを特徴とする請求項２又は３に記載のスイッチング電源回路。
【請求項５】
前記フィードフォワード型ΔΣ変調回路の次数が１次であることを特徴とする請求項２，３又は４に記載のスイッチング電源回路。
【請求項６】
前記フィードフォワード型ΔΣ変調回路が、低い周波数の入力アナログ信号を通過させる積分器と、該積分器の出力側に接続された加算器と、該加算器の出力側に接続された量子化器と、該量子化器の出力側に接続され、該量子化器の出力デジタル信号をアナログ信号に変換して前記積分器にフィードバックするデジタル／アナログ変換回路と、前記入力アナログ信号から前記デジタル／アナログ変換回路から出力されたアナログ信号を減算する減算器と、前記入力アナログ信号を直接前記加算器に入力させるフィードフォワードパスとを備えていることを特徴とする請求項５に記載のスイッチング電源回路。
【請求項７】
前記減算器が、第１のスイッチを備え、前記入力アナログ信号と前記出力デジタル信号をデジタル／アナログ変換した信号との差分をとり、
前記積分器が、第２のスイッチと容量と第１の演算増幅器とを備え、前記差分を積分した差分積分信号を出力し、
前記加算器が、前記入力アナログ信号がフィードフォワードパスにより入力される第１の抵抗と前記積分器の出力が入力される第２の抵抗と第２の演算増幅器と帰還抵抗とを備え、
前記量子化器が、コンパレータとフリップフロップとを備え、量子化基準信号と前記加算器の信号レベルを大小比較して量子化信号を出力し、
前記デジタル／アナログ変換回路が、２つの基準信号を選択する２つの第３のスイッチを備え、前記量子化信号である前記出力デジタル信号を帰還して前記量子化信号に同期して、前記出力デジタル信号の論理値に応じた基準信号を前記第３のスイッチにより選択し、前記出力デジタル信号をデジタル／アナログ変換した信号を生成するものであることを特徴とする請求項６に記載のスイッチング電源回路。
【請求項８】
前記フィードフォワード型ΔΣ変調回路の次数が２次であることを特徴とする請求項２，３又は４に記載のスイッチング電源回路。
【請求項９】
前記フィードフォワード型ΔΣ変調回路が、低い周波数の入力アナログ信号を通過させる１段目の積分器と、該１段目の積分器の出力側に接続された２段目の積分器と、該２段目の積分器の出力側に接続された加算器と、該加算器の出力側に接続された量子化器と、該量子化器の出力側に接続され、該量子化器の出力デジタル信号をアナログ信号に変換して前記１段目の積分器にフィードバックするデジタル／アナログ変換回路と、前記入力アナログ信号から前記デジタル／アナログ変換回路より出力されたアナログ信号を減算する減算器と、前記入力アナログ信号を直接前記加算器に入力させる第１のフィードフォワードパスと、前記１段目の積分器からの出力信号を前記加算器に直接入力する第２のフィードフォワードパスとを備えていることを特徴とする請求項８に記載のスイッチング電源回路。
【請求項１０】
前記減算器が、第１のスイッチを備え、前記入力アナログ信号と前記出力デジタル信号をデジタル／アナログ変換した信号との差分をとり、
前記１段目の積分器が、第２のスイッチと第１の容量と第１の演算増幅器とを含み、前記差分を積分した差分積分信号を出力し、
前記１段目の積分器が、第３のスイッチと第２の容量と第２の演算増幅器とを含み、前記１段目の積分器の出力を積分し、
前記加算器が、前記入力アナログ信号が第１のフィードフォワードパスより入力される第１の抵抗と前記１段目の積分器の出力が第２のフィードフォワードパスより入力される第２の抵抗と前記２段目の積分器の出力が入力される第３の抵抗と第３の演算増幅器と帰還抵抗とを備え、
前記量子化器が、コンパレータとフリップフロップとを備え、量子化基準信号と前記加算器の信号レベルを大小比較して量子化信号を出力し、
前記デジタル／アナログ変換回路が、２つの基準信号を選択する２つの第４のスイッチを備え、前記量子化信号である前記出力デジタル信号を帰還して前記量子化信号に同期して、前記出力デジタル信号の論理値に応じた基準信号を前記第４のスイッチにより選択し、前記出力デジタル信号をデジタル／アナログ変換した信号を生成することを特徴とする請求項９に記載のスイッチング電源回路。
【請求項１１】
前記フィードフォワード型ΔΣ変調回路の次数がＮ次（Ｎは３以上の整数）であることを特徴とする請求項２，３又は４に記載のスイッチング電源回路。
【請求項１２】
前記フィードフォワード型ΔΣ変調回路が、１段目からＮ段目までカスケード接続される１段目乃至Ｎ段目の積分器と、該Ｎ段目の積分器の出力側に接続された加算器と、該加算器の出力側に接続された量子化器と、該量子化器の出力側に接続され、該量子化器の出力デジタル信号をアナログ信号に変換して前記１段目の積分器にフィードバックするデジタル／アナログ変換回路と、前記入力アナログ信号から前記デジタル／アナログ変換回路より出力されたアナログ信号を減算する減算器と、前記入力アナログ信号を直接前記加算器に入力させる第１のフィードフォワードパスと、前記１段目の積分器から前記Ｎ−１段目までの出力信号を前記加算器に直接入力する第２乃至第Ｎのフィードフォワードパスとを備えていることを特徴とする請求項１１に記載のスイッチング電源回路。
【請求項１３】
前記フィードフォワード型ΔΣ変調回路は、連続時間フィードフォワード型ΔΣ変調回路であることを特徴とする請求項１に記載のスイッチング電源回路。
【請求項１４】
前記フィードフォワード型ΔΣ変調回路の信号伝達関数が１を含み、該フィードフォワード型ΔΣ変調回路より出力されるパルス密度変調信号に遅延が小さく、応答速度が早いことを特徴とする請求項１３に記載のスイッチング電源回路。
【請求項１５】
前記ＤＣ／ＤＣ変換回路の出力電圧に対応する分圧電圧との差分を増幅した誤差信号を前記フィードフォワード型ΔΣ変調回路に出力するエラーアンプと、前記フィードフォワード型ΔΣ変調回路より出力されたパルス密度変調信号が入力されるドライブ回路とを備えていることを特徴とする請求項１３又は１４に記載のスイッチング電源回路。
【請求項１６】
前記フィードフォワード型ΔΣ変調回路の次数が１次であることを特徴とする請求項１３，１４又は１５に記載のスイッチング電源回路。
【請求項１７】
前記フィードフォワード型ΔΣ変調回路が、低い周波数の入力アナログ信号を通過させる積分器と、該積分器の出力側に接続された加算器と、該加算器の出力側に接続された量子化器と、該量子化器の出力側に接続され、該量子化器の出力デジタル信号をアナログ信号に変換して前記積分器にフィードバックするデジタル／アナログ変換回路と、前記入力アナログ信号から前記デジタル／アナログ変換回路から出力されたアナログ信号を減算する減算器と、前記入力アナログ信号を直接前記加算器に入力させるフィードフォワードパスとを備えていることを特徴とする請求項１６に記載のスイッチング電源回路。
【請求項１８】
前記減算器が、第１及び第２の抵抗を備え、前記入力アナログ信号と前記出力デジタル信号をデジタル／アナログ変換した信号との差分をとり、
前記積分器が、容量と第１の演算増幅器とを備え、前記差分を積分した差分積分信号を出力し、
前記加算器が、前記入力アナログ信号が前記フィードフォワードパスにより入力される第３の抵抗と前記積分器の出力が入力される第４の抵抗と第２の演算増幅器と帰還抵抗とを備え、
前記量子化器が、コンパレータとフリップフロップとを備え、量子化基準信号と前記加算器の信号レベルを大小比較して量子化信号を出力し、
前記デジタル／アナログ変換回路が、２つの基準信号を選択する２つのスイッチを備え、前記量子化信号である前記出力デジタル信号を帰還して前記量子化信号に同期して、前記出力デジタル信号の論理値に応じた基準信号を前記スイッチにより選択し、前記出力デジタル信号をデジタル／アナログ変換した信号を生成するものであることを特徴とする請求項１７に記載のスイッチング電源回路。
【請求項１９】
前記フィードフォワード型ΔΣ変調回路の次数が２次であることを特徴とする請求項１３，１４又は１５に記載のスイッチング電源回路。
【請求項２０】
前記フィードフォワード型ΔΣ変調回路が、低い周波数の入力アナログ信号を通過させる１段目の積分器と、該１段目の積分器の出力側に接続された２段目の積分器と、該２段目の積分器の出力側に接続された加算器と、該加算器の出力側に接続された量子化器と、該量子化器の出力側に接続され、該量子化器の出力デジタル信号をアナログ信号に変換して前記１段目の積分器にフィードバックするデジタル／アナログ変換回路と、前記入力アナログ信号から前記デジタル／アナログ変換回路より出力されたアナログ信号を減算する減算器と、前記入力アナログ信号を直接前記加算器に入力させる第１のフィードフォワードパスと、前記１段目の積分器からの出力信号を前記加算器に直接入力する第２のフィードフォワードパスとを備えていることを特徴とする請求項１９に記載のスイッチング電源回路。
【請求項２１】
前記減算器が、第１及び第２の抵抗を備え、前記入力アナログ信号と前記出力デジタル信号をデジタル／アナログ変換した信号との差分をとり、
前記１段目の積分器が、第１の容量と第１の演算増幅器とを含み、前記差分を積分した差分積分信号を出力し、
前記２段目の積分器が、第２の容量と第２の演算増幅器とを含み、前記１段目の積分器の出力を積分し、
前記加算器が、前記入力アナログ信号が第１のフィードフォワードパスより入力される第３の抵抗と前記１段目の積分器の出力が第２のフィードフォワードパスより入力される第４の抵抗と前記２段目の積分器の出力が入力される第５の抵抗と第３の演算増幅器と帰還抵抗とを備え、
前記量子化器が、コンパレータとフリップフロップとを備え、量子化基準信号と前記加算器の信号レベルを大小比較して量子化信号を出力し、
前記デジタル／アナログ変換回路が、２つの基準信号を選択する２つのスイッチを備え、前記量子化信号である前記出力デジタル信号を帰還して前記量子化信号に同期して、前記出力デジタル信号の論理値に応じた基準信号を前記スイッチにより選択し、前記出力デジタル信号をデジタル／アナログ変換した信号を生成することを特徴とする請求項２０に記載のスイッチング電源回路。
【請求項２２】
前記フィードフォワード型ΔΣ変調回路の次数がＮ次（Ｎは３以上の整数）であることを特徴とする請求項１３，１４又は１５に記載のスイッチング電源回路。
【請求項２３】
前記フィードフォワード型ΔΣ変調回路が、１段目からＮ段目までカスケード接続される１段目乃至Ｎ段目の積分器と、該Ｎ段目の積分器の出力側に接続された加算器と、該加算器の出力側に接続された量子化器と、該量子化器の出力側に接続され、該量子化器の出力デジタル信号をアナログ信号に変換して前記１段目の積分器にフィードバックするデジタル／アナログ変換回路と、前記入力アナログ信号から前記デジタル／アナログ変換回路より出力されたアナログ信号を減算する減算器と、前記入力アナログ信号を直接前記加算器に入力させる第１のフィードフォワードパスと、前記１段目の積分器から前記Ｎ−１段目までの出力信号を前記加算器に直接入力する第２乃至第Ｎのフィードフォワードパスとを備えていることを特徴とする請求項２２に記載のスイッチング電源回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【公開番号】特開２０１３−１０２６３８（Ｐ２０１３−１０２６３８Ａ）
【公開日】平成２５年５月２３日（２０１３．５．２３）
【国際特許分類】
【出願番号】特願２０１１−２４５４６４（Ｐ２０１１−２４５４６４）
【出願日】平成２３年１１月９日（２０１１．１１．９）
【出願人】（５０４１４５３６４）国立大学法人群馬大学 (352)
【出願人】（３０３０４６２７７）旭化成エレクトロニクス株式会社 (840)
【Ｆターム（参考）】
【公開日】平成２５年５月２３日（２０１３．５．２３）
【国際特許分類】
【出願日】平成２３年１１月９日（２０１１．１１．９）
【出願人】（５０４１４５３６４）国立大学法人群馬大学 (352)
【出願人】（３０３０４６２７７）旭化成エレクトロニクス株式会社 (840)
【Ｆターム（参考）】
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