分子メモリ装置の製造方法
【課題】メモリ素子の状態が良好なクロスポイント構造の分子メモリ装置の製造方法を提供する。
【解決手段】実施形態に係る分子メモリ装置の製造方法は、第１方向に延びる複数本の第１配線を含む配線層を形成する工程と、前記配線層上に犠牲膜を形成する工程と、前記犠牲膜上に第２方向に延びる複数本の第１絶縁部材を形成する工程と、前記第１絶縁部材の側面上に前記第１配線とは異なる導電材料からなる第２配線を形成すると共に、前記犠牲膜における隣り合う前記第１絶縁部材間であって前記第２配線間の直下域に相当する部分を除去する工程と、隣り合う前記第１絶縁部材間であって前記第２配線間に複数本の第２絶縁部材を前記配線層に接するように形成する工程と、前記犠牲膜を除去することによりギャップを形成する工程と、前記ギャップ内に、前記第１配線及び前記第２配線のうちの一方に結合し他方には結合しない分子材料を形成する工程と、を備える。
【解決手段】実施形態に係る分子メモリ装置の製造方法は、第１方向に延びる複数本の第１配線を含む配線層を形成する工程と、前記配線層上に犠牲膜を形成する工程と、前記犠牲膜上に第２方向に延びる複数本の第１絶縁部材を形成する工程と、前記第１絶縁部材の側面上に前記第１配線とは異なる導電材料からなる第２配線を形成すると共に、前記犠牲膜における隣り合う前記第１絶縁部材間であって前記第２配線間の直下域に相当する部分を除去する工程と、隣り合う前記第１絶縁部材間であって前記第２配線間に複数本の第２絶縁部材を前記配線層に接するように形成する工程と、前記犠牲膜を除去することによりギャップを形成する工程と、前記ギャップ内に、前記第１配線及び前記第２配線のうちの一方に結合し他方には結合しない分子材料を形成する工程と、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、分子メモリ装置の製造方法に関する。
【背景技術】
【０００２】
従来より、大容量な不揮発性記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。これまでＮＡＮＤ型フラッシュメモリは、微細化により大容量化及び低コスト化を実現してきた。しかしながら、ＮＡＮＤ型フラッシュメモリの微細化は限界に近づいている。そこで、近年、ＮＡＮＤ型フラッシュメモリ以外の記憶装置の開発が進められている。
【０００３】
その一つとして、メモリ素子として分子を用いた分子メモリ装置が提案されている。分子メモリ装置においては、下層電極と上層電極との間に分子が配置されており、分子の状態を制御することによって、下層電極と上層電極との間の電気抵抗値を異ならせて、データを記憶する。このような分子メモリ装置の記憶密度を増加させるためには、クロスポイント構造を作製してメモリ素子を３次元的に積層させることが効果的である。しかしながら、メモリ素子の状態が良好なクロスポイント構造の分子メモリ装置を製造することは困難である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許出願公開第２００７／００４５６１５号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、メモリ素子の状態が良好なクロスポイント構造の分子メモリ装置の製造方法を提供することである。
【課題を解決するための手段】
【０００６】
実施形態に係る分子メモリ装置の製造方法は、第１方向に延びる複数本の第１配線を含む配線層を形成する工程と、前記配線層上に犠牲膜を形成する工程と、前記犠牲膜上に、前記第１方向に対して交差した第２方向に延び、前記犠牲膜とは異なる絶縁材料からなる複数本の第１絶縁部材を形成する工程と、前記第１絶縁部材の側面上に、前記第１配線とは異なる導電材料からなる第２配線を形成すると共に、前記犠牲膜における隣り合う前記第１絶縁部材間であって前記第２配線間の直下域に相当する部分を除去する工程と、隣り合う前記第１絶縁部材間であって、前記第２配線間に、前記犠牲膜とは異なる絶縁材料からなる複数本の第２絶縁部材を、前記配線層に接するように形成する工程と、前記犠牲膜を除去することにより、ギャップを形成する工程と、前記ギャップ内に、前記第１配線及び前記第２配線のうちの一方に結合し、他方には結合しない分子材料を形成する工程と、を備える。
【図面の簡単な説明】
【０００７】
【図１】（ａ）及び（ｂ）は、実施形態に係る分子メモリ装置の製造方法を例示する工程斜視図である。
【図２】（ａ）及び（ｂ）は、実施形態に係る分子メモリ装置の製造方法を例示する工程斜視図である。
【図３】（ａ）及び（ｂ）は、実施形態に係る分子メモリ装置の製造方法を例示する工程斜視図である。
【図４】（ａ）及び（ｂ）は、実施形態に係る分子メモリ装置の製造方法を例示する工程斜視図である。
【図５】（ａ）及び（ｂ）は、実施形態に係る分子メモリ装置の製造方法を例示する工程斜視図である。
【図６】実施形態に係る分子メモリ装置の製造方法を例示する工程断面図である。
【図７】実施形態に係る分子メモリ装置の製造方法を例示する工程断面図である。
【図８】実施形態に係る分子メモリ装置の製造方法を例示する工程断面図である。
【図９】実施形態に係る分子メモリ装置の製造方法を例示する工程斜視図である。
【図１０】（ａ）はエアギャップとビアホールとの関係を例示する模式的平面図であり、（ｂ）はその模式的断面図である。
【図１１】実施形態に係る分子メモリ装置を例示する斜視図である。
【図１２】実施形態に係る分子メモリ装置を例示する断面図である。
【図１３】（ａ）及び（ｂ）は、実施形態に係る分子メモリ装置を例示する断面図である。
【図１４】実施形態に係る分子メモリ装置の導電部分を例示する斜視図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照しつつ、本発明の実施形態について説明する。
図１（ａ）及び（ｂ）、図２（ａ）及び（ｂ）、図３（ａ）及び（ｂ）、図４（ａ）及び（ｂ）、図５（ａ）及び（ｂ）は、本実施形態に係る分子メモリ装置の製造方法を例示する工程斜視図であり、
図６〜図８は、本実施形態に係る分子メモリ装置の製造方法を例示する工程断面図であり、
図９は、本実施形態に係る分子メモリ装置の製造方法を例示する工程斜視図であり、
図１０（ａ）はエアギャップとビアホールとの関係を例示する模式的平面図であり、（ｂ）はその模式的断面図であり、
図１１は、本実施形態に係る分子メモリ装置を例示する斜視図であり、
図１２並びに図１３（ａ）及び（ｂ）は、本実施形態に係る分子メモリ装置を例示する断面図であり、
図１４は、本実施形態に係る分子メモリ装置の導電部分を例示する斜視図である。
【０００９】
なお、図１〜図６、図９、図１１、図１３は、メモリセルが形成されるクロスポイント構造部を示し、
図７、図８、図１２は、ビアコンタクトの周辺を示し、
図１０及び図１４は、クロスポイント構造部及びビアコンタクトの双方を示す。
本実施形態は、分子メモリ装置の製造方法の実施形態である。
【００１０】
先ず、図１（ａ）に示すように、シリコン基板１０を用意する。次に、シリコン基板１０の上面にｎチャネル形ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor：金属酸化物半導体電界効果トランジスタ）（ＮＭＯＳ）及びｐチャネル形ＭＯＳＦＥＴ（ＰＭＯＳ）を形成する。次に、シリコン基板１０上に多層配線層１１を形成する。これにより、シリコン基板１０及び多層配線層１１に、ＮＭＯＳ及びＰＭＯＳを組み合わせた駆動回路（図示せず）が形成される。多層配線層１１上には、駆動回路に接続された電極パッド１２（図７参照）を形成する。なお、後述する図１（ｂ）〜図５（ｂ）においては、シリコン基板１０及び多層配線層１１を省略している。
【００１１】
次に、多層配線層１１上に、層間絶縁膜として、例えばＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition：低圧化学気相成長）法により、シリコン酸化膜１３を形成する。次に、例えばＬＰＣＶＤ法又はＰＣＶＤ（Plasma CVD：プラズマＣＶＤ）法により、シリコン窒化膜を形成する。次に、リソグラフィー法を用いて、シリコン窒化膜上に、フォトレジストのＬＳ（ラインアンドスペース）パターン（図示せず）を形成する。このとき、ＬＳパターンの配列周期をａとする。次に、このフォトレジストをマスクとしてＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）等の異方性エッチングを施し、シリコン窒化膜をＬＳパターンに加工する。これにより、シリコン酸化膜１３上に、一方向に延び、周期的に配列された複数本のライン状のシリコン窒化部材１４が形成される。
【００１２】
次に、シリコン窒化部材１４をスリミングし、幅を細くする。例えば、各シリコン窒化部材１４の幅を（１／４）ａとし、隣り合うシリコン窒化部材１４間の距離、すなわち、スペース領域の幅を（３／４）ａとする。これにより、後の工程において、配線の幅とスペースの幅が等しくなる。
【００１３】
次に、図１（ｂ）に示すように、例えばＣＶＤ法により、金属膜を全面に均一な膜厚で成膜する。このとき、金属膜の膜厚は（１／４）ａとする。金属膜の材料には、例えば、ＣＶＤ法によって容易に成膜できるタングステンを用いる。また、金属膜の材料によっては、金属膜を成膜する前に、シード層を形成してもよい。このシード層は、金属の拡散を抑制するバリアメタル層としても機能する。例えば、金属膜の材料をタングステンとする場合は、シード層の材料はチタン窒化物とすることができる。
【００１４】
次に、ＲＩＥを行い、金属膜をエッチバックする。これにより、金属膜のうち、シリコン酸化膜１３の上面上に形成された部分及びシリコン窒化部材１４の上面上に形成された部分が除去され、シリコン窒化部材１４の側面上に形成された部分が残留する。この結果、シリコン窒化部材１４の側面上に、金属からなり、幅が約（１／４）ａのスペーサ形状のメタル配線１５が形成される。このとき、メタル配線１５間のスペース領域の幅も約（１／４）ａとなる。なお、上述のシード層を形成した場合は、金属膜を加工する際に、スペース領域からシード層も除去する。
【００１５】
次に、図２（ａ）に示すように、異方性ＣＶＤ法、例えば、ＨＤＰ（High Density Plasma：高密度プラズマ）−ＣＶＤ法によりシリコン酸化物を堆積させて、シリコン窒化部材１４及びメタル配線１５を覆うように、全面にシリコン酸化膜を成膜する。次に、シリコン窒化部材１４及びメタル配線１５をストッパとした平坦化処理、例えばＣＭＰ（Chemical Mechanical Polishing：化学的機械研磨）を施すことにより、シリコン酸化膜におけるシリコン窒化部材１４及びメタル配線１５の上面上に形成された部分を除去する。これにより、隣り合うシリコン窒化部材１４間であって、メタル配線１５間の空間に、シリコン酸化部材１６が埋め込まれる。このようにして、シリコン窒化部材１４、メタル配線１５及びシリコン酸化部材１６からなる配線層２０が形成される。なお、上述の如く、メタル配線１５間のスペース領域の幅は約（１／４）ａであるから、メタル配線１５間に埋め込まれたシリコン酸化部材１６の幅も、約（１／４）ａとなる。
【００１６】
次に、図２（ｂ）に示すように、配線層２０上に、例えば、ランタンアルミニウムシリケート（ＬａＡｌＳｉＯ）からなる犠牲膜２１を形成する。犠牲膜２１は、後の工程において除去されることにより、メモリ材料となる分子が配置されるためのエアギャップとなる。犠牲膜２１の膜厚は、後述する分子材料３３（図１１参照）の長さとほぼ等しくする。また、犠牲膜２１の材料は、他の材料との間で十分な選択比をもつウェットエッチングによって除去できる材料とする。本実施形態においては、シリコン酸化物に対するウェットエッチングの選択比が極めて大きいＬａＡｌＳｉＯを用いる。
【００１７】
次に、図３（ａ）に示すように、犠牲膜２１上にシリコン窒化膜を形成する。次に、シリコン窒化部材１４と同様な方法により、シリコン窒化膜をＬＳパターンに加工すると共に、スリミングすることにより、複数本のライン状のシリコン窒化部材２４を形成する。このとき、シリコン窒化部材２４が延びる方向は、シリコン窒化部材１４が延びる方向に対して交差、例えば直交した方向とする。シリコン窒化部材２４の幅は（１／４）ａとし、シリコン窒化部材２４間の距離は（３／４）ａとする。なお、シリコン窒化部材２４の加工は、犠牲膜２１との間の選択比が高い方法によって行うことが望ましい。犠牲膜２１が削られると、後の工程においてエアギャップを形成することが困難になるからである。
【００１８】
次に、図３（ｂ）に示すように、メタル配線１５と同様に、金属膜を成膜し、エッチバックすることにより、シリコン窒化部材２４の側面上にメタル配線２５を形成する。但し、メタル配線２５の材料は、メタル配線１５の材料とは異ならせる。例えば、メタル配線２５はモリブデンにより形成する。また、金属膜をエッチバックしてメタル配線２５を形成する際には、犠牲膜２１もエッチングする。これにより、シリコン窒化部材２４及びメタル配線２５をマスクとして、犠牲膜２１における隣り合うシリコン窒化部材２４間であってメタル配線２５間の直下域に相当する部分が、エッチングされて除去される。この結果、隣り合うシリコン窒化部材２４間に一対のメタル配線２５が配置され、この一対のメタル配線２５間には、上方に開口した空間が形成され、この空間の底面においては、犠牲膜２１が除去されて、配線層２０が露出する。
【００１９】
次に、上述のシリコン酸化部材１６と同様に、全面にシリコン酸化膜を堆積させ、ＣＭＰ等の平坦化処理を施すことにより、メタル配線２５間にシリコン酸化部材２６を埋め込む。このとき、シリコン酸化部材２６の直下域においては、犠牲膜２１が除去されているため、シリコン酸化部材２６の下端は配線層２０を構成する各部材、すなわち、シリコン窒化部材１４、メタル配線１５及びシリコン酸化部材１６に接触する。すなわち、隣り合うシリコン窒化部材２４間であって、メタル配線２５間に、犠牲膜２１及びシリコン窒化部材２４とは異なる絶縁材料によって形成された複数本のシリコン酸化部材２６が、配線層２０に接するように形成される。シリコン窒化部材２４、メタル配線２５及びシリコン酸化部材２６により、配線層３０が形成される。
【００２０】
次に、図４（ａ）に示すように、配線層３０上に犠牲膜３１を形成する。犠牲膜３１は、犠牲膜２１と同様に、ランタンアルミニウムシリケート（ＬａＡｌＳｉＯ）により形成する。
【００２１】
次に、図４（ｂ）〜図５（ｂ）に示すように、犠牲膜３１上に、再び配線層２０を形成する。
すなわち、図４（ｂ）に示すように、犠牲膜３１上に、複数本のシリコン窒化部材１４を形成する。このとき、これらのシリコン窒化部材１４が延びる方向は、下層の配線層２０におけるシリコン窒化部材１４が延びる方向と同じとなる。
【００２２】
次に、図５（ａ）に示すように、全面にタングステン膜を堆積させ、エッチバックすることにより、シリコン窒化部材１４の側面上にメタル配線１５を形成する。このとき、シリコン窒化部材１４及びメタル配線１５をマスクとしてエッチングを行い、犠牲膜３１を選択的に除去する。これにより、犠牲膜３１における隣り合うシリコン窒化部材１４間であってメタル配線１５間の直下域に相当する部分が除去される。
【００２３】
次に、図５（ｂ）に示すように、全面にシリコン酸化膜を堆積させ、平坦化処理を施すことにより、メタル配線１５間にシリコン酸化部材１６を形成する。シリコン酸化部材１６の直下域においては、犠牲膜３１が除去されているため、シリコン酸化部材１６は配線層３０に接触する。このようにして、犠牲膜３１上に配線層２０が形成される。以下、同様にして、配線層３０及び配線層２０を交互に積層する。
【００２４】
図６に示すように、この段階においては、配線層２０に属する下層のメタル配線１５上に、配線層３０に属する上層のメタル配線２５が配置されており、メタル配線２５間には、交互に、シリコン窒化部材２４及びシリコン酸化部材２６が配置されている。メタル配線２５が延びる方向は、メタル配線１５が延びる方向に対して直交している。そして、シリコン窒化部材２４及びメタル配線２５と、配線層２０との間には、犠牲膜２１が介在している。一方、シリコン酸化部材２６は配線層２０に接しているため、これらの間には犠牲膜２１は介在していない。このようにして、配線層２０及び３０からなる積層体においては、それぞれ複数本のメタル配線１５及びメタル配線２５によって、犠牲膜２１及び３１を内包したクロスポイント構造が構成される。
【００２５】
なお、図１〜図５においては、各部材の形状を直方体で示したが、図６においては、実際の形状に近い形状を示している。例えば、犠牲膜２１の側面は傾斜しており、メタル配線２５の上部は上端に向けて細くなっている。これにより、シリコン酸化部材２６の下端部は細く、上端部は太くなっている。
【００２６】
また、図７に示すように、上方から見て、電極パッド１２は、上述のクロスポイント構造部の外部に配置されている。そして、メタル配線１５及び２５を、電極パッド１２の直上域まで引き出す。メタル配線１５及び２５は、電極パッド１２の直上域近傍において、相互に少しずつ位置をずらして形成する。更に、各メタル配線１５は、シリコン窒化部材１４及びシリコン酸化部材１６によって挟まれるようにし、各メタル配線２５は、シリコン窒化部材２４及びシリコン酸化部材２６によって挟まれるようにする。
【００２７】
次に、図８に示すように、ＲＩＥ等の異方性エッチングを施すことにより、配線層２０及び３０における電極パッド１２の直上域を含む部分に、電極パッド１２に到達するように、１本以上のビアホール４１を形成する。このＲＩＥは、金属及びシリコン窒化物のエッチング速度に対してシリコン酸化物のエッチング速度が高くなるような条件で行う。
【００２８】
例えば、エッチングガスとして、ＣＦ４ガス、ＣＨＦ３ガス、又はＣ２Ｆ６ガス等のフッ素系のガスを用いる。ＣＦ４ガスを例にとると、プラズマ中において、ＣＦ４ガスが下記化学式（１）の反応により分解され、発生したフッ素原子及び二フッ化炭素が下記化学式（２）及び（３）に示すようにシリコン酸化物と反応し、発生したＳｉＦ４ガス、ＣＯガス等が系外に排出される。これらのガスは、例えばポンプにより、反応チャンバーから排出される。
ＣＦ４ → ２Ｆ＋ＣＦ２ （１）
ＳｉＯ２＋４Ｆ → ＳｉＦ４＋２Ｏ （２）
ＳｉＯ２＋２ＣＦ２ → ＳｉＦ４＋２ＣＯ （３）
【００２９】
このとき、ビアホール４１は、シリコン酸化膜中においては、下方に向かうほど連続的に細くなる。一方、シリコン窒化膜及びメタル配線はほとんどエッチングされないため、ビアホール４１は、シリコン窒化膜及びメタル配線に到達すると、これらを迂回するように、非連続的に細くなる。すなわち、ビアホール４１は、メタル配線に到達するたびに非連続的に細くなりながら、電極パッド１２に到達する。ビアホール４１は配線層２０及び３０を貫いて形成されるため、ビアホール４１の内面には、メタル配線及び犠牲膜が露出する。
【００３０】
次に、図８及び図９に示すように、ビアホール４１を介して薬液を流し込むことにより、犠牲膜２１及び３１をサイドエッチングして除去する。例えば、犠牲膜２１及び３１がランタンアルミニウムシリケート（ＬａＡｌＳｉＯ）によって形成されている場合には、酸性の薬液、例えば、フッ酸を含む薬液により、犠牲膜２１及び３１を溶解させる。これにより、犠牲膜２１及び３１が除去された後の空間が、エアギャップ３２となる。すなわち、配線層２０におけるシリコン窒化部材１４及びメタル配線１５の直下域、並びに、配線層３０におけるシリコン窒化部材２４及びメタル配線２５の直下域に、エアギャップ３２が形成される。このとき、配線層２０及び３０の積層体は、シリコン酸化部材１６及び２６によって支持される。これにより、メタル配線１５とメタル配線２５からなり、内部にエアギャップ３２が形成されたクロスポイント構造が作製される。
【００３１】
次に、メモリ素子となる分子材料３３（図１１参照）又はその部分を含む溶剤３４（図１０参照）を用意する。分子材料３３には、上述のクロスポイント構造を構成する２種類の配線、すなわち、メタル配線１５及び２５のうち、一方の配線に結合し、他方の配線には結合しないようなリンカーが一端に結合した直鎖状の分子を用いる。例えば、分子材料３３として、チオールリンカーを用いた自己組織化が可能な分子を用いる。溶剤３４には、このような分子材料３３、又は、上述のリンカーを起点として直鎖状に成長可能な分子材料３３の部分を含有させる。
【００３２】
そして、図１０（ａ）及び（ｂ）に示すように、この溶剤３４中に、シリコン基板１０、配線層２０及び３０等からなる中間構造体を浸漬する。これにより、溶剤３４がビアホール４１を介してエアギャップ３２内に進入し、配線層２０及び３０を構成する各部材に接触する。このとき、分子材料３３のリンカーは、一方のメタル配線のみに結合し、他方のメタル配線には結合しない。例えば、上述の如く、メタル配線１５をタングステンにより形成し、メタル配線２５をモリブデンにより形成し、分子材料３３をチオールリンカーを含む分子とした場合には、チオールリンカーはメタル配線２５に結合し、メタル配線１５には結合しない。このため、分子材料３３はメタル配線２５の露出面上に形成される。その後、エアギャップ３２内に注入された溶剤３４を、ビアホール４１を介して排出する。
【００３３】
これにより、図１１に示すように、エアギャップ３２におけるメタル配線２５の上下面上に、分子材料３３が形成される。これにより、エアギャップ３２のうち、メタル配線２５と配線層２０を構成する各部材との間に分子材料３３が配置される。一方、分子材料３３は、シリコン窒化部材１４及び２４、シリコン酸化部材１６及び２６、並びにメタル配線１５には結合しないため、シリコン窒化部材２４及びシリコン酸化部材２６と、配線層２０の各部材との間には分子材料３３が配置されない。このため、分子材料３３がメタル配線２５の上下面上に形成された後も、エアギャップ３２内には溶剤３４の流通経路が確保される。これにより、エアギャップ３２の手前側から分子材料３３が形成されても、エアギャップ３２が目詰まりすることなく、エアギャップ３２の最深部まで溶剤３４を進入させることができる。なお、メタル配線２５の上面上に形成されたエアギャップ３２においては、分子材料３３がこのエアギャップ３２を横切る領域に形成されるが、この領域の幅は狭いため、溶剤３４が通過可能である。
【００３４】
次に、図１２に示すように、ビアホール４１の内面上に、例えばチタン層及びチタン窒化層の２層からなるバリアメタル層４２を形成する。次に、ビアホール４１内にタングステンを埋め込んで、ビアコンタクト４３を形成する。ビアコンタクト４３は、電極パッド１２及び上下方向に一列に配列されたメタル配線１５又は２５に接続される。このとき、バリアメタル層４２及びビアコンタクト４３を形成する金属材料がエアギャップ３２内に侵入する可能性もあるが、クロスポイント構造部に到達することはなく、問題は生じない。このようにして、本実施形態に係る分子メモリ装置１が製造される。
【００３５】
図１１〜図１４に示すように、分子メモリ装置１においては、シリコン基板１０上に多層配線層１１が形成されている。シリコン基板１０及び多層配線層１１には、ＰＭＯＳ及びＮＭＯＳを含む駆動回路（図示せず）が形成されている。多層配線層１１上には、層間絶縁膜としてシリコン酸化膜１３が形成されている。
【００３６】
シリコン酸化膜１３上には、配線層２０と配線層３０とが交互に積層されている。配線層２０においては、例えばタングステンからなる複数本のメタル配線１５が、相互に平行に且つ略周期的に配列されており、メタル配線１５間には、交互に、シリコン窒化部材１４及びシリコン酸化部材１６が設けられている。同様に、配線層３０においては、例えばモリブデンからなる複数本のメタル配線２５が、相互に平行に且つ略周期的に配列されており、メタル配線２５間には、交互に、シリコン窒化部材２４及びシリコン酸化部材２６が設けられている。メタル配線２５が延びる方向は、メタル配線１５が延びる方向に対して交差、例えば直交している。このように、分子メモリ装置１においては、それぞれ複数本のメタル配線１５及び２５からなるクロスポイント構造が形成されている。
【００３７】
配線層２０においては、シリコン酸化部材１６のみが下層の配線層３０に接しており、シリコン窒化部材１４及びメタル配線１５と下層の配線層３０との間にはエアギャップ３２が形成されている。同様に、配線層３０においては、シリコン酸化部材２６のみが下層の配線層２０に接しており、シリコン窒化部材２４及びメタル配線２５と下層の配線層２０との間にはエアギャップ３２が形成されている。そして、エアギャップ３２におけるメタル配線２５の上下面上には、分子材料３３が形成されている。分子材料３３のうち、メタル配線２５とメタル配線１５との間に介在した分子材料３３が、メモリ素子となる。これにより、分子メモリ装置１においては、メタル配線１５とメタル配線２５との最近接点毎に、メモリセルが形成されている。
【００３８】
一方、多層配線層１１の上面上におけるクロスポイント構造部から外れた領域には、駆動回路に接続された電極パッド１２が形成されている。電極パッド１２上には、ビアコンタクト４３が設けられており、電極パッド１２に接続されている。ビアコンタクト４３の表面は、バリアメタル層４２によって被覆されている。メタル配線１５及び２５は、クロスポイント構造部から電極パッド１２の直上域まで引き出されており、ビアコンタクト４３に接続されている。ビアコンタクト４３は、メタル配線１５又は２５に引っ掛かるように形成されることにより、メタル配線１５又は２５に接続されている。また、エアギャップ３２はビアコンタクト４３まで到達している。
【００３９】
本実施形態に係る分子メモリ装置１においては、メタル配線１５及び２５をワード線及びビット線として使用し、各ワード線と各ビット線との間に配置された分子材料３３を、メモリ素子兼整流素子として使用する。例えば、メタル配線２５の正電位を印加し、メタル配線１５に負電位を印加すると、メタル配線２５の上下面に結合した分子材料３３がメタル配線１５に到達し、このメタル配線２５とメタル配線１５との間が低抵抗状態となる。また、メタル配線２５に負電位を印加し、メタル配線１５に正電位を印加すると、分子材料３３がメタル配線１５から離れ、このメタル配線２５とメタル配線１５との間が高抵抗状態となる。これにより、各メタル配線２５と各メタル配線１５との最近接点毎に、１ビットの情報を記憶することができる。また、メタル配線２５とメタル配線１５との間に読出電流を流すことにより抵抗値を検出し、記憶された情報を読み出すことができる。このとき、読出電流は、メタル配線２５からメタル配線１５に向かう方向には流れるが、その逆方向には流れない。
【００４０】
次に、本実施形態の作用効果について説明する。
本実施形態においては、図１〜図７に示す工程において、犠牲膜２１及び犠牲膜３１を介して配線層２０及び配線層３０を交互に積層させた後、図８及び図９に示す工程において、犠牲膜２１及び３２を除去することにより、内部にエアギャップ３２が形成されたクロスポイント構造を作製する。その後、図１０及び図１１に示すように、エアギャップ３２内に溶剤３４を侵入させることにより、メタル配線２５の上下面上に分子材料３３を形成する。このように、本実施形態によれば、クロスポイント構造の作製後に、１回の工程で分子材料３３を形成することができる。これにより、分子材料３３の形成工程数を低減できると共に、分子材料３３の形成後に熱処理の影響を受けることが少なくなり、分子材料３３に印加されるダメージを軽減できる。また、分子メモリ装置１全体において、分子材料３３を均一に形成することができる。更に、クロスポイント構造を作製した後に分子材料３３を形成しているため、分子材料３３の間にメタル配線を形成する金属材料が侵入することがない。これらの理由により、本実施形態に係る分子メモリ装置１においては、メモリ素子としての分子材料３３の状態が良好且つ均一である。
【００４１】
これに対して、第１の配線層、分子材料層、第２の配線層及び分子材料層を繰り返し形成して、分子メモリ装置を製造することも考えられる。しかしながら、この場合は、配線層を形成する度に分子材料層を形成する必要があるため、工程数が多くなる。また、分子材料層を形成した後、配線層を形成しているため、形成された分子材料が熱処理の影響を受け、損傷する可能性がある。更に、製造プロセスの初期に形成された下層の分子材料層と、製造プロセスの終期に形成された上層の分子材料層との間で、特性が異なってしまう可能性もある。更にまた、分子材料層の分子材料間に配線材料が入り込み、上下に配列された配線同士が短絡してしまう可能性がある。このため、メモリ素子の状態を良好に保ったまま、分子メモリ装置を製造することが困難である。
【００４２】
また、本実施形態においては、図９に示す工程において、ビアホール４１を形成した後、ビアホール４１を介して薬液を流し込むことにより犠牲膜２１及び３１を除去してエアギャップ３２を形成し、図１０に示す工程において、ビアホール４１を介して溶剤３４を流し込むことによりエアギャップ３２内に分子材料３３を形成し、その後、図１２に示す工程において、ビアホール４１内にビアコンタクト４３を形成している。このように、ビアホール４１を利用して薬液及び溶剤を注入することにより、エアギャップ３２及び分子材料３３を形成するための工程数を削減することができる。
【００４３】
更に、本実施形態においては、犠牲膜２１及び３１をランタンアルミニウムシリケート（ＬａＡｌＳｉＯ）により形成し、犠牲膜２１及び３１を除去するための薬液として、フッ酸等を含む酸性の薬液を使用している。ランタンアルミニウムシリケートは酸性の薬液に対する溶解速度が高く、一方、シリコン酸化物及びシリコン窒化物、並びに、タングステン及びモリブデンは酸性の薬液に対する溶解速度が低いため、酸性の薬液を用いてウェットエッチングを行うことにより、犠牲膜２１及び３１を高い選択性で除去することができる。この結果、ミリメートルオーダーの長距離にわたって、エアギャップ３２を形成することができる。
【００４４】
更にまた、本実施形態においては、各段のメタル配線１５を電極パッド１２上における相互にずれた位置に引き出し、各段のメタル配線２５を他の電極パッド１２上における相互にずれた位置に引き出し、各メタル配線の両側にシリコン窒化部材及びシリコン酸化部材を配置した上で、シリコン酸化物のエッチング速度がシリコン窒化物及び金属材料のエッチング速度よりも著しく高くなるような条件で異方性エッチングを施して、ビアホール４１を形成している。これにより、ビアホール４１を、各段のメタル配線の片側に引っ掛けるように形成して、電極パッド１２に到達させることができる。この結果、少数のビアホール４１を介して各段のエアギャップ３２を形成し、各エアギャップ３２内に分子材料３３を形成することができる。また、上下方向に配列された各段のメタル配線を１本のビアコンタクト４３を介して電極パッド１２に共通接続することができる。これにより、ビアコンタクト４３の本数を低減することができ、分子メモリ装置１の小型化を図ることができる。
【００４５】
なお、本実施形態においては、メタル配線１５をタングステンにより形成し、メタル配線２５をモリブデンにより形成する例を示したが、これには限定されない。メタル配線の材料は、分子材料が一方に結合し他方に結合しないような組合せであればよい。例えば、メタル配線の材料は、チタン窒化物とモリブデンの組合せであってもよい。すなわち、メタル配線１５をチタン窒化物によって形成してもよい。
【００４６】
また、本実施形態においては、犠牲膜２１及び３１をランタンアルミニウムシリケートにより形成する例を示したが、これには限定されない。犠牲膜の材料は、他の部材との間でエッチング選択比がとれるものであればよい。例えば、犠牲膜は有機材料によって形成してもよい。
【００４７】
更に、本実施形態においては、各配線層を構成する絶縁部材として、シリコン窒化部材及びシリコン酸化部材を用いる例を示したが、これには限定されない。これらの絶縁部材は、絶縁性が高く、図８に示すエッチング工程において、一方の絶縁部材をエッチングする際に他方の絶縁部材がエッチングされにくい組合せであればよく、更に、図２（ａ）に示す工程において、一方の絶縁部材に対してＣＭＰ等の平坦化処理を施す際に、他方の絶縁部材がストッパとなるような組合せであることが好ましい。
【００４８】
更にまた、本実施形態においては、メタル配線の幅とメタル配線間のスペース領域の幅がほぼ等しくなる例を示したが、これには限定されない。更にまた、図１１等においては、２段の配線層２０と１段の配線層３０のみを図示しているが、配線層２０及び３０は交互に積層されていればよく、その段数は任意である。
【００４９】
更にまた、本実施形態においては、ビアホール４１を介して犠牲膜２１及び３１を除去してエアギャップ３２を形成し、エアギャップ３２内に分子材料３３を形成する例を示したが、これには限定されない。例えば、配線層２０及び３０に、ビアホール以外のホール又はトレンチ等の貫通部を形成し、この貫通部を介して、犠牲膜の除去及び分子材料の形成を行ってもよい。なお、「貫通部」の概念には、２本以上のホール及びトレンチ等も含まれる。ホール又はトレンチが複数本形成されている場合には、各ホール又はトレンチの内面に全ての犠牲膜が露出している必要はなく、各犠牲膜がいずれかのホール又はトレンチの内面に露出していればよい。
【００５０】
以上説明した実施形態によれば、メモリ素子の状態が良好なクロスポイント構造の分子メモリ装置の製造方法を実現することができる。
【００５１】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
【００５２】
本発明は、以下の態様を含む。
（付記１）
タングステンからなり第１方向に延びる複数本の第１配線を含む第１配線層を形成する工程と、
前記第１配線層上にランタンアルミニウムシリケートからなる第１犠牲膜を形成する工程と、
前記第１犠牲膜上に、前記第１方向に対して直交した第２方向に延びる複数本の第２配線を含む第２配線層を形成する工程と、
前記第２配線層上に、ランタンアルミニウムシリケートからなる第２犠牲膜を形成する工程と、
前記第２犠牲膜上に、前記第１方向に延びる複数本の第３配線を含む第３配線層を形成する工程と、
前記第２配線層及び前記第３配線層を貫通し、その内面に、前記第１犠牲膜及び前記第２犠牲膜並びに前記第２配線が露出した１本以上のビアホールを形成する工程と、
前記ビアホールを介して、前記第１犠牲膜及び前記第２犠牲膜をフッ酸を含む薬液によって溶解させることにより、ギャップを形成する工程と、
前記ギャップ内に、チオールリンカーを含む分子を含む溶剤を進入させることにより、前記ギャップ内に分子材料を形成する工程と、
を備え、
前記第２配線層を形成する工程は、
前記第１犠牲膜上に、前記第２方向に延びる複数本の第１のシリコン窒化部材を形成する工程と、
前記第１のシリコン窒化部材の側面上に、モリブデンからなる第２配線を形成すると共に、前記第１犠牲膜における隣り合う前記第１のシリコン窒化部材間であって前記第２配線間の直下域に相当する部分を除去する工程と、
隣り合う前記第１のシリコン窒化部材間であって前記第２配線間に、複数本の第１のシリコン酸化部材を前記第１配線層に接するように形成する工程と、
を有し、
前記第３配線層を形成する工程は、
前記第２犠牲膜上に、前記第１方向に延びる複数本の第２のシリコン窒化部材を形成する工程と、
前記第２のシリコン窒化部材の側面上に、タングステンからなる第３配線を形成すると共に、前記第２犠牲膜における隣り合う前記第２のシリコン窒化部材間であって前記第３配線間の直下域に相当する部分を除去する工程と、
隣り合う前記第２のシリコン窒化部材間であって前記第３配線間に、複数本の第２のシリコン酸化部材を前記第２配線層に接するように形成する工程と、
を有し、
前記第１犠牲膜を形成する工程、前記第２配線層を形成する工程、前記第２犠牲膜を形成する工程、及び前記第３配線層を形成する工程を、複数回繰り返し、
前記ビアホールを形成する工程においては、全ての前記第２配線層及び全ての前記第３配線層を貫通するように前記ビアホールを形成する分子メモリ装置の製造方法。
【００５３】
（付記２）
第１方向に延びる複数本の第１配線を含む第１配線層を形成する工程と、
前記第１配線層上に第１犠牲膜を形成する工程と、
前記第１犠牲膜上に、前記第１方向に対して交差した第２方向に延びる複数本の第２配線を含む第２配線層を形成する工程と、
前記第２配線層上に、第２犠牲膜を形成する工程と、
前記第２犠牲膜上に、前記第１方向に延びる複数本の第３配線を含む第３配線層を形成する工程と、
前記第２配線層及び前記第３配線層を貫通し、その内面に前記第１犠牲膜及び前記第２犠牲膜が露出した貫通部を形成する工程と、
前記貫通部を介して、前記第１犠牲膜及び前記第２犠牲膜を除去することにより、ギャップを形成する工程と、
前記ギャップ内に、前記第１配線及び前記第３配線、並びに、前記第２配線のうちの一方に結合し、他方には結合しない分子材料を形成する工程と、
を備え、
前記第２配線層を形成する工程は、
前記第１犠牲膜上に、前記第２方向に延び、前記第１犠牲膜とは異なる絶縁材料からなる複数本の第１絶縁部材を形成する工程と、
前記第１絶縁部材の側面上に、前記第１配線とは異なる導電材料からなる第２配線を形成すると共に、前記第１犠牲膜における隣り合う前記第１絶縁部材間であって前記第２配線間の直下域に相当する部分を除去する工程と、
隣り合う前記第１絶縁部材間であって前記第２配線間に、前記第１犠牲膜とは異なる絶縁材料からなる複数本の第２絶縁部材を、前記第１配線層に接するように形成する工程と、
を有し、
前記第３配線層を形成する工程は、
前記第２犠牲膜上に、前記第１方向に延び、前記第２犠牲膜とは異なる絶縁材料からなる複数本の第３絶縁部材を形成する工程と、
前記第３絶縁部材の側面上に、前記第２配線とは異なる導電材料からなる第３配線を形成すると共に、前記第２犠牲膜における隣り合う前記第３絶縁部材間であって前記第３配線間の直下域に相当する部分を除去する工程と、
隣り合う前記第３絶縁部材間であって前記第３配線間に、前記第２犠牲膜とは異なる絶縁材料からなる複数本の第４絶縁部材を、前記第２配線層に接するように形成する工程と、
を有した分子メモリ装置の製造方法。
【００５４】
（付記３）
前記第１犠牲膜を形成する工程、前記第２配線層を形成する工程、前記第２犠牲膜を形成する工程、及び前記第３配線層を形成する工程を、複数回繰り返し、
前記貫通部を形成する工程においては、全ての前記第２配線層及び全ての前記第３配線層が内面に露出するように前記貫通部を形成する付記２記載の分子メモリ装置の製造方法。
【００５５】
（付記４）
第１方向に延びる複数本の第１配線を含む配線層を形成する工程と、
前記配線層上に犠牲膜を形成する工程と、
前記犠牲膜上に、前記第１方向に対して交差した第２方向に延び、前記犠牲膜とは異なる絶縁材料からなる複数本の第１絶縁部材を形成する工程と、
前記第１絶縁部材の側面上に、前記第１配線とは異なる導電材料からなる第２配線を形成すると共に、前記犠牲膜における隣り合う前記第１絶縁部材間であって前記第２配線間の直下域に相当する部分を除去する工程と、
隣り合う前記第１絶縁部材間であって前記第２配線間に、前記犠牲膜とは異なる絶縁材料からなる複数本の第２絶縁部材を、前記配線層に接するように形成する工程と、
前記犠牲膜を除去することにより、ギャップを形成する工程と、
前記ギャップ内に、前記第１配線及び前記第２配線のうちの一方に結合し、他方には結合しない分子材料を形成する工程と、
を備えた分子メモリ装置の製造方法。
【００５６】
（付記５）
前記分子材料を形成する工程は、前記ギャップ内に前記分子材料又はその部分を含む溶剤を進入させる工程を有する付記４記載の分子メモリ装置の製造方法。
【００５７】
（付記６）
前記分子材料は、前記第１絶縁部材及び前記第２絶縁部材には結合しない付記４または５に記載の分子メモリ装置の製造方法。
【００５８】
（付記７）
前記第１絶縁部材、前記第２配線及び前記第２絶縁部材からなる他の配線層、並びに、前記配線層に、その内面に前記犠牲膜が露出するように、貫通部を形成する工程と、
をさらに備え、
前記犠牲膜の除去及び前記分子材料の形成は、前記貫通部を介して行う付記４〜６のいずれか１つに記載の分子メモリ装置の製造方法。
【００５９】
（付記８）
前記貫通部は、その内面に前記第２配線が露出する１本以上のビアホールである付記７記載の分子メモリ装置の製造方法。
【００６０】
（付記９）
前記第１絶縁部材、前記第２配線及び前記第２絶縁部材からなる他の配線層上に、他の犠牲膜を形成する工程と、
前記他の犠牲膜上に、前記第１方向に延び、前記他の犠牲膜とは異なる絶縁材料からなる複数本の第３絶縁部材を形成する工程と、
前記第３絶縁部材の側面上に、前記第２配線とは異なる導電材料からなる第３配線を形成すると共に、前記他の犠牲膜における隣り合う前記第３絶縁部材間であって前記第３配線間の直下域に相当する部分を除去する工程と、
隣り合う前記第３絶縁部材間であって前記第３配線間に、前記他の犠牲膜とは異なる絶縁材料からなる複数本の第４絶縁部材を、前記他の配線層に接するように形成する工程と、
をさらに備え、
前記ギャップを形成する工程において、前記他の犠牲膜も除去することにより、他のギャップも形成し、
前記分子材料を形成する工程において、前記他のギャップ内にも前記分子材料を形成する付記４〜８のいずれか１つに記載の分子メモリ装置の製造方法。
【００６１】
（付記１０）
前記犠牲膜を形成する工程、前記他の配線層を形成する工程、前記他の犠牲膜を形成する工程、並びに、前記第３絶縁部材、前記第３配線及び前記第４絶縁部材からなる更に他の配線層を形成する工程を、複数回繰り返し、
前記犠牲膜を除去する工程において、全ての前記犠牲膜及び全ての前記他の犠牲膜を、一括して除去する付記９記載の分子メモリ装置の製造方法。
【００６２】
（付記１１）
前記第１絶縁部材をシリコン窒化物により形成し、前記第２配線部材をシリコン酸化物により形成する付記２〜１０のいずれか１つに記載の分子メモリ装置の製造方法。
【００６３】
（付記１２）
前記犠牲膜をランタンアルミニウムシリケートにより形成し、
前記犠牲膜を除去する工程は、前記犠牲膜を酸性の薬液によって溶解させる工程を有する付記２〜１１のいずれか１つに記載の分子メモリ装置の製造方法。
【００６４】
（付記１３）
前記薬液はフッ酸を含む付記１２記載の分子メモリ装置の製造方法。
【００６５】
（付記１４）
前記第１配線をタングステン又はチタン窒化物により形成し、前記第２配線をモリブデンにより形成し、前記分子材料をチオールリンカーを含む分子とする付記２〜１３のいずれか１つに記載の分子メモリ装置の製造方法。
【符号の説明】
【００６６】
１：分子メモリ装置、１０：シリコン基板、１１：多層配線層、１２：電極パッド、１３：シリコン酸化膜、１４：シリコン窒化部材、１５：メタル配線、１６：シリコン酸化部材、２０：配線層、２１：犠牲膜、２４：シリコン窒化部材、２５：メタル配線、２６：シリコン酸化部材、３０：配線層、３１：犠牲膜、３２：エアギャップ、３３：分子材料、３４：溶剤、４１：ビアホール、４２：バリアメタル層、４３：ビアコンタクト
【技術分野】
【０００１】
本発明の実施形態は、分子メモリ装置の製造方法に関する。
【背景技術】
【０００２】
従来より、大容量な不揮発性記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。これまでＮＡＮＤ型フラッシュメモリは、微細化により大容量化及び低コスト化を実現してきた。しかしながら、ＮＡＮＤ型フラッシュメモリの微細化は限界に近づいている。そこで、近年、ＮＡＮＤ型フラッシュメモリ以外の記憶装置の開発が進められている。
【０００３】
その一つとして、メモリ素子として分子を用いた分子メモリ装置が提案されている。分子メモリ装置においては、下層電極と上層電極との間に分子が配置されており、分子の状態を制御することによって、下層電極と上層電極との間の電気抵抗値を異ならせて、データを記憶する。このような分子メモリ装置の記憶密度を増加させるためには、クロスポイント構造を作製してメモリ素子を３次元的に積層させることが効果的である。しかしながら、メモリ素子の状態が良好なクロスポイント構造の分子メモリ装置を製造することは困難である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許出願公開第２００７／００４５６１５号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、メモリ素子の状態が良好なクロスポイント構造の分子メモリ装置の製造方法を提供することである。
【課題を解決するための手段】
【０００６】
実施形態に係る分子メモリ装置の製造方法は、第１方向に延びる複数本の第１配線を含む配線層を形成する工程と、前記配線層上に犠牲膜を形成する工程と、前記犠牲膜上に、前記第１方向に対して交差した第２方向に延び、前記犠牲膜とは異なる絶縁材料からなる複数本の第１絶縁部材を形成する工程と、前記第１絶縁部材の側面上に、前記第１配線とは異なる導電材料からなる第２配線を形成すると共に、前記犠牲膜における隣り合う前記第１絶縁部材間であって前記第２配線間の直下域に相当する部分を除去する工程と、隣り合う前記第１絶縁部材間であって、前記第２配線間に、前記犠牲膜とは異なる絶縁材料からなる複数本の第２絶縁部材を、前記配線層に接するように形成する工程と、前記犠牲膜を除去することにより、ギャップを形成する工程と、前記ギャップ内に、前記第１配線及び前記第２配線のうちの一方に結合し、他方には結合しない分子材料を形成する工程と、を備える。
【図面の簡単な説明】
【０００７】
【図１】（ａ）及び（ｂ）は、実施形態に係る分子メモリ装置の製造方法を例示する工程斜視図である。
【図２】（ａ）及び（ｂ）は、実施形態に係る分子メモリ装置の製造方法を例示する工程斜視図である。
【図３】（ａ）及び（ｂ）は、実施形態に係る分子メモリ装置の製造方法を例示する工程斜視図である。
【図４】（ａ）及び（ｂ）は、実施形態に係る分子メモリ装置の製造方法を例示する工程斜視図である。
【図５】（ａ）及び（ｂ）は、実施形態に係る分子メモリ装置の製造方法を例示する工程斜視図である。
【図６】実施形態に係る分子メモリ装置の製造方法を例示する工程断面図である。
【図７】実施形態に係る分子メモリ装置の製造方法を例示する工程断面図である。
【図８】実施形態に係る分子メモリ装置の製造方法を例示する工程断面図である。
【図９】実施形態に係る分子メモリ装置の製造方法を例示する工程斜視図である。
【図１０】（ａ）はエアギャップとビアホールとの関係を例示する模式的平面図であり、（ｂ）はその模式的断面図である。
【図１１】実施形態に係る分子メモリ装置を例示する斜視図である。
【図１２】実施形態に係る分子メモリ装置を例示する断面図である。
【図１３】（ａ）及び（ｂ）は、実施形態に係る分子メモリ装置を例示する断面図である。
【図１４】実施形態に係る分子メモリ装置の導電部分を例示する斜視図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照しつつ、本発明の実施形態について説明する。
図１（ａ）及び（ｂ）、図２（ａ）及び（ｂ）、図３（ａ）及び（ｂ）、図４（ａ）及び（ｂ）、図５（ａ）及び（ｂ）は、本実施形態に係る分子メモリ装置の製造方法を例示する工程斜視図であり、
図６〜図８は、本実施形態に係る分子メモリ装置の製造方法を例示する工程断面図であり、
図９は、本実施形態に係る分子メモリ装置の製造方法を例示する工程斜視図であり、
図１０（ａ）はエアギャップとビアホールとの関係を例示する模式的平面図であり、（ｂ）はその模式的断面図であり、
図１１は、本実施形態に係る分子メモリ装置を例示する斜視図であり、
図１２並びに図１３（ａ）及び（ｂ）は、本実施形態に係る分子メモリ装置を例示する断面図であり、
図１４は、本実施形態に係る分子メモリ装置の導電部分を例示する斜視図である。
【０００９】
なお、図１〜図６、図９、図１１、図１３は、メモリセルが形成されるクロスポイント構造部を示し、
図７、図８、図１２は、ビアコンタクトの周辺を示し、
図１０及び図１４は、クロスポイント構造部及びビアコンタクトの双方を示す。
本実施形態は、分子メモリ装置の製造方法の実施形態である。
【００１０】
先ず、図１（ａ）に示すように、シリコン基板１０を用意する。次に、シリコン基板１０の上面にｎチャネル形ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor：金属酸化物半導体電界効果トランジスタ）（ＮＭＯＳ）及びｐチャネル形ＭＯＳＦＥＴ（ＰＭＯＳ）を形成する。次に、シリコン基板１０上に多層配線層１１を形成する。これにより、シリコン基板１０及び多層配線層１１に、ＮＭＯＳ及びＰＭＯＳを組み合わせた駆動回路（図示せず）が形成される。多層配線層１１上には、駆動回路に接続された電極パッド１２（図７参照）を形成する。なお、後述する図１（ｂ）〜図５（ｂ）においては、シリコン基板１０及び多層配線層１１を省略している。
【００１１】
次に、多層配線層１１上に、層間絶縁膜として、例えばＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition：低圧化学気相成長）法により、シリコン酸化膜１３を形成する。次に、例えばＬＰＣＶＤ法又はＰＣＶＤ（Plasma CVD：プラズマＣＶＤ）法により、シリコン窒化膜を形成する。次に、リソグラフィー法を用いて、シリコン窒化膜上に、フォトレジストのＬＳ（ラインアンドスペース）パターン（図示せず）を形成する。このとき、ＬＳパターンの配列周期をａとする。次に、このフォトレジストをマスクとしてＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）等の異方性エッチングを施し、シリコン窒化膜をＬＳパターンに加工する。これにより、シリコン酸化膜１３上に、一方向に延び、周期的に配列された複数本のライン状のシリコン窒化部材１４が形成される。
【００１２】
次に、シリコン窒化部材１４をスリミングし、幅を細くする。例えば、各シリコン窒化部材１４の幅を（１／４）ａとし、隣り合うシリコン窒化部材１４間の距離、すなわち、スペース領域の幅を（３／４）ａとする。これにより、後の工程において、配線の幅とスペースの幅が等しくなる。
【００１３】
次に、図１（ｂ）に示すように、例えばＣＶＤ法により、金属膜を全面に均一な膜厚で成膜する。このとき、金属膜の膜厚は（１／４）ａとする。金属膜の材料には、例えば、ＣＶＤ法によって容易に成膜できるタングステンを用いる。また、金属膜の材料によっては、金属膜を成膜する前に、シード層を形成してもよい。このシード層は、金属の拡散を抑制するバリアメタル層としても機能する。例えば、金属膜の材料をタングステンとする場合は、シード層の材料はチタン窒化物とすることができる。
【００１４】
次に、ＲＩＥを行い、金属膜をエッチバックする。これにより、金属膜のうち、シリコン酸化膜１３の上面上に形成された部分及びシリコン窒化部材１４の上面上に形成された部分が除去され、シリコン窒化部材１４の側面上に形成された部分が残留する。この結果、シリコン窒化部材１４の側面上に、金属からなり、幅が約（１／４）ａのスペーサ形状のメタル配線１５が形成される。このとき、メタル配線１５間のスペース領域の幅も約（１／４）ａとなる。なお、上述のシード層を形成した場合は、金属膜を加工する際に、スペース領域からシード層も除去する。
【００１５】
次に、図２（ａ）に示すように、異方性ＣＶＤ法、例えば、ＨＤＰ（High Density Plasma：高密度プラズマ）−ＣＶＤ法によりシリコン酸化物を堆積させて、シリコン窒化部材１４及びメタル配線１５を覆うように、全面にシリコン酸化膜を成膜する。次に、シリコン窒化部材１４及びメタル配線１５をストッパとした平坦化処理、例えばＣＭＰ（Chemical Mechanical Polishing：化学的機械研磨）を施すことにより、シリコン酸化膜におけるシリコン窒化部材１４及びメタル配線１５の上面上に形成された部分を除去する。これにより、隣り合うシリコン窒化部材１４間であって、メタル配線１５間の空間に、シリコン酸化部材１６が埋め込まれる。このようにして、シリコン窒化部材１４、メタル配線１５及びシリコン酸化部材１６からなる配線層２０が形成される。なお、上述の如く、メタル配線１５間のスペース領域の幅は約（１／４）ａであるから、メタル配線１５間に埋め込まれたシリコン酸化部材１６の幅も、約（１／４）ａとなる。
【００１６】
次に、図２（ｂ）に示すように、配線層２０上に、例えば、ランタンアルミニウムシリケート（ＬａＡｌＳｉＯ）からなる犠牲膜２１を形成する。犠牲膜２１は、後の工程において除去されることにより、メモリ材料となる分子が配置されるためのエアギャップとなる。犠牲膜２１の膜厚は、後述する分子材料３３（図１１参照）の長さとほぼ等しくする。また、犠牲膜２１の材料は、他の材料との間で十分な選択比をもつウェットエッチングによって除去できる材料とする。本実施形態においては、シリコン酸化物に対するウェットエッチングの選択比が極めて大きいＬａＡｌＳｉＯを用いる。
【００１７】
次に、図３（ａ）に示すように、犠牲膜２１上にシリコン窒化膜を形成する。次に、シリコン窒化部材１４と同様な方法により、シリコン窒化膜をＬＳパターンに加工すると共に、スリミングすることにより、複数本のライン状のシリコン窒化部材２４を形成する。このとき、シリコン窒化部材２４が延びる方向は、シリコン窒化部材１４が延びる方向に対して交差、例えば直交した方向とする。シリコン窒化部材２４の幅は（１／４）ａとし、シリコン窒化部材２４間の距離は（３／４）ａとする。なお、シリコン窒化部材２４の加工は、犠牲膜２１との間の選択比が高い方法によって行うことが望ましい。犠牲膜２１が削られると、後の工程においてエアギャップを形成することが困難になるからである。
【００１８】
次に、図３（ｂ）に示すように、メタル配線１５と同様に、金属膜を成膜し、エッチバックすることにより、シリコン窒化部材２４の側面上にメタル配線２５を形成する。但し、メタル配線２５の材料は、メタル配線１５の材料とは異ならせる。例えば、メタル配線２５はモリブデンにより形成する。また、金属膜をエッチバックしてメタル配線２５を形成する際には、犠牲膜２１もエッチングする。これにより、シリコン窒化部材２４及びメタル配線２５をマスクとして、犠牲膜２１における隣り合うシリコン窒化部材２４間であってメタル配線２５間の直下域に相当する部分が、エッチングされて除去される。この結果、隣り合うシリコン窒化部材２４間に一対のメタル配線２５が配置され、この一対のメタル配線２５間には、上方に開口した空間が形成され、この空間の底面においては、犠牲膜２１が除去されて、配線層２０が露出する。
【００１９】
次に、上述のシリコン酸化部材１６と同様に、全面にシリコン酸化膜を堆積させ、ＣＭＰ等の平坦化処理を施すことにより、メタル配線２５間にシリコン酸化部材２６を埋め込む。このとき、シリコン酸化部材２６の直下域においては、犠牲膜２１が除去されているため、シリコン酸化部材２６の下端は配線層２０を構成する各部材、すなわち、シリコン窒化部材１４、メタル配線１５及びシリコン酸化部材１６に接触する。すなわち、隣り合うシリコン窒化部材２４間であって、メタル配線２５間に、犠牲膜２１及びシリコン窒化部材２４とは異なる絶縁材料によって形成された複数本のシリコン酸化部材２６が、配線層２０に接するように形成される。シリコン窒化部材２４、メタル配線２５及びシリコン酸化部材２６により、配線層３０が形成される。
【００２０】
次に、図４（ａ）に示すように、配線層３０上に犠牲膜３１を形成する。犠牲膜３１は、犠牲膜２１と同様に、ランタンアルミニウムシリケート（ＬａＡｌＳｉＯ）により形成する。
【００２１】
次に、図４（ｂ）〜図５（ｂ）に示すように、犠牲膜３１上に、再び配線層２０を形成する。
すなわち、図４（ｂ）に示すように、犠牲膜３１上に、複数本のシリコン窒化部材１４を形成する。このとき、これらのシリコン窒化部材１４が延びる方向は、下層の配線層２０におけるシリコン窒化部材１４が延びる方向と同じとなる。
【００２２】
次に、図５（ａ）に示すように、全面にタングステン膜を堆積させ、エッチバックすることにより、シリコン窒化部材１４の側面上にメタル配線１５を形成する。このとき、シリコン窒化部材１４及びメタル配線１５をマスクとしてエッチングを行い、犠牲膜３１を選択的に除去する。これにより、犠牲膜３１における隣り合うシリコン窒化部材１４間であってメタル配線１５間の直下域に相当する部分が除去される。
【００２３】
次に、図５（ｂ）に示すように、全面にシリコン酸化膜を堆積させ、平坦化処理を施すことにより、メタル配線１５間にシリコン酸化部材１６を形成する。シリコン酸化部材１６の直下域においては、犠牲膜３１が除去されているため、シリコン酸化部材１６は配線層３０に接触する。このようにして、犠牲膜３１上に配線層２０が形成される。以下、同様にして、配線層３０及び配線層２０を交互に積層する。
【００２４】
図６に示すように、この段階においては、配線層２０に属する下層のメタル配線１５上に、配線層３０に属する上層のメタル配線２５が配置されており、メタル配線２５間には、交互に、シリコン窒化部材２４及びシリコン酸化部材２６が配置されている。メタル配線２５が延びる方向は、メタル配線１５が延びる方向に対して直交している。そして、シリコン窒化部材２４及びメタル配線２５と、配線層２０との間には、犠牲膜２１が介在している。一方、シリコン酸化部材２６は配線層２０に接しているため、これらの間には犠牲膜２１は介在していない。このようにして、配線層２０及び３０からなる積層体においては、それぞれ複数本のメタル配線１５及びメタル配線２５によって、犠牲膜２１及び３１を内包したクロスポイント構造が構成される。
【００２５】
なお、図１〜図５においては、各部材の形状を直方体で示したが、図６においては、実際の形状に近い形状を示している。例えば、犠牲膜２１の側面は傾斜しており、メタル配線２５の上部は上端に向けて細くなっている。これにより、シリコン酸化部材２６の下端部は細く、上端部は太くなっている。
【００２６】
また、図７に示すように、上方から見て、電極パッド１２は、上述のクロスポイント構造部の外部に配置されている。そして、メタル配線１５及び２５を、電極パッド１２の直上域まで引き出す。メタル配線１５及び２５は、電極パッド１２の直上域近傍において、相互に少しずつ位置をずらして形成する。更に、各メタル配線１５は、シリコン窒化部材１４及びシリコン酸化部材１６によって挟まれるようにし、各メタル配線２５は、シリコン窒化部材２４及びシリコン酸化部材２６によって挟まれるようにする。
【００２７】
次に、図８に示すように、ＲＩＥ等の異方性エッチングを施すことにより、配線層２０及び３０における電極パッド１２の直上域を含む部分に、電極パッド１２に到達するように、１本以上のビアホール４１を形成する。このＲＩＥは、金属及びシリコン窒化物のエッチング速度に対してシリコン酸化物のエッチング速度が高くなるような条件で行う。
【００２８】
例えば、エッチングガスとして、ＣＦ４ガス、ＣＨＦ３ガス、又はＣ２Ｆ６ガス等のフッ素系のガスを用いる。ＣＦ４ガスを例にとると、プラズマ中において、ＣＦ４ガスが下記化学式（１）の反応により分解され、発生したフッ素原子及び二フッ化炭素が下記化学式（２）及び（３）に示すようにシリコン酸化物と反応し、発生したＳｉＦ４ガス、ＣＯガス等が系外に排出される。これらのガスは、例えばポンプにより、反応チャンバーから排出される。
ＣＦ４ → ２Ｆ＋ＣＦ２ （１）
ＳｉＯ２＋４Ｆ → ＳｉＦ４＋２Ｏ （２）
ＳｉＯ２＋２ＣＦ２ → ＳｉＦ４＋２ＣＯ （３）
【００２９】
このとき、ビアホール４１は、シリコン酸化膜中においては、下方に向かうほど連続的に細くなる。一方、シリコン窒化膜及びメタル配線はほとんどエッチングされないため、ビアホール４１は、シリコン窒化膜及びメタル配線に到達すると、これらを迂回するように、非連続的に細くなる。すなわち、ビアホール４１は、メタル配線に到達するたびに非連続的に細くなりながら、電極パッド１２に到達する。ビアホール４１は配線層２０及び３０を貫いて形成されるため、ビアホール４１の内面には、メタル配線及び犠牲膜が露出する。
【００３０】
次に、図８及び図９に示すように、ビアホール４１を介して薬液を流し込むことにより、犠牲膜２１及び３１をサイドエッチングして除去する。例えば、犠牲膜２１及び３１がランタンアルミニウムシリケート（ＬａＡｌＳｉＯ）によって形成されている場合には、酸性の薬液、例えば、フッ酸を含む薬液により、犠牲膜２１及び３１を溶解させる。これにより、犠牲膜２１及び３１が除去された後の空間が、エアギャップ３２となる。すなわち、配線層２０におけるシリコン窒化部材１４及びメタル配線１５の直下域、並びに、配線層３０におけるシリコン窒化部材２４及びメタル配線２５の直下域に、エアギャップ３２が形成される。このとき、配線層２０及び３０の積層体は、シリコン酸化部材１６及び２６によって支持される。これにより、メタル配線１５とメタル配線２５からなり、内部にエアギャップ３２が形成されたクロスポイント構造が作製される。
【００３１】
次に、メモリ素子となる分子材料３３（図１１参照）又はその部分を含む溶剤３４（図１０参照）を用意する。分子材料３３には、上述のクロスポイント構造を構成する２種類の配線、すなわち、メタル配線１５及び２５のうち、一方の配線に結合し、他方の配線には結合しないようなリンカーが一端に結合した直鎖状の分子を用いる。例えば、分子材料３３として、チオールリンカーを用いた自己組織化が可能な分子を用いる。溶剤３４には、このような分子材料３３、又は、上述のリンカーを起点として直鎖状に成長可能な分子材料３３の部分を含有させる。
【００３２】
そして、図１０（ａ）及び（ｂ）に示すように、この溶剤３４中に、シリコン基板１０、配線層２０及び３０等からなる中間構造体を浸漬する。これにより、溶剤３４がビアホール４１を介してエアギャップ３２内に進入し、配線層２０及び３０を構成する各部材に接触する。このとき、分子材料３３のリンカーは、一方のメタル配線のみに結合し、他方のメタル配線には結合しない。例えば、上述の如く、メタル配線１５をタングステンにより形成し、メタル配線２５をモリブデンにより形成し、分子材料３３をチオールリンカーを含む分子とした場合には、チオールリンカーはメタル配線２５に結合し、メタル配線１５には結合しない。このため、分子材料３３はメタル配線２５の露出面上に形成される。その後、エアギャップ３２内に注入された溶剤３４を、ビアホール４１を介して排出する。
【００３３】
これにより、図１１に示すように、エアギャップ３２におけるメタル配線２５の上下面上に、分子材料３３が形成される。これにより、エアギャップ３２のうち、メタル配線２５と配線層２０を構成する各部材との間に分子材料３３が配置される。一方、分子材料３３は、シリコン窒化部材１４及び２４、シリコン酸化部材１６及び２６、並びにメタル配線１５には結合しないため、シリコン窒化部材２４及びシリコン酸化部材２６と、配線層２０の各部材との間には分子材料３３が配置されない。このため、分子材料３３がメタル配線２５の上下面上に形成された後も、エアギャップ３２内には溶剤３４の流通経路が確保される。これにより、エアギャップ３２の手前側から分子材料３３が形成されても、エアギャップ３２が目詰まりすることなく、エアギャップ３２の最深部まで溶剤３４を進入させることができる。なお、メタル配線２５の上面上に形成されたエアギャップ３２においては、分子材料３３がこのエアギャップ３２を横切る領域に形成されるが、この領域の幅は狭いため、溶剤３４が通過可能である。
【００３４】
次に、図１２に示すように、ビアホール４１の内面上に、例えばチタン層及びチタン窒化層の２層からなるバリアメタル層４２を形成する。次に、ビアホール４１内にタングステンを埋め込んで、ビアコンタクト４３を形成する。ビアコンタクト４３は、電極パッド１２及び上下方向に一列に配列されたメタル配線１５又は２５に接続される。このとき、バリアメタル層４２及びビアコンタクト４３を形成する金属材料がエアギャップ３２内に侵入する可能性もあるが、クロスポイント構造部に到達することはなく、問題は生じない。このようにして、本実施形態に係る分子メモリ装置１が製造される。
【００３５】
図１１〜図１４に示すように、分子メモリ装置１においては、シリコン基板１０上に多層配線層１１が形成されている。シリコン基板１０及び多層配線層１１には、ＰＭＯＳ及びＮＭＯＳを含む駆動回路（図示せず）が形成されている。多層配線層１１上には、層間絶縁膜としてシリコン酸化膜１３が形成されている。
【００３６】
シリコン酸化膜１３上には、配線層２０と配線層３０とが交互に積層されている。配線層２０においては、例えばタングステンからなる複数本のメタル配線１５が、相互に平行に且つ略周期的に配列されており、メタル配線１５間には、交互に、シリコン窒化部材１４及びシリコン酸化部材１６が設けられている。同様に、配線層３０においては、例えばモリブデンからなる複数本のメタル配線２５が、相互に平行に且つ略周期的に配列されており、メタル配線２５間には、交互に、シリコン窒化部材２４及びシリコン酸化部材２６が設けられている。メタル配線２５が延びる方向は、メタル配線１５が延びる方向に対して交差、例えば直交している。このように、分子メモリ装置１においては、それぞれ複数本のメタル配線１５及び２５からなるクロスポイント構造が形成されている。
【００３７】
配線層２０においては、シリコン酸化部材１６のみが下層の配線層３０に接しており、シリコン窒化部材１４及びメタル配線１５と下層の配線層３０との間にはエアギャップ３２が形成されている。同様に、配線層３０においては、シリコン酸化部材２６のみが下層の配線層２０に接しており、シリコン窒化部材２４及びメタル配線２５と下層の配線層２０との間にはエアギャップ３２が形成されている。そして、エアギャップ３２におけるメタル配線２５の上下面上には、分子材料３３が形成されている。分子材料３３のうち、メタル配線２５とメタル配線１５との間に介在した分子材料３３が、メモリ素子となる。これにより、分子メモリ装置１においては、メタル配線１５とメタル配線２５との最近接点毎に、メモリセルが形成されている。
【００３８】
一方、多層配線層１１の上面上におけるクロスポイント構造部から外れた領域には、駆動回路に接続された電極パッド１２が形成されている。電極パッド１２上には、ビアコンタクト４３が設けられており、電極パッド１２に接続されている。ビアコンタクト４３の表面は、バリアメタル層４２によって被覆されている。メタル配線１５及び２５は、クロスポイント構造部から電極パッド１２の直上域まで引き出されており、ビアコンタクト４３に接続されている。ビアコンタクト４３は、メタル配線１５又は２５に引っ掛かるように形成されることにより、メタル配線１５又は２５に接続されている。また、エアギャップ３２はビアコンタクト４３まで到達している。
【００３９】
本実施形態に係る分子メモリ装置１においては、メタル配線１５及び２５をワード線及びビット線として使用し、各ワード線と各ビット線との間に配置された分子材料３３を、メモリ素子兼整流素子として使用する。例えば、メタル配線２５の正電位を印加し、メタル配線１５に負電位を印加すると、メタル配線２５の上下面に結合した分子材料３３がメタル配線１５に到達し、このメタル配線２５とメタル配線１５との間が低抵抗状態となる。また、メタル配線２５に負電位を印加し、メタル配線１５に正電位を印加すると、分子材料３３がメタル配線１５から離れ、このメタル配線２５とメタル配線１５との間が高抵抗状態となる。これにより、各メタル配線２５と各メタル配線１５との最近接点毎に、１ビットの情報を記憶することができる。また、メタル配線２５とメタル配線１５との間に読出電流を流すことにより抵抗値を検出し、記憶された情報を読み出すことができる。このとき、読出電流は、メタル配線２５からメタル配線１５に向かう方向には流れるが、その逆方向には流れない。
【００４０】
次に、本実施形態の作用効果について説明する。
本実施形態においては、図１〜図７に示す工程において、犠牲膜２１及び犠牲膜３１を介して配線層２０及び配線層３０を交互に積層させた後、図８及び図９に示す工程において、犠牲膜２１及び３２を除去することにより、内部にエアギャップ３２が形成されたクロスポイント構造を作製する。その後、図１０及び図１１に示すように、エアギャップ３２内に溶剤３４を侵入させることにより、メタル配線２５の上下面上に分子材料３３を形成する。このように、本実施形態によれば、クロスポイント構造の作製後に、１回の工程で分子材料３３を形成することができる。これにより、分子材料３３の形成工程数を低減できると共に、分子材料３３の形成後に熱処理の影響を受けることが少なくなり、分子材料３３に印加されるダメージを軽減できる。また、分子メモリ装置１全体において、分子材料３３を均一に形成することができる。更に、クロスポイント構造を作製した後に分子材料３３を形成しているため、分子材料３３の間にメタル配線を形成する金属材料が侵入することがない。これらの理由により、本実施形態に係る分子メモリ装置１においては、メモリ素子としての分子材料３３の状態が良好且つ均一である。
【００４１】
これに対して、第１の配線層、分子材料層、第２の配線層及び分子材料層を繰り返し形成して、分子メモリ装置を製造することも考えられる。しかしながら、この場合は、配線層を形成する度に分子材料層を形成する必要があるため、工程数が多くなる。また、分子材料層を形成した後、配線層を形成しているため、形成された分子材料が熱処理の影響を受け、損傷する可能性がある。更に、製造プロセスの初期に形成された下層の分子材料層と、製造プロセスの終期に形成された上層の分子材料層との間で、特性が異なってしまう可能性もある。更にまた、分子材料層の分子材料間に配線材料が入り込み、上下に配列された配線同士が短絡してしまう可能性がある。このため、メモリ素子の状態を良好に保ったまま、分子メモリ装置を製造することが困難である。
【００４２】
また、本実施形態においては、図９に示す工程において、ビアホール４１を形成した後、ビアホール４１を介して薬液を流し込むことにより犠牲膜２１及び３１を除去してエアギャップ３２を形成し、図１０に示す工程において、ビアホール４１を介して溶剤３４を流し込むことによりエアギャップ３２内に分子材料３３を形成し、その後、図１２に示す工程において、ビアホール４１内にビアコンタクト４３を形成している。このように、ビアホール４１を利用して薬液及び溶剤を注入することにより、エアギャップ３２及び分子材料３３を形成するための工程数を削減することができる。
【００４３】
更に、本実施形態においては、犠牲膜２１及び３１をランタンアルミニウムシリケート（ＬａＡｌＳｉＯ）により形成し、犠牲膜２１及び３１を除去するための薬液として、フッ酸等を含む酸性の薬液を使用している。ランタンアルミニウムシリケートは酸性の薬液に対する溶解速度が高く、一方、シリコン酸化物及びシリコン窒化物、並びに、タングステン及びモリブデンは酸性の薬液に対する溶解速度が低いため、酸性の薬液を用いてウェットエッチングを行うことにより、犠牲膜２１及び３１を高い選択性で除去することができる。この結果、ミリメートルオーダーの長距離にわたって、エアギャップ３２を形成することができる。
【００４４】
更にまた、本実施形態においては、各段のメタル配線１５を電極パッド１２上における相互にずれた位置に引き出し、各段のメタル配線２５を他の電極パッド１２上における相互にずれた位置に引き出し、各メタル配線の両側にシリコン窒化部材及びシリコン酸化部材を配置した上で、シリコン酸化物のエッチング速度がシリコン窒化物及び金属材料のエッチング速度よりも著しく高くなるような条件で異方性エッチングを施して、ビアホール４１を形成している。これにより、ビアホール４１を、各段のメタル配線の片側に引っ掛けるように形成して、電極パッド１２に到達させることができる。この結果、少数のビアホール４１を介して各段のエアギャップ３２を形成し、各エアギャップ３２内に分子材料３３を形成することができる。また、上下方向に配列された各段のメタル配線を１本のビアコンタクト４３を介して電極パッド１２に共通接続することができる。これにより、ビアコンタクト４３の本数を低減することができ、分子メモリ装置１の小型化を図ることができる。
【００４５】
なお、本実施形態においては、メタル配線１５をタングステンにより形成し、メタル配線２５をモリブデンにより形成する例を示したが、これには限定されない。メタル配線の材料は、分子材料が一方に結合し他方に結合しないような組合せであればよい。例えば、メタル配線の材料は、チタン窒化物とモリブデンの組合せであってもよい。すなわち、メタル配線１５をチタン窒化物によって形成してもよい。
【００４６】
また、本実施形態においては、犠牲膜２１及び３１をランタンアルミニウムシリケートにより形成する例を示したが、これには限定されない。犠牲膜の材料は、他の部材との間でエッチング選択比がとれるものであればよい。例えば、犠牲膜は有機材料によって形成してもよい。
【００４７】
更に、本実施形態においては、各配線層を構成する絶縁部材として、シリコン窒化部材及びシリコン酸化部材を用いる例を示したが、これには限定されない。これらの絶縁部材は、絶縁性が高く、図８に示すエッチング工程において、一方の絶縁部材をエッチングする際に他方の絶縁部材がエッチングされにくい組合せであればよく、更に、図２（ａ）に示す工程において、一方の絶縁部材に対してＣＭＰ等の平坦化処理を施す際に、他方の絶縁部材がストッパとなるような組合せであることが好ましい。
【００４８】
更にまた、本実施形態においては、メタル配線の幅とメタル配線間のスペース領域の幅がほぼ等しくなる例を示したが、これには限定されない。更にまた、図１１等においては、２段の配線層２０と１段の配線層３０のみを図示しているが、配線層２０及び３０は交互に積層されていればよく、その段数は任意である。
【００４９】
更にまた、本実施形態においては、ビアホール４１を介して犠牲膜２１及び３１を除去してエアギャップ３２を形成し、エアギャップ３２内に分子材料３３を形成する例を示したが、これには限定されない。例えば、配線層２０及び３０に、ビアホール以外のホール又はトレンチ等の貫通部を形成し、この貫通部を介して、犠牲膜の除去及び分子材料の形成を行ってもよい。なお、「貫通部」の概念には、２本以上のホール及びトレンチ等も含まれる。ホール又はトレンチが複数本形成されている場合には、各ホール又はトレンチの内面に全ての犠牲膜が露出している必要はなく、各犠牲膜がいずれかのホール又はトレンチの内面に露出していればよい。
【００５０】
以上説明した実施形態によれば、メモリ素子の状態が良好なクロスポイント構造の分子メモリ装置の製造方法を実現することができる。
【００５１】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
【００５２】
本発明は、以下の態様を含む。
（付記１）
タングステンからなり第１方向に延びる複数本の第１配線を含む第１配線層を形成する工程と、
前記第１配線層上にランタンアルミニウムシリケートからなる第１犠牲膜を形成する工程と、
前記第１犠牲膜上に、前記第１方向に対して直交した第２方向に延びる複数本の第２配線を含む第２配線層を形成する工程と、
前記第２配線層上に、ランタンアルミニウムシリケートからなる第２犠牲膜を形成する工程と、
前記第２犠牲膜上に、前記第１方向に延びる複数本の第３配線を含む第３配線層を形成する工程と、
前記第２配線層及び前記第３配線層を貫通し、その内面に、前記第１犠牲膜及び前記第２犠牲膜並びに前記第２配線が露出した１本以上のビアホールを形成する工程と、
前記ビアホールを介して、前記第１犠牲膜及び前記第２犠牲膜をフッ酸を含む薬液によって溶解させることにより、ギャップを形成する工程と、
前記ギャップ内に、チオールリンカーを含む分子を含む溶剤を進入させることにより、前記ギャップ内に分子材料を形成する工程と、
を備え、
前記第２配線層を形成する工程は、
前記第１犠牲膜上に、前記第２方向に延びる複数本の第１のシリコン窒化部材を形成する工程と、
前記第１のシリコン窒化部材の側面上に、モリブデンからなる第２配線を形成すると共に、前記第１犠牲膜における隣り合う前記第１のシリコン窒化部材間であって前記第２配線間の直下域に相当する部分を除去する工程と、
隣り合う前記第１のシリコン窒化部材間であって前記第２配線間に、複数本の第１のシリコン酸化部材を前記第１配線層に接するように形成する工程と、
を有し、
前記第３配線層を形成する工程は、
前記第２犠牲膜上に、前記第１方向に延びる複数本の第２のシリコン窒化部材を形成する工程と、
前記第２のシリコン窒化部材の側面上に、タングステンからなる第３配線を形成すると共に、前記第２犠牲膜における隣り合う前記第２のシリコン窒化部材間であって前記第３配線間の直下域に相当する部分を除去する工程と、
隣り合う前記第２のシリコン窒化部材間であって前記第３配線間に、複数本の第２のシリコン酸化部材を前記第２配線層に接するように形成する工程と、
を有し、
前記第１犠牲膜を形成する工程、前記第２配線層を形成する工程、前記第２犠牲膜を形成する工程、及び前記第３配線層を形成する工程を、複数回繰り返し、
前記ビアホールを形成する工程においては、全ての前記第２配線層及び全ての前記第３配線層を貫通するように前記ビアホールを形成する分子メモリ装置の製造方法。
【００５３】
（付記２）
第１方向に延びる複数本の第１配線を含む第１配線層を形成する工程と、
前記第１配線層上に第１犠牲膜を形成する工程と、
前記第１犠牲膜上に、前記第１方向に対して交差した第２方向に延びる複数本の第２配線を含む第２配線層を形成する工程と、
前記第２配線層上に、第２犠牲膜を形成する工程と、
前記第２犠牲膜上に、前記第１方向に延びる複数本の第３配線を含む第３配線層を形成する工程と、
前記第２配線層及び前記第３配線層を貫通し、その内面に前記第１犠牲膜及び前記第２犠牲膜が露出した貫通部を形成する工程と、
前記貫通部を介して、前記第１犠牲膜及び前記第２犠牲膜を除去することにより、ギャップを形成する工程と、
前記ギャップ内に、前記第１配線及び前記第３配線、並びに、前記第２配線のうちの一方に結合し、他方には結合しない分子材料を形成する工程と、
を備え、
前記第２配線層を形成する工程は、
前記第１犠牲膜上に、前記第２方向に延び、前記第１犠牲膜とは異なる絶縁材料からなる複数本の第１絶縁部材を形成する工程と、
前記第１絶縁部材の側面上に、前記第１配線とは異なる導電材料からなる第２配線を形成すると共に、前記第１犠牲膜における隣り合う前記第１絶縁部材間であって前記第２配線間の直下域に相当する部分を除去する工程と、
隣り合う前記第１絶縁部材間であって前記第２配線間に、前記第１犠牲膜とは異なる絶縁材料からなる複数本の第２絶縁部材を、前記第１配線層に接するように形成する工程と、
を有し、
前記第３配線層を形成する工程は、
前記第２犠牲膜上に、前記第１方向に延び、前記第２犠牲膜とは異なる絶縁材料からなる複数本の第３絶縁部材を形成する工程と、
前記第３絶縁部材の側面上に、前記第２配線とは異なる導電材料からなる第３配線を形成すると共に、前記第２犠牲膜における隣り合う前記第３絶縁部材間であって前記第３配線間の直下域に相当する部分を除去する工程と、
隣り合う前記第３絶縁部材間であって前記第３配線間に、前記第２犠牲膜とは異なる絶縁材料からなる複数本の第４絶縁部材を、前記第２配線層に接するように形成する工程と、
を有した分子メモリ装置の製造方法。
【００５４】
（付記３）
前記第１犠牲膜を形成する工程、前記第２配線層を形成する工程、前記第２犠牲膜を形成する工程、及び前記第３配線層を形成する工程を、複数回繰り返し、
前記貫通部を形成する工程においては、全ての前記第２配線層及び全ての前記第３配線層が内面に露出するように前記貫通部を形成する付記２記載の分子メモリ装置の製造方法。
【００５５】
（付記４）
第１方向に延びる複数本の第１配線を含む配線層を形成する工程と、
前記配線層上に犠牲膜を形成する工程と、
前記犠牲膜上に、前記第１方向に対して交差した第２方向に延び、前記犠牲膜とは異なる絶縁材料からなる複数本の第１絶縁部材を形成する工程と、
前記第１絶縁部材の側面上に、前記第１配線とは異なる導電材料からなる第２配線を形成すると共に、前記犠牲膜における隣り合う前記第１絶縁部材間であって前記第２配線間の直下域に相当する部分を除去する工程と、
隣り合う前記第１絶縁部材間であって前記第２配線間に、前記犠牲膜とは異なる絶縁材料からなる複数本の第２絶縁部材を、前記配線層に接するように形成する工程と、
前記犠牲膜を除去することにより、ギャップを形成する工程と、
前記ギャップ内に、前記第１配線及び前記第２配線のうちの一方に結合し、他方には結合しない分子材料を形成する工程と、
を備えた分子メモリ装置の製造方法。
【００５６】
（付記５）
前記分子材料を形成する工程は、前記ギャップ内に前記分子材料又はその部分を含む溶剤を進入させる工程を有する付記４記載の分子メモリ装置の製造方法。
【００５７】
（付記６）
前記分子材料は、前記第１絶縁部材及び前記第２絶縁部材には結合しない付記４または５に記載の分子メモリ装置の製造方法。
【００５８】
（付記７）
前記第１絶縁部材、前記第２配線及び前記第２絶縁部材からなる他の配線層、並びに、前記配線層に、その内面に前記犠牲膜が露出するように、貫通部を形成する工程と、
をさらに備え、
前記犠牲膜の除去及び前記分子材料の形成は、前記貫通部を介して行う付記４〜６のいずれか１つに記載の分子メモリ装置の製造方法。
【００５９】
（付記８）
前記貫通部は、その内面に前記第２配線が露出する１本以上のビアホールである付記７記載の分子メモリ装置の製造方法。
【００６０】
（付記９）
前記第１絶縁部材、前記第２配線及び前記第２絶縁部材からなる他の配線層上に、他の犠牲膜を形成する工程と、
前記他の犠牲膜上に、前記第１方向に延び、前記他の犠牲膜とは異なる絶縁材料からなる複数本の第３絶縁部材を形成する工程と、
前記第３絶縁部材の側面上に、前記第２配線とは異なる導電材料からなる第３配線を形成すると共に、前記他の犠牲膜における隣り合う前記第３絶縁部材間であって前記第３配線間の直下域に相当する部分を除去する工程と、
隣り合う前記第３絶縁部材間であって前記第３配線間に、前記他の犠牲膜とは異なる絶縁材料からなる複数本の第４絶縁部材を、前記他の配線層に接するように形成する工程と、
をさらに備え、
前記ギャップを形成する工程において、前記他の犠牲膜も除去することにより、他のギャップも形成し、
前記分子材料を形成する工程において、前記他のギャップ内にも前記分子材料を形成する付記４〜８のいずれか１つに記載の分子メモリ装置の製造方法。
【００６１】
（付記１０）
前記犠牲膜を形成する工程、前記他の配線層を形成する工程、前記他の犠牲膜を形成する工程、並びに、前記第３絶縁部材、前記第３配線及び前記第４絶縁部材からなる更に他の配線層を形成する工程を、複数回繰り返し、
前記犠牲膜を除去する工程において、全ての前記犠牲膜及び全ての前記他の犠牲膜を、一括して除去する付記９記載の分子メモリ装置の製造方法。
【００６２】
（付記１１）
前記第１絶縁部材をシリコン窒化物により形成し、前記第２配線部材をシリコン酸化物により形成する付記２〜１０のいずれか１つに記載の分子メモリ装置の製造方法。
【００６３】
（付記１２）
前記犠牲膜をランタンアルミニウムシリケートにより形成し、
前記犠牲膜を除去する工程は、前記犠牲膜を酸性の薬液によって溶解させる工程を有する付記２〜１１のいずれか１つに記載の分子メモリ装置の製造方法。
【００６４】
（付記１３）
前記薬液はフッ酸を含む付記１２記載の分子メモリ装置の製造方法。
【００６５】
（付記１４）
前記第１配線をタングステン又はチタン窒化物により形成し、前記第２配線をモリブデンにより形成し、前記分子材料をチオールリンカーを含む分子とする付記２〜１３のいずれか１つに記載の分子メモリ装置の製造方法。
【符号の説明】
【００６６】
１：分子メモリ装置、１０：シリコン基板、１１：多層配線層、１２：電極パッド、１３：シリコン酸化膜、１４：シリコン窒化部材、１５：メタル配線、１６：シリコン酸化部材、２０：配線層、２１：犠牲膜、２４：シリコン窒化部材、２５：メタル配線、２６：シリコン酸化部材、３０：配線層、３１：犠牲膜、３２：エアギャップ、３３：分子材料、３４：溶剤、４１：ビアホール、４２：バリアメタル層、４３：ビアコンタクト
【特許請求の範囲】
【請求項１】
タングステンからなり第１方向に延びる複数本の第１配線を含む第１配線層を形成する工程と、
前記第１配線層上にランタンアルミニウムシリケートからなる第１犠牲膜を形成する工程と、
前記第１犠牲膜上に、前記第１方向に対して直交した第２方向に延びる複数本の第２配線を含む第２配線層を形成する工程と、
前記第２配線層上に、ランタンアルミニウムシリケートからなる第２犠牲膜を形成する工程と、
前記第２犠牲膜上に、前記第１方向に延びる複数本の第３配線を含む第３配線層を形成する工程と、
前記第２配線層及び前記第３配線層を貫通し、その内面に、前記第１犠牲膜及び前記第２犠牲膜並びに前記第２配線が露出した１本以上のビアホールを形成する工程と、
前記ビアホールを介して、前記第１犠牲膜及び前記第２犠牲膜をフッ酸を含む薬液によって溶解させることにより、ギャップを形成する工程と、
前記ギャップ内に、チオールリンカーを含む分子を含む溶剤を進入させることにより、前記ギャップ内に分子材料を形成する工程と、
を備え、
前記第２配線層を形成する工程は、
前記第１犠牲膜上に、前記第２方向に延びる複数本の第１のシリコン窒化部材を形成する工程と、
前記第１のシリコン窒化部材の側面上に、モリブデンからなる第２配線を形成すると共に、前記第１犠牲膜における隣り合う前記第１のシリコン窒化部材間であって前記第２配線間の直下域に相当する部分を除去する工程と、
隣り合う前記第１のシリコン窒化部材間であって前記第２配線間に、複数本の第１のシリコン酸化部材を前記第１配線層に接するように形成する工程と、
を有し、
前記第３配線層を形成する工程は、
前記第２犠牲膜上に、前記第１方向に延びる複数本の第２のシリコン窒化部材を形成する工程と、
前記第２のシリコン窒化部材の側面上に、タングステンからなる第３配線を形成すると共に、前記第２犠牲膜における隣り合う前記第２のシリコン窒化部材間であって前記第３配線間の直下域に相当する部分を除去する工程と、
隣り合う前記第２のシリコン窒化部材間であって前記第３配線間に、複数本の第２のシリコン酸化部材を前記第２配線層に接するように形成する工程と、
を有し、
前記第１犠牲膜を形成する工程、前記第２配線層を形成する工程、前記第２犠牲膜を形成する工程、及び前記第３配線層を形成する工程を、複数回繰り返し、
前記ビアホールを形成する工程においては、全ての前記第２配線層及び全ての前記第３配線層を貫通するように前記ビアホールを形成する分子メモリ装置の製造方法。
【請求項２】
第１方向に延びる複数本の第１配線を含む第１配線層を形成する工程と、
前記第１配線層上に第１犠牲膜を形成する工程と、
前記第１犠牲膜上に、前記第１方向に対して交差した第２方向に延びる複数本の第２配線を含む第２配線層を形成する工程と、
前記第２配線層上に、第２犠牲膜を形成する工程と、
前記第２犠牲膜上に、前記第１方向に延びる複数本の第３配線を含む第３配線層を形成する工程と、
前記第２配線層及び前記第３配線層を貫通し、その内面に前記第１犠牲膜及び前記第２犠牲膜が露出した貫通部を形成する工程と、
前記貫通部を介して、前記第１犠牲膜及び前記第２犠牲膜を除去することにより、ギャップを形成する工程と、
前記ギャップ内に、前記第１配線及び前記第３配線、並びに、前記第２配線のうちの一方に結合し、他方には結合しない分子材料を形成する工程と、
を備え、
前記第２配線層を形成する工程は、
前記第１犠牲膜上に、前記第２方向に延び、前記第１犠牲膜とは異なる絶縁材料からなる複数本の第１絶縁部材を形成する工程と、
前記第１絶縁部材の側面上に、前記第１配線とは異なる導電材料からなる第２配線を形成すると共に、前記第１犠牲膜における隣り合う前記第１絶縁部材間であって前記第２配線間の直下域に相当する部分を除去する工程と、
隣り合う前記第１絶縁部材間であって前記第２配線間に、前記第１犠牲膜とは異なる絶縁材料からなる複数本の第２絶縁部材を、前記第１配線層に接するように形成する工程と、
を有し、
前記第３配線層を形成する工程は、
前記第２犠牲膜上に、前記第１方向に延び、前記第２犠牲膜とは異なる絶縁材料からなる複数本の第３絶縁部材を形成する工程と、
前記第３絶縁部材の側面上に、前記第２配線とは異なる導電材料からなる第３配線を形成すると共に、前記第２犠牲膜における隣り合う前記第３絶縁部材間であって前記第３配線間の直下域に相当する部分を除去する工程と、
隣り合う前記第３絶縁部材間であって前記第３配線間に、前記第２犠牲膜とは異なる絶縁材料からなる複数本の第４絶縁部材を、前記第２配線層に接するように形成する工程と、
を有した分子メモリ装置の製造方法。
【請求項３】
前記第１犠牲膜を形成する工程、前記第２配線層を形成する工程、前記第２犠牲膜を形成する工程、及び前記第３配線層を形成する工程を、複数回繰り返し、
前記貫通部を形成する工程においては、全ての前記第２配線層及び全ての前記第３配線層が内面に露出するように前記貫通部を形成する請求項２記載の分子メモリ装置の製造方法。
【請求項４】
第１方向に延びる複数本の第１配線を含む配線層を形成する工程と、
前記配線層上に犠牲膜を形成する工程と、
前記犠牲膜上に、前記第１方向に対して交差した第２方向に延び、前記犠牲膜とは異なる絶縁材料からなる複数本の第１絶縁部材を形成する工程と、
前記第１絶縁部材の側面上に、前記第１配線とは異なる導電材料からなる第２配線を形成すると共に、前記犠牲膜における隣り合う前記第１絶縁部材間であって前記第２配線間の直下域に相当する部分を除去する工程と、
隣り合う前記第１絶縁部材間であって前記第２配線間に、前記犠牲膜とは異なる絶縁材料からなる複数本の第２絶縁部材を、前記配線層に接するように形成する工程と、
前記犠牲膜を除去することにより、ギャップを形成する工程と、
前記ギャップ内に、前記第１配線及び前記第２配線のうちの一方に結合し、他方には結合しない分子材料を形成する工程と、
を備えた分子メモリ装置の製造方法。
【請求項５】
前記第１絶縁部材、前記第２配線及び前記第２絶縁部材からなる他の配線層、並びに、前記配線層に、その内面に前記犠牲膜が露出するように、貫通部を形成する工程と、
をさらに備え、
前記犠牲膜の除去及び前記分子材料の形成は、前記貫通部を介して行う請求項４記載の分子メモリ装置の製造方法。
【請求項１】
タングステンからなり第１方向に延びる複数本の第１配線を含む第１配線層を形成する工程と、
前記第１配線層上にランタンアルミニウムシリケートからなる第１犠牲膜を形成する工程と、
前記第１犠牲膜上に、前記第１方向に対して直交した第２方向に延びる複数本の第２配線を含む第２配線層を形成する工程と、
前記第２配線層上に、ランタンアルミニウムシリケートからなる第２犠牲膜を形成する工程と、
前記第２犠牲膜上に、前記第１方向に延びる複数本の第３配線を含む第３配線層を形成する工程と、
前記第２配線層及び前記第３配線層を貫通し、その内面に、前記第１犠牲膜及び前記第２犠牲膜並びに前記第２配線が露出した１本以上のビアホールを形成する工程と、
前記ビアホールを介して、前記第１犠牲膜及び前記第２犠牲膜をフッ酸を含む薬液によって溶解させることにより、ギャップを形成する工程と、
前記ギャップ内に、チオールリンカーを含む分子を含む溶剤を進入させることにより、前記ギャップ内に分子材料を形成する工程と、
を備え、
前記第２配線層を形成する工程は、
前記第１犠牲膜上に、前記第２方向に延びる複数本の第１のシリコン窒化部材を形成する工程と、
前記第１のシリコン窒化部材の側面上に、モリブデンからなる第２配線を形成すると共に、前記第１犠牲膜における隣り合う前記第１のシリコン窒化部材間であって前記第２配線間の直下域に相当する部分を除去する工程と、
隣り合う前記第１のシリコン窒化部材間であって前記第２配線間に、複数本の第１のシリコン酸化部材を前記第１配線層に接するように形成する工程と、
を有し、
前記第３配線層を形成する工程は、
前記第２犠牲膜上に、前記第１方向に延びる複数本の第２のシリコン窒化部材を形成する工程と、
前記第２のシリコン窒化部材の側面上に、タングステンからなる第３配線を形成すると共に、前記第２犠牲膜における隣り合う前記第２のシリコン窒化部材間であって前記第３配線間の直下域に相当する部分を除去する工程と、
隣り合う前記第２のシリコン窒化部材間であって前記第３配線間に、複数本の第２のシリコン酸化部材を前記第２配線層に接するように形成する工程と、
を有し、
前記第１犠牲膜を形成する工程、前記第２配線層を形成する工程、前記第２犠牲膜を形成する工程、及び前記第３配線層を形成する工程を、複数回繰り返し、
前記ビアホールを形成する工程においては、全ての前記第２配線層及び全ての前記第３配線層を貫通するように前記ビアホールを形成する分子メモリ装置の製造方法。
【請求項２】
第１方向に延びる複数本の第１配線を含む第１配線層を形成する工程と、
前記第１配線層上に第１犠牲膜を形成する工程と、
前記第１犠牲膜上に、前記第１方向に対して交差した第２方向に延びる複数本の第２配線を含む第２配線層を形成する工程と、
前記第２配線層上に、第２犠牲膜を形成する工程と、
前記第２犠牲膜上に、前記第１方向に延びる複数本の第３配線を含む第３配線層を形成する工程と、
前記第２配線層及び前記第３配線層を貫通し、その内面に前記第１犠牲膜及び前記第２犠牲膜が露出した貫通部を形成する工程と、
前記貫通部を介して、前記第１犠牲膜及び前記第２犠牲膜を除去することにより、ギャップを形成する工程と、
前記ギャップ内に、前記第１配線及び前記第３配線、並びに、前記第２配線のうちの一方に結合し、他方には結合しない分子材料を形成する工程と、
を備え、
前記第２配線層を形成する工程は、
前記第１犠牲膜上に、前記第２方向に延び、前記第１犠牲膜とは異なる絶縁材料からなる複数本の第１絶縁部材を形成する工程と、
前記第１絶縁部材の側面上に、前記第１配線とは異なる導電材料からなる第２配線を形成すると共に、前記第１犠牲膜における隣り合う前記第１絶縁部材間であって前記第２配線間の直下域に相当する部分を除去する工程と、
隣り合う前記第１絶縁部材間であって前記第２配線間に、前記第１犠牲膜とは異なる絶縁材料からなる複数本の第２絶縁部材を、前記第１配線層に接するように形成する工程と、
を有し、
前記第３配線層を形成する工程は、
前記第２犠牲膜上に、前記第１方向に延び、前記第２犠牲膜とは異なる絶縁材料からなる複数本の第３絶縁部材を形成する工程と、
前記第３絶縁部材の側面上に、前記第２配線とは異なる導電材料からなる第３配線を形成すると共に、前記第２犠牲膜における隣り合う前記第３絶縁部材間であって前記第３配線間の直下域に相当する部分を除去する工程と、
隣り合う前記第３絶縁部材間であって前記第３配線間に、前記第２犠牲膜とは異なる絶縁材料からなる複数本の第４絶縁部材を、前記第２配線層に接するように形成する工程と、
を有した分子メモリ装置の製造方法。
【請求項３】
前記第１犠牲膜を形成する工程、前記第２配線層を形成する工程、前記第２犠牲膜を形成する工程、及び前記第３配線層を形成する工程を、複数回繰り返し、
前記貫通部を形成する工程においては、全ての前記第２配線層及び全ての前記第３配線層が内面に露出するように前記貫通部を形成する請求項２記載の分子メモリ装置の製造方法。
【請求項４】
第１方向に延びる複数本の第１配線を含む配線層を形成する工程と、
前記配線層上に犠牲膜を形成する工程と、
前記犠牲膜上に、前記第１方向に対して交差した第２方向に延び、前記犠牲膜とは異なる絶縁材料からなる複数本の第１絶縁部材を形成する工程と、
前記第１絶縁部材の側面上に、前記第１配線とは異なる導電材料からなる第２配線を形成すると共に、前記犠牲膜における隣り合う前記第１絶縁部材間であって前記第２配線間の直下域に相当する部分を除去する工程と、
隣り合う前記第１絶縁部材間であって前記第２配線間に、前記犠牲膜とは異なる絶縁材料からなる複数本の第２絶縁部材を、前記配線層に接するように形成する工程と、
前記犠牲膜を除去することにより、ギャップを形成する工程と、
前記ギャップ内に、前記第１配線及び前記第２配線のうちの一方に結合し、他方には結合しない分子材料を形成する工程と、
を備えた分子メモリ装置の製造方法。
【請求項５】
前記第１絶縁部材、前記第２配線及び前記第２絶縁部材からなる他の配線層、並びに、前記配線層に、その内面に前記犠牲膜が露出するように、貫通部を形成する工程と、
をさらに備え、
前記犠牲膜の除去及び前記分子材料の形成は、前記貫通部を介して行う請求項４記載の分子メモリ装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２０１３−１１５２９５（Ｐ２０１３−１１５２９５Ａ）
【公開日】平成２５年６月１０日（２０１３．６．１０）
【国際特許分類】
【出願番号】特願２０１１−２６１４４５（Ｐ２０１１−２６１４４５）
【出願日】平成２３年１１月３０日（２０１１．１１．３０）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年６月１０日（２０１３．６．１０）
【国際特許分類】
【出願日】平成２３年１１月３０日（２０１１．１１．３０）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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