説明

半導体チップおよびその製造方法

【課題】素子特性が低下するのを抑制することが可能な半導体チップを提供する。
【解決手段】このLEDアレイチップ(半導体チップ)100は、表面に平行な矢印Y方向に延びる分割線1aに沿って分割された基板1と、基板1の上面上に形成された発光部30と、矢印Y方向に延びるように、矢印Y方向に対して基板1の上面の一方端部側および他方端部側にそれぞれ設けられ、分割の際に起点となったスクライブライン1bと、矢印Y方向に対してスクライブライン1bの内側となる基板1の上面上の領域に設けられた凸部30とを備えている。また、凸部30は、基板1上の分割線1a近傍の領域に一対に設けられており、根元20aの分割線1a側が、発光部30より分割線1a側に突出するように配置されている。

【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体チップおよびその製造方法に関し、特に、劈開により素子分離された半導体チップおよびその製造方法に関する。
【背景技術】
【0002】
従来、劈開による素子分離によって、半導体ウェハから分割されたアレイ状半導体チップが知られている(たとえば、特許文献1参照)。
【0003】
上記特許文献1には、半導体ウェハ上に、素子部が高密度に配列された高密度領域と、素子部が低密度に配列された低密度領域とを隣接するように形成するとともに、高密度領域と隣接する低密度領域との間にスクライブラインを設け、このスクライブラインを起点として半導体ウェハを分割する方法により製造されたアレイ状半導体チップが記載されている。この従来のアレイ状半導体チップは、上記方法により、高密度のアレイ状半導体チップと低密度のアレイ状半導体チップとが1枚の半導体ウェハから同一工程によって製造される。また、従来のアレイ状半導体チップでは、半導体ウェハを分割する分割線の一方端部から他方端部まで一直線にスクライブラインが設けられて分割される。すなわち、高密度領域の最端素子部と隣接する低密度領域の最端素子部との間の領域にも、スクライブラインが設けられている。
【特許文献1】特開2000−114203号公報
【発明の開示】
【発明が解決しようとする課題】
【0004】
しかしながら、上記した従来のアレイ状半導体チップでは、半導体ウェハを分割する際に、分割線の一方端部から他方端部までスクライブラインを設けるため、アレイ状半導体チップの最端素子部と分割した面との間の距離をさらに短くする(アレイ状半導体チップの最端素子部の近傍で分割する)場合には、高密度領域の最端素子部と、隣接する低密度領域の最端素子部との間の領域にスクライブラインを設ける際に、スクライブラインを設けるためのスクライブ針と素子部(最端素子部)とが接触してしまうという不都合がある。このため、最端素子部と分割した面との間の距離をさらに短くする場合には、素子部間にスクライブラインを設けることが困難になり、スクライブラインを起点として半導体ウェハを分割する際にスクライブラインから進展したクラックの進展方向がずれてしまうという不都合がある。その結果、スクライブラインから進展したクラックが素子部に達するおそれがあるという不都合があり、その場合には、素子特性が低下するという問題点がある。
【0005】
この発明は、上記のような課題を解決するためになされたものであり、この発明の目的は、素子特性が低下するのを抑制することが可能な半導体チップおよびその製造方法を提供することである。
【課題を解決するための手段】
【0006】
上記目的を達成するために、この発明の第1の局面による半導体チップは、表面に平行な第1方向に延びる分割線に沿って分割された基板と、基板の表面上に形成された素子部と、第1方向に延びるように、第1方向に対して基板表面の一方端部側および他方端部側にそれぞれ設けられ、分割の際に起点となったスクライブラインと、第1方向に対してスクライブラインの内側となる基板表面上の領域に設けられた凸部とを備える。
【0007】
この第1の局面による半導体チップでは、上記のように、第1方向に延びるように、第1方向に対して基板表面の一方端部側および他方端部側に分割の際に起点となったスクライブラインがそれぞれ設けられるとともに、第1方向に対してスクライブラインの内側となる基板表面上の領域に凸部を設けることによって、基板を分割する際にスクライブラインを起点として進展したクラックの進展方向がずれた場合でも、凸部によって、クラックの進展方向をガイド(案内)して進展方向を修正することができるので、所望の分割線に沿って基板を分割することができるとともに、素子部に向かう方向以外の方向にクラックの進展方向を修正することにより、スクライブラインを起点として進展したクラックが素子部に達するのを抑制することができる。これにより、劈開による素子分離の際に、スクライブラインを起点として進展したクラックにより素子部が損傷するのを抑制することができるので、素子特性が低下するのを抑制することができる。なお、スクライブラインから発生したクラックが進展することにより、基板が分割されるとともに、進展したクラックは、分割後に分割面(劈開面)となる。
【0008】
上記第1の局面による半導体チップにおいて、好ましくは、凸部は、基板表面上の分割線近傍の領域に一対に設けられているとともに、第1方向に所定の間隔を隔てて配置されている。このように構成すれば、第1方向に対して基板表面の一方端部側のスクライブラインを起点として進展したクラックの進展方向を一方の凸部でガイドすることができるとともに、第1方向に対して他方端部側のスクライブラインを起点として進展したクラックの進展方向を他方の凸部でガイドすることができるので、基板を分割する際に、スクライブラインを起点として進展したクラックの進展方向がずれた場合でも、クラックの進展方向を第1方向に沿うように容易に修正することができる。これにより、所望の分割線に沿って基板を容易に分割することができるとともに、スクライブラインを起点として進展したクラックが素子部に達するのを容易に抑制することができる。
【0009】
この場合において、好ましくは、素子部は、第1方向に対して一対の凸部の内側となる基板表面上の領域に配置されており、一対の凸部は、根元の分割線側が、素子部より分割線側に突出するように基板表面上に配置されている。このように構成すれば、基板を分割する際に、スクライブラインを起点として進展したクラックの進展方向が分割線と反対側(素子部側)にずれた場合でも、一対の凸部によってクラックの進展方向をガイドして、素子部より分割線側の領域に第1方向に沿ってクラックが進展するように、クラックの進展方向を修正することができるので、クラックが素子部に達するのをより容易に抑制することができる。また、このように構成すれば、所望の分割線に沿って基板をより容易に分割することができるので、クラックが素子部に達するのを抑制しながら、基板の分割された面と素子部との間の距離を短くすることができる。
【0010】
上記第1の局面による半導体チップにおいて、好ましくは、凸部の根元の分割線側は、スクライブラインより分割線側に突出しないように構成されているとともに、第1方向と平行な直線状に形成されている。このように構成すれば、スクライブラインを起点として進展したクラックの進展方向が分割線と反対側(素子部側)にずれた場合でも、凸部によってクラックの進展方向をガイドすることができるとともに、凸部に達したクラックは、凸部の根元に沿って進展するので、第1方向と平行な方向に容易にクラックを進展させることができる。これにより、所望の分割線に沿って基板をより容易に分割することができるとともに、スクライブラインを起点として進展したクラックが素子部に達するのをより容易に抑制することができる。
【0011】
上記第1の局面による半導体チップにおいて、好ましくは、凸部は、半導体層から構成されている。このように構成すれば、素子部を形成する際に、同一の工程で凸部を形成することができるので、スクライブラインを起点として進展したクラックの進展方向のずれを修正する凸部を基板表面上に容易に設けることができる。
【0012】
上記第1の局面による半導体チップにおいて、好ましくは、基板表面上には、基板の表面に平行であるとともに第1方向に直交する第2方向に沿って、素子部が直線状に複数配列されている。このような構成を上記第1の局面による半導体チップに適用すれば、素子特性が低下するのを抑制することが可能なアレイ状半導体チップを得ることができる。
【0013】
上記第1の局面による半導体チップにおいて、素子部を、発光素子部としてもよい。
【0014】
この発明の第2の局面による半導体チップの製造方法は、基板表面上の所定の領域に素子部を形成する工程と、基板の表面に平行な第3方向に延びるように、第3方向に対して基板表面の一方端部側および他方端部側にスクライブ溝をそれぞれ設ける工程と、スクライブ溝を起点にして、第3方向に延びる分割線に沿って基板を分割する工程とを備え、素子部を形成する工程は、第3方向に対してスクライブ溝の内側となる基板表面上の領域に凸部を設ける工程を含む。
【0015】
この第2の局面による半導体チップの製造方法では、上記のように、基板の表面に平行な第3方向に延びるように、第3方向に対して基板表面の一方端部側および他方端部側にスクライブ溝をそれぞれ設けるとともに、第3方向に対してスクライブ溝の内側となる基板表面上の領域に凸部を設けることによって、基板を分割する際にスクライブ溝を起点として進展したクラックの進展方向がずれた場合でも、凸部によって、クラックの進展方向をガイド(案内)して進展方向を修正することができるので、所望の分割線に沿って基板を分割することができるとともに、素子部に向かう方向以外の方向にクラックの進展方向を修正することにより、スクライブ溝を起点として進展したクラックが素子部に達するのを抑制することができる。これにより、劈開による素子分離の際に、スクライブ溝を起点として進展したクラックにより素子部が損傷するのを抑制することができるので、素子特性が低下するのを抑制することができる。また、素子部を形成する工程に、第3方向に対してスクライブ溝の内側となる基板表面上の領域に凸部を設ける工程を含むように構成することによって、素子部を形成する工程と同一工程で基板表面上に凸部を設けることができるので、基板上に容易に凸部を設けることができるとともに、製造工程が増加するのを抑制することができる。なお、スクライブ溝から発生したクラックが進展することにより、基板が分割されるとともに、進展したクラックは、分割後に分割面(劈開面)となる。
【0016】
上記第2の局面による半導体チップの製造方法において、好ましくは、凸部を設ける工程は、基板表面上の分割線近傍の領域に、第3方向に所定の間隔を隔てて凸部を一対に設ける工程と、凸部の根元の分割線側を、第3方向と平行な直線状に形成するとともに、素子部より分割線側に突出するように構成する工程とをさらに有する。このように構成すれば、第3方向に対して基板表面の一方端部側のスクライブ溝を起点として進展したクラックの進展方向を一方の凸部でガイドすることができるとともに、第3方向に対して他方端部側のスクライブ溝を起点として進展したクラックの進展方向を他方の凸部でガイドすることができるので、劈開による素子分離の際に、スクライブ溝を起点として進展したクラックの進展方向が分割線と反対側(素子部側)にずれた場合でも、素子部より分割線側の領域に第3方向に沿ってクラックが進展するように、クラックの進展方向を容易に修正することができるとともに、凸部に達したクラックは、凸部の根元に沿って進展するので、第3方向と平行な方向にさらに容易にクラックを進展させることができる。これにより、スクライブ溝を起点として進展したクラックが素子部に達するのを容易に抑制することができる。
【0017】
上記第2の局面による半導体チップの製造方法において、好ましくは、素子部を形成する工程は、基板表面上に半導体層を積層した後、メサエッチングによって、素子部および凸部をそれぞれ形成する工程をさらに含む。このように構成すれば、素子部を形成する際に、基板表面上に同時に凸部を形成することができるので、スクライブ溝を起点として進展したクラックの進展方向のずれを修正する凸部を基板表面上に容易に設けることができる。
【0018】
上記第2の局面による半導体チップの製造方法において、好ましくは、素子部を形成する工程は、基板の表面に平行であるとともに第3方向と直交する第4方向に沿って直線状に配列するように、複数の素子部を形成する工程をさらに含む。このような構成を上記第2の局面による半導体チップの製造方法に適用すれば、素子特性が低下するのを抑制することが可能なアレイ状半導体チップを製造することができる。
【発明を実施するための最良の形態】
【0019】
以下、本発明の実施形態を図面に基づいて説明する。なお、本実施形態では、半導体チップの一例である発光ダイオードアレイチップ(以下、LED(Light Emitting Diode)アレイチップ)に本発明を適用した場合について説明する。
【0020】
図1は、本発明の一実施形態によるLEDアレイチップの全体斜視図である。図2は、図1に示した一実施形態によるLEDアレイチップの平面図である。図3〜図6は、図1に示した一実施形態によるLEDアレイチップの構造を説明するための図である。まず、図1〜図6を参照して、本発明の一実施形態によるLEDアレイチップ100の構造について説明する。
【0021】
本実施形態によるLEDアレイチップ100は、図1および図2に示すように、基板1の上面上に、凸部20と、複数の発光部30とが設けられている。また、基板1は、GaAsから構成されているとともに、図3に示すように、短手方向(矢印Y方向)に延びる分割線1aに沿って分割された長尺形状を有している。この基板1の厚みは、約350μmであり、短手方向(矢印Y方向)の長さWは、約800μmである。なお、基板1の長手方向を矢印X方向、長手方向と直交する基板1の短手方向を矢印Y方向とする。また、発光部30は、本発明の「素子部」および「発光素子部」の一例である。また、矢印X方向は、本発明の「第2方向」および「第4方向」の一例であり、矢印Y方向は、本発明の「第1方向」および「第3方向」の一例である。
【0022】
また、図1および図2に示すように、基板1の上面上には、矢印Y方向の一方端部側および他方端部側に、電極領域部40がそれぞれ形成されている。この電極領域部40には、ボンディングワイヤを接続するための広面積の電極部9aが発光部30に対応するように複数形成されている。また、電極領域部40の具体的な構造は、図4に示すように、約350μmの厚みを有するn型GaAsからなる基板1上に、基板1側から、約0.2μmの厚みを有するn型GaAsからなるバッファ層2と、約1.0μmの厚みを有する分布ブラッグ反射層(Distributed Bragg Reflector:DBR)3とが順に形成されているとともに、分布ブラッグ反射層3上に、約2.0μmの厚みを有するn型Al0.7Ga0.3Asからなるn型クラッド層4が形成されている。n型クラッド層4上には、約0.75μmの厚みを有するAlGaAsからなる活性層5が形成されている。活性層5上には、約2.5μmの厚みを有するp型Al0.7Ga0.3Asからなるp型クラッド層6が形成されている。また、メサエッチングにより、矢印Y方向に対して電極領域部40の内側となる側面には、順メサ面が形成されている。また、p型クラッド層6上および順メサ面上には、約200nm〜約300nmの厚みを有するSiからなる絶縁層8が形成されている。また、広面積の電極部9aは、電極領域部40の絶縁層8上に、下層から上層に向かって、Ti層と、Au層と、Zn層と、Au層とが積層された構造を有しており、約1.0μmの合計厚みに構成されている。
【0023】
また、図1および図2に示すように、基板1の矢印X方向の端部には、電極領域部40がメサエッチングされることによって形成された段差部40aがそれぞれ設けられている。この段差部40aは、後述するスクライブライン形成領域40bが分離されることによって形成される。また、段差部40aの底面は、後述する分離溝25および26の底面と同一面となるように構成されている。
【0024】
また、段差部40aの底面には、劈開による素子分離の際に、クラックの発生起点となったスクライブライン1bが設けられている。このスクライブライン1bは、矢印Y方向に対して基板1の上面の一方端部側および他方端部側に、矢印Y方向と平行に延びるようにそれぞれ設けられている。また、スクライブライン1bは、基板1の矢印Y方向の長さWに対して、それぞれ、約1/3の長さとなるように構成されている。具体的には、スクライブライン1bは、それぞれ、L(=約250μm)の長さとなるように構成されている。また、一方端部側および他方端部側のスクライブライン1bは、それぞれ、分割線1a上に位置するように設けられているとともに、一方のスクライブライン1bの延長線上に他方のスクライブライン1bが位置するように設けられている。なお、スクライブライン1bは、素子分離の際に基板1の上面上に設けた後述するスクライブ溝1cが分割されることによって形成されている。
【0025】
また、発光部30は、図5に示すように、矢印Y方向に、約40μm〜約50μmの長さL1を有しているとともに、矢印X方向に、約10μmの幅W1を有している。これにより、発光部30の幅W1が小さくなった場合でも、発光部30の長さL1を長くすることにより、平面積の減少を抑制することが可能となるので、順電圧(V)の増加を抑制することが可能となる。
【0026】
また、発光部30は、図1および図2に示すように、基板1における矢印Y方向の中央部の位置に、矢印X方向に延びるように直線状に配列されている。また、隣り合う発光部30の間隔は、等間隔となっている。また、図3に示すように、LEDアレイチップ100が矢印X方向(長手方向)に隣接するように配置された際に、最端部の発光部30と隣接するLEDアレイチップ100の最端部の発光部30との距離aが、隣り合う発光部30間の距離bと同じになるように、最端部の発光部30から距離cの位置で、基板1が分割されている。
【0027】
また、図1および図2に示すように、隣り合う発光部30間には、矢印Y方向と平行に、分離溝26がエッチングによって形成されている。また、発光部30と電極領域部40との間には、矢印X方向と平行に、分離溝25がエッチングによって形成されている。この分離溝25および26によって、各発光部30は、基板1の上面上に、それぞれ分離独立するように島状に形成されている。
【0028】
また、基板1の矢印Y方向(短手方向)は、メサエッチングの際に、順メサのエッチング溝が現れる順メサ方向となるように構成されているとともに、基板1の矢印Y方向と直交する矢印X方向(長手方向)は、メサエッチングの際に、逆メサのエッチング溝が現れる逆メサ方向となるように構成されている。このため、発光部30の矢印Y方向の端面は、順メサ面となるように形成されているとともに、矢印X方向の端面は、逆メサ面となるように形成されている。
【0029】
また、各発光部30には、光を取り出すための2つの発光窓9bが所定の間隔を隔てて矢印X方向に隣り合うように設けられている。また、発光部30の上面上には、発光窓9bを除く上面全てを覆うように、p側電極9が形成されている。このp側電極9は、発光部30に電流を供給する機能を有するとともに、発光窓9b以外の上面から光が出ないように遮光する機能を有している。なお、p側電極9は、発光部30の順メサ面をも覆っている。このように、発光部30は、基板1の上面に対して垂直方向(上方)に、発光窓9bから光が取り出されるように構成されている。また、各発光部30を覆うp側電極9は、矢印Y方向にそれぞれ引き出された引出部9cを有しており、引出部9cによって、電極領域部40に設けられた広面積の電極部9aに接続されている。なお、隣り合うp側電極9の引き出し方向は、互いに反対となっている。すなわち、最端部の発光部30が他方端部側に引き出されている場合には、隣り合う発光部30は、反対方向である一方端部側に引き出されている。
【0030】
また、発光部30の具体的な構造としては、図4に示すように、分布ブラッグ反射層3上に、約2.0μmの厚みを有するn型Al0.7Ga0.3Asからなるn型クラッド層4が形成されている。n型クラッド層4上には、約0.75μmの厚みを有するAlGaAsからなる活性層5が形成されている。活性層5上には、約2.5μmの厚みを有するp型Al0.7Ga0.3Asからなるp型クラッド層6が形成されている。また、n型クラッド層4、活性層5、および、p型クラッド層6は、矢印Y方向に、順メサ面が形成されるとともに、矢印X方向に、逆メサ面が形成されるように構成されている。
【0031】
また、p型クラッド層6上の所定の領域には、図4および図5に示すように、約0.1μmの厚みを有するp型GaAsからなるp型コンタクト層7が平面的に見てI字状に形成されている。また、p型コンタクト層7の外周部、p型クラッド層6上、順メサ面上、および、逆メサ面上には、約200nm〜約300nmの厚みを有するSiからなる絶縁層8が形成されている。また、発光部30の上面には、図5に示すように、コンタクトホール10が形成されている。
【0032】
また、図4および図5に示すように、p型コンタクト層7上、絶縁層8上、順メサ面上には、下層から上層に向かって、Ti層と、Au層と、Zn層と、Au層とが積層された約1.0μmの合計厚みを有するp側電極9が形成されている。このp側電極9は、コンタクトホール10を介して、p型コンタクト層7と電気的に接続されている。また、基板1の下面上には、上層から下層に向かって、Au層と、Te層と、Sn層と、Au層とが順に積層された約1.0μmの合計厚みを有するn側電極11が形成されている。
【0033】
ここで、本実施形態では、図1および図2に示すように、矢印Y方向に対して、スクライブライン1bの内側となる基板1の上面上の領域に、一対の凸部20が設けられている。この凸部20は、基板1を分割する際に、スクライブライン1b(スクライブ溝1c)を起点として進展したクラックが、分割線1aからずれて発光部30側に進展した場合に、クラックの進展方向をガイド(案内)して、クラックの進展方向を修正する機能を有している。また、凸部20は、矢印Y方向に、所定の間隔を隔てて発光部30を挟むように配置されている。すなわち、矢印Y方向に対して一対の凸部20の内側となる領域に発光部30が位置するように構成されている。なお、凸部20は、分離溝25および26の底面に設けられているとともに、分割線1aの近傍の領域に、矢印Y方向に対して平行となるように配置されている。
【0034】
また、本実施形態では、図2に示すように、凸部20は、矢印Y方向に約10μmの長さL2を有しており、凸部20の上面は、平面的に見て、矢印Y方向に延びる長方形形状を有している。また、凸部20は、エッチングによってメサ形状に形成されており、図6に示すように、矢印Y方向の端面が順メサ面になるとともに、矢印X方向が逆メサ面になるように構成されている。また、図2に示すように、凸部20の根元20aの分割線1a側は、スクライブライン1bより分割線1a側に突出しないように構成されているとともに、矢印Y方向と平行な直線状に形成されている。
【0035】
また、本実施形態では、最端部の発光部30は、凸部20より、分割線1a側に突出しないように構成されている。具体的には、一対の凸部20は、根元20aの分割線1a側が、最端部となる発光部30の根元30aの分割線1a側よりも距離d(=約0.5μm)だけ、分割線1a側に突出するようにそれぞれ配置されている。
【0036】
また、凸部20の具体的な構造としては、図4に示すように、分布ブラッグ反射層3上に、約2.0μmの厚みを有するn型Al0.7Ga0.3Asからなるn型クラッド層4が形成されている。n型クラッド層4上には、約0.75μmの厚みを有するAlGaAsからなる活性層5が形成されている。活性層5上には、約2.5μmの厚みを有するp型Al0.7Ga0.3Asからなるp型クラッド層6が形成されている。また、図5および図6に示すように、n型クラッド層4、活性層5、および、p型クラッド層6は、矢印Y方向に、順メサ面が形成されるとともに、矢印X方向に、逆メサ面が形成されるように構成されている。また、p型クラッド層6上、順メサ面上、および、逆メサ面上には、約200nm〜約300nmの厚みを有するSiからなる絶縁層8が形成されている。
【0037】
本実施形態では、上記のように、矢印Y方向に延びるように、矢印Y方向に対して基板1の表面(上面)の一方端部側および他方端部側にクラックの発生起点となったスクライブライン1bがそれぞれ設けられるとともに、矢印Y方向に対してスクライブライン1bの内側となる基板1の上面上の領域に凸部20を設けることによって、基板1を分割する際にスクライブライン1bを起点として進展したクラックの進展方向がずれた場合でも、凸部20によって、クラックの進展方向をガイド(案内)して進展方向を修正することができるので、所望の分割線1aに沿って基板1を分割することができるとともに、スクライブライン1bを起点として進展したクラックが発光部30に達するのを抑制することができる。これにより、劈開による素子分離の際に、スクライブライン1bを起点として進展したクラックにより発光部30が損傷するのを抑制することができるので、光出力が低下するなどの素子特性が低下するのを抑制することができる。
【0038】
また、本実施形態では、基板1の上面上における分割線1a近傍の領域に、凸部20を一対に設けるとともに、矢印Y方向に所定の間隔を隔てて配置することによって、矢印Y方向に対して一方端部側のスクライブライン1bを起点として進展したクラックの進展方向を一方の凸部20でガイドすることができるとともに、矢印Y方向に対して他方端部側のスクライブライン1bを起点として進展したクラックの進展方向を他方の凸部20でガイドすることができるので、基板1を分割する際に、スクライブライン1bを起点として進展したクラックの進展方向がずれた場合でも、クラックの進展方向を矢印Y方向に沿うように容易に修正することができる。これにより、所望の分割線1aに沿って基板1を容易に分割することができるとともに、スクライブライン1bを起点として進展したクラックが発光部30に達するのを容易に抑制することができる。
【0039】
また、本実施形態では、矢印Y方向に対して一対の凸部20の内側となる基板1上の領域に発光部30を配置し、一対の凸部20を、根元20aの分割線1a側が発光部30より分割線1a側に突出するように配置することによって、基板1を分割する際に、スクライブライン1bを起点として進展したクラックの進展方向が分割線1aと反対側(発光部30側)にずれた場合でも、一対の凸部20によってクラックの進展方向をガイドして、発光部30より分割線1a側の領域に矢印Y方向に沿ってクラックが進展するように、クラックの進展方向を修正することができるので、クラックが発光部30に達するのをより容易に抑制することができる。
【0040】
また、本実施形態では、矢印Y方向に対して一対の凸部20の内側となる基板1の上面上の領域に発光部30を配置し、一対の凸部20を、根元20aの分割線1a側が発光部30より分割線1a側に突出するように基板1の上面上に配置することによって、所望の分割線1aに沿って基板1をより容易に分割することができるので、クラックが発光部30に達するのを抑制しながら、基板1の分割された面と発光部30との間の距離を短くすることができる。
【0041】
また、本実施形態では、凸部20の根元20aの分割線1a側を、スクライブライン1bより分割線1a側に突出しないように構成するとともに、矢印Y方向と平行な直線状に形成することによって、スクライブライン1bを起点として進展したクラックの進展方向が分割線1aと反対側(発光部30側)にずれた場合でも、凸部20によってクラックの進展方向をガイドすることができるとともに、凸部20に達したクラックは、凸部20の根元20aに沿って進展するので、矢印Y方向と平行な方向に容易にクラックを進展させることができる。これにより、所望の分割線1aに沿って基板1をより容易に分割することができるとともに、スクライブライン1bを起点として進展したクラックが発光部30に達するのをより容易に抑制することができる。
【0042】
図7〜図20は、図1に示した本発明の一実施形態によるLEDアレイチップの製造方法を説明するための図である。次に、図1、図2、図4、および、図6〜図20を参照して、本発明の一実施形態によるLEDアレイチップ100の製造方法について説明する。
【0043】
まず、MOVPE(Metal Organic Vapor Phase Epitaxy:有機金属気相成長)法により、基板1上に、バッファ層2、分布ブラッグ反射層3、n型クラッド層4、活性層5、p型クラッド層6およびp型コンタクト層7を順次成長させる。
【0044】
具体的には、図7に示すように、約350μmの厚みを有するn型GaAsからなる基板1の上面上に、約0.2μmの厚みを有するn型GaAsからなるバッファ層2を成長させる。次に、バッファ層2の上面上に、約1.0μmの厚みを有する分布ブラッグ反射層3を成長させる。次に、分布ブラッグ反射層3の上面上に、約2.0μmの厚みを有するn型Al0.7Ga0.3Asからなるn型クラッド層4を成長させる。続いて、n型クラッド層4の上面上に、約0.75μmの厚みを有するAlGaAsからなる活性層5を成長させる。そして、活性層5の上面上に、約2.5μmの厚みを有するp型Al0.7Ga0.3Asからなるp型クラッド層6を成長させる。続いて、p型クラッド層6の上面上に、p型GaAsからなるp型コンタクト層7を成長させる。
【0045】
次に、図8に示すように、フォトリソグラフィ技術を用いて、p型コンタクト層7の上面上にレジスト膜12を形成する。そして、図9に示すように、形成したレジスト膜12をマスクとして、p型コンタクト層7をエッチングする。これにより、図6に示した、I字形状のp型コンタクト層7が形成される。その後、レジスト膜12を除去することによって、図10に示す形状を得る。
【0046】
次に、フォトリソグラフィ技術を用いて、p型コンタクト層7の上面上、および、p型クラッド層6の上面上であるとともに、発光部30、凸部20、および、電極領域部40を形成する領域にレジスト膜13を形成する。そして、図11および図12に示すように、形成したレジスト膜13をマスクとして、p型クラッド層6、活性層5、および、n型クラッド層4をそれぞれメサエッチングする。
【0047】
この際、矢印Y方向が順メサ方向、矢印X方向が逆メサ方向となるように形成する。なお、メサエッチングは、燐酸系のエッチャントなどを用いて、異方性エッチングが顕著に現れる条件で行っている。その後、レジスト膜13を除去することによって、図13に示す形状を得る。
【0048】
ここで、本実施形態では、図12に示したように、メサエッチングによって、矢印Y方向に対して一対の凸部20の内側となる基板1の上面上の領域に発光部30を形成するとともに、凸部20の根元20aの矢印A方向側と、最端部となる発光部30の根元30aの矢印A方向側との距離dが、約0.5μmとなるように構成する。
【0049】
また、図12に示すように、このメサエッチングによって、矢印Y方向に対する一方端部側および他方端部側の電極領域部40に、スクライブライン形成領域40bをそれぞれ形成する。この際、電極領域部40の矢印Y方向の端部から電極領域部40の順メサ面まで貫通するように、矢印Y方向と平行にスクライブライン形成領域40bを形成する。また、スクライブライン形成領域40bは、分離溝25および26の底面と同一面となるように形成する。
【0050】
次に、図14に示すように、基板1の上面上の全面に絶縁層8を形成する。具体的には、分布ブラッグ反射層3上、p型クラッド層6上、p型コンタクト層7上、順メサ面上、および、逆メサ面上に、約200nm〜約300nmの厚みを有するSiからなる絶縁層8を形成する。
【0051】
次に、図15に示すように、フォトリソグラフィ技術を用いて、p型コンタクト層7の外周部の領域を除く、p型コンタクト層7が形成されていない領域に、レジスト膜14を形成する。そして、図16に示すように、形成したレジスト膜14をマスクとして、p型コンタクト層7上の絶縁層8をCFプラズマエッチングによって除去する。これにより、発光部30の上面に、図6に示した平面的に見てI字状のコンタクトホール10が形成される。その後、レジスト膜14を除去することによって、図17に示す形状を得る。
【0052】
次に、図18に示すように、リフトオフ法などによって、発光部30の上面上、および、発光部30の順メサ面上に、下層から上層に向かって、Ti層と、Au層と、Zn層と、Au層とが順に積層された約1.0μmの合計厚みを有するp側電極9を形成する。この際、図2に示した電極領域部40の電極部9aおよび引出部9cも同一工程で同時に形成する。
【0053】
続いて、図4に示したように、GaAs基板1の下面上に、上層から下層に向かって、Au層と、Te層と、Sn層と、Au層とが順に積層された約1.0μmの合計厚みを有するn側電極11を形成する。以上の工程により、図19に示すように、基板1の上面上に、複数の発光部30と、一対の凸部20と、電極領域部40とがそれぞれ形成される。
【0054】
次に、図20に示すように、矢印Y方向に対する一方端部側および他方端部側のスクライブライン形成領域40bに、それぞれ、約250μmの長さを有するスクライブ溝1cを設ける。このスクライブ溝1cは、基板1を分割する際にクラックの発生起点となる。また、スクライブ溝1cは、矢印Y方向に対する基板1の一方端部および他方端部からそれぞれ凸部20まで設ける。なお、スクライブ溝1cから発生したクラックが進展することにより、基板1が分割されるとともに、進展したクラックは、分割後に分割面(劈開面)となる。
【0055】
最後に、基板1に応力を加え、分割線1aに沿って、基板1を分割する。これにより、図1に示したような、本発明の一実施形態によるLEDアレイチップ100が得られる。
【0056】
本実施形態では、上記のように、矢印Y方向に延びるように、矢印Y方向に対して基板1の上面の一方端部側および他方端部側にスクライブ溝1cをそれぞれ設けるとともに、矢印Y方向に対してスクライブ溝1cの内側となる基板1の上面上の領域に凸部20を設けることによって、基板1を分割する際にスクライブ溝1cを起点として進展したクラックの進展方向がずれた場合でも、凸部20によって、クラックの進展方向をガイド(案内)して進展方向を修正することができるので、所望の分割線1aに沿って基板1を分割することができるとともに、スクライブ溝1cを起点として進展したクラックが発光部30に達するのを抑制することができる。これにより、劈開による素子分離の際に、スクライブ溝1cを起点として進展したクラックにより発光部30が損傷するのを抑制することができるので、光出力が低下するなどの素子特性が低下するのを抑制することができる。
【0057】
また、本実施形態では、発光部30を形成する工程に、矢印Y方向に対してスクライブ溝1cの内側となる基板1の上面上の領域に凸部20を設ける工程を含むように構成することによって、発光部30を形成する工程と同一工程で基板1の上面上に凸部20を設けることができるので、基板1上に容易に凸部20を設けることができるとともに、製造工程が増加するのを抑制することができる。
【0058】
また、本実施形態では、凸部20を設ける工程に、基板1の上面上における分割線1a近傍の領域に、矢印Y方向に所定の間隔を隔てて凸部20を一対に設ける工程と、凸部20の根元20aの分割線1a側を、矢印Y方向と平行な直線状に形成するとともに、発光部30より分割線1a側に突出するように構成する工程とを有するように構成することによって、矢印Y方向に対して一方端部側のスクライブ溝1cを起点として進展したクラックの進展方向を一方の凸部20でガイドすることができるとともに、矢印Y方向に対して他方端部側のスクライブ溝1cを起点として進展したクラックの進展方向を他方の凸部20でガイドすることができるので、劈開による素子分離の際に、スクライブ溝1cを起点として進展したクラックの進展方向が分割線1aと反対側(発光部30側)にずれた場合でも、発光部30より分割線1a側の領域に矢印Y方向に沿ってクラックが進展するように、クラックの進展方向を容易に修正することができるとともに、凸部20に達したクラックは、凸部20の根元20aに沿って進展するので、矢印Y方向と平行な方向にさらに容易にクラックを進展させることができる。これにより、スクライブ溝1cを起点として進展したクラックが発光部30に達するのを容易に抑制することができる。
【0059】
また、本実施形態では、発光部30を形成する工程を、基板1の上面上に半導体層を積層した後、メサエッチングによって、発光部30および凸部20をそれぞれ形成する工程を含むように構成することによって、発光部30を形成する際に、基板1の上面上に同時に凸部20を形成することができるので、分割の際に、スクライブ溝1cを起点として進展したクラックの進展方向のずれを修正する凸部20を基板1の上面上に容易に設けることができる。
【0060】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【0061】
たとえば、上記実施形態では、複数の発光部が直線状に配列されたLEDアレイチップに本発明を適用した例を示したが、本発明はこれに限らず、基板上に素子部が形成された半導体チップであればLEDアレイチップ以外の半導体チップに本発明を適用してもよい。
【0062】
また、上記実施形態では、素子部としての発光部を基板上に複数配列した例を示したが、本発明はこれに限らず、素子部としての発光部を基板上に1つ形成するようにしてもよい。また、基板上に形成する素子部は、発光部以外の素子部でもよい。
【0063】
また、上記実施形態では、基板上に、凸部を一対に形成した例を示したが、本発明はこれに限らず、凸部を1つ、または、3つ以上、基板上に形成するようにしてもよい。
【0064】
また、上記実施形態では、半導体層を積層するとともに、エッチングにより凸部を形成した例を示したが、本発明はこれに限らず、半導体層以外の材料により凸部を形成するようにしてもよい。また、エッチング以外の方法によって、凸部を形成するようにしてもよい。
【0065】
また、上記実施形態では、凸部を、その上面が、平面的に見て長方形形状に形成した例を示したが、本発明はこれに限らず、凸部の根元の分割線側が直線状であれば、凸部の形状は何れの形状であってもよい。
【0066】
また、上記実施形態では、MOVPE法を用いて、基板上に、バッファ層、分布ブラッグ反射層、n型クラッド層、活性層、p型クラッド層およびp型コンタクト層の半導体層を順次成長させた例を示したが、本発明はこれに限らず、MOVPE法以外の成長方法を用いて、基板上に半導体層を成長させるようにしてもよい。MOVPE法以外の方法としては、たとえば、VPE(気相エピタキシャル)法、MOCVD(有機金属化学気相デポジション)法、MBE(分子線エピタキシャル)法、MOMBE(有機金属分子線エピタキシャル)法、および、CBE(化学ビームエピタキシャル)法などが考えられる。
【0067】
また、上記実施形態では、AlGaAs系の材料を用いて基板上に発光部を形成した例を示したが、本発明はこれに限らず、AlGaAs系以外の材料を用いて基板上に発光部を形成するようにしてもよい。
【0068】
また、上記実施形態では、n型の基板を用いてLEDアレイチップを作製した例を示したが、本発明はこれに限らず、p型の基板を用いてLEDアレイチップを作製するようにしてもよい。
【0069】
また、上記実施形態では、Siからなる絶縁層を基板の上面上に形成した例を示したが、本発明はこれに限らず、Si以外の材料からなる絶縁層を基板の上面上に形成するようにしてもよい。Si以外の材料としては、SiOおよびAlなどが考えられる。
【図面の簡単な説明】
【0070】
【図1】本発明の一実施形態によるLEDアレイチップの全体斜視図である。
【図2】図1に示した一実施形態によるLEDアレイチップの平面図である。
【図3】図1に示した一実施形態によるLEDアレイチップの平面図である。
【図4】図2の200−200線に沿った断面図である。
【図5】図1に示した一実施形態によるLEDアレイチップの発光部の平面図である。
【図6】図1に示した一実施形態によるLEDアレイチップの凸部の拡大斜視図である。
【図7】図1に示した本発明の一実施形態によるLEDアレイチップの製造方法を説明するための断面図である。
【図8】図1に示した本発明の一実施形態によるLEDアレイチップの製造方法を説明するための断面図である。
【図9】図1に示した本発明の一実施形態によるLEDアレイチップの製造方法を説明するための断面図である。
【図10】図1に示した本発明の一実施形態によるLEDアレイチップの製造方法を説明するための断面図である。
【図11】図1に示した本発明の一実施形態によるLEDアレイチップの製造方法を説明するための断面図である。
【図12】図1に示した本発明の一実施形態によるLEDアレイチップの製造方法を説明するための平面図である。
【図13】図1に示した本発明の一実施形態によるLEDアレイチップの製造方法を説明するための断面図である。
【図14】図1に示した本発明の一実施形態によるLEDアレイチップの製造方法を説明するための断面図である。
【図15】図1に示した本発明の一実施形態によるLEDアレイチップの製造方法を説明するための断面図である。
【図16】図1に示した本発明の一実施形態によるLEDアレイチップの製造方法を説明するための断面図である。
【図17】図1に示した本発明の一実施形態によるLEDアレイチップの製造方法を説明するための断面図である。
【図18】図1に示した本発明の一実施形態によるLEDアレイチップの製造方法を説明するための断面図である。
【図19】図1に示した本発明の一実施形態によるLEDアレイチップの製造方法を説明するための平面図である。
【図20】図1に示した本発明の一実施形態によるLEDアレイチップの製造方法を説明するための平面図である。
【符号の説明】
【0071】
1 基板
1a 分割線
1b スクライブライン
1c スクライブ溝
2 バッファ層
3 分布ブラッグ反射層
4 n型クラッド層
5 活性層
6 p型クラッド層
7 p型コンタクト層
8 絶縁層
9 p側電極
9a 電極部
9b 発光窓
9c 引出部
10 コンタクトホール
11 n側電極
20 凸部
20a 根元
30 発光部(素子部、発光素子部)
40 電極領域部
40a 段差部
40b スクライブライン形成領域

【特許請求の範囲】
【請求項1】
表面に平行な第1方向に延びる分割線に沿って分割された基板と、
前記基板の表面上に形成された素子部と、
前記第1方向に延びるように、前記第1方向に対して前記基板表面の一方端部側および他方端部側にそれぞれ設けられ、分割の際に起点となったスクライブラインと、
前記第1方向に対して前記スクライブラインの内側となる前記基板表面上の領域に設けられた凸部とを備えることを特徴とする、半導体チップ。
【請求項2】
前記凸部は、前記基板表面上の前記分割線近傍の領域に一対に設けられているとともに、前記第1方向に所定の間隔を隔てて配置されていることを特徴とする、請求項1に記載の半導体チップ。
【請求項3】
前記素子部は、前記第1方向に対して一対の前記凸部の内側となる前記基板表面上の領域に配置されており、
一対の前記凸部は、根元の前記分割線側が、前記素子部より前記分割線側に突出するように前記基板表面上に配置されていることを特徴とする、請求項2に記載の半導体チップ。
【請求項4】
前記凸部の根元の前記分割線側は、前記スクライブラインより前記分割線側に突出しないように構成されているとともに、前記第1方向と平行な直線状に形成されていることを特徴とする、請求項1〜3のいずれか1項に記載の半導体チップ。
【請求項5】
前記凸部は、半導体層から構成されていることを特徴とする、請求項1〜4のいずれか1項に記載の半導体チップ。
【請求項6】
前記基板表面上には、前記基板の表面に平行であるとともに前記第1方向に直交する第2方向に沿って、前記素子部が直線状に複数配列されていることを特徴とする、請求項1〜5のいずれか1項に記載の半導体チップ。
【請求項7】
前記素子部は、発光素子部であることを特徴とする、請求項1〜6のいずれか1項に記載の半導体チップ。
【請求項8】
基板表面上の所定の領域に素子部を形成する工程と、
前記基板の表面に平行な第3方向に延びるように、前記第3方向に対して前記基板表面の一方端部側および他方端部側にスクライブ溝をそれぞれ設ける工程と、
前記スクライブ溝を起点にして、前記第3方向に延びる分割線に沿って前記基板を分割する工程とを備え、
前記素子部を形成する工程は、前記第3方向に対して前記スクライブ溝の内側となる前記基板表面上の領域に凸部を設ける工程を含むことを特徴とする、半導体チップの製造方法。
【請求項9】
前記凸部を設ける工程は、
前記基板表面上の前記分割線近傍の領域に、前記第3方向に所定の間隔を隔てて前記凸部を一対に設ける工程と、
前記凸部の根元の前記分割線側を、前記第3方向と平行な直線状に形成するとともに、前記素子部より前記分割線側に突出するように配置する工程とをさらに有することを特徴とする、請求項8に記載の半導体チップの製造方法。
【請求項10】
前記素子部を形成する工程は、前記基板表面上に半導体層を積層した後、メサエッチングによって、前記素子部および前記凸部をそれぞれ形成する工程をさらに含むことを特徴とする、請求項8または9に記載の半導体チップの製造方法。
【請求項11】
前記素子部を形成する工程は、前記基板の表面に平行であるとともに前記第3方向と直交する第4方向に沿って直線状に配列するように、複数の前記素子部を形成する工程をさらに含むことを特徴とする、請求項8〜10のいずれか1項に記載の半導体チップの製造方法。

【図1】
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【図2】
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【図3】
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【図4】
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【図5】
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【図6】
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【図7】
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【図8】
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【図9】
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【図10】
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【図11】
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【図12】
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【図13】
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【図14】
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【図15】
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【図16】
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【図17】
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【図18】
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【図19】
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【図20】
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【公開番号】特開2008−53476(P2008−53476A)
【公開日】平成20年3月6日(2008.3.6)
【国際特許分類】
【出願番号】特願2006−228501(P2006−228501)
【出願日】平成18年8月25日(2006.8.25)
【出願人】(000001889)三洋電機株式会社 (18,308)
【出願人】(000214892)鳥取三洋電機株式会社 (1,582)
【Fターム(参考)】