半導体レーザ素子およびその製造方法
【課題】素子特性が低下するのを抑制することが可能な半導体レーザ素子を提供する。
【解決手段】この半導体レーザ素子は、電流注入領域７０を挟んで対向するとともに、素子部５０の上面からＧａＡｓ基板１に達する深さを有し、かつ、素子部５０の側端面と平行に延びるように設けられた一対の溝部２０が設けられている。また、素子部５０の両側端面には、溝部２０と平行に延びるように、段差部３０ａが設けられており、ＧａＡｓ基板１の裏面であって、段差部３０ａの底面の真下に位置する領域に、段差部３０ａと平行に延びるスクライブライン４０が設けられている。
【解決手段】この半導体レーザ素子は、電流注入領域７０を挟んで対向するとともに、素子部５０の上面からＧａＡｓ基板１に達する深さを有し、かつ、素子部５０の側端面と平行に延びるように設けられた一対の溝部２０が設けられている。また、素子部５０の両側端面には、溝部２０と平行に延びるように、段差部３０ａが設けられており、ＧａＡｓ基板１の裏面であって、段差部３０ａの底面の真下に位置する領域に、段差部３０ａと平行に延びるスクライブライン４０が設けられている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体レーザ素子およびその製造方法に関し、特に、高出力でレーザ光を出射可能な半導体レーザ素子およびその製造方法に関する。
【背景技術】
【０００２】
従来、電流注入幅（ストライプ幅）を１０μｍ以上に形成することによって、高出力でレーザ光を出射することが可能なブロードエリア型の半導体レーザ素子が知られている（たとえば、特許文献１参照）。
【０００３】
上記特許文献１には、ストライプ幅が１０μｍ以上のストライプリッジを有するとともに、活性層およびｐ型クラッド層における発光領域の両側の領域を二次元フォトニック結晶化したブロードエリア型の半導体レーザ素子が記載されている。このような従来のブロードエリア型半導体レーザ素子では、一般的に、活性層（発光層）が形成されている素子表面（上面）の素子長さ方向に素子分離溝を形成し、素子分離溝の底面に素子分離溝と平行にスクライブラインを設けた後、素子に応力を加えることによって、素子分離が行われる。
【特許文献１】特開２００４−１７２５０６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記した従来のブロードエリア型半導体レーザ素子では、素子分離溝を形成し、素子分離溝の底面に素子分離溝と平行にスクライブラインを設けた後、素子に応力を加えることによって素子分離を行う際に、素子分離後のエッジ部に欠けが発生するという不都合があった。このため、エッジ部が欠けることによって活性層（発光層）内に結晶欠陥が引き起こされ、半導体レーザ素子の高出力動作時に、活性層（発光層）内の結晶欠陥が伸張および増殖するという不都合があった。その結果、素子特性が低下するという問題点があった。
【０００５】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、素子特性が低下するのを抑制することが可能な半導体レーザ素子およびその製造方法を提供することである。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、この発明の第１の局面における半導体レーザ素子は、基板と、基板の表面上に形成された発光層と発光層の電流注入領域を制限する電流ブロック層とを含む素子部と、電流注入領域を挟んで対向するとともに、素子部の上面から発光層より深い位置に達し、かつ、素子部の側端面と平行に延びるように設けられた一対の溝部とを備えている。
【０００７】
この第１の局面による半導体レーザ素子では、上記のように、電流注入領域を挟んで対向するとともに、素子部の上面から発光層より深い位置に達し、かつ、素子部の側端面と平行に延びるように一対の溝部を設けることによって、素子部（発光層）の電流注入領域側と側端面側とを、溝部により隔てることができるので、素子分離の際に側端面のエッジ部に欠けが生じ、その欠けによって発光層内に結晶欠陥が引き起こされた場合でも、発光層内の結晶欠陥が電流注入領域に伸張するのを抑制することができる。すなわち、発光層内の結晶欠陥は、発光層の側端面近傍の領域に存在することになるため、素子部（発光層）の電流注入領域側と側端面側とを隔てる溝部によって、結晶欠陥が電流注入領域に伸張するのを妨げることができる。これにより、電流注入領域に対応した発光領域において、結晶欠陥が増殖するのを抑制することができるので、半導体レーザ素子を高出力で動作させた場合でも、素子の劣化速度が速くなるのを抑制することができる。その結果、素子特性が低下するのを抑制することができる。
【０００８】
上記第１の局面による半導体レーザ素子において、好ましくは、溝部は、素子部の側端面と平行に延びるように、素子部の全長にわたって設けられている。このように構成すれば、素子部（発光層）の電流注入領域側と側端面側とを、溝部により完全に分離することができるので、素子分離の際に側端面のエッジ部に欠けが生じ、その欠けによって発光層内に結晶欠陥が引き起こされた場合でも、発光層内の結晶欠陥が電流注入領域に伸張するのを有効に抑制することができる。これにより、電流注入領域に対応した発光領域において、結晶欠陥が増殖するのを有効に抑制することができるので、半導体レーザ素子を高出力で動作させた場合でも、素子の劣化速度が速くなるのを有効に抑制することができる。その結果、素子特性が低下するのを有効に抑制することができる。
【０００９】
上記第１の局面による半導体レーザ素子において、溝部を、素子部の上面から基板に達する深さに設けることができる。
【００１０】
上記第１の局面による半導体レーザ素子において、好ましくは、素子部上には、発光層に電流を注入するための電極が形成されており、溝部は、平面的に見て、電極を挟んで対向するように設けられている。このように構成すれば、溝部は、電極が形成されない領域に設けられるので、溝部を設ける際に、素子部の上面を覆う電極を除去する工程を省略することができる。これにより、発光層に電流を注入するための電極が素子部上に形成されている場合でも、製造工程が増加するのを抑制しながら、溝部を設けることができる。
【００１１】
上記第１の局面による半導体レーザ素子において、好ましくは、素子部の両側端面には、溝部と平行に延びるように、段差部が設けられており、基板の裏面であって、段差部の底面の真下に位置する領域には、段差部と平行に延びるように、スクライブラインが設けられている。このように構成すれば、素子分離を行う部分の厚みを小さくすることができるので、容易に、基板の裏面に設けたスクライブラインを起点として素子分離を行うことができる。これにより、素子分離の際に、溝部に割れおよび欠けなどが発生するのを抑制することができるので、溝部を容易に設けることができるとともに、溝部に割れおよび欠けなどが発生することに起因して、発光層に結晶欠陥が引き起こされるのを抑制することができる。
【００１２】
この場合において、好ましくは、段差部の底面は、溝部の底面よりも深い位置に設けられている。このように構成すれば、溝部の底面下部の厚みよりも、素子分離を行う部分の厚みを小さくすることができるので、より容易に、基板の裏面に設けたスクライブラインを起点として素子分離を行うことができる。これにより、素子分離の際に、溝部に割れおよび欠けなどが発生するのを有効に抑制することができるので、溝部をより容易に設けることができるとともに、溝部に割れおよび欠けなどが発生することに起因して、発光層に結晶欠陥が引き起こされるのを有効に抑制することができる。
【００１３】
この発明の第２の局面における半導体レーザ素子の製造方法は、基板の表面上に、発光層と発光層の電流注入領域を制限する電流ブロック層とを含む素子部を形成する工程と、電流注入領域を挟んで対向するとともに、素子部の上面から基板に達する深さを有し、かつ、所定の方向に延びるように、一対の第１溝部を形成する工程と、素子部に、第１溝部の延びる方向と直交する共振器面を形成する工程と、第１溝部に沿って、一対の第１溝部の外側で素子分離を行う工程とを備えている。
【００１４】
この第２の局面による半導体レーザ素子の製造方法では、上記のように、電流注入領域を挟んで対向するとともに、素子部の上面から基板に達する深さを有し、かつ、所定の方向に延びるように、一対の第１溝部を形成する工程を備えることによって、素子部（発光層）の電流注入領域側と素子分離を行う領域側とを、第１溝部により隔てることができるので、素子分離の際に側端面のエッジ部に欠けが生じ、その欠けによって発光層内に結晶欠陥が引き起こされた場合でも、発光層内の結晶欠陥が電流注入領域に伸張するのを抑制することができる。すなわち、発光層内の結晶欠陥は、発光層の素子分離を行う領域の近傍の領域に存在することになるため、素子部（発光層）の電流注入領域側と素子分離を行う領域側とを隔てる第１溝部によって、結晶欠陥が電流注入領域に伸張するのを妨げることができる。これにより、電流注入領域に対応した発光領域において、結晶欠陥が増殖するのを抑制することができるので、半導体レーザ素子を高出力で動作させた場合でも、素子の劣化速度が速くなるのを抑制することができる。その結果、素子特性が低下するのを抑制することができる。
【００１５】
上記第２の局面による半導体レーザ素子の製造方法において、好ましくは、第１溝部を形成する工程は、素子部に共振器面を形成した際に、素子部の全長にわたって、素子部の共振器面と直交する方向に延びるように、第１溝部を形成する工程を含む。このように構成すれば、素子部（発光層）の電流注入領域側と素子分離する領域側とを、第１溝部により完全に分離することができるので、素子分離の際に側端面のエッジ部に欠けが生じ、その欠けによって発光層内に結晶欠陥が引き起こされた場合でも、発光層内の結晶欠陥が電流注入領域に伸張するのを有効に抑制することができる。これにより、電流注入領域に対応した発光領域において、結晶欠陥が増殖するのを有効に抑制することができるので、半導体レーザ素子を高出力で動作させた場合でも、素子の劣化速度が速くなるのを有効に抑制することができる。その結果、素子特性が低下するのを有効に抑制することができる。
【００１６】
上記第２の局面による半導体レーザ素子の製造方法において、好ましくは、第１溝部を形成する工程の前に、素子部上に、発光層に電流を注入するための電極を形成する工程を備え、第１溝部を形成する工程は、平面的に見て、電極を挟んで対向するように、一対の第１溝部を形成する工程を含む。このように構成すれば、電極が形成されない領域に第１溝部を設けることになるので、第１溝部を形成する際に、素子部の上面を覆う電極を除去する工程を省略することができる。これにより、発光層に電流を注入するための電極を素子部上に形成した場合でも、製造工程が増加するのを抑制しながら、第１溝部を形成することができる。
【００１７】
上記第２の局面による半導体レーザ素子の製造方法において、好ましくは、第１溝部を形成する工程は、第１溝部をエッチングにより形成する工程を含む。このように構成すれば、第１溝部を、電流注入領域を挟んで対向するとともに、素子部の上面から基板に達する深さを有し、かつ、所定の方向に延びるように形成する場合でも、エッチングにより、容易に第１溝部を形成することができる。
【００１８】
上記第２の局面による半導体レーザ素子の製造方法において、好ましくは、素子分離を行う工程は、一対の第１溝部の外側に、第１溝部と平行に延びるように、第２溝部を形成する工程と、基板の裏面であって、第２溝部の底面の真下に位置する領域に、第２溝部と平行に延びるように、スクライブラインを設ける工程と、スクライブラインを起点として基板を分割する工程とを含む。このように構成すれば、素子分離を行う部分の厚みを小さくすることができるので、スクライブラインを起点として基板を分割する工程により、容易に、素子分離を行うことができる。これにより、基板を分割する工程の際に、第１溝部に割れおよび欠けなどが発生するのを抑制することができるので、第１溝部を容易に形成することができるとともに、第１溝部に割れおよび欠けなどが発生することに起因して、発光層に結晶欠陥が引き起こされるのを抑制することができる。
【００１９】
この場合において、好ましくは、第２溝部を形成する工程は、第２溝部を、第１溝部より深く形成する工程を有している。このように構成すれば、第１溝部の底面下部の厚みよりも、素子分離する部分の厚みを小さくすることができるので、スクライブラインを起点として基板を分割する工程により、より容易に、素子分離を行うことができる。これにより、基板を分割する工程の際に、第１溝部に割れおよび欠けなどが発生するのを有効に抑制することができるので、第１溝部をより容易に形成することができるとともに、第１溝部に割れおよび欠けなどが発生することに起因して、発光層に結晶欠陥が引き起こされるのを有効に抑制することができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施形態を図面に基づいて説明する。なお、本発明の一実施形態による半導体レーザ素子は、高出力でレーザ光を出射可能であるとともに、発光パターンが単峰性でないブロードエリア型の半導体レーザ素子である。
【００２１】
図１は、本発明の一実施形態による半導体レーザ素子の全体斜視図であり、図２は、図１に示した一実施形態による半導体レーザ素子の平面図である。図３〜図６は、図１に示した一実施形態による半導体レーザ素子の構造を説明するための図である。まず、図１〜図６を参照して、本発明の一実施形態による半導体レーザ素子の構造について説明する。
【００２２】
一実施形態による半導体レーザ素子の素子部５０は、図１および図２に示すように、共振器面６０に直交する方向（矢印Ｙ方向）に、約１０００μｍの長さ（Ｌ１）を有しているとともに、共振器面６０に沿った方向（矢印Ｘ方向）に、約８００μｍの幅（Ｗ１）を有している。なお、素子部５０には、劈開面からなる一対の共振器面６０が形成されている。
【００２３】
また、本実施形態による半導体レーザ素子は、図１および図３に示すように、約１００μｍの厚みを有するＧａＡｓ基板１上に、約３．３μｍの厚みを有するｎ型Ａｌ０．４８Ｇａ０．５２Ａｓからなるｎ型クラッド層２が形成されている。ｎ型クラッド層２上には、発光層３が形成されている。この発光層３は、図４に示すように、約９ｎｍの厚みを有するＧａＡｓからなる２つの量子井戸層３ａと、約８ｎｍの厚みを有するＡｌ０．３９Ｇａ０．６１Ａｓからなる１つの障壁層３ｂとが交互に積層されたＭＱＷ（多重量子井戸）構造を有する活性層３ｃを含んでいる。また、活性層３ｃを挟むように、約３０ｎｍの厚みを有するＡｌ０．３９Ｇａ０．６１Ａｓからなる光ガイド層３ｄおよび３ｅが設けられている。そして、活性層３ｃ、光ガイド層３ｄおよび３ｅとによって、発光層３が構成されている。なお、ＧａＡｓ基板１は、本発明の「基板」の一例である。
【００２４】
また、発光層３の光ガイド層３ｅ上には、図３に示すように、約１．２μｍの厚みを有するｐ型Ａｌ０．４９Ｇａ０．５１Ａｓからなるｐ型クラッド層４が形成されている。ｐ型クラッド層４上には、約０．５μｍの厚みを有するｐ型ＧａＡｓからなるｐ型コンタクト層５が形成されている。ｐ型コンタクト層５上には、約０．５μｍの厚みを有するｐ型ＧａＡｓからなるｐ型キャップ層６が形成されている。ｐ型キャップ層６上の所定の領域には、電流ブロック層７が形成されている。この電流ブロック層７は、図２、図３、および、図５に示すように、平面的に見て、電流注入領域７０に対応する領域に開口部７ｃを有している。また、電流ブロック層７の開口部７ｃに対応する領域に形成された電流注入領域７０は、図２に示すように、約３６０μｍの幅Ｗ２を有するとともに、共振器面６０に対して直交する方向（矢印Ｙ方向）に延びる細長状（ストライプ状）に形成されている。
【００２５】
また、素子部５０の共振器面６０の近傍には、電流ブロック層７によって、各共振器面６０から約２５μｍの長さＬ２を有する電流非注入領域７ｄがそれぞれ形成されている。このように、共振器面６０近傍に電流非注入領域７ｄを形成することにより、高出力動作時において、共振器面６０近傍の温度上昇が抑制され、ＣＯＤ（Ｃａｔａｓｔｒｏｐｈｉｃ Ｏｐｔｉｃａｌ Ｄａｍａｇｅ）による半導体レーザ素子の破壊が抑制される。
【００２６】
また、図１および図３に示すように、電流ブロック層７は、ｐ型キャップ層６側から、約０．６μｍの厚みを有するｎ型Ａｌ０．７Ｇａ０．３Ａｓからなるｎ型ＡｌＧａＡｓ層７ａと、約０．３μｍの厚みを有するｎ型ＧａＡｓ層７ｂとが積層された２層構造を有している。
【００２７】
そして、図３に示すように、ｐ型キャップ層６上および電流ブロック層７上には、ｐ型キャップ層６および電流ブロック層７側から、Ｃｒ層と、Ａｕ層と、Ｐｔ層と、Ａｕ層とが順次積層された約２．３μｍの厚みを有するｐ側電極８が形成されている。なお、Ｐ側電極８は、本発明の「電極」の一例である。また、ＧａＡｓ基板１の裏面上には、ＧａＡｓ基板１側から、Ａｕ層と、Ｇｅ層と、Ａｕ層と、Ｎｉ層と、Ａｕ層と、Ｐｔ層と、Ａｕ層とが順次積層された約１．２μｍの厚みを有するｎ側電極９が形成されている。
【００２８】
ここで、本実施形態では、図１〜図３に示すように、半導体レーザ素子には、電流注入領域７０を挟んで対向する一対の溝部２０がエッチングにより形成されている。この溝部２０は、約１０μｍの幅Ｗ３（図３参照）を有するとともに、共振器面６０に直交する方向である矢印Ｙ方向に延びるように、素子部５０の全長にわたって形成されている。また、溝部２０は、図１および図３に示すように、素子部５０の上面から発光層３より深い位置であるＧａＡｓ基板１に達する深さまで形成されている。なお、一対の溝部２０は、エッチングにより形成されているため、発光層３に結晶欠陥が引き起こされることなく、溝部２０が形成される。また、図２に示すように、一対の溝部２０は、平面的に見て、ｐ側電極８を挟んで対向するように設けられている。
【００２９】
また、本実施形態では、図１〜図３に示すように、素子部５０の共振器面６０と直交する方向（矢印Ｙ方向）に延びる両側端面には、側端面に沿って延びるように、素子部５０の全長にわたって、段差部３０ａが設けられている。この段差部３０ａは、後述する溝部３０（図１７参照）で素子を分離する際に形成されたものである。また、段差部３０ａの底面は、約５μｍの幅（Ｗ４）を有している。また、段差部３０ａの底面は、ＧａＡｓ基板１に形成されているとともに、一対の溝部２０よりも深い位置に形成されている。
【００３０】
また、本実施形態では、図１、図３、および、図６に示すように、ＧａＡｓ基板１の裏面であるとともに、両側端面に設けられた段差部３０ａの底面の真下に位置する領域には、素子分離の際に基点となったスクライブライン４０が段差部３０ａと平行に延びるように設けられている。具体的には、スクライブライン４０は、ＧａＡｓ基板１の裏面のエッジ部に設けられている。このスクライブライン４０は、図６に示すように、各共振器面６０からそれぞれ５０μｍ以上の長さＬ３だけ離れた位置に設けられている。すなわち、スクライブライン４０は、素子部５０の長さ方向（矢印Ｙ方向）の中心から対称に、素子部５０の長さ（Ｌ１：約１０００μｍ）よりも小さい長さである約９００μｍの長さ（Ｌ４）に設けられている。
【００３１】
また、図２に示すように、レーザ光を出射する側（Ａ側）の共振器面６０には、約１４２ｎｍの合計厚みを有する前面反射率４％の前面誘電体層１０が形成されている。この前面誘電体層１０は、共振器面６０側から、約２ｎｍの厚みを有するＳｉ層と、約１４０ｎｍの厚みを有するＡｌ２Ｏ３層とによって構成されている。また、レーザ光を出射する側と反対側（Ｂ側）の共振器面６０には、約５９０ｎｍの合計厚みを有する後面反射率９５％の後面誘電体層１１が形成されている。この後面誘電体層１１は、共振器面６０側から、約１２０ｎｍの厚みを有するＡｌ２Ｏ３層と、約５５ｎｍの厚みを有するＳｉ層と、約１２０ｎｍの厚みを有するＡｌ２Ｏ３層と、約５５ｎｍの厚みを有するＳｉ層と、約１２０ｎｍの厚みを有するＡｌ２Ｏ３層とによって構成されている。
【００３２】
本実施形態では、上記のように、電流注入領域７０を挟んで対向するとともに、素子部５０の上面からＧａＡｓ基板１に達する深さを有し、かつ、素子部５０の側端面と平行に延びるように、素子部５０の全長にわたり一対の溝部２０を設けることによって、素子部５０の電流注入領域７０側と側端面側とを、溝部２０により完全に分離することができるので、素子分離の際に側端面のエッジ部に欠けが生じ、その欠けによって発光層３（活性層３ｃ）内に結晶欠陥が引き起こされた場合でも、発光層３内の結晶欠陥が電流注入領域７０に伸張するのを有効に抑制することができる。すなわち、発光層３内の結晶欠陥は、発光層３の側端面近傍の領域に存在することになるため、素子部５０の電流注入領域７０側と側端面側とを隔てる溝部２０によって、結晶欠陥が電流注入領域７０に伸張するのを妨げることができる。これにより、電流注入領域７０に対応した発光領域において、結晶欠陥が増殖するのを有効に抑制することができるので、半導体レーザ素子を高出力で動作させた場合でも、素子の劣化速度が速くなるのを有効に抑制することができる。その結果、素子特性が低下するのを有効に抑制することができる。
【００３３】
また、本実施形態では、溝部２０を、平面的に見て、Ｐ側電極８を挟んで対向するように設けることによって、溝部２０を設ける際に、素子部５０の上面を覆うＰ側電極８を除去する工程を省略することができるので、発光層３に電流を注入するためのＰ側電極８が素子部５０上に形成されている場合でも、製造工程が増加するのを抑制しながら、溝部２０を設けることができる。
【００３４】
図７〜図２０は、図１に示した本発明の一実施形態による半導体レーザ素子の製造方法を説明するための図である。次に、図１〜図５、および、図７〜図２０を参照して、本発明の一実施形態による半導体レーザ素子の製造方法について説明する。
【００３５】
まず、図７に示すように、ＭＯＣＶＤ法（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：有機金属気相成長法）などを用いて、約３５０μｍの厚みを有するとともに、｛１００｝結晶面から約４°傾斜したＧａＡｓ基板１の上面上に、約３．３μｍの厚みを有するｎ型Ａｌ０．４８Ｇａ０．５２Ａｓからなるｎ型クラッド層２、発光層３、約１．２μｍの厚みを有するｐ型Ａｌ０．４９Ｇａ０．５１Ａｓからなるｐ型クラッド層４、約０．５μｍの厚みを有するｐ型ＧａＡｓからなるｐ型コンタクト層５、および、約０．５μｍの厚みを有するｐ型ＧａＡｓからなるｐ型キャップ層６を順次成長させる。
【００３６】
なお、発光層３は、図４に示したように、約３０ｎｍの厚みを有するＡｌ０．３９Ｇａ０．６１Ａｓからなる光ガイド層３ｄ上に、ＭＱＷ構造を有する活性層３ｃ、および、約３０ｎｍの厚みを有するＡｌ０．３９Ｇａ０．６１Ａｓからなる光ガイド層３ｅを順次成長させることにより形成する。また、活性層３ｃは、約９ｎｍの厚みを有するＧａＡｓからなる２つの量子井戸層３ａと、約８ｎｍの厚みを有するＡｌ０．３９Ｇａ０．６１Ａｓからなる１つの障壁層３ｂとを交互に積層することにより形成する。
【００３７】
次に、図８に示すように、ｐ型キャップ層６上に、ｐ型キャップ層６側から、約０．６μｍの厚みを有するｎ型Ａｌ０．１８Ｇａ０．８２Ａｓからなるｎ型ＡｌＧａＡｓ層７ａと、約０．３μｍの厚みを有するｎ型ＧａＡｓ層７ｂとを順次成長させることによって、ｎ型ＡｌＧａＡｓ層７ａとｎ型ＧａＡｓ層７ｂとの２層からなる電流ブロック層７を形成する。
【００３８】
そして、図９に示すように、フォトリソグラフィ技術を用いて、電流ブロック層７上の所定の領域にレジスト膜１２を形成する。その後、図１０に示すように、形成したレジスト膜１２をマスクとして、電流ブロック層７をエッチングする。これにより、図２および図５に示したような、幅Ｗ２（約３６０μｍ）を有する、電流注入領域７０に対応する開口部７ｃが電流ブロック層７に形成される。その後、形成したレジスト膜１２を除去することにより、図１１に示す形状を得る。
【００３９】
次に、図１２に示すように、真空蒸着法などを用いて、ｐ型キャップ層６上および電流ブロック層７上に、ｐ型キャップ層６および電流ブロック層７側から、Ｃｒ層と、Ａｕ層と、Ｐｔ層と、Ａｕ層とが順次積層された約２．３μｍの合計厚みを有するｐ側電極８を形成する。
【００４０】
続いて、図１３に示すように、フォトリソグラフィ技術を用いて、電流ブロック層７上およびｐ側電極８上の所定の領域にレジスト膜１３を形成する。次に、図１４に示すように、形成したレジスト膜１３をマスクとして、ＧａＡｓ基板１に達する深さまで、素子部５０の全長にわたってエッチングを行う。これにより、図１〜図３に示したような、電流注入領域７０およびＰ側電極８を挟んで対向するとともに、矢印Ｙ方向に延びる一対の溝部２０が形成される。なお、溝部２０は、本発明の「第１溝部」の一例である。その後、形成したレジスト膜１３を除去することにより、図１５に示す形状を得る。
【００４１】
次に、図１６に示すように、フォトリソグラフィ技術を用いて、再度、電流ブロック層７上およびｐ側電極８上の所定の領域にレジスト膜１４を形成する。そして、図１７に示すように、形成したレジスト膜１４をマスクとして、ＧａＡｓ基板１に達する深さまで、素子部５０の全長にわたってエッチングを行う。この際、先に形成した溝部２０の深さよりも深くなるように、エッチングを行う。これにより、溝部２０と平行に延びる溝部３０が形成される。その後、形成したレジスト膜１４を除去する。なお、溝部３０は、本発明の「第２溝部」の一例である。
【００４２】
次に、ＧａＡｓ基板１の裏面を研磨等の方法を用いて、ＧａＡｓ基板１の厚みが約１００μｍの厚みになるまで薄くする。これは、後の素子分離工程において、ＧａＡｓ基板１を割りやすくするためである。次に、図１８に示すように、真空蒸着法などを用いて、ＧａＡｓ基板１の裏面上に、ＧａＡｓ基板１側から、Ａｕ層と、Ｇｅ層と、Ａｕ層と、Ｎｉ層と、Ａｕ層と、Ｐｔ層と、Ａｕ層とが順次積層された約１．２μｍの合計厚みを有するｎ側電極９を形成する。そして、ＧａＡｓ基板１をＸ方向に劈開し、一対の共振器面６０を形成するとともに、形成した共振器面６０に誘電体層を形成する。具体的には、図２に示したように、素子部５０のレーザ光を出射する側（Ａ側）の共振器面６０に、共振器面６０側から、約２ｎｍの厚みを有するＳｉ層と、約１４０ｎｍの厚みを有するＡｌ２Ｏ３層とが積層された約１４２ｎｍの厚みを有するとともに、前面反射率４％の前面誘電体層１０を形成する。また、レーザ光を出射する側と反対側（Ｂ側）の共振器面６０に、共振器面６０側から、約１２０ｎｍの厚みを有するＡｌ２Ｏ３層と、約５５ｎｍの厚みを有するＳｉ層と、約１２０ｎｍの厚みを有するＡｌ２Ｏ３層と、約５５ｎｍの厚みを有するＳｉ層と、約１２０ｎｍの厚みを有するＡｌ２Ｏ３層とが積層された約５９０ｎｍの厚みを有するとともに、後面反射率９５％の後面誘電体層１１を形成する。
【００４３】
次に、図１９および図２０に示すように、ＧａＡｓ基板１の裏面であって、溝部３０の底面の真下に位置する領域に、溝部３０と平行に延びるスクライブライン４０を設ける。この際、図２０に示すように、各共振器面６０からそれぞれ５０μｍ以上の長さＬ３だけ離れるようにスクライブライン４０を形成する。具体的には、素子部５０の長さ方向（矢印Ｙ方向）の中心から対称に、素子部５０の長さ（Ｌ１：約１０００μｍ）よりも小さい長さである約９００μｍの長さ（Ｌ４）にスクライブライン４０を形成する。これにより、素子分離の際に、ＧａＡｓ基板１のコーナ部に欠けが発生するのが抑制される。
【００４４】
最後に、素子に応力を加えることによって、ＧａＡｓ基板１を分割し、素子分離を行う。このようにして、図１に示した本発明の一実施形態による半導体レーザ素子が形成される。
【００４５】
本実施形態では、上記のように、電流注入領域７０を挟んで対向するとともに、素子部５０の上面からＧａＡｓ基板１に達する深さを有し、かつ、矢印Ｙ方向に延びるように、素子部５０の全長にわたり一対の溝部２０を形成することによって、素子部５０の電流注入領域７０側と素子分離を行う領域側とを、溝部２０により完全に分離することができるので、素子分離の際に側端面のエッジ部に欠けが生じ、その欠けによって発光層３内に結晶欠陥が引き起こされた場合でも、発光層３内の結晶欠陥が電流注入領域７０に伸張するのを有効に抑制することができる。すなわち、発光層３内の結晶欠陥は、発光層３の素子分離を行う領域の近傍の領域に存在することになるため、素子部５０の電流注入領域７０側と素子分離を行う領域側とを隔てる溝部２０によって、結晶欠陥が電流注入領域７０に伸張するのを妨げることができる。これにより、電流注入領域７０に対応した発光領域において、結晶欠陥が増殖するのを有効に抑制することができるので、半導体レーザ素子を高出力で動作させた場合でも、素子の劣化速度が速くなるのを有効に抑制することができる。その結果、素子特性が低下するのを有効に抑制することができる。
【００４６】
また、本実施形態では、平面的に見て、Ｐ側電極８を挟んで対向するように、一対の溝部２０を形成することによって、溝部２０を形成する際に、素子部５０の上面を覆うＰ側電極８を除去する工程を省略することができるので、発光層３に電流を注入するためのＰ側電極８を素子部５０上に形成した場合でも、製造工程が増加するのを抑制しながら、溝部２０を形成することができる。
【００４７】
また、本実施形態では、溝部２０をエッチングにより形成することによって、溝部２０を、電流注入領域７０を挟んで対向するとともに、素子部５０の上面からＧａＡｓ基板１に達する深さを有し、かつ、矢印Ｙ方向に延びるように形成する場合でも、エッチングにより、容易に溝部２０を形成することができる。
【００４８】
また、本実施形態では、素子分離を行う際に、一対の溝部２０の外側に、溝部２０と平行に延びるように、溝部３０を形成し、ＧａＡｓ基板１の裏面であって、溝部３０の底面の真下に位置する領域に、溝部３０と平行に延びるように、スクライブライン４０を設け、かつ、スクライブライン４０を起点としてＧａＡｓ基板１を分割することによって、素子分離を行う部分の厚みを小さくすることができるので、素子分離工程の際に、容易に、スクライブライン４０を起点としてＧａＡｓ基板１を分割することができる。これにより、ＧａＡｓ基板１を分割する際に、溝部２０に割れおよび欠けなどが発生するのを抑制することができるので、溝部２０を容易に形成することができるとともに、溝部２０に割れおよび欠けなどが発生することに起因して、発光層３に結晶欠陥が引き起こされるのを抑制することができる。
【００４９】
また、本実施形態では、溝部３０を、溝部２０より深く形成することによって、溝部２０の底面下部の厚みよりも、素子分離する部分の厚みを小さくすることができるので、素子分離工程の際に、より容易に、スクライブライン４０を起点としてＧａＡｓ基板１を分割することができる。これにより、ＧａＡｓ基板１を分割する際に、溝部２０に割れおよび欠けなどが発生するのを有効に抑制することができるので、溝部２０をより容易に形成することができるとともに、溝部２０に割れおよび欠けなどが発生することに起因して、発光層３に結晶欠陥が引き起こされるのを有効に抑制することができる。
【００５０】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００５１】
たとえば、上記実施形態では、一対の溝部を、素子部の全長にわたって形成した例を示したが、本発明はこれに限らず、一対の溝部は、素子部のほぼ全長にわたって形成されていればよく、一部に溝部が形成されていない部分があってもよい。
【００５２】
また、上記実施形態では、一対の溝部を、素子部の上面からＧａＡｓ基板に達する深さまで形成した例を示したが、本発明はこれに限らず、一対の溝部は、発光層よりも深い位置に達していれば、ＧａＡｓ基板に達していなくてもよい。
【００５３】
また、上記実施形態では、素子部の両側端面に段差部を設けるとともに、段差部の底面の位置を、一対の溝部の底面よりも深い位置に設けた例を示したが、本発明はこれに限らず、段差部の底面は、一対の溝部の底面と同一または一対の溝部の底面よりも浅い位置に設けるようにしてもよい。なお、段差部の底面を、一対の溝部の底面と同じ深さ位置に設けた場合には、溝部を形成する工程と同一工程で、段差部となる前の溝部を形成することができるので、製造工程が増加するのを抑制しながら、段差部を設けることができる。
【００５４】
また、上記実施形態では、素子部の両側端面に段差部を設けた例を示したが、本発明はこれに限らず、一対の溝部の外側の領域で素子分離が行われれば、素子部の両側端面に段差部を設けない構成にしてもよい。
【００５５】
また、上記実施形態では、スクライブラインを、各共振器面からそれぞれ５０μｍ以上離れた位置に設けた例を示したが、本発明はこれに限らず、スクライブラインを、各共振器面に達するように、素子部の全長にわたって設けるようにしてもよい。すなわち、スクライブラインの長さを、素子部の長さと同じ長さに構成してもよい。
【図面の簡単な説明】
【００５６】
【図１】本発明の一実施形態による半導体レーザ素子の全体斜視図である。
【図２】図１に示した本発明の一実施形態による半導体レーザ素子の平面図である。
【図３】図２の１００−１００線に沿った断面図である。
【図４】本発明の一実施形態による半導体レーザ素子の発光層の構造を示した断面図である。
【図５】本発明の一実施形態による半導体レーザ素子のｐ側電極を省略した斜視図である。
【図６】図１に示した本発明の一実施形態による半導体レーザ素子を裏面側から見た平面図である。
【図７】図１に示した本発明の一実施形態による半導体レーザ素子の製造方法を説明するための断面図である。
【図８】図１に示した本発明の一実施形態による半導体レーザ素子の製造方法を説明するための断面図である。
【図９】図１に示した本発明の一実施形態による半導体レーザ素子の製造方法を説明するための断面図である。
【図１０】図１に示した本発明の一実施形態による半導体レーザ素子の製造方法を説明するための断面図である。
【図１１】図１に示した本発明の一実施形態による半導体レーザ素子の製造方法を説明するための断面である。
【図１２】図１に示した本発明の一実施形態による半導体レーザ素子の製造方法を説明するための断面図である。
【図１３】図１に示した本発明の一実施形態による半導体レーザ素子の製造方法を説明するための断面図である。
【図１４】図１に示した本発明の一実施形態による半導体レーザ素子の製造方法を説明するための断面図である。
【図１５】図１に示した本発明の一実施形態による半導体レーザ素子の製造方法を説明するための断面図である。
【図１６】図１に示した本発明の一実施形態による半導体レーザ素子の製造方法を説明するための断面図である。
【図１７】図１に示した本発明の一実施形態による半導体レーザ素子の製造方法を説明するための断面図である。
【図１８】図１に示した本発明の一実施形態による半導体レーザ素子の製造方法を説明するための断面図である。
【図１９】図１に示した本発明の一実施形態による半導体レーザ素子の製造方法を説明するための断面図である。
【図２０】図１に示した本発明の一実施形態による半導体レーザ素子の製造方法を説明するための平面図である。
【符号の説明】
【００５７】
１ ＧａＡｓ基板（基板）
２ ｎ型クラッド層
３ 発光層
３ａ 量子井戸層
３ｂ 障壁層
３ｃ 活性層
３ｄ、３ｅ 光ガイド層
４ ｐ型クラッド層
５ ｐ型コンタクト層
６ ｐ型キャップ層
７ 電流ブロック層
８ ｐ側電極（電極）
９ ｎ側電極
１０ 前面誘電体層
１１ 後面誘電体層
２０ 溝部（第１溝部）
３０ａ 段差部
３０ 溝部（第２溝部）
４０ スクライブライン
５０ 素子部
６０ 共振器面
７０ 電流注入領域
【技術分野】
【０００１】
本発明は、半導体レーザ素子およびその製造方法に関し、特に、高出力でレーザ光を出射可能な半導体レーザ素子およびその製造方法に関する。
【背景技術】
【０００２】
従来、電流注入幅（ストライプ幅）を１０μｍ以上に形成することによって、高出力でレーザ光を出射することが可能なブロードエリア型の半導体レーザ素子が知られている（たとえば、特許文献１参照）。
【０００３】
上記特許文献１には、ストライプ幅が１０μｍ以上のストライプリッジを有するとともに、活性層およびｐ型クラッド層における発光領域の両側の領域を二次元フォトニック結晶化したブロードエリア型の半導体レーザ素子が記載されている。このような従来のブロードエリア型半導体レーザ素子では、一般的に、活性層（発光層）が形成されている素子表面（上面）の素子長さ方向に素子分離溝を形成し、素子分離溝の底面に素子分離溝と平行にスクライブラインを設けた後、素子に応力を加えることによって、素子分離が行われる。
【特許文献１】特開２００４−１７２５０６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記した従来のブロードエリア型半導体レーザ素子では、素子分離溝を形成し、素子分離溝の底面に素子分離溝と平行にスクライブラインを設けた後、素子に応力を加えることによって素子分離を行う際に、素子分離後のエッジ部に欠けが発生するという不都合があった。このため、エッジ部が欠けることによって活性層（発光層）内に結晶欠陥が引き起こされ、半導体レーザ素子の高出力動作時に、活性層（発光層）内の結晶欠陥が伸張および増殖するという不都合があった。その結果、素子特性が低下するという問題点があった。
【０００５】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、素子特性が低下するのを抑制することが可能な半導体レーザ素子およびその製造方法を提供することである。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、この発明の第１の局面における半導体レーザ素子は、基板と、基板の表面上に形成された発光層と発光層の電流注入領域を制限する電流ブロック層とを含む素子部と、電流注入領域を挟んで対向するとともに、素子部の上面から発光層より深い位置に達し、かつ、素子部の側端面と平行に延びるように設けられた一対の溝部とを備えている。
【０００７】
この第１の局面による半導体レーザ素子では、上記のように、電流注入領域を挟んで対向するとともに、素子部の上面から発光層より深い位置に達し、かつ、素子部の側端面と平行に延びるように一対の溝部を設けることによって、素子部（発光層）の電流注入領域側と側端面側とを、溝部により隔てることができるので、素子分離の際に側端面のエッジ部に欠けが生じ、その欠けによって発光層内に結晶欠陥が引き起こされた場合でも、発光層内の結晶欠陥が電流注入領域に伸張するのを抑制することができる。すなわち、発光層内の結晶欠陥は、発光層の側端面近傍の領域に存在することになるため、素子部（発光層）の電流注入領域側と側端面側とを隔てる溝部によって、結晶欠陥が電流注入領域に伸張するのを妨げることができる。これにより、電流注入領域に対応した発光領域において、結晶欠陥が増殖するのを抑制することができるので、半導体レーザ素子を高出力で動作させた場合でも、素子の劣化速度が速くなるのを抑制することができる。その結果、素子特性が低下するのを抑制することができる。
【０００８】
上記第１の局面による半導体レーザ素子において、好ましくは、溝部は、素子部の側端面と平行に延びるように、素子部の全長にわたって設けられている。このように構成すれば、素子部（発光層）の電流注入領域側と側端面側とを、溝部により完全に分離することができるので、素子分離の際に側端面のエッジ部に欠けが生じ、その欠けによって発光層内に結晶欠陥が引き起こされた場合でも、発光層内の結晶欠陥が電流注入領域に伸張するのを有効に抑制することができる。これにより、電流注入領域に対応した発光領域において、結晶欠陥が増殖するのを有効に抑制することができるので、半導体レーザ素子を高出力で動作させた場合でも、素子の劣化速度が速くなるのを有効に抑制することができる。その結果、素子特性が低下するのを有効に抑制することができる。
【０００９】
上記第１の局面による半導体レーザ素子において、溝部を、素子部の上面から基板に達する深さに設けることができる。
【００１０】
上記第１の局面による半導体レーザ素子において、好ましくは、素子部上には、発光層に電流を注入するための電極が形成されており、溝部は、平面的に見て、電極を挟んで対向するように設けられている。このように構成すれば、溝部は、電極が形成されない領域に設けられるので、溝部を設ける際に、素子部の上面を覆う電極を除去する工程を省略することができる。これにより、発光層に電流を注入するための電極が素子部上に形成されている場合でも、製造工程が増加するのを抑制しながら、溝部を設けることができる。
【００１１】
上記第１の局面による半導体レーザ素子において、好ましくは、素子部の両側端面には、溝部と平行に延びるように、段差部が設けられており、基板の裏面であって、段差部の底面の真下に位置する領域には、段差部と平行に延びるように、スクライブラインが設けられている。このように構成すれば、素子分離を行う部分の厚みを小さくすることができるので、容易に、基板の裏面に設けたスクライブラインを起点として素子分離を行うことができる。これにより、素子分離の際に、溝部に割れおよび欠けなどが発生するのを抑制することができるので、溝部を容易に設けることができるとともに、溝部に割れおよび欠けなどが発生することに起因して、発光層に結晶欠陥が引き起こされるのを抑制することができる。
【００１２】
この場合において、好ましくは、段差部の底面は、溝部の底面よりも深い位置に設けられている。このように構成すれば、溝部の底面下部の厚みよりも、素子分離を行う部分の厚みを小さくすることができるので、より容易に、基板の裏面に設けたスクライブラインを起点として素子分離を行うことができる。これにより、素子分離の際に、溝部に割れおよび欠けなどが発生するのを有効に抑制することができるので、溝部をより容易に設けることができるとともに、溝部に割れおよび欠けなどが発生することに起因して、発光層に結晶欠陥が引き起こされるのを有効に抑制することができる。
【００１３】
この発明の第２の局面における半導体レーザ素子の製造方法は、基板の表面上に、発光層と発光層の電流注入領域を制限する電流ブロック層とを含む素子部を形成する工程と、電流注入領域を挟んで対向するとともに、素子部の上面から基板に達する深さを有し、かつ、所定の方向に延びるように、一対の第１溝部を形成する工程と、素子部に、第１溝部の延びる方向と直交する共振器面を形成する工程と、第１溝部に沿って、一対の第１溝部の外側で素子分離を行う工程とを備えている。
【００１４】
この第２の局面による半導体レーザ素子の製造方法では、上記のように、電流注入領域を挟んで対向するとともに、素子部の上面から基板に達する深さを有し、かつ、所定の方向に延びるように、一対の第１溝部を形成する工程を備えることによって、素子部（発光層）の電流注入領域側と素子分離を行う領域側とを、第１溝部により隔てることができるので、素子分離の際に側端面のエッジ部に欠けが生じ、その欠けによって発光層内に結晶欠陥が引き起こされた場合でも、発光層内の結晶欠陥が電流注入領域に伸張するのを抑制することができる。すなわち、発光層内の結晶欠陥は、発光層の素子分離を行う領域の近傍の領域に存在することになるため、素子部（発光層）の電流注入領域側と素子分離を行う領域側とを隔てる第１溝部によって、結晶欠陥が電流注入領域に伸張するのを妨げることができる。これにより、電流注入領域に対応した発光領域において、結晶欠陥が増殖するのを抑制することができるので、半導体レーザ素子を高出力で動作させた場合でも、素子の劣化速度が速くなるのを抑制することができる。その結果、素子特性が低下するのを抑制することができる。
【００１５】
上記第２の局面による半導体レーザ素子の製造方法において、好ましくは、第１溝部を形成する工程は、素子部に共振器面を形成した際に、素子部の全長にわたって、素子部の共振器面と直交する方向に延びるように、第１溝部を形成する工程を含む。このように構成すれば、素子部（発光層）の電流注入領域側と素子分離する領域側とを、第１溝部により完全に分離することができるので、素子分離の際に側端面のエッジ部に欠けが生じ、その欠けによって発光層内に結晶欠陥が引き起こされた場合でも、発光層内の結晶欠陥が電流注入領域に伸張するのを有効に抑制することができる。これにより、電流注入領域に対応した発光領域において、結晶欠陥が増殖するのを有効に抑制することができるので、半導体レーザ素子を高出力で動作させた場合でも、素子の劣化速度が速くなるのを有効に抑制することができる。その結果、素子特性が低下するのを有効に抑制することができる。
【００１６】
上記第２の局面による半導体レーザ素子の製造方法において、好ましくは、第１溝部を形成する工程の前に、素子部上に、発光層に電流を注入するための電極を形成する工程を備え、第１溝部を形成する工程は、平面的に見て、電極を挟んで対向するように、一対の第１溝部を形成する工程を含む。このように構成すれば、電極が形成されない領域に第１溝部を設けることになるので、第１溝部を形成する際に、素子部の上面を覆う電極を除去する工程を省略することができる。これにより、発光層に電流を注入するための電極を素子部上に形成した場合でも、製造工程が増加するのを抑制しながら、第１溝部を形成することができる。
【００１７】
上記第２の局面による半導体レーザ素子の製造方法において、好ましくは、第１溝部を形成する工程は、第１溝部をエッチングにより形成する工程を含む。このように構成すれば、第１溝部を、電流注入領域を挟んで対向するとともに、素子部の上面から基板に達する深さを有し、かつ、所定の方向に延びるように形成する場合でも、エッチングにより、容易に第１溝部を形成することができる。
【００１８】
上記第２の局面による半導体レーザ素子の製造方法において、好ましくは、素子分離を行う工程は、一対の第１溝部の外側に、第１溝部と平行に延びるように、第２溝部を形成する工程と、基板の裏面であって、第２溝部の底面の真下に位置する領域に、第２溝部と平行に延びるように、スクライブラインを設ける工程と、スクライブラインを起点として基板を分割する工程とを含む。このように構成すれば、素子分離を行う部分の厚みを小さくすることができるので、スクライブラインを起点として基板を分割する工程により、容易に、素子分離を行うことができる。これにより、基板を分割する工程の際に、第１溝部に割れおよび欠けなどが発生するのを抑制することができるので、第１溝部を容易に形成することができるとともに、第１溝部に割れおよび欠けなどが発生することに起因して、発光層に結晶欠陥が引き起こされるのを抑制することができる。
【００１９】
この場合において、好ましくは、第２溝部を形成する工程は、第２溝部を、第１溝部より深く形成する工程を有している。このように構成すれば、第１溝部の底面下部の厚みよりも、素子分離する部分の厚みを小さくすることができるので、スクライブラインを起点として基板を分割する工程により、より容易に、素子分離を行うことができる。これにより、基板を分割する工程の際に、第１溝部に割れおよび欠けなどが発生するのを有効に抑制することができるので、第１溝部をより容易に形成することができるとともに、第１溝部に割れおよび欠けなどが発生することに起因して、発光層に結晶欠陥が引き起こされるのを有効に抑制することができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施形態を図面に基づいて説明する。なお、本発明の一実施形態による半導体レーザ素子は、高出力でレーザ光を出射可能であるとともに、発光パターンが単峰性でないブロードエリア型の半導体レーザ素子である。
【００２１】
図１は、本発明の一実施形態による半導体レーザ素子の全体斜視図であり、図２は、図１に示した一実施形態による半導体レーザ素子の平面図である。図３〜図６は、図１に示した一実施形態による半導体レーザ素子の構造を説明するための図である。まず、図１〜図６を参照して、本発明の一実施形態による半導体レーザ素子の構造について説明する。
【００２２】
一実施形態による半導体レーザ素子の素子部５０は、図１および図２に示すように、共振器面６０に直交する方向（矢印Ｙ方向）に、約１０００μｍの長さ（Ｌ１）を有しているとともに、共振器面６０に沿った方向（矢印Ｘ方向）に、約８００μｍの幅（Ｗ１）を有している。なお、素子部５０には、劈開面からなる一対の共振器面６０が形成されている。
【００２３】
また、本実施形態による半導体レーザ素子は、図１および図３に示すように、約１００μｍの厚みを有するＧａＡｓ基板１上に、約３．３μｍの厚みを有するｎ型Ａｌ０．４８Ｇａ０．５２Ａｓからなるｎ型クラッド層２が形成されている。ｎ型クラッド層２上には、発光層３が形成されている。この発光層３は、図４に示すように、約９ｎｍの厚みを有するＧａＡｓからなる２つの量子井戸層３ａと、約８ｎｍの厚みを有するＡｌ０．３９Ｇａ０．６１Ａｓからなる１つの障壁層３ｂとが交互に積層されたＭＱＷ（多重量子井戸）構造を有する活性層３ｃを含んでいる。また、活性層３ｃを挟むように、約３０ｎｍの厚みを有するＡｌ０．３９Ｇａ０．６１Ａｓからなる光ガイド層３ｄおよび３ｅが設けられている。そして、活性層３ｃ、光ガイド層３ｄおよび３ｅとによって、発光層３が構成されている。なお、ＧａＡｓ基板１は、本発明の「基板」の一例である。
【００２４】
また、発光層３の光ガイド層３ｅ上には、図３に示すように、約１．２μｍの厚みを有するｐ型Ａｌ０．４９Ｇａ０．５１Ａｓからなるｐ型クラッド層４が形成されている。ｐ型クラッド層４上には、約０．５μｍの厚みを有するｐ型ＧａＡｓからなるｐ型コンタクト層５が形成されている。ｐ型コンタクト層５上には、約０．５μｍの厚みを有するｐ型ＧａＡｓからなるｐ型キャップ層６が形成されている。ｐ型キャップ層６上の所定の領域には、電流ブロック層７が形成されている。この電流ブロック層７は、図２、図３、および、図５に示すように、平面的に見て、電流注入領域７０に対応する領域に開口部７ｃを有している。また、電流ブロック層７の開口部７ｃに対応する領域に形成された電流注入領域７０は、図２に示すように、約３６０μｍの幅Ｗ２を有するとともに、共振器面６０に対して直交する方向（矢印Ｙ方向）に延びる細長状（ストライプ状）に形成されている。
【００２５】
また、素子部５０の共振器面６０の近傍には、電流ブロック層７によって、各共振器面６０から約２５μｍの長さＬ２を有する電流非注入領域７ｄがそれぞれ形成されている。このように、共振器面６０近傍に電流非注入領域７ｄを形成することにより、高出力動作時において、共振器面６０近傍の温度上昇が抑制され、ＣＯＤ（Ｃａｔａｓｔｒｏｐｈｉｃ Ｏｐｔｉｃａｌ Ｄａｍａｇｅ）による半導体レーザ素子の破壊が抑制される。
【００２６】
また、図１および図３に示すように、電流ブロック層７は、ｐ型キャップ層６側から、約０．６μｍの厚みを有するｎ型Ａｌ０．７Ｇａ０．３Ａｓからなるｎ型ＡｌＧａＡｓ層７ａと、約０．３μｍの厚みを有するｎ型ＧａＡｓ層７ｂとが積層された２層構造を有している。
【００２７】
そして、図３に示すように、ｐ型キャップ層６上および電流ブロック層７上には、ｐ型キャップ層６および電流ブロック層７側から、Ｃｒ層と、Ａｕ層と、Ｐｔ層と、Ａｕ層とが順次積層された約２．３μｍの厚みを有するｐ側電極８が形成されている。なお、Ｐ側電極８は、本発明の「電極」の一例である。また、ＧａＡｓ基板１の裏面上には、ＧａＡｓ基板１側から、Ａｕ層と、Ｇｅ層と、Ａｕ層と、Ｎｉ層と、Ａｕ層と、Ｐｔ層と、Ａｕ層とが順次積層された約１．２μｍの厚みを有するｎ側電極９が形成されている。
【００２８】
ここで、本実施形態では、図１〜図３に示すように、半導体レーザ素子には、電流注入領域７０を挟んで対向する一対の溝部２０がエッチングにより形成されている。この溝部２０は、約１０μｍの幅Ｗ３（図３参照）を有するとともに、共振器面６０に直交する方向である矢印Ｙ方向に延びるように、素子部５０の全長にわたって形成されている。また、溝部２０は、図１および図３に示すように、素子部５０の上面から発光層３より深い位置であるＧａＡｓ基板１に達する深さまで形成されている。なお、一対の溝部２０は、エッチングにより形成されているため、発光層３に結晶欠陥が引き起こされることなく、溝部２０が形成される。また、図２に示すように、一対の溝部２０は、平面的に見て、ｐ側電極８を挟んで対向するように設けられている。
【００２９】
また、本実施形態では、図１〜図３に示すように、素子部５０の共振器面６０と直交する方向（矢印Ｙ方向）に延びる両側端面には、側端面に沿って延びるように、素子部５０の全長にわたって、段差部３０ａが設けられている。この段差部３０ａは、後述する溝部３０（図１７参照）で素子を分離する際に形成されたものである。また、段差部３０ａの底面は、約５μｍの幅（Ｗ４）を有している。また、段差部３０ａの底面は、ＧａＡｓ基板１に形成されているとともに、一対の溝部２０よりも深い位置に形成されている。
【００３０】
また、本実施形態では、図１、図３、および、図６に示すように、ＧａＡｓ基板１の裏面であるとともに、両側端面に設けられた段差部３０ａの底面の真下に位置する領域には、素子分離の際に基点となったスクライブライン４０が段差部３０ａと平行に延びるように設けられている。具体的には、スクライブライン４０は、ＧａＡｓ基板１の裏面のエッジ部に設けられている。このスクライブライン４０は、図６に示すように、各共振器面６０からそれぞれ５０μｍ以上の長さＬ３だけ離れた位置に設けられている。すなわち、スクライブライン４０は、素子部５０の長さ方向（矢印Ｙ方向）の中心から対称に、素子部５０の長さ（Ｌ１：約１０００μｍ）よりも小さい長さである約９００μｍの長さ（Ｌ４）に設けられている。
【００３１】
また、図２に示すように、レーザ光を出射する側（Ａ側）の共振器面６０には、約１４２ｎｍの合計厚みを有する前面反射率４％の前面誘電体層１０が形成されている。この前面誘電体層１０は、共振器面６０側から、約２ｎｍの厚みを有するＳｉ層と、約１４０ｎｍの厚みを有するＡｌ２Ｏ３層とによって構成されている。また、レーザ光を出射する側と反対側（Ｂ側）の共振器面６０には、約５９０ｎｍの合計厚みを有する後面反射率９５％の後面誘電体層１１が形成されている。この後面誘電体層１１は、共振器面６０側から、約１２０ｎｍの厚みを有するＡｌ２Ｏ３層と、約５５ｎｍの厚みを有するＳｉ層と、約１２０ｎｍの厚みを有するＡｌ２Ｏ３層と、約５５ｎｍの厚みを有するＳｉ層と、約１２０ｎｍの厚みを有するＡｌ２Ｏ３層とによって構成されている。
【００３２】
本実施形態では、上記のように、電流注入領域７０を挟んで対向するとともに、素子部５０の上面からＧａＡｓ基板１に達する深さを有し、かつ、素子部５０の側端面と平行に延びるように、素子部５０の全長にわたり一対の溝部２０を設けることによって、素子部５０の電流注入領域７０側と側端面側とを、溝部２０により完全に分離することができるので、素子分離の際に側端面のエッジ部に欠けが生じ、その欠けによって発光層３（活性層３ｃ）内に結晶欠陥が引き起こされた場合でも、発光層３内の結晶欠陥が電流注入領域７０に伸張するのを有効に抑制することができる。すなわち、発光層３内の結晶欠陥は、発光層３の側端面近傍の領域に存在することになるため、素子部５０の電流注入領域７０側と側端面側とを隔てる溝部２０によって、結晶欠陥が電流注入領域７０に伸張するのを妨げることができる。これにより、電流注入領域７０に対応した発光領域において、結晶欠陥が増殖するのを有効に抑制することができるので、半導体レーザ素子を高出力で動作させた場合でも、素子の劣化速度が速くなるのを有効に抑制することができる。その結果、素子特性が低下するのを有効に抑制することができる。
【００３３】
また、本実施形態では、溝部２０を、平面的に見て、Ｐ側電極８を挟んで対向するように設けることによって、溝部２０を設ける際に、素子部５０の上面を覆うＰ側電極８を除去する工程を省略することができるので、発光層３に電流を注入するためのＰ側電極８が素子部５０上に形成されている場合でも、製造工程が増加するのを抑制しながら、溝部２０を設けることができる。
【００３４】
図７〜図２０は、図１に示した本発明の一実施形態による半導体レーザ素子の製造方法を説明するための図である。次に、図１〜図５、および、図７〜図２０を参照して、本発明の一実施形態による半導体レーザ素子の製造方法について説明する。
【００３５】
まず、図７に示すように、ＭＯＣＶＤ法（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：有機金属気相成長法）などを用いて、約３５０μｍの厚みを有するとともに、｛１００｝結晶面から約４°傾斜したＧａＡｓ基板１の上面上に、約３．３μｍの厚みを有するｎ型Ａｌ０．４８Ｇａ０．５２Ａｓからなるｎ型クラッド層２、発光層３、約１．２μｍの厚みを有するｐ型Ａｌ０．４９Ｇａ０．５１Ａｓからなるｐ型クラッド層４、約０．５μｍの厚みを有するｐ型ＧａＡｓからなるｐ型コンタクト層５、および、約０．５μｍの厚みを有するｐ型ＧａＡｓからなるｐ型キャップ層６を順次成長させる。
【００３６】
なお、発光層３は、図４に示したように、約３０ｎｍの厚みを有するＡｌ０．３９Ｇａ０．６１Ａｓからなる光ガイド層３ｄ上に、ＭＱＷ構造を有する活性層３ｃ、および、約３０ｎｍの厚みを有するＡｌ０．３９Ｇａ０．６１Ａｓからなる光ガイド層３ｅを順次成長させることにより形成する。また、活性層３ｃは、約９ｎｍの厚みを有するＧａＡｓからなる２つの量子井戸層３ａと、約８ｎｍの厚みを有するＡｌ０．３９Ｇａ０．６１Ａｓからなる１つの障壁層３ｂとを交互に積層することにより形成する。
【００３７】
次に、図８に示すように、ｐ型キャップ層６上に、ｐ型キャップ層６側から、約０．６μｍの厚みを有するｎ型Ａｌ０．１８Ｇａ０．８２Ａｓからなるｎ型ＡｌＧａＡｓ層７ａと、約０．３μｍの厚みを有するｎ型ＧａＡｓ層７ｂとを順次成長させることによって、ｎ型ＡｌＧａＡｓ層７ａとｎ型ＧａＡｓ層７ｂとの２層からなる電流ブロック層７を形成する。
【００３８】
そして、図９に示すように、フォトリソグラフィ技術を用いて、電流ブロック層７上の所定の領域にレジスト膜１２を形成する。その後、図１０に示すように、形成したレジスト膜１２をマスクとして、電流ブロック層７をエッチングする。これにより、図２および図５に示したような、幅Ｗ２（約３６０μｍ）を有する、電流注入領域７０に対応する開口部７ｃが電流ブロック層７に形成される。その後、形成したレジスト膜１２を除去することにより、図１１に示す形状を得る。
【００３９】
次に、図１２に示すように、真空蒸着法などを用いて、ｐ型キャップ層６上および電流ブロック層７上に、ｐ型キャップ層６および電流ブロック層７側から、Ｃｒ層と、Ａｕ層と、Ｐｔ層と、Ａｕ層とが順次積層された約２．３μｍの合計厚みを有するｐ側電極８を形成する。
【００４０】
続いて、図１３に示すように、フォトリソグラフィ技術を用いて、電流ブロック層７上およびｐ側電極８上の所定の領域にレジスト膜１３を形成する。次に、図１４に示すように、形成したレジスト膜１３をマスクとして、ＧａＡｓ基板１に達する深さまで、素子部５０の全長にわたってエッチングを行う。これにより、図１〜図３に示したような、電流注入領域７０およびＰ側電極８を挟んで対向するとともに、矢印Ｙ方向に延びる一対の溝部２０が形成される。なお、溝部２０は、本発明の「第１溝部」の一例である。その後、形成したレジスト膜１３を除去することにより、図１５に示す形状を得る。
【００４１】
次に、図１６に示すように、フォトリソグラフィ技術を用いて、再度、電流ブロック層７上およびｐ側電極８上の所定の領域にレジスト膜１４を形成する。そして、図１７に示すように、形成したレジスト膜１４をマスクとして、ＧａＡｓ基板１に達する深さまで、素子部５０の全長にわたってエッチングを行う。この際、先に形成した溝部２０の深さよりも深くなるように、エッチングを行う。これにより、溝部２０と平行に延びる溝部３０が形成される。その後、形成したレジスト膜１４を除去する。なお、溝部３０は、本発明の「第２溝部」の一例である。
【００４２】
次に、ＧａＡｓ基板１の裏面を研磨等の方法を用いて、ＧａＡｓ基板１の厚みが約１００μｍの厚みになるまで薄くする。これは、後の素子分離工程において、ＧａＡｓ基板１を割りやすくするためである。次に、図１８に示すように、真空蒸着法などを用いて、ＧａＡｓ基板１の裏面上に、ＧａＡｓ基板１側から、Ａｕ層と、Ｇｅ層と、Ａｕ層と、Ｎｉ層と、Ａｕ層と、Ｐｔ層と、Ａｕ層とが順次積層された約１．２μｍの合計厚みを有するｎ側電極９を形成する。そして、ＧａＡｓ基板１をＸ方向に劈開し、一対の共振器面６０を形成するとともに、形成した共振器面６０に誘電体層を形成する。具体的には、図２に示したように、素子部５０のレーザ光を出射する側（Ａ側）の共振器面６０に、共振器面６０側から、約２ｎｍの厚みを有するＳｉ層と、約１４０ｎｍの厚みを有するＡｌ２Ｏ３層とが積層された約１４２ｎｍの厚みを有するとともに、前面反射率４％の前面誘電体層１０を形成する。また、レーザ光を出射する側と反対側（Ｂ側）の共振器面６０に、共振器面６０側から、約１２０ｎｍの厚みを有するＡｌ２Ｏ３層と、約５５ｎｍの厚みを有するＳｉ層と、約１２０ｎｍの厚みを有するＡｌ２Ｏ３層と、約５５ｎｍの厚みを有するＳｉ層と、約１２０ｎｍの厚みを有するＡｌ２Ｏ３層とが積層された約５９０ｎｍの厚みを有するとともに、後面反射率９５％の後面誘電体層１１を形成する。
【００４３】
次に、図１９および図２０に示すように、ＧａＡｓ基板１の裏面であって、溝部３０の底面の真下に位置する領域に、溝部３０と平行に延びるスクライブライン４０を設ける。この際、図２０に示すように、各共振器面６０からそれぞれ５０μｍ以上の長さＬ３だけ離れるようにスクライブライン４０を形成する。具体的には、素子部５０の長さ方向（矢印Ｙ方向）の中心から対称に、素子部５０の長さ（Ｌ１：約１０００μｍ）よりも小さい長さである約９００μｍの長さ（Ｌ４）にスクライブライン４０を形成する。これにより、素子分離の際に、ＧａＡｓ基板１のコーナ部に欠けが発生するのが抑制される。
【００４４】
最後に、素子に応力を加えることによって、ＧａＡｓ基板１を分割し、素子分離を行う。このようにして、図１に示した本発明の一実施形態による半導体レーザ素子が形成される。
【００４５】
本実施形態では、上記のように、電流注入領域７０を挟んで対向するとともに、素子部５０の上面からＧａＡｓ基板１に達する深さを有し、かつ、矢印Ｙ方向に延びるように、素子部５０の全長にわたり一対の溝部２０を形成することによって、素子部５０の電流注入領域７０側と素子分離を行う領域側とを、溝部２０により完全に分離することができるので、素子分離の際に側端面のエッジ部に欠けが生じ、その欠けによって発光層３内に結晶欠陥が引き起こされた場合でも、発光層３内の結晶欠陥が電流注入領域７０に伸張するのを有効に抑制することができる。すなわち、発光層３内の結晶欠陥は、発光層３の素子分離を行う領域の近傍の領域に存在することになるため、素子部５０の電流注入領域７０側と素子分離を行う領域側とを隔てる溝部２０によって、結晶欠陥が電流注入領域７０に伸張するのを妨げることができる。これにより、電流注入領域７０に対応した発光領域において、結晶欠陥が増殖するのを有効に抑制することができるので、半導体レーザ素子を高出力で動作させた場合でも、素子の劣化速度が速くなるのを有効に抑制することができる。その結果、素子特性が低下するのを有効に抑制することができる。
【００４６】
また、本実施形態では、平面的に見て、Ｐ側電極８を挟んで対向するように、一対の溝部２０を形成することによって、溝部２０を形成する際に、素子部５０の上面を覆うＰ側電極８を除去する工程を省略することができるので、発光層３に電流を注入するためのＰ側電極８を素子部５０上に形成した場合でも、製造工程が増加するのを抑制しながら、溝部２０を形成することができる。
【００４７】
また、本実施形態では、溝部２０をエッチングにより形成することによって、溝部２０を、電流注入領域７０を挟んで対向するとともに、素子部５０の上面からＧａＡｓ基板１に達する深さを有し、かつ、矢印Ｙ方向に延びるように形成する場合でも、エッチングにより、容易に溝部２０を形成することができる。
【００４８】
また、本実施形態では、素子分離を行う際に、一対の溝部２０の外側に、溝部２０と平行に延びるように、溝部３０を形成し、ＧａＡｓ基板１の裏面であって、溝部３０の底面の真下に位置する領域に、溝部３０と平行に延びるように、スクライブライン４０を設け、かつ、スクライブライン４０を起点としてＧａＡｓ基板１を分割することによって、素子分離を行う部分の厚みを小さくすることができるので、素子分離工程の際に、容易に、スクライブライン４０を起点としてＧａＡｓ基板１を分割することができる。これにより、ＧａＡｓ基板１を分割する際に、溝部２０に割れおよび欠けなどが発生するのを抑制することができるので、溝部２０を容易に形成することができるとともに、溝部２０に割れおよび欠けなどが発生することに起因して、発光層３に結晶欠陥が引き起こされるのを抑制することができる。
【００４９】
また、本実施形態では、溝部３０を、溝部２０より深く形成することによって、溝部２０の底面下部の厚みよりも、素子分離する部分の厚みを小さくすることができるので、素子分離工程の際に、より容易に、スクライブライン４０を起点としてＧａＡｓ基板１を分割することができる。これにより、ＧａＡｓ基板１を分割する際に、溝部２０に割れおよび欠けなどが発生するのを有効に抑制することができるので、溝部２０をより容易に形成することができるとともに、溝部２０に割れおよび欠けなどが発生することに起因して、発光層３に結晶欠陥が引き起こされるのを有効に抑制することができる。
【００５０】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００５１】
たとえば、上記実施形態では、一対の溝部を、素子部の全長にわたって形成した例を示したが、本発明はこれに限らず、一対の溝部は、素子部のほぼ全長にわたって形成されていればよく、一部に溝部が形成されていない部分があってもよい。
【００５２】
また、上記実施形態では、一対の溝部を、素子部の上面からＧａＡｓ基板に達する深さまで形成した例を示したが、本発明はこれに限らず、一対の溝部は、発光層よりも深い位置に達していれば、ＧａＡｓ基板に達していなくてもよい。
【００５３】
また、上記実施形態では、素子部の両側端面に段差部を設けるとともに、段差部の底面の位置を、一対の溝部の底面よりも深い位置に設けた例を示したが、本発明はこれに限らず、段差部の底面は、一対の溝部の底面と同一または一対の溝部の底面よりも浅い位置に設けるようにしてもよい。なお、段差部の底面を、一対の溝部の底面と同じ深さ位置に設けた場合には、溝部を形成する工程と同一工程で、段差部となる前の溝部を形成することができるので、製造工程が増加するのを抑制しながら、段差部を設けることができる。
【００５４】
また、上記実施形態では、素子部の両側端面に段差部を設けた例を示したが、本発明はこれに限らず、一対の溝部の外側の領域で素子分離が行われれば、素子部の両側端面に段差部を設けない構成にしてもよい。
【００５５】
また、上記実施形態では、スクライブラインを、各共振器面からそれぞれ５０μｍ以上離れた位置に設けた例を示したが、本発明はこれに限らず、スクライブラインを、各共振器面に達するように、素子部の全長にわたって設けるようにしてもよい。すなわち、スクライブラインの長さを、素子部の長さと同じ長さに構成してもよい。
【図面の簡単な説明】
【００５６】
【図１】本発明の一実施形態による半導体レーザ素子の全体斜視図である。
【図２】図１に示した本発明の一実施形態による半導体レーザ素子の平面図である。
【図３】図２の１００−１００線に沿った断面図である。
【図４】本発明の一実施形態による半導体レーザ素子の発光層の構造を示した断面図である。
【図５】本発明の一実施形態による半導体レーザ素子のｐ側電極を省略した斜視図である。
【図６】図１に示した本発明の一実施形態による半導体レーザ素子を裏面側から見た平面図である。
【図７】図１に示した本発明の一実施形態による半導体レーザ素子の製造方法を説明するための断面図である。
【図８】図１に示した本発明の一実施形態による半導体レーザ素子の製造方法を説明するための断面図である。
【図９】図１に示した本発明の一実施形態による半導体レーザ素子の製造方法を説明するための断面図である。
【図１０】図１に示した本発明の一実施形態による半導体レーザ素子の製造方法を説明するための断面図である。
【図１１】図１に示した本発明の一実施形態による半導体レーザ素子の製造方法を説明するための断面である。
【図１２】図１に示した本発明の一実施形態による半導体レーザ素子の製造方法を説明するための断面図である。
【図１３】図１に示した本発明の一実施形態による半導体レーザ素子の製造方法を説明するための断面図である。
【図１４】図１に示した本発明の一実施形態による半導体レーザ素子の製造方法を説明するための断面図である。
【図１５】図１に示した本発明の一実施形態による半導体レーザ素子の製造方法を説明するための断面図である。
【図１６】図１に示した本発明の一実施形態による半導体レーザ素子の製造方法を説明するための断面図である。
【図１７】図１に示した本発明の一実施形態による半導体レーザ素子の製造方法を説明するための断面図である。
【図１８】図１に示した本発明の一実施形態による半導体レーザ素子の製造方法を説明するための断面図である。
【図１９】図１に示した本発明の一実施形態による半導体レーザ素子の製造方法を説明するための断面図である。
【図２０】図１に示した本発明の一実施形態による半導体レーザ素子の製造方法を説明するための平面図である。
【符号の説明】
【００５７】
１ ＧａＡｓ基板（基板）
２ ｎ型クラッド層
３ 発光層
３ａ 量子井戸層
３ｂ 障壁層
３ｃ 活性層
３ｄ、３ｅ 光ガイド層
４ ｐ型クラッド層
５ ｐ型コンタクト層
６ ｐ型キャップ層
７ 電流ブロック層
８ ｐ側電極（電極）
９ ｎ側電極
１０ 前面誘電体層
１１ 後面誘電体層
２０ 溝部（第１溝部）
３０ａ 段差部
３０ 溝部（第２溝部）
４０ スクライブライン
５０ 素子部
６０ 共振器面
７０ 電流注入領域
【特許請求の範囲】
【請求項１】
基板と、
前記基板の表面上に形成された発光層と前記発光層の電流注入領域を制限する電流ブロック層とを含む素子部と、
前記電流注入領域を挟んで対向するとともに、前記素子部の上面から前記発光層より深い位置に達し、かつ、前記素子部の側端面と平行に延びるように設けられた一対の溝部とを備えることを特徴とする、半導体レーザ素子。
【請求項２】
前記溝部は、前記素子部の側端面と平行に延びるように、前記素子部の全長にわたって設けられていることを特徴とする、請求項１に記載の半導体レーザ素子。
【請求項３】
前記溝部は、前記素子部の上面から前記基板に達する深さに設けられていることを特徴とする、請求項１または２に記載の半導体レーザ素子。
【請求項４】
前記素子部上には、前記発光層に電流を注入するための電極が形成されており、
前記溝部は、平面的に見て、前記電極を挟んで対向するように設けられていることを特徴とする、請求項１〜３のいずれか１項に記載の半導体レーザ素子。
【請求項５】
前記素子部の両側端面には、前記溝部と平行に延びるように、段差部が設けられており、
前記基板の裏面であって、前記段差部の底面の真下に位置する領域には、前記段差部と平行に延びるように、スクライブラインが設けられていることを特徴とする、請求項１〜４のいずれか１項に記載の半導体レーザ素子。
【請求項６】
前記段差部の底面は、前記溝部の底面よりも深い位置に設けられていることを特徴とする、請求項５に記載の半導体レーザ素子。
【請求項７】
基板の表面上に、発光層と前記発光層の電流注入領域を制限する電流ブロック層とを含む素子部を形成する工程と、
前記電流注入領域を挟んで対向するとともに、前記素子部の上面から前記基板に達する深さを有し、かつ、所定の方向に延びるように、一対の第１溝部を形成する工程と、
前記素子部に、前記第１溝部の延びる方向と直交する共振器面を形成する工程と、
前記第１溝部に沿って、一対の前記第１溝部の外側で素子分離を行う工程とを備えることを特徴とする、半導体レーザ素子の製造方法。
【請求項８】
前記第１溝部を形成する工程は、前記素子部に前記共振器面を形成した際に、前記素子部の全長にわたって、前記素子部の前記共振器面と直交する方向に延びるように、前記第１溝部を形成する工程を含むことを特徴とする、請求項７に記載の半導体レーザ素子の製造方法。
【請求項９】
前記第１溝部を形成する工程の前に、
前記素子部上に、前記発光層に電流を注入するための電極を形成する工程を備え、
前記第１溝部を形成する工程は、平面的に見て、前記電極を挟んで対向するように、一対の前記第１溝部を形成する工程を含むことを特徴とする、請求項７または８に記載の半導体レーザ素子の製造方法。
【請求項１０】
前記第１溝部を形成する工程は、前記第１溝部をエッチングにより形成する工程を含むことを特徴とする、請求項７〜９のいずれか１項に記載の半導体レーザ素子の製造方法。
【請求項１１】
前記素子分離を行う工程は、
一対の前記第１溝部の外側に、前記第１溝部と平行に延びるように、第２溝部を形成する工程と、
前記基板の裏面であって、前記第２溝部の底面の真下に位置する領域に、前記第２溝部と平行に延びるように、スクライブラインを設ける工程と、
前記スクライブラインを起点として前記基板を分割する工程とを含むことを特徴とする、請求項７〜１０のいずれか１項に記載の半導体レーザ素子の製造方法。
【請求項１２】
前記第２溝部を形成する工程は、前記第２溝部を、前記第１溝部より深く形成する工程を有することを特徴とする、請求項１１に記載の半導体レーザ素子の製造方法。
【請求項１】
基板と、
前記基板の表面上に形成された発光層と前記発光層の電流注入領域を制限する電流ブロック層とを含む素子部と、
前記電流注入領域を挟んで対向するとともに、前記素子部の上面から前記発光層より深い位置に達し、かつ、前記素子部の側端面と平行に延びるように設けられた一対の溝部とを備えることを特徴とする、半導体レーザ素子。
【請求項２】
前記溝部は、前記素子部の側端面と平行に延びるように、前記素子部の全長にわたって設けられていることを特徴とする、請求項１に記載の半導体レーザ素子。
【請求項３】
前記溝部は、前記素子部の上面から前記基板に達する深さに設けられていることを特徴とする、請求項１または２に記載の半導体レーザ素子。
【請求項４】
前記素子部上には、前記発光層に電流を注入するための電極が形成されており、
前記溝部は、平面的に見て、前記電極を挟んで対向するように設けられていることを特徴とする、請求項１〜３のいずれか１項に記載の半導体レーザ素子。
【請求項５】
前記素子部の両側端面には、前記溝部と平行に延びるように、段差部が設けられており、
前記基板の裏面であって、前記段差部の底面の真下に位置する領域には、前記段差部と平行に延びるように、スクライブラインが設けられていることを特徴とする、請求項１〜４のいずれか１項に記載の半導体レーザ素子。
【請求項６】
前記段差部の底面は、前記溝部の底面よりも深い位置に設けられていることを特徴とする、請求項５に記載の半導体レーザ素子。
【請求項７】
基板の表面上に、発光層と前記発光層の電流注入領域を制限する電流ブロック層とを含む素子部を形成する工程と、
前記電流注入領域を挟んで対向するとともに、前記素子部の上面から前記基板に達する深さを有し、かつ、所定の方向に延びるように、一対の第１溝部を形成する工程と、
前記素子部に、前記第１溝部の延びる方向と直交する共振器面を形成する工程と、
前記第１溝部に沿って、一対の前記第１溝部の外側で素子分離を行う工程とを備えることを特徴とする、半導体レーザ素子の製造方法。
【請求項８】
前記第１溝部を形成する工程は、前記素子部に前記共振器面を形成した際に、前記素子部の全長にわたって、前記素子部の前記共振器面と直交する方向に延びるように、前記第１溝部を形成する工程を含むことを特徴とする、請求項７に記載の半導体レーザ素子の製造方法。
【請求項９】
前記第１溝部を形成する工程の前に、
前記素子部上に、前記発光層に電流を注入するための電極を形成する工程を備え、
前記第１溝部を形成する工程は、平面的に見て、前記電極を挟んで対向するように、一対の前記第１溝部を形成する工程を含むことを特徴とする、請求項７または８に記載の半導体レーザ素子の製造方法。
【請求項１０】
前記第１溝部を形成する工程は、前記第１溝部をエッチングにより形成する工程を含むことを特徴とする、請求項７〜９のいずれか１項に記載の半導体レーザ素子の製造方法。
【請求項１１】
前記素子分離を行う工程は、
一対の前記第１溝部の外側に、前記第１溝部と平行に延びるように、第２溝部を形成する工程と、
前記基板の裏面であって、前記第２溝部の底面の真下に位置する領域に、前記第２溝部と平行に延びるように、スクライブラインを設ける工程と、
前記スクライブラインを起点として前記基板を分割する工程とを含むことを特徴とする、請求項７〜１０のいずれか１項に記載の半導体レーザ素子の製造方法。
【請求項１２】
前記第２溝部を形成する工程は、前記第２溝部を、前記第１溝部より深く形成する工程を有することを特徴とする、請求項１１に記載の半導体レーザ素子の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【公開番号】特開２００８−６６５７１（Ｐ２００８−６６５７１Ａ）
【公開日】平成２０年３月２１日（２００８．３．２１）
【国際特許分類】
【出願番号】特願２００６−２４４０６４（Ｐ２００６−２４４０６４）
【出願日】平成１８年９月８日（２００６．９．８）
【出願人】（０００００１８８９）三洋電機株式会社 (18,308)
【出願人】（０００２１４８９２）鳥取三洋電機株式会社 (1,582)
【Ｆターム（参考）】
【公開日】平成２０年３月２１日（２００８．３．２１）
【国際特許分類】
【出願日】平成１８年９月８日（２００６．９．８）
【出願人】（０００００１８８９）三洋電機株式会社 (18,308)
【出願人】（０００２１４８９２）鳥取三洋電機株式会社 (1,582)
【Ｆターム（参考）】
[ Back to top ]