半導体定電流源回路
【目的】 外部バイアス用の端子を必要とせずに、製造後検査時に良好な電流値を設定しうる低電流源回路を提供する。
【構成】 ＦＥＴ１１０と、このＦＥＴ１１０のゲート−ソース間にラダー回路１２０とを備えている。ＦＥＴ１１０は、デプレーション型であり、そのゲートはＶSS即ち電源の負側につながれている。ラダー回路１２０では、多数の抵抗１２１と多数の溶断可能配線としてのヒューズ１２２とがラダー状に接続されている。即ち抵抗１２１が直列につながれ、その抵抗１２１の端点を短絡するようにヒューズ１２２が接続されている。
【構成】 ＦＥＴ１１０と、このＦＥＴ１１０のゲート−ソース間にラダー回路１２０とを備えている。ＦＥＴ１１０は、デプレーション型であり、そのゲートはＶSS即ち電源の負側につながれている。ラダー回路１２０では、多数の抵抗１２１と多数の溶断可能配線としてのヒューズ１２２とがラダー状に接続されている。即ち抵抗１２１が直列につながれ、その抵抗１２１の端点を短絡するようにヒューズ１２２が接続されている。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、製造後検査時に調節可能な、ＩＣ用の定電流源回路に関するものである。
【０００２】
【従来の技術】ＩＣ内部の回路ブロックへ定電流バイアスを与えるものに、定電流源回路がある。例えば、差動回路の定電流源要素，直流レベルシフト回路，などに広く使われている。現在、化合物半導体ＩＣはＦＥＴ（電界効果型トランジスタ）が基本構成素子であり、定電流源回路をＦＥＴで構成することが一般的になっている。このＦＥＴで構成した定電流源回路は、ＦＥＴの飽和領域での良好なドレイン電流特性を利用するもので、回路構成が非常に簡単になるという利点がある。図５ないし図８に示すような回路で構成され、飽和領域においてドレイン電流（以下、ＩD ）が一定値になることを利用している。
【０００３】図５に示す回路は最も簡単なもので、デプレーション型ＦＥＴ５１０のゲ−トとソースとを短絡した時（ゼロバイアス時）の飽和領域のドレイン電流（以下、ＩDSS ）が定電流源回路の電流値となっている。この図において、ＶSSは電源の負側をあらわしており、ＩDSS の電流が吸い込まれていることを示している。図６に示す回路は、デプレーション型ＦＥＴ６１０のゲ−トとソースとの間に抵抗６２０をいれた自己バイアス型の回路であり、この定電流源回路の電流値は、ＦＥＴの伝達静特性（ＩD −ＶGS特性）及び抵抗値ｒにより「ＶGS＝−ｒ×ＩD 」となるＩD であたえられ、ＦＥＴはＶGS＜０なるバイアス条件となる。このバイアス条件にて、ＦＥＴの出力コンダクタンス（ｇd ）を小さくすることができる場合に、図５の回路と比較してより性能の良い定電流源回路となる。この図では、ＩD の電流が吸い込まれていることを示している。図７に示す定電流源回路は、ＩＣに外部バイアス用の端子７３０を設け、この端子に外部から所定のゲートバイアス電圧を加えるようにしたものであり、図８は、図７の回路でゲートバイアス電圧を、外部印加電圧とＶSS電位間を抵抗８４０，８５０で分圧して与えるようにしたものである。これらは、デプレーション型，エンハンスメント型のいずれのＦＥＴも用いることができ、２電源型の定電流源回路となっている。これらの図の回路では、伝達静特性及びゲート−ソース間電圧（以下、ＶGS）できまるＩD の電流が吸い込まれる回路である。
【０００４】これらＦＥＴで構成した定電流源回路は、少ない素子数で構成できるという特徴がある。
【０００５】
【発明が解決しようとする課題】近年化合物半導体ＩＣの開発が盛んであり、その集積度も向上しつつある。ＩＣにおいて定電流源は基本的な回路要素であり、ＦＥＴを基本素子として用いる化合物半導体ＩＣでも定電流源手段は重要である。ＦＥＴを用いて上記の様に構成される定電流源であるが、化合物半導体ＩＣでは、様々な原因によりＩDSS の制御性が困難でそのバラツキも大きいことが問題となっている。図５、図６の回路はＩDSS のバラツキの影響を受けやすいため、ＩＣ内部の他の回路ブロックへの定電流バイアスがばらついて歩留が低下する。図７、図８の回路は外部印加電圧により、電流を調整することが可能であるが、外部バイアス用の端子が必要であり、ユーザー側での微調整が必要である。このような背景で特に化合物半導体ＩＣにおいては、製造後検査時に所望する最適電流値に調整可能で、余分な外部調整端子を必要としない定電流源回路手段が要望されていた。
【０００６】本発明は、前述した点に鑑み、ＩＣに外部バイアス用の端子を必要とせずに、製造後検査時に良好な電流値を設定しうる半導体定電流源回路を提供することをその目的とする。
【０００７】
【課題を解決するための手段】本発明は、ＦＥＴと、このＦＥＴのゲート−ソース間に、複数の抵抗と複数の溶断可能配線又は複数の接続手段取り付け部（例えば接続配線用パッドなど）とからなるラダー回路とを備えている。
【０００８】
【作用】ラダー回路の複数の溶断可能配線を必要に応じて、切断し若しくは接続手段取り付け部を接続用配線で接続して、ラダー回路内部が切断又は接続されることにより、ラダー回路がつくる抵抗値が変わる。即ちＦＥＴのゲート−ソース間の抵抗が変わることにより、ＦＥＴのバイアス点が変わりドレイン−ソース間即ち定電流源回路の電流が変わり、良好な電流値に調整される。
【０００９】
【実施例】本発明の実施例を図１乃至図４を用いて説明する。図１には、本発明の第１実施例の定電流源回路が示されている。この図１の定電流源回路は、ＦＥＴ１１０と、このＦＥＴ１１０のゲート−ソース間にラダー回路１２０とを備えている。ＦＥＴ１１０は、デプレーション型であり、そのゲートはＶSS即ち電源の負側につながれている。ラダー回路１２０では、多数の抵抗１２１と多数の溶断可能配線としてのヒューズ１２２とがラダー状に接続されている。即ち抵抗１２１が直列につながれ、その抵抗１２１の端点を短絡するようにヒューズ１２２が接続されている。ここで、抵抗１２１について同じ符号「１２１」が用いられているが、各抵抗の大きさは必ずしも同じではない。
【００１０】この定電流源回路の調整は、レーザ溶断などの方法によりヒューズ１２２を切断しラダー回路１２０の抵抗値を変化させることでなされている。もう少し詳しく説明すると、製造工程の後の検査において、レーザ溶断などでヒューズ１２２は図の左から順番に切断されて行く。ラダー回路１２０の抵抗値が大きくなるとともに、定電流源回路の電流は小さくなる。所望の電流値になるとヒューズ１２２の切断が終了し、このＩＣはパッケージングされて製品として出荷される。これは、図２R>２に示すような自己バイアス回路で、ソースに接続され直列につながれている抵抗２２１の端点のうち所望の電流値になるものをＶSSにつなぐのと等価である。
【００１１】このような製造後検査段階で定電流源回路の調整により、ＦＥＴのバラツキを吸収できるので、製造の歩留が向上し、プロセスマージンが大きくなる。特に、ＦＥＴの特性制御の難しいＧａＡｓ，ＩｎＰ系の化合物半導体ＦＥＴ回路に有用である。また、ユーザー側での調整は不要になり、図７，図８に示した回路のような外部バイアス用の端子を設ける必要がなく、ＩＣパッケージの端子数が少なくてすむようになる。この電流源回路は、ＩＣ内にモノシリックに作られているので、ＦＥＴ差動増幅回路，直流レベルシフト回路，など幅広く応用可能である。
【００１２】つぎに、本発明の第２実施例について説明する。
【００１３】図３の第２実施例の定電流源回路は、ラダー回路３２０において、抵抗１２１及びヒューズ１２２が直列につながれた回路が並列に接続されている点に特徴を有している。この定電流源回路の調整においても、前述した第１実施例と同様、ヒューズを切断しラダー回路３２０の抵抗値を変化させている。これは、図４に示すような回路で、ソースに接続されている抵抗の端点のうち所望の電流値になるものをＶSSにつなぐのと等価である。
【００１４】本発明は、前述した実施例だけでなく様々な変形が可能である。
【００１５】ラダー回路について、図１，図３で抵抗とヒューズとを入れ替えても、ＦＥＴのゲート，ソースにつながる接続を逆にしても同じ動作をする。ラダー回路の構成は、ヒューズによりラダー回路の抵抗値を変化させうるものであれば良い。また、ラダー回路の抵抗値を変える方法として、ヒューズを用いた溶断可能配線手段について説明したが、ヒューズなどにかえて、接続手段取付部として設けたＩＣパッドとその間のワイアボンドなど接続用配線を用いても構成することができる。このときは、若干調整の仕方が異なるが原理的には同等である。この点について図１を用い、ヒューズ１２２をＩＣパッド及びワイアボンドにおきかえて説明する。図１のラダー回路のＩＣパッド１２２は、調整前はワイアボンドで接続されておらずその回路は切断されたものとなっていて、調整時においてＩＣパッド１２２がこのワイアボンドで右側から順次接続されてゆく。ラダー回路の抵抗値が減少するとともに、定電流源回路の電流は大きくなり、所望の電流値になるとワイアボンドの接続を終了する、という調整をする。もちろん、予め最適な電流値となるＩＣパッドを調べ、その部分のみをワイヤ接続してもよい。このように、この例では、調整時の電流値の変化の方向が異なるだけでほぼ同じものになっている。この接続手段取付部による構成でも、ラダー回路の抵抗値を変化させうるものであれば良く、様々な構成が可能である。
【００１６】抵抗については、金属薄膜抵抗が用いられるのが一般的なのであるが、ＦＥＴを飽和領域で使用するのであまり大きな値のものは望ましくなく、ＦＥＴに良好なバイアス点を与えうるものであれば材質は問わない。
【００１７】
【発明の効果】以上説明したように本発明によれば、製造後検査時にラダー回路の抵抗値を変化させることで、所望値に定電流源回路の電流が調整されて、ＦＥＴのバラツキをその調整によって吸収できるので、プロセスマージンが向上し、ＩＣの製造歩留が向上する。また、ユーザー側での調整は不要になり、調整用の外部バイアス用の端子といった余分な端子を省くことができる。
【図面の簡単な説明】
【図１】本発明の第１実施例の回路図
【図２】本発明の第１実施例の動作説明の回路図
【図３】本発明の第２実施例の回路図
【図４】本発明の第２実施例の動作説明の回路図
【図５】従来例の回路図
【図６】従来例の回路図
【図７】従来例の回路図
【図８】従来例の回路図
【符号の説明】
１１０…ＦＥＴ
１２０…ラダー回路
１２１…抵抗
１２２…ヒューズ
【０００１】
【産業上の利用分野】本発明は、製造後検査時に調節可能な、ＩＣ用の定電流源回路に関するものである。
【０００２】
【従来の技術】ＩＣ内部の回路ブロックへ定電流バイアスを与えるものに、定電流源回路がある。例えば、差動回路の定電流源要素，直流レベルシフト回路，などに広く使われている。現在、化合物半導体ＩＣはＦＥＴ（電界効果型トランジスタ）が基本構成素子であり、定電流源回路をＦＥＴで構成することが一般的になっている。このＦＥＴで構成した定電流源回路は、ＦＥＴの飽和領域での良好なドレイン電流特性を利用するもので、回路構成が非常に簡単になるという利点がある。図５ないし図８に示すような回路で構成され、飽和領域においてドレイン電流（以下、ＩD ）が一定値になることを利用している。
【０００３】図５に示す回路は最も簡単なもので、デプレーション型ＦＥＴ５１０のゲ−トとソースとを短絡した時（ゼロバイアス時）の飽和領域のドレイン電流（以下、ＩDSS ）が定電流源回路の電流値となっている。この図において、ＶSSは電源の負側をあらわしており、ＩDSS の電流が吸い込まれていることを示している。図６に示す回路は、デプレーション型ＦＥＴ６１０のゲ−トとソースとの間に抵抗６２０をいれた自己バイアス型の回路であり、この定電流源回路の電流値は、ＦＥＴの伝達静特性（ＩD −ＶGS特性）及び抵抗値ｒにより「ＶGS＝−ｒ×ＩD 」となるＩD であたえられ、ＦＥＴはＶGS＜０なるバイアス条件となる。このバイアス条件にて、ＦＥＴの出力コンダクタンス（ｇd ）を小さくすることができる場合に、図５の回路と比較してより性能の良い定電流源回路となる。この図では、ＩD の電流が吸い込まれていることを示している。図７に示す定電流源回路は、ＩＣに外部バイアス用の端子７３０を設け、この端子に外部から所定のゲートバイアス電圧を加えるようにしたものであり、図８は、図７の回路でゲートバイアス電圧を、外部印加電圧とＶSS電位間を抵抗８４０，８５０で分圧して与えるようにしたものである。これらは、デプレーション型，エンハンスメント型のいずれのＦＥＴも用いることができ、２電源型の定電流源回路となっている。これらの図の回路では、伝達静特性及びゲート−ソース間電圧（以下、ＶGS）できまるＩD の電流が吸い込まれる回路である。
【０００４】これらＦＥＴで構成した定電流源回路は、少ない素子数で構成できるという特徴がある。
【０００５】
【発明が解決しようとする課題】近年化合物半導体ＩＣの開発が盛んであり、その集積度も向上しつつある。ＩＣにおいて定電流源は基本的な回路要素であり、ＦＥＴを基本素子として用いる化合物半導体ＩＣでも定電流源手段は重要である。ＦＥＴを用いて上記の様に構成される定電流源であるが、化合物半導体ＩＣでは、様々な原因によりＩDSS の制御性が困難でそのバラツキも大きいことが問題となっている。図５、図６の回路はＩDSS のバラツキの影響を受けやすいため、ＩＣ内部の他の回路ブロックへの定電流バイアスがばらついて歩留が低下する。図７、図８の回路は外部印加電圧により、電流を調整することが可能であるが、外部バイアス用の端子が必要であり、ユーザー側での微調整が必要である。このような背景で特に化合物半導体ＩＣにおいては、製造後検査時に所望する最適電流値に調整可能で、余分な外部調整端子を必要としない定電流源回路手段が要望されていた。
【０００６】本発明は、前述した点に鑑み、ＩＣに外部バイアス用の端子を必要とせずに、製造後検査時に良好な電流値を設定しうる半導体定電流源回路を提供することをその目的とする。
【０００７】
【課題を解決するための手段】本発明は、ＦＥＴと、このＦＥＴのゲート−ソース間に、複数の抵抗と複数の溶断可能配線又は複数の接続手段取り付け部（例えば接続配線用パッドなど）とからなるラダー回路とを備えている。
【０００８】
【作用】ラダー回路の複数の溶断可能配線を必要に応じて、切断し若しくは接続手段取り付け部を接続用配線で接続して、ラダー回路内部が切断又は接続されることにより、ラダー回路がつくる抵抗値が変わる。即ちＦＥＴのゲート−ソース間の抵抗が変わることにより、ＦＥＴのバイアス点が変わりドレイン−ソース間即ち定電流源回路の電流が変わり、良好な電流値に調整される。
【０００９】
【実施例】本発明の実施例を図１乃至図４を用いて説明する。図１には、本発明の第１実施例の定電流源回路が示されている。この図１の定電流源回路は、ＦＥＴ１１０と、このＦＥＴ１１０のゲート−ソース間にラダー回路１２０とを備えている。ＦＥＴ１１０は、デプレーション型であり、そのゲートはＶSS即ち電源の負側につながれている。ラダー回路１２０では、多数の抵抗１２１と多数の溶断可能配線としてのヒューズ１２２とがラダー状に接続されている。即ち抵抗１２１が直列につながれ、その抵抗１２１の端点を短絡するようにヒューズ１２２が接続されている。ここで、抵抗１２１について同じ符号「１２１」が用いられているが、各抵抗の大きさは必ずしも同じではない。
【００１０】この定電流源回路の調整は、レーザ溶断などの方法によりヒューズ１２２を切断しラダー回路１２０の抵抗値を変化させることでなされている。もう少し詳しく説明すると、製造工程の後の検査において、レーザ溶断などでヒューズ１２２は図の左から順番に切断されて行く。ラダー回路１２０の抵抗値が大きくなるとともに、定電流源回路の電流は小さくなる。所望の電流値になるとヒューズ１２２の切断が終了し、このＩＣはパッケージングされて製品として出荷される。これは、図２R>２に示すような自己バイアス回路で、ソースに接続され直列につながれている抵抗２２１の端点のうち所望の電流値になるものをＶSSにつなぐのと等価である。
【００１１】このような製造後検査段階で定電流源回路の調整により、ＦＥＴのバラツキを吸収できるので、製造の歩留が向上し、プロセスマージンが大きくなる。特に、ＦＥＴの特性制御の難しいＧａＡｓ，ＩｎＰ系の化合物半導体ＦＥＴ回路に有用である。また、ユーザー側での調整は不要になり、図７，図８に示した回路のような外部バイアス用の端子を設ける必要がなく、ＩＣパッケージの端子数が少なくてすむようになる。この電流源回路は、ＩＣ内にモノシリックに作られているので、ＦＥＴ差動増幅回路，直流レベルシフト回路，など幅広く応用可能である。
【００１２】つぎに、本発明の第２実施例について説明する。
【００１３】図３の第２実施例の定電流源回路は、ラダー回路３２０において、抵抗１２１及びヒューズ１２２が直列につながれた回路が並列に接続されている点に特徴を有している。この定電流源回路の調整においても、前述した第１実施例と同様、ヒューズを切断しラダー回路３２０の抵抗値を変化させている。これは、図４に示すような回路で、ソースに接続されている抵抗の端点のうち所望の電流値になるものをＶSSにつなぐのと等価である。
【００１４】本発明は、前述した実施例だけでなく様々な変形が可能である。
【００１５】ラダー回路について、図１，図３で抵抗とヒューズとを入れ替えても、ＦＥＴのゲート，ソースにつながる接続を逆にしても同じ動作をする。ラダー回路の構成は、ヒューズによりラダー回路の抵抗値を変化させうるものであれば良い。また、ラダー回路の抵抗値を変える方法として、ヒューズを用いた溶断可能配線手段について説明したが、ヒューズなどにかえて、接続手段取付部として設けたＩＣパッドとその間のワイアボンドなど接続用配線を用いても構成することができる。このときは、若干調整の仕方が異なるが原理的には同等である。この点について図１を用い、ヒューズ１２２をＩＣパッド及びワイアボンドにおきかえて説明する。図１のラダー回路のＩＣパッド１２２は、調整前はワイアボンドで接続されておらずその回路は切断されたものとなっていて、調整時においてＩＣパッド１２２がこのワイアボンドで右側から順次接続されてゆく。ラダー回路の抵抗値が減少するとともに、定電流源回路の電流は大きくなり、所望の電流値になるとワイアボンドの接続を終了する、という調整をする。もちろん、予め最適な電流値となるＩＣパッドを調べ、その部分のみをワイヤ接続してもよい。このように、この例では、調整時の電流値の変化の方向が異なるだけでほぼ同じものになっている。この接続手段取付部による構成でも、ラダー回路の抵抗値を変化させうるものであれば良く、様々な構成が可能である。
【００１６】抵抗については、金属薄膜抵抗が用いられるのが一般的なのであるが、ＦＥＴを飽和領域で使用するのであまり大きな値のものは望ましくなく、ＦＥＴに良好なバイアス点を与えうるものであれば材質は問わない。
【００１７】
【発明の効果】以上説明したように本発明によれば、製造後検査時にラダー回路の抵抗値を変化させることで、所望値に定電流源回路の電流が調整されて、ＦＥＴのバラツキをその調整によって吸収できるので、プロセスマージンが向上し、ＩＣの製造歩留が向上する。また、ユーザー側での調整は不要になり、調整用の外部バイアス用の端子といった余分な端子を省くことができる。
【図面の簡単な説明】
【図１】本発明の第１実施例の回路図
【図２】本発明の第１実施例の動作説明の回路図
【図３】本発明の第２実施例の回路図
【図４】本発明の第２実施例の動作説明の回路図
【図５】従来例の回路図
【図６】従来例の回路図
【図７】従来例の回路図
【図８】従来例の回路図
【符号の説明】
１１０…ＦＥＴ
１２０…ラダー回路
１２１…抵抗
１２２…ヒューズ
【特許請求の範囲】
【請求項１】 ＦＥＴと、このＦＥＴのゲート−ソース間に、複数の抵抗及び溶断可能配線からなるラダー回路とを備えたことを特徴とした半導体定電流源回路。
【請求項２】 ＦＥＴと、このＦＥＴのゲート−ソース間に、複数の抵抗及び接続手段取付部からなるラダー回路とを備えたことを特徴とした半導体定電流源回路。
【請求項１】 ＦＥＴと、このＦＥＴのゲート−ソース間に、複数の抵抗及び溶断可能配線からなるラダー回路とを備えたことを特徴とした半導体定電流源回路。
【請求項２】 ＦＥＴと、このＦＥＴのゲート−ソース間に、複数の抵抗及び接続手段取付部からなるラダー回路とを備えたことを特徴とした半導体定電流源回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開平５−１３６８６
【公開日】平成５年（１９９３）１月２２日
【国際特許分類】
【出願番号】特願平３−１６７１９９
【出願日】平成３年（１９９１）７月８日
【出願人】（０００００２１３０）住友電気工業株式会社 (12,747)
【公開日】平成５年（１９９３）１月２２日
【国際特許分類】
【出願日】平成３年（１９９１）７月８日
【出願人】（０００００２１３０）住友電気工業株式会社 (12,747)
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