半導体装置、及び半導体装置の作製方法
【課題】微細な構造であっても高い電気特性を有するトランジスタを提供する。
【解決手段】酸化物半導体層、及びチャネル保護層を覆うようにソース電極層、及びドレイン電極層となる導電膜を形成した後、酸化物半導体層、及びチャネル保護層と重畳する領域の導電膜を化学的機械研磨処理により除去する。ソース電極層、及びドレイン電極層となる導電膜の一部を除去する工程において、レジストマスクを用いたエッチング工程を用いないため、精密な加工を正確に行うことができる。また、チャネル保護層を有することにより、導電膜の化学的機械研磨処理時に当該酸化物半導体層に与える損傷、または膜減りを低減できる。
【解決手段】酸化物半導体層、及びチャネル保護層を覆うようにソース電極層、及びドレイン電極層となる導電膜を形成した後、酸化物半導体層、及びチャネル保護層と重畳する領域の導電膜を化学的機械研磨処理により除去する。ソース電極層、及びドレイン電極層となる導電膜の一部を除去する工程において、レジストマスクを用いたエッチング工程を用いないため、精密な加工を正確に行うことができる。また、チャネル保護層を有することにより、導電膜の化学的機械研磨処理時に当該酸化物半導体層に与える損傷、または膜減りを低減できる。
【発明の詳細な説明】
【技術分野】
【０００１】
半導体装置、及び半導体装置の作製方法に関する。
【０００２】
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、発光表示装置、半導体回路及び電子機器は全て半導体装置である。
【背景技術】
【０００３】
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（単に表示装置とも表記する）のような半導体電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
【０００４】
例えば、酸化物半導体として、酸化亜鉛、Ｉｎ−Ｇａ−Ｚｎ系酸化物を用いてトランジスタを作製し、表示装置の画素のスイッチング素子などに用いる技術が特許文献１、及び特許文献２で開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−１２３８６１号公報
【特許文献２】特開２００７−９６０５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
トランジスタの動作の高速化、トランジスタの低消費電力化、高集積化等を達成するためにはトランジスタの微細化が必須である。
【０００７】
半導体装置の高速応答、高速駆動の実現には、微細化されたトランジスタのオン特性（例えば、オン電流や電界効果移動度）の向上が望まれる。トランジスタのオン電流の低下の抑制には、ゲート電極層が、ゲート絶縁層を介してソース電極層、またはドレイン電極層と重畳する領域（以下、本明細書においてＬｏｖ領域とも表記する）を設けることが有効である。
【０００８】
しかしながら、Ｌｏｖ領域の形成のためには線幅の細い酸化物半導体層と線幅の細いゲート電極層との精密なアライメントが要求され、トランジスタの微細化に伴ってその要求精度はより高くなる。よって、トランジスタの微細化に伴って作製工程における歩留まりの低下が懸念される。
【０００９】
また、トランジスタの微細化に用いる手法の一として、導電膜等の研磨（切削、研削）、特に化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）処理を行い、当該導電膜の分断、加工、または被処理表面の平坦性を高める手法がある。しかし、当該研磨処理時に、半導体層に用いる薄膜に損傷を与え、トランジスタ特性の低下、またはトランジスタ特性のばらつきが生じる。
【００１０】
そこで、本発明の一態様は、良好な特性を維持しつつ微細化を達成した半導体装置の提供を目的の一とする。
【００１１】
また、本発明の一態様は、微細な構造であっても高い電気特性を有するトランジスタを歩留まりよく提供することを目的の一とする。
【課題を解決するための手段】
【００１２】
開示する発明の一態様では、酸化物半導体層、及びチャネル保護層を覆うようにソース電極層、及びドレイン電極層となる導電膜を形成した後、酸化物半導体層、及びチャネル保護層と重畳する領域の導電膜を化学的機械研磨処理により除去する。ソース電極層、及びドレイン電極層となる導電膜を除去する工程において、レジストマスクを用いたエッチング工程を用いないため、精密な加工を正確に行うことができる。また、チャネル長方向の断面において、ゲート電極層の側面に導電性を有する側壁層を設けることで、当該導電性を有する側壁層がゲート絶縁層を介してソース電極層、またはドレイン電極層と重畳し、実質的にＬｏｖ領域を有するトランジスタとする。
【００１３】
また、開示する発明の一態様では、作製工程において、酸化物半導体層と重畳する領域にチャネル保護層を形成し、酸化物半導体層と、チャネル保護層と、を覆うように、ソース電極層、及びドレイン電極層となる導電膜を成膜した後、酸化物半導体層、及びチャネル保護層と重畳する領域の導電膜を化学的機械研磨処理により除去して形成される。チャネル保護層を有することにより、導電膜の化学的機械研磨処理時に当該酸化物半導体層に与える損傷、または膜減りを低減した構成とすることができる。より、具体的には以下の通りである。
【００１４】
本発明の一態様は、ソース電極層、及びドレイン電極層と、チャネル長方向の断面において、一方の側面がソース電極層と接し、他方の側面がドレイン電極層と接する酸化物半導体層と、酸化物半導体層の上面と接するチャネル保護層と、チャネル保護層、ソース電極層、及びドレイン電極層の上面と接するゲート絶縁層と、チャネル保護層、及びゲート絶縁層を介して酸化物半導体層と重畳する領域に設けられたゲート電極層と、チャネル長方向の断面において、ゲート電極層の一方の側面と接する第１の側壁層と、ゲート電極層の他方の側面と接する第２の側壁層と、を有し、第１の側壁層の少なくとも一部は、ゲート絶縁層を介してソース電極層上に設けられ、第２の側壁層の少なくとも一部は、ゲート絶縁層を介してドレイン電極層上に設けられ、第１の側壁層、及び第２の側壁層は、導電性を有する半導体装置である。
【００１５】
また、本発明の他の一態様は、ソース電極層、及びドレイン電極層と、チャネル長方向の断面において、一方の側面がソース電極層と接し、他方の側面がドレイン電極層と接する酸化物半導体層と、酸化物半導体層の上面と接し、ソース電極層、及びドレイン電極層を覆うゲート絶縁層と、ゲート絶縁層を介して酸化物半導体層と重畳する領域に設けられたゲート電極層と、チャネル長方向の断面において、ゲート電極層の一方の側面と接する第１の側壁層と、ゲート電極層の他方の側面と接する第２の側壁層と、を有し、酸化物半導体層の上面は、ソース電極層及びドレイン電極層の上面よりも下方に形成され、第１の側壁層の少なくとも一部は、ゲート絶縁層を介してソース電極層上に設けられ、第２の側壁層の少なくとも一部は、ゲート絶縁層を介してドレイン電極層上に設けられ、第１の側壁層、及び前記第２の側壁層は、導電性を有する半導体装置である。
【００１６】
上記各構成において、酸化物半導体層は、ソース電極層と少なくとも一部が接する第１の不純物領域と、ドレイン電極層と少なくとも一部が接する第２の不純物領域と、を有していてもよい。また、酸化物半導体層は、ソース電極層、及びドレイン電極層よりも膜厚が薄いと好ましい。
【００１７】
また、上記各構成において、第１の側壁層、第２の側壁層、及びゲート電極層上に設けられた絶縁層と、絶縁層、及びゲート絶縁層に設けられた第１の開口を介して、ソース電極層と電気的に接続する第１の配線層と、絶縁層、及びゲート絶縁層に設けられた第２の開口を介して、ドレイン電極層と電気的に接続する第２の配線層と、を有していてもよい。
【００１８】
また、上記構成において、絶縁層は、酸化アルミニウム層を含むと好ましい。
【００１９】
また、本発明の他の一態様は、酸化物半導体層を形成し、酸化物半導体層に接する絶縁層を形成し、酸化物半導体層、及び絶縁層を加工して、島状の酸化物半導体層、及び島状のチャネル保護層を形成し、酸化物半導体層、及びチャネル保護層を覆う導電膜を形成し、島状の酸化物半導体層、及びチャネル保護層と重畳する領域の導電膜を、化学的機械研磨処理により除去して開口を有する導電膜とし、開口を有する導電膜を加工して、ソース電極層、及びドレイン電極層を形成し、チャネル保護層、ソース電極層、及び前記ドレイン電極層上にゲート絶縁層を形成し、チャネル保護層、及びゲート絶縁層を介して島状の酸化物半導体層と重畳するゲート電極層を形成し、ゲート電極層の側面に接してソース電極層、またはドレイン電極層と重畳する領域に、導電性を有する第１の側壁層、または第２の側壁層を形成する半導体装置の作製方法である。
【００２０】
また、本発明の他の一態様は、酸化物半導体層を形成し、酸化物半導体層に接する絶縁層を形成し、酸化物半導体層、及び絶縁層を加工して、島状の酸化物半導体層、及び島状のチャネル保護層を形成し、酸化物半導体層、及びチャネル保護層を覆う導電膜を形成し、酸化物半導体層、及びチャネル保護層と重畳する領域の導電膜を、化学的機械研磨処理により除去して開口を有する導電膜とし、開口を有する導電膜を加工して、ソース電極層、及びドレイン電極層を形成し、チャネル保護層を除去し、島状の酸化物半導体層、ソース電極層、及びドレイン電極層上にゲート絶縁層を形成し、ゲート絶縁層を介して島状の酸化物半導体層と重畳するゲート電極層を形成し、ゲート電極層の側面に接してソース電極層、またはドレイン電極層と重畳する領域に、導電性を有する第１の側壁層、または第２の側壁層を形成する半導体装置の作製方法である。
【００２１】
なお、酸化物半導体は、単結晶、多結晶（ポリクリスタルともいう）、または非晶質（アモルファスともいう）などの状態をとる。
【００２２】
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いたトランジスタは動作させた際のキャリア（電子）の界面散乱を低減でき、比較的容易に、比較的高い電界効果移動度を得ることができる。
【００２３】
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めれば、該結晶性を有する酸化物半導体を用いたトランジスタは、アモルファス状態の酸化物半導体を用いたトランジスタ以上の電界効果移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が０．１５ｎｍ以下、好ましくは０．１ｎｍ以下の表面上に形成するとよい。
【００２４】
なお、Ｒａは、ＪＩＳ Ｂ ０６０１：２００１（ＩＳＯ４２８７：１９９７）で定義されている算術平均粗さを曲面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」で表現でき、以下の式にて定義される。
【００２５】
【数１】
【００２６】
ここで、指定面とは、粗さ計測の対象となる面であり、座標（ｘ１，ｙ１，ｆ（ｘ１，ｙ１）），（ｘ１，ｙ２，ｆ（ｘ１，ｙ２）），（ｘ２，ｙ１，ｆ（ｘ２，ｙ１）），（ｘ２，ｙ２，ｆ（ｘ２，ｙ２））の４点で表される四角形の領域とし、指定面をｘｙ平面に投影した長方形の面積をＳ０、基準面の高さ（指定面の平均の高さ）をＺ０とする。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて測定可能である。
【発明の効果】
【００２７】
本発明の一態様の半導体装置は、チャネル長方向の断面において、酸化物半導体層の一方の側面がソース電極層と接し、酸化物半導体層の他方の側面がドレイン電極層と接し、ゲート絶縁層を介してソース電極層、またはドレイン電極層上に導電性材料でなる側壁層を設ける。これによって、当該導電性材料でなる側壁層がゲート絶縁層を介してソース電極層、またはドレイン電極層と重畳するため、実質的にＬｏｖ領域を有するトランジスタとすることができ、トランジスタのオン電流の低下を抑制することが可能となる。
【００２８】
また、本発明の一態様の半導体装置は、酸化物半導体層、及びチャネル保護層を形成した後、導電膜を形成し、酸化物半導体層、及びチャネル保護層と重畳する領域の導電膜を化学的機械研磨処理により、除去して形成されるソース電極層、及びドレイン電極層を含む。導電膜の一部を除去してソース電極層及びドレイン電極層を形成する工程において、レジストマスクを用いたエッチング工程がないため、精密な加工を行うことができる。また、当該化学的機械研磨処理時に酸化物半導体層上にチャネル保護層が形成されている。チャネル保護層を有することにより、酸化物半導体層への損傷、または膜減りを低減させることができる。よって、半導体装置の作製工程において、形状や特性のばらつきを低減した微細な構造を有するトランジスタを、歩留まりよく作製することができる。
【００２９】
したがって、本発明の一態様によって、良好な特性を維持しつつ微細化を達成した半導体装置を提供することができる。
【図面の簡単な説明】
【００３０】
【図１】半導体装置の一態様の平面図及び断面図。
【図２】半導体装置の作製方法の一例を示す図。
【図３】半導体装置の作製方法の一例を示す図。
【図４】半導体装置の一態様の平面図及び断面図。
【図５】半導体装置の作製方法の一例を示す図。
【図６】半導体装置の作製方法の一例を示す図。
【図７】半導体装置の一態様の平面図及び断面図。
【図８】半導体装置の一態様の平面図及び断面図。
【図９】半導体装置の一形態を示す断面図、平面図及び回路図。
【図１０】半導体装置の一形態を示す回路図及び斜視図。
【図１１】半導体装置の一形態を示す断面図及び平面図。
【図１２】半導体装置の一形態を示す回路図。
【図１３】半導体装置の一形態を示すブロック図。
【図１４】半導体装置の一形態を示すブロック図。
【図１５】半導体装置の一形態を示すブロック図。
【発明を実施するための形態】
【００３１】
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００３２】
なお、以下に説明する本発明の構成において、同一部分、または同様の機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を有する部分を指す場合にはハッチパターンを同じくし、特に符号を付さない場合がある。
【００３３】
また、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
【００３４】
なお、本明細書等において、第１、第２として付される序数詞は便宜上用いるものであり工程順、または積層順を示すものではない。また、本明細書等において発明を特定するための事項として固有の名称を示すものではない。
【００３５】
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
【００３６】
（実施の形態１）
本実施の形態では、半導体装置、及び半導体装置の作製方法の一態様について図１乃至図３を用いて説明する。
【００３７】
〈半導体装置の構成例〉
図１（Ａ）、及び図１（Ｂ）に半導体装置の例としてトランジスタ４３０の平面図、及び断面図を示す。図１（Ａ）は、トランジスタ４３０の平面図であり、図１（Ｂ）は、図１（Ａ）のＸ１−Ｙ１における断面図に相当する。なお、図１（Ａ）では、煩雑になることを避けるため、トランジスタ４３０の構成要素の一部（例えば、絶縁層４２０）を省略して図示している。
【００３８】
図１（Ａ）、及び図１（Ｂ）に示すトランジスタ４３０は、基板４０２上に、下地絶縁層４０４と、ソース電極層４１０ａ、及びドレイン電極層４１０ｂと、チャネル長方向の断面において、一方の側面がソース電極層４１０ａと接し、他方の側面がドレイン電極層４１０ｂと接する酸化物半導体層４０６と、酸化物半導体層４０６の上面と接するチャネル保護層４０８と、チャネル保護層４０８、ソース電極層４１０ａ、及びドレイン電極層４１０ｂの上面と接するゲート絶縁層４１２と、チャネル保護層４０８、及びゲート絶縁層４１２を介して酸化物半導体層４０６と重畳する領域に設けられたゲート電極層４１４と、チャネル長方向の断面において、ゲート電極層４１４の一方の側面と接する第１の側壁層４１６ａと、ゲート電極層４１４の他方の側面と接する第２の側壁層４１６ｂと、を含んで構成される。
【００３９】
また、図１（Ｂ）に示すように、酸化物半導体層４０６上には、チャネル保護層４０８が設けられているため、ソース電極層４１０ａ、及びドレイン電極層４１０ｂよりも膜厚が薄い。
【００４０】
また、チャネル保護層４０８は、作製工程において、酸化物半導体層４０６を保護する機能を有する。また、トランジスタ４３０のゲート絶縁層の一部としての機能も有する。このような構成とすることで、作製工程において、酸化物半導体層４０６の損傷、または膜減りを抑制し、歩留まりよくトランジスタ４３０を提供することが可能となる。
【００４１】
また、トランジスタ４３０において、側壁層４１６ａの少なくとも一部は、ゲート絶縁層４１２を介してソース電極層４１０ａ上に設けられている。また、側壁層４１６ｂの少なくとも一部は、ゲート絶縁層４１２を介してドレイン電極層４１０ｂ上に設けられている。側壁層４１６ａ、及び側壁層４１６ｂは、半導体材料または導電性材料を用いて形成され、導電性を有する。よって、側壁層４１６ａ、及び側壁層４１６ｂは、ゲート電極層４１４の一部として機能することが可能であるため、ゲート絶縁層４１２を介してソース電極層４１０ａ、またはドレイン電極層４１０ｂと重畳する領域を、実質的にＬｏｖ領域とすることができる。
【００４２】
なお、Ｌｏｖ領域の幅が大きいと、当該領域に生じる寄生容量が拡大する恐れがあるが、本実施の形態では、導電性の側壁層４１６ａ、及び側壁層４１６ｂをゲート電極層４１４に接して自己整合的に設けるため、微細なＬｏｖ領域を精度よく形成することができる。
【００４３】
また、図１に示すトランジスタ４３０は、側壁層４１６ａ、側壁層４１６ｂ、及びゲート電極層４１４上に設けられた絶縁層４１８、及び絶縁層４２０と、絶縁層４２０上に設けられた配線層４２２ａ、及び配線層４２２ｂを構成要素に含めてもよい。配線層４２２ａは、絶縁層４１８、絶縁層４２０、及びゲート絶縁層４１２に設けられた開口を介して、ソース電極層４１０ａと電気的に接続し、配線層４２２ｂは、絶縁層４１８、絶縁層４２０、及びゲート絶縁層４１２に設けられた開口を介してドレイン電極層４１０ｂと電気的に接続している。なお、本実施の形態においては、絶縁層４１８、及び絶縁層４２０の２層構造としたが、これに限定されない。３層以上の積層構造としてもよい。
【００４４】
また、図１（Ｂ）に示すように、酸化物半導体層４０６は、ソース電極層４１０ａ、及びドレイン電極層４１０ｂと接する側面において、テーパ形状を有していると好ましい。テーパ角は、例えば２０°以上５０°以下とすることができる。なお、ここで、テーパ角とは、酸化物半導体層４０６を、その断面に垂直な方向から観察した際に、当該酸化物半導体層の側面と底面がなす傾斜角を示す。
【００４５】
酸化物半導体層４０６の側面をテーパ形状とすることで、ソース電極層４１０ａ、及びドレイン電極層４１０ｂとなる導電膜を、被覆性よく形成することができる。また、酸化物半導体層４０６の側面がテーパ形状を有することで、酸化物半導体層４０６の側面から酸素が脱離することで生じうる酸素欠損の発生を抑制し、トランジスタ４３０のリーク電流の発生を低減することができる。
【００４６】
また、酸化物半導体層４０６の側面をテーパ形状とすることで、酸化物半導体層４０６と、ソース電極層４１０ａ、またはドレイン電極層４１０ｂとの接触面積を拡大することができるため、コンタクト抵抗を低減させることができる。また、酸化物半導体層４０６の側面をテーパ形状とすることで、ソース電極層４１０ａ、及びドレイン電極層４１０ｂの側面は、逆テーパ形状となる。酸化物半導体層４０６、ソース電極層４１０ａ、およびドレイン電極層４１０ｂを、上述した形状とすることで、ソース−ドレイン間に電界を与えた際に、酸化物半導体層４０６への電界の集中を緩和することができる。
【００４７】
また、トランジスタ４３０において導電性を有する側壁層を設けない場合、Ｌｏｖ領域の形成のためには線幅の細い酸化物半導体層と線幅の細いゲート電極層との精密なアライメントが要求され、トランジスタの微細化に伴ってその要求精度はより高くなる。しかしながら、本実施の形態で示すトランジスタ４３０は、チャネル長方向の断面において、ゲート電極層４１４の側面に、導電性を有する側壁層４１６ａ、及び側壁層４１６ｂが設けられているため、該側壁層４１６ａ、及び側壁層４１６ｂと、ソース電極層４１０ａ、またはドレイン電極層４１０ｂとが重畳する領域も実質的にＬｏｖ領域として機能することが可能である。したがって、Ｌｏｖ領域を形成する際のアライメントの自由度を向上させることができ、歩留まりよく、オン電流の低下を抑制したトランジスタ４３０を提供することが可能となる。
【００４８】
また、島状の酸化物半導体層４０６のチャネル長方向の長さを、ゲート電極層４１４のチャネル長方向の長さよりも長くすることで、ゲート電極層４０１を形成するためのアライメントの自由度をより向上させることができる。
【００４９】
また、酸化物半導体層４０６は、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜であることが好ましい。
【００５０】
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部を有する結晶−非晶質混相構造の酸化物半導体層である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
【００５１】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。
【００５２】
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体層の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
【００５３】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。
【００５４】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射によるトランジスタの電気特性の変動を抑制することが可能である。よって、当該トランジスタは信頼性が高い。
【００５５】
なお、その他の構成要素の詳細については、後述するトランジスタ４３０の作製工程において、図２、及び図３を用いて説明する。
【００５６】
〈トランジスタ４３０の作製工程の例〉
以下、図２、及び図３を用いて、本実施の形態に示すトランジスタ４３０の作製工程の例について説明する。
【００５７】
まず、基板４０２上に、下地絶縁層４０４を形成する。
【００５８】
基板４０２に使用することができる基板に大きな制限はないが、少なくとも、後の熱処理工程に耐えうる程度の耐熱性を有していることが必要となる。例えば、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することもでき、これらの基板上に半導体素子が設けられたものを、基板４０２として用いてもよい。
【００５９】
また、基板４０２として、可撓性基板を用いて半導体装置を作製してもよい。可撓性を有する半導体装置を作製するには、可撓性基板上に酸化物半導体層４０６を含むトランジスタ４３０を直接作製してもよいし、他の作製基板に酸化物半導体層４０６を含むトランジスタ４３０を作製し、その後可撓性基板に剥離、転置してもよい。なお、作製基板から可撓性基板に剥離、転置するために、作製基板と酸化物半導体層を含むトランジスタ４３０との間に剥離層を設けるとよい。
【００６０】
下地絶縁層４０４は、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、酸化ハフニウム、酸化ガリウム、またはこれらの混合材料を含む膜の単層、または積層構造とすることができる。但し、下地絶縁層４０４は、酸化物絶縁膜を含む単層、または積層構造として、該酸化物絶縁膜が後に形成される酸化物半導体層４０６と接する構造とすることが好ましい。また、下地絶縁層４０４の形成方法としては、例えば、スパッタリング法、ＰＥ−ＣＶＤ法などを用いることで形成することができる。なお、下地絶縁層４０４は、必ずしも設けなくともよい。
【００６１】
下地絶縁層４０４は、化学量論的組成を超える酸素を含む領域（以下、酸素過剰領域とも表記する）を有すると、下地絶縁層４０４に含まれる過剰な酸素によって、後に形成される酸化物半導体層４０６の酸素欠損を補填することが可能であるため好ましい。下地絶縁層４０４が積層構造の場合は、少なくとも酸化物半導体層４０６と接する層において酸素過剰領域を有することが好ましい。下地絶縁層４０４に酸素過剰領域を設けるには、例えば、酸素雰囲気下にて下地絶縁層４０４を成膜すればよい。または、成膜後の下地絶縁層４０４に、酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を導入して、酸素過剰領域を形成しても良い。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、プラズマ処理などを用いることができる。
【００６２】
次に、下地絶縁層４０４上に酸化物半導体層４０５、および保護層４０７を成膜する（図２（Ａ）参照）。酸化物半導体層４０５と、保護層４０７は、真空中で連続して形成することが好ましい。酸化物半導体層４０５と、保護層４０７を真空中で連続して形成することで、酸化物半導体層４０５と保護層４０７との界面の不純物を低減できるため好ましい。
【００６３】
また、酸化物半導体層４０５の膜厚は、例えば、３ｎｍ乃至３０ｎｍ、好ましくは５ｎｍ乃至２０ｎｍとする。また、保護層４０７の膜厚は、例えば３ｎｍ乃至４０ｎｍ、好ましくは５ｎｍ乃至２０ｎｍとする。
【００６４】
保護層４０７に用いることのできる材料については、絶縁性を有する材料であれば特に限定されない。例えば、酸化シリコン、酸化ガリウム、酸化アルミニウム、窒化シリコン、酸化窒化シリコン、酸化窒化アルミニウム、または窒化酸化シリコン等を用いることができる。保護層４０７に用いることのできる材料については、ソース電極層及び、ドレイン電極層を形成するために行うＣＭＰ処理時に消失しない材料を実施者が適宜選択することができる。
【００６５】
次に、酸化物半導体層４０５、及び保護層４０７を、フォトリソグラフィ工程、及びエッチング工程により加工して、島状の酸化物半導体層４０６、及びチャネル保護層４０８を形成する（図２（Ｂ）参照）。ここで、島状の酸化物半導体層４０６、及びチャネル保護層４０８への加工に用いるマスクは、フォトリソグラフィ法などによって形成されたマスクに、スリミング処理を行って、より微細なパターンを有するマスクとすることが好ましい。スリミング処理としては、例えば、ラジカル状態の酸素（酸素ラジカル）などを用いるアッシング処理を適用することができる。マスクにアッシング処理を施しながら酸化物半導体層４０５をエッチングすることで、側面にテーパ形状を有する酸化物半導体層４０６とすることができる。ただし、スリミング処理はフォトリソグラフィ法などによって形成されたマスクをより微細なパターンに加工できる処理であれば、アッシング処理に限定する必要はない。また、スリミング処理によって形成されるマスクによってトランジスタのチャネル長（Ｌ）が決定されることになるため、当該スリミング処理としては制御性の良好な処理を適用することができる。
【００６６】
スリミング処理の結果、フォトリソグラフィ法などによって形成されたマスクを、露光装置の解像限界以下、好ましくは１／２以下、より好ましくは１／３以下の線幅まで微細化することが可能である。例えば、線幅は、２０ｎｍ以上２０００ｎｍ以下、好ましくは５０ｎｍ以上３５０ｎｍ以下とすることができる。これにより、トランジスタのさらなる微細化を達成することができる。
【００６７】
また、島状の酸化物半導体層４０６、及びチャネル保護層４０８の形成方法に特に限定はないが、好ましくは、ドライエッチング法を用い、一括してエッチングすることが好ましい。ドライエッチング法を用い、一括してエッチングすることで、作製工程を短縮できるため好適である。
【００６８】
また、本実施の形態において、チャネル保護層４０８は、ゲート絶縁層としての機能も有する。したがって、膜密度の高い絶縁膜を形成する。例えば、チャネル保護層４０８としては、スパッタリング法、またはＣＶＤ法により形成された酸化シリコン膜を用いることができる。また、チャネル保護層４０８は、酸素過剰領域を有すると、チャネル保護層４０８に含まれる過剰な酸素によって、酸化物半導体層４０６の酸素欠損を補填することが可能であるため好ましい。
【００６９】
酸化物半導体層４０５は、単層構造であってもよいし、積層構造であってもよい。また、非晶質構造であってもよいし、結晶性であってもよい。酸化物半導体層４０５を非晶質構造とする場合には、後の作製工程において、酸化物半導体層４０５に熱処理を行うことによって、結晶性酸化物半導体層としてもよい。非晶質酸化物半導体層を結晶化させる熱処理の温度は、２５０℃以上７００℃以下、好ましくは、４００℃以上、より好ましくは５００℃以上、さらに好ましくは５５０℃以上とする。なお、当該熱処理は、作製工程における他の熱処理を兼ねることも可能である。
【００７０】
酸化物半導体層４０５の成膜方法は、スパッタリング法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等を適宜用いることができる。また、酸化物半導体層４０６は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタリング装置を用いて成膜してもよい。
【００７１】
酸化物半導体層４０５を形成する際、できる限り酸化物半導体層４０５に含まれる水素濃度を低減させることが好ましい。水素濃度を低減させるには、例えば、スパッタリング法を用いて成膜を行う場合には、スパッタリング装置の処理室内に供給するガスとして、水素、水、水酸基、または水素化物などの不純物が除去された高純度の希ガス（代表的にはアルゴン）、酸素、及び希ガスと酸素との混合ガスを適宜用いる。
【００７２】
また、成膜室内の残留水分を除去しつつ水素、及び水分が除去されたスパッタリングガスを導入して成膜を行うことで、成膜された酸化物半導体層４０６の水素濃度を低減させることができる。成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素分子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等の排気能力が高いため、当該成膜室で成膜した酸化物半導体層４０５に含まれる不純物の濃度を低減できる。
【００７３】
また、酸化物半導体層４０５をスパッタリング法で成膜する場合、成膜に用いる金属酸化物ターゲットの相対密度（充填率）は、９０％以上１００％以下、好ましくは９５％以上９９．９％以下とする。相対密度の高い金属酸化物ターゲットを用いることにより、成膜した酸化物半導体層４０６を緻密な膜とすることができる。
【００７４】
また、基板４０２を高温に保持した状態で酸化物半導体層４０５を形成することも、酸化物半導体層４０５中に含まれうる不純物濃度を低減するのに有効である。基板４０２を加熱する温度としては、１５０℃以上４５０℃以下とすればよく、好ましくは基板温度が２００℃以上３５０℃以下とすればよい。また、成膜時に基板を高温で加熱することで、結晶性酸化物半導体層を形成することができる。
【００７５】
酸化物半導体層４０５に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎの双方を含むことが好ましい。また、該酸化物半導体層を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ）を有することが好ましい。
【００７６】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
【００７７】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
【００７８】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
【００７９】
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
【００８０】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）、あるいはＩｎ：Ｇａ：Ｚｎ＝３：１：２（＝１／２：１／６：１／３）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【００８１】
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。
【００８２】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低くすることにより移動度を上げることができる。
【００８３】
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ−Ａ）２＋（ｂ−Ｂ）２＋（ｃ−Ｃ）２≦ｒ２を満たすことをいい、ｒは、例えば、０．０５とすればよい。他の酸化物でも同様である。
【００８４】
また、酸化物半導体層４０５を成膜する際に用いるスパッタリングガスは水素、水、水酸基、または水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
【００８５】
酸化物半導体層４０５としてＣＡＡＣ−ＯＳ膜を適用する場合、該ＣＡＡＣ−ＯＳ膜を得る方法としては、三つ挙げられる。一つ目は、成膜温度を２００℃以上４５０℃以下として酸化物半導体層４０５の成膜を行い、表面に概略垂直にｃ軸配向させる方法である。二つ目は、酸化物半導体層４０５を薄い膜厚で成膜した後、２００℃以上７００℃以下の熱処理を行い、表面に概略垂直にｃ軸配向させる方法である。三つ目は、一層目として薄い膜厚で成膜した後、２００℃以上７００℃以下の熱処理を行い、二層目の成膜を行い、表面に概略垂直にｃ軸配向させる方法である。
【００８６】
酸化物半導体層４０５の成膜前に、酸化物半導体層４０５の被成膜面に平坦化処理を行ってもよい。平坦化処理としては、特に限定されないが、研磨処理（例えば、化学的機械研磨（ＣＭＰ）処理）、ドライエッチング処理、プラズマ処理を用いることができる。
【００８７】
プラズマ処理としては、例えば、アルゴンガスを導入してプラズマを発生させる逆スパッタリングを行うことができる。逆スパッタリングとは、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法をいう。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。逆スパッタリングを行うと、酸化物半導体層４０５の成膜表面に付着している粉状物質（パーティクル、ごみともいう）を除去することができる。
【００８８】
平坦化処理として、研磨処理、ドライエッチング処理、プラズマ処理は複数回行ってもよく、それらを組み合わせて行ってもよい。また、組み合わせて行う場合、工程順も特に限定されず、酸化物半導体層４０５の成膜表面の凹凸状態に合わせて適宜設定すればよい。
【００８９】
また、酸化物半導体層４０５に、当該酸化物半導体層４０５に含まれる過剰な水素（水や水酸基を含む）を除去（脱水化、または脱水素化）するための熱処理を行うことが好ましい。熱処理の温度は、３００℃以上７００℃以下、または基板の歪み点未満とする。熱処理は減圧下、または窒素雰囲気下などで行うことができる。
【００９０】
この熱処理によって、ｎ型の導電性を付与する不純物である水素を酸化物半導体から除去することができる。例えば、脱水化、または脱水素化処理後の酸化物半導体層４０５に含まれる水素濃度を、５×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とすることができる。
【００９１】
なお、脱水化、または脱水素化のための熱処理は、酸化物半導体層４０５の成膜後であればトランジスタ４３０の作製工程においてどのタイミングで行ってもよい。但し、ゲート絶縁層４１２、または絶縁層４１８として酸化アルミニウム膜を用いる場合には、当該酸化アルミニウム膜を形成する前に行うことが好ましい。また、脱水化、または脱水素化のための熱処理は、複数回行ってもよく、他の加熱処理と兼ねてもよい。
【００９２】
なお、下地絶縁層４０４として酸素を含む下地絶縁層を設ける場合、脱水化、または脱水素化のための熱処理を、酸化物半導体層４０５を島状に加工する前に行うと、下地絶縁層４０４に含まれる酸素が熱処理によって放出されるのを防止することができるため好ましい。
【００９３】
熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガスに、水、水素などが含まれないことが好ましい。または、熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましくは７Ｎ（９９．９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
【００９４】
また、熱処理で酸化物半導体層４０５を加熱した後、加熱温度を維持、またはその加熱温度から徐冷しながら同じ炉に高純度の酸素ガス、高純度の一酸化二窒素ガス、または超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下の空気）を導入してもよい。酸素ガス、または一酸化二窒素ガスに、水、水素などが含まれないことが好ましい。または、熱処理装置に導入する酸素ガスまたは一酸化二窒素ガスの純度を、６Ｎ以上好ましくは７Ｎ以上（即ち、酸素ガスまたは一酸化二窒素ガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。酸素ガスまたは一酸化二窒素ガスの作用により、脱水化または脱水素化処理による不純物の排除工程によって同時に減少してしまった酸化物半導体を構成する主成分材料である酸素を供給することによって、酸化物半導体層４０５を高純度化及びｉ型（真性）化することができる。
【００９５】
また、脱水化、または脱水素化処理を行った酸化物半導体層に、酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオン、のいずれかを含む）を導入して膜中に酸素を供給してもよい。
【００９６】
脱水化、または脱水素化処理を行った酸化物半導体層に、酸素を導入して膜中に酸素を供給することによって、酸化物半導体層を高純度化、及びｉ型（真性）化することができる。高純度化し、ｉ型（真性）化した酸化物半導体層を有するトランジスタは、電気特性変動が抑制されており、電気的に安定である。
【００９７】
酸素の導入工程は、酸化物半導体層４０６に酸素導入する場合、酸化物半導体層４０６に直接導入してもよいし、チャネル保護層４０８や、後に形成されるゲート絶縁層４１２などの他の膜を通過して酸化物半導体層４０６へ導入してもよい。酸素を他の膜を通過して導入する場合は、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いればよいが、露出された酸化物半導体層４０６へ直接酸素を導入する場合は、上記の方法に加えてプラズマ処理なども用いることができる。
【００９８】
酸化物半導体層への酸素の導入は酸化物半導体層の成膜後であれば、そのタイミングは、特に限定されない。また、酸化物半導体層への酸素の導入は複数回行ってもよい。
【００９９】
次に、島状の酸化物半導体層４０６、及びチャネル保護層４０８上に、ソース電極層、及びドレイン電極層（これと同じ層で形成される配線を含む）となる導電膜４０９を成膜する（図２（Ｃ）参照）。
【０１００】
導電膜４０９の材料としては、加熱処理に耐えられる材料を用いる。例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。また、Ａｌ、Ｃｕなどの金属膜の下側、または上側の一方、または双方にＴｉ、Ｍｏ、Ｗなどの高融点金属膜、またはそれらの金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）を積層させた構成としても良い。または、導電性の金属酸化物を用いて導電膜４０９を形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（Ｉｎ２Ｏ３−ＳｎＯ２、ＩＴＯと略記する）、酸化インジウム酸化亜鉛（Ｉｎ２Ｏ３−ＺｎＯ）、またはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。
【０１０１】
次に、導電膜４０９に研磨（切削、研削）処理を行い、チャネル保護層４０８が露出するように導電膜４０９の一部を除去する。該研磨処理によって、酸化物半導体層４０６、及びチャネル保護層４０８と重畳する領域の導電膜４０９が除去され、該領域に開口を有する導電膜４０９ａが形成される（図２（Ｄ）参照）。
【０１０２】
研磨（切削、研削）方法としては化学的機械研磨（ＣＭＰ）処理を好適に用いることができる。本実施の形態では、ＣＭＰ処理によって酸化物半導体層４０６、及びチャネル保護層４０８と重畳する領域の導電膜４０９を除去する。
【０１０３】
なお、ＣＭＰ処理は、１回のみ行ってもよいし、複数回行ってもよい。複数回に分けてＣＭＰ処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ研磨を行うことが好ましい。このように研磨レートの異なる研磨を組み合わせることによって、被研磨面の平坦性をより向上させることができる。
【０１０４】
なお、本実施の形態では、酸化物半導体層４０６、及びチャネル保護層４０８と重畳する領域の導電膜４０９の除去にＣＭＰ処理を用いたが、他の研磨（研削、切削）処理を用いてもよい。または、ＣＭＰ処理等の研磨処理と、エッチング（ドライエッチング、ウェットエッチング）処理や、プラズマ処理などを組み合わせてもよい。例えば、ＣＭＰ処理後、ドライエッチング処理やプラズマ処理（逆スパッタリングなど）を行い、処理表面の平坦性向上を図ってもよい。研磨処理に、エッチング処理、プラズマ処理などを組み合わせて行う場合、工程順は特に限定されず、導電膜４０９の材料、膜厚、及び表面の凹凸状態に合わせて適宜設定すればよい。
【０１０５】
また、本実施の形態においては、導電膜４０９ａの上端部は、チャネル保護層４０８の上端部と概略一致している。但し、導電膜４０９ａ（または、導電膜４０９ａを加工して形成されるソース電極層４１０ａ、及びドレイン電極層４１０ｂ）の形状は、導電膜４０９を除去する研磨処理の条件によって異なる。例えば、導電膜４０９ａは、チャネル保護層４０８の表面より膜厚方向に後退した形状となる場合がある。
【０１０６】
次に、導電膜４０９ａをフォトリソグラフィ工程により加工して、ソース電極層４１０ａ、及びドレイン電極層４１０ｂ（これと同じ層で形成される配線を含む）を形成する（図３（Ａ）参照）。
【０１０７】
また、図３（Ａ）に示すように、酸化物半導体層４０６には、上面にチャネル保護層４０８が設けられているため、ソース電極層４１０ａ、及びドレイン電極層４１０ｂよりも膜厚が薄くなる。
【０１０８】
なお、ソース電極層４１０ａ、及びドレイン電極層４１０ｂの膜厚は、例えば、３ｎｍ乃至３０ｎｍ、好ましくは５ｎｍ乃至２０ｎｍとする。
【０１０９】
また、本実施の形態では、導電膜４０９を成膜し、研磨処理によって酸化物半導体層４０６、及びチャネル保護層４０８と重畳する領域の導電膜４０９を除去した後に、選択的にエッチング処理してソース電極層４１０ａ、及びドレイン電極層４１０ｂへと加工する方法を示したが、本発明の実施の形態はこれに限られない。成膜後の導電膜４０９を選択的にエッチング処理して加工したのち、研磨処理によって酸化物半導体層４０６、及びチャネル保護層４０８と重畳する領域の導電膜４０９を除去することで、ソース電極層４１０ａ、及びドレイン電極層４１０ｂを形成してもよい。但し、研磨処理に先立ってエッチング処理を行う場合には、エッチング処理によって酸化物半導体層４０６、及びチャネル保護層４０８と重畳する領域の導電膜４０９は除去しないものとする。
【０１１０】
また、本実施の形態で示すトランジスタの作製方法では、ソース電極層４１０ａ、及びドレイン電極層４１０ｂを形成する際に、酸化物半導体層４０６、及びチャネル保護層４０８と重畳する領域の導電膜４０９を除去する工程において、レジストマスクを用いたエッチング処理を用いないため、ソース電極層４１０ａ、及びドレイン電極層４１０ｂのチャネル長方向の幅が微細化されている場合でも精密な加工を正確に行うことができる。よって、半導体装置の作製工程において、形状や特性のばらつきの少ない微細な構造を有するトランジスタを、歩留まりよく作製することができる。
【０１１１】
次に、酸化物半導体層４０６、チャネル保護層４０８、ソース電極層４１０ａ、及びドレイン電極層４１０ｂ上にゲート絶縁層４１２を形成する（図３（Ｂ）参照）。
【０１１２】
ゲート絶縁層４１２は、１ｎｍ以上２０ｎｍ以下の膜厚で、スパッタリング法、ＭＢＥ法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ法等を適宜用いて形成することができる。また、ゲート絶縁層４１２は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタ装置を用いて成膜してもよい。
【０１１３】
なお、ゲート絶縁層４１２が厚いほど短チャネル効果が顕著となり、例えば、ｎチャネル型のトランジスタの場合、しきい値電圧がマイナス側へ変動しやすい傾向となる。しかしながら、本実施の形態のトランジスタの作製方法においては、チャネル保護層４０８、ソース電極層４１０ａ、及びドレイン電極層４１０ｂの上面が研磨処理によって平坦化されているため、膜厚の薄いゲート絶縁層４１２を被覆性よく形成することができる。
【０１１４】
ゲート絶縁層４１２の材料としては、酸化シリコン、酸化ガリウム、酸化アルミニウム、窒化シリコン、酸化窒化シリコン、酸化窒化アルミニウム、または窒化酸化シリコン等を用いることができる。ゲート絶縁層４１２は、酸化物半導体層４０６と接する部分において酸素を含むことが好ましい。特に、ゲート絶縁層４１２は、膜中（バルク中）に少なくとも化学量論的組成を超える量の酸素が存在することが好ましく、例えば、ゲート絶縁層４１２として、酸化シリコン膜を用いる場合には、ＳｉＯ２＋α（ただし、α＞０）とすることが好ましい。本実施の形態では、ゲート絶縁層４１２として、ＳｉＯ２＋α（ただし、α＞０）である酸化シリコン膜を用いる。この酸化シリコン膜をゲート絶縁層４１２として用いることで、酸化物半導体層４０６に酸素を供給することができ、特性を良好にすることができる。さらに、ゲート絶縁層４１２は、作製するトランジスタのサイズやゲート絶縁層４１２の段差被覆性を考慮して形成することが好ましい。
【０１１５】
また、ゲート絶縁層４１２の材料として酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉＯｘＮｙ（ｘ＞０、ｙ＞０））、ハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、酸化ランタンなどのｈｉｇｈ−ｋ材料を用いることでゲートリーク電流を低減できる。さらに、ゲート絶縁層４１２は、単層構造としても良いし、積層構造としても良い。
【０１１６】
また、下地絶縁層４０４、及びチャネル保護層４０８と同様に、ゲート絶縁層４１２は酸素過剰領域を有すると、ゲート絶縁層４１２に含まれる過剰な酸素によって、酸化物半導体層４０６の酸素欠損を補填することが可能であるため好ましい。ゲート絶縁層４１２が積層構造の場合は、少なくともチャネル保護層４０８と接する層において酸素過剰領域を有することが好ましい。ゲート絶縁層４１２に酸素過剰領域を設けるには、例えば、酸素雰囲気下にてゲート絶縁層４１２を成膜すればよい。または、成膜後のゲート絶縁層４１２に、酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を導入して、酸素過剰領域を形成しても良い。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、プラズマ処理などを用いることができる。
【０１１７】
なお、成膜後のゲート絶縁層４１２に酸素を導入する場合、当該酸素導入処理によって同時に、チャネル保護層４０８、及び酸化物半導体層４０６へ酸素を導入してもよい。また、ゲート絶縁層４１２に酸素を導入した後に、熱処理を行うのが好ましい。熱処理の温度は、例えば３００℃以上４５０℃以下とすることができる。なお、当該熱処理は、酸化物半導体層４０６からの脱水化処理、または脱水素化処理と兼ねることが可能である。
【０１１８】
なお、ゲート絶縁層４１２への酸素の導入処理は、ゲート絶縁層４１２の成膜後であればそのタイミングは特に限定されない。また、酸素の導入方法を複数組み合わせて用いることもできる。例えば、ゲート絶縁層４１２成膜後に、イオン注入法及びプラズマ処理によって酸素を導入して、熱処理を施してもよい。または、ゲート絶縁層４１２成膜後、プラズマ処理によって酸素を導入し、後の工程で絶縁層４１８を成膜後にイオン注入法によって酸素を再度導入し、熱処理を行ってもよく、プラズマ処理とイオン注入処理の順序を入れ替えてもよい。
【０１１９】
次に、チャネル保護層４０８、及びゲート絶縁層４１２を介して島状の酸化物半導体層４０６と重畳する領域にゲート電極層４１４を形成する（図３（Ｂ）参照）。
【０１２０】
ゲート電極層４１４は、プラズマＣＶＤ法またはスパッタリング法等により形成することができる。また、ゲート電極層４１４の材料は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。また、ゲート電極層４１４としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなどのシリサイド膜を用いてもよい。ゲート電極層４１４は、単層構造としてもよいし、積層構造としてもよい。
【０１２１】
また、ゲート電極層４１４の材料は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。また、上記導電性材料と、上記金属材料の積層構造とすることもできる。
【０１２２】
また、ゲート絶縁層４１２と接するゲート電極層４１４の一層として、窒素を含む金属酸化物、具体的には、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ膜や、窒素を含むＩｎ−Ｏ膜や、金属窒化膜（ＩｎＮ、ＳｎＮなど）を用いることができる。これらの膜は５ｅＶ（電子ボルト）、好ましくは５．５ｅＶ（電子ボルト）以上の仕事関数を有し、ゲート電極層として用いた場合、トランジスタのしきい値電圧をプラス側にシフトさせることができ、所謂ノーマリーオフのスイッチング素子を実現できる。
【０１２３】
なお、ゲート電極層４１４は、ゲート絶縁層４１２上に設けられた導電膜（図示しない）を、マスクを用いて加工することによって形成することができる。ここで、加工に用いるマスクは、フォトリソグラフィ法などによって形成されたマスクに、スリミング処理を行って、より微細なパターンを有するマスクとするのが好ましい。
【０１２４】
次に、ゲート電極層４１４、及びゲート絶縁層４１２上に導電膜を成膜し、当該導電膜をエッチングして側壁層４１６ａ、及び側壁層４１６ｂを形成する（図３（Ｃ）参照）。
【０１２５】
側壁層４１６ａ、及び側壁層４１６ｂの形成方法としては、例えば、ゲート電極層４１４、及びゲート絶縁層４１２上の導電膜に対し、異方性エッチング処理を行うことで、マスクを用いずに自己整合的に形成することができる。また、当該異方性エッチング処理は、ゲート電極層４１４と、ゲート絶縁層４１２とのエッチングレートの選択比が高い条件で処理することが好ましい。このように、異方性エッチング処理を用いて側壁層４１６ａ、及び側壁層４１６ｂを自己整合的に形成することによって、Ｌｏｖ領域の幅（Ｌｏｖ長）を、ソース電極層４１０ａ側と、ドレイン電極層４１０ｂ側でのばらつきを少なくすることができる。
【０１２６】
また、側壁層４１６ａ、及び側壁層４１６ｂは、導電性を有していればよく、例えばタングステン、チタン等の金属膜、または、リン、ボロン等の不純物元素を含むシリコン膜等を加工して形成することができる。または、ゲート電極層４１４、及びゲート絶縁層４１２上に多結晶シリコン膜を成膜し、エッチングによってゲート電極層４１４に接する側壁層を形成した後、該側壁層にリン、ボロン等の不純物元素をドーピングによって導入し、熱処理を施して導電性を有する側壁層４１６ａ、及び側壁層４１６ｂとしてもよい。なお、本実施の形態においては、側壁層４１６ａ、及び側壁層４１６ｂは、タングステン膜及び酸化窒化シリコン膜の積層構造とする。このように、側壁層４１６ａ、及び側壁層４１６ｂは、導電膜と、絶縁膜との積層構造としてもよい。
【０１２７】
次に、ゲート絶縁層４１２、ゲート電極層４１４、側壁層４１６ａ、及び側壁層４１６ｂ上に絶縁層４１８、及び絶縁層４２０を形成する。なお、本実施の形態では、ゲート絶縁層４１２、ゲート電極層４１４、側壁層４１６ａ、及び側壁層４１６ｂ上に絶縁層４１８、及び絶縁層４２０の積層構造を設ける例を示すが、本発明の一態様はこれに限定されず、単層構造の絶縁層を設けてもよい。または、３層以上の絶縁層を積層させてもよい。
【０１２８】
絶縁層４１８、または絶縁層４２０は、プラズマＣＶＤ法、スパッタリング法、または蒸着法等により成膜することができる。特に、スパッタリング法を用いることで、絶縁層４１８、または絶縁層４２０に水、水素等の不純物を混入させないことができるため好ましい。絶縁層４１８、または絶縁層４２０としては、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または酸化ガリウム膜などの無機絶縁膜などを用いることができる。
【０１２９】
また、絶縁層４１８、または絶縁層４２０として、酸化アルミニウム膜、酸化ハフニウム膜、酸化マグネシウム膜、酸化ジルコニウム膜、酸化ランタン膜、酸化バリウム膜、または金属窒化物膜（例えば、窒化アルミニウム膜）も用いることができる。
【０１３０】
なお、絶縁層４１８、または絶縁層４２０として、酸化アルミニウム膜を設けることが好ましい。酸化アルミニウム膜は、水素、水分などの不純物、及び酸素の両方に対して膜を通過させない遮断効果（ブロック効果）が高く、作製工程中及び作製後において、変動要因となる水素、水分などの不純物の酸化物半導体層４０６への混入、及び酸化物半導体を構成する主成分材料である酸素の酸化物半導体層４０６からの放出を防止する保護膜として機能するため好ましく適用することができる。
【０１３１】
酸化物半導体層４０６の成膜時と同様に、絶縁層４１８、または絶縁層４２０の成膜室内の残留水分を除去するためには、吸着型の真空ポンプ（クライオポンプなど）を用いることが好ましい。クライオポンプを用いて排気した成膜室で成膜した絶縁層４１８、または絶縁層４２０に含まれる不純物の濃度を低減できる。また、絶縁層４１８、または絶縁層４２０の成膜室内の残留水分を除去するための排気手段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。
【０１３２】
本実施の形態では、絶縁層４１８として酸化アルミニウム膜を形成し、絶縁層４２０として酸化シリコン膜を形成するものとする。なお、酸化アルミニウム膜を高密度（膜密度３．２ｇ／ｃｍ３以上、好ましくは３．６ｇ／ｃｍ３以上）とすることによって、トランジスタ４３０に安定な電気特性を付与することができる。膜密度はラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）や、Ｘ線反射率測定法（ＸＲＲ：Ｘ−Ｒａｙ Ｒｅｆｌｅｃｔｉｏｎ）によって測定することができる。
【０１３３】
なお、絶縁層４１８として酸化アルミニウム膜を形成する場合、当該酸化アルミニウム膜の形成後に熱処理を行うことが好ましい。酸化アルミニウム膜は、酸化物半導体層への水（水素を含む）の侵入防止機能及び酸化物半導体層からの酸素の脱離防止機能を有する。よって、酸化物半導体層４０６および／またはそれに接する絶縁層が該膜の化学量論的組成をこえる酸素が存在する領域（酸素過剰領域とも表記する）を有していると、酸化アルミニウム膜を設けた状態で熱処理を行うことによって、酸化物半導体層の膜中（バルク中）または、絶縁層と酸化物半導体層の界面において、少なくとも１ヶ所、酸素過剰領域を設けることができる。
【０１３４】
次に、絶縁層４２０、絶縁層４１８、及びゲート絶縁層４１２に、ソース電極層４１０ａ、またはドレイン電極層４１０ｂに達する開口を形成し、開口に配線層４２２ａ、及び配線層４２２ｂを形成する（図３（Ｄ）参照）。
【０１３５】
配線層４２２ａ、及び配線層４２２ｂを用いて他のトランジスタや素子と接続させ、様々な回路を形成することができる。また、配線層４２２ａ、及び配線層４２２ｂは、ゲート電極層４１４、ソース電極層４１０ａ、またはドレイン電極層４１０ｂと同様の材料及び方法を用いて形成することができ、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。また、Ａｌ、Ｃｕなどの金属膜の下側、または上側の一方または双方にＴｉ、Ｍｏ、Ｗなどの高融点金属膜またはそれらの金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）を積層させた構成としても良い。また、配線層４２２ａ、配線層４２２ｂに用いる導電膜としては、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（ＩＴＯ）、酸化インジウム酸化亜鉛（Ｉｎ２Ｏ３−ＺｎＯ）またはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。
【０１３６】
例えば、配線層４２２ａ、及び配線層４２２ｂとして、モリブデン膜の単層、窒化タンタル膜と銅膜との積層、または窒化タンタル膜とタングステン膜との積層などを用いることができる。
【０１３７】
以上の工程によって、本実施の形態のトランジスタ４３０が形成される。
【０１３８】
本実施の形態に示すトランジスタは、酸化物半導体層上に、チャネル保護層を有する。チャネル保護層は、作製工程において、酸化物半導体層を保護する機能を有する。また、チャネル保護層は、トランジスタのゲート絶縁層の一部としての機能も有する。このような構成とすることで、酸化物半導体層の損傷、または膜減りを抑制し、歩留まりよくトランジスタを作製することができる。
【０１３９】
このように、開示する発明の一態様では、微細化に伴う問題点を解消することができるため、結果として、トランジスタサイズを十分に小さくすることが可能になる。トランジスタサイズを十分に小さくすることで、半導体装置の占める面積が小さくなるため、半導体装置の取り数が増大する。これにより、半導体装置あたりの製造コストは抑制される。また、半導体装置が小型化されるため、同程度の大きさでさらに機能が高められた半導体装置を実現することができる。つまり、開示する発明の一態様により酸化物半導体を用いたトランジスタの微細化が達成されることで、これに付随する様々な効果を得ることが可能である。
【０１４０】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１４１】
（実施の形態２）
本実施の形態においては、実施の形態１の図１乃至図３に示した半導体装置、及び半導体装置の作製方法の変形例について、図４乃至図６を用いて説明を行う。なお、図１乃至図３で示した符号については、同様の符号を用い、その繰り返しの説明は省略する。
【０１４２】
〈半導体装置の構成例（変形例１）〉
図４（Ａ）、及び図４（Ｂ）に半導体装置の例としてトランジスタ４４０の平面図、及び断面図を示す。図４（Ａ）は、トランジスタ４４０の平面図であり、図４（Ｂ）は、図４（Ａ）のＸ２−Ｙ２における断面図に相当する。なお、図４（Ａ）では、煩雑になることを避けるため、トランジスタ４４０の構成要素の一部（例えば、絶縁層４２０）を省略して図示している。
【０１４３】
図４（Ａ）、及び図４（Ｂ）に示すトランジスタ４４０は、基板４０２上に、下地絶縁層４０４と、ソース電極層４１０ａ、及びドレイン電極層４１０ｂと、チャネル長方向の断面において、一方の側面がソース電極層４１０ａと接し、他方の側面がドレイン電極層４１０ｂと接する酸化物半導体層４０６と、酸化物半導体層４０６の上面と接し、ソース電極層４１０ａ、及びドレイン電極層４１０ｂを覆うゲート絶縁層４１２と、ゲート絶縁層４１２を介して酸化物半導体層４０６と重畳する領域に設けられたゲート電極層４１４と、チャネル長方向の断面において、ゲート電極層４１４の一方の側面と接する第１の側壁層４１６ａと、ゲート電極層４１４の他方の側面と接する第２の側壁層４１６ｂと、を含んで構成される。
【０１４４】
また、図４（Ｂ）に示すように、酸化物半導体層４０６は、ソース電極層４１０ａ、及びドレイン電極層４１０ｂよりも膜厚が薄い。
【０１４５】
なお、図４に示すトランジスタ４４０において、実施の形態１の図１に示すトランジスタ４３０との相違は、チャネル保護層の有無である。トランジスタ４３０は、チャネル保護層を用いる構成であり、トランジスタ４４０は、チャネル保護層を用いない構成である。
【０１４６】
ただし、トランジスタ４４０は、作製工程において、酸化物半導体層４０６を保護するチャネル保護層が形成される。そのため、作製工程において、酸化物半導体層４０６の損傷、または膜減りを抑制し、歩留まりよくトランジスタ４４０を提供することが可能となる。
【０１４７】
また、トランジスタ４４０において、側壁層４１６ａの少なくとも一部は、ゲート絶縁層４１２を介してソース電極層４１０ａ上に設けられている。また、側壁層４１６ｂの少なくとも一部は、ゲート絶縁層４１２を介してドレイン電極層４１０ｂ上に設けられている。側壁層４１６ａ、及び側壁層４１６ｂは、半導体材料または導電性材料を用いて形成され、導電性を有する。よって、側壁層４１６ａ、及び側壁層４１６ｂは、ゲート電極層４１４の一部として機能することが可能であるため、ゲート絶縁層４１２を介してソース電極層４１０ａ、またはドレイン電極層４１０ｂと重畳する領域を、実質的にＬｏｖ領域とすることができる。
【０１４８】
なお、Ｌｏｖ領域の幅が大きいと、当該領域に生じる寄生容量が拡大する恐れがあるが、本実施の形態では、導電性の側壁層４１６ａ、及び側壁層４１６ｂをゲート電極層４１４に接して自己整合的に設けるため、微細なＬｏｖ領域を精度よく形成することができる。
【０１４９】
また、図４に示すトランジスタ４４０は、側壁層４１６ａ、側壁層４１６ｂ、及びゲート電極層４１４上に設けられた絶縁層４１８、及び絶縁層４２０と、絶縁層４２０上に設けられた配線層４２２ａ、及び配線層４２２ｂを構成要素に含めてもよい。配線層４２２ａは、絶縁層４１８、絶縁層４２０、及びゲート絶縁層４１２に設けられた開口を介して、ソース電極層４１０ａと電気的に接続し、配線層４２２ｂは、絶縁層４１８、絶縁層４２０、及びゲート絶縁層４１２に設けられた開口を介してドレイン電極層４１０ｂと電気的に接続している。なお、本実施の形態においては、絶縁層４１８、及び絶縁層４２０の２層構造としたが、これに限定されない。３層以上の積層構造としてもよい。
【０１５０】
また、図４（Ｂ）に示すように、酸化物半導体層４０６は、ソース電極層４１０ａ、及びドレイン電極層４１０ｂと接する側面において、テーパ形状を有していると好ましい。テーパ角は、例えば２０°以上５０°以下とすることができる。なお、ここで、テーパ角とは、酸化物半導体層４０６を、その断面に垂直な方向から観察した際に、当該酸化物半導体層の側面と底面がなす傾斜角を示す。
【０１５１】
酸化物半導体層４０６の側面をテーパ形状とすることで、ソース電極層４１０ａ、及びドレイン電極層４１０ｂとなる導電膜を、被覆性よく形成することができる。また、酸化物半導体層４０６の側面がテーパ形状を有することで、酸化物半導体層４０６の側面から酸素が脱離することで生じうる酸素欠損の発生を抑制し、トランジスタ４４０のリーク電流の発生を低減することができる。
【０１５２】
また、酸化物半導体層４０６の側面をテーパ形状とすることで、酸化物半導体層４０６と、ソース電極層４１０ａ、またはドレイン電極層４１０ｂとの接触面積を拡大することができるため、コンタクト抵抗を低減させることができる。また、酸化物半導体層４０６の側面をテーパ形状とすることで、ソース電極層４１０ａ、及びドレイン電極層４１０ｂの側面は、逆テーパ形状となる。酸化物半導体層４０６、ソース電極層４１０ａ、およびドレイン電極層４１０ｂを、上述した形状とすることで、ソース−ドレイン間に電界を与えた際に、酸化物半導体層４０６への電界の集中を緩和することができる。
【０１５３】
また、トランジスタ４４０において導電性を有する側壁層を設けない場合、Ｌｏｖ領域の形成のためには線幅の細い酸化物半導体層と線幅の細いゲート電極層との精密なアライメントが要求され、トランジスタの微細化に伴ってその要求精度はより高くなる。しかしながら、本実施の形態で示すトランジスタ４４０は、チャネル長方向の断面において、ゲート電極層４１４の側面に、導電性を有する側壁層４１６ａ、及び側壁層４１６ｂが設けられているため、該側壁層４１６ａ、及び側壁層４１６ｂと、ソース電極層４１０ａ、またはドレイン電極層４１０ｂとが重畳する領域も実質的にＬｏｖ領域として機能することが可能である。したがって、Ｌｏｖ領域を形成する際のアライメントの自由度を向上させることができ、歩留まりよく、オン電流の低下を抑制したトランジスタ４４０を提供することが可能となる。
【０１５４】
また、島状の酸化物半導体層４０６のチャネル長方向の長さを、ゲート電極層４１４のチャネル長方向の長さよりも長くすることで、ゲート電極層４０１を形成するためのアライメントの自由度をより向上させることができる。
【０１５５】
また、酸化物半導体層４０６は、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜であることが好ましい。ＣＡＡＣ−ＯＳ膜の詳細については、実施の形態１に記載の内容を参酌することで形成することができる。
【０１５６】
なお、その他の構成要素の詳細については、後述するトランジスタ４４０の作製工程において、図５、及び図６を用いて説明する。
【０１５７】
〈トランジスタ４４０の作製工程の例〉
以下、図５、及び図６を用いて、本実施の形態に示すトランジスタ４４０の作製工程の例について説明する。
【０１５８】
まず、基板４０２上に、下地絶縁層４０４を形成する。基板４０２、及び下地絶縁層４０４としては、実施の形態１に記載した構成と、同様の構成とすることで形成することができる。
【０１５９】
次に、下地絶縁層４０４上に酸化物半導体層４０５、および保護層４６７を成膜する（図５（Ａ）参照）。酸化物半導体層４０５と、保護層４６７は、真空中で連続して形成することが好ましい。酸化物半導体層４０５と、保護層４６７を真空中で連続して形成することで、酸化物半導体層４０５と、保護層４６７との界面の不純物を低減できるため好ましい。
【０１６０】
また、酸化物半導体層４０５の膜厚は、例えば、３ｎｍ乃至３０ｎｍ、好ましくは５ｎｍ乃至２０ｎｍとする。また、保護層４６７の膜厚は、例えば３ｎｍ乃至４０ｎｍ、好ましくは５ｎｍ乃至２０ｎｍとする。
【０１６１】
保護層４６７に用いることのできる材料については、特に限定されない。例えば、絶縁性を有する材料として、酸化シリコン、酸化ガリウム、酸化アルミニウム、窒化シリコン、酸化窒化シリコン、酸化窒化アルミニウム、または窒化酸化シリコン等を用いることができる。また、導電性を有する材料として、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。保護層４６７に用いることのできる材料については、ソース電極層及び、ドレイン電極層を形成するために行うＣＭＰ処理時に消失しない材料を実施者が適宜選択することができる。
【０１６２】
次に、酸化物半導体層４０５、及び保護層４６７を、フォトリソグラフィ工程、及びエッチング工程により加工して、島状の酸化物半導体層４０６、及びチャネル保護層４６８を形成する。ここで、島状の酸化物半導体層４０６、及びチャネル保護層４６８への加工に用いるマスクは、フォトリソグラフィ法などによって形成されたマスクに、スリミング処理を行って、より微細なパターンを有するマスクとすることが好ましい。スリミング処理としては、例えば、ラジカル状態の酸素（酸素ラジカル）などを用いるアッシング処理を適用することができる。マスクにアッシング処理を施しながら酸化物半導体層４０５をエッチングすることで、側面にテーパ形状を有する酸化物半導体層４０６とすることができる。ただし、スリミング処理はフォトリソグラフィ法などによって形成されたマスクをより微細なパターンに加工できる処理であれば、アッシング処理に限定する必要はない。また、スリミング処理によって形成されるマスクによってトランジスタのチャネル長（Ｌ）が決定されることになるため、当該スリミング処理としては制御性の良好な処理を適用することができる。
【０１６３】
スリミング処理の結果、フォトリソグラフィ法などによって形成されたマスクを、露光装置の解像限界以下、好ましくは１／２以下、より好ましくは１／３以下の線幅まで微細化することが可能である。例えば、線幅は、３０ｎｍ以上２０００ｎｍ以下、好ましくは５０ｎｍ以上３５０ｎｍ以下とすることができる。これにより、トランジスタのさらなる微細化を達成することができる。
【０１６４】
また、島状の酸化物半導体層４０６、及びチャネル保護層４６８の形成方法に特に限定はないが、好ましくは、ドライエッチング法を用い、一括してエッチングすることが好ましい。ドライエッチング法を用い、一括してエッチングすることで、作製工程を短縮できるため好適である。
【０１６５】
また、本実施の形態において、チャネル保護層４６８は、後に行うＣＭＰ処理時の保護膜として機能し、ＣＭＰ処理のあとに除去する。そのため、チャネル保護層４６８に用いることの出来る材料の選択性が広く、例えば、スパッタリング法、またはＣＶＤ法により形成された導電膜、または絶縁膜等を用いることができる。
【０１６６】
また、酸化物半導体層４０６としては、実施の形態１に記載した構成と、同様の構成とすることで形成することができる。
【０１６７】
次に、島状の酸化物半導体層４０６、及びチャネル保護層４６８上に、ソース電極層、及びドレイン電極層（これと同じ層で形成される配線を含む）となる導電膜４０９を成膜する（図５（Ｃ）参照）。
【０１６８】
導電膜４０９としては、実施の形態１に記載した構成と、同様の構成とすることで形成することができる。
【０１６９】
次に、導電膜４０９に研磨（切削、研削）処理を行い、チャネル保護層４６８が露出するように導電膜４０９の一部を除去する。該研磨処理によって、酸化物半導体層４０６、及びチャネル保護層４６８と重畳する領域の導電膜４０９が除去され、該領域に開口を有する導電膜４０９ａが形成される（図５（Ｄ）参照）。
【０１７０】
研磨（切削、研削）方法としては化学的機械研磨（ＣＭＰ）処理を好適に用いることができる。本実施の形態では、ＣＭＰ処理によって酸化物半導体層４０６、及びチャネル保護層４６８と重畳する領域の導電膜４０９を除去する。
【０１７１】
なお、ＣＭＰ処理は、１回のみ行ってもよいし、複数回行ってもよい。複数回に分けてＣＭＰ処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ研磨を行うことが好ましい。このように研磨レートの異なる研磨を組み合わせることによって、被研磨面の平坦性をより向上させることができる。
【０１７２】
なお、本実施の形態では、酸化物半導体層４０６、及びチャネル保護層４６８と重畳する領域の導電膜４０９の除去にＣＭＰ処理を用いたが、他の研磨（研削、切削）処理を用いてもよい。または、ＣＭＰ処理等の研磨処理と、エッチング（ドライエッチング、ウェットエッチング）処理や、プラズマ処理などを組み合わせてもよい。例えば、ＣＭＰ処理後、ドライエッチング処理やプラズマ処理（逆スパッタリングなど）を行い、処理表面の平坦性向上を図ってもよい。研磨処理に、エッチング処理、プラズマ処理などを組み合わせて行う場合、工程順は特に限定されず、導電膜４０９の材料、膜厚、及び表面の凹凸状態に合わせて適宜設定すればよい。
【０１７３】
また、本実施の形態においては、導電膜４０９ａの上端部は、チャネル保護層４６８の上端部と概略一致している。但し、導電膜４０９ａ（または、導電膜４０９ａを加工して形成されるソース電極層４１０ａ、及びドレイン電極層４１０ｂ）の形状は、導電膜４０９を除去する研磨処理の条件によって異なる。例えば、導電膜４０９ａは、チャネル保護層４６８の表面より膜厚方向に後退した形状となる場合がある。
【０１７４】
次に、チャネル保護層４６８を除去し、続けて、導電膜４０９ａをフォトリソグラフィ工程により加工して、ソース電極層４１０ａ、及びドレイン電極層４１０ｂ（これと同じ層で形成される配線を含む）を形成する（図６（Ａ）参照）。
【０１７５】
チャネル保護層４６８の除去方法に特に限定は無いが、ドライエッチング、またはウェットエッチングを用いることができる。チャネル保護層４６８を除去する際に、酸化物半導体層４０６に損傷を与えないような条件とすることが望ましい。また、図６（Ａ）に示すように、チャネル保護層４６８を除去した段階で、酸化物半導体層４０６の上面は、ソース電極層４１０ａ、及びドレイン電極層４１０ｂの上面よりも低い位置となる。すなわち、酸化物半導体層４０６は、ソース電極層４１０ａ、及びドレイン電極層４１０ｂよりも膜厚が薄くなる。
【０１７６】
また、ソース電極層４１０ａ、及びドレイン電極層４１０ｂの膜厚は、例えば、３ｎｍ乃至３０ｎｍ、好ましくは５ｎｍ乃至２０ｎｍとする。
【０１７７】
本実施の形態では、導電膜４０９を成膜し、研磨処理によって酸化物半導体層４０６、及びチャネル保護層４６８と重畳する領域の導電膜４０９を除去した後に、選択的にエッチング処理してソース電極層４１０ａ、及びドレイン電極層４１０ｂへと加工する方法を示したが、本発明の実施の形態はこれに限られない。成膜後の導電膜４１０を選択的にエッチング処理して加工したのち、研磨処理によって酸化物半導体層４０６、及びチャネル保護層４６８と重畳する領域の導電膜４０９を除去することで、ソース電極層４１０ａ、及びドレイン電極層４１０ｂを形成してもよい。但し、研磨処理に先立ってエッチング処理を行う場合には、エッチング処理によって酸化物半導体層４０６、及びチャネル保護層４６８と重畳する領域の導電膜４０９は除去しないものとする。
【０１７８】
また、本実施の形態では、チャネル保護層４６８を除去した後、導電膜４０９ａを加工して、ソース電極層４１０ａ、及びドレイン電極層４１０ｂを形成する方法を示したが、本発明の実施の形態は、これに限られない。例えば、導電膜４０９ａを加工して、ソース電極層４１０ａ、及びドレイン電極層４１０ｂを形成した後、チャネル保護層４６８を除去してもよい。ソース電極層４１０ａ、及びドレイン電極層４１０ｂを形成した後に、チャネル保護層４６８を除去することで、酸化物半導体層４０６は、ソース電極層４１０ａ、及びドレイン電極層４１０ｂを形成する際に使用するエッチングガス（例えば、塩素など）により、表面を曝されないため、好適である。
【０１７９】
また、本実施の形態で示すトランジスタの作製方法では、ソース電極層４１０ａ、及びドレイン電極層４１０ｂを形成する際に、酸化物半導体層４０６、及びチャネル保護層４６８と重畳する領域の導電膜４０９を除去する工程において、レジストマスクを用いたエッチング処理を用いないため、ソース電極層４１０ａ、及びドレイン電極層４１０ｂのチャネル長方向の幅が微細化されている場合でも精密な加工を正確に行うことができる。よって、半導体装置の作製工程において、形状や特性のばらつきの少ない微細な構造を有するトランジスタを、歩留まりよく作製することができる。
【０１８０】
次に、酸化物半導体層４０６、ソース電極層４１０ａ、及びドレイン電極層４１０ｂ上にゲート絶縁層４１２を形成する。ゲート絶縁層４１２としては、実施の形態１に記載した構成と、同様の構成とすることで形成することができる。
【０１８１】
なお、ゲート絶縁層４１２が厚いほど短チャネル効果が顕著となり、例えば、ｎチャネル型のトランジスタの場合、しきい値電圧がマイナス側へ変動しやすい傾向となる。しかしながら、本実施の形態のトランジスタの作製方法においては、酸化物半導体層４０６上のチャネル保護層４６８が除去されている。また、ソース電極層４１０ａ、及びドレイン電極層４１０ｂの上面が研磨処理によって平坦化されているため、膜厚の薄いゲート絶縁層４１２を被覆性よく形成することができる。
【０１８２】
また、下地絶縁層４０４と同様に、ゲート絶縁層４１２は酸素過剰領域を有すると、ゲート絶縁層４１２に含まれる過剰な酸素によって、酸化物半導体層４０６の酸素欠損を補填することが可能であるため好ましい。ゲート絶縁層４１２が積層構造の場合は、少なくとも酸化物半導体層４０６と接する層において酸素過剰領域を有することが好ましい。ゲート絶縁層４１２に酸素過剰領域を設けるには、例えば、酸素雰囲気下にてゲート絶縁層４１２を成膜すればよい。または、成膜後のゲート絶縁層４１２に、酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を導入して、酸素過剰領域を形成しても良い。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、プラズマ処理などを用いることができる。
【０１８３】
次に、ゲート絶縁層４１２を介して島状の酸化物半導体層４０６と重畳する領域にゲート電極層４１４を形成する（図６（Ｂ）参照）。ゲート電極層４１４としては、実施の形態１に記載した構成と、同様の構成とすることで形成することができる。
【０１８４】
次に、ゲート電極層４１４、及びゲート絶縁層４１２上に導電膜を成膜し、当該導電膜をエッチングして側壁層４１６ａ、及び側壁層４１６ｂを形成する（図６（Ｃ）参照）。側壁層４１６ａ、及び側壁層４１６ｂとしては、実施の形態１に記載した構成と、同様の構成とすることで形成することができる。
【０１８５】
次に、ゲート絶縁層４１２、ゲート電極層４１４、側壁層４１６ａ、及び側壁層４１６ｂ上に絶縁層４１８、及び絶縁層４２０を形成する。絶縁層４１８、及び絶縁層４２０としては、実施の形態１に記載した構成と、同様の構成とすることで形成することができる。
【０１８６】
次に、絶縁層４２０、絶縁層４１８、及びゲート絶縁層４１２に、ソース電極層４１０ａ、またはドレイン電極層４１０ｂに達する開口を形成し、開口に配線層４２２ａ、及び配線層４２２ｂを形成する（図６（Ｄ）参照）。配線層４２２ａ、及び配線層４２２ｂとしては、実施の形態１に記載した構成と、同様の構成とすることで形成することができる。
【０１８７】
以上の工程によって、本実施の形態のトランジスタ４４０が形成される。
【０１８８】
本実施の形態に示すトランジスタは、作製工程において、酸化物半導体層上に、チャネル保護層を有する。このような構成とすることで、酸化物半導体層の損傷、または膜減りを抑制し、歩留まりよくトランジスタを作製することができる。
【０１８９】
このように、開示する発明の一態様では、微細化に伴う問題点を解消することができるため、結果として、トランジスタサイズを十分に小さくすることが可能になる。トランジスタサイズを十分に小さくすることで、半導体装置の占める面積が小さくなるため、半導体装置の取り数が増大する。これにより、半導体装置あたりの製造コストは抑制される。また、半導体装置が小型化されるため、同程度の大きさでさらに機能が高められた半導体装置を実現することができる。つまり、開示する発明の一態様により酸化物半導体を用いたトランジスタの微細化が達成されることで、これに付随する様々な効果を得ることが可能である。
【０１９０】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１９１】
（実施の形態３）
本実施の形態においては、実施の形態１の図１に示した半導体装置、及び実施の形態２の図４に示した半導体装置の変形例について、図７、及び図８を用いて説明を行う。なお、図１、及び図４で示した符号については、同様の符号を用い、その繰り返しの説明は省略する。
【０１９２】
〈半導体装置の構成例（変形例２）〉
図７（Ａ）、及び図７（Ｂ）に半導体装置の例としてトランジスタ４５０の平面図、及び断面図を示す。図７（Ａ）は、トランジスタ４５０の平面図であり、図７（Ｂ）は、図７（Ａ）のＸ３−Ｙ３における断面図に相当する。なお、図７（Ａ）では、煩雑になることを避けるため、トランジスタ４５０の構成要素の一部（例えば、絶縁層４２０）を省略して図示している。
【０１９３】
図７（Ａ）、及び図７（Ｂ）に示すトランジスタ４５０は、基板４０２上に、下地絶縁層４０４と、ソース電極層４１０ａ、及びドレイン電極層４１０ｂと、チャネル長方向の断面において、一方の側面がソース電極層４１０ａと接し、他方の側面がドレイン電極層４１０ｂと接する酸化物半導体層４０６と、酸化物半導体層４０６の上面と接するチャネル保護層４０８と、チャネル保護層４０８、ソース電極層４１０ａ、及びドレイン電極層４１０ｂの上面と接するゲート絶縁層４１２と、チャネル保護層４０８、及びゲート絶縁層４１２を介して酸化物半導体層４０６と重畳する領域に設けられたゲート電極層４１４と、チャネル長方向の断面において、ゲート電極層４１４の一方の側面と接する第１の側壁層４１６ａと、ゲート電極層４１４の他方の側面と接する第２の側壁層４１６ｂと、を含んで構成される。
【０１９４】
なお、図７に示すトランジスタ４５０において、実施の形態１の図１に示すトランジスタ４３０との相違は、酸化物半導体層４０６の構成である。トランジスタ４５０において、酸化物半導体層４０６は、一対の不純物領域（第１の不純物領域４０６ａ、及び第２の不純物領域４０６ｂ）と、一対の不純物領域間に形成されたチャネル形成領域４０６ｃと、を有する。
【０１９５】
〈半導体装置の構成例（変形例３）〉
図８（Ａ）、及び図８（Ｂ）に半導体装置の例としてトランジスタ４６０の平面図、及び断面図を示す。図８（Ａ）は、トランジスタ４６０の平面図であり、図８（Ｂ）は、図８（Ａ）のＸ４−Ｙ４における断面図に相当する。なお、図８（Ａ）では、煩雑になることを避けるため、トランジスタ４５０の構成要素の一部（例えば、絶縁層４２０）を省略して図示している。
【０１９６】
図８（Ａ）、及び図８（Ｂ）に示すトランジスタ４６０は、基板４０２上に、下地絶縁層４０４と、ソース電極層４１０ａ、及びドレイン電極層４１０ｂと、チャネル長方向の断面において、一方の側面がソース電極層４１０ａと接し、他方の側面がドレイン電極層４１０ｂと接する酸化物半導体層４０６と、酸化物半導体層４０６の上面と接し、ソース電極層４１０ａ、及びドレイン電極層４１０ｂを覆うゲート絶縁層４１２と、ゲート絶縁層４１２を介して酸化物半導体層４０６と重畳する領域に設けられたゲート電極層４１４と、チャネル長方向の断面において、ゲート電極層４１４の一方の側面と接する第１の側壁層４１６ａと、ゲート電極層４１４の他方の側面と接する第２の側壁層４１６ｂと、を含んで構成される。
【０１９７】
なお、図８に示すトランジスタ４６０において、実施の形態２の図４に示すトランジスタ４４０との相違は、酸化物半導体層４０６の構成である。トランジスタ４６０において、酸化物半導体層４０６は、一対の不純物領域（第１の不純物領域４０６ａ、及び第２の不純物領域４０６ｂ）と、一対の不純物領域間に形成されたチャネル形成領域４０６ｃと、を有する。
【０１９８】
本実施の形態で示すトランジスタ４５０、及びトランジスタ４６０に示すように、酸化物半導体層４０６に一対の不純物領域（第１の不純物領域４０６ａ、及び第２の不純物領域４０６ｂ）と、を有することで、トランジスタのチャネル長を縮小することができる。
【０１９９】
また、本実施の形態で示すトランジスタ４５０、及びトランジスタ４６０は、チャネル長方向の断面において、一対の不純物領域、及びチャネル形成領域を含む酸化物半導体層４０６と、酸化物半導体層４０６の不純物領域と接するソース電極層４１０ａ、及びドレイン電極層４１０ｂと、を有する。これによって酸化物半導体層４０６とソース電極層４１０ａ、またはドレイン電極層４１０ｂとのコンタクト抵抗を低減することができ、オン特性（例えば、オン電流、または電界効果移動度）が高く、高速動作、高速応答が可能なトランジスタとすることができる。
【０２００】
一対の不純物領域（第１の不純物領域４０６ａ、及び第２の不純物領域４０６ｂ）の形成方法としては、例えば、ゲート電極層４１４を形成後、当該ゲート電極層４１４をマスクとして酸化物半導体層４０６へドーパントを導入して、自己整合的に第１の不純物領域４０６ａ、及び第２の不純物領域４０６ｂを形成することができる。
【０２０１】
なお、ドーパントは、酸化物半導体層４０６の導電率を変化させる不純物である。ドーパントとしては、１５族元素（代表的にはリン（Ｐ）、砒素（Ａｓ）、およびアンチモン（Ｓｂ））、ホウ素（Ｂ）、アルミニウム（Ａｌ）、窒素（Ｎ）、アルゴン（Ａｒ）、ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、インジウム（Ｉｎ）、フッ素（Ｆ）、塩素（Ｃｌ）、チタン（Ｔｉ）、及び亜鉛（Ｚｎ）のいずれかから選択される一以上を用いることができる。また、ドーパントの導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。
【０２０２】
このように、ゲート電極層４１４をマスクとしてドーパントを導入することで、チャネル長方向の断面において、チャネル形成領域の長さを縮小することができる。よって、微細化されたトランジスタ４５０、及びトランジスタ４６０とすることができる。
【０２０３】
なお、図１、または図２に示すトランジスタ４３０、またはトランジスタ４４０のように、酸化物半導体層４０６に不純物領域を設けない構成とする場合、チャネル長方向の断面において、ゲート電極層４１４の幅を拡大してＬｏｖ領域を設けることも可能である。但し、ゲート電極層４１４とソース電極層４１０ａ、またはドレイン電極層４１０ｂとのオーバーラップ長（Ｌｏｖ領域の幅）が大きいと、当該領域に生じる寄生容量が拡大してしまう。本実施の形態では、ゲート電極層４１４を微細化し、導電性の側壁層４１６ａ、及び側壁層４１６ｂをゲート電極層４１４に接して自己整合的に設けるため、微細なＬｏｖ領域を精度よく形成することができる。
【０２０４】
本実施の形態に示すトランジスタは、作製工程において、酸化物半導体層上に、チャネル保護層を有する。このような構成とすることで、酸化物半導体層の損傷、または膜減りを抑制し、歩留まりよくトランジスタを作製することができる。
【０２０５】
このように、開示する発明の一態様では、微細化に伴う問題点を解消することができるため、結果として、トランジスタサイズを十分に小さくすることが可能になる。トランジスタサイズを十分に小さくすることで、半導体装置の占める面積が小さくなるため、半導体装置の取り数が増大する。これにより、半導体装置あたりの製造コストは抑制される。また、半導体装置が小型化されるため、同程度の大きさでさらに機能が高められた半導体装置を実現することができる。また、チャネル長の縮小による、動作の高速化、低消費電力化などの効果を得ることもできる。つまり、開示する発明の一態様により酸化物半導体を用いたトランジスタの微細化が達成されることで、これに付随する様々な効果を得ることが可能である。
【０２０６】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２０７】
（実施の形態４）
本実施の形態では、本明細書に示すトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置の一例を、図面を用いて説明する。
【０２０８】
図９は、半導体装置の構成の一例である。図９（Ａ）に、半導体装置の断面図を、図９（Ｂ）に半導体装置の平面図を、図９（Ｃ）に半導体装置の回路図をそれぞれ示す。ここで、図９（Ａ）は、図９（Ｂ）のＣ１−Ｃ２、及びＤ１−Ｄ２における断面に相当する。
【０２０９】
図９（Ａ）、及び図９（Ｂ）に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ１６０を有し、上部に第２の半導体材料を用いたトランジスタ１６２を有するものである。トランジスタ１６２としては、実施の形態１で示すトランジスタ４３０の構造を適用する例である。
【０２１０】
ここで、第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコンなど）とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
【０２１１】
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明するが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、情報を保持するために酸化物半導体を用いた実施の形態１に示すようなトランジスタをトランジスタ１６２として用いる他、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
【０２１２】
図９（Ａ）におけるトランジスタ１６０は、半導体材料（例えば、シリコンなど）を含む基板１００に設けられたチャネル形成領域１１６と、チャネル形成領域１１６を挟むように設けられた不純物領域１２０と、不純物領域１２０に接する金属間化合物領域１２４と、チャネル形成領域１１６上に設けられたゲート絶縁層１０８と、ゲート絶縁層１０８上に設けられたゲート電極層１１０と、を有する。なお、図において、明示的にはソース電極層やドレイン電極層を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極層やドレイン電極層と表現することがある。つまり、本明細書において、ソース電極層との記載には、ソース領域が含まれうる。
【０２１３】
基板１００上にはトランジスタ１６０を囲むように素子分離絶縁層１０６が設けられており、トランジスタ１６０を覆うように絶縁層１２８、及び絶縁層１３０が設けられている。なお、トランジスタ１６０において、ゲート電極層１１０の側面に側壁絶縁層（サイドウォール絶縁層）を設け、不純物濃度が異なる領域を含む不純物領域１２０としてもよい。
【０２１４】
単結晶半導体基板を用いたトランジスタ１６０は、高速動作が可能である。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。本実施の形態では、トランジスタ１６０を覆うように絶縁膜を２層形成する。但し絶縁膜は、単層としてもよいし、３層以上の積層としてもよい。トランジスタ１６２および容量素子１６４の形成前の処理として、トランジスタ１６０上に形成された絶縁膜にＣＭＰ処理を施して、平坦化した絶縁層１２８、絶縁層１３０を形成し、同時にゲート電極層１１０の上面を露出させる。
【０２１５】
絶縁層１２８、絶縁層１３０は、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、窒化シリコン膜、窒化アルミニウム膜、窒化酸化シリコン膜、窒化酸化アルミニウム膜などの無機絶縁膜を用いることができる。絶縁層１２８、絶縁層１３０は、プラズマＣＶＤ法、またはスパッタリング法等を用いて形成することができる。
【０２１６】
また、ポリイミド、アクリル樹脂、ベンゾシクロブテン系樹脂、等の有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）等を用いることができる。有機材料を用いる場合、スピンコート法、印刷法などの湿式法によって絶縁層１２８、絶縁層１３０を形成してもよい。
【０２１７】
なお、本実施の形態において、絶縁層１２８として窒化シリコン膜を用い、絶縁層１３０として酸化シリコン膜を用いる。
【０２１８】
絶縁層１３０表面において、酸化物半導体層１４４の形成領域に、平坦化処理を行うことが好ましい。本実施の形態では、研磨処理（例えばＣＭＰ処理）により十分に平坦化した（好ましくは絶縁層１３０表面の平均面粗さは０．１５ｎｍ以下）絶縁層１３０上に酸化物半導体層１４４を形成する。
【０２１９】
図９（Ａ）に示すトランジスタ１６２は、酸化物半導体をチャネル形成領域に用いたトランジスタである。ここで、トランジスタ１６２に含まれる酸化物半導体層１４４は、高純度化されたものであることが望ましい。高純度化された酸化物半導体を用いることで、極めて優れたオフ特性のトランジスタ１６２を得ることができる。
【０２２０】
トランジスタ１６２は、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することができる。
【０２２１】
トランジスタ１６２は、酸化物半導体層１４４上に、チャネル保護層１４５を有する。チャネル保護層１４５は、作製工程において、酸化物半導体層１４４を保護する機能を有する。また、チャネル保護層１４５は、トランジスタ１６２のゲート絶縁層の一部としての機能も有する。このような構成とすることで、酸化物半導体層１４４の損傷、または膜減りが抑制されている。したがって、微細化に伴う問題点を解消することができるため、結果として、トランジスタ１６２のサイズを十分に小さくすることが可能になる。
【０２２２】
また、トランジスタ１６２は、チャネル長方向の断面において、ゲート電極層１４８の側面に導電性を有する側壁層１３７ａ、及び側壁層１３７ｂを含むことで、当該導電性を有する側壁層１３７ａ、及び側壁層１３７ｂがゲート絶縁層１４６を介して電極層１４２ａ、または電極層１４２ｂと重畳するため、実質的にＬｏｖ領域を有するトランジスタとすることができ、トランジスタ１６２のオン電流の低下を抑制することが可能となる。
【０２２３】
トランジスタ１６２上には、絶縁層１３２、絶縁層１３５、及び絶縁層１５０が単層または積層で設けられている。本実施の形態では、絶縁層１３２、及び絶縁層１５０として、酸化アルミニウム膜を用いる。酸化アルミニウム膜を高密度（膜密度３．２ｇ／ｃｍ３以上、好ましくは３．６ｇ／ｃｍ３以上）とすることによって、トランジスタ１６２に安定な電気特性を付与することができる。
【０２２４】
また、ゲート絶縁層１４６を介して、トランジスタ１６２の電極層１４２ａと重畳する領域には、導電膜１５３が設けられており、電極層１４２ａと、ゲート絶縁層１４６と、導電膜１５３とによって、容量素子１６４が構成される。すなわち、トランジスタ１６２の電極層１４２ａは、容量素子１６４の一方の電極として機能し、導電膜１５３は、容量素子１６４の他方の電極として機能する。なお、容量が不要の場合には、容量素子１６４を設けない構成とすることもできる。また、容量素子１６４は、別途、トランジスタ１６２の上方に設けてもよい。
【０２２５】
本実施の形態において、導電膜１５３は、トランジスタ１６２のゲート電極層１４８と同一の作製工程によって形成することができる。なお、ゲート電極層１４８の側面に側壁層１３７ａ及び側壁層１３７ｂを形成する工程において、導電膜１５３の側面にも同様に側壁層を設けてもよい。
【０２２６】
絶縁層１５０上には、トランジスタ１６２と、他のトランジスタを接続するための配線１５６が設けられている。配線１５６は、絶縁層１５０、絶縁層１３５、絶縁層１３２、及びゲート絶縁層１４６などに形成された開口に形成された電極層１３６を介して電極層１４２ｂと電気的に接続される。
【０２２７】
図９（Ａ）、及び図９（Ｂ）において、トランジスタ１６０と、トランジスタ１６２とは、少なくとも一部が重畳するように設けられており、トランジスタ１６０のソース領域またはドレイン領域と酸化物半導体層１４４の一部が重畳するように設けられているのが好ましい。また、トランジスタ１６２、及び容量素子１６４が、トランジスタ１６０の少なくとも一部と重畳するように設けられている。例えば、容量素子１６４の導電膜１５３は、トランジスタ１６０のゲート電極層１１０と少なくとも一部が重畳して設けられている。このような平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。
【０２２８】
なお、電極層１４２ｂ、及び配線１５６の電気的接続は、電極層１３６を設けずに電極層１４２ｂ及び配線１５６を直接接触させて行ってもよい。また、間に介する電極層は、複数でもよい。
【０２２９】
次に、図９（Ａ）、及び図９（Ｂ）に対応する回路構成の一例を図９（Ｃ）に示す。
【０２３０】
図９（Ｃ）において、第１の配線（１ｓｔ Ｌｉｎｅ）とトランジスタ１６０のソース電極層、またはドレイン電極層の一方とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ）とトランジスタ１６０のソース電極層、またはドレイン電極層の他方とは、電気的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ）とトランジスタ１６２のソース電極層またはドレイン電極層の一方とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ）と、トランジスタ１６２のゲート電極層とは、電気的に接続されている。そして、トランジスタ１６０のゲート電極層と、トランジスタ１６２のソース電極層またはドレイン電極層の他方は、容量素子１６４の電極の一方と電気的に接続され、第５の配線（５ｔｈ Ｌｉｎｅ）と、容量素子１６４の電極の他方は電気的に接続されている。
【０２３１】
図９（Ｃ）に示す半導体装置では、トランジスタ１６０のゲート電極層の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
【０２３２】
情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位が、トランジスタ１６０のゲート電極層、および容量素子１６４に与えられる。すなわち、トランジスタ１６０のゲート電極層には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電極層に与えられた電荷が保持される（保持）。
【０２３３】
トランジスタ１６２のオフ電流は極めて小さいため、トランジスタ１６０のゲート電極層の電荷は長時間にわたって保持される。
【０２３４】
次に情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ１６０のゲート電極層に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジスタ１６０をｎチャネル型とすると、トランジスタ１６０のゲート電極層にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ１６０のゲート電極層にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ１６０を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、トランジスタ１６０のゲート電極層に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ１６０は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ１６０は「オフ状態」のままである。このため、第２の配線の電位を見ることで、保持されている情報を読み出すことができる。
【０２３５】
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極層の状態にかかわらずトランジスタ１６０が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を第５の配線に与えればよい。または、ゲート電極層の状態にかかわらずトランジスタ１６０が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。
【０２３６】
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。
【０２３７】
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。
【０２３８】
以上のように、微細化及び高集積化を実現し、かつ高い電気的特性を付与された半導体装置、及び該半導体装置の作製方法を提供することができる。
【０２３９】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２４０】
（実施の形態５）
本実施の形態においては、実施の形態１に示すトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置について、実施の形態４に示した構成と異なる構成について、図１０、及び図１１を用いて説明を行う。
【０２４１】
図１０（Ａ）は、半導体装置の回路構成の一例を示し、図１０（Ｂ）は半導体装置の一例を示す概念図である。まず、図１０（Ａ）に示す半導体装置について説明を行い、続けて図１０（Ｂ）に示す半導体装置について、以下説明を行う。
【０２４２】
図１０（Ａ）に示す半導体装置において、ビット線ＢＬとトランジスタ１６２のソース電極層、またはドレイン電極層の一方とは電気的に接続され、ワード線ＷＬとトランジスタ１６２のゲート電極層とは電気的に接続され、トランジスタ１６２のソース電極層、またはドレイン電極層の他方と容量素子２５４の第１の端子とは電気的に接続されている。
【０２４３】
次に、図１０（Ａ）に示す半導体装置（メモリセル２５０）に、情報の書き込みおよび保持を行う場合について説明する。
【０２４４】
まず、ワード線ＷＬの電位を、トランジスタ１６２がオン状態となる電位として、トランジスタ１６２をオン状態とする。これにより、ビット線ＢＬの電位が、容量素子２５４の第１の端子に与えられる（書き込み）。その後、ワード線ＷＬの電位を、トランジスタ１６２がオフ状態となる電位として、トランジスタ１６２をオフ状態とすることにより、容量素子２５４の第１の端子の電位が保持される（保持）。
【０２４５】
酸化物半導体を用いたトランジスタ１６２は、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ１６２をオフ状態とすることで、容量素子２５４の第１の端子の電位（あるいは、容量素子２５４に蓄積された電荷）を極めて長時間にわたって保持することが可能である。
【０２４６】
次に、情報の読み出しについて説明する。トランジスタ１６２がオン状態となると、浮遊状態であるビット線ＢＬと容量素子２５４とが導通し、ビット線ＢＬと容量素子２５４の間で電荷が再分配される。その結果、ビット線ＢＬの電位が変化する。ビット線ＢＬの電位の変化量は、容量素子２５４の第１の端子の電位（あるいは容量素子２５４に蓄積された電荷）によって、異なる値をとる。
【０２４７】
例えば、容量素子２５４の第１の端子の電位をＶ、容量素子２５４の容量をＣ、ビット線ＢＬが有する容量成分（以下、ビット線容量とも呼ぶ）をＣＢ、電荷が再分配される前のビット線ＢＬの電位をＶＢ０とすると、電荷が再分配された後のビット線ＢＬの電位は、（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。従って、メモリセル２５０の状態として、容量素子２５４の第１の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとすると、電位Ｖ１を保持している場合のビット線ＢＬの電位（＝ＣＢ×ＶＢ０＋Ｃ×Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合のビット線ＢＬの電位（＝ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
【０２４８】
そして、ビット線ＢＬの電位を所定の電位と比較することで、情報を読み出すことができる。
【０２４９】
このように、図１０（Ａ）に示す半導体装置は、トランジスタ１６２のオフ電流が極めて小さいという特徴から、容量素子２５４に蓄積された電荷は長時間にわたって保持することができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。
【０２５０】
次に、図１０（Ｂ）に示す半導体装置について、説明を行う。
【０２５１】
図１０（Ｂ）に示す半導体装置は、上部に記憶回路として、図１０（Ａ）に示したメモリセル２５０の構成を含むメモリセルアレイ２５１ａと、メモリセルアレイ２５１ｂと、を有する。なお、ここでは複数のメモリセルアレイ（メモリセルアレイ２５１ａ、及びメモリセルアレイ２５１ｂ）をメモリセルアレイ２５１と記載する。
【０２５２】
また、図１０（Ｂ）に示す半導体装置は、下部にメモリセルアレイ２５１を動作させるために必要な周辺回路２５３を有する。なお、周辺回路２５３は、メモリセルアレイ２５１と電気的に接続されている。
【０２５３】
図１０（Ｂ）に示した構成とすることにより、周辺回路２５３をメモリセルアレイ２５１（メモリセルアレイ２５１ａ、及びメモリセルアレイ２５１ｂ）の直下に設けることができるため半導体装置の小型化を図ることができる。
【０２５４】
周辺回路２５３に設けられるトランジスタは、トランジスタ１６２とは異なる半導体材料を用いるのがより好ましい。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、十分な高速動作が可能である。したがって、該トランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。
【０２５５】
なお、図１０（Ｂ）に示した半導体装置では、メモリセルアレイ２５１（メモリセルアレイ２５１ａと、メモリセルアレイ２５１ｂが積層された構成）を例示したが、積層するメモリセルアレイの数はこれに限定されない。３つ以上のメモリセルアレイを積層する構成としても良い。
【０２５６】
次に、図１０（Ａ）に示したメモリセル２５０の具体的な構成について図１１を用いて説明を行う。
【０２５７】
図１１は、メモリセル２５０の構成の一例である。図１１（Ａ）に、メモリセル２５０の断面図を、図１１（Ｂ）にメモリセル２５０の平面図をそれぞれ示す。ここで、図１１（Ａ）は、図１１（Ｂ）のＦ１−Ｆ２、及びＧ１−Ｇ２における断面に相当する。
【０２５８】
図１１（Ａ）、及び図１１（Ｂ）に示すトランジスタ１６２は、実施の形態１で示した構成と同一の構成とすることができる。
【０２５９】
トランジスタ１６２は、チャネル長方向の断面において、ゲート電極層１４８の側面に導電性を有する側壁層１３７ａ、及び側壁層１３７ｂを含むことで、当該導電性を有する側壁層１３７ａ、及び側壁層１３７ｂがゲート絶縁層１４６を介して電極層１４２ａ、または電極層１４２ｂと重畳するため、実質的にＬｏｖ領域を有するトランジスタとすることができ、トランジスタ１６２のオン電流の低下を抑制することが可能となる。
【０２６０】
また、トランジスタ１６２は、酸化物半導体層１４４上に、チャネル保護層１４５を有する。チャネル保護層１４５は、作製工程において、酸化物半導体層１４４を保護する機能を有する。また、チャネル保護層１４５は、トランジスタ１６２のゲート絶縁層の一部としての機能も有する。このような構成とすることで、酸化物半導体層１４４の損傷、または膜減りが抑制されている。したがって、微細化に伴う問題点を解消することができるため、結果として、トランジスタ１６２のサイズを十分に小さくすることが可能になる。
【０２６１】
ゲート絶縁層１４６を介して、トランジスタ１６２の電極層１４２ａと重畳する領域には、導電膜２６２が設けられており、電極層１４２ａと、ゲート絶縁層１４６と、導電膜２６２とによって、容量素子２５４が構成される。すなわち、トランジスタ１６２の電極層１４２ａは、容量素子２５４の一方の電極として機能し、導電膜２６２は、容量素子２５４の他方の電極として機能する。
【０２６２】
トランジスタ１６２、及び容量素子２５４上には、絶縁層１３２、絶縁層１３５及び絶縁層２５６が単層または積層で設けられている。そして、絶縁層２５６上には、隣接するメモリセルと接続するための配線２６０が設けられている。配線２６０は、絶縁層２５６、絶縁層１３５、絶縁層１３２、及びゲート絶縁層１４６などに形成された開口を介してトランジスタ１６２の電極層１４２ｂと電気的に接続されている。但し、配線２６０と電極層１４２ｂとを直接接続してもよい。なお、配線２６０は、図１０（Ａ）の回路図におけるビット線ＢＬに相当する。
【０２６３】
図１１（Ａ）、及び図１１（Ｂ）において、トランジスタ１６２の電極層１４２ｂは、隣接するメモリセルに含まれるトランジスタのソース電極層としても機能することができる。このような平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。
【０２６４】
以上のように、多層に形成された複数のメモリセルは、酸化物半導体を用いたトランジスタにより形成されている。酸化物半導体を用いたトランジスタは、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。
【０２６５】
このように、酸化物半導体以外の材料を用いたトランジスタ（換言すると、十分な高速動作が可能なトランジスタ）を用いた周辺回路と、酸化物半導体を用いたトランジスタ（より広義には、十分にオフ電流が小さいトランジスタ）を用いた記憶回路とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。また、周辺回路と記憶回路を積層構造とすることにより、半導体装置の集積化を図ることができる。
【０２６６】
以上のように、微細化及び高集積化を実現し、かつ高い電気的特性を付与された半導体装置、及び該半導体装置の作製方法を提供することができる。
【０２６７】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【０２６８】
（実施の形態６）
本実施の形態では、先の実施の形態で示した半導体装置を携帯電話、スマートフォン、電子書籍などの携帯機器に応用した場合の例を図１２乃至図１５を用いて説明する。
【０２６９】
携帯電話、スマートフォン、電子書籍などの携帯機器においては、画像データの一時記憶などにＳＲＡＭまたはＤＲＡＭが使用されている。ＳＲＡＭまたはＤＲＡＭが使用される理由としてはフラッシュメモリでは応答が遅く、画像処理では不向きであるためである。一方で、ＳＲＡＭまたはＤＲＡＭを画像データの一時記憶に用いた場合、以下の特徴がある。
【０２７０】
通常のＳＲＡＭは、図１２（Ａ）に示すように１つのメモリセルがトランジスタ８０１〜８０６の６個のトランジスタで構成されており、それをＸデコーダー８０７、Ｙデコーダー８０８にて駆動している。トランジスタ８０３とトランジスタ８０５、トランジスタ８０４とトランジスタ８０６はインバータを構成し、高速駆動を可能としている。しかし１つのメモリセルが６トランジスタで構成されているため、セル面積が大きいという欠点がある。デザインルールの最小寸法をＦとしたときにＳＲＡＭのメモリセル面積は通常１００〜１５０Ｆ２である。このためＳＲＡＭはビットあたりの単価が各種メモリの中で最も高い。
【０２７１】
それに対して、ＤＲＡＭはメモリセルが図１２（Ｂ）に示すようにトランジスタ８１１、保持容量８１２によって構成され、それをＸデコーダー８１３、Ｙデコーダー８１４にて駆動している。１つのセルが１トランジスタ１容量の構成になっており、面積が小さい。ＤＲＡＭのメモリセル面積は通常１０Ｆ２以下である。ただし、ＤＲＡＭは常にリフレッシュが必要であり、書き換えをおこなわない場合でも電力を消費する。
【０２７２】
しかし、先の実施の形態で説明した半導体装置のメモリセル面積は、１０Ｆ２前後であり、且つ頻繁なリフレッシュは不要である。したがって、メモリセル面積が縮小され、且つ消費電力が低減することができる。
【０２７３】
次に、図１３に携帯機器のブロック図を示す。図１３に示す携帯機器はＲＦ回路９０１、アナログベースバンド回路９０２、デジタルベースバンド回路９０３、バッテリー９０４、電源回路９０５、アプリケーションプロセッサ９０６、フラッシュメモリ９１０、ディスプレイコントローラ９１１、メモリ回路９１２、ディスプレイ９１３、タッチセンサ９１９、音声回路９１７、キーボード９１８などより構成されている。ディスプレイ９１３は表示部９１４、ソースドライバ９１５、ゲートドライバ９１６によって構成されている。アプリケーションプロセッサ９０６はＣＰＵ９０７、ＤＳＰ９０８、インターフェイス９０９（ＩＦ９０９）を有している。一般にメモリ回路９１２はＳＲＡＭまたはＤＲＡＭで構成されており、この部分に先の実施の形態で説明した半導体装置を採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
【０２７４】
次に、図１４に、ディスプレイのメモリ回路９５０に先の実施の形態で説明した半導体装置を使用した例を示す。図１４に示すメモリ回路９５０は、メモリ９５２、メモリ９５３、スイッチ９５４、スイッチ９５５およびメモリコントローラ９５１により構成されている。また、メモリ回路は、信号線から入力された画像データ（入力画像データ）、メモリ９５２、及びメモリ９５３に記憶されたデータ（記憶画像データ）を読み出し、及び制御を行うディスプレイコントローラ９５６と、ディスプレイコントローラ９５６からの信号により表示するディスプレイ９５７が接続されている。
【０２７５】
まず、ある画像データがアプリケーションプロセッサ（図示しない）によって、形成される（入力画像データＡ）。入力画像データＡは、スイッチ９５４を介してメモリ９５２に記憶される。そしてメモリ９５２に記憶された画像データ（記憶画像データＡ）は、スイッチ９５５、及びディスプレイコントローラ９５６を介してディスプレイ９５７に送られ、表示される。
【０２７６】
入力画像データＡに変更が無い場合、記憶画像データＡは、通常３０〜６０Ｈｚ程度の周期でメモリ９５２からスイッチ９５５を介して、ディスプレイコントローラ９５６から読み出される。
【０２７７】
次に、例えばユーザーが画面を書き換える操作をしたとき（すなわち、入力画像データＡに変更が有る場合）、アプリケーションプロセッサは新たな画像データ（入力画像データＢ）を形成する。入力画像データＢはスイッチ９５４を介してメモリ９５３に記憶される。この間も定期的にメモリ９５２からスイッチ９５５を介して記憶画像データＡは読み出されている。メモリ９５３に新たな画像データ（記憶画像データＢ）が記憶し終わると、ディスプレイ９５７の次のフレームより、記憶画像データＢは読み出され、スイッチ９５５、及びディスプレイコントローラ９５６を介して、ディスプレイ９５７に記憶画像データＢが送られ、表示がおこなわれる。この読み出しはさらに次に新たな画像データがメモリ９５２に記憶されるまで継続される。
【０２７８】
このように、メモリ９５２及びメモリ９５３は交互に画像データの書き込みと、画像データの読み出しを行うことによって、ディスプレイ９５７の表示をおこなう。なお、メモリ９５２及びメモリ９５３はそれぞれ別のメモリには限定されず、１つのメモリを分割して使用してもよい。先の実施の形態で説明した半導体装置をメモリ９５２及びメモリ９５３に採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
【０２７９】
次に、図１５に電子書籍のブロック図を示す。図１５は、バッテリー１００１、電源回路１００２、マイクロプロセッサ１００３、フラッシュメモリ１００４、音声回路１００５、キーボード１００６、メモリ回路１００７、タッチパネル１００８、ディスプレイ１００９、ディスプレイコントローラ１０１０によって構成される。
【０２８０】
ここでは、図１５のメモリ回路１００７に先の実施の形態で説明した半導体装置を使用することができる。メモリ回路１００７の役割は書籍の内容を一時的に保持する機能を持つ。機能の例としては、ユーザーがハイライト機能を使用する場合などがある。ユーザーが電子書籍を読んでいるときに、特定の箇所にマーキングをしたい場合がある。このマーキング機能をハイライト機能と言い、表示の色を変える、アンダーラインを引く、文字を太くする、文字の書体を変えるなどによって、周囲との違いを示すことである。ユーザーが指定した箇所の情報を記憶し、保持する機能である。この情報を長期に保存する場合にはフラッシュメモリ１００４にコピーしても良い。このような場合においても、先の実施の形態で説明した半導体装置を採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
【０２８１】
以上のように、本実施の形態に示す携帯機器には、先の実施の形態に係る半導体装置が搭載されている。このため、読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力を低減した携帯機器が実現される。
【０２８２】
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【符号の説明】
【０２８３】
１００ 基板
１０６ 素子分離絶縁層
１０８ ゲート絶縁層
１１０ ゲート電極層
１１６ チャネル形成領域
１２０ 不純物領域
１２４ 金属間化合物領域
１２８ 絶縁層
１３０ 絶縁層
１３２ 絶縁層
１３５ 絶縁層
１３６ 電極層
１３７ａ 側壁層
１３７ｂ 側壁層
１４２ａ 電極層
１４２ｂ 電極層
１４４ 酸化物半導体層
１４５ チャネル保護層
１４６ ゲート絶縁層
１４８ ゲート電極層
１５０ 絶縁層
１５３ 導電膜
１５６ 配線
１６０ トランジスタ
１６２ トランジスタ
１６４ 容量素子
２５０ メモリセル
２５１ メモリセルアレイ
２５１ａ メモリセルアレイ
２５１ｂ メモリセルアレイ
２５３ 周辺回路
２５４ 容量素子
２５６ 絶縁層
２６０ 配線
２６２ 導電膜
４０１ ゲート電極層
４０２ 基板
４０４ 下地絶縁層
４０５ 酸化物半導体層
４０６ 酸化物半導体層
４０６ａ 第１の不純物領域
４０６ｂ 第２の不純物領域
４０６ｃ チャネル形成領域
４０７ 保護層
４０８ チャネル保護層
４０９ 導電膜
４０９ａ 導電膜
４１０ 導電膜
４１０ａ ソース電極層
４１０ｂ ドレイン電極層
４１２ ゲート絶縁層
４１４ ゲート電極層
４１６ａ 側壁層
４１６ｂ 側壁層
４１８ 絶縁層
４２０ 絶縁層
４２２ａ 配線層
４２２ｂ 配線層
４３０ トランジスタ
４４０ トランジスタ
４５０ トランジスタ
４６０ トランジスタ
４６７ 保護層
４６８ チャネル保護層
８０１ トランジスタ
８０３ トランジスタ
８０４ トランジスタ
８０５ トランジスタ
８０６ トランジスタ
８０７ Ｘデコーダー
８０８ Ｙデコーダー
８１１ トランジスタ
８１２ 保持容量
８１３ Ｘデコーダー
８１４ Ｙデコーダー
９０１ ＲＦ回路
９０２ アナログベースバンド回路
９０３ デジタルベースバンド回路
９０４ バッテリー
９０５ 電源回路
９０６ アプリケーションプロセッサ
９０７ ＣＰＵ
９０８ ＤＳＰ
９０９ インターフェイス
９１０ フラッシュメモリ
９１１ ディスプレイコントローラ
９１２ メモリ回路
９１３ ディスプレイ
９１４ 表示部
９１５ ソースドライバ
９１６ ゲートドライバ
９１７ 音声回路
９１８ キーボード
９１９ タッチセンサ
９５０ メモリ回路
９５１ メモリコントローラ
９５２ メモリ
９５３ メモリ
９５４ スイッチ
９５５ スイッチ
９５６ ディスプレイコントローラ
９５７ ディスプレイ
１００１ バッテリー
１００２ 電源回路
１００３ マイクロプロセッサ
１００４ フラッシュメモリ
１００５ 音声回路
１００６ キーボード
１００７ メモリ回路
１００８ タッチパネル
１００９ ディスプレイ
１０１０ ディスプレイコントローラ
【技術分野】
【０００１】
半導体装置、及び半導体装置の作製方法に関する。
【０００２】
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、発光表示装置、半導体回路及び電子機器は全て半導体装置である。
【背景技術】
【０００３】
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（単に表示装置とも表記する）のような半導体電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
【０００４】
例えば、酸化物半導体として、酸化亜鉛、Ｉｎ−Ｇａ−Ｚｎ系酸化物を用いてトランジスタを作製し、表示装置の画素のスイッチング素子などに用いる技術が特許文献１、及び特許文献２で開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−１２３８６１号公報
【特許文献２】特開２００７−９６０５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
トランジスタの動作の高速化、トランジスタの低消費電力化、高集積化等を達成するためにはトランジスタの微細化が必須である。
【０００７】
半導体装置の高速応答、高速駆動の実現には、微細化されたトランジスタのオン特性（例えば、オン電流や電界効果移動度）の向上が望まれる。トランジスタのオン電流の低下の抑制には、ゲート電極層が、ゲート絶縁層を介してソース電極層、またはドレイン電極層と重畳する領域（以下、本明細書においてＬｏｖ領域とも表記する）を設けることが有効である。
【０００８】
しかしながら、Ｌｏｖ領域の形成のためには線幅の細い酸化物半導体層と線幅の細いゲート電極層との精密なアライメントが要求され、トランジスタの微細化に伴ってその要求精度はより高くなる。よって、トランジスタの微細化に伴って作製工程における歩留まりの低下が懸念される。
【０００９】
また、トランジスタの微細化に用いる手法の一として、導電膜等の研磨（切削、研削）、特に化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）処理を行い、当該導電膜の分断、加工、または被処理表面の平坦性を高める手法がある。しかし、当該研磨処理時に、半導体層に用いる薄膜に損傷を与え、トランジスタ特性の低下、またはトランジスタ特性のばらつきが生じる。
【００１０】
そこで、本発明の一態様は、良好な特性を維持しつつ微細化を達成した半導体装置の提供を目的の一とする。
【００１１】
また、本発明の一態様は、微細な構造であっても高い電気特性を有するトランジスタを歩留まりよく提供することを目的の一とする。
【課題を解決するための手段】
【００１２】
開示する発明の一態様では、酸化物半導体層、及びチャネル保護層を覆うようにソース電極層、及びドレイン電極層となる導電膜を形成した後、酸化物半導体層、及びチャネル保護層と重畳する領域の導電膜を化学的機械研磨処理により除去する。ソース電極層、及びドレイン電極層となる導電膜を除去する工程において、レジストマスクを用いたエッチング工程を用いないため、精密な加工を正確に行うことができる。また、チャネル長方向の断面において、ゲート電極層の側面に導電性を有する側壁層を設けることで、当該導電性を有する側壁層がゲート絶縁層を介してソース電極層、またはドレイン電極層と重畳し、実質的にＬｏｖ領域を有するトランジスタとする。
【００１３】
また、開示する発明の一態様では、作製工程において、酸化物半導体層と重畳する領域にチャネル保護層を形成し、酸化物半導体層と、チャネル保護層と、を覆うように、ソース電極層、及びドレイン電極層となる導電膜を成膜した後、酸化物半導体層、及びチャネル保護層と重畳する領域の導電膜を化学的機械研磨処理により除去して形成される。チャネル保護層を有することにより、導電膜の化学的機械研磨処理時に当該酸化物半導体層に与える損傷、または膜減りを低減した構成とすることができる。より、具体的には以下の通りである。
【００１４】
本発明の一態様は、ソース電極層、及びドレイン電極層と、チャネル長方向の断面において、一方の側面がソース電極層と接し、他方の側面がドレイン電極層と接する酸化物半導体層と、酸化物半導体層の上面と接するチャネル保護層と、チャネル保護層、ソース電極層、及びドレイン電極層の上面と接するゲート絶縁層と、チャネル保護層、及びゲート絶縁層を介して酸化物半導体層と重畳する領域に設けられたゲート電極層と、チャネル長方向の断面において、ゲート電極層の一方の側面と接する第１の側壁層と、ゲート電極層の他方の側面と接する第２の側壁層と、を有し、第１の側壁層の少なくとも一部は、ゲート絶縁層を介してソース電極層上に設けられ、第２の側壁層の少なくとも一部は、ゲート絶縁層を介してドレイン電極層上に設けられ、第１の側壁層、及び第２の側壁層は、導電性を有する半導体装置である。
【００１５】
また、本発明の他の一態様は、ソース電極層、及びドレイン電極層と、チャネル長方向の断面において、一方の側面がソース電極層と接し、他方の側面がドレイン電極層と接する酸化物半導体層と、酸化物半導体層の上面と接し、ソース電極層、及びドレイン電極層を覆うゲート絶縁層と、ゲート絶縁層を介して酸化物半導体層と重畳する領域に設けられたゲート電極層と、チャネル長方向の断面において、ゲート電極層の一方の側面と接する第１の側壁層と、ゲート電極層の他方の側面と接する第２の側壁層と、を有し、酸化物半導体層の上面は、ソース電極層及びドレイン電極層の上面よりも下方に形成され、第１の側壁層の少なくとも一部は、ゲート絶縁層を介してソース電極層上に設けられ、第２の側壁層の少なくとも一部は、ゲート絶縁層を介してドレイン電極層上に設けられ、第１の側壁層、及び前記第２の側壁層は、導電性を有する半導体装置である。
【００１６】
上記各構成において、酸化物半導体層は、ソース電極層と少なくとも一部が接する第１の不純物領域と、ドレイン電極層と少なくとも一部が接する第２の不純物領域と、を有していてもよい。また、酸化物半導体層は、ソース電極層、及びドレイン電極層よりも膜厚が薄いと好ましい。
【００１７】
また、上記各構成において、第１の側壁層、第２の側壁層、及びゲート電極層上に設けられた絶縁層と、絶縁層、及びゲート絶縁層に設けられた第１の開口を介して、ソース電極層と電気的に接続する第１の配線層と、絶縁層、及びゲート絶縁層に設けられた第２の開口を介して、ドレイン電極層と電気的に接続する第２の配線層と、を有していてもよい。
【００１８】
また、上記構成において、絶縁層は、酸化アルミニウム層を含むと好ましい。
【００１９】
また、本発明の他の一態様は、酸化物半導体層を形成し、酸化物半導体層に接する絶縁層を形成し、酸化物半導体層、及び絶縁層を加工して、島状の酸化物半導体層、及び島状のチャネル保護層を形成し、酸化物半導体層、及びチャネル保護層を覆う導電膜を形成し、島状の酸化物半導体層、及びチャネル保護層と重畳する領域の導電膜を、化学的機械研磨処理により除去して開口を有する導電膜とし、開口を有する導電膜を加工して、ソース電極層、及びドレイン電極層を形成し、チャネル保護層、ソース電極層、及び前記ドレイン電極層上にゲート絶縁層を形成し、チャネル保護層、及びゲート絶縁層を介して島状の酸化物半導体層と重畳するゲート電極層を形成し、ゲート電極層の側面に接してソース電極層、またはドレイン電極層と重畳する領域に、導電性を有する第１の側壁層、または第２の側壁層を形成する半導体装置の作製方法である。
【００２０】
また、本発明の他の一態様は、酸化物半導体層を形成し、酸化物半導体層に接する絶縁層を形成し、酸化物半導体層、及び絶縁層を加工して、島状の酸化物半導体層、及び島状のチャネル保護層を形成し、酸化物半導体層、及びチャネル保護層を覆う導電膜を形成し、酸化物半導体層、及びチャネル保護層と重畳する領域の導電膜を、化学的機械研磨処理により除去して開口を有する導電膜とし、開口を有する導電膜を加工して、ソース電極層、及びドレイン電極層を形成し、チャネル保護層を除去し、島状の酸化物半導体層、ソース電極層、及びドレイン電極層上にゲート絶縁層を形成し、ゲート絶縁層を介して島状の酸化物半導体層と重畳するゲート電極層を形成し、ゲート電極層の側面に接してソース電極層、またはドレイン電極層と重畳する領域に、導電性を有する第１の側壁層、または第２の側壁層を形成する半導体装置の作製方法である。
【００２１】
なお、酸化物半導体は、単結晶、多結晶（ポリクリスタルともいう）、または非晶質（アモルファスともいう）などの状態をとる。
【００２２】
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いたトランジスタは動作させた際のキャリア（電子）の界面散乱を低減でき、比較的容易に、比較的高い電界効果移動度を得ることができる。
【００２３】
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めれば、該結晶性を有する酸化物半導体を用いたトランジスタは、アモルファス状態の酸化物半導体を用いたトランジスタ以上の電界効果移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が０．１５ｎｍ以下、好ましくは０．１ｎｍ以下の表面上に形成するとよい。
【００２４】
なお、Ｒａは、ＪＩＳ Ｂ ０６０１：２００１（ＩＳＯ４２８７：１９９７）で定義されている算術平均粗さを曲面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」で表現でき、以下の式にて定義される。
【００２５】
【数１】
【００２６】
ここで、指定面とは、粗さ計測の対象となる面であり、座標（ｘ１，ｙ１，ｆ（ｘ１，ｙ１）），（ｘ１，ｙ２，ｆ（ｘ１，ｙ２）），（ｘ２，ｙ１，ｆ（ｘ２，ｙ１）），（ｘ２，ｙ２，ｆ（ｘ２，ｙ２））の４点で表される四角形の領域とし、指定面をｘｙ平面に投影した長方形の面積をＳ０、基準面の高さ（指定面の平均の高さ）をＺ０とする。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて測定可能である。
【発明の効果】
【００２７】
本発明の一態様の半導体装置は、チャネル長方向の断面において、酸化物半導体層の一方の側面がソース電極層と接し、酸化物半導体層の他方の側面がドレイン電極層と接し、ゲート絶縁層を介してソース電極層、またはドレイン電極層上に導電性材料でなる側壁層を設ける。これによって、当該導電性材料でなる側壁層がゲート絶縁層を介してソース電極層、またはドレイン電極層と重畳するため、実質的にＬｏｖ領域を有するトランジスタとすることができ、トランジスタのオン電流の低下を抑制することが可能となる。
【００２８】
また、本発明の一態様の半導体装置は、酸化物半導体層、及びチャネル保護層を形成した後、導電膜を形成し、酸化物半導体層、及びチャネル保護層と重畳する領域の導電膜を化学的機械研磨処理により、除去して形成されるソース電極層、及びドレイン電極層を含む。導電膜の一部を除去してソース電極層及びドレイン電極層を形成する工程において、レジストマスクを用いたエッチング工程がないため、精密な加工を行うことができる。また、当該化学的機械研磨処理時に酸化物半導体層上にチャネル保護層が形成されている。チャネル保護層を有することにより、酸化物半導体層への損傷、または膜減りを低減させることができる。よって、半導体装置の作製工程において、形状や特性のばらつきを低減した微細な構造を有するトランジスタを、歩留まりよく作製することができる。
【００２９】
したがって、本発明の一態様によって、良好な特性を維持しつつ微細化を達成した半導体装置を提供することができる。
【図面の簡単な説明】
【００３０】
【図１】半導体装置の一態様の平面図及び断面図。
【図２】半導体装置の作製方法の一例を示す図。
【図３】半導体装置の作製方法の一例を示す図。
【図４】半導体装置の一態様の平面図及び断面図。
【図５】半導体装置の作製方法の一例を示す図。
【図６】半導体装置の作製方法の一例を示す図。
【図７】半導体装置の一態様の平面図及び断面図。
【図８】半導体装置の一態様の平面図及び断面図。
【図９】半導体装置の一形態を示す断面図、平面図及び回路図。
【図１０】半導体装置の一形態を示す回路図及び斜視図。
【図１１】半導体装置の一形態を示す断面図及び平面図。
【図１２】半導体装置の一形態を示す回路図。
【図１３】半導体装置の一形態を示すブロック図。
【図１４】半導体装置の一形態を示すブロック図。
【図１５】半導体装置の一形態を示すブロック図。
【発明を実施するための形態】
【００３１】
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００３２】
なお、以下に説明する本発明の構成において、同一部分、または同様の機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を有する部分を指す場合にはハッチパターンを同じくし、特に符号を付さない場合がある。
【００３３】
また、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
【００３４】
なお、本明細書等において、第１、第２として付される序数詞は便宜上用いるものであり工程順、または積層順を示すものではない。また、本明細書等において発明を特定するための事項として固有の名称を示すものではない。
【００３５】
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
【００３６】
（実施の形態１）
本実施の形態では、半導体装置、及び半導体装置の作製方法の一態様について図１乃至図３を用いて説明する。
【００３７】
〈半導体装置の構成例〉
図１（Ａ）、及び図１（Ｂ）に半導体装置の例としてトランジスタ４３０の平面図、及び断面図を示す。図１（Ａ）は、トランジスタ４３０の平面図であり、図１（Ｂ）は、図１（Ａ）のＸ１−Ｙ１における断面図に相当する。なお、図１（Ａ）では、煩雑になることを避けるため、トランジスタ４３０の構成要素の一部（例えば、絶縁層４２０）を省略して図示している。
【００３８】
図１（Ａ）、及び図１（Ｂ）に示すトランジスタ４３０は、基板４０２上に、下地絶縁層４０４と、ソース電極層４１０ａ、及びドレイン電極層４１０ｂと、チャネル長方向の断面において、一方の側面がソース電極層４１０ａと接し、他方の側面がドレイン電極層４１０ｂと接する酸化物半導体層４０６と、酸化物半導体層４０６の上面と接するチャネル保護層４０８と、チャネル保護層４０８、ソース電極層４１０ａ、及びドレイン電極層４１０ｂの上面と接するゲート絶縁層４１２と、チャネル保護層４０８、及びゲート絶縁層４１２を介して酸化物半導体層４０６と重畳する領域に設けられたゲート電極層４１４と、チャネル長方向の断面において、ゲート電極層４１４の一方の側面と接する第１の側壁層４１６ａと、ゲート電極層４１４の他方の側面と接する第２の側壁層４１６ｂと、を含んで構成される。
【００３９】
また、図１（Ｂ）に示すように、酸化物半導体層４０６上には、チャネル保護層４０８が設けられているため、ソース電極層４１０ａ、及びドレイン電極層４１０ｂよりも膜厚が薄い。
【００４０】
また、チャネル保護層４０８は、作製工程において、酸化物半導体層４０６を保護する機能を有する。また、トランジスタ４３０のゲート絶縁層の一部としての機能も有する。このような構成とすることで、作製工程において、酸化物半導体層４０６の損傷、または膜減りを抑制し、歩留まりよくトランジスタ４３０を提供することが可能となる。
【００４１】
また、トランジスタ４３０において、側壁層４１６ａの少なくとも一部は、ゲート絶縁層４１２を介してソース電極層４１０ａ上に設けられている。また、側壁層４１６ｂの少なくとも一部は、ゲート絶縁層４１２を介してドレイン電極層４１０ｂ上に設けられている。側壁層４１６ａ、及び側壁層４１６ｂは、半導体材料または導電性材料を用いて形成され、導電性を有する。よって、側壁層４１６ａ、及び側壁層４１６ｂは、ゲート電極層４１４の一部として機能することが可能であるため、ゲート絶縁層４１２を介してソース電極層４１０ａ、またはドレイン電極層４１０ｂと重畳する領域を、実質的にＬｏｖ領域とすることができる。
【００４２】
なお、Ｌｏｖ領域の幅が大きいと、当該領域に生じる寄生容量が拡大する恐れがあるが、本実施の形態では、導電性の側壁層４１６ａ、及び側壁層４１６ｂをゲート電極層４１４に接して自己整合的に設けるため、微細なＬｏｖ領域を精度よく形成することができる。
【００４３】
また、図１に示すトランジスタ４３０は、側壁層４１６ａ、側壁層４１６ｂ、及びゲート電極層４１４上に設けられた絶縁層４１８、及び絶縁層４２０と、絶縁層４２０上に設けられた配線層４２２ａ、及び配線層４２２ｂを構成要素に含めてもよい。配線層４２２ａは、絶縁層４１８、絶縁層４２０、及びゲート絶縁層４１２に設けられた開口を介して、ソース電極層４１０ａと電気的に接続し、配線層４２２ｂは、絶縁層４１８、絶縁層４２０、及びゲート絶縁層４１２に設けられた開口を介してドレイン電極層４１０ｂと電気的に接続している。なお、本実施の形態においては、絶縁層４１８、及び絶縁層４２０の２層構造としたが、これに限定されない。３層以上の積層構造としてもよい。
【００４４】
また、図１（Ｂ）に示すように、酸化物半導体層４０６は、ソース電極層４１０ａ、及びドレイン電極層４１０ｂと接する側面において、テーパ形状を有していると好ましい。テーパ角は、例えば２０°以上５０°以下とすることができる。なお、ここで、テーパ角とは、酸化物半導体層４０６を、その断面に垂直な方向から観察した際に、当該酸化物半導体層の側面と底面がなす傾斜角を示す。
【００４５】
酸化物半導体層４０６の側面をテーパ形状とすることで、ソース電極層４１０ａ、及びドレイン電極層４１０ｂとなる導電膜を、被覆性よく形成することができる。また、酸化物半導体層４０６の側面がテーパ形状を有することで、酸化物半導体層４０６の側面から酸素が脱離することで生じうる酸素欠損の発生を抑制し、トランジスタ４３０のリーク電流の発生を低減することができる。
【００４６】
また、酸化物半導体層４０６の側面をテーパ形状とすることで、酸化物半導体層４０６と、ソース電極層４１０ａ、またはドレイン電極層４１０ｂとの接触面積を拡大することができるため、コンタクト抵抗を低減させることができる。また、酸化物半導体層４０６の側面をテーパ形状とすることで、ソース電極層４１０ａ、及びドレイン電極層４１０ｂの側面は、逆テーパ形状となる。酸化物半導体層４０６、ソース電極層４１０ａ、およびドレイン電極層４１０ｂを、上述した形状とすることで、ソース−ドレイン間に電界を与えた際に、酸化物半導体層４０６への電界の集中を緩和することができる。
【００４７】
また、トランジスタ４３０において導電性を有する側壁層を設けない場合、Ｌｏｖ領域の形成のためには線幅の細い酸化物半導体層と線幅の細いゲート電極層との精密なアライメントが要求され、トランジスタの微細化に伴ってその要求精度はより高くなる。しかしながら、本実施の形態で示すトランジスタ４３０は、チャネル長方向の断面において、ゲート電極層４１４の側面に、導電性を有する側壁層４１６ａ、及び側壁層４１６ｂが設けられているため、該側壁層４１６ａ、及び側壁層４１６ｂと、ソース電極層４１０ａ、またはドレイン電極層４１０ｂとが重畳する領域も実質的にＬｏｖ領域として機能することが可能である。したがって、Ｌｏｖ領域を形成する際のアライメントの自由度を向上させることができ、歩留まりよく、オン電流の低下を抑制したトランジスタ４３０を提供することが可能となる。
【００４８】
また、島状の酸化物半導体層４０６のチャネル長方向の長さを、ゲート電極層４１４のチャネル長方向の長さよりも長くすることで、ゲート電極層４０１を形成するためのアライメントの自由度をより向上させることができる。
【００４９】
また、酸化物半導体層４０６は、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜であることが好ましい。
【００５０】
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部を有する結晶−非晶質混相構造の酸化物半導体層である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
【００５１】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。
【００５２】
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体層の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
【００５３】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。
【００５４】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射によるトランジスタの電気特性の変動を抑制することが可能である。よって、当該トランジスタは信頼性が高い。
【００５５】
なお、その他の構成要素の詳細については、後述するトランジスタ４３０の作製工程において、図２、及び図３を用いて説明する。
【００５６】
〈トランジスタ４３０の作製工程の例〉
以下、図２、及び図３を用いて、本実施の形態に示すトランジスタ４３０の作製工程の例について説明する。
【００５７】
まず、基板４０２上に、下地絶縁層４０４を形成する。
【００５８】
基板４０２に使用することができる基板に大きな制限はないが、少なくとも、後の熱処理工程に耐えうる程度の耐熱性を有していることが必要となる。例えば、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することもでき、これらの基板上に半導体素子が設けられたものを、基板４０２として用いてもよい。
【００５９】
また、基板４０２として、可撓性基板を用いて半導体装置を作製してもよい。可撓性を有する半導体装置を作製するには、可撓性基板上に酸化物半導体層４０６を含むトランジスタ４３０を直接作製してもよいし、他の作製基板に酸化物半導体層４０６を含むトランジスタ４３０を作製し、その後可撓性基板に剥離、転置してもよい。なお、作製基板から可撓性基板に剥離、転置するために、作製基板と酸化物半導体層を含むトランジスタ４３０との間に剥離層を設けるとよい。
【００６０】
下地絶縁層４０４は、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、酸化ハフニウム、酸化ガリウム、またはこれらの混合材料を含む膜の単層、または積層構造とすることができる。但し、下地絶縁層４０４は、酸化物絶縁膜を含む単層、または積層構造として、該酸化物絶縁膜が後に形成される酸化物半導体層４０６と接する構造とすることが好ましい。また、下地絶縁層４０４の形成方法としては、例えば、スパッタリング法、ＰＥ−ＣＶＤ法などを用いることで形成することができる。なお、下地絶縁層４０４は、必ずしも設けなくともよい。
【００６１】
下地絶縁層４０４は、化学量論的組成を超える酸素を含む領域（以下、酸素過剰領域とも表記する）を有すると、下地絶縁層４０４に含まれる過剰な酸素によって、後に形成される酸化物半導体層４０６の酸素欠損を補填することが可能であるため好ましい。下地絶縁層４０４が積層構造の場合は、少なくとも酸化物半導体層４０６と接する層において酸素過剰領域を有することが好ましい。下地絶縁層４０４に酸素過剰領域を設けるには、例えば、酸素雰囲気下にて下地絶縁層４０４を成膜すればよい。または、成膜後の下地絶縁層４０４に、酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を導入して、酸素過剰領域を形成しても良い。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、プラズマ処理などを用いることができる。
【００６２】
次に、下地絶縁層４０４上に酸化物半導体層４０５、および保護層４０７を成膜する（図２（Ａ）参照）。酸化物半導体層４０５と、保護層４０７は、真空中で連続して形成することが好ましい。酸化物半導体層４０５と、保護層４０７を真空中で連続して形成することで、酸化物半導体層４０５と保護層４０７との界面の不純物を低減できるため好ましい。
【００６３】
また、酸化物半導体層４０５の膜厚は、例えば、３ｎｍ乃至３０ｎｍ、好ましくは５ｎｍ乃至２０ｎｍとする。また、保護層４０７の膜厚は、例えば３ｎｍ乃至４０ｎｍ、好ましくは５ｎｍ乃至２０ｎｍとする。
【００６４】
保護層４０７に用いることのできる材料については、絶縁性を有する材料であれば特に限定されない。例えば、酸化シリコン、酸化ガリウム、酸化アルミニウム、窒化シリコン、酸化窒化シリコン、酸化窒化アルミニウム、または窒化酸化シリコン等を用いることができる。保護層４０７に用いることのできる材料については、ソース電極層及び、ドレイン電極層を形成するために行うＣＭＰ処理時に消失しない材料を実施者が適宜選択することができる。
【００６５】
次に、酸化物半導体層４０５、及び保護層４０７を、フォトリソグラフィ工程、及びエッチング工程により加工して、島状の酸化物半導体層４０６、及びチャネル保護層４０８を形成する（図２（Ｂ）参照）。ここで、島状の酸化物半導体層４０６、及びチャネル保護層４０８への加工に用いるマスクは、フォトリソグラフィ法などによって形成されたマスクに、スリミング処理を行って、より微細なパターンを有するマスクとすることが好ましい。スリミング処理としては、例えば、ラジカル状態の酸素（酸素ラジカル）などを用いるアッシング処理を適用することができる。マスクにアッシング処理を施しながら酸化物半導体層４０５をエッチングすることで、側面にテーパ形状を有する酸化物半導体層４０６とすることができる。ただし、スリミング処理はフォトリソグラフィ法などによって形成されたマスクをより微細なパターンに加工できる処理であれば、アッシング処理に限定する必要はない。また、スリミング処理によって形成されるマスクによってトランジスタのチャネル長（Ｌ）が決定されることになるため、当該スリミング処理としては制御性の良好な処理を適用することができる。
【００６６】
スリミング処理の結果、フォトリソグラフィ法などによって形成されたマスクを、露光装置の解像限界以下、好ましくは１／２以下、より好ましくは１／３以下の線幅まで微細化することが可能である。例えば、線幅は、２０ｎｍ以上２０００ｎｍ以下、好ましくは５０ｎｍ以上３５０ｎｍ以下とすることができる。これにより、トランジスタのさらなる微細化を達成することができる。
【００６７】
また、島状の酸化物半導体層４０６、及びチャネル保護層４０８の形成方法に特に限定はないが、好ましくは、ドライエッチング法を用い、一括してエッチングすることが好ましい。ドライエッチング法を用い、一括してエッチングすることで、作製工程を短縮できるため好適である。
【００６８】
また、本実施の形態において、チャネル保護層４０８は、ゲート絶縁層としての機能も有する。したがって、膜密度の高い絶縁膜を形成する。例えば、チャネル保護層４０８としては、スパッタリング法、またはＣＶＤ法により形成された酸化シリコン膜を用いることができる。また、チャネル保護層４０８は、酸素過剰領域を有すると、チャネル保護層４０８に含まれる過剰な酸素によって、酸化物半導体層４０６の酸素欠損を補填することが可能であるため好ましい。
【００６９】
酸化物半導体層４０５は、単層構造であってもよいし、積層構造であってもよい。また、非晶質構造であってもよいし、結晶性であってもよい。酸化物半導体層４０５を非晶質構造とする場合には、後の作製工程において、酸化物半導体層４０５に熱処理を行うことによって、結晶性酸化物半導体層としてもよい。非晶質酸化物半導体層を結晶化させる熱処理の温度は、２５０℃以上７００℃以下、好ましくは、４００℃以上、より好ましくは５００℃以上、さらに好ましくは５５０℃以上とする。なお、当該熱処理は、作製工程における他の熱処理を兼ねることも可能である。
【００７０】
酸化物半導体層４０５の成膜方法は、スパッタリング法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等を適宜用いることができる。また、酸化物半導体層４０６は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタリング装置を用いて成膜してもよい。
【００７１】
酸化物半導体層４０５を形成する際、できる限り酸化物半導体層４０５に含まれる水素濃度を低減させることが好ましい。水素濃度を低減させるには、例えば、スパッタリング法を用いて成膜を行う場合には、スパッタリング装置の処理室内に供給するガスとして、水素、水、水酸基、または水素化物などの不純物が除去された高純度の希ガス（代表的にはアルゴン）、酸素、及び希ガスと酸素との混合ガスを適宜用いる。
【００７２】
また、成膜室内の残留水分を除去しつつ水素、及び水分が除去されたスパッタリングガスを導入して成膜を行うことで、成膜された酸化物半導体層４０６の水素濃度を低減させることができる。成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素分子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等の排気能力が高いため、当該成膜室で成膜した酸化物半導体層４０５に含まれる不純物の濃度を低減できる。
【００７３】
また、酸化物半導体層４０５をスパッタリング法で成膜する場合、成膜に用いる金属酸化物ターゲットの相対密度（充填率）は、９０％以上１００％以下、好ましくは９５％以上９９．９％以下とする。相対密度の高い金属酸化物ターゲットを用いることにより、成膜した酸化物半導体層４０６を緻密な膜とすることができる。
【００７４】
また、基板４０２を高温に保持した状態で酸化物半導体層４０５を形成することも、酸化物半導体層４０５中に含まれうる不純物濃度を低減するのに有効である。基板４０２を加熱する温度としては、１５０℃以上４５０℃以下とすればよく、好ましくは基板温度が２００℃以上３５０℃以下とすればよい。また、成膜時に基板を高温で加熱することで、結晶性酸化物半導体層を形成することができる。
【００７５】
酸化物半導体層４０５に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎの双方を含むことが好ましい。また、該酸化物半導体層を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ）を有することが好ましい。
【００７６】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
【００７７】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
【００７８】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
【００７９】
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
【００８０】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）、あるいはＩｎ：Ｇａ：Ｚｎ＝３：１：２（＝１／２：１／６：１／３）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【００８１】
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。
【００８２】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低くすることにより移動度を上げることができる。
【００８３】
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ−Ａ）２＋（ｂ−Ｂ）２＋（ｃ−Ｃ）２≦ｒ２を満たすことをいい、ｒは、例えば、０．０５とすればよい。他の酸化物でも同様である。
【００８４】
また、酸化物半導体層４０５を成膜する際に用いるスパッタリングガスは水素、水、水酸基、または水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
【００８５】
酸化物半導体層４０５としてＣＡＡＣ−ＯＳ膜を適用する場合、該ＣＡＡＣ−ＯＳ膜を得る方法としては、三つ挙げられる。一つ目は、成膜温度を２００℃以上４５０℃以下として酸化物半導体層４０５の成膜を行い、表面に概略垂直にｃ軸配向させる方法である。二つ目は、酸化物半導体層４０５を薄い膜厚で成膜した後、２００℃以上７００℃以下の熱処理を行い、表面に概略垂直にｃ軸配向させる方法である。三つ目は、一層目として薄い膜厚で成膜した後、２００℃以上７００℃以下の熱処理を行い、二層目の成膜を行い、表面に概略垂直にｃ軸配向させる方法である。
【００８６】
酸化物半導体層４０５の成膜前に、酸化物半導体層４０５の被成膜面に平坦化処理を行ってもよい。平坦化処理としては、特に限定されないが、研磨処理（例えば、化学的機械研磨（ＣＭＰ）処理）、ドライエッチング処理、プラズマ処理を用いることができる。
【００８７】
プラズマ処理としては、例えば、アルゴンガスを導入してプラズマを発生させる逆スパッタリングを行うことができる。逆スパッタリングとは、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法をいう。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。逆スパッタリングを行うと、酸化物半導体層４０５の成膜表面に付着している粉状物質（パーティクル、ごみともいう）を除去することができる。
【００８８】
平坦化処理として、研磨処理、ドライエッチング処理、プラズマ処理は複数回行ってもよく、それらを組み合わせて行ってもよい。また、組み合わせて行う場合、工程順も特に限定されず、酸化物半導体層４０５の成膜表面の凹凸状態に合わせて適宜設定すればよい。
【００８９】
また、酸化物半導体層４０５に、当該酸化物半導体層４０５に含まれる過剰な水素（水や水酸基を含む）を除去（脱水化、または脱水素化）するための熱処理を行うことが好ましい。熱処理の温度は、３００℃以上７００℃以下、または基板の歪み点未満とする。熱処理は減圧下、または窒素雰囲気下などで行うことができる。
【００９０】
この熱処理によって、ｎ型の導電性を付与する不純物である水素を酸化物半導体から除去することができる。例えば、脱水化、または脱水素化処理後の酸化物半導体層４０５に含まれる水素濃度を、５×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とすることができる。
【００９１】
なお、脱水化、または脱水素化のための熱処理は、酸化物半導体層４０５の成膜後であればトランジスタ４３０の作製工程においてどのタイミングで行ってもよい。但し、ゲート絶縁層４１２、または絶縁層４１８として酸化アルミニウム膜を用いる場合には、当該酸化アルミニウム膜を形成する前に行うことが好ましい。また、脱水化、または脱水素化のための熱処理は、複数回行ってもよく、他の加熱処理と兼ねてもよい。
【００９２】
なお、下地絶縁層４０４として酸素を含む下地絶縁層を設ける場合、脱水化、または脱水素化のための熱処理を、酸化物半導体層４０５を島状に加工する前に行うと、下地絶縁層４０４に含まれる酸素が熱処理によって放出されるのを防止することができるため好ましい。
【００９３】
熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガスに、水、水素などが含まれないことが好ましい。または、熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましくは７Ｎ（９９．９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
【００９４】
また、熱処理で酸化物半導体層４０５を加熱した後、加熱温度を維持、またはその加熱温度から徐冷しながら同じ炉に高純度の酸素ガス、高純度の一酸化二窒素ガス、または超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下の空気）を導入してもよい。酸素ガス、または一酸化二窒素ガスに、水、水素などが含まれないことが好ましい。または、熱処理装置に導入する酸素ガスまたは一酸化二窒素ガスの純度を、６Ｎ以上好ましくは７Ｎ以上（即ち、酸素ガスまたは一酸化二窒素ガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。酸素ガスまたは一酸化二窒素ガスの作用により、脱水化または脱水素化処理による不純物の排除工程によって同時に減少してしまった酸化物半導体を構成する主成分材料である酸素を供給することによって、酸化物半導体層４０５を高純度化及びｉ型（真性）化することができる。
【００９５】
また、脱水化、または脱水素化処理を行った酸化物半導体層に、酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオン、のいずれかを含む）を導入して膜中に酸素を供給してもよい。
【００９６】
脱水化、または脱水素化処理を行った酸化物半導体層に、酸素を導入して膜中に酸素を供給することによって、酸化物半導体層を高純度化、及びｉ型（真性）化することができる。高純度化し、ｉ型（真性）化した酸化物半導体層を有するトランジスタは、電気特性変動が抑制されており、電気的に安定である。
【００９７】
酸素の導入工程は、酸化物半導体層４０６に酸素導入する場合、酸化物半導体層４０６に直接導入してもよいし、チャネル保護層４０８や、後に形成されるゲート絶縁層４１２などの他の膜を通過して酸化物半導体層４０６へ導入してもよい。酸素を他の膜を通過して導入する場合は、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いればよいが、露出された酸化物半導体層４０６へ直接酸素を導入する場合は、上記の方法に加えてプラズマ処理なども用いることができる。
【００９８】
酸化物半導体層への酸素の導入は酸化物半導体層の成膜後であれば、そのタイミングは、特に限定されない。また、酸化物半導体層への酸素の導入は複数回行ってもよい。
【００９９】
次に、島状の酸化物半導体層４０６、及びチャネル保護層４０８上に、ソース電極層、及びドレイン電極層（これと同じ層で形成される配線を含む）となる導電膜４０９を成膜する（図２（Ｃ）参照）。
【０１００】
導電膜４０９の材料としては、加熱処理に耐えられる材料を用いる。例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。また、Ａｌ、Ｃｕなどの金属膜の下側、または上側の一方、または双方にＴｉ、Ｍｏ、Ｗなどの高融点金属膜、またはそれらの金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）を積層させた構成としても良い。または、導電性の金属酸化物を用いて導電膜４０９を形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（Ｉｎ２Ｏ３−ＳｎＯ２、ＩＴＯと略記する）、酸化インジウム酸化亜鉛（Ｉｎ２Ｏ３−ＺｎＯ）、またはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。
【０１０１】
次に、導電膜４０９に研磨（切削、研削）処理を行い、チャネル保護層４０８が露出するように導電膜４０９の一部を除去する。該研磨処理によって、酸化物半導体層４０６、及びチャネル保護層４０８と重畳する領域の導電膜４０９が除去され、該領域に開口を有する導電膜４０９ａが形成される（図２（Ｄ）参照）。
【０１０２】
研磨（切削、研削）方法としては化学的機械研磨（ＣＭＰ）処理を好適に用いることができる。本実施の形態では、ＣＭＰ処理によって酸化物半導体層４０６、及びチャネル保護層４０８と重畳する領域の導電膜４０９を除去する。
【０１０３】
なお、ＣＭＰ処理は、１回のみ行ってもよいし、複数回行ってもよい。複数回に分けてＣＭＰ処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ研磨を行うことが好ましい。このように研磨レートの異なる研磨を組み合わせることによって、被研磨面の平坦性をより向上させることができる。
【０１０４】
なお、本実施の形態では、酸化物半導体層４０６、及びチャネル保護層４０８と重畳する領域の導電膜４０９の除去にＣＭＰ処理を用いたが、他の研磨（研削、切削）処理を用いてもよい。または、ＣＭＰ処理等の研磨処理と、エッチング（ドライエッチング、ウェットエッチング）処理や、プラズマ処理などを組み合わせてもよい。例えば、ＣＭＰ処理後、ドライエッチング処理やプラズマ処理（逆スパッタリングなど）を行い、処理表面の平坦性向上を図ってもよい。研磨処理に、エッチング処理、プラズマ処理などを組み合わせて行う場合、工程順は特に限定されず、導電膜４０９の材料、膜厚、及び表面の凹凸状態に合わせて適宜設定すればよい。
【０１０５】
また、本実施の形態においては、導電膜４０９ａの上端部は、チャネル保護層４０８の上端部と概略一致している。但し、導電膜４０９ａ（または、導電膜４０９ａを加工して形成されるソース電極層４１０ａ、及びドレイン電極層４１０ｂ）の形状は、導電膜４０９を除去する研磨処理の条件によって異なる。例えば、導電膜４０９ａは、チャネル保護層４０８の表面より膜厚方向に後退した形状となる場合がある。
【０１０６】
次に、導電膜４０９ａをフォトリソグラフィ工程により加工して、ソース電極層４１０ａ、及びドレイン電極層４１０ｂ（これと同じ層で形成される配線を含む）を形成する（図３（Ａ）参照）。
【０１０７】
また、図３（Ａ）に示すように、酸化物半導体層４０６には、上面にチャネル保護層４０８が設けられているため、ソース電極層４１０ａ、及びドレイン電極層４１０ｂよりも膜厚が薄くなる。
【０１０８】
なお、ソース電極層４１０ａ、及びドレイン電極層４１０ｂの膜厚は、例えば、３ｎｍ乃至３０ｎｍ、好ましくは５ｎｍ乃至２０ｎｍとする。
【０１０９】
また、本実施の形態では、導電膜４０９を成膜し、研磨処理によって酸化物半導体層４０６、及びチャネル保護層４０８と重畳する領域の導電膜４０９を除去した後に、選択的にエッチング処理してソース電極層４１０ａ、及びドレイン電極層４１０ｂへと加工する方法を示したが、本発明の実施の形態はこれに限られない。成膜後の導電膜４０９を選択的にエッチング処理して加工したのち、研磨処理によって酸化物半導体層４０６、及びチャネル保護層４０８と重畳する領域の導電膜４０９を除去することで、ソース電極層４１０ａ、及びドレイン電極層４１０ｂを形成してもよい。但し、研磨処理に先立ってエッチング処理を行う場合には、エッチング処理によって酸化物半導体層４０６、及びチャネル保護層４０８と重畳する領域の導電膜４０９は除去しないものとする。
【０１１０】
また、本実施の形態で示すトランジスタの作製方法では、ソース電極層４１０ａ、及びドレイン電極層４１０ｂを形成する際に、酸化物半導体層４０６、及びチャネル保護層４０８と重畳する領域の導電膜４０９を除去する工程において、レジストマスクを用いたエッチング処理を用いないため、ソース電極層４１０ａ、及びドレイン電極層４１０ｂのチャネル長方向の幅が微細化されている場合でも精密な加工を正確に行うことができる。よって、半導体装置の作製工程において、形状や特性のばらつきの少ない微細な構造を有するトランジスタを、歩留まりよく作製することができる。
【０１１１】
次に、酸化物半導体層４０６、チャネル保護層４０８、ソース電極層４１０ａ、及びドレイン電極層４１０ｂ上にゲート絶縁層４１２を形成する（図３（Ｂ）参照）。
【０１１２】
ゲート絶縁層４１２は、１ｎｍ以上２０ｎｍ以下の膜厚で、スパッタリング法、ＭＢＥ法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ法等を適宜用いて形成することができる。また、ゲート絶縁層４１２は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタ装置を用いて成膜してもよい。
【０１１３】
なお、ゲート絶縁層４１２が厚いほど短チャネル効果が顕著となり、例えば、ｎチャネル型のトランジスタの場合、しきい値電圧がマイナス側へ変動しやすい傾向となる。しかしながら、本実施の形態のトランジスタの作製方法においては、チャネル保護層４０８、ソース電極層４１０ａ、及びドレイン電極層４１０ｂの上面が研磨処理によって平坦化されているため、膜厚の薄いゲート絶縁層４１２を被覆性よく形成することができる。
【０１１４】
ゲート絶縁層４１２の材料としては、酸化シリコン、酸化ガリウム、酸化アルミニウム、窒化シリコン、酸化窒化シリコン、酸化窒化アルミニウム、または窒化酸化シリコン等を用いることができる。ゲート絶縁層４１２は、酸化物半導体層４０６と接する部分において酸素を含むことが好ましい。特に、ゲート絶縁層４１２は、膜中（バルク中）に少なくとも化学量論的組成を超える量の酸素が存在することが好ましく、例えば、ゲート絶縁層４１２として、酸化シリコン膜を用いる場合には、ＳｉＯ２＋α（ただし、α＞０）とすることが好ましい。本実施の形態では、ゲート絶縁層４１２として、ＳｉＯ２＋α（ただし、α＞０）である酸化シリコン膜を用いる。この酸化シリコン膜をゲート絶縁層４１２として用いることで、酸化物半導体層４０６に酸素を供給することができ、特性を良好にすることができる。さらに、ゲート絶縁層４１２は、作製するトランジスタのサイズやゲート絶縁層４１２の段差被覆性を考慮して形成することが好ましい。
【０１１５】
また、ゲート絶縁層４１２の材料として酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉＯｘＮｙ（ｘ＞０、ｙ＞０））、ハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、酸化ランタンなどのｈｉｇｈ−ｋ材料を用いることでゲートリーク電流を低減できる。さらに、ゲート絶縁層４１２は、単層構造としても良いし、積層構造としても良い。
【０１１６】
また、下地絶縁層４０４、及びチャネル保護層４０８と同様に、ゲート絶縁層４１２は酸素過剰領域を有すると、ゲート絶縁層４１２に含まれる過剰な酸素によって、酸化物半導体層４０６の酸素欠損を補填することが可能であるため好ましい。ゲート絶縁層４１２が積層構造の場合は、少なくともチャネル保護層４０８と接する層において酸素過剰領域を有することが好ましい。ゲート絶縁層４１２に酸素過剰領域を設けるには、例えば、酸素雰囲気下にてゲート絶縁層４１２を成膜すればよい。または、成膜後のゲート絶縁層４１２に、酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を導入して、酸素過剰領域を形成しても良い。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、プラズマ処理などを用いることができる。
【０１１７】
なお、成膜後のゲート絶縁層４１２に酸素を導入する場合、当該酸素導入処理によって同時に、チャネル保護層４０８、及び酸化物半導体層４０６へ酸素を導入してもよい。また、ゲート絶縁層４１２に酸素を導入した後に、熱処理を行うのが好ましい。熱処理の温度は、例えば３００℃以上４５０℃以下とすることができる。なお、当該熱処理は、酸化物半導体層４０６からの脱水化処理、または脱水素化処理と兼ねることが可能である。
【０１１８】
なお、ゲート絶縁層４１２への酸素の導入処理は、ゲート絶縁層４１２の成膜後であればそのタイミングは特に限定されない。また、酸素の導入方法を複数組み合わせて用いることもできる。例えば、ゲート絶縁層４１２成膜後に、イオン注入法及びプラズマ処理によって酸素を導入して、熱処理を施してもよい。または、ゲート絶縁層４１２成膜後、プラズマ処理によって酸素を導入し、後の工程で絶縁層４１８を成膜後にイオン注入法によって酸素を再度導入し、熱処理を行ってもよく、プラズマ処理とイオン注入処理の順序を入れ替えてもよい。
【０１１９】
次に、チャネル保護層４０８、及びゲート絶縁層４１２を介して島状の酸化物半導体層４０６と重畳する領域にゲート電極層４１４を形成する（図３（Ｂ）参照）。
【０１２０】
ゲート電極層４１４は、プラズマＣＶＤ法またはスパッタリング法等により形成することができる。また、ゲート電極層４１４の材料は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。また、ゲート電極層４１４としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなどのシリサイド膜を用いてもよい。ゲート電極層４１４は、単層構造としてもよいし、積層構造としてもよい。
【０１２１】
また、ゲート電極層４１４の材料は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。また、上記導電性材料と、上記金属材料の積層構造とすることもできる。
【０１２２】
また、ゲート絶縁層４１２と接するゲート電極層４１４の一層として、窒素を含む金属酸化物、具体的には、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ膜や、窒素を含むＩｎ−Ｏ膜や、金属窒化膜（ＩｎＮ、ＳｎＮなど）を用いることができる。これらの膜は５ｅＶ（電子ボルト）、好ましくは５．５ｅＶ（電子ボルト）以上の仕事関数を有し、ゲート電極層として用いた場合、トランジスタのしきい値電圧をプラス側にシフトさせることができ、所謂ノーマリーオフのスイッチング素子を実現できる。
【０１２３】
なお、ゲート電極層４１４は、ゲート絶縁層４１２上に設けられた導電膜（図示しない）を、マスクを用いて加工することによって形成することができる。ここで、加工に用いるマスクは、フォトリソグラフィ法などによって形成されたマスクに、スリミング処理を行って、より微細なパターンを有するマスクとするのが好ましい。
【０１２４】
次に、ゲート電極層４１４、及びゲート絶縁層４１２上に導電膜を成膜し、当該導電膜をエッチングして側壁層４１６ａ、及び側壁層４１６ｂを形成する（図３（Ｃ）参照）。
【０１２５】
側壁層４１６ａ、及び側壁層４１６ｂの形成方法としては、例えば、ゲート電極層４１４、及びゲート絶縁層４１２上の導電膜に対し、異方性エッチング処理を行うことで、マスクを用いずに自己整合的に形成することができる。また、当該異方性エッチング処理は、ゲート電極層４１４と、ゲート絶縁層４１２とのエッチングレートの選択比が高い条件で処理することが好ましい。このように、異方性エッチング処理を用いて側壁層４１６ａ、及び側壁層４１６ｂを自己整合的に形成することによって、Ｌｏｖ領域の幅（Ｌｏｖ長）を、ソース電極層４１０ａ側と、ドレイン電極層４１０ｂ側でのばらつきを少なくすることができる。
【０１２６】
また、側壁層４１６ａ、及び側壁層４１６ｂは、導電性を有していればよく、例えばタングステン、チタン等の金属膜、または、リン、ボロン等の不純物元素を含むシリコン膜等を加工して形成することができる。または、ゲート電極層４１４、及びゲート絶縁層４１２上に多結晶シリコン膜を成膜し、エッチングによってゲート電極層４１４に接する側壁層を形成した後、該側壁層にリン、ボロン等の不純物元素をドーピングによって導入し、熱処理を施して導電性を有する側壁層４１６ａ、及び側壁層４１６ｂとしてもよい。なお、本実施の形態においては、側壁層４１６ａ、及び側壁層４１６ｂは、タングステン膜及び酸化窒化シリコン膜の積層構造とする。このように、側壁層４１６ａ、及び側壁層４１６ｂは、導電膜と、絶縁膜との積層構造としてもよい。
【０１２７】
次に、ゲート絶縁層４１２、ゲート電極層４１４、側壁層４１６ａ、及び側壁層４１６ｂ上に絶縁層４１８、及び絶縁層４２０を形成する。なお、本実施の形態では、ゲート絶縁層４１２、ゲート電極層４１４、側壁層４１６ａ、及び側壁層４１６ｂ上に絶縁層４１８、及び絶縁層４２０の積層構造を設ける例を示すが、本発明の一態様はこれに限定されず、単層構造の絶縁層を設けてもよい。または、３層以上の絶縁層を積層させてもよい。
【０１２８】
絶縁層４１８、または絶縁層４２０は、プラズマＣＶＤ法、スパッタリング法、または蒸着法等により成膜することができる。特に、スパッタリング法を用いることで、絶縁層４１８、または絶縁層４２０に水、水素等の不純物を混入させないことができるため好ましい。絶縁層４１８、または絶縁層４２０としては、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または酸化ガリウム膜などの無機絶縁膜などを用いることができる。
【０１２９】
また、絶縁層４１８、または絶縁層４２０として、酸化アルミニウム膜、酸化ハフニウム膜、酸化マグネシウム膜、酸化ジルコニウム膜、酸化ランタン膜、酸化バリウム膜、または金属窒化物膜（例えば、窒化アルミニウム膜）も用いることができる。
【０１３０】
なお、絶縁層４１８、または絶縁層４２０として、酸化アルミニウム膜を設けることが好ましい。酸化アルミニウム膜は、水素、水分などの不純物、及び酸素の両方に対して膜を通過させない遮断効果（ブロック効果）が高く、作製工程中及び作製後において、変動要因となる水素、水分などの不純物の酸化物半導体層４０６への混入、及び酸化物半導体を構成する主成分材料である酸素の酸化物半導体層４０６からの放出を防止する保護膜として機能するため好ましく適用することができる。
【０１３１】
酸化物半導体層４０６の成膜時と同様に、絶縁層４１８、または絶縁層４２０の成膜室内の残留水分を除去するためには、吸着型の真空ポンプ（クライオポンプなど）を用いることが好ましい。クライオポンプを用いて排気した成膜室で成膜した絶縁層４１８、または絶縁層４２０に含まれる不純物の濃度を低減できる。また、絶縁層４１８、または絶縁層４２０の成膜室内の残留水分を除去するための排気手段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。
【０１３２】
本実施の形態では、絶縁層４１８として酸化アルミニウム膜を形成し、絶縁層４２０として酸化シリコン膜を形成するものとする。なお、酸化アルミニウム膜を高密度（膜密度３．２ｇ／ｃｍ３以上、好ましくは３．６ｇ／ｃｍ３以上）とすることによって、トランジスタ４３０に安定な電気特性を付与することができる。膜密度はラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）や、Ｘ線反射率測定法（ＸＲＲ：Ｘ−Ｒａｙ Ｒｅｆｌｅｃｔｉｏｎ）によって測定することができる。
【０１３３】
なお、絶縁層４１８として酸化アルミニウム膜を形成する場合、当該酸化アルミニウム膜の形成後に熱処理を行うことが好ましい。酸化アルミニウム膜は、酸化物半導体層への水（水素を含む）の侵入防止機能及び酸化物半導体層からの酸素の脱離防止機能を有する。よって、酸化物半導体層４０６および／またはそれに接する絶縁層が該膜の化学量論的組成をこえる酸素が存在する領域（酸素過剰領域とも表記する）を有していると、酸化アルミニウム膜を設けた状態で熱処理を行うことによって、酸化物半導体層の膜中（バルク中）または、絶縁層と酸化物半導体層の界面において、少なくとも１ヶ所、酸素過剰領域を設けることができる。
【０１３４】
次に、絶縁層４２０、絶縁層４１８、及びゲート絶縁層４１２に、ソース電極層４１０ａ、またはドレイン電極層４１０ｂに達する開口を形成し、開口に配線層４２２ａ、及び配線層４２２ｂを形成する（図３（Ｄ）参照）。
【０１３５】
配線層４２２ａ、及び配線層４２２ｂを用いて他のトランジスタや素子と接続させ、様々な回路を形成することができる。また、配線層４２２ａ、及び配線層４２２ｂは、ゲート電極層４１４、ソース電極層４１０ａ、またはドレイン電極層４１０ｂと同様の材料及び方法を用いて形成することができ、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。また、Ａｌ、Ｃｕなどの金属膜の下側、または上側の一方または双方にＴｉ、Ｍｏ、Ｗなどの高融点金属膜またはそれらの金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）を積層させた構成としても良い。また、配線層４２２ａ、配線層４２２ｂに用いる導電膜としては、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（ＩＴＯ）、酸化インジウム酸化亜鉛（Ｉｎ２Ｏ３−ＺｎＯ）またはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。
【０１３６】
例えば、配線層４２２ａ、及び配線層４２２ｂとして、モリブデン膜の単層、窒化タンタル膜と銅膜との積層、または窒化タンタル膜とタングステン膜との積層などを用いることができる。
【０１３７】
以上の工程によって、本実施の形態のトランジスタ４３０が形成される。
【０１３８】
本実施の形態に示すトランジスタは、酸化物半導体層上に、チャネル保護層を有する。チャネル保護層は、作製工程において、酸化物半導体層を保護する機能を有する。また、チャネル保護層は、トランジスタのゲート絶縁層の一部としての機能も有する。このような構成とすることで、酸化物半導体層の損傷、または膜減りを抑制し、歩留まりよくトランジスタを作製することができる。
【０１３９】
このように、開示する発明の一態様では、微細化に伴う問題点を解消することができるため、結果として、トランジスタサイズを十分に小さくすることが可能になる。トランジスタサイズを十分に小さくすることで、半導体装置の占める面積が小さくなるため、半導体装置の取り数が増大する。これにより、半導体装置あたりの製造コストは抑制される。また、半導体装置が小型化されるため、同程度の大きさでさらに機能が高められた半導体装置を実現することができる。つまり、開示する発明の一態様により酸化物半導体を用いたトランジスタの微細化が達成されることで、これに付随する様々な効果を得ることが可能である。
【０１４０】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１４１】
（実施の形態２）
本実施の形態においては、実施の形態１の図１乃至図３に示した半導体装置、及び半導体装置の作製方法の変形例について、図４乃至図６を用いて説明を行う。なお、図１乃至図３で示した符号については、同様の符号を用い、その繰り返しの説明は省略する。
【０１４２】
〈半導体装置の構成例（変形例１）〉
図４（Ａ）、及び図４（Ｂ）に半導体装置の例としてトランジスタ４４０の平面図、及び断面図を示す。図４（Ａ）は、トランジスタ４４０の平面図であり、図４（Ｂ）は、図４（Ａ）のＸ２−Ｙ２における断面図に相当する。なお、図４（Ａ）では、煩雑になることを避けるため、トランジスタ４４０の構成要素の一部（例えば、絶縁層４２０）を省略して図示している。
【０１４３】
図４（Ａ）、及び図４（Ｂ）に示すトランジスタ４４０は、基板４０２上に、下地絶縁層４０４と、ソース電極層４１０ａ、及びドレイン電極層４１０ｂと、チャネル長方向の断面において、一方の側面がソース電極層４１０ａと接し、他方の側面がドレイン電極層４１０ｂと接する酸化物半導体層４０６と、酸化物半導体層４０６の上面と接し、ソース電極層４１０ａ、及びドレイン電極層４１０ｂを覆うゲート絶縁層４１２と、ゲート絶縁層４１２を介して酸化物半導体層４０６と重畳する領域に設けられたゲート電極層４１４と、チャネル長方向の断面において、ゲート電極層４１４の一方の側面と接する第１の側壁層４１６ａと、ゲート電極層４１４の他方の側面と接する第２の側壁層４１６ｂと、を含んで構成される。
【０１４４】
また、図４（Ｂ）に示すように、酸化物半導体層４０６は、ソース電極層４１０ａ、及びドレイン電極層４１０ｂよりも膜厚が薄い。
【０１４５】
なお、図４に示すトランジスタ４４０において、実施の形態１の図１に示すトランジスタ４３０との相違は、チャネル保護層の有無である。トランジスタ４３０は、チャネル保護層を用いる構成であり、トランジスタ４４０は、チャネル保護層を用いない構成である。
【０１４６】
ただし、トランジスタ４４０は、作製工程において、酸化物半導体層４０６を保護するチャネル保護層が形成される。そのため、作製工程において、酸化物半導体層４０６の損傷、または膜減りを抑制し、歩留まりよくトランジスタ４４０を提供することが可能となる。
【０１４７】
また、トランジスタ４４０において、側壁層４１６ａの少なくとも一部は、ゲート絶縁層４１２を介してソース電極層４１０ａ上に設けられている。また、側壁層４１６ｂの少なくとも一部は、ゲート絶縁層４１２を介してドレイン電極層４１０ｂ上に設けられている。側壁層４１６ａ、及び側壁層４１６ｂは、半導体材料または導電性材料を用いて形成され、導電性を有する。よって、側壁層４１６ａ、及び側壁層４１６ｂは、ゲート電極層４１４の一部として機能することが可能であるため、ゲート絶縁層４１２を介してソース電極層４１０ａ、またはドレイン電極層４１０ｂと重畳する領域を、実質的にＬｏｖ領域とすることができる。
【０１４８】
なお、Ｌｏｖ領域の幅が大きいと、当該領域に生じる寄生容量が拡大する恐れがあるが、本実施の形態では、導電性の側壁層４１６ａ、及び側壁層４１６ｂをゲート電極層４１４に接して自己整合的に設けるため、微細なＬｏｖ領域を精度よく形成することができる。
【０１４９】
また、図４に示すトランジスタ４４０は、側壁層４１６ａ、側壁層４１６ｂ、及びゲート電極層４１４上に設けられた絶縁層４１８、及び絶縁層４２０と、絶縁層４２０上に設けられた配線層４２２ａ、及び配線層４２２ｂを構成要素に含めてもよい。配線層４２２ａは、絶縁層４１８、絶縁層４２０、及びゲート絶縁層４１２に設けられた開口を介して、ソース電極層４１０ａと電気的に接続し、配線層４２２ｂは、絶縁層４１８、絶縁層４２０、及びゲート絶縁層４１２に設けられた開口を介してドレイン電極層４１０ｂと電気的に接続している。なお、本実施の形態においては、絶縁層４１８、及び絶縁層４２０の２層構造としたが、これに限定されない。３層以上の積層構造としてもよい。
【０１５０】
また、図４（Ｂ）に示すように、酸化物半導体層４０６は、ソース電極層４１０ａ、及びドレイン電極層４１０ｂと接する側面において、テーパ形状を有していると好ましい。テーパ角は、例えば２０°以上５０°以下とすることができる。なお、ここで、テーパ角とは、酸化物半導体層４０６を、その断面に垂直な方向から観察した際に、当該酸化物半導体層の側面と底面がなす傾斜角を示す。
【０１５１】
酸化物半導体層４０６の側面をテーパ形状とすることで、ソース電極層４１０ａ、及びドレイン電極層４１０ｂとなる導電膜を、被覆性よく形成することができる。また、酸化物半導体層４０６の側面がテーパ形状を有することで、酸化物半導体層４０６の側面から酸素が脱離することで生じうる酸素欠損の発生を抑制し、トランジスタ４４０のリーク電流の発生を低減することができる。
【０１５２】
また、酸化物半導体層４０６の側面をテーパ形状とすることで、酸化物半導体層４０６と、ソース電極層４１０ａ、またはドレイン電極層４１０ｂとの接触面積を拡大することができるため、コンタクト抵抗を低減させることができる。また、酸化物半導体層４０６の側面をテーパ形状とすることで、ソース電極層４１０ａ、及びドレイン電極層４１０ｂの側面は、逆テーパ形状となる。酸化物半導体層４０６、ソース電極層４１０ａ、およびドレイン電極層４１０ｂを、上述した形状とすることで、ソース−ドレイン間に電界を与えた際に、酸化物半導体層４０６への電界の集中を緩和することができる。
【０１５３】
また、トランジスタ４４０において導電性を有する側壁層を設けない場合、Ｌｏｖ領域の形成のためには線幅の細い酸化物半導体層と線幅の細いゲート電極層との精密なアライメントが要求され、トランジスタの微細化に伴ってその要求精度はより高くなる。しかしながら、本実施の形態で示すトランジスタ４４０は、チャネル長方向の断面において、ゲート電極層４１４の側面に、導電性を有する側壁層４１６ａ、及び側壁層４１６ｂが設けられているため、該側壁層４１６ａ、及び側壁層４１６ｂと、ソース電極層４１０ａ、またはドレイン電極層４１０ｂとが重畳する領域も実質的にＬｏｖ領域として機能することが可能である。したがって、Ｌｏｖ領域を形成する際のアライメントの自由度を向上させることができ、歩留まりよく、オン電流の低下を抑制したトランジスタ４４０を提供することが可能となる。
【０１５４】
また、島状の酸化物半導体層４０６のチャネル長方向の長さを、ゲート電極層４１４のチャネル長方向の長さよりも長くすることで、ゲート電極層４０１を形成するためのアライメントの自由度をより向上させることができる。
【０１５５】
また、酸化物半導体層４０６は、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜であることが好ましい。ＣＡＡＣ−ＯＳ膜の詳細については、実施の形態１に記載の内容を参酌することで形成することができる。
【０１５６】
なお、その他の構成要素の詳細については、後述するトランジスタ４４０の作製工程において、図５、及び図６を用いて説明する。
【０１５７】
〈トランジスタ４４０の作製工程の例〉
以下、図５、及び図６を用いて、本実施の形態に示すトランジスタ４４０の作製工程の例について説明する。
【０１５８】
まず、基板４０２上に、下地絶縁層４０４を形成する。基板４０２、及び下地絶縁層４０４としては、実施の形態１に記載した構成と、同様の構成とすることで形成することができる。
【０１５９】
次に、下地絶縁層４０４上に酸化物半導体層４０５、および保護層４６７を成膜する（図５（Ａ）参照）。酸化物半導体層４０５と、保護層４６７は、真空中で連続して形成することが好ましい。酸化物半導体層４０５と、保護層４６７を真空中で連続して形成することで、酸化物半導体層４０５と、保護層４６７との界面の不純物を低減できるため好ましい。
【０１６０】
また、酸化物半導体層４０５の膜厚は、例えば、３ｎｍ乃至３０ｎｍ、好ましくは５ｎｍ乃至２０ｎｍとする。また、保護層４６７の膜厚は、例えば３ｎｍ乃至４０ｎｍ、好ましくは５ｎｍ乃至２０ｎｍとする。
【０１６１】
保護層４６７に用いることのできる材料については、特に限定されない。例えば、絶縁性を有する材料として、酸化シリコン、酸化ガリウム、酸化アルミニウム、窒化シリコン、酸化窒化シリコン、酸化窒化アルミニウム、または窒化酸化シリコン等を用いることができる。また、導電性を有する材料として、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。保護層４６７に用いることのできる材料については、ソース電極層及び、ドレイン電極層を形成するために行うＣＭＰ処理時に消失しない材料を実施者が適宜選択することができる。
【０１６２】
次に、酸化物半導体層４０５、及び保護層４６７を、フォトリソグラフィ工程、及びエッチング工程により加工して、島状の酸化物半導体層４０６、及びチャネル保護層４６８を形成する。ここで、島状の酸化物半導体層４０６、及びチャネル保護層４６８への加工に用いるマスクは、フォトリソグラフィ法などによって形成されたマスクに、スリミング処理を行って、より微細なパターンを有するマスクとすることが好ましい。スリミング処理としては、例えば、ラジカル状態の酸素（酸素ラジカル）などを用いるアッシング処理を適用することができる。マスクにアッシング処理を施しながら酸化物半導体層４０５をエッチングすることで、側面にテーパ形状を有する酸化物半導体層４０６とすることができる。ただし、スリミング処理はフォトリソグラフィ法などによって形成されたマスクをより微細なパターンに加工できる処理であれば、アッシング処理に限定する必要はない。また、スリミング処理によって形成されるマスクによってトランジスタのチャネル長（Ｌ）が決定されることになるため、当該スリミング処理としては制御性の良好な処理を適用することができる。
【０１６３】
スリミング処理の結果、フォトリソグラフィ法などによって形成されたマスクを、露光装置の解像限界以下、好ましくは１／２以下、より好ましくは１／３以下の線幅まで微細化することが可能である。例えば、線幅は、３０ｎｍ以上２０００ｎｍ以下、好ましくは５０ｎｍ以上３５０ｎｍ以下とすることができる。これにより、トランジスタのさらなる微細化を達成することができる。
【０１６４】
また、島状の酸化物半導体層４０６、及びチャネル保護層４６８の形成方法に特に限定はないが、好ましくは、ドライエッチング法を用い、一括してエッチングすることが好ましい。ドライエッチング法を用い、一括してエッチングすることで、作製工程を短縮できるため好適である。
【０１６５】
また、本実施の形態において、チャネル保護層４６８は、後に行うＣＭＰ処理時の保護膜として機能し、ＣＭＰ処理のあとに除去する。そのため、チャネル保護層４６８に用いることの出来る材料の選択性が広く、例えば、スパッタリング法、またはＣＶＤ法により形成された導電膜、または絶縁膜等を用いることができる。
【０１６６】
また、酸化物半導体層４０６としては、実施の形態１に記載した構成と、同様の構成とすることで形成することができる。
【０１６７】
次に、島状の酸化物半導体層４０６、及びチャネル保護層４６８上に、ソース電極層、及びドレイン電極層（これと同じ層で形成される配線を含む）となる導電膜４０９を成膜する（図５（Ｃ）参照）。
【０１６８】
導電膜４０９としては、実施の形態１に記載した構成と、同様の構成とすることで形成することができる。
【０１６９】
次に、導電膜４０９に研磨（切削、研削）処理を行い、チャネル保護層４６８が露出するように導電膜４０９の一部を除去する。該研磨処理によって、酸化物半導体層４０６、及びチャネル保護層４６８と重畳する領域の導電膜４０９が除去され、該領域に開口を有する導電膜４０９ａが形成される（図５（Ｄ）参照）。
【０１７０】
研磨（切削、研削）方法としては化学的機械研磨（ＣＭＰ）処理を好適に用いることができる。本実施の形態では、ＣＭＰ処理によって酸化物半導体層４０６、及びチャネル保護層４６８と重畳する領域の導電膜４０９を除去する。
【０１７１】
なお、ＣＭＰ処理は、１回のみ行ってもよいし、複数回行ってもよい。複数回に分けてＣＭＰ処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ研磨を行うことが好ましい。このように研磨レートの異なる研磨を組み合わせることによって、被研磨面の平坦性をより向上させることができる。
【０１７２】
なお、本実施の形態では、酸化物半導体層４０６、及びチャネル保護層４６８と重畳する領域の導電膜４０９の除去にＣＭＰ処理を用いたが、他の研磨（研削、切削）処理を用いてもよい。または、ＣＭＰ処理等の研磨処理と、エッチング（ドライエッチング、ウェットエッチング）処理や、プラズマ処理などを組み合わせてもよい。例えば、ＣＭＰ処理後、ドライエッチング処理やプラズマ処理（逆スパッタリングなど）を行い、処理表面の平坦性向上を図ってもよい。研磨処理に、エッチング処理、プラズマ処理などを組み合わせて行う場合、工程順は特に限定されず、導電膜４０９の材料、膜厚、及び表面の凹凸状態に合わせて適宜設定すればよい。
【０１７３】
また、本実施の形態においては、導電膜４０９ａの上端部は、チャネル保護層４６８の上端部と概略一致している。但し、導電膜４０９ａ（または、導電膜４０９ａを加工して形成されるソース電極層４１０ａ、及びドレイン電極層４１０ｂ）の形状は、導電膜４０９を除去する研磨処理の条件によって異なる。例えば、導電膜４０９ａは、チャネル保護層４６８の表面より膜厚方向に後退した形状となる場合がある。
【０１７４】
次に、チャネル保護層４６８を除去し、続けて、導電膜４０９ａをフォトリソグラフィ工程により加工して、ソース電極層４１０ａ、及びドレイン電極層４１０ｂ（これと同じ層で形成される配線を含む）を形成する（図６（Ａ）参照）。
【０１７５】
チャネル保護層４６８の除去方法に特に限定は無いが、ドライエッチング、またはウェットエッチングを用いることができる。チャネル保護層４６８を除去する際に、酸化物半導体層４０６に損傷を与えないような条件とすることが望ましい。また、図６（Ａ）に示すように、チャネル保護層４６８を除去した段階で、酸化物半導体層４０６の上面は、ソース電極層４１０ａ、及びドレイン電極層４１０ｂの上面よりも低い位置となる。すなわち、酸化物半導体層４０６は、ソース電極層４１０ａ、及びドレイン電極層４１０ｂよりも膜厚が薄くなる。
【０１７６】
また、ソース電極層４１０ａ、及びドレイン電極層４１０ｂの膜厚は、例えば、３ｎｍ乃至３０ｎｍ、好ましくは５ｎｍ乃至２０ｎｍとする。
【０１７７】
本実施の形態では、導電膜４０９を成膜し、研磨処理によって酸化物半導体層４０６、及びチャネル保護層４６８と重畳する領域の導電膜４０９を除去した後に、選択的にエッチング処理してソース電極層４１０ａ、及びドレイン電極層４１０ｂへと加工する方法を示したが、本発明の実施の形態はこれに限られない。成膜後の導電膜４１０を選択的にエッチング処理して加工したのち、研磨処理によって酸化物半導体層４０６、及びチャネル保護層４６８と重畳する領域の導電膜４０９を除去することで、ソース電極層４１０ａ、及びドレイン電極層４１０ｂを形成してもよい。但し、研磨処理に先立ってエッチング処理を行う場合には、エッチング処理によって酸化物半導体層４０６、及びチャネル保護層４６８と重畳する領域の導電膜４０９は除去しないものとする。
【０１７８】
また、本実施の形態では、チャネル保護層４６８を除去した後、導電膜４０９ａを加工して、ソース電極層４１０ａ、及びドレイン電極層４１０ｂを形成する方法を示したが、本発明の実施の形態は、これに限られない。例えば、導電膜４０９ａを加工して、ソース電極層４１０ａ、及びドレイン電極層４１０ｂを形成した後、チャネル保護層４６８を除去してもよい。ソース電極層４１０ａ、及びドレイン電極層４１０ｂを形成した後に、チャネル保護層４６８を除去することで、酸化物半導体層４０６は、ソース電極層４１０ａ、及びドレイン電極層４１０ｂを形成する際に使用するエッチングガス（例えば、塩素など）により、表面を曝されないため、好適である。
【０１７９】
また、本実施の形態で示すトランジスタの作製方法では、ソース電極層４１０ａ、及びドレイン電極層４１０ｂを形成する際に、酸化物半導体層４０６、及びチャネル保護層４６８と重畳する領域の導電膜４０９を除去する工程において、レジストマスクを用いたエッチング処理を用いないため、ソース電極層４１０ａ、及びドレイン電極層４１０ｂのチャネル長方向の幅が微細化されている場合でも精密な加工を正確に行うことができる。よって、半導体装置の作製工程において、形状や特性のばらつきの少ない微細な構造を有するトランジスタを、歩留まりよく作製することができる。
【０１８０】
次に、酸化物半導体層４０６、ソース電極層４１０ａ、及びドレイン電極層４１０ｂ上にゲート絶縁層４１２を形成する。ゲート絶縁層４１２としては、実施の形態１に記載した構成と、同様の構成とすることで形成することができる。
【０１８１】
なお、ゲート絶縁層４１２が厚いほど短チャネル効果が顕著となり、例えば、ｎチャネル型のトランジスタの場合、しきい値電圧がマイナス側へ変動しやすい傾向となる。しかしながら、本実施の形態のトランジスタの作製方法においては、酸化物半導体層４０６上のチャネル保護層４６８が除去されている。また、ソース電極層４１０ａ、及びドレイン電極層４１０ｂの上面が研磨処理によって平坦化されているため、膜厚の薄いゲート絶縁層４１２を被覆性よく形成することができる。
【０１８２】
また、下地絶縁層４０４と同様に、ゲート絶縁層４１２は酸素過剰領域を有すると、ゲート絶縁層４１２に含まれる過剰な酸素によって、酸化物半導体層４０６の酸素欠損を補填することが可能であるため好ましい。ゲート絶縁層４１２が積層構造の場合は、少なくとも酸化物半導体層４０６と接する層において酸素過剰領域を有することが好ましい。ゲート絶縁層４１２に酸素過剰領域を設けるには、例えば、酸素雰囲気下にてゲート絶縁層４１２を成膜すればよい。または、成膜後のゲート絶縁層４１２に、酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を導入して、酸素過剰領域を形成しても良い。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、プラズマ処理などを用いることができる。
【０１８３】
次に、ゲート絶縁層４１２を介して島状の酸化物半導体層４０６と重畳する領域にゲート電極層４１４を形成する（図６（Ｂ）参照）。ゲート電極層４１４としては、実施の形態１に記載した構成と、同様の構成とすることで形成することができる。
【０１８４】
次に、ゲート電極層４１４、及びゲート絶縁層４１２上に導電膜を成膜し、当該導電膜をエッチングして側壁層４１６ａ、及び側壁層４１６ｂを形成する（図６（Ｃ）参照）。側壁層４１６ａ、及び側壁層４１６ｂとしては、実施の形態１に記載した構成と、同様の構成とすることで形成することができる。
【０１８５】
次に、ゲート絶縁層４１２、ゲート電極層４１４、側壁層４１６ａ、及び側壁層４１６ｂ上に絶縁層４１８、及び絶縁層４２０を形成する。絶縁層４１８、及び絶縁層４２０としては、実施の形態１に記載した構成と、同様の構成とすることで形成することができる。
【０１８６】
次に、絶縁層４２０、絶縁層４１８、及びゲート絶縁層４１２に、ソース電極層４１０ａ、またはドレイン電極層４１０ｂに達する開口を形成し、開口に配線層４２２ａ、及び配線層４２２ｂを形成する（図６（Ｄ）参照）。配線層４２２ａ、及び配線層４２２ｂとしては、実施の形態１に記載した構成と、同様の構成とすることで形成することができる。
【０１８７】
以上の工程によって、本実施の形態のトランジスタ４４０が形成される。
【０１８８】
本実施の形態に示すトランジスタは、作製工程において、酸化物半導体層上に、チャネル保護層を有する。このような構成とすることで、酸化物半導体層の損傷、または膜減りを抑制し、歩留まりよくトランジスタを作製することができる。
【０１８９】
このように、開示する発明の一態様では、微細化に伴う問題点を解消することができるため、結果として、トランジスタサイズを十分に小さくすることが可能になる。トランジスタサイズを十分に小さくすることで、半導体装置の占める面積が小さくなるため、半導体装置の取り数が増大する。これにより、半導体装置あたりの製造コストは抑制される。また、半導体装置が小型化されるため、同程度の大きさでさらに機能が高められた半導体装置を実現することができる。つまり、開示する発明の一態様により酸化物半導体を用いたトランジスタの微細化が達成されることで、これに付随する様々な効果を得ることが可能である。
【０１９０】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１９１】
（実施の形態３）
本実施の形態においては、実施の形態１の図１に示した半導体装置、及び実施の形態２の図４に示した半導体装置の変形例について、図７、及び図８を用いて説明を行う。なお、図１、及び図４で示した符号については、同様の符号を用い、その繰り返しの説明は省略する。
【０１９２】
〈半導体装置の構成例（変形例２）〉
図７（Ａ）、及び図７（Ｂ）に半導体装置の例としてトランジスタ４５０の平面図、及び断面図を示す。図７（Ａ）は、トランジスタ４５０の平面図であり、図７（Ｂ）は、図７（Ａ）のＸ３−Ｙ３における断面図に相当する。なお、図７（Ａ）では、煩雑になることを避けるため、トランジスタ４５０の構成要素の一部（例えば、絶縁層４２０）を省略して図示している。
【０１９３】
図７（Ａ）、及び図７（Ｂ）に示すトランジスタ４５０は、基板４０２上に、下地絶縁層４０４と、ソース電極層４１０ａ、及びドレイン電極層４１０ｂと、チャネル長方向の断面において、一方の側面がソース電極層４１０ａと接し、他方の側面がドレイン電極層４１０ｂと接する酸化物半導体層４０６と、酸化物半導体層４０６の上面と接するチャネル保護層４０８と、チャネル保護層４０８、ソース電極層４１０ａ、及びドレイン電極層４１０ｂの上面と接するゲート絶縁層４１２と、チャネル保護層４０８、及びゲート絶縁層４１２を介して酸化物半導体層４０６と重畳する領域に設けられたゲート電極層４１４と、チャネル長方向の断面において、ゲート電極層４１４の一方の側面と接する第１の側壁層４１６ａと、ゲート電極層４１４の他方の側面と接する第２の側壁層４１６ｂと、を含んで構成される。
【０１９４】
なお、図７に示すトランジスタ４５０において、実施の形態１の図１に示すトランジスタ４３０との相違は、酸化物半導体層４０６の構成である。トランジスタ４５０において、酸化物半導体層４０６は、一対の不純物領域（第１の不純物領域４０６ａ、及び第２の不純物領域４０６ｂ）と、一対の不純物領域間に形成されたチャネル形成領域４０６ｃと、を有する。
【０１９５】
〈半導体装置の構成例（変形例３）〉
図８（Ａ）、及び図８（Ｂ）に半導体装置の例としてトランジスタ４６０の平面図、及び断面図を示す。図８（Ａ）は、トランジスタ４６０の平面図であり、図８（Ｂ）は、図８（Ａ）のＸ４−Ｙ４における断面図に相当する。なお、図８（Ａ）では、煩雑になることを避けるため、トランジスタ４５０の構成要素の一部（例えば、絶縁層４２０）を省略して図示している。
【０１９６】
図８（Ａ）、及び図８（Ｂ）に示すトランジスタ４６０は、基板４０２上に、下地絶縁層４０４と、ソース電極層４１０ａ、及びドレイン電極層４１０ｂと、チャネル長方向の断面において、一方の側面がソース電極層４１０ａと接し、他方の側面がドレイン電極層４１０ｂと接する酸化物半導体層４０６と、酸化物半導体層４０６の上面と接し、ソース電極層４１０ａ、及びドレイン電極層４１０ｂを覆うゲート絶縁層４１２と、ゲート絶縁層４１２を介して酸化物半導体層４０６と重畳する領域に設けられたゲート電極層４１４と、チャネル長方向の断面において、ゲート電極層４１４の一方の側面と接する第１の側壁層４１６ａと、ゲート電極層４１４の他方の側面と接する第２の側壁層４１６ｂと、を含んで構成される。
【０１９７】
なお、図８に示すトランジスタ４６０において、実施の形態２の図４に示すトランジスタ４４０との相違は、酸化物半導体層４０６の構成である。トランジスタ４６０において、酸化物半導体層４０６は、一対の不純物領域（第１の不純物領域４０６ａ、及び第２の不純物領域４０６ｂ）と、一対の不純物領域間に形成されたチャネル形成領域４０６ｃと、を有する。
【０１９８】
本実施の形態で示すトランジスタ４５０、及びトランジスタ４６０に示すように、酸化物半導体層４０６に一対の不純物領域（第１の不純物領域４０６ａ、及び第２の不純物領域４０６ｂ）と、を有することで、トランジスタのチャネル長を縮小することができる。
【０１９９】
また、本実施の形態で示すトランジスタ４５０、及びトランジスタ４６０は、チャネル長方向の断面において、一対の不純物領域、及びチャネル形成領域を含む酸化物半導体層４０６と、酸化物半導体層４０６の不純物領域と接するソース電極層４１０ａ、及びドレイン電極層４１０ｂと、を有する。これによって酸化物半導体層４０６とソース電極層４１０ａ、またはドレイン電極層４１０ｂとのコンタクト抵抗を低減することができ、オン特性（例えば、オン電流、または電界効果移動度）が高く、高速動作、高速応答が可能なトランジスタとすることができる。
【０２００】
一対の不純物領域（第１の不純物領域４０６ａ、及び第２の不純物領域４０６ｂ）の形成方法としては、例えば、ゲート電極層４１４を形成後、当該ゲート電極層４１４をマスクとして酸化物半導体層４０６へドーパントを導入して、自己整合的に第１の不純物領域４０６ａ、及び第２の不純物領域４０６ｂを形成することができる。
【０２０１】
なお、ドーパントは、酸化物半導体層４０６の導電率を変化させる不純物である。ドーパントとしては、１５族元素（代表的にはリン（Ｐ）、砒素（Ａｓ）、およびアンチモン（Ｓｂ））、ホウ素（Ｂ）、アルミニウム（Ａｌ）、窒素（Ｎ）、アルゴン（Ａｒ）、ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、インジウム（Ｉｎ）、フッ素（Ｆ）、塩素（Ｃｌ）、チタン（Ｔｉ）、及び亜鉛（Ｚｎ）のいずれかから選択される一以上を用いることができる。また、ドーパントの導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。
【０２０２】
このように、ゲート電極層４１４をマスクとしてドーパントを導入することで、チャネル長方向の断面において、チャネル形成領域の長さを縮小することができる。よって、微細化されたトランジスタ４５０、及びトランジスタ４６０とすることができる。
【０２０３】
なお、図１、または図２に示すトランジスタ４３０、またはトランジスタ４４０のように、酸化物半導体層４０６に不純物領域を設けない構成とする場合、チャネル長方向の断面において、ゲート電極層４１４の幅を拡大してＬｏｖ領域を設けることも可能である。但し、ゲート電極層４１４とソース電極層４１０ａ、またはドレイン電極層４１０ｂとのオーバーラップ長（Ｌｏｖ領域の幅）が大きいと、当該領域に生じる寄生容量が拡大してしまう。本実施の形態では、ゲート電極層４１４を微細化し、導電性の側壁層４１６ａ、及び側壁層４１６ｂをゲート電極層４１４に接して自己整合的に設けるため、微細なＬｏｖ領域を精度よく形成することができる。
【０２０４】
本実施の形態に示すトランジスタは、作製工程において、酸化物半導体層上に、チャネル保護層を有する。このような構成とすることで、酸化物半導体層の損傷、または膜減りを抑制し、歩留まりよくトランジスタを作製することができる。
【０２０５】
このように、開示する発明の一態様では、微細化に伴う問題点を解消することができるため、結果として、トランジスタサイズを十分に小さくすることが可能になる。トランジスタサイズを十分に小さくすることで、半導体装置の占める面積が小さくなるため、半導体装置の取り数が増大する。これにより、半導体装置あたりの製造コストは抑制される。また、半導体装置が小型化されるため、同程度の大きさでさらに機能が高められた半導体装置を実現することができる。また、チャネル長の縮小による、動作の高速化、低消費電力化などの効果を得ることもできる。つまり、開示する発明の一態様により酸化物半導体を用いたトランジスタの微細化が達成されることで、これに付随する様々な効果を得ることが可能である。
【０２０６】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２０７】
（実施の形態４）
本実施の形態では、本明細書に示すトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置の一例を、図面を用いて説明する。
【０２０８】
図９は、半導体装置の構成の一例である。図９（Ａ）に、半導体装置の断面図を、図９（Ｂ）に半導体装置の平面図を、図９（Ｃ）に半導体装置の回路図をそれぞれ示す。ここで、図９（Ａ）は、図９（Ｂ）のＣ１−Ｃ２、及びＤ１−Ｄ２における断面に相当する。
【０２０９】
図９（Ａ）、及び図９（Ｂ）に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ１６０を有し、上部に第２の半導体材料を用いたトランジスタ１６２を有するものである。トランジスタ１６２としては、実施の形態１で示すトランジスタ４３０の構造を適用する例である。
【０２１０】
ここで、第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコンなど）とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
【０２１１】
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明するが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、情報を保持するために酸化物半導体を用いた実施の形態１に示すようなトランジスタをトランジスタ１６２として用いる他、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
【０２１２】
図９（Ａ）におけるトランジスタ１６０は、半導体材料（例えば、シリコンなど）を含む基板１００に設けられたチャネル形成領域１１６と、チャネル形成領域１１６を挟むように設けられた不純物領域１２０と、不純物領域１２０に接する金属間化合物領域１２４と、チャネル形成領域１１６上に設けられたゲート絶縁層１０８と、ゲート絶縁層１０８上に設けられたゲート電極層１１０と、を有する。なお、図において、明示的にはソース電極層やドレイン電極層を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極層やドレイン電極層と表現することがある。つまり、本明細書において、ソース電極層との記載には、ソース領域が含まれうる。
【０２１３】
基板１００上にはトランジスタ１６０を囲むように素子分離絶縁層１０６が設けられており、トランジスタ１６０を覆うように絶縁層１２８、及び絶縁層１３０が設けられている。なお、トランジスタ１６０において、ゲート電極層１１０の側面に側壁絶縁層（サイドウォール絶縁層）を設け、不純物濃度が異なる領域を含む不純物領域１２０としてもよい。
【０２１４】
単結晶半導体基板を用いたトランジスタ１６０は、高速動作が可能である。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。本実施の形態では、トランジスタ１６０を覆うように絶縁膜を２層形成する。但し絶縁膜は、単層としてもよいし、３層以上の積層としてもよい。トランジスタ１６２および容量素子１６４の形成前の処理として、トランジスタ１６０上に形成された絶縁膜にＣＭＰ処理を施して、平坦化した絶縁層１２８、絶縁層１３０を形成し、同時にゲート電極層１１０の上面を露出させる。
【０２１５】
絶縁層１２８、絶縁層１３０は、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、窒化シリコン膜、窒化アルミニウム膜、窒化酸化シリコン膜、窒化酸化アルミニウム膜などの無機絶縁膜を用いることができる。絶縁層１２８、絶縁層１３０は、プラズマＣＶＤ法、またはスパッタリング法等を用いて形成することができる。
【０２１６】
また、ポリイミド、アクリル樹脂、ベンゾシクロブテン系樹脂、等の有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）等を用いることができる。有機材料を用いる場合、スピンコート法、印刷法などの湿式法によって絶縁層１２８、絶縁層１３０を形成してもよい。
【０２１７】
なお、本実施の形態において、絶縁層１２８として窒化シリコン膜を用い、絶縁層１３０として酸化シリコン膜を用いる。
【０２１８】
絶縁層１３０表面において、酸化物半導体層１４４の形成領域に、平坦化処理を行うことが好ましい。本実施の形態では、研磨処理（例えばＣＭＰ処理）により十分に平坦化した（好ましくは絶縁層１３０表面の平均面粗さは０．１５ｎｍ以下）絶縁層１３０上に酸化物半導体層１４４を形成する。
【０２１９】
図９（Ａ）に示すトランジスタ１６２は、酸化物半導体をチャネル形成領域に用いたトランジスタである。ここで、トランジスタ１６２に含まれる酸化物半導体層１４４は、高純度化されたものであることが望ましい。高純度化された酸化物半導体を用いることで、極めて優れたオフ特性のトランジスタ１６２を得ることができる。
【０２２０】
トランジスタ１６２は、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することができる。
【０２２１】
トランジスタ１６２は、酸化物半導体層１４４上に、チャネル保護層１４５を有する。チャネル保護層１４５は、作製工程において、酸化物半導体層１４４を保護する機能を有する。また、チャネル保護層１４５は、トランジスタ１６２のゲート絶縁層の一部としての機能も有する。このような構成とすることで、酸化物半導体層１４４の損傷、または膜減りが抑制されている。したがって、微細化に伴う問題点を解消することができるため、結果として、トランジスタ１６２のサイズを十分に小さくすることが可能になる。
【０２２２】
また、トランジスタ１６２は、チャネル長方向の断面において、ゲート電極層１４８の側面に導電性を有する側壁層１３７ａ、及び側壁層１３７ｂを含むことで、当該導電性を有する側壁層１３７ａ、及び側壁層１３７ｂがゲート絶縁層１４６を介して電極層１４２ａ、または電極層１４２ｂと重畳するため、実質的にＬｏｖ領域を有するトランジスタとすることができ、トランジスタ１６２のオン電流の低下を抑制することが可能となる。
【０２２３】
トランジスタ１６２上には、絶縁層１３２、絶縁層１３５、及び絶縁層１５０が単層または積層で設けられている。本実施の形態では、絶縁層１３２、及び絶縁層１５０として、酸化アルミニウム膜を用いる。酸化アルミニウム膜を高密度（膜密度３．２ｇ／ｃｍ３以上、好ましくは３．６ｇ／ｃｍ３以上）とすることによって、トランジスタ１６２に安定な電気特性を付与することができる。
【０２２４】
また、ゲート絶縁層１４６を介して、トランジスタ１６２の電極層１４２ａと重畳する領域には、導電膜１５３が設けられており、電極層１４２ａと、ゲート絶縁層１４６と、導電膜１５３とによって、容量素子１６４が構成される。すなわち、トランジスタ１６２の電極層１４２ａは、容量素子１６４の一方の電極として機能し、導電膜１５３は、容量素子１６４の他方の電極として機能する。なお、容量が不要の場合には、容量素子１６４を設けない構成とすることもできる。また、容量素子１６４は、別途、トランジスタ１６２の上方に設けてもよい。
【０２２５】
本実施の形態において、導電膜１５３は、トランジスタ１６２のゲート電極層１４８と同一の作製工程によって形成することができる。なお、ゲート電極層１４８の側面に側壁層１３７ａ及び側壁層１３７ｂを形成する工程において、導電膜１５３の側面にも同様に側壁層を設けてもよい。
【０２２６】
絶縁層１５０上には、トランジスタ１６２と、他のトランジスタを接続するための配線１５６が設けられている。配線１５６は、絶縁層１５０、絶縁層１３５、絶縁層１３２、及びゲート絶縁層１４６などに形成された開口に形成された電極層１３６を介して電極層１４２ｂと電気的に接続される。
【０２２７】
図９（Ａ）、及び図９（Ｂ）において、トランジスタ１６０と、トランジスタ１６２とは、少なくとも一部が重畳するように設けられており、トランジスタ１６０のソース領域またはドレイン領域と酸化物半導体層１４４の一部が重畳するように設けられているのが好ましい。また、トランジスタ１６２、及び容量素子１６４が、トランジスタ１６０の少なくとも一部と重畳するように設けられている。例えば、容量素子１６４の導電膜１５３は、トランジスタ１６０のゲート電極層１１０と少なくとも一部が重畳して設けられている。このような平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。
【０２２８】
なお、電極層１４２ｂ、及び配線１５６の電気的接続は、電極層１３６を設けずに電極層１４２ｂ及び配線１５６を直接接触させて行ってもよい。また、間に介する電極層は、複数でもよい。
【０２２９】
次に、図９（Ａ）、及び図９（Ｂ）に対応する回路構成の一例を図９（Ｃ）に示す。
【０２３０】
図９（Ｃ）において、第１の配線（１ｓｔ Ｌｉｎｅ）とトランジスタ１６０のソース電極層、またはドレイン電極層の一方とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ）とトランジスタ１６０のソース電極層、またはドレイン電極層の他方とは、電気的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ）とトランジスタ１６２のソース電極層またはドレイン電極層の一方とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ）と、トランジスタ１６２のゲート電極層とは、電気的に接続されている。そして、トランジスタ１６０のゲート電極層と、トランジスタ１６２のソース電極層またはドレイン電極層の他方は、容量素子１６４の電極の一方と電気的に接続され、第５の配線（５ｔｈ Ｌｉｎｅ）と、容量素子１６４の電極の他方は電気的に接続されている。
【０２３１】
図９（Ｃ）に示す半導体装置では、トランジスタ１６０のゲート電極層の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
【０２３２】
情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位が、トランジスタ１６０のゲート電極層、および容量素子１６４に与えられる。すなわち、トランジスタ１６０のゲート電極層には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電極層に与えられた電荷が保持される（保持）。
【０２３３】
トランジスタ１６２のオフ電流は極めて小さいため、トランジスタ１６０のゲート電極層の電荷は長時間にわたって保持される。
【０２３４】
次に情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ１６０のゲート電極層に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジスタ１６０をｎチャネル型とすると、トランジスタ１６０のゲート電極層にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ１６０のゲート電極層にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ１６０を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、トランジスタ１６０のゲート電極層に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ１６０は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ１６０は「オフ状態」のままである。このため、第２の配線の電位を見ることで、保持されている情報を読み出すことができる。
【０２３５】
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極層の状態にかかわらずトランジスタ１６０が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を第５の配線に与えればよい。または、ゲート電極層の状態にかかわらずトランジスタ１６０が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。
【０２３６】
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。
【０２３７】
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。
【０２３８】
以上のように、微細化及び高集積化を実現し、かつ高い電気的特性を付与された半導体装置、及び該半導体装置の作製方法を提供することができる。
【０２３９】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２４０】
（実施の形態５）
本実施の形態においては、実施の形態１に示すトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置について、実施の形態４に示した構成と異なる構成について、図１０、及び図１１を用いて説明を行う。
【０２４１】
図１０（Ａ）は、半導体装置の回路構成の一例を示し、図１０（Ｂ）は半導体装置の一例を示す概念図である。まず、図１０（Ａ）に示す半導体装置について説明を行い、続けて図１０（Ｂ）に示す半導体装置について、以下説明を行う。
【０２４２】
図１０（Ａ）に示す半導体装置において、ビット線ＢＬとトランジスタ１６２のソース電極層、またはドレイン電極層の一方とは電気的に接続され、ワード線ＷＬとトランジスタ１６２のゲート電極層とは電気的に接続され、トランジスタ１６２のソース電極層、またはドレイン電極層の他方と容量素子２５４の第１の端子とは電気的に接続されている。
【０２４３】
次に、図１０（Ａ）に示す半導体装置（メモリセル２５０）に、情報の書き込みおよび保持を行う場合について説明する。
【０２４４】
まず、ワード線ＷＬの電位を、トランジスタ１６２がオン状態となる電位として、トランジスタ１６２をオン状態とする。これにより、ビット線ＢＬの電位が、容量素子２５４の第１の端子に与えられる（書き込み）。その後、ワード線ＷＬの電位を、トランジスタ１６２がオフ状態となる電位として、トランジスタ１６２をオフ状態とすることにより、容量素子２５４の第１の端子の電位が保持される（保持）。
【０２４５】
酸化物半導体を用いたトランジスタ１６２は、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ１６２をオフ状態とすることで、容量素子２５４の第１の端子の電位（あるいは、容量素子２５４に蓄積された電荷）を極めて長時間にわたって保持することが可能である。
【０２４６】
次に、情報の読み出しについて説明する。トランジスタ１６２がオン状態となると、浮遊状態であるビット線ＢＬと容量素子２５４とが導通し、ビット線ＢＬと容量素子２５４の間で電荷が再分配される。その結果、ビット線ＢＬの電位が変化する。ビット線ＢＬの電位の変化量は、容量素子２５４の第１の端子の電位（あるいは容量素子２５４に蓄積された電荷）によって、異なる値をとる。
【０２４７】
例えば、容量素子２５４の第１の端子の電位をＶ、容量素子２５４の容量をＣ、ビット線ＢＬが有する容量成分（以下、ビット線容量とも呼ぶ）をＣＢ、電荷が再分配される前のビット線ＢＬの電位をＶＢ０とすると、電荷が再分配された後のビット線ＢＬの電位は、（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。従って、メモリセル２５０の状態として、容量素子２５４の第１の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとすると、電位Ｖ１を保持している場合のビット線ＢＬの電位（＝ＣＢ×ＶＢ０＋Ｃ×Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合のビット線ＢＬの電位（＝ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
【０２４８】
そして、ビット線ＢＬの電位を所定の電位と比較することで、情報を読み出すことができる。
【０２４９】
このように、図１０（Ａ）に示す半導体装置は、トランジスタ１６２のオフ電流が極めて小さいという特徴から、容量素子２５４に蓄積された電荷は長時間にわたって保持することができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。
【０２５０】
次に、図１０（Ｂ）に示す半導体装置について、説明を行う。
【０２５１】
図１０（Ｂ）に示す半導体装置は、上部に記憶回路として、図１０（Ａ）に示したメモリセル２５０の構成を含むメモリセルアレイ２５１ａと、メモリセルアレイ２５１ｂと、を有する。なお、ここでは複数のメモリセルアレイ（メモリセルアレイ２５１ａ、及びメモリセルアレイ２５１ｂ）をメモリセルアレイ２５１と記載する。
【０２５２】
また、図１０（Ｂ）に示す半導体装置は、下部にメモリセルアレイ２５１を動作させるために必要な周辺回路２５３を有する。なお、周辺回路２５３は、メモリセルアレイ２５１と電気的に接続されている。
【０２５３】
図１０（Ｂ）に示した構成とすることにより、周辺回路２５３をメモリセルアレイ２５１（メモリセルアレイ２５１ａ、及びメモリセルアレイ２５１ｂ）の直下に設けることができるため半導体装置の小型化を図ることができる。
【０２５４】
周辺回路２５３に設けられるトランジスタは、トランジスタ１６２とは異なる半導体材料を用いるのがより好ましい。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、十分な高速動作が可能である。したがって、該トランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。
【０２５５】
なお、図１０（Ｂ）に示した半導体装置では、メモリセルアレイ２５１（メモリセルアレイ２５１ａと、メモリセルアレイ２５１ｂが積層された構成）を例示したが、積層するメモリセルアレイの数はこれに限定されない。３つ以上のメモリセルアレイを積層する構成としても良い。
【０２５６】
次に、図１０（Ａ）に示したメモリセル２５０の具体的な構成について図１１を用いて説明を行う。
【０２５７】
図１１は、メモリセル２５０の構成の一例である。図１１（Ａ）に、メモリセル２５０の断面図を、図１１（Ｂ）にメモリセル２５０の平面図をそれぞれ示す。ここで、図１１（Ａ）は、図１１（Ｂ）のＦ１−Ｆ２、及びＧ１−Ｇ２における断面に相当する。
【０２５８】
図１１（Ａ）、及び図１１（Ｂ）に示すトランジスタ１６２は、実施の形態１で示した構成と同一の構成とすることができる。
【０２５９】
トランジスタ１６２は、チャネル長方向の断面において、ゲート電極層１４８の側面に導電性を有する側壁層１３７ａ、及び側壁層１３７ｂを含むことで、当該導電性を有する側壁層１３７ａ、及び側壁層１３７ｂがゲート絶縁層１４６を介して電極層１４２ａ、または電極層１４２ｂと重畳するため、実質的にＬｏｖ領域を有するトランジスタとすることができ、トランジスタ１６２のオン電流の低下を抑制することが可能となる。
【０２６０】
また、トランジスタ１６２は、酸化物半導体層１４４上に、チャネル保護層１４５を有する。チャネル保護層１４５は、作製工程において、酸化物半導体層１４４を保護する機能を有する。また、チャネル保護層１４５は、トランジスタ１６２のゲート絶縁層の一部としての機能も有する。このような構成とすることで、酸化物半導体層１４４の損傷、または膜減りが抑制されている。したがって、微細化に伴う問題点を解消することができるため、結果として、トランジスタ１６２のサイズを十分に小さくすることが可能になる。
【０２６１】
ゲート絶縁層１４６を介して、トランジスタ１６２の電極層１４２ａと重畳する領域には、導電膜２６２が設けられており、電極層１４２ａと、ゲート絶縁層１４６と、導電膜２６２とによって、容量素子２５４が構成される。すなわち、トランジスタ１６２の電極層１４２ａは、容量素子２５４の一方の電極として機能し、導電膜２６２は、容量素子２５４の他方の電極として機能する。
【０２６２】
トランジスタ１６２、及び容量素子２５４上には、絶縁層１３２、絶縁層１３５及び絶縁層２５６が単層または積層で設けられている。そして、絶縁層２５６上には、隣接するメモリセルと接続するための配線２６０が設けられている。配線２６０は、絶縁層２５６、絶縁層１３５、絶縁層１３２、及びゲート絶縁層１４６などに形成された開口を介してトランジスタ１６２の電極層１４２ｂと電気的に接続されている。但し、配線２６０と電極層１４２ｂとを直接接続してもよい。なお、配線２６０は、図１０（Ａ）の回路図におけるビット線ＢＬに相当する。
【０２６３】
図１１（Ａ）、及び図１１（Ｂ）において、トランジスタ１６２の電極層１４２ｂは、隣接するメモリセルに含まれるトランジスタのソース電極層としても機能することができる。このような平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。
【０２６４】
以上のように、多層に形成された複数のメモリセルは、酸化物半導体を用いたトランジスタにより形成されている。酸化物半導体を用いたトランジスタは、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。
【０２６５】
このように、酸化物半導体以外の材料を用いたトランジスタ（換言すると、十分な高速動作が可能なトランジスタ）を用いた周辺回路と、酸化物半導体を用いたトランジスタ（より広義には、十分にオフ電流が小さいトランジスタ）を用いた記憶回路とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。また、周辺回路と記憶回路を積層構造とすることにより、半導体装置の集積化を図ることができる。
【０２６６】
以上のように、微細化及び高集積化を実現し、かつ高い電気的特性を付与された半導体装置、及び該半導体装置の作製方法を提供することができる。
【０２６７】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【０２６８】
（実施の形態６）
本実施の形態では、先の実施の形態で示した半導体装置を携帯電話、スマートフォン、電子書籍などの携帯機器に応用した場合の例を図１２乃至図１５を用いて説明する。
【０２６９】
携帯電話、スマートフォン、電子書籍などの携帯機器においては、画像データの一時記憶などにＳＲＡＭまたはＤＲＡＭが使用されている。ＳＲＡＭまたはＤＲＡＭが使用される理由としてはフラッシュメモリでは応答が遅く、画像処理では不向きであるためである。一方で、ＳＲＡＭまたはＤＲＡＭを画像データの一時記憶に用いた場合、以下の特徴がある。
【０２７０】
通常のＳＲＡＭは、図１２（Ａ）に示すように１つのメモリセルがトランジスタ８０１〜８０６の６個のトランジスタで構成されており、それをＸデコーダー８０７、Ｙデコーダー８０８にて駆動している。トランジスタ８０３とトランジスタ８０５、トランジスタ８０４とトランジスタ８０６はインバータを構成し、高速駆動を可能としている。しかし１つのメモリセルが６トランジスタで構成されているため、セル面積が大きいという欠点がある。デザインルールの最小寸法をＦとしたときにＳＲＡＭのメモリセル面積は通常１００〜１５０Ｆ２である。このためＳＲＡＭはビットあたりの単価が各種メモリの中で最も高い。
【０２７１】
それに対して、ＤＲＡＭはメモリセルが図１２（Ｂ）に示すようにトランジスタ８１１、保持容量８１２によって構成され、それをＸデコーダー８１３、Ｙデコーダー８１４にて駆動している。１つのセルが１トランジスタ１容量の構成になっており、面積が小さい。ＤＲＡＭのメモリセル面積は通常１０Ｆ２以下である。ただし、ＤＲＡＭは常にリフレッシュが必要であり、書き換えをおこなわない場合でも電力を消費する。
【０２７２】
しかし、先の実施の形態で説明した半導体装置のメモリセル面積は、１０Ｆ２前後であり、且つ頻繁なリフレッシュは不要である。したがって、メモリセル面積が縮小され、且つ消費電力が低減することができる。
【０２７３】
次に、図１３に携帯機器のブロック図を示す。図１３に示す携帯機器はＲＦ回路９０１、アナログベースバンド回路９０２、デジタルベースバンド回路９０３、バッテリー９０４、電源回路９０５、アプリケーションプロセッサ９０６、フラッシュメモリ９１０、ディスプレイコントローラ９１１、メモリ回路９１２、ディスプレイ９１３、タッチセンサ９１９、音声回路９１７、キーボード９１８などより構成されている。ディスプレイ９１３は表示部９１４、ソースドライバ９１５、ゲートドライバ９１６によって構成されている。アプリケーションプロセッサ９０６はＣＰＵ９０７、ＤＳＰ９０８、インターフェイス９０９（ＩＦ９０９）を有している。一般にメモリ回路９１２はＳＲＡＭまたはＤＲＡＭで構成されており、この部分に先の実施の形態で説明した半導体装置を採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
【０２７４】
次に、図１４に、ディスプレイのメモリ回路９５０に先の実施の形態で説明した半導体装置を使用した例を示す。図１４に示すメモリ回路９５０は、メモリ９５２、メモリ９５３、スイッチ９５４、スイッチ９５５およびメモリコントローラ９５１により構成されている。また、メモリ回路は、信号線から入力された画像データ（入力画像データ）、メモリ９５２、及びメモリ９５３に記憶されたデータ（記憶画像データ）を読み出し、及び制御を行うディスプレイコントローラ９５６と、ディスプレイコントローラ９５６からの信号により表示するディスプレイ９５７が接続されている。
【０２７５】
まず、ある画像データがアプリケーションプロセッサ（図示しない）によって、形成される（入力画像データＡ）。入力画像データＡは、スイッチ９５４を介してメモリ９５２に記憶される。そしてメモリ９５２に記憶された画像データ（記憶画像データＡ）は、スイッチ９５５、及びディスプレイコントローラ９５６を介してディスプレイ９５７に送られ、表示される。
【０２７６】
入力画像データＡに変更が無い場合、記憶画像データＡは、通常３０〜６０Ｈｚ程度の周期でメモリ９５２からスイッチ９５５を介して、ディスプレイコントローラ９５６から読み出される。
【０２７７】
次に、例えばユーザーが画面を書き換える操作をしたとき（すなわち、入力画像データＡに変更が有る場合）、アプリケーションプロセッサは新たな画像データ（入力画像データＢ）を形成する。入力画像データＢはスイッチ９５４を介してメモリ９５３に記憶される。この間も定期的にメモリ９５２からスイッチ９５５を介して記憶画像データＡは読み出されている。メモリ９５３に新たな画像データ（記憶画像データＢ）が記憶し終わると、ディスプレイ９５７の次のフレームより、記憶画像データＢは読み出され、スイッチ９５５、及びディスプレイコントローラ９５６を介して、ディスプレイ９５７に記憶画像データＢが送られ、表示がおこなわれる。この読み出しはさらに次に新たな画像データがメモリ９５２に記憶されるまで継続される。
【０２７８】
このように、メモリ９５２及びメモリ９５３は交互に画像データの書き込みと、画像データの読み出しを行うことによって、ディスプレイ９５７の表示をおこなう。なお、メモリ９５２及びメモリ９５３はそれぞれ別のメモリには限定されず、１つのメモリを分割して使用してもよい。先の実施の形態で説明した半導体装置をメモリ９５２及びメモリ９５３に採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
【０２７９】
次に、図１５に電子書籍のブロック図を示す。図１５は、バッテリー１００１、電源回路１００２、マイクロプロセッサ１００３、フラッシュメモリ１００４、音声回路１００５、キーボード１００６、メモリ回路１００７、タッチパネル１００８、ディスプレイ１００９、ディスプレイコントローラ１０１０によって構成される。
【０２８０】
ここでは、図１５のメモリ回路１００７に先の実施の形態で説明した半導体装置を使用することができる。メモリ回路１００７の役割は書籍の内容を一時的に保持する機能を持つ。機能の例としては、ユーザーがハイライト機能を使用する場合などがある。ユーザーが電子書籍を読んでいるときに、特定の箇所にマーキングをしたい場合がある。このマーキング機能をハイライト機能と言い、表示の色を変える、アンダーラインを引く、文字を太くする、文字の書体を変えるなどによって、周囲との違いを示すことである。ユーザーが指定した箇所の情報を記憶し、保持する機能である。この情報を長期に保存する場合にはフラッシュメモリ１００４にコピーしても良い。このような場合においても、先の実施の形態で説明した半導体装置を採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
【０２８１】
以上のように、本実施の形態に示す携帯機器には、先の実施の形態に係る半導体装置が搭載されている。このため、読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力を低減した携帯機器が実現される。
【０２８２】
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【符号の説明】
【０２８３】
１００ 基板
１０６ 素子分離絶縁層
１０８ ゲート絶縁層
１１０ ゲート電極層
１１６ チャネル形成領域
１２０ 不純物領域
１２４ 金属間化合物領域
１２８ 絶縁層
１３０ 絶縁層
１３２ 絶縁層
１３５ 絶縁層
１３６ 電極層
１３７ａ 側壁層
１３７ｂ 側壁層
１４２ａ 電極層
１４２ｂ 電極層
１４４ 酸化物半導体層
１４５ チャネル保護層
１４６ ゲート絶縁層
１４８ ゲート電極層
１５０ 絶縁層
１５３ 導電膜
１５６ 配線
１６０ トランジスタ
１６２ トランジスタ
１６４ 容量素子
２５０ メモリセル
２５１ メモリセルアレイ
２５１ａ メモリセルアレイ
２５１ｂ メモリセルアレイ
２５３ 周辺回路
２５４ 容量素子
２５６ 絶縁層
２６０ 配線
２６２ 導電膜
４０１ ゲート電極層
４０２ 基板
４０４ 下地絶縁層
４０５ 酸化物半導体層
４０６ 酸化物半導体層
４０６ａ 第１の不純物領域
４０６ｂ 第２の不純物領域
４０６ｃ チャネル形成領域
４０７ 保護層
４０８ チャネル保護層
４０９ 導電膜
４０９ａ 導電膜
４１０ 導電膜
４１０ａ ソース電極層
４１０ｂ ドレイン電極層
４１２ ゲート絶縁層
４１４ ゲート電極層
４１６ａ 側壁層
４１６ｂ 側壁層
４１８ 絶縁層
４２０ 絶縁層
４２２ａ 配線層
４２２ｂ 配線層
４３０ トランジスタ
４４０ トランジスタ
４５０ トランジスタ
４６０ トランジスタ
４６７ 保護層
４６８ チャネル保護層
８０１ トランジスタ
８０３ トランジスタ
８０４ トランジスタ
８０５ トランジスタ
８０６ トランジスタ
８０７ Ｘデコーダー
８０８ Ｙデコーダー
８１１ トランジスタ
８１２ 保持容量
８１３ Ｘデコーダー
８１４ Ｙデコーダー
９０１ ＲＦ回路
９０２ アナログベースバンド回路
９０３ デジタルベースバンド回路
９０４ バッテリー
９０５ 電源回路
９０６ アプリケーションプロセッサ
９０７ ＣＰＵ
９０８ ＤＳＰ
９０９ インターフェイス
９１０ フラッシュメモリ
９１１ ディスプレイコントローラ
９１２ メモリ回路
９１３ ディスプレイ
９１４ 表示部
９１５ ソースドライバ
９１６ ゲートドライバ
９１７ 音声回路
９１８ キーボード
９１９ タッチセンサ
９５０ メモリ回路
９５１ メモリコントローラ
９５２ メモリ
９５３ メモリ
９５４ スイッチ
９５５ スイッチ
９５６ ディスプレイコントローラ
９５７ ディスプレイ
１００１ バッテリー
１００２ 電源回路
１００３ マイクロプロセッサ
１００４ フラッシュメモリ
１００５ 音声回路
１００６ キーボード
１００７ メモリ回路
１００８ タッチパネル
１００９ ディスプレイ
１０１０ ディスプレイコントローラ
【特許請求の範囲】
【請求項１】
ソース電極層、及びドレイン電極層と、
チャネル長方向の断面において、一方の側面が前記ソース電極層と接し、他方の側面が前記ドレイン電極層と接する酸化物半導体層と、
前記酸化物半導体層の上面と接するチャネル保護層と、
前記チャネル保護層、前記ソース電極層、及び前記ドレイン電極層の上面と接するゲート絶縁層と、
前記チャネル保護層、及び前記ゲート絶縁層を介して前記酸化物半導体層と重畳する領域に設けられたゲート電極層と、
チャネル長方向の断面において、前記ゲート電極層の一方の側面と接する第１の側壁層と、前記ゲート電極層の他方の側面と接する第２の側壁層と、を有し、
前記第１の側壁層の少なくとも一部は、前記ゲート絶縁層を介して前記ソース電極層上に設けられ、
前記第２の側壁層の少なくとも一部は、前記ゲート絶縁層を介して前記ドレイン電極層上に設けられ、
前記第１の側壁層、及び前記第２の側壁層は、導電性を有する半導体装置。
【請求項２】
ソース電極層、及びドレイン電極層と、
チャネル長方向の断面において、一方の側面が前記ソース電極層と接し、他方の側面が前記ドレイン電極層と接する酸化物半導体層と、
前記酸化物半導体層の上面と接し、前記ソース電極層、及び前記ドレイン電極層を覆うゲート絶縁層と、
前記ゲート絶縁層を介して前記酸化物半導体層と重畳する領域に設けられたゲート電極層と、
チャネル長方向の断面において、前記ゲート電極層の一方の側面と接する第１の側壁層と、前記ゲート電極層の他方の側面と接する第２の側壁層と、を有し、
前記酸化物半導体層の上面は、前記ソース電極層及び前記ドレイン電極層の上面よりも下方に形成され、
前記第１の側壁層の少なくとも一部は、前記ゲート絶縁層を介して前記ソース電極層上に設けられ、
前記第２の側壁層の少なくとも一部は、前記ゲート絶縁層を介して前記ドレイン電極層上に設けられ、
前記第１の側壁層及び前記第２の側壁層は、導電性を有する半導体装置。
【請求項３】
請求項１または請求項２において、
前記酸化物半導体層は、
前記ソース電極層と少なくとも一部が接する第１の不純物領域と、
前記ドレイン電極層と少なくとも一部が接する第２の不純物領域と、を有する半導体装置。
【請求項４】
請求項１または請求項２において、
前記酸化物半導体層は、
前記ソース電極層、及び前記ドレイン電極層よりも膜厚が薄い半導体装置。
【請求項５】
請求項１乃至請求項４のいずれか一において、
前記第１の側壁層、前記第２の側壁層、及び前記ゲート電極層上に設けられた絶縁層と、
前記絶縁層及び前記ゲート絶縁層に設けられた第１の開口を介して、前記ソース電極層と電気的に接続する第１の配線層と、
前記絶縁層及び前記ゲート絶縁層に設けられた第２の開口を介して、前記ドレイン電極層と電気的に接続する第２の配線層と、を有する半導体装置。
【請求項６】
請求項５において、
前記絶縁層は、酸化アルミニウム層を含む半導体装置。
【請求項７】
酸化物半導体層を形成し、
前記酸化物半導体層に接する絶縁層を形成し、
前記酸化物半導体層、及び前記絶縁層を加工して、島状の酸化物半導体層、及び島状のチャネル保護層を形成し、
前記酸化物半導体層、及び前記チャネル保護層を覆う導電膜を形成し、
前記酸化物半導体層、及び前記チャネル保護層と重畳する領域の前記導電膜を、化学的機械研磨処理により除去して開口を有する導電膜とし、
前記開口を有する導電膜を加工して、ソース電極層、及びドレイン電極層を形成し、
前記チャネル保護層、前記ソース電極層、及び前記ドレイン電極層上にゲート絶縁層を形成し、
前記チャネル保護層、及び前記ゲート絶縁層を介して前記酸化物半導体層と重畳するゲート電極層を形成し、
前記ゲート電極層の側面に接して前記ソース電極層、または前記ドレイン電極層と重畳する領域に、導電性を有する第１の側壁層、または第２の側壁層を形成する半導体装置の作製方法。
【請求項８】
酸化物半導体層を形成し、
前記酸化物半導体層に接する絶縁層を形成し、
前記酸化物半導体層、及び前記絶縁層を加工して、島状の酸化物半導体層、及び島状のチャネル保護層を形成し、
前記酸化物半導体層、及び前記チャネル保護層を覆う導電膜を形成し、
前記酸化物半導体層、及び前記チャネル保護層と重畳する領域の前記導電膜を、化学的機械研磨処理により除去して開口を有する導電膜とし、
前記開口を有する導電膜を加工して、ソース電極層、及びドレイン電極層を形成し、
前記チャネル保護層を除去し、
前記酸化物半導体層、前記ソース電極層、及び前記ドレイン電極層上にゲート絶縁層を形成し、
前記ゲート絶縁層を介して前記酸化物半導体層と重畳するゲート電極層を形成し、
前記ゲート電極層の側面に接して前記ソース電極層、または前記ドレイン電極層と重畳する領域に、導電性を有する第１の側壁層、または第２の側壁層を形成する半導体装置の作製方法。
【請求項１】
ソース電極層、及びドレイン電極層と、
チャネル長方向の断面において、一方の側面が前記ソース電極層と接し、他方の側面が前記ドレイン電極層と接する酸化物半導体層と、
前記酸化物半導体層の上面と接するチャネル保護層と、
前記チャネル保護層、前記ソース電極層、及び前記ドレイン電極層の上面と接するゲート絶縁層と、
前記チャネル保護層、及び前記ゲート絶縁層を介して前記酸化物半導体層と重畳する領域に設けられたゲート電極層と、
チャネル長方向の断面において、前記ゲート電極層の一方の側面と接する第１の側壁層と、前記ゲート電極層の他方の側面と接する第２の側壁層と、を有し、
前記第１の側壁層の少なくとも一部は、前記ゲート絶縁層を介して前記ソース電極層上に設けられ、
前記第２の側壁層の少なくとも一部は、前記ゲート絶縁層を介して前記ドレイン電極層上に設けられ、
前記第１の側壁層、及び前記第２の側壁層は、導電性を有する半導体装置。
【請求項２】
ソース電極層、及びドレイン電極層と、
チャネル長方向の断面において、一方の側面が前記ソース電極層と接し、他方の側面が前記ドレイン電極層と接する酸化物半導体層と、
前記酸化物半導体層の上面と接し、前記ソース電極層、及び前記ドレイン電極層を覆うゲート絶縁層と、
前記ゲート絶縁層を介して前記酸化物半導体層と重畳する領域に設けられたゲート電極層と、
チャネル長方向の断面において、前記ゲート電極層の一方の側面と接する第１の側壁層と、前記ゲート電極層の他方の側面と接する第２の側壁層と、を有し、
前記酸化物半導体層の上面は、前記ソース電極層及び前記ドレイン電極層の上面よりも下方に形成され、
前記第１の側壁層の少なくとも一部は、前記ゲート絶縁層を介して前記ソース電極層上に設けられ、
前記第２の側壁層の少なくとも一部は、前記ゲート絶縁層を介して前記ドレイン電極層上に設けられ、
前記第１の側壁層及び前記第２の側壁層は、導電性を有する半導体装置。
【請求項３】
請求項１または請求項２において、
前記酸化物半導体層は、
前記ソース電極層と少なくとも一部が接する第１の不純物領域と、
前記ドレイン電極層と少なくとも一部が接する第２の不純物領域と、を有する半導体装置。
【請求項４】
請求項１または請求項２において、
前記酸化物半導体層は、
前記ソース電極層、及び前記ドレイン電極層よりも膜厚が薄い半導体装置。
【請求項５】
請求項１乃至請求項４のいずれか一において、
前記第１の側壁層、前記第２の側壁層、及び前記ゲート電極層上に設けられた絶縁層と、
前記絶縁層及び前記ゲート絶縁層に設けられた第１の開口を介して、前記ソース電極層と電気的に接続する第１の配線層と、
前記絶縁層及び前記ゲート絶縁層に設けられた第２の開口を介して、前記ドレイン電極層と電気的に接続する第２の配線層と、を有する半導体装置。
【請求項６】
請求項５において、
前記絶縁層は、酸化アルミニウム層を含む半導体装置。
【請求項７】
酸化物半導体層を形成し、
前記酸化物半導体層に接する絶縁層を形成し、
前記酸化物半導体層、及び前記絶縁層を加工して、島状の酸化物半導体層、及び島状のチャネル保護層を形成し、
前記酸化物半導体層、及び前記チャネル保護層を覆う導電膜を形成し、
前記酸化物半導体層、及び前記チャネル保護層と重畳する領域の前記導電膜を、化学的機械研磨処理により除去して開口を有する導電膜とし、
前記開口を有する導電膜を加工して、ソース電極層、及びドレイン電極層を形成し、
前記チャネル保護層、前記ソース電極層、及び前記ドレイン電極層上にゲート絶縁層を形成し、
前記チャネル保護層、及び前記ゲート絶縁層を介して前記酸化物半導体層と重畳するゲート電極層を形成し、
前記ゲート電極層の側面に接して前記ソース電極層、または前記ドレイン電極層と重畳する領域に、導電性を有する第１の側壁層、または第２の側壁層を形成する半導体装置の作製方法。
【請求項８】
酸化物半導体層を形成し、
前記酸化物半導体層に接する絶縁層を形成し、
前記酸化物半導体層、及び前記絶縁層を加工して、島状の酸化物半導体層、及び島状のチャネル保護層を形成し、
前記酸化物半導体層、及び前記チャネル保護層を覆う導電膜を形成し、
前記酸化物半導体層、及び前記チャネル保護層と重畳する領域の前記導電膜を、化学的機械研磨処理により除去して開口を有する導電膜とし、
前記開口を有する導電膜を加工して、ソース電極層、及びドレイン電極層を形成し、
前記チャネル保護層を除去し、
前記酸化物半導体層、前記ソース電極層、及び前記ドレイン電極層上にゲート絶縁層を形成し、
前記ゲート絶縁層を介して前記酸化物半導体層と重畳するゲート電極層を形成し、
前記ゲート電極層の側面に接して前記ソース電極層、または前記ドレイン電極層と重畳する領域に、導電性を有する第１の側壁層、または第２の側壁層を形成する半導体装置の作製方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２０１３−１０２１５１（Ｐ２０１３−１０２１５１Ａ）
【公開日】平成２５年５月２３日（２０１３．５．２３）
【国際特許分類】
【出願番号】特願２０１２−２２６７５７（Ｐ２０１２−２２６７５７）
【出願日】平成２４年１０月１２日（２０１２．１０．１２）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２５年５月２３日（２０１３．５．２３）
【国際特許分類】
【出願日】平成２４年１０月１２日（２０１２．１０．１２）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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