半導体装置およびその製造方法
【課題】トンネルトランジスタのトンネルオフリーク電流を低減することが可能な半導体装置を提供する。
【解決手段】実施形態によれば、半導体装置は、基板と、前記基板上にゲート絶縁膜を介して形成されたゲート電極とを備える。さらに、前記装置は、前記基板内に前記ゲート電極を挟むように形成された第１導電型のソース領域、および前記第１導電型とは逆導電型の第２導電型のドレイン領域を備える。さらに、前記ゲート電極は、前記ゲート電極内の前記ソース領域側に形成された前記第１導電型の第１領域と、前記ゲート電極内の前記ドレイン領域側に形成され、前記第１領域に比べて、前記第１導電型の不純物濃度から前記第２導電型の不純物濃度を引いた値が低い第２領域とを有する。
【解決手段】実施形態によれば、半導体装置は、基板と、前記基板上にゲート絶縁膜を介して形成されたゲート電極とを備える。さらに、前記装置は、前記基板内に前記ゲート電極を挟むように形成された第１導電型のソース領域、および前記第１導電型とは逆導電型の第２導電型のドレイン領域を備える。さらに、前記ゲート電極は、前記ゲート電極内の前記ソース領域側に形成された前記第１導電型の第１領域と、前記ゲート電極内の前記ドレイン領域側に形成され、前記第１領域に比べて、前記第１導電型の不純物濃度から前記第２導電型の不純物濃度を引いた値が低い第２領域とを有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、ＭＯＳＦＥＴを越える高性能化、低消費電力化を目指して、トンネルトランジスタが精力的に研究されている。トンネルトランジスタでは、サブスレショルド領域のゲート電圧に対するドレイン電流の勾配（サブスレショルドスロープ）が、ＭＯＳＦＥＴにおける勾配の理論的限界値を超えることが可能であり、ＭＯＳＦＥＴを超える低消費電力化をもたらすことが期待されている。一方、トンネルトランジスタでは、ドレイン領域でのトンネルオフリーク電流の低減が課題とされており、いかにサブスレショルドスロープが急峻であろうと、このリーク電流を低減しなければ低消費電力化は困難である。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】F. Mayer et al., “Impact of SOI, Si1-xGexOI and GeOI substrates on CMOS compatible Tunnel FET performance”, IEDM, 163-166 (2008)
【発明の概要】
【発明が解決しようとする課題】
【０００４】
トンネルトランジスタのトンネルオフリーク電流を低減することが可能な半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００５】
一の実施形態による半導体装置は、基板と、前記基板上にゲート絶縁膜を介して形成されたゲート電極とを備える。さらに、前記装置は、前記基板内に前記ゲート電極を挟むように形成された第１導電型のソース領域、および前記第１導電型とは逆導電型の第２導電型のドレイン領域を備える。さらに、前記ゲート電極は、前記ゲート電極内の前記ソース領域側に形成された前記第１導電型の第１領域と、前記ゲート電極内の前記ドレイン領域側に形成され、前記第１領域に比べて、前記第１導電型の不純物濃度から前記第２導電型の不純物濃度を引いた値が低い第２領域とを有する。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態の半導体装置の構造を示す断面図である。
【図２】第１実施形態の半導体装置の製造方法を示す断面図(1/4)である。
【図３】第１実施形態の半導体装置の製造方法を示す断面図(2/4)である。
【図４】第１実施形態の半導体装置の製造方法を示す断面図(3/4)である。
【図５】第１実施形態の半導体装置の製造方法を示す断面図(4/4)である。
【図６】第１実施形態の変形例の半導体装置の製造方法を示す断面図である。
【図７】第２実施形態の半導体装置の構造を示す断面図である。
【発明を実施するための最良の形態】
【０００７】
以下、本発明の実施形態を、図面を参照して説明する。
【０００８】
（第１実施形態）
図１は、第１実施形態の半導体装置の構造を示す断面図である。
【０００９】
図１の半導体装置は、トンネルトランジスタの構成要素として、半導体基板１０１と、素子分離絶縁膜１０２と、ゲート絶縁膜１１１と、ゲート電極１１２と、第１の側壁絶縁膜１１３と、第２の側壁絶縁膜１１４と、ソース領域１２１と、ドレイン領域１２２と、ソースエクステンション領域１２３と、シリサイド層１２４と、層間絶縁膜１３１とを備えている。
【００１０】
半導体基板１０１は、例えばシリコン基板である。図１には、半導体基板１０１の主面に平行で、互いに垂直なＸ方向およびＹ方向と、半導体基板１０１の主面に垂直なＺ方向が示されている。Ｘ方向とＹ方向はそれぞれ、トンネルトランジスタのゲート長方向と、チャネル幅方向に相当する。
【００１１】
素子分離絶縁膜１０２は、トンネルトランジスタ同士を電気的に分離するよう、半導体基板１０１内に形成されている。素子分離絶縁膜１０２は、例えばシリコン酸化膜（ＳｉＯ２）である。本実施形態の素子分離絶縁膜１０２は、ＳＴＩ（Shallow Trench Isolation）絶縁膜に相当する。
【００１２】
ゲート電極１１２は、素子分離絶縁膜１０２間の半導体基板１０１上に、ゲート絶縁膜１１１を介して形成されている。ゲート絶縁膜１１１は、例えばシリコン酸化膜である。また、ゲート電極１１２は、例えばポリシリコン層である。符号Ｓａは、ゲート電極１１２におけるソース領域１２１側の第１側面を示し、符号Ｓｂは、ゲート電極１１２におけるドレイン領域１２２側の第２側面を示す。
【００１３】
第１の側壁絶縁膜１１３は、ゲート電極１１２の第１、第２側面Ｓａ、Ｓｂに形成されている。第１の側壁絶縁膜１１３は、例えばシリコン酸化膜である。また、第２の側壁絶縁膜１１４は、ゲート電極１１２の第１、第２側面Ｓａ、Ｓｂに、第１の側壁絶縁膜１１３を介して形成されている。第２の側壁絶縁膜１１４は、例えばシリコン酸化膜である。
【００１４】
ソース領域１２１とドレイン領域１２２は、半導体基板１０１内に、ゲート電極１１２を挟むように形成されている。本実施形態では、ソース領域１２１はＰ型領域であり、ドレイン領域１２２はＮ型領域である。Ｐ導電型は、第１導電型の例であり、Ｎ導電型は、第１導電型とは逆導電型の第２導電型の例である。
【００１５】
ソースエクステンション領域１２３は、ソース領域１２１とドレイン領域１２２との間において、ソース領域１２１に隣接して形成されている。本実施形態では、ソースエクステンション領域１２３は、Ｐ型領域である。なお、本実施形態では、ドレイン領域１２２でのトンネルオフリーク電流を低減するため、ドレインエクステンション領域は形成していない。
【００１６】
シリサイド層１２４は、ゲート電極１２２、ソース領域１２１、ドレイン領域１２２内の上部に形成されている。シリサイド層１２４の例としては、ＮｉＳｉ（ニッケルシリサイド）層や、ＣｏＳｉ（コバルトシリサイド）層などが挙げられる。
【００１７】
層間絶縁膜１３１は、半導体基板１０１上に、トンネルトランジスタを覆うように形成されている。層間絶膜膜１３１は、例えばシリコン酸化膜である。
【００１８】
なお、図１のトンネルトランジスタは、Ｎ型トランジスタであるが、Ｐ型トランジスタとしてもよい。この場合、ソース領域１１１とソースエクステンション領域１１３は、Ｎ型領域となり、ドレイン領域１１２は、Ｐ型領域となる。
【００１９】
（１）ゲート電極１１２の構造
次に、引き続き図１を参照し、ゲート電極１１２の構造について説明する。
【００２０】
本実施形態のゲート電極１１２は、ゲート電極１１２内のソース領域１２１側に形成された第１領域Ｒａと、ゲート電極１１２内のドレイン領域１２２側に形成された第２領域Ｒｂとを有している。
【００２１】
第１領域Ｒａは、Ｐ型不純物を含有するＰ型領域である。第１領域Ｒａは、本実施形態では概ねＰ型不純物のみを含有しているが、Ｐ型不純物の濃度がＮ型不純物の濃度よりも高ければ、Ｐ型不純物とＮ型不純物の両方を含有していてもよい。
【００２２】
第２領域Ｒｂは、Ｐ型不純物とＮ型不純物の両方を含有する領域である。第２領域Ｒｂは、Ｐ型領域でもＮ型領域でもよい。ただし、第２領域Ｒｂでは、Ｐ型不純物の濃度ＣPからＮ型不純物の濃度ＣNを引いた値ΔＣ（＝ＣP−ＣN）を、第１領域Ｒａに比べて低く設定する。よって、第１、第２領域Ｒａ、Ｒｂの値ΔＣをそれぞれΔＣａ、ΔＣｂで表す場合、ΔＣａ＞ΔＣｂの関係が成り立つ。
【００２３】
よって、第１、第２領域Ｒａ、Ｒｂが共にＰ型領域の場合（即ちΔＣａ、ΔＣｂ＞０の場合）、第１領域ＲａはＰ＋型領域となり、第２領域ＲｂはＰ−型領域となる。
【００２４】
また、第１、第２領域Ｒａ、ＲｂがそれぞれＰ型、Ｎ型領域の場合（即ちΔＣａ＞０、ΔＣｂ＜０の場合）、ΔＣｂの絶対値は、ΔＣａの絶対値より小さくても大きくてもよいし、ΔＣａの絶対値と等しくてもよい。
【００２５】
本実施形態では、ゲート電極１１２内に上記のような第１、第２領域Ｒａ、Ｒｂを形成することで、第１領域Ｒａと第２領域Ｒｂとの境界付近に空乏層が形成される。よって、本実施形態によれば、ゲート電極１１２内のドレイン領域１２２側の部分からチャネルへのゲート支配力を弱めて、トンネルトランジスタの非駆動時のトンネルオフリーク電流を低減することが可能となる。
【００２６】
図１に示す符号Ｗａ、Ｗｂはそれぞれ、第１、第２領域Ｒａ、Ｒｂのゲート長方向の幅を示す。本実施形態では、第２領域Ｒｂの幅Ｗｂを、１０ｎｍ以上に設定する。理由は、第２領域Ｒｂの幅Ｗｂを１０ｎｍ以上に設定することで、空乏層の幅を、電子やホールのトンネリングを防止可能な１０ｎｍ以上とすることが可能となるからである。同様の理由から、本実施形態では、第１領域Ｒａの幅Ｗａも、１０ｎｍ以上に設定する。
【００２７】
本実施形態では、Ｗａ＞Ｗｂとなるよう幅Ｗａ、Ｗｂが設定されており、具体的には、幅Ｗａは１０ｎｍより大きい値、幅Ｗｂは１０ｎｍ程度に設定されている。幅Ｗａを１０ｎｍよりも大きく設定する理由は、ゲート電極１１２内のソース領域１２１側に非空乏層を設けるためである。
【００２８】
なお、本実施形態では、図１の半導体装置を製造する際、アニーリング等により、第１領域Ｒａから第２領域Ｒｂへの不純物拡散や、第２領域Ｒｂから第１領域Ｒａへの不純物拡散が生じる。よって、第１領域Ｒａと第２領域Ｒｂとの境界付近では、Ｐ型不純物やＮ型不純物の濃度がなだらかに変化している。
【００２９】
（２）半導体装置の製造方法
次に、図２〜図５を参照し、第１実施形態の半導体装置の製造方法を説明する。図２〜図５は、第１実施形態の半導体装置の製造方法を示す断面図である。
【００３０】
まず、半導体基板１０１を用意する（図２(ａ)）。次に、半導体基板１０１内に素子分離絶縁膜１０２を形成する（図２(ａ)）。
【００３１】
次に、図２(ｂ)に示すように、熱酸化法により、素子分離絶縁膜１０２間の半導体基板１０１上に、ゲート絶縁膜１１１用の絶縁膜を形成する。次に、図２(ｂ)に示すように、ＣＶＤ（Chemical Vapor Deposition）により、半導体基板１０１上の全面に、ゲート電極１１２用の電極材を堆積する。
【００３２】
次に、例えばイオン注入法により、図２(ｂ)の電極材中にＰ型不純物を導入する。この際、イオン種としては、例えばＢ（ボロン）を使用する。また、イオン注入の際の加速電圧、ドース量はそれぞれ、例えば２ｋｅＶ、５×１０１５ｃｍ−２に設定する。
【００３３】
次に、図３(ａ)に示すように、リソグラフィとＲＩＥ（Reactive Ion Etching）により、電極材をゲート電極１１２に加工する。こうして、半導体基板１０１上に、ゲート絶縁膜１１１を介して、Ｐ導電型のゲート電極１１２が形成される。
【００３４】
次に、図３(ｂ)に示すように、ゲート電極１１２の側面に、第１の側壁絶縁膜１１３を形成する。第１の側壁絶縁膜１１３は例えば、ＣＶＤにより半導体基板１０１上の全面に第１の側壁絶縁膜１１３用の絶縁膜を堆積し、ＲＩＥによりこの絶縁膜を異方的にエッチングすることで形成される。この絶縁膜の膜厚は、例えば５ｎｍである。
【００３５】
次に、図４(ａ)に示すように、ドレイン領域１２２を形成予定の領域を、レジスト膜２０１で覆う。次に、レジスト膜２０１をマスクとして、ソースエクステンション領域１２３を形成するためのイオン注入を行う。その結果、その後のアニーリング等により、半導体基板１０１内にソースエクステンション領域１２３が形成される。なお、このイオン注入では、イオン種として、例えばＢＦ２を使用する。また、この際の加速電圧、ドース量はそれぞれ、例えば０．５ｋｅＶ、１×１０１５ｃｍ−２に設定する。
【００３６】
なお、本実施形態では、ゲート電極１１２とソースエクステンション領域１２３に、同じ導電型の不純物（Ｐ型不純物）が導入される。よって、レジスト膜２０１は、ドレイン領域１２２を形成予定の領域さえ覆っていれば、ゲート電極１１２は覆っていても覆っていなくてもよい。図４(ａ)に示す例では、レジスト膜２０１は、ゲート電極１１２の一部のみを覆っている。レジスト膜２０１は、図４(ａ)のイオン注入後に除去する。
【００３７】
次に、図４(ｂ)に示すように、ゲート電極１１２の側面に、第１の側壁絶縁膜１１３を介して、第２の側壁絶縁膜１１４を形成する。第２の側壁絶縁膜１１４は例えば、ＣＶＤにより半導体基板１０１上の全面に第２の側壁絶縁膜１１４用の絶縁膜を堆積し、ＲＩＥによりこの絶縁膜を異方的にエッチングすることで形成される。この絶縁膜の膜厚は、例えば３０ｎｍである。
【００３８】
次に、図５(ａ)に示すように、ドレイン領域１２２を形成予定の領域を、レジスト膜２０２で覆う。次に、レジスト膜２０２をマスクとして、ソース領域１２１を形成するためのイオン注入を行う。その結果、その後のアニーリング等により、半導体基板１０１内にソース領域１２１が形成される。なお、このイオン注入では、イオン種として、例えばＢＦ２を使用する。また、この際の加速電圧、ドース量はそれぞれ、例えば１５ｋｅＶ、３×１０１５ｃｍ−２に設定する。
【００３９】
なお、本実施形態では、ゲート電極１１２とソース領域１２１に、同じ導電型の不純物が導入される。よって、レジスト膜２０２は、ドレイン領域１２２を形成予定の領域さえ覆っていれば、ゲート電極１１２は覆っていても覆っていなくてもよい。図５(ａ)に示す例では、レジスト膜２０２は、ゲート電極１１２の全体を覆っている。レジスト膜２０２は、図５(ａ)のイオン注入後に除去する。
【００４０】
次に、図５(ｂ)に示すように、ソース領域１２１に相当する領域を、レジスト膜２０３で覆う。次に、レジスト膜２０３をマスクとして、ドレイン領域１２２を形成するためのイオン注入を行う。その結果、その後のアニーリング等により、半導体基板１０１内にドレイン領域１２２が形成される。なお、このイオン注入では、イオン種として、例えばＡｓ（ヒ素）を使用する。また、この際の加速電圧、ドース量はそれぞれ、例えば２．５ｋｅＶ、３×１０１５ｃｍ−２に設定する。
【００４１】
なお、本実施形態では、レジスト膜２０３を、第１、第２領域Ｒａ、Ｒｂのうちの第１領域Ｒａのみを覆うように形成する。その結果、Ｎ型不純物が、これらの領域Ｒａ、Ｒｂのうちの第２領域Ｒｂ内のみに注入される。よって、第１領域Ｒａは、Ｐ型領域となり、第２領域Ｒｂは、Ｐ型不純物およびＮ型不純物を含有する領域となる。本実施形態では、図５(ｂ)に示す幅Ｗｂを、例えば１０ｎｍ程度に設定する。レジスト膜２０３は、図５(ｂ)のイオン注入後に除去する。
【００４２】
その後、本実施形態では、不純物を活性化するためのアニール工程において、例えば１０２５℃のスパイクアニールを実行する。また、サリサイド工程により、図１のシリサイド層１２４を自己整合的に形成する。さらには、半導体基板１０１上に、層間絶縁膜、コンタクトプラグ、ビアプラグ、配線層などを形成する。こうして、図１の半導体装置が製造される。
【００４３】
なお、本実施形態では、第２領域Ｒｂ内へのＮ型不純物の導入を、ドレイン領域１２２内へのＮ型不純物の導入と同時に行っているが、ドレイン領域１２２内へのＮ型不純物の導入と別個に行ってもよい。前者には、工程数が少なくて済むという利点がある。一方、後者には、第２領域Ｒｂ内の不純物濃度を、ドレイン領域１２２内の不純物濃度と独立に設定できるという利点がある。後者の場合には、第２領域Ｒｂ用のイオン種として、例えばＰ（リン）を使用する。また、この際の加速電圧、ドース量はそれぞれ、例えば５ｋｅＶ、５×１０１５ｃｍ−２に設定する。
【００４４】
（３）半導体装置の製造方法の変形例
次に、図６を参照し、第１実施形態の変形例の半導体装置の製造方法を説明する。図６は、第１実施形態の変形例の半導体装置の製造方法を示す断面図である。
【００４５】
上述の第２領域Ｒｂは、Ｐ型領域やＮ型領域とする代わりに、ｉ型（イントリンシック型）領域としてもよい。これにより、図１の構造と同様に、ゲート電極１１２内のドレイン領域１２２側の部分からチャネルへのゲート支配力を弱めて、トンネルトランジスタの非駆動時のトンネルオフリーク電流を低減することが可能となる。
【００４６】
ｉ型の第２領域Ｒｂを有する半導体装置は、例えば、図２(ａ)〜図５(ｂ)の工程により製造可能である。ただし、図２(ｂ)の工程において、電極材中へのＰ型不純物の導入は不要である。よって、図３(ａ)のゲート電極１１２は、ｉ型電極となる。また、図５(ｂ)の工程の代わりに、図６(ａ)と図６(ｂ)の工程を実行する。以下、図６(ａ)と図６(ｂ)の工程について説明する。
【００４７】
まず、図６(ａ)に示すように、ソース領域１２１に相当する領域と、ゲート電極１１２の全体を、レジスト膜２０４で覆う。次に、レジスト膜２０４をマスクとして、ドレイン領域１２２を形成するためのイオン注入を行う。このイオン注入では、イオン種として、例えばＡｓ（ヒ素）を使用する。その結果、その後のアニーリング等により、半導体基板１０１内にＮ型のドレイン領域１２２が形成される。
【００４８】
次に、図６(ｂ)に示すように、ソース領域１２１およびドレイン領域１２２に相当する領域と、ゲート電極１１２の一部を、レジスト膜２０５で覆う。具体的には、第１、第２領域Ｒａ、Ｒｂのうちの第２領域Ｒｂのみを、レジスト膜２０５で覆う。次に、レジスト膜２０５をマスクとして、第１領域Ｒａ内へのイオン注入を行う。このイオン注入では、イオン種として、例えばＢ（ボロン）を使用する。その結果、Ｐ型不純物が、これらの領域Ｒａ、Ｒｂのうちの第１領域Ｒａ内のみに注入される。よって、その後のアニーリング等により、第１領域ＲａはＰ型領域となるが、第２領域Ｒｂはｉ型領域のままとなる。
【００４９】
なお、本実施形態では、第１領域Ｒａ内へのＰ型不純物の導入を、ソース領域１２１内へのＰ型不純物の導入と別個に行っている。理由は、これらのＰ型不純物の導入を同時に行うと、ソース領域１２１が、ゲート電極１１２下の領域の内側に入りすぎるおそれがあるからである。ただし、この問題を回避可能であれば、第１領域Ｒａ内へのＰ型不純物の導入を、ソース領域１２１内へのＰ型不純物の導入と同時に行ってもよい。
【００５０】
（４）第１実施形態の効果
最後に、第１実施形態の効果について説明する。
【００５１】
以上のように、本実施形態のゲート電極１１２は、ゲート電極１１２内のソース領域１２１側に形成された第１導電型の第１領域Ｒａと、ゲート電極１１２内のドレイン領域１２２側に形成され、第１領域Ｒａに比べて、第１導電型の不純物濃度から第２導電型の不純物濃度を引いた値が低い第２領域Ｒｂとを有している。
【００５２】
よって、本実施形態によれば、ゲート電極１１２内のドレイン領域１２２側の部分からチャネルへのゲート支配力が、ドレイン領域１２２側に近付くにつれて徐々に弱まる構造を実現することができる。その結果、トンネルトランジスタのトンネルオフリーク電流を低減することが可能となる。
【００５３】
（第２実施形態）
図７は、第２実施形態の半導体装置の構造を示す断面図である。
【００５４】
図７では、半導体基板１０１が、ＳＯＩ（Semiconductor On Insulator）基板３０１に置き換えられている。ＳＯＩ基板３０１は、半導体基板３１１と、半導体基板３１１上の埋め込み絶縁膜３１２と、埋め込み絶縁膜３１２上の半導体層３１３とを含んでいる。半導体基板３１１、埋め込み絶縁膜３１２、半導体層３１３はそれぞれ、例えばシリコン基板、シリコン酸化膜、シリコン層である。
【００５５】
図７では、素子分離絶縁膜１０２が、埋め込み絶縁膜３１２を貫通しており、素子分離絶縁膜１０２の底面が、半導体基板３０１の上面よりも低い位置にある。よって、本実施形態では、トンネルトランジスタ同士が、素子分離絶縁膜１０２と埋め込み絶縁膜３１２により電気的に分離されている。ソース領域１２１、ドレイン領域１２２、ソースエクステンション領域１２３は、半導体層３１３内に形成されている。
【００５６】
本実施形態によれば、トンネルトランジスタ同士が、素子分離絶縁膜１０２と埋め込み絶縁膜３１２により電気的に分離されるため、第１実施形態に比べて、パンチスルーを効果的に抑制することが可能となる。
【００５７】
以上、第１及び第２実施形態について説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することを意図したものではない。これらの実施形態は、その他の様々な形態で実施することができる。また、これらの実施形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことにより、様々な変形例を得ることもできる。これらの形態や変形例は、発明の範囲や要旨に含まれており、特許請求の範囲及びこれに均等な範囲には、これらの形態や変形例が含まれる。
【符号の説明】
【００５８】
１０１：半導体基板、１０２：素子分離絶縁膜、
１１１：ゲート絶縁膜、１１２：ゲート電極、
１１３：第１の側壁絶縁膜、１１４：第２の側壁絶縁膜、
１２１：ソース領域、１２２：ドレイン領域、
１２３：ソースエクステンション領域、１２４：シリサイド層、
１３１：層間絶縁膜、２０１〜２０５：レジスト膜、３０１：ＳＯＩ基板、
３１１：半導体基板、３１２：埋め込み絶縁膜、３１３：半導体層
【技術分野】
【０００１】
本発明の実施形態は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、ＭＯＳＦＥＴを越える高性能化、低消費電力化を目指して、トンネルトランジスタが精力的に研究されている。トンネルトランジスタでは、サブスレショルド領域のゲート電圧に対するドレイン電流の勾配（サブスレショルドスロープ）が、ＭＯＳＦＥＴにおける勾配の理論的限界値を超えることが可能であり、ＭＯＳＦＥＴを超える低消費電力化をもたらすことが期待されている。一方、トンネルトランジスタでは、ドレイン領域でのトンネルオフリーク電流の低減が課題とされており、いかにサブスレショルドスロープが急峻であろうと、このリーク電流を低減しなければ低消費電力化は困難である。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】F. Mayer et al., “Impact of SOI, Si1-xGexOI and GeOI substrates on CMOS compatible Tunnel FET performance”, IEDM, 163-166 (2008)
【発明の概要】
【発明が解決しようとする課題】
【０００４】
トンネルトランジスタのトンネルオフリーク電流を低減することが可能な半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００５】
一の実施形態による半導体装置は、基板と、前記基板上にゲート絶縁膜を介して形成されたゲート電極とを備える。さらに、前記装置は、前記基板内に前記ゲート電極を挟むように形成された第１導電型のソース領域、および前記第１導電型とは逆導電型の第２導電型のドレイン領域を備える。さらに、前記ゲート電極は、前記ゲート電極内の前記ソース領域側に形成された前記第１導電型の第１領域と、前記ゲート電極内の前記ドレイン領域側に形成され、前記第１領域に比べて、前記第１導電型の不純物濃度から前記第２導電型の不純物濃度を引いた値が低い第２領域とを有する。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態の半導体装置の構造を示す断面図である。
【図２】第１実施形態の半導体装置の製造方法を示す断面図(1/4)である。
【図３】第１実施形態の半導体装置の製造方法を示す断面図(2/4)である。
【図４】第１実施形態の半導体装置の製造方法を示す断面図(3/4)である。
【図５】第１実施形態の半導体装置の製造方法を示す断面図(4/4)である。
【図６】第１実施形態の変形例の半導体装置の製造方法を示す断面図である。
【図７】第２実施形態の半導体装置の構造を示す断面図である。
【発明を実施するための最良の形態】
【０００７】
以下、本発明の実施形態を、図面を参照して説明する。
【０００８】
（第１実施形態）
図１は、第１実施形態の半導体装置の構造を示す断面図である。
【０００９】
図１の半導体装置は、トンネルトランジスタの構成要素として、半導体基板１０１と、素子分離絶縁膜１０２と、ゲート絶縁膜１１１と、ゲート電極１１２と、第１の側壁絶縁膜１１３と、第２の側壁絶縁膜１１４と、ソース領域１２１と、ドレイン領域１２２と、ソースエクステンション領域１２３と、シリサイド層１２４と、層間絶縁膜１３１とを備えている。
【００１０】
半導体基板１０１は、例えばシリコン基板である。図１には、半導体基板１０１の主面に平行で、互いに垂直なＸ方向およびＹ方向と、半導体基板１０１の主面に垂直なＺ方向が示されている。Ｘ方向とＹ方向はそれぞれ、トンネルトランジスタのゲート長方向と、チャネル幅方向に相当する。
【００１１】
素子分離絶縁膜１０２は、トンネルトランジスタ同士を電気的に分離するよう、半導体基板１０１内に形成されている。素子分離絶縁膜１０２は、例えばシリコン酸化膜（ＳｉＯ２）である。本実施形態の素子分離絶縁膜１０２は、ＳＴＩ（Shallow Trench Isolation）絶縁膜に相当する。
【００１２】
ゲート電極１１２は、素子分離絶縁膜１０２間の半導体基板１０１上に、ゲート絶縁膜１１１を介して形成されている。ゲート絶縁膜１１１は、例えばシリコン酸化膜である。また、ゲート電極１１２は、例えばポリシリコン層である。符号Ｓａは、ゲート電極１１２におけるソース領域１２１側の第１側面を示し、符号Ｓｂは、ゲート電極１１２におけるドレイン領域１２２側の第２側面を示す。
【００１３】
第１の側壁絶縁膜１１３は、ゲート電極１１２の第１、第２側面Ｓａ、Ｓｂに形成されている。第１の側壁絶縁膜１１３は、例えばシリコン酸化膜である。また、第２の側壁絶縁膜１１４は、ゲート電極１１２の第１、第２側面Ｓａ、Ｓｂに、第１の側壁絶縁膜１１３を介して形成されている。第２の側壁絶縁膜１１４は、例えばシリコン酸化膜である。
【００１４】
ソース領域１２１とドレイン領域１２２は、半導体基板１０１内に、ゲート電極１１２を挟むように形成されている。本実施形態では、ソース領域１２１はＰ型領域であり、ドレイン領域１２２はＮ型領域である。Ｐ導電型は、第１導電型の例であり、Ｎ導電型は、第１導電型とは逆導電型の第２導電型の例である。
【００１５】
ソースエクステンション領域１２３は、ソース領域１２１とドレイン領域１２２との間において、ソース領域１２１に隣接して形成されている。本実施形態では、ソースエクステンション領域１２３は、Ｐ型領域である。なお、本実施形態では、ドレイン領域１２２でのトンネルオフリーク電流を低減するため、ドレインエクステンション領域は形成していない。
【００１６】
シリサイド層１２４は、ゲート電極１２２、ソース領域１２１、ドレイン領域１２２内の上部に形成されている。シリサイド層１２４の例としては、ＮｉＳｉ（ニッケルシリサイド）層や、ＣｏＳｉ（コバルトシリサイド）層などが挙げられる。
【００１７】
層間絶縁膜１３１は、半導体基板１０１上に、トンネルトランジスタを覆うように形成されている。層間絶膜膜１３１は、例えばシリコン酸化膜である。
【００１８】
なお、図１のトンネルトランジスタは、Ｎ型トランジスタであるが、Ｐ型トランジスタとしてもよい。この場合、ソース領域１１１とソースエクステンション領域１１３は、Ｎ型領域となり、ドレイン領域１１２は、Ｐ型領域となる。
【００１９】
（１）ゲート電極１１２の構造
次に、引き続き図１を参照し、ゲート電極１１２の構造について説明する。
【００２０】
本実施形態のゲート電極１１２は、ゲート電極１１２内のソース領域１２１側に形成された第１領域Ｒａと、ゲート電極１１２内のドレイン領域１２２側に形成された第２領域Ｒｂとを有している。
【００２１】
第１領域Ｒａは、Ｐ型不純物を含有するＰ型領域である。第１領域Ｒａは、本実施形態では概ねＰ型不純物のみを含有しているが、Ｐ型不純物の濃度がＮ型不純物の濃度よりも高ければ、Ｐ型不純物とＮ型不純物の両方を含有していてもよい。
【００２２】
第２領域Ｒｂは、Ｐ型不純物とＮ型不純物の両方を含有する領域である。第２領域Ｒｂは、Ｐ型領域でもＮ型領域でもよい。ただし、第２領域Ｒｂでは、Ｐ型不純物の濃度ＣPからＮ型不純物の濃度ＣNを引いた値ΔＣ（＝ＣP−ＣN）を、第１領域Ｒａに比べて低く設定する。よって、第１、第２領域Ｒａ、Ｒｂの値ΔＣをそれぞれΔＣａ、ΔＣｂで表す場合、ΔＣａ＞ΔＣｂの関係が成り立つ。
【００２３】
よって、第１、第２領域Ｒａ、Ｒｂが共にＰ型領域の場合（即ちΔＣａ、ΔＣｂ＞０の場合）、第１領域ＲａはＰ＋型領域となり、第２領域ＲｂはＰ−型領域となる。
【００２４】
また、第１、第２領域Ｒａ、ＲｂがそれぞれＰ型、Ｎ型領域の場合（即ちΔＣａ＞０、ΔＣｂ＜０の場合）、ΔＣｂの絶対値は、ΔＣａの絶対値より小さくても大きくてもよいし、ΔＣａの絶対値と等しくてもよい。
【００２５】
本実施形態では、ゲート電極１１２内に上記のような第１、第２領域Ｒａ、Ｒｂを形成することで、第１領域Ｒａと第２領域Ｒｂとの境界付近に空乏層が形成される。よって、本実施形態によれば、ゲート電極１１２内のドレイン領域１２２側の部分からチャネルへのゲート支配力を弱めて、トンネルトランジスタの非駆動時のトンネルオフリーク電流を低減することが可能となる。
【００２６】
図１に示す符号Ｗａ、Ｗｂはそれぞれ、第１、第２領域Ｒａ、Ｒｂのゲート長方向の幅を示す。本実施形態では、第２領域Ｒｂの幅Ｗｂを、１０ｎｍ以上に設定する。理由は、第２領域Ｒｂの幅Ｗｂを１０ｎｍ以上に設定することで、空乏層の幅を、電子やホールのトンネリングを防止可能な１０ｎｍ以上とすることが可能となるからである。同様の理由から、本実施形態では、第１領域Ｒａの幅Ｗａも、１０ｎｍ以上に設定する。
【００２７】
本実施形態では、Ｗａ＞Ｗｂとなるよう幅Ｗａ、Ｗｂが設定されており、具体的には、幅Ｗａは１０ｎｍより大きい値、幅Ｗｂは１０ｎｍ程度に設定されている。幅Ｗａを１０ｎｍよりも大きく設定する理由は、ゲート電極１１２内のソース領域１２１側に非空乏層を設けるためである。
【００２８】
なお、本実施形態では、図１の半導体装置を製造する際、アニーリング等により、第１領域Ｒａから第２領域Ｒｂへの不純物拡散や、第２領域Ｒｂから第１領域Ｒａへの不純物拡散が生じる。よって、第１領域Ｒａと第２領域Ｒｂとの境界付近では、Ｐ型不純物やＮ型不純物の濃度がなだらかに変化している。
【００２９】
（２）半導体装置の製造方法
次に、図２〜図５を参照し、第１実施形態の半導体装置の製造方法を説明する。図２〜図５は、第１実施形態の半導体装置の製造方法を示す断面図である。
【００３０】
まず、半導体基板１０１を用意する（図２(ａ)）。次に、半導体基板１０１内に素子分離絶縁膜１０２を形成する（図２(ａ)）。
【００３１】
次に、図２(ｂ)に示すように、熱酸化法により、素子分離絶縁膜１０２間の半導体基板１０１上に、ゲート絶縁膜１１１用の絶縁膜を形成する。次に、図２(ｂ)に示すように、ＣＶＤ（Chemical Vapor Deposition）により、半導体基板１０１上の全面に、ゲート電極１１２用の電極材を堆積する。
【００３２】
次に、例えばイオン注入法により、図２(ｂ)の電極材中にＰ型不純物を導入する。この際、イオン種としては、例えばＢ（ボロン）を使用する。また、イオン注入の際の加速電圧、ドース量はそれぞれ、例えば２ｋｅＶ、５×１０１５ｃｍ−２に設定する。
【００３３】
次に、図３(ａ)に示すように、リソグラフィとＲＩＥ（Reactive Ion Etching）により、電極材をゲート電極１１２に加工する。こうして、半導体基板１０１上に、ゲート絶縁膜１１１を介して、Ｐ導電型のゲート電極１１２が形成される。
【００３４】
次に、図３(ｂ)に示すように、ゲート電極１１２の側面に、第１の側壁絶縁膜１１３を形成する。第１の側壁絶縁膜１１３は例えば、ＣＶＤにより半導体基板１０１上の全面に第１の側壁絶縁膜１１３用の絶縁膜を堆積し、ＲＩＥによりこの絶縁膜を異方的にエッチングすることで形成される。この絶縁膜の膜厚は、例えば５ｎｍである。
【００３５】
次に、図４(ａ)に示すように、ドレイン領域１２２を形成予定の領域を、レジスト膜２０１で覆う。次に、レジスト膜２０１をマスクとして、ソースエクステンション領域１２３を形成するためのイオン注入を行う。その結果、その後のアニーリング等により、半導体基板１０１内にソースエクステンション領域１２３が形成される。なお、このイオン注入では、イオン種として、例えばＢＦ２を使用する。また、この際の加速電圧、ドース量はそれぞれ、例えば０．５ｋｅＶ、１×１０１５ｃｍ−２に設定する。
【００３６】
なお、本実施形態では、ゲート電極１１２とソースエクステンション領域１２３に、同じ導電型の不純物（Ｐ型不純物）が導入される。よって、レジスト膜２０１は、ドレイン領域１２２を形成予定の領域さえ覆っていれば、ゲート電極１１２は覆っていても覆っていなくてもよい。図４(ａ)に示す例では、レジスト膜２０１は、ゲート電極１１２の一部のみを覆っている。レジスト膜２０１は、図４(ａ)のイオン注入後に除去する。
【００３７】
次に、図４(ｂ)に示すように、ゲート電極１１２の側面に、第１の側壁絶縁膜１１３を介して、第２の側壁絶縁膜１１４を形成する。第２の側壁絶縁膜１１４は例えば、ＣＶＤにより半導体基板１０１上の全面に第２の側壁絶縁膜１１４用の絶縁膜を堆積し、ＲＩＥによりこの絶縁膜を異方的にエッチングすることで形成される。この絶縁膜の膜厚は、例えば３０ｎｍである。
【００３８】
次に、図５(ａ)に示すように、ドレイン領域１２２を形成予定の領域を、レジスト膜２０２で覆う。次に、レジスト膜２０２をマスクとして、ソース領域１２１を形成するためのイオン注入を行う。その結果、その後のアニーリング等により、半導体基板１０１内にソース領域１２１が形成される。なお、このイオン注入では、イオン種として、例えばＢＦ２を使用する。また、この際の加速電圧、ドース量はそれぞれ、例えば１５ｋｅＶ、３×１０１５ｃｍ−２に設定する。
【００３９】
なお、本実施形態では、ゲート電極１１２とソース領域１２１に、同じ導電型の不純物が導入される。よって、レジスト膜２０２は、ドレイン領域１２２を形成予定の領域さえ覆っていれば、ゲート電極１１２は覆っていても覆っていなくてもよい。図５(ａ)に示す例では、レジスト膜２０２は、ゲート電極１１２の全体を覆っている。レジスト膜２０２は、図５(ａ)のイオン注入後に除去する。
【００４０】
次に、図５(ｂ)に示すように、ソース領域１２１に相当する領域を、レジスト膜２０３で覆う。次に、レジスト膜２０３をマスクとして、ドレイン領域１２２を形成するためのイオン注入を行う。その結果、その後のアニーリング等により、半導体基板１０１内にドレイン領域１２２が形成される。なお、このイオン注入では、イオン種として、例えばＡｓ（ヒ素）を使用する。また、この際の加速電圧、ドース量はそれぞれ、例えば２．５ｋｅＶ、３×１０１５ｃｍ−２に設定する。
【００４１】
なお、本実施形態では、レジスト膜２０３を、第１、第２領域Ｒａ、Ｒｂのうちの第１領域Ｒａのみを覆うように形成する。その結果、Ｎ型不純物が、これらの領域Ｒａ、Ｒｂのうちの第２領域Ｒｂ内のみに注入される。よって、第１領域Ｒａは、Ｐ型領域となり、第２領域Ｒｂは、Ｐ型不純物およびＮ型不純物を含有する領域となる。本実施形態では、図５(ｂ)に示す幅Ｗｂを、例えば１０ｎｍ程度に設定する。レジスト膜２０３は、図５(ｂ)のイオン注入後に除去する。
【００４２】
その後、本実施形態では、不純物を活性化するためのアニール工程において、例えば１０２５℃のスパイクアニールを実行する。また、サリサイド工程により、図１のシリサイド層１２４を自己整合的に形成する。さらには、半導体基板１０１上に、層間絶縁膜、コンタクトプラグ、ビアプラグ、配線層などを形成する。こうして、図１の半導体装置が製造される。
【００４３】
なお、本実施形態では、第２領域Ｒｂ内へのＮ型不純物の導入を、ドレイン領域１２２内へのＮ型不純物の導入と同時に行っているが、ドレイン領域１２２内へのＮ型不純物の導入と別個に行ってもよい。前者には、工程数が少なくて済むという利点がある。一方、後者には、第２領域Ｒｂ内の不純物濃度を、ドレイン領域１２２内の不純物濃度と独立に設定できるという利点がある。後者の場合には、第２領域Ｒｂ用のイオン種として、例えばＰ（リン）を使用する。また、この際の加速電圧、ドース量はそれぞれ、例えば５ｋｅＶ、５×１０１５ｃｍ−２に設定する。
【００４４】
（３）半導体装置の製造方法の変形例
次に、図６を参照し、第１実施形態の変形例の半導体装置の製造方法を説明する。図６は、第１実施形態の変形例の半導体装置の製造方法を示す断面図である。
【００４５】
上述の第２領域Ｒｂは、Ｐ型領域やＮ型領域とする代わりに、ｉ型（イントリンシック型）領域としてもよい。これにより、図１の構造と同様に、ゲート電極１１２内のドレイン領域１２２側の部分からチャネルへのゲート支配力を弱めて、トンネルトランジスタの非駆動時のトンネルオフリーク電流を低減することが可能となる。
【００４６】
ｉ型の第２領域Ｒｂを有する半導体装置は、例えば、図２(ａ)〜図５(ｂ)の工程により製造可能である。ただし、図２(ｂ)の工程において、電極材中へのＰ型不純物の導入は不要である。よって、図３(ａ)のゲート電極１１２は、ｉ型電極となる。また、図５(ｂ)の工程の代わりに、図６(ａ)と図６(ｂ)の工程を実行する。以下、図６(ａ)と図６(ｂ)の工程について説明する。
【００４７】
まず、図６(ａ)に示すように、ソース領域１２１に相当する領域と、ゲート電極１１２の全体を、レジスト膜２０４で覆う。次に、レジスト膜２０４をマスクとして、ドレイン領域１２２を形成するためのイオン注入を行う。このイオン注入では、イオン種として、例えばＡｓ（ヒ素）を使用する。その結果、その後のアニーリング等により、半導体基板１０１内にＮ型のドレイン領域１２２が形成される。
【００４８】
次に、図６(ｂ)に示すように、ソース領域１２１およびドレイン領域１２２に相当する領域と、ゲート電極１１２の一部を、レジスト膜２０５で覆う。具体的には、第１、第２領域Ｒａ、Ｒｂのうちの第２領域Ｒｂのみを、レジスト膜２０５で覆う。次に、レジスト膜２０５をマスクとして、第１領域Ｒａ内へのイオン注入を行う。このイオン注入では、イオン種として、例えばＢ（ボロン）を使用する。その結果、Ｐ型不純物が、これらの領域Ｒａ、Ｒｂのうちの第１領域Ｒａ内のみに注入される。よって、その後のアニーリング等により、第１領域ＲａはＰ型領域となるが、第２領域Ｒｂはｉ型領域のままとなる。
【００４９】
なお、本実施形態では、第１領域Ｒａ内へのＰ型不純物の導入を、ソース領域１２１内へのＰ型不純物の導入と別個に行っている。理由は、これらのＰ型不純物の導入を同時に行うと、ソース領域１２１が、ゲート電極１１２下の領域の内側に入りすぎるおそれがあるからである。ただし、この問題を回避可能であれば、第１領域Ｒａ内へのＰ型不純物の導入を、ソース領域１２１内へのＰ型不純物の導入と同時に行ってもよい。
【００５０】
（４）第１実施形態の効果
最後に、第１実施形態の効果について説明する。
【００５１】
以上のように、本実施形態のゲート電極１１２は、ゲート電極１１２内のソース領域１２１側に形成された第１導電型の第１領域Ｒａと、ゲート電極１１２内のドレイン領域１２２側に形成され、第１領域Ｒａに比べて、第１導電型の不純物濃度から第２導電型の不純物濃度を引いた値が低い第２領域Ｒｂとを有している。
【００５２】
よって、本実施形態によれば、ゲート電極１１２内のドレイン領域１２２側の部分からチャネルへのゲート支配力が、ドレイン領域１２２側に近付くにつれて徐々に弱まる構造を実現することができる。その結果、トンネルトランジスタのトンネルオフリーク電流を低減することが可能となる。
【００５３】
（第２実施形態）
図７は、第２実施形態の半導体装置の構造を示す断面図である。
【００５４】
図７では、半導体基板１０１が、ＳＯＩ（Semiconductor On Insulator）基板３０１に置き換えられている。ＳＯＩ基板３０１は、半導体基板３１１と、半導体基板３１１上の埋め込み絶縁膜３１２と、埋め込み絶縁膜３１２上の半導体層３１３とを含んでいる。半導体基板３１１、埋め込み絶縁膜３１２、半導体層３１３はそれぞれ、例えばシリコン基板、シリコン酸化膜、シリコン層である。
【００５５】
図７では、素子分離絶縁膜１０２が、埋め込み絶縁膜３１２を貫通しており、素子分離絶縁膜１０２の底面が、半導体基板３０１の上面よりも低い位置にある。よって、本実施形態では、トンネルトランジスタ同士が、素子分離絶縁膜１０２と埋め込み絶縁膜３１２により電気的に分離されている。ソース領域１２１、ドレイン領域１２２、ソースエクステンション領域１２３は、半導体層３１３内に形成されている。
【００５６】
本実施形態によれば、トンネルトランジスタ同士が、素子分離絶縁膜１０２と埋め込み絶縁膜３１２により電気的に分離されるため、第１実施形態に比べて、パンチスルーを効果的に抑制することが可能となる。
【００５７】
以上、第１及び第２実施形態について説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することを意図したものではない。これらの実施形態は、その他の様々な形態で実施することができる。また、これらの実施形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことにより、様々な変形例を得ることもできる。これらの形態や変形例は、発明の範囲や要旨に含まれており、特許請求の範囲及びこれに均等な範囲には、これらの形態や変形例が含まれる。
【符号の説明】
【００５８】
１０１：半導体基板、１０２：素子分離絶縁膜、
１１１：ゲート絶縁膜、１１２：ゲート電極、
１１３：第１の側壁絶縁膜、１１４：第２の側壁絶縁膜、
１２１：ソース領域、１２２：ドレイン領域、
１２３：ソースエクステンション領域、１２４：シリサイド層、
１３１：層間絶縁膜、２０１〜２０５：レジスト膜、３０１：ＳＯＩ基板、
３１１：半導体基板、３１２：埋め込み絶縁膜、３１３：半導体層
【特許請求の範囲】
【請求項１】
基板と、
前記基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記基板内に前記ゲート電極を挟むように形成された第１導電型のソース領域、および前記第１導電型とは逆導電型の第２導電型のドレイン領域と、
前記ソース領域と前記ドレイン領域との間において、前記ソース領域に隣接して形成された前記第１導電型のソースエクステンション領域とを備え、
前記ゲート電極は、
前記ゲート電極内の前記ソース領域側に形成された前記第１導電型の第１領域と、
前記ゲート電極内の前記ドレイン領域側に形成され、前記第１領域に比べて、前記第１導電型の不純物濃度から前記第２導電型の不純物濃度を引いた値が低い第２領域とを有し、
前記第２領域は、前記第１導電型の不純物と第２導電型の不純物の両方を含有する、またはイントリンシック型であり、
前記第１領域の幅は、前記第２領域の幅よりも長い、
半導体装置。
【請求項２】
基板と、
前記基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記基板内に前記ゲート電極を挟むように形成された第１導電型のソース領域、および前記第１導電型とは逆導電型の第２導電型のドレイン領域とを備え、
前記ゲート電極は、
前記ゲート電極内の前記ソース領域側に形成された前記第１導電型の第１領域と、
前記ゲート電極内の前記ドレイン領域側に形成され、前記第１領域に比べて、前記第１導電型の不純物濃度から前記第２導電型の不純物濃度を引いた値が低い第２領域と、
を有する半導体装置。
【請求項３】
前記第２領域は、前記第１導電型の不純物と第２導電型の不純物の両方を含有する、またはイントリンシック型である、請求項２に記載の半導体装置。
【請求項４】
前記第１領域の幅は、前記第２領域の幅よりも長い、請求項２または３に記載の半導体装置。
【請求項５】
さらに、前記ソース領域と前記ドレイン領域との間において、前記ソース領域に隣接して形成された前記第１導電型のソースエクステンション領域を備える、請求項２から４のいずれか１項に記載の半導体装置。
【請求項６】
基板上に、ゲート絶縁膜を介して、第１導電型のゲート電極を形成し、
前記基板内に、前記ゲート電極を挟むように前記第１導電型のソース領域、および前記第１導電型とは逆導電型の第２導電型のドレイン領域を形成し、
前記ゲート電極内の前記ソース領域側に位置する第１領域と、前記ゲート電極内の前記ドレイン領域側に位置する第２領域のうち、前記第２領域内のみに前記第２導電型の不純物を導入する、
半導体装置の製造方法。
【請求項７】
前記第２領域内への前記第２導電型の不純物の導入は、前記ドレイン領域内への前記第２導電型の不純物の導入と同時に行われる、請求項６に記載の半導体装置の製造方法。
【請求項８】
基板上に、ゲート絶縁膜を介して、イントリンシック型のゲート電極を形成し、
前記基板内に、前記ゲート電極を挟むように第１導電型のソース領域、および前記第１導電型とは逆導電型の第２導電型のドレイン領域を形成し、
前記ゲート電極内の前記ソース領域側に位置する第１領域と、前記ゲート電極内の前記ドレイン領域側に位置する第２領域のうち、前記第１領域内のみに前記第１導電型の不純物を導入する、
半導体装置の製造方法。
【請求項９】
前記第１領域内への前記第１導電型の不純物の導入は、前記ソース領域内への前記第１導電型の不純物の導入とは別個に行われる、請求項８に記載の半導体装置の製造方法。
【請求項１】
基板と、
前記基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記基板内に前記ゲート電極を挟むように形成された第１導電型のソース領域、および前記第１導電型とは逆導電型の第２導電型のドレイン領域と、
前記ソース領域と前記ドレイン領域との間において、前記ソース領域に隣接して形成された前記第１導電型のソースエクステンション領域とを備え、
前記ゲート電極は、
前記ゲート電極内の前記ソース領域側に形成された前記第１導電型の第１領域と、
前記ゲート電極内の前記ドレイン領域側に形成され、前記第１領域に比べて、前記第１導電型の不純物濃度から前記第２導電型の不純物濃度を引いた値が低い第２領域とを有し、
前記第２領域は、前記第１導電型の不純物と第２導電型の不純物の両方を含有する、またはイントリンシック型であり、
前記第１領域の幅は、前記第２領域の幅よりも長い、
半導体装置。
【請求項２】
基板と、
前記基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記基板内に前記ゲート電極を挟むように形成された第１導電型のソース領域、および前記第１導電型とは逆導電型の第２導電型のドレイン領域とを備え、
前記ゲート電極は、
前記ゲート電極内の前記ソース領域側に形成された前記第１導電型の第１領域と、
前記ゲート電極内の前記ドレイン領域側に形成され、前記第１領域に比べて、前記第１導電型の不純物濃度から前記第２導電型の不純物濃度を引いた値が低い第２領域と、
を有する半導体装置。
【請求項３】
前記第２領域は、前記第１導電型の不純物と第２導電型の不純物の両方を含有する、またはイントリンシック型である、請求項２に記載の半導体装置。
【請求項４】
前記第１領域の幅は、前記第２領域の幅よりも長い、請求項２または３に記載の半導体装置。
【請求項５】
さらに、前記ソース領域と前記ドレイン領域との間において、前記ソース領域に隣接して形成された前記第１導電型のソースエクステンション領域を備える、請求項２から４のいずれか１項に記載の半導体装置。
【請求項６】
基板上に、ゲート絶縁膜を介して、第１導電型のゲート電極を形成し、
前記基板内に、前記ゲート電極を挟むように前記第１導電型のソース領域、および前記第１導電型とは逆導電型の第２導電型のドレイン領域を形成し、
前記ゲート電極内の前記ソース領域側に位置する第１領域と、前記ゲート電極内の前記ドレイン領域側に位置する第２領域のうち、前記第２領域内のみに前記第２導電型の不純物を導入する、
半導体装置の製造方法。
【請求項７】
前記第２領域内への前記第２導電型の不純物の導入は、前記ドレイン領域内への前記第２導電型の不純物の導入と同時に行われる、請求項６に記載の半導体装置の製造方法。
【請求項８】
基板上に、ゲート絶縁膜を介して、イントリンシック型のゲート電極を形成し、
前記基板内に、前記ゲート電極を挟むように第１導電型のソース領域、および前記第１導電型とは逆導電型の第２導電型のドレイン領域を形成し、
前記ゲート電極内の前記ソース領域側に位置する第１領域と、前記ゲート電極内の前記ドレイン領域側に位置する第２領域のうち、前記第１領域内のみに前記第１導電型の不純物を導入する、
半導体装置の製造方法。
【請求項９】
前記第１領域内への前記第１導電型の不純物の導入は、前記ソース領域内への前記第１導電型の不純物の導入とは別個に行われる、請求項８に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１３−１０５８３８（Ｐ２０１３−１０５８３８Ａ）
【公開日】平成２５年５月３０日（２０１３．５．３０）
【国際特許分類】
【出願番号】特願２０１１−２４７６４４（Ｐ２０１１−２４７６４４）
【出願日】平成２３年１１月１１日（２０１１．１１．１１）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年５月３０日（２０１３．５．３０）
【国際特許分類】
【出願日】平成２３年１１月１１日（２０１１．１１．１１）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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