半導体装置およびその製造方法
【目的】 ゲート抵抗を低減し、かつ、パンチスルーストッパによる寄生容量を減少させたＭＯＳＦＥＴの構造およびその製造方法を提供する。
【構成】 素子分離酸化膜２で囲まれた基板１の領域に、基板と同じ導電型の不純物領域４、ＬＤＤ用拡散層１２、ソース・ドレイン用拡散層１４を形成すると共に、ゲート酸化膜５上には３層のタングステン膜６、１０、１５からなるゲート電極を形成する。パンチスルーストッパ１１は、ゲート電極端の直下の限られた部分に形成し、拡散層１４の表面にもタングステン膜１５を形成する。
【効果】 従来のシリサイドを用いたゲート電極に比べてゲート抵抗を１／１０以下に低減できると共に、パンチスルーストッパによる寄生容量も１／１０程度に低減できる結果、動作速度が大幅に向上する。
【構成】 素子分離酸化膜２で囲まれた基板１の領域に、基板と同じ導電型の不純物領域４、ＬＤＤ用拡散層１２、ソース・ドレイン用拡散層１４を形成すると共に、ゲート酸化膜５上には３層のタングステン膜６、１０、１５からなるゲート電極を形成する。パンチスルーストッパ１１は、ゲート電極端の直下の限られた部分に形成し、拡散層１４の表面にもタングステン膜１５を形成する。
【効果】 従来のシリサイドを用いたゲート電極に比べてゲート抵抗を１／１０以下に低減できると共に、パンチスルーストッパによる寄生容量も１／１０程度に低減できる結果、動作速度が大幅に向上する。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置およびその製造方法に係り、特にゲート電極抵抗の低抵抗化と接合容量の低減により高性能化を図った金属−酸化膜−半導体型の電界効果トランジスタを有する（Metal Oxide Semiconductor Field Effect Transistor；以下、ＭＯＳＦＥＴと略す)半導体装置とその製造方法に関する。
【０００２】
【従来の技術】シリコンを用いた集積回路の代表例であるダイナミック・ランダム・アクセス・メモリは、現在、０．８ミクロンの技術を用いて、４メガビットの量産が行われている。また、次世代の０．５ミクロン技術を使用する１６メガビットの量産化も始まっている。今後も、微細加工技術の進歩と相俟って、半導体素子が縮小され、集積度の向上と高性能化が実現されるのは間違いない。
【０００３】しかし、チャネル長がハーフミクロン以下の領域になると、ＭＯＳＦＥＴのチャネル領域を流れる電子もしくは正孔は、速度が完全に飽和した状態になっており、このため、微細化しても、これまでのようには、チャネル長に反比例して電流が大きくなることは期待できない。また、微細化を進めるために、基板濃度が上昇しており、その結果、電子もしくは正孔の移動度が減少している。さらには、基板濃度の増加は接合容量の増加を招き、ゲート電極の微細化はゲート抵抗の増加を招く。以上のような要因が、ＭＯＳＦＥＴの微細化による性能向上という利点を損なう原因となる。
【０００４】このような課題が発生するＭＯＳＦＥＴの構造的問題点を、図４を用いて説明する。図４は、従来技術により作製したチャネル長がハーフミクロン以下の微細なＭＯＳＦＥＴを有する半導体装置の断面図であり、同一半導体基板上に導電型の異なるＭＯＳＦＥＴが混在する相補型の半導体装置(CMOS;Complementary MOS)を示している。図４において、参照符号１は半導体基板を示し、半導体基板１にはｐ型領域２１とｎ型領域２２が形成されており、ｐ型領域２１にチャネル長がハーフミクロン以下のｎ型ＭＯＳＦＥＴが作製され、ｎ型領域２２にチャネル長がハーフミクロン以下のｐ型ＭＯＳＦＥＴが作製される。
【０００５】チャネル長がハーフミクロン以下の従来のＭＯＳＦＥＴに特徴的な構造は、パンチスルーストッパ３１、３１’と、導電型の異なるゲート電極３０、３０’と不純物領域１２、１２’，１４、１４’およびゲート電極３０、３０’を被うシリサイド膜３５、３５’とを有することである。
【０００６】パンチスルーストッパ３１はｐ型領域２１と同じ導電型で高濃度な不純物領域であり、パンチスルーストッパ３１’はｎ型領域２２と同じｎ型であるがより不純物濃度が高い領域である。パンチスルーストッパ３１、３１’は、それぞれ不純物領域１２、１２’の接合から広がる空乏層がチャネル領域に張り出すのを防ぎ、接合間の干渉によるリーク電流の発生を抑える。このパンチスルーストッパ３１、３１’は、不純物領域１４、１４’の接合界面の近傍に濃度のピークが位置するように、不純物濃度分布が設定されている。
【０００７】不純物領域１４、１４’上やゲート電極３０、３０’上のシリサイド膜３５、３５’は、これらの導電層の抵抗を下げる効果がある。不純物領域１４、１４’の接合深さはＭＯＳＦＥＴの微細化に伴って浅くなっており、同じ不純物濃度であっても、抵抗は増加する。これまでは、チャネル抵抗に比べて不純物領域１４、１４’の拡散抵抗は十分小さかったので、ＭＯＳＦＥＴの電流には直接的に影響を及ぼすことはなかった。しかし、チャネル長の減少とともにチャネル抵抗も小さくなるが、不純物領域１４、１４’の拡散抵抗は増加するために、これらの抵抗が同程度の大きさになってくる。その結果、不純物領域１４、１４’による電圧降下が顕著に見え始め、ＭＯＳＦＥＴの本来の性能が引き出せなくなる。これを防ぐために、シリサイド膜３５、３５’が用いられる。シリサイド膜３５、３５’は、公知のシリサイド技術を用いることにより、ゲート電極３０、３０’と不純物領域１４、１４’上の両方に形成することができる。
【０００８】また、導電型の異なるゲート電極３０、３０’を用いるのは、ｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴの両方を、以下に述べるように、表面チャネル型にする必要があるためである。すなわち、これまでｐ型ＭＯＳＦＥＴは、ｎ型ＭＯＳＦＥＴと同様に、ゲート電極にｎ型の不純物を高濃度で含む多結晶シリコンを用いてきた。しかし、ｐ型ＭＯＳＦＥＴでは、基板との仕事関数差が小さいために、ＭＯＳＦＥＴをオンさせるためのゲート電圧（しきい電圧）が大きくなる。そこで、チャネル領域に、基板とは導電型の異なる不純物（具体的にはボロン）を導入し、表面近傍をｐ型にして、しきい電圧の調整を行ってきた。このような不純物分布になると、正孔は基板の内部を流れるようになるので、埋め込みチャネル型ＭＯＳＦＥＴと呼ばれている。埋め込みチャネル型のＭＯＳＦＥＴでは、電子や正孔がゲート酸化膜界面での散乱を受ける確率が低くなるために、表面チャネル型に比べて移動度が大きいが、チャネル領域がゲート電極から離れているために、接合間の干渉が起こり易くリーク電流も流れ易い問題点があった。しかし、この問題点は、ｐ型ＭＯＳＦＥＴのゲート電極をｐ型の多結晶シリコンとすることにより、ｎ型ＭＯＳＦＥＴと同様の表面チャネル型となるので、解決することができる。
【０００９】このように、従来から様々な工夫を加えることでＭＯＳＦＥＴを微細化し、性能向上を図ってきた。なお、前述したようなパンチスルーストッパ、シリサイド膜、異なる導電型の多結晶シリコンゲートを有する相補型の半導体装置については、例えば、テクニカル・ダイジェスト アイ・イー・イー・イー インターナショナル・エレクトロン・デバイセズ・ミーティング １９９３年 第１２７頁から１３０頁(Technical Digest. IEEE International Electron Devices Meeting, pp.127-130, 1993)に記載されている。
【００１０】
【発明が解決しようとする課題】しかしながら、前述した従来の半導体装置における対策は、さらに微細なＭＯＳＦＥＴを実現するには、依然として以下に述べるような、性能向上を阻害し、製造工程を複雑にする側面を合わせ持っている。
【００１１】例えば、短チャネル効果に伴うリーク電流の発生を抑制するために設けたパンチスルーストッパ３１、３１’は、チャネル領域を高濃度化するために、電子や正孔の移動度を減少させ、ひいては、電流の減少を招いてしまう。また、チャネル領域の高濃度化は接合容量を増加させるので、信号の遅延時間が長くなってしまう問題がある。これまでは、このような問題は寸法の微細化による電流の増加でカバーしてきたが、前述したように、電子や正孔の速度は飽和しており、チャネル長を小さくしても必ずしも電流の増加が期待できない状況では、移動度の減少や接合容量の増加は、性能の低下を招くだけである。
【００１２】さらに、シリサイドを表面近傍に成長させたゲート電極３０、３０’にも、微細化に伴って低抵抗化に限界が現れて来る。これは、ゲート電極の寸法が小さくなると共に、シリサイド反応が微細なパターンにおいて抑制されるからである。ゲート電極よりは遥かに面積の大きな接合でも、別の意味でシリサイド化の限界がある。それは、接合が浅くなるのに伴って、十分に厚いシリサイド層を形成することができなくなるからである。また、シリサイド膜３５、３５’は、半導体基板内部に形成されるために、不純物を高濃度で含む領域がシリサイド化する。このため、残された不純物領域は不純物濃度が低い領域であり、不純物領域の低抵抗化にとってシリサイド化は必ずしも好ましいことではない。
【００１３】従って、この不純物領域及びゲート電極の高抵抗化の問題に加えて、従来の多結晶シリコンを用いるゲート電極構成では、表面チャネル型の相補型ＭＯＳＦＥＴを形成するために導電型の異なる多結晶シリコンを使用しなければならず、製造工程が増加するという問題点があった。このゲート電極形成工程の増加は、結果としてＬＳＩのコスト上昇および歩留まりの低下を招いていた。
【００１４】そこで、本発明の目的は、不純物領域及びゲート電極の低抵抗化により高性能化を図った微細なＭＯＳＦＥＴを有する半導体装置を提供すること、並びに、不純物領域及びゲート電極の低抵抗化を図ることができると共にゲート電極形成工程数の低減を図ることができる半導体装置の製造方法を提供することにある。
【００１５】
【課題を解決するための手段】上記目的を達成するために、本発明の請求項１に係る半導体装置は、素子間分離用絶縁膜で囲まれた半導体基板の第１の領域に、所定の間隔で形成された該第１の領域の導電型とは導電型が異なる一対の不純物領域と、該一対の不純物領域間上にゲート絶縁膜を介して接するゲート電極とを具備する電界効果型の半導体装置において、上記ゲート電極の２つの側壁を覆う２つの側壁絶縁膜をさらに具備し、上記ゲート電極の上記２つの側壁絶縁膜のそれぞれの下の第１の領域に、ゲート幅と同じ長さで局在する上記第１の領域と同じ導電型の２つの高濃度不純物領域を有するよう構成することを特徴とする。具体的に、実施例に対応する図１を用いて説明すれば、本発明に係る半導体装置は、タングステン膜６、１０、１５から成る３層構造のゲート電極と、このゲート電極の両端付近のゲート酸化膜下の半導体基板領域にゲート幅と同じ長さで局在する半導体基板１と同じ導電型の高濃度不純物領域、すなわちゲート電極端の直下に存在し不純物領域１２、１４とは僅かな領域だけで接するパンチスルーストッパ１１を有するように構成されている。なお、図１において、参照符号２は素子分離酸化膜、４は素子分離特性を向上させるための高不純物濃度層、５はゲート絶縁膜、１３はゲート電極の側壁絶縁膜、１６は層間絶縁膜、１７はコンタクト孔を埋めるプラグ金属、そして、１８は配線金属である。
【００１６】また、請求項２に係る半導体装置は、素子間分離用絶縁膜でそれぞれ囲まれた半導体基板の第１の領域および該第１の領域の導電型と異なる第２の領域に、それぞれの領域の導電型とは導電型が異なると共に所定間隔で形成された一対の不純物領域と、該一対の不純物領域間上にゲート絶縁膜を介して接するゲート電極とをそれぞれ具備する相補型の電界効果型半導体装置において、上記それぞれのゲート電極の２つの側壁を覆う２つの側壁絶縁膜をさらに具備し、上記それぞれのゲート電極の上記２つの側壁絶縁膜の下のそれぞれの第１および第２の領域に、ゲート幅と同じ長さで局在する上記それぞれの領域と同じ導電型の２つの高濃度不純物領域を有するように構成することを特徴とする。この相補型の本発明に係る半導体装置を具体的に図３を用いて説明すれば、図１に示した半導体装置をＣＭＯＳの場合に適用したものであり、同一半導体基板１上の素子間分離用絶縁膜２で囲まれた半導体基板１に、それぞれ導電型が異なる第１及び第２の領域すなわちウエル領域２１、２２、ソース、ドレイン領域である高濃度の拡散による不純物領域（以下、拡散による不純物領域を拡散層と呼ぶ）１４、１４’、素子分離特性を向上させる高濃度層４１、４２、それぞれのゲート電極の両端付近の直下に局在するパンチスルーストッパ１１、１１’を有している。
【００１７】前記半導体装置において、ゲート電極は高融点金属とすることができ、高融点金属の中でもタングステンであれば好適である。
【００１８】さらに、前記半導体装置のいずれかにおいて、少なくとも２層構造からなるゲート電極の、ゲート絶縁膜に接触している最下層のゲート電極は、上層のゲート電極より張り出すよう構成することができる。このとき、最下層ゲート電極の張り出した部分の下の領域に、前記一対の不純物領域と同じ導電型で、かつ、一対の不純物領域の不純物濃度よりも低い不純物濃度の拡散による不純物領域を有すれば更に好適である。具体的に図２を用いて説明すれば、ゲート電極を構成する第１層目のタングステン膜６が第２層目のタングステン膜１０より張り出した構成となっており、更に張り出した第１層目のタングステン膜６の下の基板中に低濃度の拡散層１２が形成されている。
【００１９】本発明に係る半導体装置の製造方法は、素子間分離用絶縁膜を有する半導体基板表面にゲート絶縁膜を形成する工程１と、ゲート絶縁膜上に第１の導電膜を形成する工程２と、第１の導電膜上に絶縁膜を形成する工程３と、この絶縁膜の所要部分に溝を形成して第１の導電膜の表面の一部を露出させる工程４と、溝の側壁に側壁絶縁膜を形成する工程５と、露出した第１の導電膜上に第２の導電膜を形成する工程６と、側壁絶縁膜を除去する工程７と、除去された側壁絶縁膜の隙間を通して素子間分離用絶縁膜で囲まれた半導体基板領域の内部に不純物を導入する工程８と、絶縁膜を除去する工程９と、工程２で形成した第１の導電膜および工程６で形成した第２の導電膜の所要部分を残して導電膜を除去する工程１０と、前記半導体基板領域中に該半導体基板領域とは導電型の異なる領域を作るために不純物を導入する工程１１と、工程１０で残した第１及び第２の導電膜の側壁に側壁絶縁膜を形成する工程１２と、前記半導体基板領域中に該半導体基板領域とは導電型の異なる領域を作るために不純物を導入する工程１３と、工程１３で形成した不純物領域の表面および工程１０で残した導電膜の表面に第３の導電膜を成長させる工程１４と、半導体基板表面を層間絶縁膜で被う工程１５と、層間絶縁膜にコンタクト孔を開口する工程１６と、配線層を形成する工程１７とからなることを特徴とする。
【００２０】また、素子間分離用絶縁膜を有する半導体基板表面にゲート絶縁膜を形成する工程１と、ゲート絶縁膜上に第１の導電膜を形成する工程２と、第１の導電膜上に絶縁膜を形成する工程３と、絶縁膜の所要部分に溝を形成して第１の導電膜の表面の一部を露出させる工程４と、溝の側壁に側壁絶縁膜を形成する工程５と、露出した第１の導電膜上に第２の導電膜を形成する工程６と、側壁絶縁膜を除去する工程７と、除去された側壁絶縁膜の隙間を通して素子間分離用絶縁膜で囲まれた半導体基板領域の内部に不純物を導入する工程８と、絶縁膜を除去する工程９と、前記半導体基板領域中に該半導体基板領域とは導電型の異なる領域を作るために不純物を導入する工程１０と、工程６で形成した第２の導電膜の側壁に側壁絶縁膜を形成する工程１１と、工程２で形成した第１の導電膜および工程６で形成した第２の導電膜の所要部分を残して導電膜を除去する工程１２と、工程１２で残した導電膜の側壁に側壁絶縁膜を形成する工程１３と、前記半導体基板領域中に該半導体基板領域とは導電型の異なる領域を作るために不純物を導入する工程１４と、工程１４で形成した不純物領域の表面および工程１２で残した導電膜の表面に第３の導電膜を成長させる工程１５と、半導体基板表面を層間絶縁膜で被う工程１６と、層間絶縁膜にコンタクト孔を開口する工程１７と、配線層を形成する工程１８とからなる半導体装置の製造方法とすることもできる。
【００２１】更に、素子間分離用絶縁膜を有する半導体基板表面にゲート絶縁膜を形成する工程１と、ゲート絶縁膜上に多結晶シリコン膜を形成する工程２と、多結晶シリコン膜上に絶縁膜を形成する工程３と、絶縁膜の所要部分に溝を形成して多結晶シリコン膜の表面の一部を露出させる工程４と、溝の側壁に側壁絶縁膜を形成する工程５と、露出した多結晶シリコン膜を第１の導電膜に置換する工程６と、第１の導電膜の表面に第２の導電膜を成長させる工程７と、側壁絶縁膜を除去する工程８と、除去された側壁絶縁膜の隙間を通して素子間分離用絶縁膜で囲まれた半導体基板領域の内部に不純物を導入する工程９と、絶縁膜を除去する工程１０と、工程２で形成した多結晶シリコン膜と並びに工程７で形成した第２の導電膜のゲート電極になる部分以外の導電膜とを除去する工程１１と、前記半導体基板領域中に該半導体基板領域とは導電型の異なる領域を作るために不純物を導入する工程１２と、工程１１で形成したゲート電極の側壁に側壁絶縁膜を形成する工程１３と、前記半導体基板領域中に該半導体基板領域とは導電型の異なる領域を作るために不純物を導入する工程１４と、工程１４で形成した不純物領域の表面および工程１１で形成したゲート電極の表面に第３の導電膜を成長させる工程１５と、半導体基板表面を層間絶縁膜で被う工程１６と、層間絶縁膜にコンタクト孔を開口する工程１７と、配線層を形成する工程１８とからなる半導体装置の製造方法であっても良い。
【００２２】前記半導体装置の製造方法において、第１乃至第３の導電膜は高融点金属の膜とすることができ、高融点金属の中でもタングステンであれば好適である。或いは、第１及び第２の導電膜をタングステン膜とし、第３の導電膜をチタンからなる膜としても良い。
【００２３】
【作用】本発明に係る半導体装置によれば、ゲート電極の両端付近の半導体基板領域にゲート幅と同じ長さで局在する半導体基板領域と同じ導電型の高濃度不純物領域、すなわち、ゲート電極端の直下に存在する局所パンチスルーストッパ１１，１１’は、ソース及びドレインとなる拡散層と僅かな領域だけで接するため、従来のパンチスルーストッパ３１，３１’と比べて接触部分が少なくなり、接合容量が大幅に低減する。また、この局所パンチスルーストッパは、ゲート電極の端に局在するのでゲート電極下の大部分の領域は低不純物濃度の状態に保たれたままにでき、電子や正孔が流れるチャネル領域における垂直方向電界（基板に対して）が小さい。従って、チャネル領域全体にパンチスルーストッパが形成される従来の構造に比べて、移動度が高くでき電流が大きくなる。
【００２４】少なくとも２層構造で構成されるゲート電極は、高融点金属を用いた構造であるため、従来のシリサイド化したゲート電極に比べてゲート電極抵抗が減少する。特に、高融点金属としてタングステンを用いれば、従来のシリサイド化したゲート電極のシート抵抗１０Ω／□に対して１Ω／□と１／１０に低減する。タングステンのゲート電極を用いること自体は、従来構造のＭＯＳＦＥＴでも可能であるが、一般的に、タングステンのような金属の加工を、ゲート絶縁膜のように薄い絶縁膜（具体的には５ｎｍ程度）の上で行うのは非常に困難であり、通常では、ゲート絶縁膜が完全に除去されて基板まで削れてしまう。本発明では、実施例において詳細に説明するように、実際に加工するタングステンの膜を薄くすることで、この問題を解決している。
【００２５】また、ソース及びドレイン拡散層の電極は高融点金属を用いた構造としたため、従来のシリサイド化電極を用いる構造の場合のようにシリサイド化によって拡散層の高不純物濃度領域を侵食することがなく、拡散層の低抵抗化が図れる。
【００２６】さらに、少なくとも２層構造で構成されるゲート電極の最下層のゲート電極を上層のゲート電極より張り出した構造は、低濃度拡散層と重なることによりゲートオーバーラップドレイン構造を構成し、抵抗の増加を抑えると共に、ホットキャリアの発生を抑制するのでデバイスの信頼性が向上する。
【００２７】本発明に係る半導体装置の製造方法によれば、素子間分離用絶縁膜を有する半導体基板表面にゲート絶縁膜を形成し、次いでゲート絶縁膜上に第１の導電膜を形成し、第１の導電膜上に絶縁膜を形成した後、この絶縁膜のゲート電極を形成する部分に溝を形成して第１の導電膜の表面の一部を露出させ、溝の側壁に側壁絶縁膜を形成して露出した第１の導電膜上に第２の導電膜を形成し、側壁絶縁膜を除去し、この除去された側壁絶縁膜の隙間を通して素子間分離用絶縁膜で囲まれた半導体基板領域の内部に不純物を導入することにより、ゲート電極の両端付近の半導体基板領域にゲート幅と同じ長さで局在する半導体基板領域と同じ導電型の高濃度不純物領域、すなわち、ゲート電極端の直下に存在する局所パンチスルーストッパを形成することができる。
【００２８】また、上記パンチスルーストッパ形成後、絶縁膜を除去し、第１の導電膜及び第２の導電膜のゲート電極となる部分を残してこれら導電膜を除去し、前記半導体基板領域中に該半導体基板領域とは導電型の異なる領域を作るために不純物を導入した後、ゲート電極となる第１及び第２の導電膜の側壁に側壁絶縁膜を形成し、更に前記半導体基板領域中に該半導体基板領域とは導電型の異なる領域を作るために不純物を導入し、この不純物領域の表面と前記残した第１及び第２の導電膜の表面に第３の導電膜を成長させることにより、少なくとも２層のゲート電極、この場合は３層構造のゲート電極が形成されると同時に、ソースおよびドレインの拡散上の電極もゲート電極を構成する第３の導電膜で形成される。
【００２９】或いは、上記製造方法において、パンチスルーストッパ形成後、絶縁膜を除去し、前記半導体基板領域中に該半導体基板領域とは導電型の異なる領域を作るために不純物を導入した後、第２の導電膜の側壁に側壁絶縁膜を形成し、次いで第１及び第２の導電膜のゲート電極となる部分を残してこれら導電膜を除去し、この残した導電膜の側壁に側壁絶縁膜を形成し、前記半導体基板領域中に該半導体基板領域とは導電型の異なる領域を作るために不純物を導入し、この不純物領域の表面と前記残した第１及び第２の導電膜の表面に第３の導電膜を成長させることにより、少なくとも２層のゲート電極、この場合は３層構造のゲート電極で第１層が上層より張り出したゲート電極が形成されると同時に、ソースおよびドレインの拡散上の電極がゲート電極を構成する第３の導電膜で形成される。
【００３０】更にまた、請求項９に係る半導体装置の製造方法によれば、素子間分離用絶縁膜を有する半導体基板表面にゲート絶縁膜を形成し、次いでゲート絶縁膜上に多結晶シリコン膜を形成した後、多結晶シリコン膜上に絶縁膜を形成し、この絶縁膜のゲート電極を形成する部分に溝を形成して多結晶シリコン膜の表面の一部を露出させ、溝の側壁に側壁絶縁膜を形成した後、露出した多結晶シリコン膜を第１の導電膜に置換し、第１の表面に第２の導電膜を成長させた後、側壁絶縁膜を除去し、この除去された側壁絶縁膜の隙間を通して素子間分離用絶縁膜で囲まれた半導体基板領域の内部に不純物を導入することによってパンチスルーストッパを形成する。この後、絶縁膜を除去し、更に多結晶シリコン膜と並びに第２の導電膜のゲート電極になる部分以外の導電膜とを除去し、前記半導体基板領域中に該半導体基板領域とは導電型の異なる領域を作るために不純物を導入し、ゲート電極になる第１及び第２の導電膜の側壁に側壁絶縁膜を形成し、次いで前記半導体基板領域中に半導体基板領域とは導電型の異なる領域を作るために不純物を導入し、この不純物領域の表面と第１及び第２の導電膜で構成されるゲート電極の表面に第３の導電膜を成長させることにより、少なくとも２層のゲート電極、この場合は３層構造のゲート電極が形成されると同時に、ソース及びドレインの拡散上の電極もゲート電極を構成する第３の導電膜で形成される。
【００３１】
【実施例】以下、本発明に係る半導体装置およびその製造方法の好適な幾つかの実施例につき、図５乃至図１６を用いて詳細に説明する。
【００３２】＜実施例１＞図５乃至図９は、本発明に係る半導体装置およびその製造方法の一実施例を示す断面構造図であり、主要工程順に順を追って示したものである。なお、説明の便宜上、ここではｎ型のＭＯＳＦＥＴを一例に説明する。
【００３３】まず、図５の（Ａ）において、参照符号１は半導体基板を示し、この半導体基板１に対し公知の選択酸化法を用いて素子分離酸化膜２を成長させる。具体的には、ｐ型の半導体基板１の表面に２０ｎｍ程度の酸化膜３を成長させ、さらに、その上に窒化膜（不図示）を公知の低圧気相成長法により堆積した後に、この窒化膜を所望の形状に加工し、その後、水蒸気を含んだ１１００℃の雰囲気で３０分間酸化する。このとき、窒化膜で被われていない領域にのみ酸化膜２が成長する。そして、酸化のマスクとなった窒化膜を１８０℃程度に加熱したリン酸溶液で除去することにより、図５の（Ａ）の構造が得られる。なお、成長させた酸化膜２の厚さは約３００ｎｍである。
【００３４】次に、酸化膜２を成長させただけでは十分な素子分離特性が得られないので、図５の（Ｂ）に矢印で示したように、半導体基板全面に公知のイオン打ち込み法を用いてイオン打ち込みを行い、基板１と同じ導電型の不純物領域４を形成する。具体的には、ボロンを１００ＫｅＶで５×１０13／ｃｍ2打ち込み、不純物濃度のピークが酸化膜２と基板１の界面近傍に位置するように条件を設定する。酸化膜２と基板１ではイオンの阻止能力が違うために、図に示したように、酸化膜２がないところでは、不純物領域４のピーク位置が深くなる。ここで、選択酸化の際の酸化膜３を残したままでイオン打込みを行うのは、イオン打ち込みの際に汚染が基板内部に入るのを防ぐためである。勿論、選択酸化後に酸化膜３を除去して新たな酸化膜を形成してこれを用いても良い。なお、基板１がｎ型でｐ型ＭＯＳＦＥＴを形成する場合は、通常、リンをイオン打ち込みする。
【００３５】次に、図５の（Ｃ）に示したように、ゲート酸化膜５を成長させる。具体的には、チャネル長０．１〜０．２μｍのＭＯＳＦＥＴを形成する場合、ゲート酸化膜５の膜厚は約５〜７ｎｍであり、酸化温度は８００℃である。なお、このゲート酸化膜５の成長の前に、イオン打ち込みに伴う表面の汚染を除去するための洗浄を行ったり、打ち込まれたイオンを活性化するための熱処理を行うことは言うまでもない。
【００３６】次に、図５の（Ｄ）に示したように、ゲート電極の一部となる最下層のタングステン膜６を堆積する。この高融点金属の一つであるタングステンの膜厚は、後述するように、加工に際してゲート酸化膜５を削らないようにするために、チャネル長０．１〜０．２μｍのＭＯＳＦＥＴを形成する場合で２０〜４０ｎｍ程度と薄膜にする。また、ゲート酸化膜５との接着性を良くするために、タングステン膜６の堆積には公知のスパッタ法を用いる。
【００３７】次に、図６の（Ａ）に示したように、タングステン膜６の上に窒化膜７を堆積する。本実施例では、プラズマによって反応を促進させる、プラズマＣＶＤ（Chemical Vapor Deposition)法を用いて、約２００ｎｍの窒化膜を堆積させた。そしてさらに、公知のリソグラフィ技術を用いて、窒化膜７上のレジスト膜８に溝状のパターンを形成する。
【００３８】次に、図６の（Ｂ）に示したように、上記レジスト膜８をエッチングマスクにして公知のドライエッチ技術により窒化膜７をエッチングし、最下層のタングステン膜６に達する溝を窒化膜７に形成する。そして、レジスト膜８を除去し、さらに、同図中に示したように、公知の側壁絶縁膜形成技術を用いて、溝の側壁に絶縁膜９を形成する。具体的には、溝を有する基板全面に酸化膜を堆積し（不図示）、これを公知の異方性ドライエッチ法、例えば反応性イオンエッチング（ＲＩＥ）により全面エッチングを行うと、溝の側壁にのみ酸化膜が残る。側壁酸化膜９の厚さｔは１００ｎｍ程度である。溝の幅からこの側壁酸化膜９の２倍の厚さ２ｔを引いた長さがゲート電極長であり、ほぼチャネル長に対応する。従って、所望のチャネル長を得るように、溝の幅及び側壁酸化膜の厚さを設定すればよい。このようにチャネル長が側壁酸化膜９の厚さｔにより決定できるので、この側壁酸化膜９の厚さを適当に選べば、ゲート電極寸法をリソグラフィ限界以下にすることも可能である。
【００３９】次に、公知のタングステン選択成長技術を用いると、図６の（Ｃ）に示したように、溝の底に露出しているタングステン膜６の表面を核にして、溝の内部を埋めるように第２層目のタングステン膜１０が成長する。成長させる第２層目のタングステン膜１０の厚さは、成長時間で調整するが、本実施例では１５０〜２００ｎｍ成長させた。なお、タングステン膜の成長としては、選択成長技術の他に、全面にスパッタによりメタル接着層を形成し、更に全面にタングステン膜を気相成長法で形成した後、エッチバック工程等でエッチングして溝の内部にのみタングステンを形成する方法も用いることができる。
【００４０】ところで、タングステン膜は多結晶シリコン膜などと異なり、結晶粒が柱状であるため、従来の方法でゲート電極状に加工すると、たとえマスクとなるレジスト膜の側壁が平滑であっても、結晶粒界に起因する凹凸が側面にも発生する。このため、一本のゲート電極でもその寸法がばらつく原因となる。これは、ゲート電極の幅が小さくなるほど深刻な問題である。一方、本発明の方法によれば、第２層目のタングステン膜１０の横方向への成長は、溝の側壁酸化膜９によって制限されており、しかも、側壁酸化膜９は滑らかである。非晶質である窒化膜７には側壁が滑らかな溝を形成することが可能であり、そこに形成した側壁酸化膜９も滑らかとなるからである。従って、滑らかな側壁酸化膜９により制限されるタングステン膜１０の側壁も平滑となるので、側壁が平滑なゲート電極を得ることができ、上記問題は解決される。
【００４１】次に、図６の（Ｄ）に示したように、ゲート電極となる第２層目のタングステン膜１０と、窒化膜７の間にある側壁酸化膜９を除去する。このとき、酸化膜の除去にはフッ酸溶液を用いるが、タングステンと窒化膜はフッ酸溶液ではエッチングされない。
【００４２】次に、図７の（Ａ）に示したように、この側壁酸化膜９の除去後の隙間を通して窒化膜７をマスクに不純物イオンを打ち込み、ゲート電極端の近傍直下にパンチスルーストッパ１１を形成する。本実施例では、２０〜３０ＫｅＶのエネルギで、１×１０12〜１×１０13／ｃｍ2のボロンを打ち込んだ。なお、ｐ型ＭＯＳＦＥＴの場合には、ヒ素を１００〜１４０ＫｅＶ、１×１０12〜１×１０13／ｃｍ2打ち込んでパンチスルーストッパを形成すればよい。
【００４３】次に、図７の（Ｂ）に示したように、溝が形成されていた窒化膜７を１８０℃程度に加熱したリン酸溶液で除去する。このとき、タングステン膜６、７は、加熱したリン酸液には溶解しない。
【００４４】次に、図７の（Ｃ）に示したように、基板表面を被っている２０〜４０ｎｍ程度の第１層目のタングステン膜６を除去して、素子分離酸化膜２、および、ゲート酸化膜５の一部を露出させる。このタングステン膜の除去にも公知のドライエッチ法を用いるが、その際、除去する第１層目のタングステン膜６の厚さが、下地となるゲート酸化膜５の削れに大きな影響を及ぼす。それは、加工する膜が厚くなるほど、エッチングの均一性を向上させるためのオーバーエッチ時間が長くなり、下地のゲート酸化膜５がエッチングにさらされる時間が増えるためである。本実施例では、除去するタングステン膜は２０〜４０ｎｍ程度なので、５〜７ｎｍのゲート酸化膜５上でも、均一性を維持しながらエッチングを止めることができる。勿論、このとき第２層目のタングステン膜１０もエッチングされる。
【００４５】このタングステン膜の加工によって、ゲート電極端のゲート酸化膜５に損傷が入るので、それを回復させるための熱処理を行い、さらに、図７の（Ｄ）に示したように、拡散層１２を形成するイオン打ち込みを行う。この工程では、公知のＬＤＤ（Lightly Doped Drain)構造の低濃度拡散層１２を作るため、打ち込む不純物の量は、１×１０13〜１×１０14／ｃｍ2とした。不純物はリンもしくはヒ素である。なお、損傷を回復させる熱処理として、本実施例においては、酸素と水蒸気の分圧を調整することで、シリコン基板を酸化しながら、タングステン膜は酸化しない技術を用いる。例えば、８００℃で１０％水蒸気を含む酸素雰囲気中で１５分間程度の熱処理を行う。
【００４６】次に、図８の（Ａ）に示したように、公知の側壁絶縁膜形成技術を用いて、ゲート電極となるタングステン膜１０、６の側壁にのみ絶縁膜１３を形成する。具体的には、プラズマＣＶＤで堆積した酸化膜を、異方性ドライエッチ法で全面エッチングする。さらに、リンもしくはヒ素を１×１０15／ｃｍ2以上打ち込み、高濃度拡散層１４を形成する。
【００４７】次に、図８の（Ｂ）に示したように、シリコンが露出している拡散層１４の表面と、ゲート電極の第２層目のタングステン膜１０の表面に第３層目のタングステン膜１５を選択的に成長させ、拡散層１４の低抵抗化をはかる。このように、ゲート電極は３層のタングステン膜６、１０、１５から構成される。
【００４８】次に、図８の（Ｃ）に示したように、基板全面を層間絶縁膜１６で被い、さらに、公知のリソグラフィ技術およびドライエッチ技術を用いて、拡散層１４の表面やゲート電極の表面のタングステン１５に達するコンタクト孔を開口する。
【００４９】最後に、コンタクト孔を公知のプラグ技術を用いてプラグ金属１７で埋め戻した(具体的にはタングステンを選択成長させた)後に、アルミを主体とする金属で配線層１８を形成すれば、図９に示した構造の半導体装置、すなわち図１に示した半導体装置が得られる。なお、配線が複数層に渡って必要な場合には、層間絶縁膜の形成、コンタクト孔の開口、その埋め戻し、および、配線層の形成とを繰り返せばよい。また、本実施例では、ｎ型のＭＯＳＦＥＴを形成する場合について説明したが、半導体基板１や不純物領域４、１１、１２、１４の導電型を逆にすれば、ｐ型のＭＯＳＦＥＴを形成できることは云うまでもない。更に、本実施例では、ゲート電極は３層のタングステン膜からなり、第１層目はゲート絶縁膜との接着性に優れたスパッタ法で堆積したタングステン膜６であり、第２層目はスパッタタングステンの表面に選択的に成長させたタングステン膜１０であり、第３層目は拡散層１４の表面にタングステンを成長させた際にゲート電極の第２層目のタングステン膜上に成長したタングステン膜１５であるが、ソース・ドレインの抵抗が問題とならない場合には、勿論、第３層目のタングステン膜の代わりにチタンシリサイドを形成してもよい。なお、ゲート電極の第２層目のタングステン膜上にはチタンシリサイドを形成しないように、図８の（Ａ）の後の工程で酸化膜を堆積して公知のホトリソグラフィ技術により拡散層１４上の酸化膜だけに孔を開けてチタンシリサイドを形成してもよい。その場合は、ゲート電極は２層のタングステン膜から構成される。
【００５０】＜実施例２＞前記実施例１では、図６の（Ｃ）に示したように、ゲート電極を構成する選択成長で形成した第２層目のタングステン膜１０の下層には、ゲート酸化膜５に接触するタングステン膜６があり、しかも、これが基板全面を被っている。この最下層のタングステン膜６は、実施例１の場合、選択成長させた第２層目のタングステン膜１０の直下のみを残して除去していたが、側壁絶縁膜の形成技術を用いることで、公知のゲートオーバーラップドレイン構造を作ることができる。
【００５１】以下、図１０及び図１１を用いて、実施例２としてゲートオーバラップドレイン構造を有する本発明に係る半導体装置およびその製造方法を説明する。図１０１０及び図１１は、本発明に係る半導体装置の製造工程の主要工程順に沿って示した断面構造図である。なお、本実施例でも、説明の便宜上、ｎ型のＭＯＳＦＥＴを一例に説明する。
【００５２】先ず、実施例１における図５から図７の（Ｂ）までの製造工程を経た基板、すなわち、図１０の（Ａ）に示したように、下層のタングステン膜６上に選択成長により形成した第２層目のタングステン膜１０と局所パンチスルーストッパ１１を有する基板を用意する。
【００５３】そして、図１０の（Ｂ）に示したように、下層のタングステン膜６の一部を除去する前に、低濃度拡散層１２をイオン打ち込みで形成する。条件は実施例１と同じであり、不純物はリンもしくはヒ素を用い、打込み量は１×１０13〜１×１０14／ｃｍ2である。
【００５４】次に、図１０の（Ｃ）に示したように、ゲート電極となる第２層目のタングステン膜１０の側壁に公知の側壁絶縁膜形成技術を用いて側壁絶縁膜１３を形成し、さらに、この側壁絶縁膜１３をマスクにして下層のタングステン膜６を除去する。その後、リンもしくはヒ素を１×１０15／ｃｍ2以上打込み、高濃度拡散層１４を形成する。このようにすることによって、下層のタングステン膜６のゲート長方向の寸法は上層のタングステン膜１０よりも広くなり、しかも、その下の基板領域に形成された低濃度の拡散層１２上に張り出した構造とすることができる。なお、第１層目のタングステン膜６を除去する際に、第２層目のタングステン膜１０の表面の一部も同時に除去されて、図に示したように、側壁絶縁膜１３の角が残る。
【００５５】本実施例に示したＭＯＳＦＥＴの場合は、低濃度拡散層１２がゲート電極を構成する第１層目のタングステン膜６の張出し部分と重なることにより、第１層目のタングステン膜６と低濃度拡散層１２との重なりが少ない実施例１に示したＭＯＳＦＥＴの場合に比べ、ＬＤＤ構造の寄生抵抗の増加が押さえられるので、電流が増加する利点がある。このような構造はゲートオーバーラップドレイン構造と呼ばれ、すでに公知の技術であるが、本発明のＭＯＳＦＥＴでは、ゲート電極となる第２層目のタングステン膜１０を選択成長を用いて形成しているので、側壁絶縁膜１３の形成工程を加えるだけで、ゲートオーバーラップドレイン構造を簡単に実現することができる。
【００５６】次に、図１０の（Ｄ）に示したように、側壁絶縁膜１３’を再び形成し、拡散層１４の表面とタングステン膜１０の表面にタングステン膜１５を成長させる。側壁酸化膜１３’は、張り出した第１層目のタングステン膜６と拡散層１４上のタングステン膜１５の短絡を防ぐ役目を果たす。また、拡散層１４の表面とゲート電極となる第２層目のタングステン膜１０の表面への第３層目のタングステン膜１５の選択成長は、実施例１とまったく同じ条件で行えばよい。このとき、図１０の（Ｃ）に示したように、残っている側壁絶縁膜１３の角は第２層目のタングステン膜１０の表面より飛び出しているために、この角が第３層目のタングステン膜１５を選択成長した時に、拡散層１４上と第２層目のタングステン膜１０上に成長した第３層目のタングステン１５がつながってしまうのを効果的に抑制する。
【００５７】最後に、実施例１と全く同様に、コンタクト孔を公知のプラグ技術を用いてプラグ金属１７で埋め戻した(具体的にはタングステンを選択成長させた)後に、アルミを主体とする金属で配線層１８を形成すれば、図１１に示した構造の半導体装置、すなわち図２に示した半導体装置が得られる。
【００５８】また、本実施例においても、ｎ型のＭＯＳＦＥＴを形成する場合について説明したが、実施例１と同様に半導体基板や不純物領域の導電型を逆にすれば、ｐ型のＭＯＳＦＥＴを形成できることは言うまでもない。
【００５９】＜実施例３＞図１２乃至図１４を用いて、本発明に係る半導体装置およびその製造方法の第３の実施例を詳細に説明する。図１２乃至図１４は、本発明に係る半導体装置の製造方法を示す断面構造図であり、主要工程順に順を追って示したものである。なお、説明の便宜上、ここではｎ型のＭＯＳＦＥＴを一例に説明する。
【００６０】まず、実施例１の図５の（Ａ）において説明した工程を経た基板、すなわち、図１２の（Ａ）に示したように、選択酸化法を用いて形成した素子間分離酸化膜２と酸化膜３を有する半導体基板を用意する。
【００６１】次に、図１２の（Ｂ）に示したように、ゲート酸化膜５を成長させた後、多結晶シリコン膜６’をＣＶＤ法を用いて堆積する。チャネル長０．１〜０．２μｍのＭＯＳＦＥＴを形成する場合、ゲート酸化膜５の膜厚は約５〜７ｎｍであり、多結晶シリコン膜６’の膜厚は２０〜４０ｎｍ程度である。そして、窒化膜７をプラズマＣＶＤ法を用いて約２００ｎｍ堆積した後、リソグラフィ技術を用いて溝を形成し、この溝の側壁に側壁酸化膜９を形成する。なお、ゲート酸化膜５を成長させる前に、酸化膜３は表面を洗浄する際に除去しておく。
【００６２】次に、図１２の（Ｃ）に示したように、露出している多結晶シリコン膜６’の表面をタングステン膜６に置換する。具体的には、ＷＦ6ガスを供給するとシリコンとの反応が起こり、シリコンは揮発性のガスであるＳｉＦ4となって除去されてＷ（タングステン）が残る。ＷＦ6ガスは酸化膜とは反応しないので、溝側壁の側壁酸化膜９はそのままであり、また、多結晶シリコン膜６’との置換反応が進んでも、ゲート酸化膜５がタングステン膜６と反応するということもない。
【００６３】次に、図１２の（Ｄ）に示したように、置換した第１層目のタングステン膜６の表面に、実施例１の図６の（Ｃ）で説明した方法により、第２層目のタングステン膜１０を選択成長させる。
【００６４】次に、図１３の（Ａ）に示したように、側壁酸化膜９を除去後、ゲート電極となる第２層目のタングステン膜１０と窒化膜７との隙間を通してイオン打込みを行い、パンチスルーストッパ１１を形成する。本実施例の場合、不純物イオンは多結晶シリコン膜６’を通して打ち込まれる。
【００６５】次に、図１３の（Ｂ）に示したように、溝が形成されていた窒化膜７を除去し、更に基板全面を被っていた多結晶シリコン膜６’をエッチングにより除去する。これまでの実施例では、第１層目のタングステン膜６を除去していたが、本実施例では、多結晶シリコン膜６’が除去される。多結晶シリコン膜６’は下地のゲート酸化膜５との間に選択比を確保し易いという特徴がある。これまでの実施例でも、除去される第１層目のタングステン膜６を薄くすることで、ゲート酸化膜５上でのタングステン膜の加工を行ってきたが、本実施例では、よりエッチングし易い多結晶シリコン６’を用いることで、ゲート電極加工上の問題がなくなる利点もある。
【００６６】以下、図１３の（Ｃ）から図１４までの工程は、それぞれ実施例１で図７の（Ｄ）から図９までを用いて説明した方法とまったく同じ方法により形成できるので、詳細な説明は省略する。
【００６７】本実施例ではパンチスルーストッパ１１は多結晶シリコン膜６’を通して形成し、その後、その多結晶シリコン膜６’をタングステン膜６に置換するという方法を用いたことにより、前記実施例１及び実施例２のように、ゲート酸化膜５に接したタングステン膜６を通してイオン打込みを行い、パンチスルーストッパ１１を形成する場合に比べて、基板表面がタングステンによって汚染されるいわゆる重金属汚染の可能性がなくなったので、汚染によるキャリア寿命の低下や接合リークの増加を招くおそれがなくなり、信頼性が向上する。なお、多結晶シリコン膜６’をゲート電極の一部としてそのまま使用することも可能であるが、従来技術の問題点のひとつとして指摘したように、表面チャネル型の微細なＭＯＳＦＥＴを実現するためには、ゲート電極の導電型を変えなければならないという工程数の増加する問題があるので、ここでは、タングステン膜６に置換した例について説明した。
【００６８】＜実施例４＞図１５乃至図１６を用いて、本発明に係る半導体装置およびその製造方法の第４の実施例を詳細に説明する。図１５乃至図１６は、本発明に係る半導体装置の製造方法を示す断面構造図であり、主要工程順に順を追って示したものである。なお、本実施例は実施例１で説明した半導体装置を用いて、図３に示したＣＭＯＳを形成した場合の例である。
【００６９】既に述べてきたように、本発明の半導体装置は、拡散層などの導電型を変えるだけで、容易にｎ型およびｐ型のＭＯＳＦＥＴを作ることができる。この点は、従来構造のＭＯＳＦＥＴとまったく同じである。従って、ＣＭＯＳを形成するためには、従来と同じように、導電型の異なる領域を有する基板を用意し、交互にｎ型とｐ型の半導体装置を作って行けばよい。
【００７０】まず、図１５の（Ａ）に示したように、半導体基板１に導電型の異なる領域２１と２２を有し、かつ、素子分離酸化膜２が成長されている基板を用意する。ここでは、説明の便宜上、領域２１をｎ型ＭＯＳＦＥＴが形成されるｐ型領域、領域２２をｐ型ＭＯＳＦＥＴが形成されるｎ型領域とする。
【００７１】次に、図１５の（Ｂ）に示したように、それぞれの領域２１、２２に対して、素子分離特性を改善するためのイオン打ち込みをレジスト膜８をマスクにして交互に行い、不純物領域４１、４２を形成する。ｐ型領域２１の不純物領域４２に対してはボロンが導入され、ｎ型領域２２の不純物領域４１に対してはリンが導入される。
【００７２】次に、図１５の（Ｃ）に示したように、ゲート酸化膜５を全面に成長させ、さらに、ゲート電極の一部となる第１層目のタングステン膜６を形成し、実施例１において図６の（Ａ）〜（Ｃ）を用いて説明したように、窒化膜７への溝の形成、側壁酸化膜９の形成、第２層目のタングステン膜１０の成長を行う。
【００７３】そして、図１５の（Ｄ）に示したように、側壁酸化膜９を除去し、パンチスルーストッパ１１、１１’の形成を行う。パンチスルーストッパ１１はボロンのイオン打ち込みで形成し、パンチスルーストッパ１１’はヒ素のイオン打ち込みで形成する。
【００７４】次に、図１６の（Ａ）に示したように、窒化膜７を加熱したリン酸溶液で除去後、基板表面を被う第１層目のタングステン膜６をドライエッチ法により除去し、図１６の（Ｂ）に示したように、低濃度拡散層１２、１２’、側壁酸化膜１３、高濃度拡散層１４、１４’を形成する。実施例１で図７の（Ｄ）から図８の（Ａ）までを用いて説明した方法により形成できるので詳細な説明は省略する。両ＭＯＳＦＥＴにおいて、導電型が異なるのは言うまでもない。
【００７５】そして、図１６の（Ｃ）に示したように、拡散層１４の表面とゲート電極となる第２層目のタングステン膜１０の表面での第３層目のタングステン膜１５の成長を行い、層間絶縁膜１６で覆った後、層間絶縁膜１６にコンタクト孔を開け、最後に、図１６の（Ｄ）に示したように、コンタクト孔をプラグ金属１７（具体的にはタングステン）で埋め戻した後、アルミを主体とする金属で配線１８を形成してＣＭＯＳ、すなわち図３で示したＣＭＯＳが完成する。なお、第３層目のタングステン膜１５から配線１８を形成するまでは、実施例１で図８の（Ｂ）から図９までを用いて説明した方法によって形成できるので、詳細な説明は省略した。
【００７６】以上、本発明の好適な実施例について説明したが、本発明は前記実施例に限定されることなく、例えば、高融点金属材料としてタングステンを用いたが、チタンなど他の材料を用いてもよく、本発明の精神を逸脱しない範囲内で種々の設計変更をなし得ることは勿論である。
【００７７】
【発明の効果】以上、前述した実施例から明らかなように、本発明に係る半導体装置およびその製造方法によれば、タングステンという抵抗が低く、かつ、熱処理にも耐えることができる高融点金属材料を、ゲート酸化膜が非常に薄いＭＯＳＦＥＴのゲート電極として使用することが可能となる。ゲート電極に、高融点金属であるタングステンを使用できることにより、従来のシリサイド化したゲート電極の抵抗がシート抵抗で１０Ω／□であるのに対して、ゲート電極抵抗を１Ω／□と低減でき、動作速度を向上させることができる。
【００７８】また、タングステンを用いることで、従来の多結晶シリコンゲートを用いてＣＭＯＳを形成する場合のように、導電型の異なるゲート電極を形成する必要がなくなり、ゲート電極形成工程の工程数の削減が可能となる。
【００７９】更に、拡散層の表面とゲート電極の表面にタングステンを成長させる製造方法は、シリサイド化する方法と比べて、拡散層の高濃度不純物領域を侵食することがないために、拡散層の抵抗をよりいっそう低下させる利点もある。
【００８０】また更に、溝を用いたゲート電極の形成は、パンチスルーストッパを局所的に形成することを可能とする。このため、パンチスルーストッパによる寄生の接合容量が大幅に低減する。例えば、チャネル長が０．２ミクロン程度のＭＯＳＦＥＴでは、パンチスルーストッパのピーク濃度は１０18／ｃｍ3弱であり、接合容量は２ｆＦ／μｍ2程度になるのに対して、本発明に係る局所パンチスルーストッパ構造を有するＭＯＳＦＥＴでは、接合容量は１／１０程度に低減する。この接合容量の低減の結果、ゲート抵抗の低下と相俟って、素子性能の向上に多いに寄与し、信号の伝達速度の向上を図ることができる。
【００８１】更に、この局所パンチスルーストッパは、ゲート電極端付近の領域に局在しており、ゲート電極の直下は低濃度の状態に保たれている。このため、電子や正孔が流れるチャネル領域における、垂直方向電界（基板に対して）が小さく、チャネル領域全体にパンチスルーストッパが形成されている従来構造のＭＯＳＦＥＴに比べて、高い移動度が実現され、電流が大きくなる効果がある。
【００８２】また更に、本発明に係る半導体装置は、製造工程をわずかに追加もしくは変更することで、ゲートオーバーラップ構造にしたり、ゲート電極寸法をリソグラフィ限界以下にすることができ、これらも素子性能の向上に寄与するところ大である。
【００８３】以上述べてきたように、局所パンチスルーストッパ構造は、接合容量を大幅に低減しながら、電子や正孔の移動度が低下するのを抑えることができ、タングステンゲート電極によってゲート抵抗は減少する。また、拡散層上で成長させたタングステンは、拡散層抵抗を減少させる。さらに、タングステンゲートは、ゲート電極形成工程を単純にし、その結果、低コストで、かつ、高性能なＭＯＳＦＥＴを実現でき、ひいては、ＬＳＩの高性能化を達成することができる。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の第１の実施例を示す断面図。
【図２】本発明に係る半導体装置の第２の実施例を示す断面図。
【図３】本発明に係る半導体装置によるＣＭＯＳの実施例を示す断面図。
【図４】従来の半導体装置におけるＣＭＯＳの断面図。
【図５】本発明に係る半導体装置の第１の実施例の製造方法を主要工程順に断面図で示す製造工程図。
【図６】本発明に係る半導体装置の第１の実施例の製造方法を主要工程順に断面図で示す製造工程図であり、図５R>５の次の工程を示す図。
【図７】本発明に係る半導体装置の第１の実施例の製造方法を主要工程順に断面図で示す製造工程図であり、図６R>６の次の工程を示す図。
【図８】本発明に係る半導体装置の第１の実施例の製造方法を主要工程順に断面図で示す製造工程図であり、図７R>７の次の工程を示す図。
【図９】本発明に係る半導体装置の第１の実施例の製造方法を主要工程順に断面図で示す製造工程図であり、図８R>８の次の工程を示す図。
【図１０】本発明に係る半導体装置の第２の実施例の製造方法を主要工程順に断面図で示す製造工程図。
【図１１】本発明に係る半導体装置の第２の実施例の製造方法を主要工程順に断面図で示す製造工程図であり、図１０の次の工程を示す図。
【図１２】本発明に係る半導体装置の第３の実施例の製造方法を主要工程順に断面図で示す製造工程図。
【図１３】本発明に係る半導体装置の第３の実施例の製造方法を主要工程順に断面図で示す製造工程図であり、図１２の次の工程を示す図。
【図１４】本発明に係る半導体装置の第３の実施例の製造方法を主要工程順に断面図で示す製造工程図であり、図１３の次の工程を示す図。
【図１５】本発明に係る半導体装置の第４の実施例の製造方法を主要工程順に断面図で示す製造工程図。
【図１６】本発明に係る半導体装置の第４の実施例の製造方法を主要工程順に断面図で示す製造工程図であり、図１５の次の工程を示す図。
【符号の説明】
１…半導体基板
２…素子分離酸化膜
３…酸化膜
４、４１、４２…不純物領域
５…ゲート酸化膜
６…タングステン膜
６’…多結晶シリコン膜
７…窒化膜
８…レジスト膜
９…側壁酸化膜
１０…タングステン膜
１１、１１’…パンチスルーストッパ
１２、１２’…低濃度拡散層
１３…側壁絶縁膜
１４、１４’…高濃度拡散層
１５、１５’…タングステン膜
１６…層間絶縁膜
１７…プラグ金属
１８…配線金属
２１…ｐ型領域
２２…ｎ型領域
３０、３０’…ゲート電極
３５、３５’…シリサイド膜
【０００１】
【産業上の利用分野】本発明は半導体装置およびその製造方法に係り、特にゲート電極抵抗の低抵抗化と接合容量の低減により高性能化を図った金属−酸化膜−半導体型の電界効果トランジスタを有する（Metal Oxide Semiconductor Field Effect Transistor；以下、ＭＯＳＦＥＴと略す)半導体装置とその製造方法に関する。
【０００２】
【従来の技術】シリコンを用いた集積回路の代表例であるダイナミック・ランダム・アクセス・メモリは、現在、０．８ミクロンの技術を用いて、４メガビットの量産が行われている。また、次世代の０．５ミクロン技術を使用する１６メガビットの量産化も始まっている。今後も、微細加工技術の進歩と相俟って、半導体素子が縮小され、集積度の向上と高性能化が実現されるのは間違いない。
【０００３】しかし、チャネル長がハーフミクロン以下の領域になると、ＭＯＳＦＥＴのチャネル領域を流れる電子もしくは正孔は、速度が完全に飽和した状態になっており、このため、微細化しても、これまでのようには、チャネル長に反比例して電流が大きくなることは期待できない。また、微細化を進めるために、基板濃度が上昇しており、その結果、電子もしくは正孔の移動度が減少している。さらには、基板濃度の増加は接合容量の増加を招き、ゲート電極の微細化はゲート抵抗の増加を招く。以上のような要因が、ＭＯＳＦＥＴの微細化による性能向上という利点を損なう原因となる。
【０００４】このような課題が発生するＭＯＳＦＥＴの構造的問題点を、図４を用いて説明する。図４は、従来技術により作製したチャネル長がハーフミクロン以下の微細なＭＯＳＦＥＴを有する半導体装置の断面図であり、同一半導体基板上に導電型の異なるＭＯＳＦＥＴが混在する相補型の半導体装置(CMOS;Complementary MOS)を示している。図４において、参照符号１は半導体基板を示し、半導体基板１にはｐ型領域２１とｎ型領域２２が形成されており、ｐ型領域２１にチャネル長がハーフミクロン以下のｎ型ＭＯＳＦＥＴが作製され、ｎ型領域２２にチャネル長がハーフミクロン以下のｐ型ＭＯＳＦＥＴが作製される。
【０００５】チャネル長がハーフミクロン以下の従来のＭＯＳＦＥＴに特徴的な構造は、パンチスルーストッパ３１、３１’と、導電型の異なるゲート電極３０、３０’と不純物領域１２、１２’，１４、１４’およびゲート電極３０、３０’を被うシリサイド膜３５、３５’とを有することである。
【０００６】パンチスルーストッパ３１はｐ型領域２１と同じ導電型で高濃度な不純物領域であり、パンチスルーストッパ３１’はｎ型領域２２と同じｎ型であるがより不純物濃度が高い領域である。パンチスルーストッパ３１、３１’は、それぞれ不純物領域１２、１２’の接合から広がる空乏層がチャネル領域に張り出すのを防ぎ、接合間の干渉によるリーク電流の発生を抑える。このパンチスルーストッパ３１、３１’は、不純物領域１４、１４’の接合界面の近傍に濃度のピークが位置するように、不純物濃度分布が設定されている。
【０００７】不純物領域１４、１４’上やゲート電極３０、３０’上のシリサイド膜３５、３５’は、これらの導電層の抵抗を下げる効果がある。不純物領域１４、１４’の接合深さはＭＯＳＦＥＴの微細化に伴って浅くなっており、同じ不純物濃度であっても、抵抗は増加する。これまでは、チャネル抵抗に比べて不純物領域１４、１４’の拡散抵抗は十分小さかったので、ＭＯＳＦＥＴの電流には直接的に影響を及ぼすことはなかった。しかし、チャネル長の減少とともにチャネル抵抗も小さくなるが、不純物領域１４、１４’の拡散抵抗は増加するために、これらの抵抗が同程度の大きさになってくる。その結果、不純物領域１４、１４’による電圧降下が顕著に見え始め、ＭＯＳＦＥＴの本来の性能が引き出せなくなる。これを防ぐために、シリサイド膜３５、３５’が用いられる。シリサイド膜３５、３５’は、公知のシリサイド技術を用いることにより、ゲート電極３０、３０’と不純物領域１４、１４’上の両方に形成することができる。
【０００８】また、導電型の異なるゲート電極３０、３０’を用いるのは、ｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴの両方を、以下に述べるように、表面チャネル型にする必要があるためである。すなわち、これまでｐ型ＭＯＳＦＥＴは、ｎ型ＭＯＳＦＥＴと同様に、ゲート電極にｎ型の不純物を高濃度で含む多結晶シリコンを用いてきた。しかし、ｐ型ＭＯＳＦＥＴでは、基板との仕事関数差が小さいために、ＭＯＳＦＥＴをオンさせるためのゲート電圧（しきい電圧）が大きくなる。そこで、チャネル領域に、基板とは導電型の異なる不純物（具体的にはボロン）を導入し、表面近傍をｐ型にして、しきい電圧の調整を行ってきた。このような不純物分布になると、正孔は基板の内部を流れるようになるので、埋め込みチャネル型ＭＯＳＦＥＴと呼ばれている。埋め込みチャネル型のＭＯＳＦＥＴでは、電子や正孔がゲート酸化膜界面での散乱を受ける確率が低くなるために、表面チャネル型に比べて移動度が大きいが、チャネル領域がゲート電極から離れているために、接合間の干渉が起こり易くリーク電流も流れ易い問題点があった。しかし、この問題点は、ｐ型ＭＯＳＦＥＴのゲート電極をｐ型の多結晶シリコンとすることにより、ｎ型ＭＯＳＦＥＴと同様の表面チャネル型となるので、解決することができる。
【０００９】このように、従来から様々な工夫を加えることでＭＯＳＦＥＴを微細化し、性能向上を図ってきた。なお、前述したようなパンチスルーストッパ、シリサイド膜、異なる導電型の多結晶シリコンゲートを有する相補型の半導体装置については、例えば、テクニカル・ダイジェスト アイ・イー・イー・イー インターナショナル・エレクトロン・デバイセズ・ミーティング １９９３年 第１２７頁から１３０頁(Technical Digest. IEEE International Electron Devices Meeting, pp.127-130, 1993)に記載されている。
【００１０】
【発明が解決しようとする課題】しかしながら、前述した従来の半導体装置における対策は、さらに微細なＭＯＳＦＥＴを実現するには、依然として以下に述べるような、性能向上を阻害し、製造工程を複雑にする側面を合わせ持っている。
【００１１】例えば、短チャネル効果に伴うリーク電流の発生を抑制するために設けたパンチスルーストッパ３１、３１’は、チャネル領域を高濃度化するために、電子や正孔の移動度を減少させ、ひいては、電流の減少を招いてしまう。また、チャネル領域の高濃度化は接合容量を増加させるので、信号の遅延時間が長くなってしまう問題がある。これまでは、このような問題は寸法の微細化による電流の増加でカバーしてきたが、前述したように、電子や正孔の速度は飽和しており、チャネル長を小さくしても必ずしも電流の増加が期待できない状況では、移動度の減少や接合容量の増加は、性能の低下を招くだけである。
【００１２】さらに、シリサイドを表面近傍に成長させたゲート電極３０、３０’にも、微細化に伴って低抵抗化に限界が現れて来る。これは、ゲート電極の寸法が小さくなると共に、シリサイド反応が微細なパターンにおいて抑制されるからである。ゲート電極よりは遥かに面積の大きな接合でも、別の意味でシリサイド化の限界がある。それは、接合が浅くなるのに伴って、十分に厚いシリサイド層を形成することができなくなるからである。また、シリサイド膜３５、３５’は、半導体基板内部に形成されるために、不純物を高濃度で含む領域がシリサイド化する。このため、残された不純物領域は不純物濃度が低い領域であり、不純物領域の低抵抗化にとってシリサイド化は必ずしも好ましいことではない。
【００１３】従って、この不純物領域及びゲート電極の高抵抗化の問題に加えて、従来の多結晶シリコンを用いるゲート電極構成では、表面チャネル型の相補型ＭＯＳＦＥＴを形成するために導電型の異なる多結晶シリコンを使用しなければならず、製造工程が増加するという問題点があった。このゲート電極形成工程の増加は、結果としてＬＳＩのコスト上昇および歩留まりの低下を招いていた。
【００１４】そこで、本発明の目的は、不純物領域及びゲート電極の低抵抗化により高性能化を図った微細なＭＯＳＦＥＴを有する半導体装置を提供すること、並びに、不純物領域及びゲート電極の低抵抗化を図ることができると共にゲート電極形成工程数の低減を図ることができる半導体装置の製造方法を提供することにある。
【００１５】
【課題を解決するための手段】上記目的を達成するために、本発明の請求項１に係る半導体装置は、素子間分離用絶縁膜で囲まれた半導体基板の第１の領域に、所定の間隔で形成された該第１の領域の導電型とは導電型が異なる一対の不純物領域と、該一対の不純物領域間上にゲート絶縁膜を介して接するゲート電極とを具備する電界効果型の半導体装置において、上記ゲート電極の２つの側壁を覆う２つの側壁絶縁膜をさらに具備し、上記ゲート電極の上記２つの側壁絶縁膜のそれぞれの下の第１の領域に、ゲート幅と同じ長さで局在する上記第１の領域と同じ導電型の２つの高濃度不純物領域を有するよう構成することを特徴とする。具体的に、実施例に対応する図１を用いて説明すれば、本発明に係る半導体装置は、タングステン膜６、１０、１５から成る３層構造のゲート電極と、このゲート電極の両端付近のゲート酸化膜下の半導体基板領域にゲート幅と同じ長さで局在する半導体基板１と同じ導電型の高濃度不純物領域、すなわちゲート電極端の直下に存在し不純物領域１２、１４とは僅かな領域だけで接するパンチスルーストッパ１１を有するように構成されている。なお、図１において、参照符号２は素子分離酸化膜、４は素子分離特性を向上させるための高不純物濃度層、５はゲート絶縁膜、１３はゲート電極の側壁絶縁膜、１６は層間絶縁膜、１７はコンタクト孔を埋めるプラグ金属、そして、１８は配線金属である。
【００１６】また、請求項２に係る半導体装置は、素子間分離用絶縁膜でそれぞれ囲まれた半導体基板の第１の領域および該第１の領域の導電型と異なる第２の領域に、それぞれの領域の導電型とは導電型が異なると共に所定間隔で形成された一対の不純物領域と、該一対の不純物領域間上にゲート絶縁膜を介して接するゲート電極とをそれぞれ具備する相補型の電界効果型半導体装置において、上記それぞれのゲート電極の２つの側壁を覆う２つの側壁絶縁膜をさらに具備し、上記それぞれのゲート電極の上記２つの側壁絶縁膜の下のそれぞれの第１および第２の領域に、ゲート幅と同じ長さで局在する上記それぞれの領域と同じ導電型の２つの高濃度不純物領域を有するように構成することを特徴とする。この相補型の本発明に係る半導体装置を具体的に図３を用いて説明すれば、図１に示した半導体装置をＣＭＯＳの場合に適用したものであり、同一半導体基板１上の素子間分離用絶縁膜２で囲まれた半導体基板１に、それぞれ導電型が異なる第１及び第２の領域すなわちウエル領域２１、２２、ソース、ドレイン領域である高濃度の拡散による不純物領域（以下、拡散による不純物領域を拡散層と呼ぶ）１４、１４’、素子分離特性を向上させる高濃度層４１、４２、それぞれのゲート電極の両端付近の直下に局在するパンチスルーストッパ１１、１１’を有している。
【００１７】前記半導体装置において、ゲート電極は高融点金属とすることができ、高融点金属の中でもタングステンであれば好適である。
【００１８】さらに、前記半導体装置のいずれかにおいて、少なくとも２層構造からなるゲート電極の、ゲート絶縁膜に接触している最下層のゲート電極は、上層のゲート電極より張り出すよう構成することができる。このとき、最下層ゲート電極の張り出した部分の下の領域に、前記一対の不純物領域と同じ導電型で、かつ、一対の不純物領域の不純物濃度よりも低い不純物濃度の拡散による不純物領域を有すれば更に好適である。具体的に図２を用いて説明すれば、ゲート電極を構成する第１層目のタングステン膜６が第２層目のタングステン膜１０より張り出した構成となっており、更に張り出した第１層目のタングステン膜６の下の基板中に低濃度の拡散層１２が形成されている。
【００１９】本発明に係る半導体装置の製造方法は、素子間分離用絶縁膜を有する半導体基板表面にゲート絶縁膜を形成する工程１と、ゲート絶縁膜上に第１の導電膜を形成する工程２と、第１の導電膜上に絶縁膜を形成する工程３と、この絶縁膜の所要部分に溝を形成して第１の導電膜の表面の一部を露出させる工程４と、溝の側壁に側壁絶縁膜を形成する工程５と、露出した第１の導電膜上に第２の導電膜を形成する工程６と、側壁絶縁膜を除去する工程７と、除去された側壁絶縁膜の隙間を通して素子間分離用絶縁膜で囲まれた半導体基板領域の内部に不純物を導入する工程８と、絶縁膜を除去する工程９と、工程２で形成した第１の導電膜および工程６で形成した第２の導電膜の所要部分を残して導電膜を除去する工程１０と、前記半導体基板領域中に該半導体基板領域とは導電型の異なる領域を作るために不純物を導入する工程１１と、工程１０で残した第１及び第２の導電膜の側壁に側壁絶縁膜を形成する工程１２と、前記半導体基板領域中に該半導体基板領域とは導電型の異なる領域を作るために不純物を導入する工程１３と、工程１３で形成した不純物領域の表面および工程１０で残した導電膜の表面に第３の導電膜を成長させる工程１４と、半導体基板表面を層間絶縁膜で被う工程１５と、層間絶縁膜にコンタクト孔を開口する工程１６と、配線層を形成する工程１７とからなることを特徴とする。
【００２０】また、素子間分離用絶縁膜を有する半導体基板表面にゲート絶縁膜を形成する工程１と、ゲート絶縁膜上に第１の導電膜を形成する工程２と、第１の導電膜上に絶縁膜を形成する工程３と、絶縁膜の所要部分に溝を形成して第１の導電膜の表面の一部を露出させる工程４と、溝の側壁に側壁絶縁膜を形成する工程５と、露出した第１の導電膜上に第２の導電膜を形成する工程６と、側壁絶縁膜を除去する工程７と、除去された側壁絶縁膜の隙間を通して素子間分離用絶縁膜で囲まれた半導体基板領域の内部に不純物を導入する工程８と、絶縁膜を除去する工程９と、前記半導体基板領域中に該半導体基板領域とは導電型の異なる領域を作るために不純物を導入する工程１０と、工程６で形成した第２の導電膜の側壁に側壁絶縁膜を形成する工程１１と、工程２で形成した第１の導電膜および工程６で形成した第２の導電膜の所要部分を残して導電膜を除去する工程１２と、工程１２で残した導電膜の側壁に側壁絶縁膜を形成する工程１３と、前記半導体基板領域中に該半導体基板領域とは導電型の異なる領域を作るために不純物を導入する工程１４と、工程１４で形成した不純物領域の表面および工程１２で残した導電膜の表面に第３の導電膜を成長させる工程１５と、半導体基板表面を層間絶縁膜で被う工程１６と、層間絶縁膜にコンタクト孔を開口する工程１７と、配線層を形成する工程１８とからなる半導体装置の製造方法とすることもできる。
【００２１】更に、素子間分離用絶縁膜を有する半導体基板表面にゲート絶縁膜を形成する工程１と、ゲート絶縁膜上に多結晶シリコン膜を形成する工程２と、多結晶シリコン膜上に絶縁膜を形成する工程３と、絶縁膜の所要部分に溝を形成して多結晶シリコン膜の表面の一部を露出させる工程４と、溝の側壁に側壁絶縁膜を形成する工程５と、露出した多結晶シリコン膜を第１の導電膜に置換する工程６と、第１の導電膜の表面に第２の導電膜を成長させる工程７と、側壁絶縁膜を除去する工程８と、除去された側壁絶縁膜の隙間を通して素子間分離用絶縁膜で囲まれた半導体基板領域の内部に不純物を導入する工程９と、絶縁膜を除去する工程１０と、工程２で形成した多結晶シリコン膜と並びに工程７で形成した第２の導電膜のゲート電極になる部分以外の導電膜とを除去する工程１１と、前記半導体基板領域中に該半導体基板領域とは導電型の異なる領域を作るために不純物を導入する工程１２と、工程１１で形成したゲート電極の側壁に側壁絶縁膜を形成する工程１３と、前記半導体基板領域中に該半導体基板領域とは導電型の異なる領域を作るために不純物を導入する工程１４と、工程１４で形成した不純物領域の表面および工程１１で形成したゲート電極の表面に第３の導電膜を成長させる工程１５と、半導体基板表面を層間絶縁膜で被う工程１６と、層間絶縁膜にコンタクト孔を開口する工程１７と、配線層を形成する工程１８とからなる半導体装置の製造方法であっても良い。
【００２２】前記半導体装置の製造方法において、第１乃至第３の導電膜は高融点金属の膜とすることができ、高融点金属の中でもタングステンであれば好適である。或いは、第１及び第２の導電膜をタングステン膜とし、第３の導電膜をチタンからなる膜としても良い。
【００２３】
【作用】本発明に係る半導体装置によれば、ゲート電極の両端付近の半導体基板領域にゲート幅と同じ長さで局在する半導体基板領域と同じ導電型の高濃度不純物領域、すなわち、ゲート電極端の直下に存在する局所パンチスルーストッパ１１，１１’は、ソース及びドレインとなる拡散層と僅かな領域だけで接するため、従来のパンチスルーストッパ３１，３１’と比べて接触部分が少なくなり、接合容量が大幅に低減する。また、この局所パンチスルーストッパは、ゲート電極の端に局在するのでゲート電極下の大部分の領域は低不純物濃度の状態に保たれたままにでき、電子や正孔が流れるチャネル領域における垂直方向電界（基板に対して）が小さい。従って、チャネル領域全体にパンチスルーストッパが形成される従来の構造に比べて、移動度が高くでき電流が大きくなる。
【００２４】少なくとも２層構造で構成されるゲート電極は、高融点金属を用いた構造であるため、従来のシリサイド化したゲート電極に比べてゲート電極抵抗が減少する。特に、高融点金属としてタングステンを用いれば、従来のシリサイド化したゲート電極のシート抵抗１０Ω／□に対して１Ω／□と１／１０に低減する。タングステンのゲート電極を用いること自体は、従来構造のＭＯＳＦＥＴでも可能であるが、一般的に、タングステンのような金属の加工を、ゲート絶縁膜のように薄い絶縁膜（具体的には５ｎｍ程度）の上で行うのは非常に困難であり、通常では、ゲート絶縁膜が完全に除去されて基板まで削れてしまう。本発明では、実施例において詳細に説明するように、実際に加工するタングステンの膜を薄くすることで、この問題を解決している。
【００２５】また、ソース及びドレイン拡散層の電極は高融点金属を用いた構造としたため、従来のシリサイド化電極を用いる構造の場合のようにシリサイド化によって拡散層の高不純物濃度領域を侵食することがなく、拡散層の低抵抗化が図れる。
【００２６】さらに、少なくとも２層構造で構成されるゲート電極の最下層のゲート電極を上層のゲート電極より張り出した構造は、低濃度拡散層と重なることによりゲートオーバーラップドレイン構造を構成し、抵抗の増加を抑えると共に、ホットキャリアの発生を抑制するのでデバイスの信頼性が向上する。
【００２７】本発明に係る半導体装置の製造方法によれば、素子間分離用絶縁膜を有する半導体基板表面にゲート絶縁膜を形成し、次いでゲート絶縁膜上に第１の導電膜を形成し、第１の導電膜上に絶縁膜を形成した後、この絶縁膜のゲート電極を形成する部分に溝を形成して第１の導電膜の表面の一部を露出させ、溝の側壁に側壁絶縁膜を形成して露出した第１の導電膜上に第２の導電膜を形成し、側壁絶縁膜を除去し、この除去された側壁絶縁膜の隙間を通して素子間分離用絶縁膜で囲まれた半導体基板領域の内部に不純物を導入することにより、ゲート電極の両端付近の半導体基板領域にゲート幅と同じ長さで局在する半導体基板領域と同じ導電型の高濃度不純物領域、すなわち、ゲート電極端の直下に存在する局所パンチスルーストッパを形成することができる。
【００２８】また、上記パンチスルーストッパ形成後、絶縁膜を除去し、第１の導電膜及び第２の導電膜のゲート電極となる部分を残してこれら導電膜を除去し、前記半導体基板領域中に該半導体基板領域とは導電型の異なる領域を作るために不純物を導入した後、ゲート電極となる第１及び第２の導電膜の側壁に側壁絶縁膜を形成し、更に前記半導体基板領域中に該半導体基板領域とは導電型の異なる領域を作るために不純物を導入し、この不純物領域の表面と前記残した第１及び第２の導電膜の表面に第３の導電膜を成長させることにより、少なくとも２層のゲート電極、この場合は３層構造のゲート電極が形成されると同時に、ソースおよびドレインの拡散上の電極もゲート電極を構成する第３の導電膜で形成される。
【００２９】或いは、上記製造方法において、パンチスルーストッパ形成後、絶縁膜を除去し、前記半導体基板領域中に該半導体基板領域とは導電型の異なる領域を作るために不純物を導入した後、第２の導電膜の側壁に側壁絶縁膜を形成し、次いで第１及び第２の導電膜のゲート電極となる部分を残してこれら導電膜を除去し、この残した導電膜の側壁に側壁絶縁膜を形成し、前記半導体基板領域中に該半導体基板領域とは導電型の異なる領域を作るために不純物を導入し、この不純物領域の表面と前記残した第１及び第２の導電膜の表面に第３の導電膜を成長させることにより、少なくとも２層のゲート電極、この場合は３層構造のゲート電極で第１層が上層より張り出したゲート電極が形成されると同時に、ソースおよびドレインの拡散上の電極がゲート電極を構成する第３の導電膜で形成される。
【００３０】更にまた、請求項９に係る半導体装置の製造方法によれば、素子間分離用絶縁膜を有する半導体基板表面にゲート絶縁膜を形成し、次いでゲート絶縁膜上に多結晶シリコン膜を形成した後、多結晶シリコン膜上に絶縁膜を形成し、この絶縁膜のゲート電極を形成する部分に溝を形成して多結晶シリコン膜の表面の一部を露出させ、溝の側壁に側壁絶縁膜を形成した後、露出した多結晶シリコン膜を第１の導電膜に置換し、第１の表面に第２の導電膜を成長させた後、側壁絶縁膜を除去し、この除去された側壁絶縁膜の隙間を通して素子間分離用絶縁膜で囲まれた半導体基板領域の内部に不純物を導入することによってパンチスルーストッパを形成する。この後、絶縁膜を除去し、更に多結晶シリコン膜と並びに第２の導電膜のゲート電極になる部分以外の導電膜とを除去し、前記半導体基板領域中に該半導体基板領域とは導電型の異なる領域を作るために不純物を導入し、ゲート電極になる第１及び第２の導電膜の側壁に側壁絶縁膜を形成し、次いで前記半導体基板領域中に半導体基板領域とは導電型の異なる領域を作るために不純物を導入し、この不純物領域の表面と第１及び第２の導電膜で構成されるゲート電極の表面に第３の導電膜を成長させることにより、少なくとも２層のゲート電極、この場合は３層構造のゲート電極が形成されると同時に、ソース及びドレインの拡散上の電極もゲート電極を構成する第３の導電膜で形成される。
【００３１】
【実施例】以下、本発明に係る半導体装置およびその製造方法の好適な幾つかの実施例につき、図５乃至図１６を用いて詳細に説明する。
【００３２】＜実施例１＞図５乃至図９は、本発明に係る半導体装置およびその製造方法の一実施例を示す断面構造図であり、主要工程順に順を追って示したものである。なお、説明の便宜上、ここではｎ型のＭＯＳＦＥＴを一例に説明する。
【００３３】まず、図５の（Ａ）において、参照符号１は半導体基板を示し、この半導体基板１に対し公知の選択酸化法を用いて素子分離酸化膜２を成長させる。具体的には、ｐ型の半導体基板１の表面に２０ｎｍ程度の酸化膜３を成長させ、さらに、その上に窒化膜（不図示）を公知の低圧気相成長法により堆積した後に、この窒化膜を所望の形状に加工し、その後、水蒸気を含んだ１１００℃の雰囲気で３０分間酸化する。このとき、窒化膜で被われていない領域にのみ酸化膜２が成長する。そして、酸化のマスクとなった窒化膜を１８０℃程度に加熱したリン酸溶液で除去することにより、図５の（Ａ）の構造が得られる。なお、成長させた酸化膜２の厚さは約３００ｎｍである。
【００３４】次に、酸化膜２を成長させただけでは十分な素子分離特性が得られないので、図５の（Ｂ）に矢印で示したように、半導体基板全面に公知のイオン打ち込み法を用いてイオン打ち込みを行い、基板１と同じ導電型の不純物領域４を形成する。具体的には、ボロンを１００ＫｅＶで５×１０13／ｃｍ2打ち込み、不純物濃度のピークが酸化膜２と基板１の界面近傍に位置するように条件を設定する。酸化膜２と基板１ではイオンの阻止能力が違うために、図に示したように、酸化膜２がないところでは、不純物領域４のピーク位置が深くなる。ここで、選択酸化の際の酸化膜３を残したままでイオン打込みを行うのは、イオン打ち込みの際に汚染が基板内部に入るのを防ぐためである。勿論、選択酸化後に酸化膜３を除去して新たな酸化膜を形成してこれを用いても良い。なお、基板１がｎ型でｐ型ＭＯＳＦＥＴを形成する場合は、通常、リンをイオン打ち込みする。
【００３５】次に、図５の（Ｃ）に示したように、ゲート酸化膜５を成長させる。具体的には、チャネル長０．１〜０．２μｍのＭＯＳＦＥＴを形成する場合、ゲート酸化膜５の膜厚は約５〜７ｎｍであり、酸化温度は８００℃である。なお、このゲート酸化膜５の成長の前に、イオン打ち込みに伴う表面の汚染を除去するための洗浄を行ったり、打ち込まれたイオンを活性化するための熱処理を行うことは言うまでもない。
【００３６】次に、図５の（Ｄ）に示したように、ゲート電極の一部となる最下層のタングステン膜６を堆積する。この高融点金属の一つであるタングステンの膜厚は、後述するように、加工に際してゲート酸化膜５を削らないようにするために、チャネル長０．１〜０．２μｍのＭＯＳＦＥＴを形成する場合で２０〜４０ｎｍ程度と薄膜にする。また、ゲート酸化膜５との接着性を良くするために、タングステン膜６の堆積には公知のスパッタ法を用いる。
【００３７】次に、図６の（Ａ）に示したように、タングステン膜６の上に窒化膜７を堆積する。本実施例では、プラズマによって反応を促進させる、プラズマＣＶＤ（Chemical Vapor Deposition)法を用いて、約２００ｎｍの窒化膜を堆積させた。そしてさらに、公知のリソグラフィ技術を用いて、窒化膜７上のレジスト膜８に溝状のパターンを形成する。
【００３８】次に、図６の（Ｂ）に示したように、上記レジスト膜８をエッチングマスクにして公知のドライエッチ技術により窒化膜７をエッチングし、最下層のタングステン膜６に達する溝を窒化膜７に形成する。そして、レジスト膜８を除去し、さらに、同図中に示したように、公知の側壁絶縁膜形成技術を用いて、溝の側壁に絶縁膜９を形成する。具体的には、溝を有する基板全面に酸化膜を堆積し（不図示）、これを公知の異方性ドライエッチ法、例えば反応性イオンエッチング（ＲＩＥ）により全面エッチングを行うと、溝の側壁にのみ酸化膜が残る。側壁酸化膜９の厚さｔは１００ｎｍ程度である。溝の幅からこの側壁酸化膜９の２倍の厚さ２ｔを引いた長さがゲート電極長であり、ほぼチャネル長に対応する。従って、所望のチャネル長を得るように、溝の幅及び側壁酸化膜の厚さを設定すればよい。このようにチャネル長が側壁酸化膜９の厚さｔにより決定できるので、この側壁酸化膜９の厚さを適当に選べば、ゲート電極寸法をリソグラフィ限界以下にすることも可能である。
【００３９】次に、公知のタングステン選択成長技術を用いると、図６の（Ｃ）に示したように、溝の底に露出しているタングステン膜６の表面を核にして、溝の内部を埋めるように第２層目のタングステン膜１０が成長する。成長させる第２層目のタングステン膜１０の厚さは、成長時間で調整するが、本実施例では１５０〜２００ｎｍ成長させた。なお、タングステン膜の成長としては、選択成長技術の他に、全面にスパッタによりメタル接着層を形成し、更に全面にタングステン膜を気相成長法で形成した後、エッチバック工程等でエッチングして溝の内部にのみタングステンを形成する方法も用いることができる。
【００４０】ところで、タングステン膜は多結晶シリコン膜などと異なり、結晶粒が柱状であるため、従来の方法でゲート電極状に加工すると、たとえマスクとなるレジスト膜の側壁が平滑であっても、結晶粒界に起因する凹凸が側面にも発生する。このため、一本のゲート電極でもその寸法がばらつく原因となる。これは、ゲート電極の幅が小さくなるほど深刻な問題である。一方、本発明の方法によれば、第２層目のタングステン膜１０の横方向への成長は、溝の側壁酸化膜９によって制限されており、しかも、側壁酸化膜９は滑らかである。非晶質である窒化膜７には側壁が滑らかな溝を形成することが可能であり、そこに形成した側壁酸化膜９も滑らかとなるからである。従って、滑らかな側壁酸化膜９により制限されるタングステン膜１０の側壁も平滑となるので、側壁が平滑なゲート電極を得ることができ、上記問題は解決される。
【００４１】次に、図６の（Ｄ）に示したように、ゲート電極となる第２層目のタングステン膜１０と、窒化膜７の間にある側壁酸化膜９を除去する。このとき、酸化膜の除去にはフッ酸溶液を用いるが、タングステンと窒化膜はフッ酸溶液ではエッチングされない。
【００４２】次に、図７の（Ａ）に示したように、この側壁酸化膜９の除去後の隙間を通して窒化膜７をマスクに不純物イオンを打ち込み、ゲート電極端の近傍直下にパンチスルーストッパ１１を形成する。本実施例では、２０〜３０ＫｅＶのエネルギで、１×１０12〜１×１０13／ｃｍ2のボロンを打ち込んだ。なお、ｐ型ＭＯＳＦＥＴの場合には、ヒ素を１００〜１４０ＫｅＶ、１×１０12〜１×１０13／ｃｍ2打ち込んでパンチスルーストッパを形成すればよい。
【００４３】次に、図７の（Ｂ）に示したように、溝が形成されていた窒化膜７を１８０℃程度に加熱したリン酸溶液で除去する。このとき、タングステン膜６、７は、加熱したリン酸液には溶解しない。
【００４４】次に、図７の（Ｃ）に示したように、基板表面を被っている２０〜４０ｎｍ程度の第１層目のタングステン膜６を除去して、素子分離酸化膜２、および、ゲート酸化膜５の一部を露出させる。このタングステン膜の除去にも公知のドライエッチ法を用いるが、その際、除去する第１層目のタングステン膜６の厚さが、下地となるゲート酸化膜５の削れに大きな影響を及ぼす。それは、加工する膜が厚くなるほど、エッチングの均一性を向上させるためのオーバーエッチ時間が長くなり、下地のゲート酸化膜５がエッチングにさらされる時間が増えるためである。本実施例では、除去するタングステン膜は２０〜４０ｎｍ程度なので、５〜７ｎｍのゲート酸化膜５上でも、均一性を維持しながらエッチングを止めることができる。勿論、このとき第２層目のタングステン膜１０もエッチングされる。
【００４５】このタングステン膜の加工によって、ゲート電極端のゲート酸化膜５に損傷が入るので、それを回復させるための熱処理を行い、さらに、図７の（Ｄ）に示したように、拡散層１２を形成するイオン打ち込みを行う。この工程では、公知のＬＤＤ（Lightly Doped Drain)構造の低濃度拡散層１２を作るため、打ち込む不純物の量は、１×１０13〜１×１０14／ｃｍ2とした。不純物はリンもしくはヒ素である。なお、損傷を回復させる熱処理として、本実施例においては、酸素と水蒸気の分圧を調整することで、シリコン基板を酸化しながら、タングステン膜は酸化しない技術を用いる。例えば、８００℃で１０％水蒸気を含む酸素雰囲気中で１５分間程度の熱処理を行う。
【００４６】次に、図８の（Ａ）に示したように、公知の側壁絶縁膜形成技術を用いて、ゲート電極となるタングステン膜１０、６の側壁にのみ絶縁膜１３を形成する。具体的には、プラズマＣＶＤで堆積した酸化膜を、異方性ドライエッチ法で全面エッチングする。さらに、リンもしくはヒ素を１×１０15／ｃｍ2以上打ち込み、高濃度拡散層１４を形成する。
【００４７】次に、図８の（Ｂ）に示したように、シリコンが露出している拡散層１４の表面と、ゲート電極の第２層目のタングステン膜１０の表面に第３層目のタングステン膜１５を選択的に成長させ、拡散層１４の低抵抗化をはかる。このように、ゲート電極は３層のタングステン膜６、１０、１５から構成される。
【００４８】次に、図８の（Ｃ）に示したように、基板全面を層間絶縁膜１６で被い、さらに、公知のリソグラフィ技術およびドライエッチ技術を用いて、拡散層１４の表面やゲート電極の表面のタングステン１５に達するコンタクト孔を開口する。
【００４９】最後に、コンタクト孔を公知のプラグ技術を用いてプラグ金属１７で埋め戻した(具体的にはタングステンを選択成長させた)後に、アルミを主体とする金属で配線層１８を形成すれば、図９に示した構造の半導体装置、すなわち図１に示した半導体装置が得られる。なお、配線が複数層に渡って必要な場合には、層間絶縁膜の形成、コンタクト孔の開口、その埋め戻し、および、配線層の形成とを繰り返せばよい。また、本実施例では、ｎ型のＭＯＳＦＥＴを形成する場合について説明したが、半導体基板１や不純物領域４、１１、１２、１４の導電型を逆にすれば、ｐ型のＭＯＳＦＥＴを形成できることは云うまでもない。更に、本実施例では、ゲート電極は３層のタングステン膜からなり、第１層目はゲート絶縁膜との接着性に優れたスパッタ法で堆積したタングステン膜６であり、第２層目はスパッタタングステンの表面に選択的に成長させたタングステン膜１０であり、第３層目は拡散層１４の表面にタングステンを成長させた際にゲート電極の第２層目のタングステン膜上に成長したタングステン膜１５であるが、ソース・ドレインの抵抗が問題とならない場合には、勿論、第３層目のタングステン膜の代わりにチタンシリサイドを形成してもよい。なお、ゲート電極の第２層目のタングステン膜上にはチタンシリサイドを形成しないように、図８の（Ａ）の後の工程で酸化膜を堆積して公知のホトリソグラフィ技術により拡散層１４上の酸化膜だけに孔を開けてチタンシリサイドを形成してもよい。その場合は、ゲート電極は２層のタングステン膜から構成される。
【００５０】＜実施例２＞前記実施例１では、図６の（Ｃ）に示したように、ゲート電極を構成する選択成長で形成した第２層目のタングステン膜１０の下層には、ゲート酸化膜５に接触するタングステン膜６があり、しかも、これが基板全面を被っている。この最下層のタングステン膜６は、実施例１の場合、選択成長させた第２層目のタングステン膜１０の直下のみを残して除去していたが、側壁絶縁膜の形成技術を用いることで、公知のゲートオーバーラップドレイン構造を作ることができる。
【００５１】以下、図１０及び図１１を用いて、実施例２としてゲートオーバラップドレイン構造を有する本発明に係る半導体装置およびその製造方法を説明する。図１０１０及び図１１は、本発明に係る半導体装置の製造工程の主要工程順に沿って示した断面構造図である。なお、本実施例でも、説明の便宜上、ｎ型のＭＯＳＦＥＴを一例に説明する。
【００５２】先ず、実施例１における図５から図７の（Ｂ）までの製造工程を経た基板、すなわち、図１０の（Ａ）に示したように、下層のタングステン膜６上に選択成長により形成した第２層目のタングステン膜１０と局所パンチスルーストッパ１１を有する基板を用意する。
【００５３】そして、図１０の（Ｂ）に示したように、下層のタングステン膜６の一部を除去する前に、低濃度拡散層１２をイオン打ち込みで形成する。条件は実施例１と同じであり、不純物はリンもしくはヒ素を用い、打込み量は１×１０13〜１×１０14／ｃｍ2である。
【００５４】次に、図１０の（Ｃ）に示したように、ゲート電極となる第２層目のタングステン膜１０の側壁に公知の側壁絶縁膜形成技術を用いて側壁絶縁膜１３を形成し、さらに、この側壁絶縁膜１３をマスクにして下層のタングステン膜６を除去する。その後、リンもしくはヒ素を１×１０15／ｃｍ2以上打込み、高濃度拡散層１４を形成する。このようにすることによって、下層のタングステン膜６のゲート長方向の寸法は上層のタングステン膜１０よりも広くなり、しかも、その下の基板領域に形成された低濃度の拡散層１２上に張り出した構造とすることができる。なお、第１層目のタングステン膜６を除去する際に、第２層目のタングステン膜１０の表面の一部も同時に除去されて、図に示したように、側壁絶縁膜１３の角が残る。
【００５５】本実施例に示したＭＯＳＦＥＴの場合は、低濃度拡散層１２がゲート電極を構成する第１層目のタングステン膜６の張出し部分と重なることにより、第１層目のタングステン膜６と低濃度拡散層１２との重なりが少ない実施例１に示したＭＯＳＦＥＴの場合に比べ、ＬＤＤ構造の寄生抵抗の増加が押さえられるので、電流が増加する利点がある。このような構造はゲートオーバーラップドレイン構造と呼ばれ、すでに公知の技術であるが、本発明のＭＯＳＦＥＴでは、ゲート電極となる第２層目のタングステン膜１０を選択成長を用いて形成しているので、側壁絶縁膜１３の形成工程を加えるだけで、ゲートオーバーラップドレイン構造を簡単に実現することができる。
【００５６】次に、図１０の（Ｄ）に示したように、側壁絶縁膜１３’を再び形成し、拡散層１４の表面とタングステン膜１０の表面にタングステン膜１５を成長させる。側壁酸化膜１３’は、張り出した第１層目のタングステン膜６と拡散層１４上のタングステン膜１５の短絡を防ぐ役目を果たす。また、拡散層１４の表面とゲート電極となる第２層目のタングステン膜１０の表面への第３層目のタングステン膜１５の選択成長は、実施例１とまったく同じ条件で行えばよい。このとき、図１０の（Ｃ）に示したように、残っている側壁絶縁膜１３の角は第２層目のタングステン膜１０の表面より飛び出しているために、この角が第３層目のタングステン膜１５を選択成長した時に、拡散層１４上と第２層目のタングステン膜１０上に成長した第３層目のタングステン１５がつながってしまうのを効果的に抑制する。
【００５７】最後に、実施例１と全く同様に、コンタクト孔を公知のプラグ技術を用いてプラグ金属１７で埋め戻した(具体的にはタングステンを選択成長させた)後に、アルミを主体とする金属で配線層１８を形成すれば、図１１に示した構造の半導体装置、すなわち図２に示した半導体装置が得られる。
【００５８】また、本実施例においても、ｎ型のＭＯＳＦＥＴを形成する場合について説明したが、実施例１と同様に半導体基板や不純物領域の導電型を逆にすれば、ｐ型のＭＯＳＦＥＴを形成できることは言うまでもない。
【００５９】＜実施例３＞図１２乃至図１４を用いて、本発明に係る半導体装置およびその製造方法の第３の実施例を詳細に説明する。図１２乃至図１４は、本発明に係る半導体装置の製造方法を示す断面構造図であり、主要工程順に順を追って示したものである。なお、説明の便宜上、ここではｎ型のＭＯＳＦＥＴを一例に説明する。
【００６０】まず、実施例１の図５の（Ａ）において説明した工程を経た基板、すなわち、図１２の（Ａ）に示したように、選択酸化法を用いて形成した素子間分離酸化膜２と酸化膜３を有する半導体基板を用意する。
【００６１】次に、図１２の（Ｂ）に示したように、ゲート酸化膜５を成長させた後、多結晶シリコン膜６’をＣＶＤ法を用いて堆積する。チャネル長０．１〜０．２μｍのＭＯＳＦＥＴを形成する場合、ゲート酸化膜５の膜厚は約５〜７ｎｍであり、多結晶シリコン膜６’の膜厚は２０〜４０ｎｍ程度である。そして、窒化膜７をプラズマＣＶＤ法を用いて約２００ｎｍ堆積した後、リソグラフィ技術を用いて溝を形成し、この溝の側壁に側壁酸化膜９を形成する。なお、ゲート酸化膜５を成長させる前に、酸化膜３は表面を洗浄する際に除去しておく。
【００６２】次に、図１２の（Ｃ）に示したように、露出している多結晶シリコン膜６’の表面をタングステン膜６に置換する。具体的には、ＷＦ6ガスを供給するとシリコンとの反応が起こり、シリコンは揮発性のガスであるＳｉＦ4となって除去されてＷ（タングステン）が残る。ＷＦ6ガスは酸化膜とは反応しないので、溝側壁の側壁酸化膜９はそのままであり、また、多結晶シリコン膜６’との置換反応が進んでも、ゲート酸化膜５がタングステン膜６と反応するということもない。
【００６３】次に、図１２の（Ｄ）に示したように、置換した第１層目のタングステン膜６の表面に、実施例１の図６の（Ｃ）で説明した方法により、第２層目のタングステン膜１０を選択成長させる。
【００６４】次に、図１３の（Ａ）に示したように、側壁酸化膜９を除去後、ゲート電極となる第２層目のタングステン膜１０と窒化膜７との隙間を通してイオン打込みを行い、パンチスルーストッパ１１を形成する。本実施例の場合、不純物イオンは多結晶シリコン膜６’を通して打ち込まれる。
【００６５】次に、図１３の（Ｂ）に示したように、溝が形成されていた窒化膜７を除去し、更に基板全面を被っていた多結晶シリコン膜６’をエッチングにより除去する。これまでの実施例では、第１層目のタングステン膜６を除去していたが、本実施例では、多結晶シリコン膜６’が除去される。多結晶シリコン膜６’は下地のゲート酸化膜５との間に選択比を確保し易いという特徴がある。これまでの実施例でも、除去される第１層目のタングステン膜６を薄くすることで、ゲート酸化膜５上でのタングステン膜の加工を行ってきたが、本実施例では、よりエッチングし易い多結晶シリコン６’を用いることで、ゲート電極加工上の問題がなくなる利点もある。
【００６６】以下、図１３の（Ｃ）から図１４までの工程は、それぞれ実施例１で図７の（Ｄ）から図９までを用いて説明した方法とまったく同じ方法により形成できるので、詳細な説明は省略する。
【００６７】本実施例ではパンチスルーストッパ１１は多結晶シリコン膜６’を通して形成し、その後、その多結晶シリコン膜６’をタングステン膜６に置換するという方法を用いたことにより、前記実施例１及び実施例２のように、ゲート酸化膜５に接したタングステン膜６を通してイオン打込みを行い、パンチスルーストッパ１１を形成する場合に比べて、基板表面がタングステンによって汚染されるいわゆる重金属汚染の可能性がなくなったので、汚染によるキャリア寿命の低下や接合リークの増加を招くおそれがなくなり、信頼性が向上する。なお、多結晶シリコン膜６’をゲート電極の一部としてそのまま使用することも可能であるが、従来技術の問題点のひとつとして指摘したように、表面チャネル型の微細なＭＯＳＦＥＴを実現するためには、ゲート電極の導電型を変えなければならないという工程数の増加する問題があるので、ここでは、タングステン膜６に置換した例について説明した。
【００６８】＜実施例４＞図１５乃至図１６を用いて、本発明に係る半導体装置およびその製造方法の第４の実施例を詳細に説明する。図１５乃至図１６は、本発明に係る半導体装置の製造方法を示す断面構造図であり、主要工程順に順を追って示したものである。なお、本実施例は実施例１で説明した半導体装置を用いて、図３に示したＣＭＯＳを形成した場合の例である。
【００６９】既に述べてきたように、本発明の半導体装置は、拡散層などの導電型を変えるだけで、容易にｎ型およびｐ型のＭＯＳＦＥＴを作ることができる。この点は、従来構造のＭＯＳＦＥＴとまったく同じである。従って、ＣＭＯＳを形成するためには、従来と同じように、導電型の異なる領域を有する基板を用意し、交互にｎ型とｐ型の半導体装置を作って行けばよい。
【００７０】まず、図１５の（Ａ）に示したように、半導体基板１に導電型の異なる領域２１と２２を有し、かつ、素子分離酸化膜２が成長されている基板を用意する。ここでは、説明の便宜上、領域２１をｎ型ＭＯＳＦＥＴが形成されるｐ型領域、領域２２をｐ型ＭＯＳＦＥＴが形成されるｎ型領域とする。
【００７１】次に、図１５の（Ｂ）に示したように、それぞれの領域２１、２２に対して、素子分離特性を改善するためのイオン打ち込みをレジスト膜８をマスクにして交互に行い、不純物領域４１、４２を形成する。ｐ型領域２１の不純物領域４２に対してはボロンが導入され、ｎ型領域２２の不純物領域４１に対してはリンが導入される。
【００７２】次に、図１５の（Ｃ）に示したように、ゲート酸化膜５を全面に成長させ、さらに、ゲート電極の一部となる第１層目のタングステン膜６を形成し、実施例１において図６の（Ａ）〜（Ｃ）を用いて説明したように、窒化膜７への溝の形成、側壁酸化膜９の形成、第２層目のタングステン膜１０の成長を行う。
【００７３】そして、図１５の（Ｄ）に示したように、側壁酸化膜９を除去し、パンチスルーストッパ１１、１１’の形成を行う。パンチスルーストッパ１１はボロンのイオン打ち込みで形成し、パンチスルーストッパ１１’はヒ素のイオン打ち込みで形成する。
【００７４】次に、図１６の（Ａ）に示したように、窒化膜７を加熱したリン酸溶液で除去後、基板表面を被う第１層目のタングステン膜６をドライエッチ法により除去し、図１６の（Ｂ）に示したように、低濃度拡散層１２、１２’、側壁酸化膜１３、高濃度拡散層１４、１４’を形成する。実施例１で図７の（Ｄ）から図８の（Ａ）までを用いて説明した方法により形成できるので詳細な説明は省略する。両ＭＯＳＦＥＴにおいて、導電型が異なるのは言うまでもない。
【００７５】そして、図１６の（Ｃ）に示したように、拡散層１４の表面とゲート電極となる第２層目のタングステン膜１０の表面での第３層目のタングステン膜１５の成長を行い、層間絶縁膜１６で覆った後、層間絶縁膜１６にコンタクト孔を開け、最後に、図１６の（Ｄ）に示したように、コンタクト孔をプラグ金属１７（具体的にはタングステン）で埋め戻した後、アルミを主体とする金属で配線１８を形成してＣＭＯＳ、すなわち図３で示したＣＭＯＳが完成する。なお、第３層目のタングステン膜１５から配線１８を形成するまでは、実施例１で図８の（Ｂ）から図９までを用いて説明した方法によって形成できるので、詳細な説明は省略した。
【００７６】以上、本発明の好適な実施例について説明したが、本発明は前記実施例に限定されることなく、例えば、高融点金属材料としてタングステンを用いたが、チタンなど他の材料を用いてもよく、本発明の精神を逸脱しない範囲内で種々の設計変更をなし得ることは勿論である。
【００７７】
【発明の効果】以上、前述した実施例から明らかなように、本発明に係る半導体装置およびその製造方法によれば、タングステンという抵抗が低く、かつ、熱処理にも耐えることができる高融点金属材料を、ゲート酸化膜が非常に薄いＭＯＳＦＥＴのゲート電極として使用することが可能となる。ゲート電極に、高融点金属であるタングステンを使用できることにより、従来のシリサイド化したゲート電極の抵抗がシート抵抗で１０Ω／□であるのに対して、ゲート電極抵抗を１Ω／□と低減でき、動作速度を向上させることができる。
【００７８】また、タングステンを用いることで、従来の多結晶シリコンゲートを用いてＣＭＯＳを形成する場合のように、導電型の異なるゲート電極を形成する必要がなくなり、ゲート電極形成工程の工程数の削減が可能となる。
【００７９】更に、拡散層の表面とゲート電極の表面にタングステンを成長させる製造方法は、シリサイド化する方法と比べて、拡散層の高濃度不純物領域を侵食することがないために、拡散層の抵抗をよりいっそう低下させる利点もある。
【００８０】また更に、溝を用いたゲート電極の形成は、パンチスルーストッパを局所的に形成することを可能とする。このため、パンチスルーストッパによる寄生の接合容量が大幅に低減する。例えば、チャネル長が０．２ミクロン程度のＭＯＳＦＥＴでは、パンチスルーストッパのピーク濃度は１０18／ｃｍ3弱であり、接合容量は２ｆＦ／μｍ2程度になるのに対して、本発明に係る局所パンチスルーストッパ構造を有するＭＯＳＦＥＴでは、接合容量は１／１０程度に低減する。この接合容量の低減の結果、ゲート抵抗の低下と相俟って、素子性能の向上に多いに寄与し、信号の伝達速度の向上を図ることができる。
【００８１】更に、この局所パンチスルーストッパは、ゲート電極端付近の領域に局在しており、ゲート電極の直下は低濃度の状態に保たれている。このため、電子や正孔が流れるチャネル領域における、垂直方向電界（基板に対して）が小さく、チャネル領域全体にパンチスルーストッパが形成されている従来構造のＭＯＳＦＥＴに比べて、高い移動度が実現され、電流が大きくなる効果がある。
【００８２】また更に、本発明に係る半導体装置は、製造工程をわずかに追加もしくは変更することで、ゲートオーバーラップ構造にしたり、ゲート電極寸法をリソグラフィ限界以下にすることができ、これらも素子性能の向上に寄与するところ大である。
【００８３】以上述べてきたように、局所パンチスルーストッパ構造は、接合容量を大幅に低減しながら、電子や正孔の移動度が低下するのを抑えることができ、タングステンゲート電極によってゲート抵抗は減少する。また、拡散層上で成長させたタングステンは、拡散層抵抗を減少させる。さらに、タングステンゲートは、ゲート電極形成工程を単純にし、その結果、低コストで、かつ、高性能なＭＯＳＦＥＴを実現でき、ひいては、ＬＳＩの高性能化を達成することができる。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の第１の実施例を示す断面図。
【図２】本発明に係る半導体装置の第２の実施例を示す断面図。
【図３】本発明に係る半導体装置によるＣＭＯＳの実施例を示す断面図。
【図４】従来の半導体装置におけるＣＭＯＳの断面図。
【図５】本発明に係る半導体装置の第１の実施例の製造方法を主要工程順に断面図で示す製造工程図。
【図６】本発明に係る半導体装置の第１の実施例の製造方法を主要工程順に断面図で示す製造工程図であり、図５R>５の次の工程を示す図。
【図７】本発明に係る半導体装置の第１の実施例の製造方法を主要工程順に断面図で示す製造工程図であり、図６R>６の次の工程を示す図。
【図８】本発明に係る半導体装置の第１の実施例の製造方法を主要工程順に断面図で示す製造工程図であり、図７R>７の次の工程を示す図。
【図９】本発明に係る半導体装置の第１の実施例の製造方法を主要工程順に断面図で示す製造工程図であり、図８R>８の次の工程を示す図。
【図１０】本発明に係る半導体装置の第２の実施例の製造方法を主要工程順に断面図で示す製造工程図。
【図１１】本発明に係る半導体装置の第２の実施例の製造方法を主要工程順に断面図で示す製造工程図であり、図１０の次の工程を示す図。
【図１２】本発明に係る半導体装置の第３の実施例の製造方法を主要工程順に断面図で示す製造工程図。
【図１３】本発明に係る半導体装置の第３の実施例の製造方法を主要工程順に断面図で示す製造工程図であり、図１２の次の工程を示す図。
【図１４】本発明に係る半導体装置の第３の実施例の製造方法を主要工程順に断面図で示す製造工程図であり、図１３の次の工程を示す図。
【図１５】本発明に係る半導体装置の第４の実施例の製造方法を主要工程順に断面図で示す製造工程図。
【図１６】本発明に係る半導体装置の第４の実施例の製造方法を主要工程順に断面図で示す製造工程図であり、図１５の次の工程を示す図。
【符号の説明】
１…半導体基板
２…素子分離酸化膜
３…酸化膜
４、４１、４２…不純物領域
５…ゲート酸化膜
６…タングステン膜
６’…多結晶シリコン膜
７…窒化膜
８…レジスト膜
９…側壁酸化膜
１０…タングステン膜
１１、１１’…パンチスルーストッパ
１２、１２’…低濃度拡散層
１３…側壁絶縁膜
１４、１４’…高濃度拡散層
１５、１５’…タングステン膜
１６…層間絶縁膜
１７…プラグ金属
１８…配線金属
２１…ｐ型領域
２２…ｎ型領域
３０、３０’…ゲート電極
３５、３５’…シリサイド膜
【特許請求の範囲】
【請求項１】素子間分離用絶縁膜で囲まれた半導体基板の第１の領域に、所定の間隔で形成された該第１の領域の導電型とは導電型が異なる一対の不純物領域と、該一対の不純物領域間上にゲート絶縁膜を介して接するゲート電極とを具備する電界効果型の半導体装置において、上記ゲート電極の２つの側壁を覆う２つの側壁絶縁膜をさらに具備し、上記ゲート電極の上記２つの側壁絶縁膜のそれぞれの下の第１の領域に、ゲート幅と同じ長さで局在する上記第１の領域と同じ導電型の２つの高濃度不純物領域を有することを特徴とする半導体装置。
【請求項２】素子間分離用絶縁膜でそれぞれ囲まれた半導体基板の第１の領域および該第１の領域の導電型と異なる第２の領域に、それぞれの領域の導電型とは導電型が異なると共に所定間隔で形成された一対の不純物領域と、該一対の不純物領域間上にゲート絶縁膜を介して接するゲート電極とをそれぞれ具備する相補型の電界効果型半導体装置において、上記それぞれのゲート電極の２つの側壁を覆う２つの側壁絶縁膜をさらに具備し、上記それぞれのゲート電極の上記２つの側壁絶縁膜の下のそれぞれの第１および第２の領域に、ゲート幅と同じ長さで局在する上記それぞれの領域と同じ導電型の２つの高濃度不純物領域を有することを特徴とする半導体装置。
【請求項３】前記ゲート電極は高融点金属である請求項１または請求項２に記載の半導体装置。
【請求項４】前記高融点金属はタングステンである請求項３に記載の半導体装置。
【請求項５】前記ゲート電極は少なくとも２層構造からなると共に、ゲート絶縁膜に接する最下層のゲート電極は、上層のゲート電極より張り出して成る請求項１乃至請求項４のいずれか一に記載の半導体装置。
【請求項６】最下層ゲート電極の張り出した部分のゲート絶縁膜の下の領域に、前記一対の不純物領域と同じ導電型で、かつ、一対の不純物領域の不純物濃度よりも低い不純物濃度の拡散による不純物領域を有して成る請求項５に記載の半導体装置。
【請求項７】素子間分離用絶縁膜を有する半導体基板表面にゲート絶縁膜を形成する工程１と、ゲート絶縁膜上に第１の導電膜を形成する工程２と、第１の導電膜上に絶縁膜を形成する工程３と、この絶縁膜の所要部分に溝を形成して第１の導電膜の表面の一部を露出させる工程４と、溝の側壁に側壁絶縁膜を形成する工程５と、露出した第１の導電膜上に第２の導電膜を形成する工程６と、側壁絶縁膜を除去する工程７と、除去された側壁絶縁膜の隙間を通して素子間分離用絶縁膜で囲まれた半導体基板領域の内部に不純物を導入する工程８と、絶縁膜を除去する工程９と、工程２で形成した第１の導電膜および工程６で形成した第２の導電膜の所要部分を残して導電膜を除去する工程１０と、前記半導体基板領域中に該半導体基板領域とは導電型の異なる領域を作るために不純物を導入する工程１１と、工程１０で残した第１及び第２の導電膜の側壁に側壁絶縁膜を形成する工程１２と、前記半導体基板領域中に該半導体基板領域とは導電型の異なる領域を作るために不純物を導入する工程１３と、工程１３で形成した不純物領域の表面および工程１０で残した導電膜の表面に第３の導電膜を成長させる工程１４と、半導体基板表面を層間絶縁膜で被う工程１５と、層間絶縁膜にコンタクト孔を開口する工程１６と、配線層を形成する工程１７と、からなることを特徴とする半導体装置の製造方法。
【請求項８】素子間分離用絶縁膜を有する半導体基板表面にゲート絶縁膜を形成する工程１と、ゲート絶縁膜上に第１の導電膜を形成する工程２と、第１の導電膜上に絶縁膜を形成する工程３と、絶縁膜の所要部分に溝を形成して第１の導電膜の表面の一部を露出させる工程４と、溝の側壁に側壁絶縁膜を形成する工程５と、露出した第１の導電膜上に第２の導電膜を形成する工程６と、側壁絶縁膜を除去する工程７と、除去された側壁絶縁膜の隙間を通して素子間分離用絶縁膜で囲まれた半導体基板領域の内部に不純物を導入する工程８と、絶縁膜を除去する工程９と、前記半導体基板領域中に該半導体基板領域とは導電型の異なる領域を作るために不純物を導入する工程１０と、工程６で形成した第２の導電膜の側壁に側壁絶縁膜を形成する工程１１と、工程２で形成した第１の導電膜および工程６で形成した第２の導電膜の所要部分を残して導電膜を除去する工程１２と、工程１２で残した導電膜の側壁に側壁絶縁膜を形成する工程１３と、前記半導体基板領域中に該半導体基板領域とは導電型の異なる領域を作るために不純物を導入する工程１４と、工程１４で形成した不純物領域の表面および工程１２で残した導電膜の表面に第３の導電膜を成長させる工程１５と、半導体基板表面を層間絶縁膜で被う工程１６と、層間絶縁膜にコンタクト孔を開口する工程１７と、配線層を形成する工程１８と、からなることを特徴とする半導体装置の製造方法。
【請求項９】素子間分離用絶縁膜を有する半導体基板表面にゲート絶縁膜を形成する工程１と、ゲート絶縁膜上に多結晶シリコン膜を形成する工程２と、多結晶シリコン膜上に絶縁膜を形成する工程３と、絶縁膜の所要部分に溝を形成して多結晶シリコン膜の表面の一部を露出させる工程４と、溝の側壁に側壁絶縁膜を形成する工程５と、露出した多結晶シリコン膜を第１の導電膜に置換する工程６と、第１の導電膜の表面に第２の導電膜を成長させる工程７と、側壁絶縁膜を除去する工程８と、除去された側壁絶縁膜の隙間を通して素子間分離用絶縁膜で囲まれた半導体基板領域の内部に不純物を導入する工程９と、絶縁膜を除去する工程１０と、工程２で形成した多結晶シリコン膜と並びに工程７で形成した第２の導電膜のゲート電極になる部分以外の導電膜とを除去する工程１１と、前記半導体基板領域中に該半導体基板領域とは導電型の異なる領域を作るために不純物を導入する工程１２と、工程１１で形成したゲート電極の側壁に側壁絶縁膜を形成する工程１３と、前記半導体基板領域中に該半導体基板領域とは導電型の異なる領域を作るために不純物を導入する工程１４と、工程１４で形成した不純物領域の表面および工程１１で形成したゲート電極の表面に第３の導電膜を成長させる工程１５と、半導体基板表面を層間絶縁膜で被う工程１６と、層間絶縁膜にコンタクト孔を開口する工程１７と、配線層を形成する工程１８と、からなることを特徴とする半導体装置の製造方法。
【請求項１０】前記第１乃至第３の導電膜は高融点金属の膜である請求項７乃至請求項９のいずれか一に記載の半導体装置の製造方法。
【請求項１１】前記高融点金属の膜はタングステン膜である請求項１０に記載の半導体装置の製造方法。
【請求項１２】第３の導電膜は、第１及び第２の同電膜と同じかもしくは異なる高融点金属からなる膜である請求項７乃至請求項９のいずれか一に記載の半導体装置の製造方法。
【請求項１３】前記同じ高融点金属の膜はタングステン膜であり、異なる高融点金属の膜はチタンからなる膜である請求項１２に記載の半導体装置の製造方法。
【請求項１】素子間分離用絶縁膜で囲まれた半導体基板の第１の領域に、所定の間隔で形成された該第１の領域の導電型とは導電型が異なる一対の不純物領域と、該一対の不純物領域間上にゲート絶縁膜を介して接するゲート電極とを具備する電界効果型の半導体装置において、上記ゲート電極の２つの側壁を覆う２つの側壁絶縁膜をさらに具備し、上記ゲート電極の上記２つの側壁絶縁膜のそれぞれの下の第１の領域に、ゲート幅と同じ長さで局在する上記第１の領域と同じ導電型の２つの高濃度不純物領域を有することを特徴とする半導体装置。
【請求項２】素子間分離用絶縁膜でそれぞれ囲まれた半導体基板の第１の領域および該第１の領域の導電型と異なる第２の領域に、それぞれの領域の導電型とは導電型が異なると共に所定間隔で形成された一対の不純物領域と、該一対の不純物領域間上にゲート絶縁膜を介して接するゲート電極とをそれぞれ具備する相補型の電界効果型半導体装置において、上記それぞれのゲート電極の２つの側壁を覆う２つの側壁絶縁膜をさらに具備し、上記それぞれのゲート電極の上記２つの側壁絶縁膜の下のそれぞれの第１および第２の領域に、ゲート幅と同じ長さで局在する上記それぞれの領域と同じ導電型の２つの高濃度不純物領域を有することを特徴とする半導体装置。
【請求項３】前記ゲート電極は高融点金属である請求項１または請求項２に記載の半導体装置。
【請求項４】前記高融点金属はタングステンである請求項３に記載の半導体装置。
【請求項５】前記ゲート電極は少なくとも２層構造からなると共に、ゲート絶縁膜に接する最下層のゲート電極は、上層のゲート電極より張り出して成る請求項１乃至請求項４のいずれか一に記載の半導体装置。
【請求項６】最下層ゲート電極の張り出した部分のゲート絶縁膜の下の領域に、前記一対の不純物領域と同じ導電型で、かつ、一対の不純物領域の不純物濃度よりも低い不純物濃度の拡散による不純物領域を有して成る請求項５に記載の半導体装置。
【請求項７】素子間分離用絶縁膜を有する半導体基板表面にゲート絶縁膜を形成する工程１と、ゲート絶縁膜上に第１の導電膜を形成する工程２と、第１の導電膜上に絶縁膜を形成する工程３と、この絶縁膜の所要部分に溝を形成して第１の導電膜の表面の一部を露出させる工程４と、溝の側壁に側壁絶縁膜を形成する工程５と、露出した第１の導電膜上に第２の導電膜を形成する工程６と、側壁絶縁膜を除去する工程７と、除去された側壁絶縁膜の隙間を通して素子間分離用絶縁膜で囲まれた半導体基板領域の内部に不純物を導入する工程８と、絶縁膜を除去する工程９と、工程２で形成した第１の導電膜および工程６で形成した第２の導電膜の所要部分を残して導電膜を除去する工程１０と、前記半導体基板領域中に該半導体基板領域とは導電型の異なる領域を作るために不純物を導入する工程１１と、工程１０で残した第１及び第２の導電膜の側壁に側壁絶縁膜を形成する工程１２と、前記半導体基板領域中に該半導体基板領域とは導電型の異なる領域を作るために不純物を導入する工程１３と、工程１３で形成した不純物領域の表面および工程１０で残した導電膜の表面に第３の導電膜を成長させる工程１４と、半導体基板表面を層間絶縁膜で被う工程１５と、層間絶縁膜にコンタクト孔を開口する工程１６と、配線層を形成する工程１７と、からなることを特徴とする半導体装置の製造方法。
【請求項８】素子間分離用絶縁膜を有する半導体基板表面にゲート絶縁膜を形成する工程１と、ゲート絶縁膜上に第１の導電膜を形成する工程２と、第１の導電膜上に絶縁膜を形成する工程３と、絶縁膜の所要部分に溝を形成して第１の導電膜の表面の一部を露出させる工程４と、溝の側壁に側壁絶縁膜を形成する工程５と、露出した第１の導電膜上に第２の導電膜を形成する工程６と、側壁絶縁膜を除去する工程７と、除去された側壁絶縁膜の隙間を通して素子間分離用絶縁膜で囲まれた半導体基板領域の内部に不純物を導入する工程８と、絶縁膜を除去する工程９と、前記半導体基板領域中に該半導体基板領域とは導電型の異なる領域を作るために不純物を導入する工程１０と、工程６で形成した第２の導電膜の側壁に側壁絶縁膜を形成する工程１１と、工程２で形成した第１の導電膜および工程６で形成した第２の導電膜の所要部分を残して導電膜を除去する工程１２と、工程１２で残した導電膜の側壁に側壁絶縁膜を形成する工程１３と、前記半導体基板領域中に該半導体基板領域とは導電型の異なる領域を作るために不純物を導入する工程１４と、工程１４で形成した不純物領域の表面および工程１２で残した導電膜の表面に第３の導電膜を成長させる工程１５と、半導体基板表面を層間絶縁膜で被う工程１６と、層間絶縁膜にコンタクト孔を開口する工程１７と、配線層を形成する工程１８と、からなることを特徴とする半導体装置の製造方法。
【請求項９】素子間分離用絶縁膜を有する半導体基板表面にゲート絶縁膜を形成する工程１と、ゲート絶縁膜上に多結晶シリコン膜を形成する工程２と、多結晶シリコン膜上に絶縁膜を形成する工程３と、絶縁膜の所要部分に溝を形成して多結晶シリコン膜の表面の一部を露出させる工程４と、溝の側壁に側壁絶縁膜を形成する工程５と、露出した多結晶シリコン膜を第１の導電膜に置換する工程６と、第１の導電膜の表面に第２の導電膜を成長させる工程７と、側壁絶縁膜を除去する工程８と、除去された側壁絶縁膜の隙間を通して素子間分離用絶縁膜で囲まれた半導体基板領域の内部に不純物を導入する工程９と、絶縁膜を除去する工程１０と、工程２で形成した多結晶シリコン膜と並びに工程７で形成した第２の導電膜のゲート電極になる部分以外の導電膜とを除去する工程１１と、前記半導体基板領域中に該半導体基板領域とは導電型の異なる領域を作るために不純物を導入する工程１２と、工程１１で形成したゲート電極の側壁に側壁絶縁膜を形成する工程１３と、前記半導体基板領域中に該半導体基板領域とは導電型の異なる領域を作るために不純物を導入する工程１４と、工程１４で形成した不純物領域の表面および工程１１で形成したゲート電極の表面に第３の導電膜を成長させる工程１５と、半導体基板表面を層間絶縁膜で被う工程１６と、層間絶縁膜にコンタクト孔を開口する工程１７と、配線層を形成する工程１８と、からなることを特徴とする半導体装置の製造方法。
【請求項１０】前記第１乃至第３の導電膜は高融点金属の膜である請求項７乃至請求項９のいずれか一に記載の半導体装置の製造方法。
【請求項１１】前記高融点金属の膜はタングステン膜である請求項１０に記載の半導体装置の製造方法。
【請求項１２】第３の導電膜は、第１及び第２の同電膜と同じかもしくは異なる高融点金属からなる膜である請求項７乃至請求項９のいずれか一に記載の半導体装置の製造方法。
【請求項１３】前記同じ高融点金属の膜はタングステン膜であり、異なる高融点金属の膜はチタンからなる膜である請求項１２に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図９】
【図１４】
【図７】
【図８】
【図１１】
【図１２】
【図１０】
【図１３】
【図１５】
【図１６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図９】
【図１４】
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【図８】
【図１１】
【図１２】
【図１０】
【図１３】
【図１５】
【図１６】
【公開番号】特開平７−２６３６７９
【公開日】平成７年（１９９５）１０月１３日
【国際特許分類】
【出願番号】特願平６−５００８６
【出願日】平成６年（１９９４）３月２２日
【出願人】（０００００５１０８）株式会社日立製作所 (27,607)
【公開日】平成７年（１９９５）１０月１３日
【国際特許分類】
【出願日】平成６年（１９９４）３月２２日
【出願人】（０００００５１０８）株式会社日立製作所 (27,607)
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