半導体装置の製造方法及び半導体装置
【課題】接続孔の直径を小さくしても、接続孔に埋め込まれたプラグと、プラグ上の配線との接触抵抗を低くする。
【解決手段】第１の導電層４上に、絶縁膜８を形成し、絶縁膜８に、第１の導電層４上に位置する接続孔８ｃを形成する。接続孔８ｃの中及び絶縁膜上に導電膜を形成し、さらに、絶縁膜８ａ上に位置する導電膜をＣＭＰ法で除去することにより、接続孔８ｃに導電体９を埋め込む。接続孔８ｃに埋め込まれた導電体９の表層を、不活性イオンを用いたスパッタエッチングにより除去し、その後、絶縁膜８上に、導電体９に接続する第２の導電層１０ａを形成する。
【解決手段】第１の導電層４上に、絶縁膜８を形成し、絶縁膜８に、第１の導電層４上に位置する接続孔８ｃを形成する。接続孔８ｃの中及び絶縁膜上に導電膜を形成し、さらに、絶縁膜８ａ上に位置する導電膜をＣＭＰ法で除去することにより、接続孔８ｃに導電体９を埋め込む。接続孔８ｃに埋め込まれた導電体９の表層を、不活性イオンを用いたスパッタエッチングにより除去し、その後、絶縁膜８上に、導電体９に接続する第２の導電層１０ａを形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法及び半導体装置に関する。特に本発明は、接続孔に埋め込まれた導電体と、この導電体の上に形成された配線との接触抵抗を低くすることができる半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【０００２】
図３の各図は、従来の半導体装置の製造方法を説明するための断面図である。まず、図３（Ａ）に示すように、シリコン基板１０１に素子分離膜１０２を、例えばＬＯＣＯＳ法により形成する。次いで、シリコン基板１０１を熱酸化することにより、素子分離膜１０２の相互間に位置するシリコン基板１０１の表面にゲート酸化膜１０３を形成する。
【０００３】
次いで、ゲート酸化膜１０３上にゲート電極１０４を形成し、その後、シリコン基板１０１に低濃度不純物領域１０６ａ，１０６ｂを形成する。次いで、ゲート電極１０４の側壁にサイドウォール１０５を形成し、その後、シリコン基板１０１に、ソース及びドレインとなる不純物領域１０７ａ，１０７ｂを形成する。このようにして、シリコン基板１０１にはトランジスタが形成される。
【０００４】
次いで、トランジスタ上を含む全面上に、酸化シリコンを主成分とする層間絶縁膜１０８を形成する。次いで、層間絶縁膜１０８に、ゲート電極１０４上に位置するコンタクトホール１０８ａを形成する。次いで、コンタクトホール１０８ａの中及び層間絶縁膜１０８上に、バリア膜となるＴｉＮ膜１０９を形成した後、ＴｉＮ膜１０９上にタングステン（Ｗ）膜１１０を形成する。
【０００５】
次いで、図３（Ｂ）に示すように、層間絶縁膜１０８上に位置するタングステン膜１１０及びＴｉＮ膜１０９を、ＣＭＰ法により除去する。これにより、コンタクトホール１０８ａの中には、バリア膜１０９ａ及びＷプラグ１１０ａが埋め込まれる。
次いで、図３（Ｃ）に示すように、層間絶縁膜１０８上に、Ｗプラグ１１０ａに接続するＡｌ合金配線１１１を形成する（特許文献１参照）。
【特許文献１】特開２０００−２０８４３６号公報（図８）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
半導体装置の微細化が進むにつれて、コンタクトホールやビアホール等の接続孔の直径、及び接続孔に埋め込まれるプラグの直径も小さくなっている。本発明者は、接続孔の直径がある大きさ以下（例えば３００ｎｍ）になると、上述した従来工程では、プラグ等の導電体と、この導電体上の配線との間の接触抵抗が非常に大きくなることを見出した。半導体装置の微細化を進めるためには、この接触抵抗を小さくする必要がある。
【０００７】
本発明は上記のような事情を考慮してなされたものであり、その目的は、接続孔の直径を小さくしても、接続孔に埋め込まれた導電体と、この導電体の上に形成された導電層との接触抵抗を低くすることができる半導体装置の製造方法及び半導体装置を提供することにある。
【課題を解決するための手段】
【０００８】
導電体と配線との間の接触抵抗が非常に大きくなる原因を突き止めるため、本発明者は誠意検討を重ねた。その結果、ＣＭＰ工程を用いて接続孔内に埋め込まれた導電体は、表層に高抵抗の異常層を有することを見出した。この知見を元に、本発明者は以下の発明を行った。
【０００９】
本発明にかかる半導体装置の製造方法は、
第１の導電層上に、絶縁膜を形成する工程と、
前記絶縁膜に、前記第１の導電層上に位置する接続孔を形成する工程と、
前記接続孔の中及び前記絶縁膜上に導電膜を形成する工程と、
前記絶縁膜上に位置する前記導電膜をＣＭＰ法で除去することにより、前記接続孔に導電体を埋め込む工程と、
前記接続孔に埋め込まれた前記導電体の表層を除去する工程と、
前記絶縁膜上に、前記導電体に接続する第２の導電層を形成する工程と
を具備する。
【００１０】
この半導体装置の製造方法によれば、導電体の表層に形成された異常層が除去された後に、第２の導電層が形成される。従って、導電体と第２の導電層との接触抵抗を小さくすることができる。
【００１１】
導電体の表層を除去する工程は、不活性イオンを用いたスパッタエッチングにより表層を除去する工程であるのが好ましい。
導電膜を形成する工程は、接続孔の内側面及び底面、並びに絶縁膜上それぞれに、バリア膜としてのＴｉＮ膜を形成する工程と、ＴｉＮ膜上にＷ膜を形成する工程と、を有してもよい。
接続孔の直径は３００ｎｍ以下である場合、本発明は特に効果を発揮する。
【００１２】
。
第１の導電層は、半導体基板に形成された不純物領域であってもよいし、絶縁膜上に形成された配線であってもよい。導電体の表層を除去する工程は、該表層を５ｎｍ以上３０ｎｍ以下除去する工程であるのが好ましい。
【００１３】
本発明に係る半導体装置は、
第１の導電層上に形成された絶縁膜と、
前記絶縁膜に形成された接続孔と、
前記接続孔に埋め込まれた導電体と、
前記絶縁膜上に形成され、前記導電体に接続する第２の導電層と、
を具備し、前記導電体の表面が前記絶縁膜の表面より下に位置する。
【００１４】
本発明に係る他の半導体装置は、
下地層上に形成された絶縁膜と、
前記絶縁膜に形成された接続孔と、
ＣＭＰ法を用いて前記接続孔に埋め込まれ、かつ前記接続孔に埋め込まれた後に表層が除去された導電体と、
前記絶縁膜上に形成され、前記導電体に接続する導電層と
を具備する。
【発明を実施するための形態】
【００１５】
以下、図面を参照して本発明の実施形態について説明する。図１及び図２の各図は、本実施形態に係る半導体装置の製造方法を説明するための断面図である。
まず、図１（Ａ）に示すように、シリコン基板１に、素子分離膜２をＬＯＣＯＳ法により形成する。次いで、シリコン基板１を熱酸化する。これにより、素子分離膜２の相互間に位置するシリコン基板１には、ゲート酸化膜３が形成される。
【００１６】
次いで、ゲート酸化膜３上を含む全面上に、ポリシリコン膜を、ＣＶＤ法により形成する。次いで、このポリシリコン膜上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、ポリシリコン膜上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとしてポリシリコン膜をエッチングする。これにより、ポリシリコン膜はパターニングされ、ゲート酸化膜３上に位置するゲート電極４が形成される。その後、レジストパターンを除去する。
【００１７】
次いで、素子分離膜２及びゲート電極４をマスクとして、シリコン基板１に不純物イオンを注入する。これにより、シリコン基板１には低濃度不純物領域６ａ，６ｂが形成される。次いで、ゲート電極４上を含む全面上に酸化シリコン膜を形成し、この酸化シリコン膜をエッチバックする。これにより、ゲート電極４の側壁にはサイドウォール５が形成される。次いで、素子分離膜２、ゲート電極４及びサイドウォール５をマスクとして、シリコン基板１に不純物イオンを注入する。これにより、シリコン基板１には、ソース及びドレインとなる不純物領域７ａ，７ｂが形成される。
このようにして、シリコン基板１にはトランジスタが形成される。
【００１８】
次いで、このトランジスタ上を含む全面上に、層間絶縁膜８の下層を構成する第１の絶縁膜８ａを形成する。第１の絶縁膜８ａは酸化シリコンからなり、ＴＥＯＳ（tetraethylorthosilicate）とＯ３をＣＶＤ法で反応させることにより、段差被覆性がよい膜として形成される。次いで、第１の絶縁膜８ａ上に、層間絶縁膜８の上層を構成する第２の絶縁膜８ｂを形成する。第２の絶縁膜８ｂも酸化シリコンからなり、例えばシランを用いたプラズマＣＶＤ法によって形成される。このようにして、第１及び第２の絶縁膜８ａ，８ｂからなる層間絶縁膜８が形成される。
【００１９】
次いで、層間絶縁膜８上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、層間絶縁膜８上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして層間絶縁膜８をエッチングする。これにより、層間絶縁膜８には、ゲート電極４上に位置するコンタクトホール８ｃ、及び不純物領域７ａ，７ｂそれぞれの上に位置するコンタクトホール（図示せず）が形成される。これらコンタクトホールの直径は、３００ｎｍ以下である。
その後、レジストパターンを除去する。
【００２０】
次いで、図１（Ｂ）に示すように、コンタクトホールそれぞれの中及び層間絶縁膜８上に、バリアメタルとなるＴｉＮ膜を、スパッタリング法を用いて形成し、更にその上に、タングステン（Ｗ）膜をＣＶＤ法により形成する。次いで、層間絶縁膜８上のタングステン膜及びＴｉＮ膜を、ＣＭＰ（Chemical Mechanical Polishing）により研磨除去する。これにより、コンタクトホール８ｃにはＴｉＮ膜９ａ及びＷプラグ９が埋め込まれる。また、不純物領域７ａ，７ｂそれぞれの上に位置するコンタクトホールにもＴｉＮ膜及びＷプラグ（図示せず）が埋め込まれる。
【００２１】
この工程において、Ｗプラグそれぞれの表層は酸化され、高抵抗の異常層となる。異常層の厚さは、例えば１０ｎｍである。異常層が形成される理由は、以下のように推定される。
ＣＭＰにおいて、Ｗは酸化シリコンより優先的に研磨除去される。このため、Ｗプラグ９の上面は、層間絶縁膜８の上面より低くなり、Ｗプラグ９上に位置する凹部８ｄが形成される。そして、この凹部８ｄには、ＣＭＰで生じた研磨スラリーが残留する。残留した研磨スラリーにより、Ｗプラグ９の表層は酸化され、高抵抗の異常層となる。
【００２２】
なお、コンタクトホールの径が３００ｎｍより大きい場合、Ｗプラグ上に位置する凹部の中央部には研磨スラリーが残らず、このためＷプラグの上層は、中央部が低抵抗の状態に維持されると推定される。
【００２３】
次いで、図１（Ｃ）に示すように、Ｗプラグそれぞれの表層を含む全面上を、Ａｒ等の不活性ガスをプラズマ化したプラズマに曝露する。これにより、Ｗプラグそれぞれの表層に形成された異常層、及び層間絶縁膜８の表層それぞれが、不活性イオンによってスパッタエッチングされ、除去される。なお、スパッタエッチング条件（エッチング時間を含む）は、Ｗプラグの表層が５ｎｍ以上３０ｎｍ以下ほど除去される条件にする。例えば、酸化シリコンを主成分とする層間絶縁膜８が１５ｎｍ程度除去される条件にする。
【００２４】
次いで、図１（Ｄ）に示すように、Ｗプラグそれぞれの上及び層間絶縁膜８上に、導電膜を形成する。この導電膜は、例えば、バリア膜であるＴｉＮ膜、Ａｌ合金膜、ならびに反射防止膜であるＴｉ膜及びＴｉＮ膜を、この順に積層した積層膜である。次いで、この導電膜の上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、導電膜の上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして導電膜をエッチングする。これにより、層間絶縁膜８上には、Ａｌ合金配線１０ａ，１０ｂ，１０ｃが形成される。Ａｌ合金配線１０ａは、Ｗプラグ９を介してゲート電極４に接続しており、Ａｌ合金配線１０ｂ，１０ｃそれぞれは、図示していないＷプラグを介して不純物領域７ａ，７ｂに接続している。
その後、レジストパターンを除去する。
【００２５】
次いで、図２（Ａ）に示すように、Ａｌ合金配線１０ａ〜１０ｃ上を含む全面上に、第２の層間絶縁膜１１の下層となる第３の絶縁膜１１ａを形成する。第３の絶縁膜１１ａは、酸化シリコンを主成分としており、高密度プラズマＣＶＤ法により段差被覆性がよい膜として形成される。次いで、第３の絶縁膜１１ａ上に、第２の層間絶縁膜１１の上層を構成する第４の絶縁膜１１ｂを形成する。第４の絶縁膜１１ｂも酸化シリコンからなり、例えばプラズマＣＶＤ法によって形成される。このようにして、第３及び第４の絶縁膜１１ａ，１１ｂからなる第２の層間絶縁膜１１が形成される。
【００２６】
次いで、第２の層間絶縁膜１１上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、第２の層間絶縁膜１１上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして第２の層間絶縁膜１１をエッチングする。これにより、第２の層間絶縁膜１１には、Ａｌ合金配線１０ａ上に位置するビアホール１１ａが形成される。ビアホール１１ａの直径は３００ｎｍ以下である。
その後、レジストパターンを除去する。
【００２７】
次いで、図２（Ｂ）に示すように、ビアホール１１ａの中及び第２の層間絶縁膜１１上に、バリアメタルとなるＴｉＮ膜を、スパッタリング法を用いて形成し、更にその上に、タングステン（Ｗ）膜をＣＶＤ法により形成する。次いで、第２の層間絶縁膜１１上のタングステン膜及びＴｉＮ膜を、ＣＭＰ（Chemical Mechanical Polishing）により研磨除去する。これにより、ビアホール１１ａにはＴｉＮ膜１２ａ及びＷプラグ１２が埋め込まれる。
この工程において、Ｗプラグ１２の表層は、Ｗプラグ９の表層と同様に酸化され、高抵抗の異常層となる。また、Ｗプラグ１２の上には凹部１１ｄが形成される
【００２８】
次いで、Ｗプラグ１２の表層を含む全面上を、Ａｒ等の不活性ガスをプラズマ化したプラズマに曝露する。これにより、Ｗプラグ１２の表層に形成された異常層、及び第２の層間絶縁膜１１の表層それぞれが、不活性イオンによってスパッタエッチングされ、除去される。
【００２９】
次いで、図２（Ｄ）に示すように、Ｗプラグ１２の上及び第２の層間絶縁膜１１上に、導電膜を形成する。この導電膜は、例えば、バリア膜であるＴｉＮ膜、Ａｌ合金膜、ならびに反射防止膜であるＴｉ膜及びＴｉＮ膜を、この順に積層した積層膜である。次いで、この導電膜の上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、導電膜の上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして導電膜をエッチングする。これにより、第２の層間絶縁膜１１上には、Ｗプラグ１２に接続するＡｌ合金配線１３が形成される。
その後、レジストパターンを除去する。
【００３０】
このように本実施形態によれば、Ｗプラグ９，１２それぞれを形成した後、Ａｌ合金配線１０ａ，１３を形成する前に、Ｗプラグ９，１２それぞれの表層を、不活性イオンを用いたスパッタエッチングにより除去している。このため、ＣＭＰにおいてＷプラグ９，１２の表層に高抵抗の異常層が形成されても、この異常層はＡｌ合金配線１０ａ，１３を形成する前に除去される。従って、コンタクトホール８ｃ，ビアホール１１ａそれぞれの直径を小さくしても、Ｗプラグ９とＡｌ合金配線１０ａの接触抵抗、およびＷプラグ１２とＡｌ合金配線１３の接触抵抗それぞれを低くすることができる。
なお、Ａｌ合金配線１３の代わりにパッドを形成しても、同様の効果を得ることができる。
【００３１】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えば、Ｗプラグ９，１２それぞれの表層を除去する方法として、不活性イオンを用いたスパッタエッチングを用いたが、これら以外の方法であってもよい。例えば、Ｗを高抵抗化させないような条件下で、ドライエッチングやウェットエッチングを行ってもよい。
【図面の簡単な説明】
【００３２】
【図１】（Ａ）は実施形態に係る半導体装置の製造方法を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図、（Ｃ）は（Ｂ）の次の工程を説明するための断面図、（Ｄ）は（Ｃ）の次の工程を説明するための断面図。
【図２】（Ａ）は図１（Ｄ）の次の工程を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図、（Ｃ）は（Ｂ）の次の工程を説明するための断面図、（Ｄ）は（Ｃ）の次の工程を説明するための断面図。
【図３】（Ａ）は従来の半導体装置の製造方法を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図、（Ｃ）は（Ｂ）の次の工程を説明するための断面図。
【符号の説明】
【００３３】
１，１０１…シリコン基板、２，１０２…素子分離膜、３，１０３…ゲート酸化膜、４，１０４…ゲート電極、５，１０５…サイドウォール、６ａ，６ｂ，１０６ａ，１０６ｂ…低濃度不純物領域、７ａ，７ｂ，１０７ａ，１０７ｂ…不純物領域、８，１０８…層間絶縁膜、８ａ…第１の絶縁層、８ｂ…第２の絶縁層、８ｃ，１０８ａ…コンタクトホール、８ｄ，１１ｄ…凹部、９，１２，１１０ａ…Ｗプラグ、９ａ，１２ａ，１０９…ＴｉＮ膜、１０ａ，１０ｂ，１０ｃ，１３…Ａｌ合金配線、１１…第２の層間絶縁膜、１１ａ…第３の絶縁膜、１１ｂ…第４の絶縁膜、１０９ａ…バリア膜、１１０…タングステン膜
【技術分野】
【０００１】
本発明は、半導体装置の製造方法及び半導体装置に関する。特に本発明は、接続孔に埋め込まれた導電体と、この導電体の上に形成された配線との接触抵抗を低くすることができる半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【０００２】
図３の各図は、従来の半導体装置の製造方法を説明するための断面図である。まず、図３（Ａ）に示すように、シリコン基板１０１に素子分離膜１０２を、例えばＬＯＣＯＳ法により形成する。次いで、シリコン基板１０１を熱酸化することにより、素子分離膜１０２の相互間に位置するシリコン基板１０１の表面にゲート酸化膜１０３を形成する。
【０００３】
次いで、ゲート酸化膜１０３上にゲート電極１０４を形成し、その後、シリコン基板１０１に低濃度不純物領域１０６ａ，１０６ｂを形成する。次いで、ゲート電極１０４の側壁にサイドウォール１０５を形成し、その後、シリコン基板１０１に、ソース及びドレインとなる不純物領域１０７ａ，１０７ｂを形成する。このようにして、シリコン基板１０１にはトランジスタが形成される。
【０００４】
次いで、トランジスタ上を含む全面上に、酸化シリコンを主成分とする層間絶縁膜１０８を形成する。次いで、層間絶縁膜１０８に、ゲート電極１０４上に位置するコンタクトホール１０８ａを形成する。次いで、コンタクトホール１０８ａの中及び層間絶縁膜１０８上に、バリア膜となるＴｉＮ膜１０９を形成した後、ＴｉＮ膜１０９上にタングステン（Ｗ）膜１１０を形成する。
【０００５】
次いで、図３（Ｂ）に示すように、層間絶縁膜１０８上に位置するタングステン膜１１０及びＴｉＮ膜１０９を、ＣＭＰ法により除去する。これにより、コンタクトホール１０８ａの中には、バリア膜１０９ａ及びＷプラグ１１０ａが埋め込まれる。
次いで、図３（Ｃ）に示すように、層間絶縁膜１０８上に、Ｗプラグ１１０ａに接続するＡｌ合金配線１１１を形成する（特許文献１参照）。
【特許文献１】特開２０００−２０８４３６号公報（図８）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
半導体装置の微細化が進むにつれて、コンタクトホールやビアホール等の接続孔の直径、及び接続孔に埋め込まれるプラグの直径も小さくなっている。本発明者は、接続孔の直径がある大きさ以下（例えば３００ｎｍ）になると、上述した従来工程では、プラグ等の導電体と、この導電体上の配線との間の接触抵抗が非常に大きくなることを見出した。半導体装置の微細化を進めるためには、この接触抵抗を小さくする必要がある。
【０００７】
本発明は上記のような事情を考慮してなされたものであり、その目的は、接続孔の直径を小さくしても、接続孔に埋め込まれた導電体と、この導電体の上に形成された導電層との接触抵抗を低くすることができる半導体装置の製造方法及び半導体装置を提供することにある。
【課題を解決するための手段】
【０００８】
導電体と配線との間の接触抵抗が非常に大きくなる原因を突き止めるため、本発明者は誠意検討を重ねた。その結果、ＣＭＰ工程を用いて接続孔内に埋め込まれた導電体は、表層に高抵抗の異常層を有することを見出した。この知見を元に、本発明者は以下の発明を行った。
【０００９】
本発明にかかる半導体装置の製造方法は、
第１の導電層上に、絶縁膜を形成する工程と、
前記絶縁膜に、前記第１の導電層上に位置する接続孔を形成する工程と、
前記接続孔の中及び前記絶縁膜上に導電膜を形成する工程と、
前記絶縁膜上に位置する前記導電膜をＣＭＰ法で除去することにより、前記接続孔に導電体を埋め込む工程と、
前記接続孔に埋め込まれた前記導電体の表層を除去する工程と、
前記絶縁膜上に、前記導電体に接続する第２の導電層を形成する工程と
を具備する。
【００１０】
この半導体装置の製造方法によれば、導電体の表層に形成された異常層が除去された後に、第２の導電層が形成される。従って、導電体と第２の導電層との接触抵抗を小さくすることができる。
【００１１】
導電体の表層を除去する工程は、不活性イオンを用いたスパッタエッチングにより表層を除去する工程であるのが好ましい。
導電膜を形成する工程は、接続孔の内側面及び底面、並びに絶縁膜上それぞれに、バリア膜としてのＴｉＮ膜を形成する工程と、ＴｉＮ膜上にＷ膜を形成する工程と、を有してもよい。
接続孔の直径は３００ｎｍ以下である場合、本発明は特に効果を発揮する。
【００１２】
。
第１の導電層は、半導体基板に形成された不純物領域であってもよいし、絶縁膜上に形成された配線であってもよい。導電体の表層を除去する工程は、該表層を５ｎｍ以上３０ｎｍ以下除去する工程であるのが好ましい。
【００１３】
本発明に係る半導体装置は、
第１の導電層上に形成された絶縁膜と、
前記絶縁膜に形成された接続孔と、
前記接続孔に埋め込まれた導電体と、
前記絶縁膜上に形成され、前記導電体に接続する第２の導電層と、
を具備し、前記導電体の表面が前記絶縁膜の表面より下に位置する。
【００１４】
本発明に係る他の半導体装置は、
下地層上に形成された絶縁膜と、
前記絶縁膜に形成された接続孔と、
ＣＭＰ法を用いて前記接続孔に埋め込まれ、かつ前記接続孔に埋め込まれた後に表層が除去された導電体と、
前記絶縁膜上に形成され、前記導電体に接続する導電層と
を具備する。
【発明を実施するための形態】
【００１５】
以下、図面を参照して本発明の実施形態について説明する。図１及び図２の各図は、本実施形態に係る半導体装置の製造方法を説明するための断面図である。
まず、図１（Ａ）に示すように、シリコン基板１に、素子分離膜２をＬＯＣＯＳ法により形成する。次いで、シリコン基板１を熱酸化する。これにより、素子分離膜２の相互間に位置するシリコン基板１には、ゲート酸化膜３が形成される。
【００１６】
次いで、ゲート酸化膜３上を含む全面上に、ポリシリコン膜を、ＣＶＤ法により形成する。次いで、このポリシリコン膜上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、ポリシリコン膜上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとしてポリシリコン膜をエッチングする。これにより、ポリシリコン膜はパターニングされ、ゲート酸化膜３上に位置するゲート電極４が形成される。その後、レジストパターンを除去する。
【００１７】
次いで、素子分離膜２及びゲート電極４をマスクとして、シリコン基板１に不純物イオンを注入する。これにより、シリコン基板１には低濃度不純物領域６ａ，６ｂが形成される。次いで、ゲート電極４上を含む全面上に酸化シリコン膜を形成し、この酸化シリコン膜をエッチバックする。これにより、ゲート電極４の側壁にはサイドウォール５が形成される。次いで、素子分離膜２、ゲート電極４及びサイドウォール５をマスクとして、シリコン基板１に不純物イオンを注入する。これにより、シリコン基板１には、ソース及びドレインとなる不純物領域７ａ，７ｂが形成される。
このようにして、シリコン基板１にはトランジスタが形成される。
【００１８】
次いで、このトランジスタ上を含む全面上に、層間絶縁膜８の下層を構成する第１の絶縁膜８ａを形成する。第１の絶縁膜８ａは酸化シリコンからなり、ＴＥＯＳ（tetraethylorthosilicate）とＯ３をＣＶＤ法で反応させることにより、段差被覆性がよい膜として形成される。次いで、第１の絶縁膜８ａ上に、層間絶縁膜８の上層を構成する第２の絶縁膜８ｂを形成する。第２の絶縁膜８ｂも酸化シリコンからなり、例えばシランを用いたプラズマＣＶＤ法によって形成される。このようにして、第１及び第２の絶縁膜８ａ，８ｂからなる層間絶縁膜８が形成される。
【００１９】
次いで、層間絶縁膜８上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、層間絶縁膜８上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして層間絶縁膜８をエッチングする。これにより、層間絶縁膜８には、ゲート電極４上に位置するコンタクトホール８ｃ、及び不純物領域７ａ，７ｂそれぞれの上に位置するコンタクトホール（図示せず）が形成される。これらコンタクトホールの直径は、３００ｎｍ以下である。
その後、レジストパターンを除去する。
【００２０】
次いで、図１（Ｂ）に示すように、コンタクトホールそれぞれの中及び層間絶縁膜８上に、バリアメタルとなるＴｉＮ膜を、スパッタリング法を用いて形成し、更にその上に、タングステン（Ｗ）膜をＣＶＤ法により形成する。次いで、層間絶縁膜８上のタングステン膜及びＴｉＮ膜を、ＣＭＰ（Chemical Mechanical Polishing）により研磨除去する。これにより、コンタクトホール８ｃにはＴｉＮ膜９ａ及びＷプラグ９が埋め込まれる。また、不純物領域７ａ，７ｂそれぞれの上に位置するコンタクトホールにもＴｉＮ膜及びＷプラグ（図示せず）が埋め込まれる。
【００２１】
この工程において、Ｗプラグそれぞれの表層は酸化され、高抵抗の異常層となる。異常層の厚さは、例えば１０ｎｍである。異常層が形成される理由は、以下のように推定される。
ＣＭＰにおいて、Ｗは酸化シリコンより優先的に研磨除去される。このため、Ｗプラグ９の上面は、層間絶縁膜８の上面より低くなり、Ｗプラグ９上に位置する凹部８ｄが形成される。そして、この凹部８ｄには、ＣＭＰで生じた研磨スラリーが残留する。残留した研磨スラリーにより、Ｗプラグ９の表層は酸化され、高抵抗の異常層となる。
【００２２】
なお、コンタクトホールの径が３００ｎｍより大きい場合、Ｗプラグ上に位置する凹部の中央部には研磨スラリーが残らず、このためＷプラグの上層は、中央部が低抵抗の状態に維持されると推定される。
【００２３】
次いで、図１（Ｃ）に示すように、Ｗプラグそれぞれの表層を含む全面上を、Ａｒ等の不活性ガスをプラズマ化したプラズマに曝露する。これにより、Ｗプラグそれぞれの表層に形成された異常層、及び層間絶縁膜８の表層それぞれが、不活性イオンによってスパッタエッチングされ、除去される。なお、スパッタエッチング条件（エッチング時間を含む）は、Ｗプラグの表層が５ｎｍ以上３０ｎｍ以下ほど除去される条件にする。例えば、酸化シリコンを主成分とする層間絶縁膜８が１５ｎｍ程度除去される条件にする。
【００２４】
次いで、図１（Ｄ）に示すように、Ｗプラグそれぞれの上及び層間絶縁膜８上に、導電膜を形成する。この導電膜は、例えば、バリア膜であるＴｉＮ膜、Ａｌ合金膜、ならびに反射防止膜であるＴｉ膜及びＴｉＮ膜を、この順に積層した積層膜である。次いで、この導電膜の上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、導電膜の上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして導電膜をエッチングする。これにより、層間絶縁膜８上には、Ａｌ合金配線１０ａ，１０ｂ，１０ｃが形成される。Ａｌ合金配線１０ａは、Ｗプラグ９を介してゲート電極４に接続しており、Ａｌ合金配線１０ｂ，１０ｃそれぞれは、図示していないＷプラグを介して不純物領域７ａ，７ｂに接続している。
その後、レジストパターンを除去する。
【００２５】
次いで、図２（Ａ）に示すように、Ａｌ合金配線１０ａ〜１０ｃ上を含む全面上に、第２の層間絶縁膜１１の下層となる第３の絶縁膜１１ａを形成する。第３の絶縁膜１１ａは、酸化シリコンを主成分としており、高密度プラズマＣＶＤ法により段差被覆性がよい膜として形成される。次いで、第３の絶縁膜１１ａ上に、第２の層間絶縁膜１１の上層を構成する第４の絶縁膜１１ｂを形成する。第４の絶縁膜１１ｂも酸化シリコンからなり、例えばプラズマＣＶＤ法によって形成される。このようにして、第３及び第４の絶縁膜１１ａ，１１ｂからなる第２の層間絶縁膜１１が形成される。
【００２６】
次いで、第２の層間絶縁膜１１上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、第２の層間絶縁膜１１上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして第２の層間絶縁膜１１をエッチングする。これにより、第２の層間絶縁膜１１には、Ａｌ合金配線１０ａ上に位置するビアホール１１ａが形成される。ビアホール１１ａの直径は３００ｎｍ以下である。
その後、レジストパターンを除去する。
【００２７】
次いで、図２（Ｂ）に示すように、ビアホール１１ａの中及び第２の層間絶縁膜１１上に、バリアメタルとなるＴｉＮ膜を、スパッタリング法を用いて形成し、更にその上に、タングステン（Ｗ）膜をＣＶＤ法により形成する。次いで、第２の層間絶縁膜１１上のタングステン膜及びＴｉＮ膜を、ＣＭＰ（Chemical Mechanical Polishing）により研磨除去する。これにより、ビアホール１１ａにはＴｉＮ膜１２ａ及びＷプラグ１２が埋め込まれる。
この工程において、Ｗプラグ１２の表層は、Ｗプラグ９の表層と同様に酸化され、高抵抗の異常層となる。また、Ｗプラグ１２の上には凹部１１ｄが形成される
【００２８】
次いで、Ｗプラグ１２の表層を含む全面上を、Ａｒ等の不活性ガスをプラズマ化したプラズマに曝露する。これにより、Ｗプラグ１２の表層に形成された異常層、及び第２の層間絶縁膜１１の表層それぞれが、不活性イオンによってスパッタエッチングされ、除去される。
【００２９】
次いで、図２（Ｄ）に示すように、Ｗプラグ１２の上及び第２の層間絶縁膜１１上に、導電膜を形成する。この導電膜は、例えば、バリア膜であるＴｉＮ膜、Ａｌ合金膜、ならびに反射防止膜であるＴｉ膜及びＴｉＮ膜を、この順に積層した積層膜である。次いで、この導電膜の上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、導電膜の上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして導電膜をエッチングする。これにより、第２の層間絶縁膜１１上には、Ｗプラグ１２に接続するＡｌ合金配線１３が形成される。
その後、レジストパターンを除去する。
【００３０】
このように本実施形態によれば、Ｗプラグ９，１２それぞれを形成した後、Ａｌ合金配線１０ａ，１３を形成する前に、Ｗプラグ９，１２それぞれの表層を、不活性イオンを用いたスパッタエッチングにより除去している。このため、ＣＭＰにおいてＷプラグ９，１２の表層に高抵抗の異常層が形成されても、この異常層はＡｌ合金配線１０ａ，１３を形成する前に除去される。従って、コンタクトホール８ｃ，ビアホール１１ａそれぞれの直径を小さくしても、Ｗプラグ９とＡｌ合金配線１０ａの接触抵抗、およびＷプラグ１２とＡｌ合金配線１３の接触抵抗それぞれを低くすることができる。
なお、Ａｌ合金配線１３の代わりにパッドを形成しても、同様の効果を得ることができる。
【００３１】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えば、Ｗプラグ９，１２それぞれの表層を除去する方法として、不活性イオンを用いたスパッタエッチングを用いたが、これら以外の方法であってもよい。例えば、Ｗを高抵抗化させないような条件下で、ドライエッチングやウェットエッチングを行ってもよい。
【図面の簡単な説明】
【００３２】
【図１】（Ａ）は実施形態に係る半導体装置の製造方法を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図、（Ｃ）は（Ｂ）の次の工程を説明するための断面図、（Ｄ）は（Ｃ）の次の工程を説明するための断面図。
【図２】（Ａ）は図１（Ｄ）の次の工程を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図、（Ｃ）は（Ｂ）の次の工程を説明するための断面図、（Ｄ）は（Ｃ）の次の工程を説明するための断面図。
【図３】（Ａ）は従来の半導体装置の製造方法を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図、（Ｃ）は（Ｂ）の次の工程を説明するための断面図。
【符号の説明】
【００３３】
１，１０１…シリコン基板、２，１０２…素子分離膜、３，１０３…ゲート酸化膜、４，１０４…ゲート電極、５，１０５…サイドウォール、６ａ，６ｂ，１０６ａ，１０６ｂ…低濃度不純物領域、７ａ，７ｂ，１０７ａ，１０７ｂ…不純物領域、８，１０８…層間絶縁膜、８ａ…第１の絶縁層、８ｂ…第２の絶縁層、８ｃ，１０８ａ…コンタクトホール、８ｄ，１１ｄ…凹部、９，１２，１１０ａ…Ｗプラグ、９ａ，１２ａ，１０９…ＴｉＮ膜、１０ａ，１０ｂ，１０ｃ，１３…Ａｌ合金配線、１１…第２の層間絶縁膜、１１ａ…第３の絶縁膜、１１ｂ…第４の絶縁膜、１０９ａ…バリア膜、１１０…タングステン膜
【特許請求の範囲】
【請求項１】
第１の導電層上に、絶縁膜を形成する工程と、
前記絶縁膜に、前記第１の導電層上に位置する接続孔を形成する工程と、
前記接続孔の中及び前記絶縁膜上に導電膜を形成する工程と、
前記絶縁膜上に位置する前記導電膜をＣＭＰ法で除去することにより、前記接続孔に導電体を埋め込む工程と、
前記接続孔に埋め込まれた前記導電体の表層を除去する工程と、
前記絶縁膜上に、前記導電体に接続する第２の導電層を形成する工程と
を具備する半導体装置の製造方法。
【請求項２】
前記導電体の表層を除去する工程は、不活性イオンを用いたスパッタエッチングにより前記表層を除去する工程である請求項１に記載の半導体装置の製造方法。
【請求項３】
前記導電膜を形成する工程は、
前記接続孔の内側面及び底面、並びに前記絶縁膜上それぞれに、バリア膜としてのＴｉＮ膜を形成する工程と、
前記ＴｉＮ膜上にＷ膜を形成する工程と、を有する請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記接続孔の直径は３００ｎｍ以下である請求項１〜３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記第１の導電層は、半導体基板に形成された不純物領域である請求項１〜４のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
前記第１の導電層は配線である請求項１〜４のいずれか一項に記載の半導体装置の製造方法。
【請求項７】
前記導電体の表層を除去する工程は、該表層を５ｎｍ以上３０ｎｍ以下除去する工程である請求項１〜６のいずれか一項に記載の半導体装置の製造方法。
【請求項８】
第１の導電層上に形成された絶縁膜と、
前記絶縁膜に形成された接続孔と、
前記接続孔に埋め込まれた導電体と、
前記絶縁膜上に形成され、前記導電体に接続する第２の導電層と、
を具備し、前記導電体の表面が前記絶縁膜の表面より下に位置する半導体装置。
【請求項９】
第１の導電層上に形成された絶縁膜と、
前記絶縁膜に形成された接続孔と、
ＣＭＰ法を用いて前記接続孔に埋め込まれ、かつ前記接続孔に埋め込まれた後に表層が除去された導電体と、
前記絶縁膜上に形成され、前記導電体に接続する第２の導電層と
を具備する半導体装置。
【請求項１】
第１の導電層上に、絶縁膜を形成する工程と、
前記絶縁膜に、前記第１の導電層上に位置する接続孔を形成する工程と、
前記接続孔の中及び前記絶縁膜上に導電膜を形成する工程と、
前記絶縁膜上に位置する前記導電膜をＣＭＰ法で除去することにより、前記接続孔に導電体を埋め込む工程と、
前記接続孔に埋め込まれた前記導電体の表層を除去する工程と、
前記絶縁膜上に、前記導電体に接続する第２の導電層を形成する工程と
を具備する半導体装置の製造方法。
【請求項２】
前記導電体の表層を除去する工程は、不活性イオンを用いたスパッタエッチングにより前記表層を除去する工程である請求項１に記載の半導体装置の製造方法。
【請求項３】
前記導電膜を形成する工程は、
前記接続孔の内側面及び底面、並びに前記絶縁膜上それぞれに、バリア膜としてのＴｉＮ膜を形成する工程と、
前記ＴｉＮ膜上にＷ膜を形成する工程と、を有する請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記接続孔の直径は３００ｎｍ以下である請求項１〜３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記第１の導電層は、半導体基板に形成された不純物領域である請求項１〜４のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
前記第１の導電層は配線である請求項１〜４のいずれか一項に記載の半導体装置の製造方法。
【請求項７】
前記導電体の表層を除去する工程は、該表層を５ｎｍ以上３０ｎｍ以下除去する工程である請求項１〜６のいずれか一項に記載の半導体装置の製造方法。
【請求項８】
第１の導電層上に形成された絶縁膜と、
前記絶縁膜に形成された接続孔と、
前記接続孔に埋め込まれた導電体と、
前記絶縁膜上に形成され、前記導電体に接続する第２の導電層と、
を具備し、前記導電体の表面が前記絶縁膜の表面より下に位置する半導体装置。
【請求項９】
第１の導電層上に形成された絶縁膜と、
前記絶縁膜に形成された接続孔と、
ＣＭＰ法を用いて前記接続孔に埋め込まれ、かつ前記接続孔に埋め込まれた後に表層が除去された導電体と、
前記絶縁膜上に形成され、前記導電体に接続する第２の導電層と
を具備する半導体装置。
【図１】
【図２】
【図３】
【図２】
【図３】
【公開番号】特開２００６−４１１０９（Ｐ２００６−４１１０９Ａ）
【公開日】平成１８年２月９日（２００６．２．９）
【国際特許分類】
【出願番号】特願２００４−２１７３５９（Ｐ２００４−２１７３５９）
【出願日】平成１６年７月２６日（２００４．７．２６）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成１８年２月９日（２００６．２．９）
【国際特許分類】
【出願日】平成１６年７月２６日（２００４．７．２６）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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