説明

半導体装置の製造方法

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、半導体装置の製造方法に係り、特にDRAMのビット線コンタクト、ストレージノードコンタクト等を自己整合的に形成する方法すなわちSAC(Self Aline Coctact)に関する。
【0002】
【従来の技術】半導体装置の高密度、高集積化が著しく進むなかで、素子の微細化に合わせてコンタクト孔の微細化も進む一方である。しかしながら、素子の微細化が進み、ゲート配線等の配線層のパターニングがリソグラフィ技術の解像限界付近で行われるため、コンタクト孔のパターニングに際して、配線層のパターンと同じデザイン・ルール(最小サイズ)で行うのは困難となってきている。特に、トランジスタとキャパシタとからなるDRAM等のメモリセルが高密度の集積化されているメモリセル領域では、配線とのコンタクト余裕がとれず、配線にコンタクト孔がかかるように自己整合的にパターニングがなされる。こうしたコンタクトはSACと呼ばれ、素子占有面積の微細化に大きく貢献する反面、ゲート配線等の配線層とコンタクトとのショートが発生しやすいという問題がある。
【0003】この問題を解決するために、従来は、ストッパーポリ(Stopper Poly:SP)方式と指称されている方法が用いられている。この方法では、図6(a)および(b)に示すようにゲート電極32の形成後側壁に絶縁膜35を形成した後、後の酸化工程による半導体基板の酸化防止のために窒化シリコン膜36を堆積し、その上に多結晶シリコン膜37を堆積して、層間膜として全面にBPSG等の溶融性の絶縁膜38を堆積する。これにより、多結晶シリコン膜とBPSG膜(層間膜)のエッチングの選択比が大きいことを利用することができ、コンタクト孔のエッチング時に多結晶シリコン膜が露呈した時点でBPSG膜のエッチングを止め、次に多結晶シリコン膜をケミカルドライエッチング(CDE)法等で一旦除去する。そして酸化雰囲気で加熱することにより、BPSG膜を溶融して平坦化を行うと同時にこの多結晶シリコン膜も酸化し、この後下地の窒化シリコン膜をエッチングし、その下の酸化シリコン膜をも選択的に除去し、シリコン基板表面を露呈せしめるものである。
【0004】しかし、SP方式は、それ自体の工程数が多いという問題の他にコンタクト余裕のとれる周辺回路部では、SP方式を行う必要がないために、ストッパとしての多結晶シリコン膜も不要であるため、多結晶シリコン膜は、必要な領域のみに選択的に形成しなければならないので、パターニングを行って除去する必要がある上、さらにはSP方式を用いる領域と、用いない周辺回路領域とで膜構造が異なり、エッチング条件が大きく異なるので、エッチングをも別工程で行う必要があり、ますます工程数の増大が発生する原因となって製品の歩留りを低下させるという大きな問題があった。
【0005】さらには、ストッパ膜は一旦使用すると酸化してしまうため、後続工程では使用できないという問題がある。
【0006】
【発明が解決しようとする課題】このように素子の微細化が進むにつれて、SP方式を用いると素子の密集するメモリセル部ではコンタクトが配線層と自己整合的に形成されるため、従来のコンタクト孔の開孔方法では、工程が煩雑になったり、メモリセル部と素子が密集していない周辺回路部のコンタクトのパターニング、エッチング等を別工程で行う必要があり、これも工程数増大の原因となっている。
【0007】さらに、ストッパ膜は一旦使用すると酸化してしまうため、後続工程では使用できない。
【0008】本発明は、前記実情に鑑みてなされたもので、自己整合的にコンタクトを形成する簡便な方法を提供することを目的とする。
【0009】
【課題を解決するための手段】そこで本発明の第1では、半導体基板上に第1絶縁膜を介して第1の導電層を堆積し、この上層に第2の絶縁膜を形成し、さらにこの上層に、多結晶シリコン等、層間絶縁膜とのエッチングの選択比が十分大きくとれるストッパー膜を堆積し、フォトリソグラフィにより所定のレジストパターンを形成し、異方性エッチングを用いて前記ストッパ膜、第2の絶縁膜および第1の導電層を同一パターンにパターニングし、さらに第3の絶縁膜としての層間絶縁膜を形成し平坦化を行った後、リソグラフィー技術を用いて、第1の導電層のパターンサイズよりも大きい開口を有するレジストパターンを形成し、これをマスクとして、第1の導電層パターンに対して自己整合的に形成すべきコンタクト領域に堆積した層間絶縁膜(第3の絶縁膜)をエッチングし、レジストを除去した後、全面エッチバックを行い、ストッパ膜をマスクとしてコンタクトホールの開口を行う。次に段差被覆性よく堆積可能な窒化膜等の第4の絶縁膜を堆積して側壁残しを行いコンタクトに露呈する第1の導電層側面に、側壁絶縁膜を形成すると同時に半導体基板表面を露出させ、この半導体基板表面にコンタクトするように第2の導電層を形成するようにしている。
【0010】ここで望ましくはコンタクトホール開口後、側壁絶縁膜の形成に先立ち第1の導電層側面の絶縁性向上のために後酸化をしておくとよい。
【0011】また、さらに望ましい手段として、半導体基板上にゲート絶縁膜となる第1の絶縁膜、ゲート電極となる第1の導電層、第2の絶縁膜および、層間絶縁膜とのエッチングの選択比が十分大きくとれるストッパー膜を堆積し、フォトリソグラフィにより所定のレジストパターンを形成し異方性エッチングにより前記ストッパ膜、第2の絶縁膜、第1の導電層および第1の絶縁膜を同一パターンにパターニングし、第1の導電層からなるゲート電極を形成し、イオン注入等によりソースドレインとなる拡散層を形成し、さらに第3の絶縁膜としての層間絶縁膜を形成しメモリセル部と周辺回路部の半導体基板からの絶縁膜の膜厚が同じになるように平坦化を行った後、リソグラフィー技術を用いて、ゲート配線間間隙よりも大きい開口を有するレジストパターンを形成し、これをマスクとし、コンタクト領域の前記基板表面に堆積した層間絶縁膜(第3の絶縁膜)をエッチングし、レジストを除去した後、全面エッチバックを行い、ストッパ膜をマスクとして前記ソースドレインの少なくとも一方にコンタクトするように、メモリセル部と周辺回路部で同時に、コンタクトホールの開口を行う。そしてこのコンタクトホール内に露呈する第1の導電層側面の絶縁のために後酸化をして、段差被覆性よく堆積可能な窒化膜等の第4の絶縁膜を堆積して側壁残しを行うと同時に半導体基板表面を露出させ、イオン注入を行って、トランジスタのLDD構造を作った後この半導体基板表面にコンタクトするようにストレージノード電極またはビット線等の第2の導電層を形成するようにしている。
【0012】また、さらに望ましい手段として、ストレージノード電極を形成してキャパシタを形成した後またはビット線のパターニング後、さらに第5の絶縁膜としての第2の層間絶縁膜を形成しメモリセル部と周辺回路部の半導体基板からの絶縁膜の膜厚が同じになるように平坦化を行った後、リソグラフィー技術を用いて、下地の配線間間隙よりも大きい開口を有するレジストパターンを形成し、これをマスクとし、コンタクト領域の前記基板表面に堆積した第2の層間絶縁膜(第5の絶縁膜)をエッチングし、レジストを除去した後、全面エッチバックを行って、ストッパ膜をマスクとして前記ソースドレインの他の一方にコンタクトするように、コンタクトホールの開口を行う。そしてこのコンタクトホール内に露呈する第1の導電層側面あるいはビット線、キャパシタとの絶縁のために後酸化をして、段差被覆性よく堆積可能な窒化膜等の第6の絶縁膜を堆積して側壁残しを行うと同時に半導体基板表面を露出させ、この半導体基板表面にコンタクトするようにビット線またはストレージノード等の第3の導電層を形成するようにしている。
【0013】
【作用】本発明の第1によれば、第1の導電層パターンと同時にストッパ膜をパターニングすることができるため、ストッパのパターニングを別に行うことが不要となり、かつ第1の導電層パターン上はすべてストッパで覆われており、またそのまま残存しているため、後続工程においても何度でもこのストッパ膜は使用可能であり、コンタクトの自己整合化が極めて信頼性よく簡単な工程で形成可能である。また極めて平坦な表面を得ることができる上、層間絶縁膜への開口を2回のエッチング工程で行い、第1の導電層と第2の導電層との間の層間絶縁膜の膜厚を必要最小限に薄くしているため、コンタクト孔のアスペクト比が高くなるのを抑制し、容易に信頼性の高い半導体装置を得ることができる。
【0014】また本発明の第2によれば、上記効果に加え、DRAMなどの、メモリセル部と周辺回路部のコンタクトがゲート配線上のストッパ(多結晶シリコン)をマスクにして同時に開口でき、工程数が大幅に短縮される。またこのストッパはビット線コンタクト,ストレージノードコンタクトおよび周辺回路のコンタクトの形成いずれにも用いることができる。
【0015】また従来のSP方式では一度用いた多結晶シリコンは酸化してしまうため、次のコンタクト形成工程ではストッパとして使用できないが、この第3の方法では、同時にエッチングしない場合は何回でも使用できるため、最終工程までゲート電極を保護することができる。
【0016】これによりメモリセル部と周辺回路部のコンタクトがゲート配線上のストッパ膜をマスクにして同時に開口でき、工程数が大幅に短縮される。
【0017】さらに、第2の導電層の形成に際しても、第2の導電層形成後、絶縁膜およびストッパ膜を順次積層したのち同一パターンにパターニングするようにすれば、ゲート電極のみならず、ビット線等も保護することができ、さらに信頼性の向上をはかることができる。
【0018】ここでストッパ膜の膜厚と選択比そして配線段差との関係は、多結晶シリコン膜等の層間絶縁膜とのエッチング選択比が十分に大きい(例えば20以上)材料からなるストッパ膜の膜厚をtstop,ゲート配線とゲート配線上に形成した第2の絶縁膜の膜厚の和をtgate、そしてストッパ膜と層間絶縁膜のエッチングの選択比をRとすると(1)式の関係が成立するものである。
【0019】tstop×R≧tgate (1)
このようにして、メモリセル部のSACと周辺回路部でコンタクトの開口のエッチングをゲート配線上に堆積した多結晶シリコン等の絶縁膜に対して選択比が大きくとれる膜をマスクにして自己整合的に同時に行うことが可能であり、ストッパーポリ方式などの複雑な工程を経る必要がなくなり、このため工程数の短縮が可能となる。
【0020】
【実施例】以下、本発明の実施例について図面を参照しつつ詳細に説明する。
【0021】この方法では、図1に製造工程図を示すようにメモリセル部のコンタクト(SAC)と周辺回路部のコンタクトを同時に形成するものである。
【0022】まず、シリコン基板上11に、ウェル(図示せず)を形成し、通常の方法で素子分離領域と素子領域を形成し、イオン注入法によりトランジスタのしきい値等の調整のための不純物を注入する。続いて、第1の絶縁層として熱酸化により10nm程度のゲート酸化膜を形成し、さらにゲート電極となるポリサイド膜12(ここではポリシリコン100nmとタングステンシリサイド100nm)を200nm堆積して、表面を10nm程度熱酸化し酸化シリコン膜12sを形成した後、CVD法によりこの上層に第2の絶縁膜として酸化シリコン膜膜13を200nm程度堆積し、さらにその上に多結晶シリコン膜14を約50nm堆積する。そして、フォトリソグラフィによりレジストを用いて所定のゲートパターンをパターニングし、これをマスクとして、反応性イオンエッチング(RIE)法により多結晶シリコン膜14、酸化シリコン膜13、ポリサイド膜12を順次エッチングしゲート電極12を形成する。次にこのゲート電極をマスクとして所定の位置にイオン注入法により不純物を導入して拡散層Dを形成する。この時酸化シリコン膜13のエッチングの際の多結晶シリコンとの選択比は20程度であり、ゲート配線の段差は約400nmであるので50nm×20=1000nm>400nmで前述の(1)式の関係を満足している。
【0023】次に、第3の絶縁膜15として例えばCVD法により酸化シリコン膜を約800nm堆積し、ポリッシング等の平坦化法を用いて、平坦化を行い、半導体基板からの膜厚がメモリセル部、周辺回路部において約600nm程度になるように平坦化を行う(図1(a) および(b) )。以下の図中(a) はメモリセル領域、(b) は周辺回路領域を示す。
【0024】そしてリソグラフィー技術を用いて、レジストパターン16を形成し、これをマスクとしてメモリセル部と周辺回路部でコンタクト孔のパターニングを同時に行い、ゲート配線間に堆積した第3の絶縁膜15をメモリセル部でストッパ膜の多結晶シリコンと自己整合的に、周辺回路部では、従来と同様にRIE法により約450nmエッチングする。この時ゲート配線間に残る第3の絶縁膜15の膜厚t1 は多結晶シリコン上の膜厚t2 と同程度であることが望ましい(図2(a) および(b) )。
【0025】次に、図3(a) および(b) に示すように、レジストパターン16を除去した後、異方性エッチング法を用いて半導体基板全面の絶縁膜を150nm程度エッチングする。これによりコンタクト孔Hが所望の形状に形成される。次にゲート電極12の側面に熱酸化膜を10nm程度形成し、窒化シリコン膜17を50nm程度、減圧(LP)CVD法を用いて堆積し、側壁残しのエッチングを行って、ゲート電極とコンタクトの電気的絶縁を確保する。また窒化シリコン膜の側壁残し終了後所定の位置にイオン注入を行ってもよい。これによりトランジスタのLDD構造が形成される。
【0026】次に図4(a) および(b) に示すようにビット線となるタングステン等の第3の導電層18を約200nm堆積し、第3の導電層上に低温で堆積することのできる絶縁膜19を約200nm堆積し、この絶縁膜19上にストッパーの多結晶シリコン20を約50nm堆積して、ビット線のパターニングを行い、加工する。
【0027】ゲート、ビット線間に残っている多結晶シリコンはビット線のエッチングの時に同時に自己整合的にエッチングする。すなわち、ビット線のレジストパターンを用いてまず多結晶シリコンをエッチングしひきつづいて絶縁膜19、第3の導電層18,多結晶シリコンと順次加工する。この後再びビット線の加工時と同様な工程を経て、キャパシタのストレージノードコンタクトを形成する。
【0028】以下、ストレージノード電極21を所定の容量が得られる程度の加工して、プレート電極23とキャパシタ絶縁膜22を形成し、層間絶縁膜24を形成して、ビット線形成工程へと進み、図5(a)及び(b)に示すような半導体記憶装置が形成される。ここで、25はプレート電極の配線層である。
【0029】このようにして容易に信頼性の高い半導体記憶装置を得ることができる。
【0030】なお、ゲート配線材、絶縁膜材など本発明の主旨を逸脱しない範囲で変更してもよい。
【0031】また、前記実施例ではキャパシタはビット線の上層に形成されているが、ビット線をキャパシタの加工後に形成してもよい。
【0032】また、前記実施例ではビット線の形成に際し、ビット線となるタングステンなどの導電層の上に、絶縁膜19および多結晶シリコン20を堆積して、ビット線のパターニングを行うようにしているため、ストレージノードコンタクトの形成に際しこの多結晶シリコン膜20がストッパとして作用しビット線も保護され、より信頼性が向上するが、この絶縁膜19および多結晶シリコン20を形成することなく通常の方法で層間膜を形成した場合にも、ストレージノードコンタクトの形成に際しゲート電極との短絡は保護され、良好な自己整合パターンの形成が可能となる。
【0033】また、トレンチ型セルを用いた半導体記憶装置の製造等においても、本発明の主旨を逸脱しない範囲で、適用可能であることはいうまでもない。
【0034】また、多層配線を有する半導体装置の製造においても適用可能であることはいうまでもない。
【0035】
【発明の効果】以上説明したように本発明によれば、自己整合コンタクトの形成を簡便に行うことができ、半導体記憶装置の微細化が容易となるとともに製造工数の低減が可能となる。
【図面の簡単な説明】
【図1】本発明実施例の半導体記憶装置の製造工程を示す断面図。
【図2】本発明実施例の半導体記憶装置の製造工程を示す断面図。
【図3】本発明実施例の半導体記憶装置の製造工程を示す断面図。
【図4】本発明実施例の半導体記憶装置の製造工程を示す断面図。
【図5】本発明実施例の半導体記憶装置の製造工程を示す断面図。
【図6】従来の半導体記憶装置の製造工程において、ビット線用コンタクトを開孔した時の断面図。
【符号の説明】
11,31 半導体基板
12,32 ゲート配線(第1の導電層)
13 ゲート、ビット線間絶縁膜(第2の絶縁膜)
14 多結晶シリコン膜
15 層間絶縁膜(第3の絶縁膜)
16 レジスト
17,35 ゲートコンタクト間絶縁用SiN
18 ビット線
19 ビット線、キャパシタ間層間絶縁膜
20 多結晶シリコン膜
21 ストレージノード電極
22 キャパシタ絶縁膜
23 プレート電極
24 プレート、アルミ配線間絶縁膜
25 アルミ配線
33 ゲート上絶縁膜(SiO2 )
34 ゲート上絶縁膜(SiN)
36 基板酸化防止のSiN
37 ストッパーポリ
38 ゲート、ビット線間絶縁膜

【特許請求の範囲】
【請求項1】 半導体基板上に第1絶縁膜を堆積する第1の絶縁膜堆積工程と、前記第1の絶縁膜上に第1の導電層を堆積する第1の導電層堆積工程と、この上層に第2の絶縁膜を堆積する第2の絶縁膜堆積工程と、さらにこの上層に、層間絶縁膜に対してエッチング速度の小さいストッパー膜を堆積するストッパー膜堆積工程と、前記ストッパ膜、第2の絶縁膜および第1の導電層を同一パターンに順次パターニングする第1のエッチング工程と、この上層に、第3の絶縁膜として層間絶縁膜を半導体基板全面に形成する層間絶縁膜形成工程と、前記第1の導電層のパターン間距離よりも大きい開口を有するマスクパターンを形成し、これをマスクとして、第1の導電層パターンに対して自己整合的に形成すべきコンタクト領域に堆積した層間絶縁膜をエッチングする第2のエッチング工程と、前記マスクパターンを除去した後、前記ストッパー膜により前記第2の絶縁膜をマスクしつつ、前記ストッパー膜およびコンタクト領域の半導体基板表面を露呈せしめる全面エッチバックを行って、コンタクトホールの開口を行う第3のエッチング工程と、さらに第4の絶縁膜を堆積して側壁残しを行い、前記コンタクトホール側壁に残留させ、側壁絶縁膜を形成すると同時に半導体基板表面を露呈させる側壁絶縁膜形成工程と、前記コンタクトホール内に露呈する半導体基板表面にコンタクトするように第2の導電層を形成する第2の導電層形成工程とを含むことを特徴とする半導体装置の製造方法。

【図1】
image rotate


【図2】
image rotate


【図3】
image rotate


【図4】
image rotate


【図5】
image rotate


【図6】
image rotate


【特許番号】特許第3172229号(P3172229)
【登録日】平成13年3月23日(2001.3.23)
【発行日】平成13年6月4日(2001.6.4)
【国際特許分類】
【出願番号】特願平4−10325
【出願日】平成4年1月23日(1992.1.23)
【公開番号】特開平5−198684
【公開日】平成5年8月6日(1993.8.6)
【審査請求日】平成10年12月25日(1998.12.25)
【出願人】(000003078)株式会社東芝 (54,554)