半導体装置及びその製造方法
【課題】コンタクトプラグに接続される配線間隔の縮小を可能にする半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、半導体基板に第１の領域と第２の領域とを定義し、第１の領域に第１のサイズを持つ第１の素子を形成し、第２の領域に、第１のサイズとは異なる第２のサイズを持つ第２の素子を形成し、第１の素子及び第２の素子を覆うように半導体基板上に第１の層間絶縁膜を形成し、第１の領域上の第１の層間絶縁膜を貫通し第１の素子の一部を露出させる第１のコンタクトホールを形成し、第２の領域上の第１の層間絶縁膜を貫通し第２の素子の一部を露出させる第２のコンタクトホールを形成し、第１のコンタクトホール及び第２のコンタクトホールをそれぞれ埋める第１のコンタクトプラグ及び第２のコンタクトプラグを同時に形成する。
【解決手段】半導体装置の製造方法は、半導体基板に第１の領域と第２の領域とを定義し、第１の領域に第１のサイズを持つ第１の素子を形成し、第２の領域に、第１のサイズとは異なる第２のサイズを持つ第２の素子を形成し、第１の素子及び第２の素子を覆うように半導体基板上に第１の層間絶縁膜を形成し、第１の領域上の第１の層間絶縁膜を貫通し第１の素子の一部を露出させる第１のコンタクトホールを形成し、第２の領域上の第１の層間絶縁膜を貫通し第２の素子の一部を露出させる第２のコンタクトホールを形成し、第１のコンタクトホール及び第２のコンタクトホールをそれぞれ埋める第１のコンタクトプラグ及び第２のコンタクトプラグを同時に形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、その製造方法に関する。
【背景技術】
【０００２】
半導体装置として、単一の半導体基板上に、ゲート長の異なる２種類のトランジスタを形成したものがある。例えば、ＤＲＡＭ（Dynamic Random Access Memory）は、メモリセル領域と周辺回路領域とを有し、メモリセル領域には比較的ゲート長の短いトランジスタ（セルトランジスタ）が、周辺回路領域には比較的ゲート長の長いトランジスタ（周辺トランジスタ）が形成されている（例えば、特許文献１又は２参照）。
【０００３】
特許文献１又は２に記載された半導体装置では、周辺トランジスタのソース／ドレイン領域とその上方に形成される配線との間を、金属導電材料で構成される一段構成のコンタクトプラグを用いて接続している。一方、セルトランジスタのソース／ドレイン領域と、その上方に形成される配線との間は、ポリシリコンで構成される下層側プラグと金属導電材料で構成される上層側プラグの二段構成のコンタクトプラグを用いて接続している。このような半導体装置の製造は以下のように行われる。
【０００４】
まず、セルトランジスタ及び周辺トランジスタを覆う第１の層間絶縁膜を形成する。次に、第１の層間絶縁膜に、セルトランジスタのソース／ドレイン領域を露出させる第１のコンタクホールを形成し、それを埋め込むように下層側プラグを形成する。続いて、下層側プラグを覆うように第１の層間絶縁膜上に第２の層間絶縁膜を形成する。それから、第２の層間絶縁膜に、下層側プラグの上面（少なくともその一部）を露出させる第２のコンタクトホールを形成する。また、第２の層間絶縁膜及び第１の層間絶縁膜を貫通し、周辺回路のソース／ドレイン領域（少なくともその一部）を露出させる第３のコンタクトホールを形成する。そして、第２のコンタクトホールと第３のコンタクトホールを金属導電材料で埋めることで、下層側プラグと接続される上層側プラグを形成するとともに、周辺トランジスタのソース／ドレイン領域と接続されるコンタクトプラグを形成する。
【０００５】
以上のようにして、セルトランジスタには二段構成のコンタクトプラグが、周辺トランジスタには一段構成のコンタクトプラグが、それぞれ接続される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００２−３４３８６２号公報（特に、図７，図８及びその説明）
【特許文献２】特開２０１１−１４２２５６号公報（特に、図３，図４及びその説明）
【発明の概要】
【発明が解決しようとする課題】
【０００７】
半導体装置の高集積化又は小型化には、半導体素子の微細化が必要である。また、半導体素子の微細化に合わせて、層間絶縁膜を貫通し半導体素子に接続されるコンタクトプラグの径（又は断面積）も縮小しなければならない。
【０００８】
コンタクトプラグの径の縮小には、層間絶縁膜に形成されるコンタクトホールの径を縮小する必要がある。一方、層間絶縁膜には、所定の厚みが必要とされる。このため、コンタクトホールの径を縮小しようとすると、そのアスペクト比が高くなる。
【０００９】
アスペクト比の高いコンタクトホールの形成は困難である。ドライエッチングを用いても、底部側径が小さく開口側径が大きいすり鉢状となり、垂直な側壁を持つ円筒形のコンタクトホールを形成することはできない。
【００１０】
コンタクトプラグの形状は、コンタクトホールの形状により決まる。したがって、すり鉢状のコンタクトホール内に形成されたコンタクトプラグは、上部側ほど径が大きい。このような形状のコンタクトプラグを複数形成する場合、そのピッチ（最小間隔）は、コンタクトプラグの上面径（上面の面積）により制限される。また、複数のコンタクトプラグの上面にそれぞれ配線を接続する場合は、その配線のピッチもまたコンタクトプラグの上面径により制限される。
【００１１】
特許文献１または２に記載された半導体装置では、半導体素子と配線との間に積層された２層の層間絶縁膜が存在する。そして、周辺回路領域では、これら２層の層間絶縁膜を貫通して形成された一段構成のコンタクトプラグにより半導体素子と配線との間を接続している。このため、半導体素子の微細化をしようとすると、コンタクトプラグが高アスペクト比になり、その径を縮小することが困難となる。その結果、配線のピッチの縮小が困難となり、半導体装置の高集積化又は小型化が困難となっている。
【課題を解決するための手段】
【００１２】
本発明の一実施の形態に係る半導体装置の製造方法は、半導体基板に第１の領域と第２の領域とを画定し、前記第１の領域に第１のサイズを持つ第１の素子を形成し、前記第２の領域に、前記第１のサイズとは異なる第２のサイズを持つ第２の素子を形成し、前記第１の素子及び前記第２の素子を覆うように前記半導体基板上に第１の層間絶縁膜を形成し、前記第１の領域上の前記第１の層間絶縁膜を貫通し前記第１の素子の一部を露出させる第１のコンタクトホールを形成し、前記第２の領域上の前記第１の層間絶縁膜を貫通し前記第２の素子の一部を露出させる第２のコンタクトホールを形成し、前記第１のコンタクトホール及び前記第２のコンタクトホールをそれぞれ埋める第１のコンタクトプラグ及び第２のコンタクトプラグを同時に形成する、ことを特徴とする。
【００１３】
また、本発明の他の実施の形態に係る半導体装置は、第１の領域と第２の領域とが画定された半導体基板と、前記第１の領域に形成された第１のサイズを有する第１の素子と、前記第２の領域に形成され、前記第１のサイズとは異なる第２のサイズを持つ第２の素子と、前記第１の素子及び前記第２の素子を覆うように前記半導体基板上に形成された第１の層間絶縁膜と、前記第１の層間絶縁膜を貫通し、前記第１の素子及び第２の素子にそれぞれ接続される第１のコンタクトプラグ及び第２のコンタクトプラグと、を含み、前記第１のコンタクトプラグと前記第２のコンタクトプラグは、同一の材料により構成されている、ことを特徴とする。
【発明の効果】
【００１４】
本発明によれば、互いにサイズの異なる素子が形成されている第１の領域と第２の領域に、それぞれ、第１の層間絶縁膜の膜厚に等しい高さを持つ第１のコンタクトプラグと第２のコンタクトプラグとを同時に形成することができる。これにより、工程数の増加を抑えつつ、少なくとも一方のコンタクトプラグのアスペクト比を低減することができる。その結果、コンタクトプラグのピッチと、そこに接続される配線のピッチの縮小を可能にし、半導体装置の高集積化又は小型化を実現することができる。
【図面の簡単な説明】
【００１５】
【図１Ａ】本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための図であって、製造途中にある半導体装置の縦断面図である。
【図１Ｚ】図１Ａに示す半導体装置の上面図である。
【図２Ａ】図１Ａに示す状態からいくつかの工程を経た後の半導体装置の縦断面図である。
【図２Ｚ】図２Ａに示す半導体装置の上面図である。
【図３Ａ】図２Ａに示す状態からいくつかの工程を経た後の半導体装置の縦断面図である。
【図３Ｚ】図３Ａに示す半導体装置の上面図である。
【図４Ａ】図３Ａに示す状態からいくつかの工程を経た後の半導体装置の縦断面図である。
【図５Ａ】図４Ａに示す状態からいくつかの工程を経た後の半導体装置の縦断面図である。
【図５Ｚ】図５Ａに示す半導体装置の上面図である。
【図６Ａ】図５Ａに示す状態からいくつかの工程を経た後の半導体装置の縦断面図である。
【図６Ｚ】図６Ａに示す半導体装置の上面図である。
【図７Ａ】図６Ａに示す状態からいくつかの工程を経た後の半導体装置の縦断面図である。
【図８Ａ】図７Ａに示す状態から研磨工程を終えた後の半導体装置の縦断面図である。
【図８Ｚ】図８Ａに示す半導体装置の上面図である。
【図９Ａ】図８Ａに示す状態からいくつかの工程を経た後の半導体装置の縦断面図である。
【図１０Ａ】図９Ａに示す状態からいくつかの工程を経た後の半導体装置の縦断面図である。
【図１０Ｚ】図１０Ａに示す半導体装置の上面図である。
【図１１Ａ】図１０Ａに示す状態からいくつかの工程を経た後の半導体装置の縦断面図である。
【図１２Ａ】図１１Ａに示す状態から研磨工程を終えた後の半導体装置の縦断面図である。
【図１２Ｚ】図１１Ａに示す半導体装置の上面図である。
【図１３Ａ】図１２Ａに示す状態からいくつかの工程を経た後の半導体装置の縦断面図である。
【図１３Ｚ】図１３Ａに示す半導体装置の上面図である。
【図１４Ａ】図１３Ａに示す状態からいくつかの工程を経た後の半導体装置の縦断面図である。
【図１５Ａ】図１４Ａに示す状態からいくつかの工程を経た後の半導体装置の縦断面図である。
【図１６Ａ】本発明の第２の実施の形態に係る半導体装置の製造方法を説明するための図であって、図４Ａに示す状態からいくつかの工程を経た後の半導体装置の縦断面図である。
【図１６Ｂ】図１６Ａに示す半導体装置の別の方向に沿った縦断面図である。
【図１６Ｚ】図１６Ａに示す半導体装置の上面図である。
【図１７Ａ】図１６Ａに示す状態からいくつかの工程を経た後の半導体装置の縦断面図である。
【図１７Ｚ】図１７Ａに示す半導体装置の上面図である。
【図１８Ａ】図１７Ａに示す状態からいくつかの工程を経た後の半導体装置の縦断面図である。
【図１９Ａ】図１８Ａに示す状態から研磨工程を終えた後の半導体装置の縦断面図である。
【図１９Ｂ】図１９Ａに示す半導体装置の別の方向に沿った縦断面図である。
【図１９Ｚ】図１９Ａに示す半導体装置の上面図である。
【図２０Ａ】図１９Ａに示す状態からいくつかの工程を経た後の半導体装置の縦断面図である。
【図２０Ｚ】図２０Ａに示す半導体装置の上面図である。
【図２１Ａ】本発明の第３の実施の形態に係る半導体装置の製造方法を説明するための半導体装置の縦断面図である。
【発明を実施するための形態】
【００１６】
本発明は、積層された複数の層間絶縁膜の上下間を接続するコンタクトプラグを各層間絶縁膜毎に形成する多段構成にすることを特徴とする。本発明は、工程数の増加を招かず、あるいは工程数の増加を抑えつつ、多段構成とすることができるコンタクトプラグに対して適用される。
【００１７】
以下、図面を参照して本発明の実施の形態について詳細に説明する。ここでは、半導体装置としてＤＲＡＭ（Dynamic Random Access Memory）を例示するが、本発明は、複数の層間絶縁膜を貫通するコンタクトプラグを有する他の半導体装置にも適用可能である。
【００１８】
図１Ａ、図１Ｚ、・・・、及び図１５Ａは、本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための図である。各図において、左側にメモリセル領域（第１の領域）が、右側に周辺回路領域（第２の領域）が示されている。
【００１９】
各図Ａ（図１Ａ、図２Ａ、・・・、及び図１５Ａ）は、製造途中の各段階における半導体装置の縦断面図、各図Ｚ（図１Ｚ、図２Ｚ、・・・、及び図１３Ｚ）は、対応する図Ａに示された製造途中の半導体装置の上面図である。
【００２０】
なお、各図Ａは、図１Ｚに示すように方向Ｘ，Ｙ，α及びβを定義したときの、α−α’線断面図（図の左側：メモリセル領域１２）及びＸ−Ｘ’線断面図（図の右側：周辺回路領域１３）を示している。ここで、方向Ｘはメモリセル領域１２におけるビット線の延在方向、方向Ｙはワード線の延在方向に沿った方向として定義される。また、方向αはメモリセル領域１２における活性領域の長手方向に沿った方向、方向βは方向αに垂直な方向として定義される。
【００２１】
以下、本実施の形態に係る半導体装置の製造方法について工程順に従って説明する。
【００２２】
まず、図１Ａ及び図１Ｚに示すように、半導体基板１１に、メモリセルが形成されるメモリセル領域１２、及び周辺回路が形成される周辺回路領域１３を定義する。メモリセル領域１２には、後述のようにメモリセルトランジスタ（第１の素子）が形成される。周辺回路領域１３は、ＮＭＯＳ（N-channel Metal Oxide Semiconductor）領域１４及びＰＭＯＳ(P-channel Metal Oxide Semiconductor)領域１５を含む。これらの領域１４，１５には、それぞれ、後述のように周辺ＮＭＯＳトランジスタ及び周辺ＰＭＯＳトランジスタが形成される。周辺ＮＭＯＳトランジスタ及び周辺ＰＭＯＳトランジスタを合わせて、周辺トランジスタ（第２の素子）と呼ぶことがある。
【００２３】
なお、メモリセルトランジスタは、高集積化のために微細化が求められる。一方、周辺トランジスタは、微細化のみならず高速動作が求められる。また、メモリセル領域１２には、Ｎチャネル型及びＰチャネル型のうち一方の型のトランジスタ（例えば、ＮＭＯＳ）を形成すればよいが、周辺領域１３には、両方のトランジスタ（ＣＭＯＳ）の形成が求められる。それゆえ、メモリセルトランジスタと周辺トランジスタとは互いに異なるサイズを有する。具体的には、メモリセルトランジスタのゲート長Ｌに対するゲート幅Ｗの比（Ｗ／Ｌ）（第１のサイズ）に比べ、周辺トランジスタのＷ／Ｌ（第２のサイズ）の方が大きい。
【００２４】
次に、メモリセル領域１２及びＮＭＯＳ領域１４における半導体基板１１の表面側にＰ型ウエル１１１を形成する。また、ＰＭＯＳ領域１５における半導体基板１１の表面側にＮ型ウエル１１２を形成する。半導体基板１１としては、例えば、Ｐ型シリコン基板を用いることができる。
【００２５】
続いて、半導体基板１１の表面側にトレンチを形成し、形成したトレンチに素子分離膜１１３を埋め込んで素子分離領域１１４とする。メモリセル領域１２内及び周辺回路領域１３内がそれぞれ素子分離領域１１４によって区画され、活性領域１１５が画定される。以降、メモリセル領域１２において画定される活性領域１１５をメモリセル活性領域１１５Ｃと呼ぶことがある。また、ＮＭＯＳ領域１４及びＰＭＯＳ領域１５において画定される活性領域１１５を、それぞれＮＭＯＳ活性領域１１５Ｎ及びＰＭＯＳ活性領域１１５Ｐと呼ぶことがある。
【００２６】
メモリセル活性領域１１５Ｃは、α方向に長い形状を持つ。複数のメモリセル活性領域１１５Ｃが、α方向及びＹ方向に所定の間隔で配列形成される。
【００２７】
ＮＭＯＳ活性領域１１５Ｎ及びＰＭＯＳ活性領域１１５Ｐは、それぞれＸ方向に長い形状を持つ。ここでは、ＮＭＯＳ活性領域１１５Ｎ及びＰＭＯＳ活性領域１１５Ｐを一つずつ示すが、必要な数のＮＭＯＳ活性領域１１５Ｎ及びＰＭＯＳ活性領域１１５Ｐが配列形成される。
【００２８】
次に、図２Ａ及び図２Ｚに示すように、ゲート絶縁膜１２１、ゲート電極膜１２２及びゲート保護膜１２３を順次形成し、リソグラフィー技術及びドライエッチング技術を用いて、これらの膜１２１−１２３をパターニングし、ゲート構造体１２４とする。
【００２９】
ゲート絶縁膜１２１は、例えば、シリコン酸化膜を用いることができる。このシリコン酸化膜は、例えば、熱酸化法で形成することができる。
【００３０】
ゲート電極膜１２２は、例えば、リンドープトシリコン膜、窒化チタン膜及びタングステン膜を順次積層した積層膜であってよい。
【００３１】
ゲート保護膜１２３は、後述するエッチング（図５Ａのセルコンタクト開口部１５２を形成するエッチング）において選択比が取れる材料で形成する。そのような材料として、例えば、シリコン窒化膜を用いることができる。
【００３２】
活性領域１１５の上に形成されたゲート構造体１２４に含まれるゲート電極膜１２２は、後に形成されるメモリセルトランジスタ及び周辺トランジスタの各々のゲート電極として働く。
【００３３】
メモリセル領域１２に形成されたゲート構造体１２４はＹ方向に延在する。複数のゲート構造体１２４が、Ｘ方向に所定の間隔で複数配置される。これらのゲート構造体１２４のうちの一部は、Ｙ方向に並ぶ複数のメモリセル活性領域１１５Ｃの上を横断する。各メモリセル活性領域１１５Ｃの上を２つのゲート構造体１２４が横切る。
【００３４】
次に、図３Ａ及び図３Ｚに示すように、メモリセル領域１２にセルソース／ドレイン拡散層１３１Ｃを形成する。具体的には、メモリセル領域１２に対応する開口を持つマスクを形成し、このマスクを用いてイオン注入を行う。不純物として、例えば、リンを用いる。また、ドーズ量は、例えば、１×１０１３（ａｔｏｍｓ／ｃｍ２）とする。この条件で、ＬＤＤ（Lightly Doped Drain）拡散層が形成される。形成されたＬＤＤ拡散層、即ち、セルソース／ドレイン拡散層１３１Ｃは、メモリセルトランジスタのソース／ドレイン領域として働く。
【００３５】
各メモリセル活性領域１１５Ｃには、ゲート構造体１２４によってα方向に分割された３つの領域にそれぞれセルソース／ドレイン拡散層１３１Ｃが形成される。後述するように、３つのセルソース／ドレイン拡散層１３１Ｃのうち、中央のセルソース／ドレイン拡散層１３１Ｃにはビット線が接続される。また、両側に位置する２つのセルソース／ドレイン拡散層１３１Ｃには、それぞれキャパシタ下部電極が接続される。説明の便宜上、中央のセルソース／ドレイン拡散層１３１Ｃをソースセル拡散層と呼び、両側のセルソース／ドレイン拡散層１３１Ｃをドレインセル拡散層と呼ぶことがある。
【００３６】
次に、ＮＭＯＳ領域１４にＮ型周辺ＬＤＤ拡散層１３１Ｎを形成する。具体的には、ＮＭＯＳ領域１４に対応する開口を持つマスクを形成し、このマスクを用いてイオン注入を行う。不純物として、例えば、砒素を用いる。また、ドーズ量は、例えば、２×１０１３（ａｔｏｍｓ／ｃｍ２）とする。Ｎ型周辺ＬＤＤ拡散層１３１Ｎは、周辺ＮＭＯＳトランジスタのＬＤＤ領域として働く。
【００３７】
続いて、ＰＭＯＳ領域１５にＰ型周辺ＬＤＤ拡散層１３１Ｐを形成する。具体的には、ＰＭＯＳ領域１５に対応する開口を持つマスクを形成し、このマスクを用いてイオン注入を行う。不純物として、例えば、硼素を用いる。また、ドーズ量は、例えば、２×１０１３（ａｔｏｍｓ／ｃｍ２）とする。Ｐ型周辺ＬＤＤ拡散層１３１Ｐは、周辺ＰＭＯＳトランジスタのＬＤＤ領域として働く。
【００３８】
次に、ゲート構造体１２４の側面にゲートサイドウォール１３２を形成する。具体的には、ゲートサイドウォール膜を、ゲート構造体１２４の側面及び上面を覆うように形成し、形成されたゲートサイドウォール膜をエッチバックしてゲートサイドウォール１３２とする。ゲートサイドウォール膜の材料として、後述するエッチング（図５Ａのセルコンタクト開口部１５２を形成するエッチング）において選択比が取れるもの、例えば、シリコン窒化膜、を用いる。
【００３９】
次に、ＮＭＯＳ領域１４にＮ型周辺ソース／ドレイン拡散層１３３Ｎを形成する。具体的には、ＮＭＯＳ領域１４に対応する開口を持つマスクを形成し、このマスクを用いてイオン注入を行う。不純物として、例えば、砒素を用いる。また、ドーズ量は、例えば、２×１０１５（ａｔｏｍｓ／ｃｍ２）とする。これによりＮ型周辺ＬＤＤ拡散層１３１Ｎよりも不純物濃度の高いＮ型拡散層を形成する。このＮ型拡散層、即ち、Ｎ型周辺ソース／ドレイン拡散層１３３Ｎは、周辺ＮＭＯＳトランジスタのソース／ドレイン領域として働く。
【００４０】
次に、ＰＭＯＳ領域１５にＰ型周辺ソース／ドレイン拡散層１３３Ｐを形成する。具体的には、ＰＭＯＳ領域１５に対応する開口を持つマスクを形成し、このマスクを用いてイオン注入を行う。不純物として、例えば、硼素を用いる。また、ドーズ量は、例えば、２×１０１５（ａｔｏｍｓ／ｃｍ２）とする。これによりＰ型ＬＤＤ拡散層１３１Ｐよりも不純物濃度の高いＰ型拡散層を形成する。このＰ型拡散層、即ち、Ｐ型周辺ソース／ドレイン拡散層１３３Ｐは、周辺ＮＭＯＳトランジスタのソース／ドレイン領域として働く。
【００４１】
次に、図４Ａに示すように、第１層間絶縁膜（第１の層間絶縁膜）１４１を形成する。これは、半導体基板１１上に形成されたメモリセルトランジスタ及び周辺トランジスタを覆うように、半導体基板１１上に第１層間絶縁膜１４１となる材料膜を成膜後、その表面をＣＭＰ法などを用いて平坦化することにより形成できる。第１層間絶縁膜１４１の材料膜として、例えば、シリコン酸化膜を用いることができる。
【００４２】
次に、図５Ａ及び図５Ｚに示すように、メモリセル活性領域１１５Ｃのセルソース／ドレイン拡散層１３１Ｃに対応する位置に開口部を有する第１レジストマスク１５１を、フォトリソグラフィー技術を用いて形成する。そして、この第１レジストマスク１５１をマスクとして第１層間絶縁膜１４１をエッチングし、第１層間絶縁膜１４１を貫いてセルソース／ドレイン拡散層１３１Ｃ（の少なくとも一部）を露出させるセルコンタクト開口部（第１のコンタクトホール及び第５のコンタクトホール）１５２を形成する。
【００４３】
第１層間絶縁膜１４１のエッチングは、ゲート保護膜１２３、ゲートサイドウォール１３２に対して選択比が取れる条件で行う。これにより、ゲート構造体１２４に対して自己整合的にセルコンタクト開口部１５２を形成することができる。上述したように、ゲート保護膜１２３、ゲートサイドウォール１３２をそれぞれシリコン窒化膜で構成し、第１層間絶縁膜１４１をシリコン酸化膜で構成した場合、シリコン窒化膜に対して選択比が取れる条件で第１層間絶縁膜１４１のエッチングを行えばよい。
【００４４】
その後、第１レジストマスク１５１を除去する。
【００４５】
次に、図６Ａ及び図６Ｚに示すように、周辺回路領域１３に複数の開口部を有する第２レジストマスク１６１を、フォトリソグラフィー技術を用いて形成する。複数の開口部は、Ｎ型周辺ソース／ドレイン拡散層１３３Ｎ、Ｐ型周辺ソース／ドレイン拡散層１３３Ｐ、及びゲート電極膜１２２へのコンタクト形成部分にそれぞれ対応する位置に形成される。
【００４６】
続いて、第２レジストマスク１６１をマスクとして、第１層間絶縁膜１４１及びゲート保護膜１２３をエッチングする。これにより、第１の層間絶縁膜１４１を貫きＮ型周辺ソース／ドレイン拡散層１３３Ｎ（の少なくとも一部）を露出させるＮ型拡散層上周辺コンタクト開口部１６２Ｎ、Ｐ型周辺ソース／ドレイン拡散層１３３Ｐ（の少なくとも一部）を露出させるＰ型拡散層上周辺コンタクト開口部１６２Ｐ、及びゲート電極膜１２２（の上面の少なくとも一部）を露出させるゲート上周辺コンタクト開口部１６２Ｇを、形成する。なお、これらの開口部１６２Ｎ，１６２Ｐ及び１６２Ｇを一纏めにして周辺コンタクト開口部（第２のコンタクトホール）１６２と呼ぶことがある。
【００４７】
その後、第２レジストマスク１６１を除去する。
【００４８】
なお、上記説明では、セルコンタクト開口部１５２の形成と周辺コンタクト開口部１６２の形成を別々の工程とした。これは、これらの工程におけるエッチング条件が異なるからである。即ち、セルコンタクト開口部１５２の形成ではゲート保護膜１２３を残し、周辺コンタクト開口部１６２の形成ではゲート保護膜１２３を除去するように、エッチングを行うからである。ここで、セルコンタクト開口部１５２の形成において、自己整合的にコンタクトを開口する方法を採用しない場合には、周辺コンタクト開口部１６２の形成をセルコンタクト開口部１５２の形成と同時に行うことが可能である。この場合、リソグラフィー工程及びエッチング工程をそれぞれ一工程減らすことができ、整合工程の簡略化を図ることができる。
【００４９】
次に、図７Ａに示すように、セルコンタクト開口部１５２及び周辺コンタクト開口部１６２を埋め込むように、第１コンタクト導電膜１７１を形成する。第１コンタクト導電膜１７１は、後述する第１コンタクトプラグ（図８Ａ及び図８Ｚの１８１）を構成する材料である。したがって、第１コンタクト導電膜１７１は、セルソース／ドレイン拡散層１３１Ｃ、Ｎ型周辺ソース／ドレイン拡散層１３３Ｎ、Ｐ型周辺ソース／ドレイン拡散層１３３Ｐ及びゲート電極膜１２２の各々に対してオーミックで低抵抗でなければならない。
【００５０】
関連する半導体装置では、メモリセル領域のセルコンタクトの材料として不純物ドープトシリコンが用いられている。しかしながら、同一組成の不純物ドープトシリコンを用いてＮ型拡散層とＰ型拡散層の両方に対して良好なコンタクトを形成することはできない。そこで、本実施の形態では、第１コンタクト導電膜１７１として金属膜を用いる。
【００５１】
具体的には、第１コンタクト導電膜１７１を、接触層、バリア層及び埋め込み層からなる積層構造とする。そして、接触層として、Ｎ型拡散層とＰ型拡散層の両方に対して良好なコンタクトを形成する金属シリサイド層を用いる。金属シリサイド層は、金属膜を形成した後、熱処理を加えることで形成する。金属膜として、例えば、コバルト膜、チタン膜、ニッケル膜などを用いることができる。また、バリア層として、窒化チタン膜、窒化タングステン膜、窒化タンタル膜などを用いることができる。さらに、埋め込み層としてタングステン膜を用いることができる。
【００５２】
次に、図８Ａ及び図８Ｚに示すように、第１コンタクト導電膜１７１の表面を、例えば、ＣＭＰ（Chemical Mechanical Polishing）法を用いて研磨除去し、第１層間絶縁膜１４１の上面を露出させるとともに、セルコンタクト開口部１５２及び周辺コンタクト開口部１６２内に埋め込まれた第１コンタクト導電膜１７１を第１コンタクトプラグ１８１として残す。これにより、セルコンタクト開口部１５２内及び周辺コンタクト開口部１６２内に同時に第１コンタクトプラグ１８１を形成することができる。なお、ＣＭＰ法に代えて、エッチバック法を用いて第１コンタクト導電膜１７１の一部を除去するようにしてもよい。
【００５３】
第１コンタクトプラグ１８１のうち、セルコンタクト開口部１５２に形成されるものをセル第１コンタクトプラグ（第１のコンタクトプラグ又は第５のコンタクトプラグ）１８１Ｃと呼び、周辺コンタクト開口部１６２に形成されるものを周辺第１コンタクトプラグ（第２のコンタクトプラグ）１８１Ｐと呼ぶことがある。また、セル第１コンタクトプラグ１８１Ｃのうち、ドレインセル拡散層に接続されるもの（キャパシタ電極に接続されるもの）をキャパシタ側セル第１コンタクトプラグ（第５のコンタクトプラグ）１８１ＣＣと呼び、ソースセル拡散層に接続されるもの（ビット線に接続されるもの）をビット線側セル第１コンタクトプラグ（第１のコンタクトプラグ）１８１ＣＢと呼ぶことがある。
【００５４】
次に、図９Ａに示すように、第１コンタクトプラグ１８１及び第１層間絶縁膜１４１の上面を覆う第２層間絶縁膜（第２の層間絶縁膜）１９１を形成する。第２層間絶縁膜１９１の膜厚は、例えば、２００ｎｍとする。第２層間絶縁膜１９１として、シリコン酸化膜、シリコン窒化膜などを用いることができる。この第２層間絶縁膜１９１は、第１コンタクトプラグ１８１により生じる段差を解消して平坦な表面を得ること、及び後に形成される第１配線（図１３Ａ及び図１３Ｚの２３１）とキャパシタ側セル第１コンタクトプラグ１８１ＣＣとの間の絶縁性を確保すること、を目的として形成される。
【００５５】
次に、図１０Ａ及び図１０Ｚに示すように、第２層間絶縁膜１９１の上に、リソグラフィー技術を用いて複数の開口が形成された第３レジストマスク２０１を形成する。第３レジストマスク２０１の開口は、メモリセル領域１２では、ビット線側セル第１コンタクトプラグ１８１ＣＢに対応する位置に形成され、キャパシタ側セル第１コンタクトプラグ１８１ＣＣに対応する位置には形成されない。また、第３レジストマスク２０１の開口は、周辺回路領域１３では、周辺第１コンタクトプラグ１８１Ｐの全てに対応する位置にそれぞれ形成される。
【００５６】
次に、第３レジストマスク２０１をマスクとして、第２層間絶縁膜１９１をエッチングし、第２コンタクト開口部２０２を形成する。メモリセル領域１２に形成された第２コンタクト開口部２０２（第３のコンタクトホール）は、ビット線側セル第１コンタクトプラグ１８１ＣＢの上面（の少なくとも一部）を露出させる。また、周辺回路領域１３に形成された第２コンタクト開口部２０２（第４のコンタクトホール）は、周辺第１コンタクトプラグ１８１Ｐの上面（の少なくとも一部）を露出させる。こうして、第２の層間絶縁膜を貫き、ビット線側セル第１コンタクトプラグ１８１ＣＢの上面と周辺第１コンタクトプラグ１８１Ｐの上面とをそれぞれ露出させる第２コンタクト開口部２０２が同時に形成される。
【００５７】
ここで、関連する半導体装置の製造方法では、周辺回路領域（１３）において周辺第１コンタクトプラグ（１８１Ｐ）を形成することなく、第２層間絶縁膜（１９１）及び第１層間絶縁膜（１４１）を貫通し、半導体基板の拡散層に達するコンタクト開口部を形成する。そのようなコンタクト開口部は、高アスペクト比なので、エッチングに要する時間が長くなり、上部ほど側壁が削られて径が大きくなる。また、エッチング時間に合わせてレジスト膜を厚くしなければならず、膜厚増加による露光解像力の低下により、リソグラフィ技術を用いてレジスト膜に微細な開口を形成することは難しい。これらが原因となり、関連する半導体装置の周辺回路領域では、拡散層を露出させるコンタクト開口部の径が大きくなる。
【００５８】
本実施の形態では、第１層間絶縁膜１４１を貫く第１コンタクトプラグ１８１を形成しておき、第２層間絶縁膜１９１を貫通する第２コンタクト開口部２０２の形成を、第１コンタクトプラグ１８１の上面（の少なくとも一部）を露出させるように行う。これにより、第２コンタクト開口部２０２のアスペクト比を低くできる。その結果、第２コンタクト開口部２０２の形成時のエッチング時間を短縮することができ、径が拡がる現象を抑えることができる。また、エッチング時間が短いため、第３レジストマスク２０１の膜減りは少ない。よって、第３レジストマスク２０１の膜厚は薄くてよい。このため、リソグラフィー技術を用いた露光パターン形成時に解像度の低下もなく、第３レジストマスク２０１の開口を微細にすることができる。これらの結果、微細な上部開口径を有する第２コンタクト開口部２０２を形成することができる。
【００５９】
その後、第３レジストマスク２０１をアッシングなどにより除去する。
【００６０】
次に、第２コンタクト開口部２０２内に露出する第１コンタクトプラグ１８１の表面に付着する異物や自然酸化膜等を除去する洗浄処理を行う。洗浄処理方法として、例えば、薬液に弗酸を用いる湿式洗浄方法を用いることができる。
【００６１】
洗浄処理によって、第２コンタクト開口部２０２の側壁がエッチングされ、径が拡大される場合がある。この径の拡大の抑制には、洗浄処理に用いられる薬剤に対してエッチング耐性のある材料を第２層間絶縁膜１９１の材料として用いることが有効である。例えば、洗浄処理に弗酸が用いられる場合、第２層間絶縁膜１９１として、シリコン窒化膜（ＳｉＮ）、シリコン酸窒化膜（ＳｉＯＮ）、シリコン炭化窒化膜（ＳｉＣＮ）などを用いることができる。このような膜を第２層間絶縁膜１９１として用いることにより、微細な径を持つコンタクトプラグの形成が可能となる。ただし、これらの膜は、誘電率も比較的大きく、配線間容量の上昇を招くので、その点も考慮する必要がある。
【００６２】
次に、図１１Ａに示すように、第２コンタクト開口部２０２を埋め込むように第２コンタクト導電膜２１１を形成する。第２コンタクト導電膜２１１の材料として、高融点金属材料を用いることができる。例えば、チタン膜、窒化チタン膜、窒化タングステン膜、窒化タンタル膜、タングステン膜、又はこれらから選択された２以上の膜からなる積層膜を用いることができる。あるいは、電気抵抗が問題とならないならば、第２コンタクト導電膜２１１として、不純物ドープシリコン膜を用いることもできる。
【００６３】
次に、図１２Ａ及び図１２Ｚに示すように、第２コンタクト導電膜２１１の表面を、例えばＣＭＰ法により研磨除去し、第２層間絶縁膜１９１の上面を露出させるとともに、第２コンタクト開口部２０２内に第２コンタクト導電膜２１１を残す。こうして、第２コンタクト導電膜２１１からなり、かつ微細な上面径を持つ第２コンタクトプラグ２２１が形成される。
【００６４】
第２コンタクトプラグ２２１のうち、ビット線側セル第１コンタクプラグ１８１ＣＢと接続されるものをセル第２コンタクト２２１ＣＢ（第３のコンタクトプラグ）と呼び、周辺第１コンタクトプラグ１８１Ｐと接続されるものを周辺第２コンタクトプラグ２２１Ｐ（第４のコンタクトプラグ）と呼ぶことがある。
【００６５】
以上のように、本実施の形態では、半導体基板１１のメモリセル領域１２にセルソース／ドレイン拡散層１３１Ｃを有するセルトランジスタを形成する。また、半導体基板１１の周辺回路領域１３にＮ型周辺ソース／ドレイン拡散層１３３Ｎを有する周辺ＮＭＯＳトランジスタ、及びＰ型周辺ソース／ドレイン拡散層１３３Ｐを有する周辺ＰＭＯＳトランジスタを形成する。そして、これらＭＯＳトランジスタが形成された半導体基板１１の上に第１層間絶縁膜１４１を形成する。それから、第１層間絶縁膜１４１を貫いて、セルソース／ドレイン拡散層１３１Ｃに接続されるセル第１コンタクトプラグ１８１Ｃ、及びＮ型及びＰ型周辺ソース／ドレイン拡散層１３３Ｎ，１３３Ｐに接続される周辺第１コンタクトプラグ１８１Ｐを形成する。また、第１層間絶縁膜１４１上に第２層間絶縁膜１９１を形成する。そして、第２層間絶縁膜１９１を貫いてセルソース拡散層に繋がるビット線側セル第１コンタクトプラグ１８１ＣＢに接続されるセル第２コンタクトプラグ２２１ＣＢ、周辺第１コンタクトプラグ１８１Ｐに接続される周辺第２コンタクトプラグ２２１Ｐを形成する。
【００６６】
ここで、セル第１コンタクタトプラグ１８１Ｃと周辺第１コンタクタトプラグ１８１Ｐとは、その材料に金属膜を用いることにより、プラグ材の成膜、すなわちプラグの埋め込み形成を同時に行うことができる。また、セル第２コンタクタトプラグ２２１ＣＢと周辺第２コンタクタトプラグ２２１Ｐも、プラグ材の成膜、即ちその埋め込み形成を同時に行うことができる。こうして、メモリセル領域１２のソースセル拡散層をビット線（図１３Ａ及び図１３Ｚの第１配線２３１）に引き出すコンタクトと、周辺回路領域１３のＮ型及びＰ型周辺ソース／ドレイン拡散層をそれぞれ配線（図１３Ａ及び図１３Ｚの第１配線２３１）に引き出すコンタクトとを、同じ構造にすることができる。即ち、いずれのコンタクトも、第１コンタクタトプラグ１８１と第２コンタクタトプラグ２２１とが積層された積層構造とすることができる。これにより、製造プロセスの増加を抑制しながら、微細な上面径を有する周辺コンタクタトを形成することができる。
【００６７】
次に、図１３Ａ及び図１３Ｚに示すように、第１配線２３１を形成する。これは、第１配線２３１となる配線材料膜を形成し、リソグラフィー技術及びエッチング技術を用いて配線材料膜をパターニングすることにより形成される。配線材料膜として、窒化チタン膜とタングステン膜の積層膜を用いることができる。
【００６８】
第１配線２３１は、第２コンタクプラグ２２１と接続される。具体的には、メモリセル領域１２に形成される第１配線２３１（第１の配線）は、セル第２コンタクトプラグ２２１ＣＢと接続される。また、周辺回路領域１３に形成される第１配線２３１（第２の配線）は、周辺第２コンタクトプラグ２２１Ｐと接続される。
【００６９】
また、メモリセル領域１２に形成される第１配線２３１は、蛇行しながらＹ方向に延びるパターンを持つ。これらの第１配線２３１は、ビット線として働く。また、周辺回路領域１３に形成される第１配線２３１は、Ｘ方向に延びるパターンを持つ。
【００７０】
半導体装置の小型化の要請に応えるには、配線ピッチの縮小が必要である。その一方で、コンタクトプラグの近くに、そのコンタクトプラグに接続されない配線を設ける場合には、それらの間が短絡しないように一定の距離（図１３Ａ及び図１３Ｚのｗ２３）を置く必要がある。図１３Ｚから理解されるように、コンタクトプラグ２２１の上面径が大きい場合には、配線ピッチも必然的に大きくなる。本実施の形態では、コンタクトプラグ２２１の上面径を小さくすることができるので、距離ｗ２３を維持しつつ、その配線ピッチをほぼ距離ｗ２３に等しい距離にまで縮小することができる。
【００７１】
また、コンタクトプラグ２２１の上面径を縮小することは、多数の第２コンタクタトプラグ２２１が高密度にアレイ状に配置される場合にも、その配置パターンの縮小を可能にし、チップサイズの縮小を可能にする。
【００７２】
また、上述したように、第２層間絶縁膜１９１の材料として洗浄処理に対してエッチング速度が遅い材料を用いることで、第２コンタクタトプラグ２２１上面径をより縮小することができ、さらにチップサイズを縮小することが可能になる。
【００７３】
次に、図１４Ａに示すように、第２層間絶縁膜１９１上に第１配線２３１を覆う第３層間絶縁膜（第３の層間絶縁膜）２４１を成膜し、その表面をＣＭＰ法などにより平坦化処理する。第３層間絶縁膜２４１として、例えば、シリコン酸化膜を用いることができる。
【００７４】
続いて、リソグラフィー技術を用いて、キャパシタ側セル第１コンタクトプラグ１８１ＣＣに対応する位置に開口を有するレジストマスク（図示せず）を、第３層間絶縁膜２４１上に形成する。そして、形成されたレジストマスクをマスクとして、第３層間絶縁膜２４１及び第２層間絶縁膜１９１をエッチングし、これれを貫きキャパシタ側セル第１コンタクトプラグ１８１ＣＣの上面（の少なくとも一部）を露出させる第３コンタクト開口部（第６のコンタクトホール）を形成する。
【００７５】
第３のコンタクト開口部を形成は、第３層間絶縁膜２４１をエッチングする第１段階と、第２層間絶縁膜１９１をエッチングする第２段階とに分けて行うことができる。この場合、第２層間絶縁膜１９１と第３層間絶縁膜２４１は、互いに異なる材料を用いて構成する。
【００７６】
第１段階では、第３層間絶縁膜２４１に対するエッチング速度が相対的に速く、第２層間絶縁膜１９１に対するエッチング速度が相対的に遅くなるように、エッチング条件を定める。望ましくは、第３層間絶縁膜２４１がエッチングされ、第２層間絶縁膜１９１がエッチングされないように、エッチング条件を定める。例えば、第２層間絶縁膜１９１がシリコン窒化膜であり、第３層間絶縁膜２４１がシリコン酸化膜である場合、Ｃ４Ｆ８やＣ３Ｆ８などのフロロカーボン系ガスを含むガスを用いることができる。
【００７７】
また、第２段階では、第３層間絶縁膜２４１に対するエッチング速度が相対的に遅く、第２層間絶縁膜１９１に対するエッチング速度が相対的に速くなるように、エッチング条件を定める。望ましくは、第３層間絶縁膜２４１がエッチングされず、第２層間絶縁膜１９１がエッチングされるように、エッチング条件を定める。例えば、第２層間絶縁膜１９１及び第３層間絶縁膜２４１が上記のように構成されている場合、ＣＦ４ガスを含むガスを用いることができる。
【００７８】
この方法によれば、第３層間絶縁膜２４１に形成される複数の開口部のエッチング量のウェハ面内での均一性を向上させることができる。換言すると、第２層間絶縁膜１９１をエッチングストッパとして利用することにより、第３層間絶縁膜２４１に形成される複数の開口部の深さを実質上一致させることができる。その結果、第３コンタクト開口部を形成する際に必要な、キャパシタ側セル第１コンタクトプラグ１８１ＣＣの上面を露出させてからさらに行うオーバーエッチングの量を、第３層間絶縁膜２４１の膜厚等を考慮することなく決定できる。つまり、オーバエッチング量を第２層間絶縁膜１９１の膜厚等に基づいて決定することができる。これは、第３層間絶縁膜２４１のエッチングの際に生じるバラツキに相当する分だけ、オーバーエッチング量を低減できることを意味する。オーバーエッチング量が低減されると、第３コンタクト開口部の形成位置がキャパシタ側セル第１コンタクトプラグ１８１ＣＣに対応する位置からずれている場合に、ゲート電極上部が露出してしまう可能性を低減できる。その結果、後に第３コンタクト開口部内に形成されるコンタクトプラグ（２４２）とゲート電極との短絡の発生を防止することができる。
【００７９】
次に、第３コンタクト開口部を埋め込む第３コンタクトプラグの材料膜を第３層間絶縁膜２４１上を覆うように形成する。続いて、ＣＭＰなどを用いて、第３コンタクト開口部内に第３コンタクトプラグの材料膜を残存させるとともに、第３層間絶縁膜２４１上に形成された第３コンタクトプラグの材料膜を除去する。これにより、第３コンタクト開口部に埋め込まれた第３コンタクトプラグ２４２（第６のコンタクトプラグ）が形成される。
【００８０】
次に、第３コンタクトプラグ２４２及び第３層間絶縁膜２４１上に配線材料膜を成膜する。そして、リソグラフィー技術及びエッチング技術を用いて、配線材料膜をパターニングし、キャパシタパッド２４３を形成する。
【００８１】
次に、図１５Ａに示すように、キャパシタパッド２４３を覆う第４層間絶縁膜（第４の層間絶縁膜）２５１を第３層間絶縁膜２４１上に形成する。
【００８２】
次に、メモリセル領域１２において、第４層間絶縁膜２５１を貫き、キャパシタパッド２４３（の少なくと一部）を露出させるキャパシタ開口部２５２を形成する。そして、キャパシタ開口部２５２の内壁を覆い、その底部においてキャパシタパッド２４３と接続するクラウン形状のキャパシタ下部電極２５３を形成する。
【００８３】
また、キャパシタ下部電極２５３の内面を覆うように、メモリセル領域１２の全面にキャパシタ絶縁膜２５４を形成する。さらに、キャパシタ絶縁膜２５４の上面を覆うようにキャパシタ上部電極２５５を形成する。キャパシタ上部電極２５５は、メモリセル領域１２内において複数のキャパシタ下部電極２５３が形成されている領域（アレイ領域）を覆うように形成される。
【００８４】
次に、メモリセル領域１２のキャパシタ上部電極２５５を覆うとともに、周辺回路領域１３の第４層間絶縁膜２５１上を覆うように、第５層間絶縁膜２５６を形成する。
【００８５】
次に、周辺回路領域１３において、第５層間絶縁膜２５６、第４層間絶縁膜２５１、及び第３層間絶縁膜２４１を貫き、第１配線２３１を露出させる第２配線コンタクト開口部を形成する。そして、形成した第２配線コンタクト開口部内に導電膜を埋め込み、第２配線コンタクトプラグ２５７を形成する。
【００８６】
次に、第５層間絶縁膜２５６上に第２配線コンタクトプラグと接続される第２配線２５８を形成する。
【００８７】
以上のようにして、半導体装置が完成する。なお、この後、必要に応じて、層間絶縁膜、ビアプラグ、配線及びパッシベーション膜等をさらに形成してもよい。
【００８８】
本実施の形態では、上述したように、第２コンタクトプラグ２２１の上面径を小さくすることができるので、第２コンタクトプラグと隣接する配線との距離（図１３Ａ及び図１３Ｚのｗ２３）を維持しつつ、配線（２３１）のピッチを縮小することができる。その結果、チップサイズを縮小することができる。
【００８９】
次に、本発明の第２の実施の形態に係る半導体装置の製造方法について、図１６Ａ，図１６Ｂ，図１６Ｚ〜図２０Ａ、図２０Ｚを参照して説明する。
【００９０】
図１６Ａ，図１６Ｂ，図１６Ｚ〜図２０Ａ、図２０Ｚは、本発明の第２の実施の形態に係る半導体装置の製造方法を説明するための図である。各図において、左側にメモリセル領域（第１の領域）が、右側に周辺回路領域（第２の領域）が示されている。
【００９１】
各図Ａ及び各図Ｂは、製造途中の各段階における半導体装置の縦断面図であり、各図Ｚは、対応する図Ａに示された半導体装置の上面図である。また、各図Ａは、図１６Ｚに示すように方向Ｘ，Ｙ，α及びβを定義したときのα−α’線断面図（メモリセル領域）及びＸ−Ｘ’線断面図（周辺回路領域）である。また、各図Ｂは、Ｙ−Ｙ’線断面図である。なお、方向Ｘはメモリセル領域におけるビット線の延在方向、方向Ｙはワード線の延在方向に沿った方向として定義される。また、方向αはメモリセル領域における活性領域の長手方向に沿った方向、方向βは方向αに垂直な方向として定義される。これらの定義は、第１の実施の形態と同じである。
【００９２】
以下、半導体装置の製造方法について工程順に従って説明する。
【００９３】
本実施の形態による方法は、第１層間絶縁膜１４１を形成する工程（図４Ａ）までは、第１の実施の形態と同じである。
【００９４】
第１の実施の形態では、第１層間絶縁膜１４１にセルコンタクト開口部１５２を形成する際にホールパターン（の開口を持つ第１レジストマスク１５１）を用いたが、本実施の形態では、ラインアンドスペースパターン（の開口を持つレジストマスク）を用いてセルコンタクト開口部を形成する。
【００９５】
詳述すると、本実施の形態では、図１６Ａ，図１６Ｂ及び図１６Ｚに示すように、第１層間絶縁膜１４１上に、α方向に延在する帯状の開口部を有する第１レジストマスク２６１を形成する。帯状の開口部は、メモリセル領域１２に形成される。また、帯状の開口部は、β方向に繰り返し形成される。換言すると第１レジストマスク２６１は、β方向にラインアンドスペースの繰り返しパターンを有している。
【００９６】
ラインアンドスペースパターンは、ホールパターンに比べると、リソグラフィー技術を用いた形成の際にコントラストを大きくすることができ、露光解像マージンを大きくすることができる。よって、本実施の形態では、第１の実施の形態の場合よりも、パターンの微細化が可能である。
【００９７】
次に、第１レジストマスク２６１をマスクとして、メモリセル領域１２の第１層間絶縁膜１４１をエッチングし、α方向に延在する帯状の開口部であるセルコンタクタト開口部２６２を形成する。第１層間絶縁膜１４１のエッチングは、第１の実施の形態と同様に、シリコン窒化膜に対して選択比が取れる条件で行う。
【００９８】
その後、第１レジストマスク２６１を除去する。
【００９９】
次に、第１の実施の形態と同様に（図６Ａ及び図６Ｚ参照）、周辺コンタクタト開口部を形成する。つまり、図１７Ａ及び１７Ｚに示すように、第２レジストマスク２７１を形成し、それを用いて周辺回路領域１３の第１層間絶縁膜１４１をエッチングし、周辺コンタクタト開口部２７２を形成する。周辺コンタクタト開口部２７２のうち、Ｎ型周辺ソース／ドレイン拡散層上１３３Ｎを露出させるものをＮ型周辺ソース／ドレイン拡散層上周辺コンタクト開口部２７２Ｎ、Ｐ型周辺ソース／ドレイン拡散層１３３Ｐを露出させるものをＰ型周辺ソース／ドレイン拡散層上周辺コンタクト開口部２７２Ｐ、ゲート電極膜１２２の上面を露出させるものをゲート上周辺コンタクト開口部２７２Ｇと呼ぶことがある。
【０１００】
その後、第２レジストマスク２７１を除去する。
【０１０１】
次に、第１の実施の形態と同様に（図７Ａ参照）、第１コンタクタト導電膜を形成する。つまり、図１８Ａに示すように、セルコンタクト開口部２６２及び周辺コンタクト開口部２７２を埋め込む、例えば三つの膜からなる積層構造の、第１コンタクタト導電膜２８１を形成する。
【０１０２】
次に、図１９Ａ，図１９Ｂ及び図１９Ｚに示すように、ＣＭＰ法を用いて、第１コンタクタト導電膜２８１の表面を研磨除去する。この研磨は、第１層間絶縁膜１４１の表面が露出しても継続し、ゲート保護膜１２３の上面が露出するまで行う。これにより、第１コンタクト導電膜２８１及び第１層間絶縁膜１４１も研磨され、それらの上面は、ゲート保護膜１２３の上面と一致する。
【０１０３】
このＣＭＰによる研磨は、シリコン窒化膜に対して選択比が取れる条件を用いて行う。これにより、ゲート保護膜１２３の上面が露出した時点で研磨除去の進行を止めることができる。
【０１０４】
以上のようにして、メモリセル領域１２及び周辺回路領域１３には、それぞれセルコンタクト開口部２６２及び周辺コンタクト開口部２７２に埋め込まれた第１コンタクタト導電膜２８１からなる第１コンタクトプラグ２９１が形成される。
【０１０５】
詳述すると、メモリセル領域１２では、Ｘ方向に関してゲートサイドウォール１３２に挟まれ、Ｙ方向に関して第１層間絶縁膜１４１で挟まれた第１コンタクト導電膜２８１から成るセル第１コンタクトプラグ２９１Ｃが形成される。
【０１０６】
第１コンタクト導電膜２８１の表面研磨を、第１の実施の形態と同様に第１層間絶縁膜１４１が露出した時点で終了すると、第１コンタクト導電膜２８１が、α方向に隣接する複数のセルソース／ドレイン拡散層１３１Ｃ同士を短絡させた状態となる。そこで、本実施の形態では、第１コンタクト導電膜２８１の表面研磨を、ゲート保護膜１２３が露出するまで行う。これにより、第１コンタクト導電膜２８１は各セルソース／ドレイン拡散層１３１Ｃに対応するように分離され、それぞれのセルソース／ドレイン拡散層１３１Ｃ上に独立して形成されたセル第１コンタクトプラグ２９１Ｃとなる。
【０１０７】
セル第１コンタクトプラグ２９１Ｃのうち、ドレインセル拡散層に接続されるもの（キャパシタ電極に接続されるもの）をキャパシタ側セル第１コンタクトプラグ２９１ＣＣと呼び、ソースセル拡散層に接続されるもの（ビット線と接続されるもの）をビット線側セル第１コンタクトプラグ２９１ＣＢと呼ぶことがある。
【０１０８】
また、周辺回路領域１３では、周辺コンタクト開口部２７２に埋め込まれた第１コンタクタト導電膜２８１からなる周辺第１コンタクトプラグ２９１Ｐが形成される。
【０１０９】
次に、図２０Ａ及び図２０Ｚに示すように、第１コンタクプラグ２９１やゲート保護膜１２３の上面を覆うように、第１層間絶縁膜１４１の上に第２層間絶縁膜３０１を形成する。これは、第１の実施の形態における第２層間絶縁膜１９１の形成（図９Ａ）と同様に行うことができる。第２層間絶縁膜３０１の膜厚は、第２層間絶縁膜１９１と同様に、２００ｎｍとすることができる。
【０１１０】
次に、第２層間絶縁膜３０１を貫き、第１のコンタクトプラグ２９１の上面（の少なくとも一部）を露出させる第２コンタクト開口部を形成する。メモリセル領域１２では、ビット線側セル第１コンタクタトプラグ２９１ＣＢに対応する位置に第２コンタクト開口部を形成し、キャパシタ側セル第１コンタクトプラグ２９１ＣＣに対応する位置には形成しない。
【０１１１】
続いて、第２コンタクトホールを埋め込むように、第２層間絶縁膜３０１上に第２コンタクト導電膜を形成する。この工程は、第１の実施の形態における第２コンタクト導電膜２１１の形成（図１１Ａ参照）と同様に行うことができる。それから、第２コンタクト導電膜の表面を、ＣＭＰ法等を用いて研磨除去する。第２層間絶縁膜３０１の表面を露出させ、第２コンタクトホール内に埋め込まれた第２コンタクト導電膜を残存させて、第２コンタクトプラグ３０２とする。この工程は、第１の実施の形態における第２コンタクトプラグ２２１の形成（図１２Ａ及び図１２Ｚ参照）と同様に行うことができる。
【０１１２】
第２コンタクトプラグ３０２のうち、ビット線側セル第１コンタクトプラグ２９１ＣＢと接続されるものをセル第２コンタクトプラグ３０２ＣＢと呼び、周辺第１コンタクトプラグ２９１Ｐと接続されるものを周辺第２コンタクトプラグ３０２Ｐと呼ぶことがある。
【０１１３】
続いて、第２コンタクトプラグ３０２を覆うように、第２層間絶縁膜３０１上に第１配線材料膜を形成する。それから、第１配線材料膜をパターニングして、第１配線３０３を形成する。これらの工程は、第１の実施の形態における第１配線２３１の形成（図１３Ａ及び図１３Ｚ）と同様の行うことができる。
【０１１４】
以降、第１の実施の形態と同様の工程（図１４Ａ及び図１５Ａ参照）を行い半導体装置が完成する。
【０１１５】
本実施の形態においても、第１の実施の形態と同様に第２コンタクトプラグ３０２の上面径を小さくすることができる。これにより、第２コンタクトプラグ３０２と隣接する第１配線３０３との距離ｗ３０を所定の距離以上に保ちつつ、配線ピッチを縮小することができ、チップサイズを縮小することができる。
【０１１６】
次に、本発明の第３の実施の形態に係る半導体装置の製造方法について説明する。
【０１１７】
本実施の形態に係る方法では、第３層間絶縁膜２４１の平坦化処理まで第１の実施の形態と同様に行う。第１の実施の形態では、この後、第３層間絶縁膜２４１に第３コンタクト開口部の形成し、第３コンタクト開口部を埋める第３コンタクトプラグ２４２を形成し、第３コンタクトプラグ２４２に接続されるキャパシタパッド２４３を形成する（図１４Ａ参照）。これに対して、本実施の形態では、これら第３コンタクト開口部、第３コンタクトプラグ２４２、及びキャパシタパッド２４３の形成を省略し、製造工程の簡略化及び生産性の向上を実現する。
【０１１８】
詳述すると、本実施の形態では、図２１Ａに示すように、平坦化された第３層間絶縁膜２４１上に第４層間絶縁膜３１１を形成する。第４層間絶縁膜３１１としてシリコン酸化膜を用いることができる。
【０１１９】
次に、第４層間絶縁膜３１１、第３層間絶縁膜２４１及び第２層間絶縁膜１９１を貫いてキャパシタ側セル第１コンタクトプラグ１８１ＣＣの上面（の少なくとも一部）を露出させるキャパシタ開口部３１２を形成する。
【０１２０】
キャパシタ開口部３１２の形成は、第１の実施の形態の場合と同様、２段階に分けて行うこともできる。この場合、第１段階として、第４層間絶縁膜３１１及び第３層間絶縁膜２４１に対するエッチングを行う。このとき、第２層間絶縁膜１９１をエッチングストッパとして利用する。続いて、第２層間絶縁膜１９１をエッチングする。
【０１２１】
２段階のエッチングを行うには、第４層間絶縁膜３１１、第２層間絶縁膜１９１及び第３層間絶縁膜２４１の材料と、エッチング条件とを適切に設定する必要がある。つまり、第１段階では、第４層間絶縁膜３１１及び第３層間絶縁膜２４１に対してエッチング速度が速く、第２層間絶縁膜１９１に対してエッチング速度が遅くなるように、第２段階ではその逆となるように材料とエッチン条件とを設定する。
【０１２２】
例えば、第２層間絶縁膜１９１としてシリコン窒化膜を用い、第３層間絶縁膜２４１及び第４層間絶縁膜３１１としてそれぞれシリコン酸化膜を用いることができる。この場合、第１段階のエッチングは、シリコン酸化膜のエッチング速度がシリコン窒化膜のエッチング速度よりも速いエッチング条件を用いて行う。それから、第２段階のエッチングは、シリコン酸化膜をほとんどエッチングすることなく、シリコン窒化膜をエッチングするエッチング条件を用いて行う。
【０１２３】
このような方法を用いると、複数の第３コンタクト開口部の深さのバラツキは、第２層間絶縁膜１９１の膜厚に依存するものとなり、第４層間絶縁膜３１１及び第３層間絶縁膜２４１の膜厚に依存しない。その結果、第３コンタクタト開口部の形成位置がキャパシタ側セルコンタクタトプラグ１８１ＣＣに対応する位置からずれている場合でも、その深さがゲート電極に達する程度になる可能性はほとんどない。よって、第３コンタクト開口部の位置ずれにより、ゲート電極が露出し、後に第３コンタクト開口部内に形成されるキャパシタ下部電極３１２と短絡するという問題の発生が抑制される。
【０１２４】
また、第４層間絶縁膜３１１と第３層間絶縁膜２４１から成る厚い膜を貫く開口部を形成する場合には、エッチング不良を防止するため十分なオーバーエッチングを行う必要がある。上記方法によれば、第２層間絶縁膜１９１がエッチングストッパとして働き、下層への影響を防げるので、十分なオーバーエッチングを行うことができる。
【０１２５】
この後、第１の実施の形態と同様に、キャパシタ下部電極３１３、キャパシタ絶縁膜３１４、キャパシタ上部電極３１５、第５層間絶縁膜３１６、第２配線コンタクトプラグ３１７、及び第２配線３１８の形成を行う。
【０１２６】
以上のようにして、半導体装置が完成する。
【０１２７】
なお、上記説明では、第１の実施の形態と同様に第３層間絶縁膜２４１の上に第４層間絶縁膜３１１を積層する場合について説明したが、第３層間絶縁膜２４１を省略し、第２層間絶縁膜の上に第４層間絶縁膜３１１を形成するようにしてもよい。この場合、第４層間絶縁膜３１１の膜厚は、上記例の第３層間絶縁膜２４１と第４層間絶縁膜３１１の合計の厚さとする。
【０１２８】
以上、本発明についていくつかの実施の形態に即して説明したが、本発明は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱することなく、種々の変形・変更が可能である。特に、上述した各膜の材料や形成方法は、単なる例示に過ぎず、その目的に応じて適宜選択可能である。
【符号の説明】
【０１２９】
１１ 半導体基板
１２ メモリセル領域
１３ 周辺回路領域
１４ ＮＭＯＳ領域
１５ ＰＭＯＳ領域
１１１ Ｐ型ウエル
１１２ Ｎ型ウエル
１１３ 素子分離膜
１１４ 素子分離領域
１１５ 活性領域
１１５Ｃ メモリセル活性領域
１１５Ｎ ＮＭＯＳ活性領域
１１５Ｐ ＰＭＯＳ活性領域
１２１ ゲート絶縁膜
１２２ ゲート電極膜
１２３ ゲート保護膜
１２４ ゲート構造体
１３１Ｃ セルソース／ドレイン拡散層
１３１Ｎ Ｎ型周辺ＬＤＤ拡散層
１３１Ｐ Ｐ型周辺ＬＤＤ拡散層
１３２ ゲートサイドウォール
１３３Ｎ Ｎ型周辺ソース／ドレイン拡散層
１３３Ｐ Ｐ型周辺ソース／ドレイン拡散層
１４１ 第１層間絶縁膜
１５１ 第１レジストマスク
１５２ セルコンタクト開口部
１６１ 第２レジストマスク
１６２ 周辺コンタクト開口部
１６２Ｎ Ｎ型拡散層上周辺コンタクト開口部
１６２Ｐ Ｐ型拡散層上周辺コンタクト開口部
１６２Ｇ ゲート上周辺コンタクト開口部
１７１ 第１コンタクト導電膜
１８１ 第１コンタクトプラグ
１８１Ｐ 周辺第１コンタクトプラグ
１８１ＣＣ キャパシタ側セル第１コンタクトプラグ
１８１ＣＢ ビット線側セル第１コンタクトプラグ
１９１ 第２層間絶縁膜
２０１ 第３レジストマスク
２０２ 第２コンタクト開口部
２１１ 第２コンタクト導電膜
２２１Ｐ 周辺第２コンタクトプラグ
２２１ＣＢ セル第２コンタクトプラグ
２３１ 第１配線
２４１ 第３層間絶縁膜
２４２ 第３コンタクトプラグ
２４３ キャパシタパッド
２５１ 第４層間絶縁膜
２５２ キャパシタ開口部
２５３ キャパシタ下部電極
２５４ キャパシタ絶縁膜
２５５ キャパシタ上部電極
２５６ 第５層間絶縁膜
２５７ 第２配線コンタクトプラグ
２５８ 第２配線
２６１ 第１レジストマスク
２６２ セルコンタクト開口部
２７１ 第２レジストマスク
２７２Ｎ Ｎ型周辺ソース／ドレイン拡散層上周辺コンタクト開口部
２７２Ｐ Ｐ型周辺ソース／ドレイン拡散層上周辺コンタクト開口部
２７２Ｇ ゲート上周辺コンタクト開口部
２８１ 第１コンタクト導電膜
２９１Ｐ 周辺第１コンタクトプラグ
２９１ＣＣ キャパシタ側セル第１コンタクトプラグ
２９１ＣＢ ビット線側セル第１コンタクトプラグ
３０１ 第２層間絶縁膜
３０２ＣＢ セル第２コンタクトプラグ
３０２Ｐ 周辺第２コンタクトプラグ
３０３ 第１配線
３１１ 第４層間絶縁膜
３１２ キャパシタ開口部
３１３ キャパシタ下部電極
３１４ キャパシタ絶縁膜
３１５ キャパシタ上部電極
３１６ 第５層間絶縁膜
３１７ 第２配線コンタクトプラグ
３１８ 第２配線
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、その製造方法に関する。
【背景技術】
【０００２】
半導体装置として、単一の半導体基板上に、ゲート長の異なる２種類のトランジスタを形成したものがある。例えば、ＤＲＡＭ（Dynamic Random Access Memory）は、メモリセル領域と周辺回路領域とを有し、メモリセル領域には比較的ゲート長の短いトランジスタ（セルトランジスタ）が、周辺回路領域には比較的ゲート長の長いトランジスタ（周辺トランジスタ）が形成されている（例えば、特許文献１又は２参照）。
【０００３】
特許文献１又は２に記載された半導体装置では、周辺トランジスタのソース／ドレイン領域とその上方に形成される配線との間を、金属導電材料で構成される一段構成のコンタクトプラグを用いて接続している。一方、セルトランジスタのソース／ドレイン領域と、その上方に形成される配線との間は、ポリシリコンで構成される下層側プラグと金属導電材料で構成される上層側プラグの二段構成のコンタクトプラグを用いて接続している。このような半導体装置の製造は以下のように行われる。
【０００４】
まず、セルトランジスタ及び周辺トランジスタを覆う第１の層間絶縁膜を形成する。次に、第１の層間絶縁膜に、セルトランジスタのソース／ドレイン領域を露出させる第１のコンタクホールを形成し、それを埋め込むように下層側プラグを形成する。続いて、下層側プラグを覆うように第１の層間絶縁膜上に第２の層間絶縁膜を形成する。それから、第２の層間絶縁膜に、下層側プラグの上面（少なくともその一部）を露出させる第２のコンタクトホールを形成する。また、第２の層間絶縁膜及び第１の層間絶縁膜を貫通し、周辺回路のソース／ドレイン領域（少なくともその一部）を露出させる第３のコンタクトホールを形成する。そして、第２のコンタクトホールと第３のコンタクトホールを金属導電材料で埋めることで、下層側プラグと接続される上層側プラグを形成するとともに、周辺トランジスタのソース／ドレイン領域と接続されるコンタクトプラグを形成する。
【０００５】
以上のようにして、セルトランジスタには二段構成のコンタクトプラグが、周辺トランジスタには一段構成のコンタクトプラグが、それぞれ接続される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００２−３４３８６２号公報（特に、図７，図８及びその説明）
【特許文献２】特開２０１１−１４２２５６号公報（特に、図３，図４及びその説明）
【発明の概要】
【発明が解決しようとする課題】
【０００７】
半導体装置の高集積化又は小型化には、半導体素子の微細化が必要である。また、半導体素子の微細化に合わせて、層間絶縁膜を貫通し半導体素子に接続されるコンタクトプラグの径（又は断面積）も縮小しなければならない。
【０００８】
コンタクトプラグの径の縮小には、層間絶縁膜に形成されるコンタクトホールの径を縮小する必要がある。一方、層間絶縁膜には、所定の厚みが必要とされる。このため、コンタクトホールの径を縮小しようとすると、そのアスペクト比が高くなる。
【０００９】
アスペクト比の高いコンタクトホールの形成は困難である。ドライエッチングを用いても、底部側径が小さく開口側径が大きいすり鉢状となり、垂直な側壁を持つ円筒形のコンタクトホールを形成することはできない。
【００１０】
コンタクトプラグの形状は、コンタクトホールの形状により決まる。したがって、すり鉢状のコンタクトホール内に形成されたコンタクトプラグは、上部側ほど径が大きい。このような形状のコンタクトプラグを複数形成する場合、そのピッチ（最小間隔）は、コンタクトプラグの上面径（上面の面積）により制限される。また、複数のコンタクトプラグの上面にそれぞれ配線を接続する場合は、その配線のピッチもまたコンタクトプラグの上面径により制限される。
【００１１】
特許文献１または２に記載された半導体装置では、半導体素子と配線との間に積層された２層の層間絶縁膜が存在する。そして、周辺回路領域では、これら２層の層間絶縁膜を貫通して形成された一段構成のコンタクトプラグにより半導体素子と配線との間を接続している。このため、半導体素子の微細化をしようとすると、コンタクトプラグが高アスペクト比になり、その径を縮小することが困難となる。その結果、配線のピッチの縮小が困難となり、半導体装置の高集積化又は小型化が困難となっている。
【課題を解決するための手段】
【００１２】
本発明の一実施の形態に係る半導体装置の製造方法は、半導体基板に第１の領域と第２の領域とを画定し、前記第１の領域に第１のサイズを持つ第１の素子を形成し、前記第２の領域に、前記第１のサイズとは異なる第２のサイズを持つ第２の素子を形成し、前記第１の素子及び前記第２の素子を覆うように前記半導体基板上に第１の層間絶縁膜を形成し、前記第１の領域上の前記第１の層間絶縁膜を貫通し前記第１の素子の一部を露出させる第１のコンタクトホールを形成し、前記第２の領域上の前記第１の層間絶縁膜を貫通し前記第２の素子の一部を露出させる第２のコンタクトホールを形成し、前記第１のコンタクトホール及び前記第２のコンタクトホールをそれぞれ埋める第１のコンタクトプラグ及び第２のコンタクトプラグを同時に形成する、ことを特徴とする。
【００１３】
また、本発明の他の実施の形態に係る半導体装置は、第１の領域と第２の領域とが画定された半導体基板と、前記第１の領域に形成された第１のサイズを有する第１の素子と、前記第２の領域に形成され、前記第１のサイズとは異なる第２のサイズを持つ第２の素子と、前記第１の素子及び前記第２の素子を覆うように前記半導体基板上に形成された第１の層間絶縁膜と、前記第１の層間絶縁膜を貫通し、前記第１の素子及び第２の素子にそれぞれ接続される第１のコンタクトプラグ及び第２のコンタクトプラグと、を含み、前記第１のコンタクトプラグと前記第２のコンタクトプラグは、同一の材料により構成されている、ことを特徴とする。
【発明の効果】
【００１４】
本発明によれば、互いにサイズの異なる素子が形成されている第１の領域と第２の領域に、それぞれ、第１の層間絶縁膜の膜厚に等しい高さを持つ第１のコンタクトプラグと第２のコンタクトプラグとを同時に形成することができる。これにより、工程数の増加を抑えつつ、少なくとも一方のコンタクトプラグのアスペクト比を低減することができる。その結果、コンタクトプラグのピッチと、そこに接続される配線のピッチの縮小を可能にし、半導体装置の高集積化又は小型化を実現することができる。
【図面の簡単な説明】
【００１５】
【図１Ａ】本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための図であって、製造途中にある半導体装置の縦断面図である。
【図１Ｚ】図１Ａに示す半導体装置の上面図である。
【図２Ａ】図１Ａに示す状態からいくつかの工程を経た後の半導体装置の縦断面図である。
【図２Ｚ】図２Ａに示す半導体装置の上面図である。
【図３Ａ】図２Ａに示す状態からいくつかの工程を経た後の半導体装置の縦断面図である。
【図３Ｚ】図３Ａに示す半導体装置の上面図である。
【図４Ａ】図３Ａに示す状態からいくつかの工程を経た後の半導体装置の縦断面図である。
【図５Ａ】図４Ａに示す状態からいくつかの工程を経た後の半導体装置の縦断面図である。
【図５Ｚ】図５Ａに示す半導体装置の上面図である。
【図６Ａ】図５Ａに示す状態からいくつかの工程を経た後の半導体装置の縦断面図である。
【図６Ｚ】図６Ａに示す半導体装置の上面図である。
【図７Ａ】図６Ａに示す状態からいくつかの工程を経た後の半導体装置の縦断面図である。
【図８Ａ】図７Ａに示す状態から研磨工程を終えた後の半導体装置の縦断面図である。
【図８Ｚ】図８Ａに示す半導体装置の上面図である。
【図９Ａ】図８Ａに示す状態からいくつかの工程を経た後の半導体装置の縦断面図である。
【図１０Ａ】図９Ａに示す状態からいくつかの工程を経た後の半導体装置の縦断面図である。
【図１０Ｚ】図１０Ａに示す半導体装置の上面図である。
【図１１Ａ】図１０Ａに示す状態からいくつかの工程を経た後の半導体装置の縦断面図である。
【図１２Ａ】図１１Ａに示す状態から研磨工程を終えた後の半導体装置の縦断面図である。
【図１２Ｚ】図１１Ａに示す半導体装置の上面図である。
【図１３Ａ】図１２Ａに示す状態からいくつかの工程を経た後の半導体装置の縦断面図である。
【図１３Ｚ】図１３Ａに示す半導体装置の上面図である。
【図１４Ａ】図１３Ａに示す状態からいくつかの工程を経た後の半導体装置の縦断面図である。
【図１５Ａ】図１４Ａに示す状態からいくつかの工程を経た後の半導体装置の縦断面図である。
【図１６Ａ】本発明の第２の実施の形態に係る半導体装置の製造方法を説明するための図であって、図４Ａに示す状態からいくつかの工程を経た後の半導体装置の縦断面図である。
【図１６Ｂ】図１６Ａに示す半導体装置の別の方向に沿った縦断面図である。
【図１６Ｚ】図１６Ａに示す半導体装置の上面図である。
【図１７Ａ】図１６Ａに示す状態からいくつかの工程を経た後の半導体装置の縦断面図である。
【図１７Ｚ】図１７Ａに示す半導体装置の上面図である。
【図１８Ａ】図１７Ａに示す状態からいくつかの工程を経た後の半導体装置の縦断面図である。
【図１９Ａ】図１８Ａに示す状態から研磨工程を終えた後の半導体装置の縦断面図である。
【図１９Ｂ】図１９Ａに示す半導体装置の別の方向に沿った縦断面図である。
【図１９Ｚ】図１９Ａに示す半導体装置の上面図である。
【図２０Ａ】図１９Ａに示す状態からいくつかの工程を経た後の半導体装置の縦断面図である。
【図２０Ｚ】図２０Ａに示す半導体装置の上面図である。
【図２１Ａ】本発明の第３の実施の形態に係る半導体装置の製造方法を説明するための半導体装置の縦断面図である。
【発明を実施するための形態】
【００１６】
本発明は、積層された複数の層間絶縁膜の上下間を接続するコンタクトプラグを各層間絶縁膜毎に形成する多段構成にすることを特徴とする。本発明は、工程数の増加を招かず、あるいは工程数の増加を抑えつつ、多段構成とすることができるコンタクトプラグに対して適用される。
【００１７】
以下、図面を参照して本発明の実施の形態について詳細に説明する。ここでは、半導体装置としてＤＲＡＭ（Dynamic Random Access Memory）を例示するが、本発明は、複数の層間絶縁膜を貫通するコンタクトプラグを有する他の半導体装置にも適用可能である。
【００１８】
図１Ａ、図１Ｚ、・・・、及び図１５Ａは、本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための図である。各図において、左側にメモリセル領域（第１の領域）が、右側に周辺回路領域（第２の領域）が示されている。
【００１９】
各図Ａ（図１Ａ、図２Ａ、・・・、及び図１５Ａ）は、製造途中の各段階における半導体装置の縦断面図、各図Ｚ（図１Ｚ、図２Ｚ、・・・、及び図１３Ｚ）は、対応する図Ａに示された製造途中の半導体装置の上面図である。
【００２０】
なお、各図Ａは、図１Ｚに示すように方向Ｘ，Ｙ，α及びβを定義したときの、α−α’線断面図（図の左側：メモリセル領域１２）及びＸ−Ｘ’線断面図（図の右側：周辺回路領域１３）を示している。ここで、方向Ｘはメモリセル領域１２におけるビット線の延在方向、方向Ｙはワード線の延在方向に沿った方向として定義される。また、方向αはメモリセル領域１２における活性領域の長手方向に沿った方向、方向βは方向αに垂直な方向として定義される。
【００２１】
以下、本実施の形態に係る半導体装置の製造方法について工程順に従って説明する。
【００２２】
まず、図１Ａ及び図１Ｚに示すように、半導体基板１１に、メモリセルが形成されるメモリセル領域１２、及び周辺回路が形成される周辺回路領域１３を定義する。メモリセル領域１２には、後述のようにメモリセルトランジスタ（第１の素子）が形成される。周辺回路領域１３は、ＮＭＯＳ（N-channel Metal Oxide Semiconductor）領域１４及びＰＭＯＳ(P-channel Metal Oxide Semiconductor)領域１５を含む。これらの領域１４，１５には、それぞれ、後述のように周辺ＮＭＯＳトランジスタ及び周辺ＰＭＯＳトランジスタが形成される。周辺ＮＭＯＳトランジスタ及び周辺ＰＭＯＳトランジスタを合わせて、周辺トランジスタ（第２の素子）と呼ぶことがある。
【００２３】
なお、メモリセルトランジスタは、高集積化のために微細化が求められる。一方、周辺トランジスタは、微細化のみならず高速動作が求められる。また、メモリセル領域１２には、Ｎチャネル型及びＰチャネル型のうち一方の型のトランジスタ（例えば、ＮＭＯＳ）を形成すればよいが、周辺領域１３には、両方のトランジスタ（ＣＭＯＳ）の形成が求められる。それゆえ、メモリセルトランジスタと周辺トランジスタとは互いに異なるサイズを有する。具体的には、メモリセルトランジスタのゲート長Ｌに対するゲート幅Ｗの比（Ｗ／Ｌ）（第１のサイズ）に比べ、周辺トランジスタのＷ／Ｌ（第２のサイズ）の方が大きい。
【００２４】
次に、メモリセル領域１２及びＮＭＯＳ領域１４における半導体基板１１の表面側にＰ型ウエル１１１を形成する。また、ＰＭＯＳ領域１５における半導体基板１１の表面側にＮ型ウエル１１２を形成する。半導体基板１１としては、例えば、Ｐ型シリコン基板を用いることができる。
【００２５】
続いて、半導体基板１１の表面側にトレンチを形成し、形成したトレンチに素子分離膜１１３を埋め込んで素子分離領域１１４とする。メモリセル領域１２内及び周辺回路領域１３内がそれぞれ素子分離領域１１４によって区画され、活性領域１１５が画定される。以降、メモリセル領域１２において画定される活性領域１１５をメモリセル活性領域１１５Ｃと呼ぶことがある。また、ＮＭＯＳ領域１４及びＰＭＯＳ領域１５において画定される活性領域１１５を、それぞれＮＭＯＳ活性領域１１５Ｎ及びＰＭＯＳ活性領域１１５Ｐと呼ぶことがある。
【００２６】
メモリセル活性領域１１５Ｃは、α方向に長い形状を持つ。複数のメモリセル活性領域１１５Ｃが、α方向及びＹ方向に所定の間隔で配列形成される。
【００２７】
ＮＭＯＳ活性領域１１５Ｎ及びＰＭＯＳ活性領域１１５Ｐは、それぞれＸ方向に長い形状を持つ。ここでは、ＮＭＯＳ活性領域１１５Ｎ及びＰＭＯＳ活性領域１１５Ｐを一つずつ示すが、必要な数のＮＭＯＳ活性領域１１５Ｎ及びＰＭＯＳ活性領域１１５Ｐが配列形成される。
【００２８】
次に、図２Ａ及び図２Ｚに示すように、ゲート絶縁膜１２１、ゲート電極膜１２２及びゲート保護膜１２３を順次形成し、リソグラフィー技術及びドライエッチング技術を用いて、これらの膜１２１−１２３をパターニングし、ゲート構造体１２４とする。
【００２９】
ゲート絶縁膜１２１は、例えば、シリコン酸化膜を用いることができる。このシリコン酸化膜は、例えば、熱酸化法で形成することができる。
【００３０】
ゲート電極膜１２２は、例えば、リンドープトシリコン膜、窒化チタン膜及びタングステン膜を順次積層した積層膜であってよい。
【００３１】
ゲート保護膜１２３は、後述するエッチング（図５Ａのセルコンタクト開口部１５２を形成するエッチング）において選択比が取れる材料で形成する。そのような材料として、例えば、シリコン窒化膜を用いることができる。
【００３２】
活性領域１１５の上に形成されたゲート構造体１２４に含まれるゲート電極膜１２２は、後に形成されるメモリセルトランジスタ及び周辺トランジスタの各々のゲート電極として働く。
【００３３】
メモリセル領域１２に形成されたゲート構造体１２４はＹ方向に延在する。複数のゲート構造体１２４が、Ｘ方向に所定の間隔で複数配置される。これらのゲート構造体１２４のうちの一部は、Ｙ方向に並ぶ複数のメモリセル活性領域１１５Ｃの上を横断する。各メモリセル活性領域１１５Ｃの上を２つのゲート構造体１２４が横切る。
【００３４】
次に、図３Ａ及び図３Ｚに示すように、メモリセル領域１２にセルソース／ドレイン拡散層１３１Ｃを形成する。具体的には、メモリセル領域１２に対応する開口を持つマスクを形成し、このマスクを用いてイオン注入を行う。不純物として、例えば、リンを用いる。また、ドーズ量は、例えば、１×１０１３（ａｔｏｍｓ／ｃｍ２）とする。この条件で、ＬＤＤ（Lightly Doped Drain）拡散層が形成される。形成されたＬＤＤ拡散層、即ち、セルソース／ドレイン拡散層１３１Ｃは、メモリセルトランジスタのソース／ドレイン領域として働く。
【００３５】
各メモリセル活性領域１１５Ｃには、ゲート構造体１２４によってα方向に分割された３つの領域にそれぞれセルソース／ドレイン拡散層１３１Ｃが形成される。後述するように、３つのセルソース／ドレイン拡散層１３１Ｃのうち、中央のセルソース／ドレイン拡散層１３１Ｃにはビット線が接続される。また、両側に位置する２つのセルソース／ドレイン拡散層１３１Ｃには、それぞれキャパシタ下部電極が接続される。説明の便宜上、中央のセルソース／ドレイン拡散層１３１Ｃをソースセル拡散層と呼び、両側のセルソース／ドレイン拡散層１３１Ｃをドレインセル拡散層と呼ぶことがある。
【００３６】
次に、ＮＭＯＳ領域１４にＮ型周辺ＬＤＤ拡散層１３１Ｎを形成する。具体的には、ＮＭＯＳ領域１４に対応する開口を持つマスクを形成し、このマスクを用いてイオン注入を行う。不純物として、例えば、砒素を用いる。また、ドーズ量は、例えば、２×１０１３（ａｔｏｍｓ／ｃｍ２）とする。Ｎ型周辺ＬＤＤ拡散層１３１Ｎは、周辺ＮＭＯＳトランジスタのＬＤＤ領域として働く。
【００３７】
続いて、ＰＭＯＳ領域１５にＰ型周辺ＬＤＤ拡散層１３１Ｐを形成する。具体的には、ＰＭＯＳ領域１５に対応する開口を持つマスクを形成し、このマスクを用いてイオン注入を行う。不純物として、例えば、硼素を用いる。また、ドーズ量は、例えば、２×１０１３（ａｔｏｍｓ／ｃｍ２）とする。Ｐ型周辺ＬＤＤ拡散層１３１Ｐは、周辺ＰＭＯＳトランジスタのＬＤＤ領域として働く。
【００３８】
次に、ゲート構造体１２４の側面にゲートサイドウォール１３２を形成する。具体的には、ゲートサイドウォール膜を、ゲート構造体１２４の側面及び上面を覆うように形成し、形成されたゲートサイドウォール膜をエッチバックしてゲートサイドウォール１３２とする。ゲートサイドウォール膜の材料として、後述するエッチング（図５Ａのセルコンタクト開口部１５２を形成するエッチング）において選択比が取れるもの、例えば、シリコン窒化膜、を用いる。
【００３９】
次に、ＮＭＯＳ領域１４にＮ型周辺ソース／ドレイン拡散層１３３Ｎを形成する。具体的には、ＮＭＯＳ領域１４に対応する開口を持つマスクを形成し、このマスクを用いてイオン注入を行う。不純物として、例えば、砒素を用いる。また、ドーズ量は、例えば、２×１０１５（ａｔｏｍｓ／ｃｍ２）とする。これによりＮ型周辺ＬＤＤ拡散層１３１Ｎよりも不純物濃度の高いＮ型拡散層を形成する。このＮ型拡散層、即ち、Ｎ型周辺ソース／ドレイン拡散層１３３Ｎは、周辺ＮＭＯＳトランジスタのソース／ドレイン領域として働く。
【００４０】
次に、ＰＭＯＳ領域１５にＰ型周辺ソース／ドレイン拡散層１３３Ｐを形成する。具体的には、ＰＭＯＳ領域１５に対応する開口を持つマスクを形成し、このマスクを用いてイオン注入を行う。不純物として、例えば、硼素を用いる。また、ドーズ量は、例えば、２×１０１５（ａｔｏｍｓ／ｃｍ２）とする。これによりＰ型ＬＤＤ拡散層１３１Ｐよりも不純物濃度の高いＰ型拡散層を形成する。このＰ型拡散層、即ち、Ｐ型周辺ソース／ドレイン拡散層１３３Ｐは、周辺ＮＭＯＳトランジスタのソース／ドレイン領域として働く。
【００４１】
次に、図４Ａに示すように、第１層間絶縁膜（第１の層間絶縁膜）１４１を形成する。これは、半導体基板１１上に形成されたメモリセルトランジスタ及び周辺トランジスタを覆うように、半導体基板１１上に第１層間絶縁膜１４１となる材料膜を成膜後、その表面をＣＭＰ法などを用いて平坦化することにより形成できる。第１層間絶縁膜１４１の材料膜として、例えば、シリコン酸化膜を用いることができる。
【００４２】
次に、図５Ａ及び図５Ｚに示すように、メモリセル活性領域１１５Ｃのセルソース／ドレイン拡散層１３１Ｃに対応する位置に開口部を有する第１レジストマスク１５１を、フォトリソグラフィー技術を用いて形成する。そして、この第１レジストマスク１５１をマスクとして第１層間絶縁膜１４１をエッチングし、第１層間絶縁膜１４１を貫いてセルソース／ドレイン拡散層１３１Ｃ（の少なくとも一部）を露出させるセルコンタクト開口部（第１のコンタクトホール及び第５のコンタクトホール）１５２を形成する。
【００４３】
第１層間絶縁膜１４１のエッチングは、ゲート保護膜１２３、ゲートサイドウォール１３２に対して選択比が取れる条件で行う。これにより、ゲート構造体１２４に対して自己整合的にセルコンタクト開口部１５２を形成することができる。上述したように、ゲート保護膜１２３、ゲートサイドウォール１３２をそれぞれシリコン窒化膜で構成し、第１層間絶縁膜１４１をシリコン酸化膜で構成した場合、シリコン窒化膜に対して選択比が取れる条件で第１層間絶縁膜１４１のエッチングを行えばよい。
【００４４】
その後、第１レジストマスク１５１を除去する。
【００４５】
次に、図６Ａ及び図６Ｚに示すように、周辺回路領域１３に複数の開口部を有する第２レジストマスク１６１を、フォトリソグラフィー技術を用いて形成する。複数の開口部は、Ｎ型周辺ソース／ドレイン拡散層１３３Ｎ、Ｐ型周辺ソース／ドレイン拡散層１３３Ｐ、及びゲート電極膜１２２へのコンタクト形成部分にそれぞれ対応する位置に形成される。
【００４６】
続いて、第２レジストマスク１６１をマスクとして、第１層間絶縁膜１４１及びゲート保護膜１２３をエッチングする。これにより、第１の層間絶縁膜１４１を貫きＮ型周辺ソース／ドレイン拡散層１３３Ｎ（の少なくとも一部）を露出させるＮ型拡散層上周辺コンタクト開口部１６２Ｎ、Ｐ型周辺ソース／ドレイン拡散層１３３Ｐ（の少なくとも一部）を露出させるＰ型拡散層上周辺コンタクト開口部１６２Ｐ、及びゲート電極膜１２２（の上面の少なくとも一部）を露出させるゲート上周辺コンタクト開口部１６２Ｇを、形成する。なお、これらの開口部１６２Ｎ，１６２Ｐ及び１６２Ｇを一纏めにして周辺コンタクト開口部（第２のコンタクトホール）１６２と呼ぶことがある。
【００４７】
その後、第２レジストマスク１６１を除去する。
【００４８】
なお、上記説明では、セルコンタクト開口部１５２の形成と周辺コンタクト開口部１６２の形成を別々の工程とした。これは、これらの工程におけるエッチング条件が異なるからである。即ち、セルコンタクト開口部１５２の形成ではゲート保護膜１２３を残し、周辺コンタクト開口部１６２の形成ではゲート保護膜１２３を除去するように、エッチングを行うからである。ここで、セルコンタクト開口部１５２の形成において、自己整合的にコンタクトを開口する方法を採用しない場合には、周辺コンタクト開口部１６２の形成をセルコンタクト開口部１５２の形成と同時に行うことが可能である。この場合、リソグラフィー工程及びエッチング工程をそれぞれ一工程減らすことができ、整合工程の簡略化を図ることができる。
【００４９】
次に、図７Ａに示すように、セルコンタクト開口部１５２及び周辺コンタクト開口部１６２を埋め込むように、第１コンタクト導電膜１７１を形成する。第１コンタクト導電膜１７１は、後述する第１コンタクトプラグ（図８Ａ及び図８Ｚの１８１）を構成する材料である。したがって、第１コンタクト導電膜１７１は、セルソース／ドレイン拡散層１３１Ｃ、Ｎ型周辺ソース／ドレイン拡散層１３３Ｎ、Ｐ型周辺ソース／ドレイン拡散層１３３Ｐ及びゲート電極膜１２２の各々に対してオーミックで低抵抗でなければならない。
【００５０】
関連する半導体装置では、メモリセル領域のセルコンタクトの材料として不純物ドープトシリコンが用いられている。しかしながら、同一組成の不純物ドープトシリコンを用いてＮ型拡散層とＰ型拡散層の両方に対して良好なコンタクトを形成することはできない。そこで、本実施の形態では、第１コンタクト導電膜１７１として金属膜を用いる。
【００５１】
具体的には、第１コンタクト導電膜１７１を、接触層、バリア層及び埋め込み層からなる積層構造とする。そして、接触層として、Ｎ型拡散層とＰ型拡散層の両方に対して良好なコンタクトを形成する金属シリサイド層を用いる。金属シリサイド層は、金属膜を形成した後、熱処理を加えることで形成する。金属膜として、例えば、コバルト膜、チタン膜、ニッケル膜などを用いることができる。また、バリア層として、窒化チタン膜、窒化タングステン膜、窒化タンタル膜などを用いることができる。さらに、埋め込み層としてタングステン膜を用いることができる。
【００５２】
次に、図８Ａ及び図８Ｚに示すように、第１コンタクト導電膜１７１の表面を、例えば、ＣＭＰ（Chemical Mechanical Polishing）法を用いて研磨除去し、第１層間絶縁膜１４１の上面を露出させるとともに、セルコンタクト開口部１５２及び周辺コンタクト開口部１６２内に埋め込まれた第１コンタクト導電膜１７１を第１コンタクトプラグ１８１として残す。これにより、セルコンタクト開口部１５２内及び周辺コンタクト開口部１６２内に同時に第１コンタクトプラグ１８１を形成することができる。なお、ＣＭＰ法に代えて、エッチバック法を用いて第１コンタクト導電膜１７１の一部を除去するようにしてもよい。
【００５３】
第１コンタクトプラグ１８１のうち、セルコンタクト開口部１５２に形成されるものをセル第１コンタクトプラグ（第１のコンタクトプラグ又は第５のコンタクトプラグ）１８１Ｃと呼び、周辺コンタクト開口部１６２に形成されるものを周辺第１コンタクトプラグ（第２のコンタクトプラグ）１８１Ｐと呼ぶことがある。また、セル第１コンタクトプラグ１８１Ｃのうち、ドレインセル拡散層に接続されるもの（キャパシタ電極に接続されるもの）をキャパシタ側セル第１コンタクトプラグ（第５のコンタクトプラグ）１８１ＣＣと呼び、ソースセル拡散層に接続されるもの（ビット線に接続されるもの）をビット線側セル第１コンタクトプラグ（第１のコンタクトプラグ）１８１ＣＢと呼ぶことがある。
【００５４】
次に、図９Ａに示すように、第１コンタクトプラグ１８１及び第１層間絶縁膜１４１の上面を覆う第２層間絶縁膜（第２の層間絶縁膜）１９１を形成する。第２層間絶縁膜１９１の膜厚は、例えば、２００ｎｍとする。第２層間絶縁膜１９１として、シリコン酸化膜、シリコン窒化膜などを用いることができる。この第２層間絶縁膜１９１は、第１コンタクトプラグ１８１により生じる段差を解消して平坦な表面を得ること、及び後に形成される第１配線（図１３Ａ及び図１３Ｚの２３１）とキャパシタ側セル第１コンタクトプラグ１８１ＣＣとの間の絶縁性を確保すること、を目的として形成される。
【００５５】
次に、図１０Ａ及び図１０Ｚに示すように、第２層間絶縁膜１９１の上に、リソグラフィー技術を用いて複数の開口が形成された第３レジストマスク２０１を形成する。第３レジストマスク２０１の開口は、メモリセル領域１２では、ビット線側セル第１コンタクトプラグ１８１ＣＢに対応する位置に形成され、キャパシタ側セル第１コンタクトプラグ１８１ＣＣに対応する位置には形成されない。また、第３レジストマスク２０１の開口は、周辺回路領域１３では、周辺第１コンタクトプラグ１８１Ｐの全てに対応する位置にそれぞれ形成される。
【００５６】
次に、第３レジストマスク２０１をマスクとして、第２層間絶縁膜１９１をエッチングし、第２コンタクト開口部２０２を形成する。メモリセル領域１２に形成された第２コンタクト開口部２０２（第３のコンタクトホール）は、ビット線側セル第１コンタクトプラグ１８１ＣＢの上面（の少なくとも一部）を露出させる。また、周辺回路領域１３に形成された第２コンタクト開口部２０２（第４のコンタクトホール）は、周辺第１コンタクトプラグ１８１Ｐの上面（の少なくとも一部）を露出させる。こうして、第２の層間絶縁膜を貫き、ビット線側セル第１コンタクトプラグ１８１ＣＢの上面と周辺第１コンタクトプラグ１８１Ｐの上面とをそれぞれ露出させる第２コンタクト開口部２０２が同時に形成される。
【００５７】
ここで、関連する半導体装置の製造方法では、周辺回路領域（１３）において周辺第１コンタクトプラグ（１８１Ｐ）を形成することなく、第２層間絶縁膜（１９１）及び第１層間絶縁膜（１４１）を貫通し、半導体基板の拡散層に達するコンタクト開口部を形成する。そのようなコンタクト開口部は、高アスペクト比なので、エッチングに要する時間が長くなり、上部ほど側壁が削られて径が大きくなる。また、エッチング時間に合わせてレジスト膜を厚くしなければならず、膜厚増加による露光解像力の低下により、リソグラフィ技術を用いてレジスト膜に微細な開口を形成することは難しい。これらが原因となり、関連する半導体装置の周辺回路領域では、拡散層を露出させるコンタクト開口部の径が大きくなる。
【００５８】
本実施の形態では、第１層間絶縁膜１４１を貫く第１コンタクトプラグ１８１を形成しておき、第２層間絶縁膜１９１を貫通する第２コンタクト開口部２０２の形成を、第１コンタクトプラグ１８１の上面（の少なくとも一部）を露出させるように行う。これにより、第２コンタクト開口部２０２のアスペクト比を低くできる。その結果、第２コンタクト開口部２０２の形成時のエッチング時間を短縮することができ、径が拡がる現象を抑えることができる。また、エッチング時間が短いため、第３レジストマスク２０１の膜減りは少ない。よって、第３レジストマスク２０１の膜厚は薄くてよい。このため、リソグラフィー技術を用いた露光パターン形成時に解像度の低下もなく、第３レジストマスク２０１の開口を微細にすることができる。これらの結果、微細な上部開口径を有する第２コンタクト開口部２０２を形成することができる。
【００５９】
その後、第３レジストマスク２０１をアッシングなどにより除去する。
【００６０】
次に、第２コンタクト開口部２０２内に露出する第１コンタクトプラグ１８１の表面に付着する異物や自然酸化膜等を除去する洗浄処理を行う。洗浄処理方法として、例えば、薬液に弗酸を用いる湿式洗浄方法を用いることができる。
【００６１】
洗浄処理によって、第２コンタクト開口部２０２の側壁がエッチングされ、径が拡大される場合がある。この径の拡大の抑制には、洗浄処理に用いられる薬剤に対してエッチング耐性のある材料を第２層間絶縁膜１９１の材料として用いることが有効である。例えば、洗浄処理に弗酸が用いられる場合、第２層間絶縁膜１９１として、シリコン窒化膜（ＳｉＮ）、シリコン酸窒化膜（ＳｉＯＮ）、シリコン炭化窒化膜（ＳｉＣＮ）などを用いることができる。このような膜を第２層間絶縁膜１９１として用いることにより、微細な径を持つコンタクトプラグの形成が可能となる。ただし、これらの膜は、誘電率も比較的大きく、配線間容量の上昇を招くので、その点も考慮する必要がある。
【００６２】
次に、図１１Ａに示すように、第２コンタクト開口部２０２を埋め込むように第２コンタクト導電膜２１１を形成する。第２コンタクト導電膜２１１の材料として、高融点金属材料を用いることができる。例えば、チタン膜、窒化チタン膜、窒化タングステン膜、窒化タンタル膜、タングステン膜、又はこれらから選択された２以上の膜からなる積層膜を用いることができる。あるいは、電気抵抗が問題とならないならば、第２コンタクト導電膜２１１として、不純物ドープシリコン膜を用いることもできる。
【００６３】
次に、図１２Ａ及び図１２Ｚに示すように、第２コンタクト導電膜２１１の表面を、例えばＣＭＰ法により研磨除去し、第２層間絶縁膜１９１の上面を露出させるとともに、第２コンタクト開口部２０２内に第２コンタクト導電膜２１１を残す。こうして、第２コンタクト導電膜２１１からなり、かつ微細な上面径を持つ第２コンタクトプラグ２２１が形成される。
【００６４】
第２コンタクトプラグ２２１のうち、ビット線側セル第１コンタクプラグ１８１ＣＢと接続されるものをセル第２コンタクト２２１ＣＢ（第３のコンタクトプラグ）と呼び、周辺第１コンタクトプラグ１８１Ｐと接続されるものを周辺第２コンタクトプラグ２２１Ｐ（第４のコンタクトプラグ）と呼ぶことがある。
【００６５】
以上のように、本実施の形態では、半導体基板１１のメモリセル領域１２にセルソース／ドレイン拡散層１３１Ｃを有するセルトランジスタを形成する。また、半導体基板１１の周辺回路領域１３にＮ型周辺ソース／ドレイン拡散層１３３Ｎを有する周辺ＮＭＯＳトランジスタ、及びＰ型周辺ソース／ドレイン拡散層１３３Ｐを有する周辺ＰＭＯＳトランジスタを形成する。そして、これらＭＯＳトランジスタが形成された半導体基板１１の上に第１層間絶縁膜１４１を形成する。それから、第１層間絶縁膜１４１を貫いて、セルソース／ドレイン拡散層１３１Ｃに接続されるセル第１コンタクトプラグ１８１Ｃ、及びＮ型及びＰ型周辺ソース／ドレイン拡散層１３３Ｎ，１３３Ｐに接続される周辺第１コンタクトプラグ１８１Ｐを形成する。また、第１層間絶縁膜１４１上に第２層間絶縁膜１９１を形成する。そして、第２層間絶縁膜１９１を貫いてセルソース拡散層に繋がるビット線側セル第１コンタクトプラグ１８１ＣＢに接続されるセル第２コンタクトプラグ２２１ＣＢ、周辺第１コンタクトプラグ１８１Ｐに接続される周辺第２コンタクトプラグ２２１Ｐを形成する。
【００６６】
ここで、セル第１コンタクタトプラグ１８１Ｃと周辺第１コンタクタトプラグ１８１Ｐとは、その材料に金属膜を用いることにより、プラグ材の成膜、すなわちプラグの埋め込み形成を同時に行うことができる。また、セル第２コンタクタトプラグ２２１ＣＢと周辺第２コンタクタトプラグ２２１Ｐも、プラグ材の成膜、即ちその埋め込み形成を同時に行うことができる。こうして、メモリセル領域１２のソースセル拡散層をビット線（図１３Ａ及び図１３Ｚの第１配線２３１）に引き出すコンタクトと、周辺回路領域１３のＮ型及びＰ型周辺ソース／ドレイン拡散層をそれぞれ配線（図１３Ａ及び図１３Ｚの第１配線２３１）に引き出すコンタクトとを、同じ構造にすることができる。即ち、いずれのコンタクトも、第１コンタクタトプラグ１８１と第２コンタクタトプラグ２２１とが積層された積層構造とすることができる。これにより、製造プロセスの増加を抑制しながら、微細な上面径を有する周辺コンタクタトを形成することができる。
【００６７】
次に、図１３Ａ及び図１３Ｚに示すように、第１配線２３１を形成する。これは、第１配線２３１となる配線材料膜を形成し、リソグラフィー技術及びエッチング技術を用いて配線材料膜をパターニングすることにより形成される。配線材料膜として、窒化チタン膜とタングステン膜の積層膜を用いることができる。
【００６８】
第１配線２３１は、第２コンタクプラグ２２１と接続される。具体的には、メモリセル領域１２に形成される第１配線２３１（第１の配線）は、セル第２コンタクトプラグ２２１ＣＢと接続される。また、周辺回路領域１３に形成される第１配線２３１（第２の配線）は、周辺第２コンタクトプラグ２２１Ｐと接続される。
【００６９】
また、メモリセル領域１２に形成される第１配線２３１は、蛇行しながらＹ方向に延びるパターンを持つ。これらの第１配線２３１は、ビット線として働く。また、周辺回路領域１３に形成される第１配線２３１は、Ｘ方向に延びるパターンを持つ。
【００７０】
半導体装置の小型化の要請に応えるには、配線ピッチの縮小が必要である。その一方で、コンタクトプラグの近くに、そのコンタクトプラグに接続されない配線を設ける場合には、それらの間が短絡しないように一定の距離（図１３Ａ及び図１３Ｚのｗ２３）を置く必要がある。図１３Ｚから理解されるように、コンタクトプラグ２２１の上面径が大きい場合には、配線ピッチも必然的に大きくなる。本実施の形態では、コンタクトプラグ２２１の上面径を小さくすることができるので、距離ｗ２３を維持しつつ、その配線ピッチをほぼ距離ｗ２３に等しい距離にまで縮小することができる。
【００７１】
また、コンタクトプラグ２２１の上面径を縮小することは、多数の第２コンタクタトプラグ２２１が高密度にアレイ状に配置される場合にも、その配置パターンの縮小を可能にし、チップサイズの縮小を可能にする。
【００７２】
また、上述したように、第２層間絶縁膜１９１の材料として洗浄処理に対してエッチング速度が遅い材料を用いることで、第２コンタクタトプラグ２２１上面径をより縮小することができ、さらにチップサイズを縮小することが可能になる。
【００７３】
次に、図１４Ａに示すように、第２層間絶縁膜１９１上に第１配線２３１を覆う第３層間絶縁膜（第３の層間絶縁膜）２４１を成膜し、その表面をＣＭＰ法などにより平坦化処理する。第３層間絶縁膜２４１として、例えば、シリコン酸化膜を用いることができる。
【００７４】
続いて、リソグラフィー技術を用いて、キャパシタ側セル第１コンタクトプラグ１８１ＣＣに対応する位置に開口を有するレジストマスク（図示せず）を、第３層間絶縁膜２４１上に形成する。そして、形成されたレジストマスクをマスクとして、第３層間絶縁膜２４１及び第２層間絶縁膜１９１をエッチングし、これれを貫きキャパシタ側セル第１コンタクトプラグ１８１ＣＣの上面（の少なくとも一部）を露出させる第３コンタクト開口部（第６のコンタクトホール）を形成する。
【００７５】
第３のコンタクト開口部を形成は、第３層間絶縁膜２４１をエッチングする第１段階と、第２層間絶縁膜１９１をエッチングする第２段階とに分けて行うことができる。この場合、第２層間絶縁膜１９１と第３層間絶縁膜２４１は、互いに異なる材料を用いて構成する。
【００７６】
第１段階では、第３層間絶縁膜２４１に対するエッチング速度が相対的に速く、第２層間絶縁膜１９１に対するエッチング速度が相対的に遅くなるように、エッチング条件を定める。望ましくは、第３層間絶縁膜２４１がエッチングされ、第２層間絶縁膜１９１がエッチングされないように、エッチング条件を定める。例えば、第２層間絶縁膜１９１がシリコン窒化膜であり、第３層間絶縁膜２４１がシリコン酸化膜である場合、Ｃ４Ｆ８やＣ３Ｆ８などのフロロカーボン系ガスを含むガスを用いることができる。
【００７７】
また、第２段階では、第３層間絶縁膜２４１に対するエッチング速度が相対的に遅く、第２層間絶縁膜１９１に対するエッチング速度が相対的に速くなるように、エッチング条件を定める。望ましくは、第３層間絶縁膜２４１がエッチングされず、第２層間絶縁膜１９１がエッチングされるように、エッチング条件を定める。例えば、第２層間絶縁膜１９１及び第３層間絶縁膜２４１が上記のように構成されている場合、ＣＦ４ガスを含むガスを用いることができる。
【００７８】
この方法によれば、第３層間絶縁膜２４１に形成される複数の開口部のエッチング量のウェハ面内での均一性を向上させることができる。換言すると、第２層間絶縁膜１９１をエッチングストッパとして利用することにより、第３層間絶縁膜２４１に形成される複数の開口部の深さを実質上一致させることができる。その結果、第３コンタクト開口部を形成する際に必要な、キャパシタ側セル第１コンタクトプラグ１８１ＣＣの上面を露出させてからさらに行うオーバーエッチングの量を、第３層間絶縁膜２４１の膜厚等を考慮することなく決定できる。つまり、オーバエッチング量を第２層間絶縁膜１９１の膜厚等に基づいて決定することができる。これは、第３層間絶縁膜２４１のエッチングの際に生じるバラツキに相当する分だけ、オーバーエッチング量を低減できることを意味する。オーバーエッチング量が低減されると、第３コンタクト開口部の形成位置がキャパシタ側セル第１コンタクトプラグ１８１ＣＣに対応する位置からずれている場合に、ゲート電極上部が露出してしまう可能性を低減できる。その結果、後に第３コンタクト開口部内に形成されるコンタクトプラグ（２４２）とゲート電極との短絡の発生を防止することができる。
【００７９】
次に、第３コンタクト開口部を埋め込む第３コンタクトプラグの材料膜を第３層間絶縁膜２４１上を覆うように形成する。続いて、ＣＭＰなどを用いて、第３コンタクト開口部内に第３コンタクトプラグの材料膜を残存させるとともに、第３層間絶縁膜２４１上に形成された第３コンタクトプラグの材料膜を除去する。これにより、第３コンタクト開口部に埋め込まれた第３コンタクトプラグ２４２（第６のコンタクトプラグ）が形成される。
【００８０】
次に、第３コンタクトプラグ２４２及び第３層間絶縁膜２４１上に配線材料膜を成膜する。そして、リソグラフィー技術及びエッチング技術を用いて、配線材料膜をパターニングし、キャパシタパッド２４３を形成する。
【００８１】
次に、図１５Ａに示すように、キャパシタパッド２４３を覆う第４層間絶縁膜（第４の層間絶縁膜）２５１を第３層間絶縁膜２４１上に形成する。
【００８２】
次に、メモリセル領域１２において、第４層間絶縁膜２５１を貫き、キャパシタパッド２４３（の少なくと一部）を露出させるキャパシタ開口部２５２を形成する。そして、キャパシタ開口部２５２の内壁を覆い、その底部においてキャパシタパッド２４３と接続するクラウン形状のキャパシタ下部電極２５３を形成する。
【００８３】
また、キャパシタ下部電極２５３の内面を覆うように、メモリセル領域１２の全面にキャパシタ絶縁膜２５４を形成する。さらに、キャパシタ絶縁膜２５４の上面を覆うようにキャパシタ上部電極２５５を形成する。キャパシタ上部電極２５５は、メモリセル領域１２内において複数のキャパシタ下部電極２５３が形成されている領域（アレイ領域）を覆うように形成される。
【００８４】
次に、メモリセル領域１２のキャパシタ上部電極２５５を覆うとともに、周辺回路領域１３の第４層間絶縁膜２５１上を覆うように、第５層間絶縁膜２５６を形成する。
【００８５】
次に、周辺回路領域１３において、第５層間絶縁膜２５６、第４層間絶縁膜２５１、及び第３層間絶縁膜２４１を貫き、第１配線２３１を露出させる第２配線コンタクト開口部を形成する。そして、形成した第２配線コンタクト開口部内に導電膜を埋め込み、第２配線コンタクトプラグ２５７を形成する。
【００８６】
次に、第５層間絶縁膜２５６上に第２配線コンタクトプラグと接続される第２配線２５８を形成する。
【００８７】
以上のようにして、半導体装置が完成する。なお、この後、必要に応じて、層間絶縁膜、ビアプラグ、配線及びパッシベーション膜等をさらに形成してもよい。
【００８８】
本実施の形態では、上述したように、第２コンタクトプラグ２２１の上面径を小さくすることができるので、第２コンタクトプラグと隣接する配線との距離（図１３Ａ及び図１３Ｚのｗ２３）を維持しつつ、配線（２３１）のピッチを縮小することができる。その結果、チップサイズを縮小することができる。
【００８９】
次に、本発明の第２の実施の形態に係る半導体装置の製造方法について、図１６Ａ，図１６Ｂ，図１６Ｚ〜図２０Ａ、図２０Ｚを参照して説明する。
【００９０】
図１６Ａ，図１６Ｂ，図１６Ｚ〜図２０Ａ、図２０Ｚは、本発明の第２の実施の形態に係る半導体装置の製造方法を説明するための図である。各図において、左側にメモリセル領域（第１の領域）が、右側に周辺回路領域（第２の領域）が示されている。
【００９１】
各図Ａ及び各図Ｂは、製造途中の各段階における半導体装置の縦断面図であり、各図Ｚは、対応する図Ａに示された半導体装置の上面図である。また、各図Ａは、図１６Ｚに示すように方向Ｘ，Ｙ，α及びβを定義したときのα−α’線断面図（メモリセル領域）及びＸ−Ｘ’線断面図（周辺回路領域）である。また、各図Ｂは、Ｙ−Ｙ’線断面図である。なお、方向Ｘはメモリセル領域におけるビット線の延在方向、方向Ｙはワード線の延在方向に沿った方向として定義される。また、方向αはメモリセル領域における活性領域の長手方向に沿った方向、方向βは方向αに垂直な方向として定義される。これらの定義は、第１の実施の形態と同じである。
【００９２】
以下、半導体装置の製造方法について工程順に従って説明する。
【００９３】
本実施の形態による方法は、第１層間絶縁膜１４１を形成する工程（図４Ａ）までは、第１の実施の形態と同じである。
【００９４】
第１の実施の形態では、第１層間絶縁膜１４１にセルコンタクト開口部１５２を形成する際にホールパターン（の開口を持つ第１レジストマスク１５１）を用いたが、本実施の形態では、ラインアンドスペースパターン（の開口を持つレジストマスク）を用いてセルコンタクト開口部を形成する。
【００９５】
詳述すると、本実施の形態では、図１６Ａ，図１６Ｂ及び図１６Ｚに示すように、第１層間絶縁膜１４１上に、α方向に延在する帯状の開口部を有する第１レジストマスク２６１を形成する。帯状の開口部は、メモリセル領域１２に形成される。また、帯状の開口部は、β方向に繰り返し形成される。換言すると第１レジストマスク２６１は、β方向にラインアンドスペースの繰り返しパターンを有している。
【００９６】
ラインアンドスペースパターンは、ホールパターンに比べると、リソグラフィー技術を用いた形成の際にコントラストを大きくすることができ、露光解像マージンを大きくすることができる。よって、本実施の形態では、第１の実施の形態の場合よりも、パターンの微細化が可能である。
【００９７】
次に、第１レジストマスク２６１をマスクとして、メモリセル領域１２の第１層間絶縁膜１４１をエッチングし、α方向に延在する帯状の開口部であるセルコンタクタト開口部２６２を形成する。第１層間絶縁膜１４１のエッチングは、第１の実施の形態と同様に、シリコン窒化膜に対して選択比が取れる条件で行う。
【００９８】
その後、第１レジストマスク２６１を除去する。
【００９９】
次に、第１の実施の形態と同様に（図６Ａ及び図６Ｚ参照）、周辺コンタクタト開口部を形成する。つまり、図１７Ａ及び１７Ｚに示すように、第２レジストマスク２７１を形成し、それを用いて周辺回路領域１３の第１層間絶縁膜１４１をエッチングし、周辺コンタクタト開口部２７２を形成する。周辺コンタクタト開口部２７２のうち、Ｎ型周辺ソース／ドレイン拡散層上１３３Ｎを露出させるものをＮ型周辺ソース／ドレイン拡散層上周辺コンタクト開口部２７２Ｎ、Ｐ型周辺ソース／ドレイン拡散層１３３Ｐを露出させるものをＰ型周辺ソース／ドレイン拡散層上周辺コンタクト開口部２７２Ｐ、ゲート電極膜１２２の上面を露出させるものをゲート上周辺コンタクト開口部２７２Ｇと呼ぶことがある。
【０１００】
その後、第２レジストマスク２７１を除去する。
【０１０１】
次に、第１の実施の形態と同様に（図７Ａ参照）、第１コンタクタト導電膜を形成する。つまり、図１８Ａに示すように、セルコンタクト開口部２６２及び周辺コンタクト開口部２７２を埋め込む、例えば三つの膜からなる積層構造の、第１コンタクタト導電膜２８１を形成する。
【０１０２】
次に、図１９Ａ，図１９Ｂ及び図１９Ｚに示すように、ＣＭＰ法を用いて、第１コンタクタト導電膜２８１の表面を研磨除去する。この研磨は、第１層間絶縁膜１４１の表面が露出しても継続し、ゲート保護膜１２３の上面が露出するまで行う。これにより、第１コンタクト導電膜２８１及び第１層間絶縁膜１４１も研磨され、それらの上面は、ゲート保護膜１２３の上面と一致する。
【０１０３】
このＣＭＰによる研磨は、シリコン窒化膜に対して選択比が取れる条件を用いて行う。これにより、ゲート保護膜１２３の上面が露出した時点で研磨除去の進行を止めることができる。
【０１０４】
以上のようにして、メモリセル領域１２及び周辺回路領域１３には、それぞれセルコンタクト開口部２６２及び周辺コンタクト開口部２７２に埋め込まれた第１コンタクタト導電膜２８１からなる第１コンタクトプラグ２９１が形成される。
【０１０５】
詳述すると、メモリセル領域１２では、Ｘ方向に関してゲートサイドウォール１３２に挟まれ、Ｙ方向に関して第１層間絶縁膜１４１で挟まれた第１コンタクト導電膜２８１から成るセル第１コンタクトプラグ２９１Ｃが形成される。
【０１０６】
第１コンタクト導電膜２８１の表面研磨を、第１の実施の形態と同様に第１層間絶縁膜１４１が露出した時点で終了すると、第１コンタクト導電膜２８１が、α方向に隣接する複数のセルソース／ドレイン拡散層１３１Ｃ同士を短絡させた状態となる。そこで、本実施の形態では、第１コンタクト導電膜２８１の表面研磨を、ゲート保護膜１２３が露出するまで行う。これにより、第１コンタクト導電膜２８１は各セルソース／ドレイン拡散層１３１Ｃに対応するように分離され、それぞれのセルソース／ドレイン拡散層１３１Ｃ上に独立して形成されたセル第１コンタクトプラグ２９１Ｃとなる。
【０１０７】
セル第１コンタクトプラグ２９１Ｃのうち、ドレインセル拡散層に接続されるもの（キャパシタ電極に接続されるもの）をキャパシタ側セル第１コンタクトプラグ２９１ＣＣと呼び、ソースセル拡散層に接続されるもの（ビット線と接続されるもの）をビット線側セル第１コンタクトプラグ２９１ＣＢと呼ぶことがある。
【０１０８】
また、周辺回路領域１３では、周辺コンタクト開口部２７２に埋め込まれた第１コンタクタト導電膜２８１からなる周辺第１コンタクトプラグ２９１Ｐが形成される。
【０１０９】
次に、図２０Ａ及び図２０Ｚに示すように、第１コンタクプラグ２９１やゲート保護膜１２３の上面を覆うように、第１層間絶縁膜１４１の上に第２層間絶縁膜３０１を形成する。これは、第１の実施の形態における第２層間絶縁膜１９１の形成（図９Ａ）と同様に行うことができる。第２層間絶縁膜３０１の膜厚は、第２層間絶縁膜１９１と同様に、２００ｎｍとすることができる。
【０１１０】
次に、第２層間絶縁膜３０１を貫き、第１のコンタクトプラグ２９１の上面（の少なくとも一部）を露出させる第２コンタクト開口部を形成する。メモリセル領域１２では、ビット線側セル第１コンタクタトプラグ２９１ＣＢに対応する位置に第２コンタクト開口部を形成し、キャパシタ側セル第１コンタクトプラグ２９１ＣＣに対応する位置には形成しない。
【０１１１】
続いて、第２コンタクトホールを埋め込むように、第２層間絶縁膜３０１上に第２コンタクト導電膜を形成する。この工程は、第１の実施の形態における第２コンタクト導電膜２１１の形成（図１１Ａ参照）と同様に行うことができる。それから、第２コンタクト導電膜の表面を、ＣＭＰ法等を用いて研磨除去する。第２層間絶縁膜３０１の表面を露出させ、第２コンタクトホール内に埋め込まれた第２コンタクト導電膜を残存させて、第２コンタクトプラグ３０２とする。この工程は、第１の実施の形態における第２コンタクトプラグ２２１の形成（図１２Ａ及び図１２Ｚ参照）と同様に行うことができる。
【０１１２】
第２コンタクトプラグ３０２のうち、ビット線側セル第１コンタクトプラグ２９１ＣＢと接続されるものをセル第２コンタクトプラグ３０２ＣＢと呼び、周辺第１コンタクトプラグ２９１Ｐと接続されるものを周辺第２コンタクトプラグ３０２Ｐと呼ぶことがある。
【０１１３】
続いて、第２コンタクトプラグ３０２を覆うように、第２層間絶縁膜３０１上に第１配線材料膜を形成する。それから、第１配線材料膜をパターニングして、第１配線３０３を形成する。これらの工程は、第１の実施の形態における第１配線２３１の形成（図１３Ａ及び図１３Ｚ）と同様の行うことができる。
【０１１４】
以降、第１の実施の形態と同様の工程（図１４Ａ及び図１５Ａ参照）を行い半導体装置が完成する。
【０１１５】
本実施の形態においても、第１の実施の形態と同様に第２コンタクトプラグ３０２の上面径を小さくすることができる。これにより、第２コンタクトプラグ３０２と隣接する第１配線３０３との距離ｗ３０を所定の距離以上に保ちつつ、配線ピッチを縮小することができ、チップサイズを縮小することができる。
【０１１６】
次に、本発明の第３の実施の形態に係る半導体装置の製造方法について説明する。
【０１１７】
本実施の形態に係る方法では、第３層間絶縁膜２４１の平坦化処理まで第１の実施の形態と同様に行う。第１の実施の形態では、この後、第３層間絶縁膜２４１に第３コンタクト開口部の形成し、第３コンタクト開口部を埋める第３コンタクトプラグ２４２を形成し、第３コンタクトプラグ２４２に接続されるキャパシタパッド２４３を形成する（図１４Ａ参照）。これに対して、本実施の形態では、これら第３コンタクト開口部、第３コンタクトプラグ２４２、及びキャパシタパッド２４３の形成を省略し、製造工程の簡略化及び生産性の向上を実現する。
【０１１８】
詳述すると、本実施の形態では、図２１Ａに示すように、平坦化された第３層間絶縁膜２４１上に第４層間絶縁膜３１１を形成する。第４層間絶縁膜３１１としてシリコン酸化膜を用いることができる。
【０１１９】
次に、第４層間絶縁膜３１１、第３層間絶縁膜２４１及び第２層間絶縁膜１９１を貫いてキャパシタ側セル第１コンタクトプラグ１８１ＣＣの上面（の少なくとも一部）を露出させるキャパシタ開口部３１２を形成する。
【０１２０】
キャパシタ開口部３１２の形成は、第１の実施の形態の場合と同様、２段階に分けて行うこともできる。この場合、第１段階として、第４層間絶縁膜３１１及び第３層間絶縁膜２４１に対するエッチングを行う。このとき、第２層間絶縁膜１９１をエッチングストッパとして利用する。続いて、第２層間絶縁膜１９１をエッチングする。
【０１２１】
２段階のエッチングを行うには、第４層間絶縁膜３１１、第２層間絶縁膜１９１及び第３層間絶縁膜２４１の材料と、エッチング条件とを適切に設定する必要がある。つまり、第１段階では、第４層間絶縁膜３１１及び第３層間絶縁膜２４１に対してエッチング速度が速く、第２層間絶縁膜１９１に対してエッチング速度が遅くなるように、第２段階ではその逆となるように材料とエッチン条件とを設定する。
【０１２２】
例えば、第２層間絶縁膜１９１としてシリコン窒化膜を用い、第３層間絶縁膜２４１及び第４層間絶縁膜３１１としてそれぞれシリコン酸化膜を用いることができる。この場合、第１段階のエッチングは、シリコン酸化膜のエッチング速度がシリコン窒化膜のエッチング速度よりも速いエッチング条件を用いて行う。それから、第２段階のエッチングは、シリコン酸化膜をほとんどエッチングすることなく、シリコン窒化膜をエッチングするエッチング条件を用いて行う。
【０１２３】
このような方法を用いると、複数の第３コンタクト開口部の深さのバラツキは、第２層間絶縁膜１９１の膜厚に依存するものとなり、第４層間絶縁膜３１１及び第３層間絶縁膜２４１の膜厚に依存しない。その結果、第３コンタクタト開口部の形成位置がキャパシタ側セルコンタクタトプラグ１８１ＣＣに対応する位置からずれている場合でも、その深さがゲート電極に達する程度になる可能性はほとんどない。よって、第３コンタクト開口部の位置ずれにより、ゲート電極が露出し、後に第３コンタクト開口部内に形成されるキャパシタ下部電極３１２と短絡するという問題の発生が抑制される。
【０１２４】
また、第４層間絶縁膜３１１と第３層間絶縁膜２４１から成る厚い膜を貫く開口部を形成する場合には、エッチング不良を防止するため十分なオーバーエッチングを行う必要がある。上記方法によれば、第２層間絶縁膜１９１がエッチングストッパとして働き、下層への影響を防げるので、十分なオーバーエッチングを行うことができる。
【０１２５】
この後、第１の実施の形態と同様に、キャパシタ下部電極３１３、キャパシタ絶縁膜３１４、キャパシタ上部電極３１５、第５層間絶縁膜３１６、第２配線コンタクトプラグ３１７、及び第２配線３１８の形成を行う。
【０１２６】
以上のようにして、半導体装置が完成する。
【０１２７】
なお、上記説明では、第１の実施の形態と同様に第３層間絶縁膜２４１の上に第４層間絶縁膜３１１を積層する場合について説明したが、第３層間絶縁膜２４１を省略し、第２層間絶縁膜の上に第４層間絶縁膜３１１を形成するようにしてもよい。この場合、第４層間絶縁膜３１１の膜厚は、上記例の第３層間絶縁膜２４１と第４層間絶縁膜３１１の合計の厚さとする。
【０１２８】
以上、本発明についていくつかの実施の形態に即して説明したが、本発明は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱することなく、種々の変形・変更が可能である。特に、上述した各膜の材料や形成方法は、単なる例示に過ぎず、その目的に応じて適宜選択可能である。
【符号の説明】
【０１２９】
１１ 半導体基板
１２ メモリセル領域
１３ 周辺回路領域
１４ ＮＭＯＳ領域
１５ ＰＭＯＳ領域
１１１ Ｐ型ウエル
１１２ Ｎ型ウエル
１１３ 素子分離膜
１１４ 素子分離領域
１１５ 活性領域
１１５Ｃ メモリセル活性領域
１１５Ｎ ＮＭＯＳ活性領域
１１５Ｐ ＰＭＯＳ活性領域
１２１ ゲート絶縁膜
１２２ ゲート電極膜
１２３ ゲート保護膜
１２４ ゲート構造体
１３１Ｃ セルソース／ドレイン拡散層
１３１Ｎ Ｎ型周辺ＬＤＤ拡散層
１３１Ｐ Ｐ型周辺ＬＤＤ拡散層
１３２ ゲートサイドウォール
１３３Ｎ Ｎ型周辺ソース／ドレイン拡散層
１３３Ｐ Ｐ型周辺ソース／ドレイン拡散層
１４１ 第１層間絶縁膜
１５１ 第１レジストマスク
１５２ セルコンタクト開口部
１６１ 第２レジストマスク
１６２ 周辺コンタクト開口部
１６２Ｎ Ｎ型拡散層上周辺コンタクト開口部
１６２Ｐ Ｐ型拡散層上周辺コンタクト開口部
１６２Ｇ ゲート上周辺コンタクト開口部
１７１ 第１コンタクト導電膜
１８１ 第１コンタクトプラグ
１８１Ｐ 周辺第１コンタクトプラグ
１８１ＣＣ キャパシタ側セル第１コンタクトプラグ
１８１ＣＢ ビット線側セル第１コンタクトプラグ
１９１ 第２層間絶縁膜
２０１ 第３レジストマスク
２０２ 第２コンタクト開口部
２１１ 第２コンタクト導電膜
２２１Ｐ 周辺第２コンタクトプラグ
２２１ＣＢ セル第２コンタクトプラグ
２３１ 第１配線
２４１ 第３層間絶縁膜
２４２ 第３コンタクトプラグ
２４３ キャパシタパッド
２５１ 第４層間絶縁膜
２５２ キャパシタ開口部
２５３ キャパシタ下部電極
２５４ キャパシタ絶縁膜
２５５ キャパシタ上部電極
２５６ 第５層間絶縁膜
２５７ 第２配線コンタクトプラグ
２５８ 第２配線
２６１ 第１レジストマスク
２６２ セルコンタクト開口部
２７１ 第２レジストマスク
２７２Ｎ Ｎ型周辺ソース／ドレイン拡散層上周辺コンタクト開口部
２７２Ｐ Ｐ型周辺ソース／ドレイン拡散層上周辺コンタクト開口部
２７２Ｇ ゲート上周辺コンタクト開口部
２８１ 第１コンタクト導電膜
２９１Ｐ 周辺第１コンタクトプラグ
２９１ＣＣ キャパシタ側セル第１コンタクトプラグ
２９１ＣＢ ビット線側セル第１コンタクトプラグ
３０１ 第２層間絶縁膜
３０２ＣＢ セル第２コンタクトプラグ
３０２Ｐ 周辺第２コンタクトプラグ
３０３ 第１配線
３１１ 第４層間絶縁膜
３１２ キャパシタ開口部
３１３ キャパシタ下部電極
３１４ キャパシタ絶縁膜
３１５ キャパシタ上部電極
３１６ 第５層間絶縁膜
３１７ 第２配線コンタクトプラグ
３１８ 第２配線
【特許請求の範囲】
【請求項１】
半導体基板に第１の領域と第２の領域とを定義し、
前記第１の領域に第１のサイズを持つ第１の素子を形成し、
前記第２の領域に、前記第１のサイズとは異なる第２のサイズを持つ第２の素子を形成し、
前記第１の素子及び前記第２の素子を覆うように前記半導体基板上に第１の層間絶縁膜を形成し、
前記第１の領域上の前記第１の層間絶縁膜を貫通し前記第１の素子の一部を露出させる第１のコンタクトホールを形成し、
前記第２の領域上の前記第１の層間絶縁膜を貫通し前記第２の素子の一部を露出させる第２のコンタクトホールを形成し、
前記第１のコンタクトホール及び前記第２のコンタクトホールをそれぞれ埋める第１のコンタクトプラグ及び第２のコンタクトプラグを同時に形成する、
ことを特徴とする半導体装置の製造方法。
【請求項２】
第１のコンタクトプラグ及び第２のコンタクトプラグを形成した後、さらに、
前記第１のコンタクトプラグ及び前記第２のコンタクトプラグの上面を覆うように前記第１の層間絶縁膜上に第２の層間絶縁膜を形成し、
前記第２の層間絶縁膜を貫通し前記第１のコンタクトプラグ及び前記第２のコンタクトプラグの上面の一部をそれぞれ露出させる第３のコンタクトホール及び第４のコンタクトホールを同時に形成し、
前記第３のコンタクトホール及び前記第４のコンタクトホールをそれぞれ埋める第３のコンタクトプラグ及び第４のコンタクトプラグを同時に形成する、
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
第３のコンタクトプラグ及び第４のコンタクトプラグを形成した後、さらに、
第３のコンタクトプラグ及び前記第４のコンタクトプラグに接続される第１の配線及び第２の配線を同時に形成する、
ことを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項４】
前記第１の領域上の前記第１の層間絶縁膜に前記第１のコンタクトホールを形成する際、さらに、前記第１の素子の他の一部を露出させる第５のコンタクトホールを形成し、
前記第１のコンタクトプラグ及び前記第２のコンタクトプラグを形成する際、さらに、前記第５のコンタクトホールを埋める第５のコンタクトプラグを同時に形成し、
前記第２の層間絶縁膜は、前記第５のコンタクトプラグの上面を覆い、
第１の配線及び第２の配線を形成した後、さらに、
前記第１の配線及び前記第２の配線を覆うように前記第２の層間絶縁膜上に第３の層間絶縁膜を形成し、
前記第３の層間絶縁膜と前記第２の層間絶縁膜とを貫通し、前記第５のコンタクトプラグの上面の一部を露出させる第６のコンタクトホールを形成し、
前記第６のコンタクトホールを埋める第６のコンタクトプラグを形成する、
ことを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第６のコンタクトプラグに接続されるパッドを形成し、
前記パッドを覆う第４の層間絶縁膜を前記第３の層間絶縁膜上に形成し、
前記第４の層間絶縁膜を貫通して前記パッドに接続される下部電極を有するキャパシタを形成し、
前記第４の層間絶縁膜及び前記第３の層間絶縁膜を貫通して、前記第２の配線に接続される配線コンタクトプラグを形成する、
ことを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第１の領域上の前記第１の層間絶縁膜に前記第１のコンタクトホールを形成する際、さらに、前記第１の素子の他の一部を露出させる第５のコンタクトホールを形成し、
前記第１のコンタクトプラグ及び前記第２のコンタクトプラグを形成する際、さらに、前記第５のコンタクトホールを埋める第５のコンタクトプラグを同時に形成し、
前記第２の層間絶縁膜は、前記第５のコンタクトプラグの上面を覆い、
第１の配線及び第２の配線を形成した後、さらに、
前記第１の配線及び前記第２の配線を覆うように前記第２の層間絶縁膜上に第３の層間絶縁膜を形成し、
前記第３の層間絶縁膜上に第４の層間絶縁膜を形成し、
前記第４の層間絶縁膜及び前記第３の層間絶縁膜を貫通して前記第５のコンタクトプラグに接続される下部電極を有するキャパシタを形成し、
前記第４の層間絶縁膜及び前記第３の層間絶縁膜を貫通して、前記第２の配線に接続される配線コンタクトプラグを形成する、
ことを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項７】
前記第１の領域がメモリセル領域であり、前記第２の領域が周辺回路領域であることを特徴とする請求項１乃至６のいずれかに記載の半導体装置の製造方法。
【請求項８】
前記第１のサイズ及び前記第２のサイズがトランジスタのゲート長に対するゲート幅の比であり、前記第１のサイズよりも前記第２のサイズの方が大きいことを特徴とする請求項１乃至７のいずれかに記載の半導体装置の製造方法。
【請求項９】
第１の領域と第２の領域とが定義された半導体基板と、
前記第１の領域に形成された第１のサイズを有する第１の素子と、
前記第２の領域に形成され、前記第１のサイズとは異なる第２のサイズを持つ第２の素子と、
前記第１の素子及び前記第２の素子を覆うように前記半導体基板上に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜を貫通し、前記第１の素子及び第２の素子にそれぞれ接続される第１のコンタクトプラグ及び第２のコンタクトプラグと、を含み、
前記第１のコンタクトプラグと前記第２のコンタクトプラグは、同一の材料により構成されている、
ことを特徴とする半導体装置。
【請求項１０】
前記第１の層間絶縁層上に形成された第２の層間絶縁膜と、
前記第２の層間絶縁膜を貫通し、前記第１のコンタクトプラグ及び前記第２のコンタクトプラグにそれぞれ接続される第３のコンタクトプラグ及び第４のコンタクトプラグと、
前記第２の層間絶縁膜上に形成され、前記第３のコンタクトプラグ及び前記第４のコンタクトプラグにそれぞれ接続される第１の配線及び第２の配線と、をさらに含む、
ことを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記第４のコンタクトプラグの下面の面積は、前記第２のコンタクトプラグの上面の面積よりも小さいことを特徴とする請求項１０に記載の半導体装置。
【請求項１】
半導体基板に第１の領域と第２の領域とを定義し、
前記第１の領域に第１のサイズを持つ第１の素子を形成し、
前記第２の領域に、前記第１のサイズとは異なる第２のサイズを持つ第２の素子を形成し、
前記第１の素子及び前記第２の素子を覆うように前記半導体基板上に第１の層間絶縁膜を形成し、
前記第１の領域上の前記第１の層間絶縁膜を貫通し前記第１の素子の一部を露出させる第１のコンタクトホールを形成し、
前記第２の領域上の前記第１の層間絶縁膜を貫通し前記第２の素子の一部を露出させる第２のコンタクトホールを形成し、
前記第１のコンタクトホール及び前記第２のコンタクトホールをそれぞれ埋める第１のコンタクトプラグ及び第２のコンタクトプラグを同時に形成する、
ことを特徴とする半導体装置の製造方法。
【請求項２】
第１のコンタクトプラグ及び第２のコンタクトプラグを形成した後、さらに、
前記第１のコンタクトプラグ及び前記第２のコンタクトプラグの上面を覆うように前記第１の層間絶縁膜上に第２の層間絶縁膜を形成し、
前記第２の層間絶縁膜を貫通し前記第１のコンタクトプラグ及び前記第２のコンタクトプラグの上面の一部をそれぞれ露出させる第３のコンタクトホール及び第４のコンタクトホールを同時に形成し、
前記第３のコンタクトホール及び前記第４のコンタクトホールをそれぞれ埋める第３のコンタクトプラグ及び第４のコンタクトプラグを同時に形成する、
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
第３のコンタクトプラグ及び第４のコンタクトプラグを形成した後、さらに、
第３のコンタクトプラグ及び前記第４のコンタクトプラグに接続される第１の配線及び第２の配線を同時に形成する、
ことを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項４】
前記第１の領域上の前記第１の層間絶縁膜に前記第１のコンタクトホールを形成する際、さらに、前記第１の素子の他の一部を露出させる第５のコンタクトホールを形成し、
前記第１のコンタクトプラグ及び前記第２のコンタクトプラグを形成する際、さらに、前記第５のコンタクトホールを埋める第５のコンタクトプラグを同時に形成し、
前記第２の層間絶縁膜は、前記第５のコンタクトプラグの上面を覆い、
第１の配線及び第２の配線を形成した後、さらに、
前記第１の配線及び前記第２の配線を覆うように前記第２の層間絶縁膜上に第３の層間絶縁膜を形成し、
前記第３の層間絶縁膜と前記第２の層間絶縁膜とを貫通し、前記第５のコンタクトプラグの上面の一部を露出させる第６のコンタクトホールを形成し、
前記第６のコンタクトホールを埋める第６のコンタクトプラグを形成する、
ことを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第６のコンタクトプラグに接続されるパッドを形成し、
前記パッドを覆う第４の層間絶縁膜を前記第３の層間絶縁膜上に形成し、
前記第４の層間絶縁膜を貫通して前記パッドに接続される下部電極を有するキャパシタを形成し、
前記第４の層間絶縁膜及び前記第３の層間絶縁膜を貫通して、前記第２の配線に接続される配線コンタクトプラグを形成する、
ことを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第１の領域上の前記第１の層間絶縁膜に前記第１のコンタクトホールを形成する際、さらに、前記第１の素子の他の一部を露出させる第５のコンタクトホールを形成し、
前記第１のコンタクトプラグ及び前記第２のコンタクトプラグを形成する際、さらに、前記第５のコンタクトホールを埋める第５のコンタクトプラグを同時に形成し、
前記第２の層間絶縁膜は、前記第５のコンタクトプラグの上面を覆い、
第１の配線及び第２の配線を形成した後、さらに、
前記第１の配線及び前記第２の配線を覆うように前記第２の層間絶縁膜上に第３の層間絶縁膜を形成し、
前記第３の層間絶縁膜上に第４の層間絶縁膜を形成し、
前記第４の層間絶縁膜及び前記第３の層間絶縁膜を貫通して前記第５のコンタクトプラグに接続される下部電極を有するキャパシタを形成し、
前記第４の層間絶縁膜及び前記第３の層間絶縁膜を貫通して、前記第２の配線に接続される配線コンタクトプラグを形成する、
ことを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項７】
前記第１の領域がメモリセル領域であり、前記第２の領域が周辺回路領域であることを特徴とする請求項１乃至６のいずれかに記載の半導体装置の製造方法。
【請求項８】
前記第１のサイズ及び前記第２のサイズがトランジスタのゲート長に対するゲート幅の比であり、前記第１のサイズよりも前記第２のサイズの方が大きいことを特徴とする請求項１乃至７のいずれかに記載の半導体装置の製造方法。
【請求項９】
第１の領域と第２の領域とが定義された半導体基板と、
前記第１の領域に形成された第１のサイズを有する第１の素子と、
前記第２の領域に形成され、前記第１のサイズとは異なる第２のサイズを持つ第２の素子と、
前記第１の素子及び前記第２の素子を覆うように前記半導体基板上に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜を貫通し、前記第１の素子及び第２の素子にそれぞれ接続される第１のコンタクトプラグ及び第２のコンタクトプラグと、を含み、
前記第１のコンタクトプラグと前記第２のコンタクトプラグは、同一の材料により構成されている、
ことを特徴とする半導体装置。
【請求項１０】
前記第１の層間絶縁層上に形成された第２の層間絶縁膜と、
前記第２の層間絶縁膜を貫通し、前記第１のコンタクトプラグ及び前記第２のコンタクトプラグにそれぞれ接続される第３のコンタクトプラグ及び第４のコンタクトプラグと、
前記第２の層間絶縁膜上に形成され、前記第３のコンタクトプラグ及び前記第４のコンタクトプラグにそれぞれ接続される第１の配線及び第２の配線と、をさらに含む、
ことを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記第４のコンタクトプラグの下面の面積は、前記第２のコンタクトプラグの上面の面積よりも小さいことを特徴とする請求項１０に記載の半導体装置。
【図１Ａ】
【図１Ｚ】
【図２Ａ】
【図２Ｚ】
【図３Ａ】
【図３Ｚ】
【図４Ａ】
【図５Ａ】
【図５Ｚ】
【図６Ａ】
【図６Ｚ】
【図７Ａ】
【図８Ａ】
【図８Ｚ】
【図９Ａ】
【図１０Ａ】
【図１０Ｚ】
【図１１Ａ】
【図１２Ａ】
【図１２Ｚ】
【図１３Ａ】
【図１３Ｚ】
【図１４Ａ】
【図１５Ａ】
【図１６Ａ】
【図１６Ｂ】
【図１６Ｚ】
【図１７Ａ】
【図１７Ｚ】
【図１８Ａ】
【図１９Ａ】
【図１９Ｂ】
【図１９Ｚ】
【図２０Ａ】
【図２０Ｚ】
【図２１Ａ】
【図１Ｚ】
【図２Ａ】
【図２Ｚ】
【図３Ａ】
【図３Ｚ】
【図４Ａ】
【図５Ａ】
【図５Ｚ】
【図６Ａ】
【図６Ｚ】
【図７Ａ】
【図８Ａ】
【図８Ｚ】
【図９Ａ】
【図１０Ａ】
【図１０Ｚ】
【図１１Ａ】
【図１２Ａ】
【図１２Ｚ】
【図１３Ａ】
【図１３Ｚ】
【図１４Ａ】
【図１５Ａ】
【図１６Ａ】
【図１６Ｂ】
【図１６Ｚ】
【図１７Ａ】
【図１７Ｚ】
【図１８Ａ】
【図１９Ａ】
【図１９Ｂ】
【図１９Ｚ】
【図２０Ａ】
【図２０Ｚ】
【図２１Ａ】
【公開番号】特開２０１３−１０２０２２（Ｐ２０１３−１０２０２２Ａ）
【公開日】平成２５年５月２３日（２０１３．５．２３）
【国際特許分類】
【出願番号】特願２０１１−２４４２８５（Ｐ２０１１−２４４２８５）
【出願日】平成２３年１１月８日（２０１１．１１．８）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２５年５月２３日（２０１３．５．２３）
【国際特許分類】
【出願日】平成２３年１１月８日（２０１１．１１．８）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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