半導体装置及び半導体装置の製造方法
【課題】容量素子上の配線層の設計自由度に優れた半導体装置を提供する。
【解決手段】半導体装置は、基板、層間絶縁層、第１トランジスタ、多層配線層、容量素子、金属配線、及び第１コンタクトを備える。基板１上には、層間絶縁層４、５が設けられている。第１トランジスタ３ａは、半導体基板１に設けられており、層間絶縁層内に埋め込されている。第１トランジスタは、少なくともゲート電極３２及び拡散層を有する。層間絶縁層上には、多層配線層が設けられている。容量素子１９は、多層配線層内に設けられている。金属配線（ゲート裏打ち配線）３０は、ゲート電極３２の上面と接しており、層間絶縁層４内に埋設されている。第１コンタクト１０ａは、第１トランジスタ３ａの拡散層に接続しており、層間絶縁層４内に埋設される。金属配線（ゲート裏打ち配線）３０は、第１コンタクト１０ａと同じ材料で構成されている。
【解決手段】半導体装置は、基板、層間絶縁層、第１トランジスタ、多層配線層、容量素子、金属配線、及び第１コンタクトを備える。基板１上には、層間絶縁層４、５が設けられている。第１トランジスタ３ａは、半導体基板１に設けられており、層間絶縁層内に埋め込されている。第１トランジスタは、少なくともゲート電極３２及び拡散層を有する。層間絶縁層上には、多層配線層が設けられている。容量素子１９は、多層配線層内に設けられている。金属配線（ゲート裏打ち配線）３０は、ゲート電極３２の上面と接しており、層間絶縁層４内に埋設されている。第１コンタクト１０ａは、第１トランジスタ３ａの拡散層に接続しており、層間絶縁層４内に埋設される。金属配線（ゲート裏打ち配線）３０は、第１コンタクト１０ａと同じ材料で構成されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の分野において、半導体装置の微細化及び高速化が要求されている。微細化及び高速化を実現している半導体装置として、例えば、特許文献１に記載のものが挙げられる。
【０００３】
特許文献１に記載の半導体装置は、同一基板上に論理回路及び記憶回路が混載された混載回路を有する。論理回路を構成する多層配線層の同層に、記憶回路を構成する容量素子が埋設されている。容量素子の上には、上層配線層が形成されている。上層配線層の配線（第５層配線５５）が、ワード線裏打ち配線として利用されている（特許文献１の段落０１２３）。ワード線裏打ち配線は、ワード線の抵抗を低減するものである。
【０００４】
また、特許文献２には、容量素子の上層にビット線が配置されている半導体装置が記載されている。ビット線は、コンタクトを介して、トランジスタの拡散層と電気的に接続する。コンタクトは、容量素子同士の間に隣接して配置されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−５４９２０号公報
【特許文献２】特開２００９−１０５１４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１に記載の半導体装置の製造方法は、容量素子の上層の配線層をワード線裏打ち配線に利用するものである。このため、容量素子の上層の配線層の設計自由度は、上層配線をワード線裏打ち配線とするという前提条件が必須となるために、低下していた。
【課題を解決するための手段】
【０００７】
本発明によれば、
基板と、
前記基板上に設けられた層間絶縁層と、
前記基板に設けられており、前記層間絶縁層内に埋め込まれた第１トランジスタと、
前記層間絶縁層上に設けられた多層配線層と、
前記多層配線層内に設けられた容量素子と、
前記第１トランジスタを構成するゲート電極及び拡散層と、
前記ゲート電極の上面と接しており、前記ゲート電極と同一方向に延在しており、かつ前記層間絶縁層内に埋設された金属配線と、
前記第１トランジスタの拡散層に接続しており、前記層間絶縁層内に埋設された第１コンタクトと、を備え、
前記金属配線は、前記第１コンタクトと同じ材料で構成されている、
半導体装置が提供される。
【０００８】
金属配線は、ゲート電極の抵抗を低減するものである。金属配線は、容量素子の下層の層間絶縁層にされる。このため、容量素子の上層の配線層の設計は、金属配線の利用に限定されないので、自由度が高まるものである。
【０００９】
また、本発明によれば、
基板に、ゲート電極及び第１拡散層を備える第１トランジスタを形成する工程と、
前記第１トランジスタ上に層間絶縁層を形成する工程と、
前記ゲート電極上の前記層間絶縁層に、前記ゲート電極と同一方向に延在する配線溝を形成するとともに、前記第１拡散層上の前記層間絶縁層に、コンタクトを埋設するための第１コンタクト孔を形成する工程と、
前記配線溝及び第１コンタクト孔に同じ金属層を埋設する工程と、
前記第１層間絶縁層上に絶縁層を形成する工程と、
前記絶縁層内に、容量素子を埋設する工程と、を有する、
半導体装置の製造方法が提供される。
【発明の効果】
【００１０】
本発明によれば、容量素子上の配線層の設計自由度に優れた半導体装置が提供される。
【図面の簡単な説明】
【００１１】
【図１】第１の実施の形態における半導体装置を模式的に示す上面図である。
【図２】第１の実施の形態の記憶素子の周辺を模式的に示す上面図である。
【図３】図２のＡ−Ａ´線断面図である。
【図４】図２のＢ−Ｂ´線断面図である。
【図５】図２のＣ−Ｃ´線断面図である。
【図６】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図７】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図８】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図９】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１０】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１１】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１２】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１３】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１４】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１５】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１６】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１７】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１８】第２の実施の形態における半導体装置を模式的に示す断面図である。
【図１９】第３の実施の形態における半導体装置を模式的に示す断面図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１３】
（第１の実施の形態）
第１の実施の形態の半導体装置について説明する。
図１及び図２は、第１の実施の形態における半導体装置を模式的に示す上面図である。図３〜図５は、図２に示されたＡ−Ａ´線断面図、Ｂ−Ｂ´線断面図、及びＣ−Ｃ´線断面図である。
【００１４】
本実施の形態の半導体装置は、基板、層間絶縁層、第１トランジスタ、多層配線層、容量素子、金属配線、及び第１コンタクトを備える。基板（半導体基板１）上には、層間絶縁層（コンタクト層間絶縁膜４、５）が設けられている。第１トランジスタ（能動素子３ａ）は、半導体基板１に設けられており、層間絶縁層内に埋め込されている。第１トランジスタは、少なくともゲート電極（ゲート電極３２）及び拡散層を有する。層間絶縁層上には、多層配線層が設けられている。容量素子１９は、多層配線内に設けられている。金属配線（ゲート裏打ち配線３０）は、ゲート電極３２の上面と接しており、ゲート電極３２と同一方向に延在しており、かつ層間絶縁層（コンタクト層間絶縁膜４）内に埋設されている。第１コンタクト（セルコンタクト１０ａ）は、第１トランジスタ（能動素子３ａ）の拡散層（図示せず）に接続しており、層間絶縁層（コンタクト層間絶縁膜４）内に埋設される。
本実施の形態において、金属配線（ゲート裏打ち配線３０）は、第１コンタクト（セルコンタクト１０ａ）と同じ材料で構成されている。
【００１５】
本実施の形態のゲート裏打ち配線３０は、容量素子１９の上層の配線層ではなく、容量素子１９の下層に形成される。このため、容量素子１９の上層の配線層の設計は、ゲート裏打ち配線３０の利用に限定されないので、自由度が高まる。また、ゲート裏打ち配線３０を形成することにより、ワード線（ゲート電極３２）の抵抗を低下させることが可能となる。
【００１６】
以下、本実施の形態の各構成について詳述する。
【００１７】
本実施の形態の半導体装置は、混載ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、または、汎用ＤＲＡＭのいずれにも適用できる。図１は、混載ＤＲＡＭの半導体装置を示す。この半導体装置は、記憶回路と論理回路とを同一基板上に備える。すなわち、図１に示すように、半導体基板１１０上に、容量素子２１０を含む記憶回路２００と半導体素子が形成される論理回路１００とが混載されている。論理回路１００は、記憶回路２００中の容量素子２１０の周辺回路２２０ではなく、記憶回路２００とは異なる領域に形成されたものである。たとえば、論理回路領域は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等の高速ロジック回路が形成された領域である。なお、汎用ＤＲＡＭは、記憶回路を有し、論理回路を有さないものである。
【００１８】
図２は、記憶回路２００のレイアウトの一例を示す。
記憶回路２００は、容量素子１９、ゲート電極３２、ビット線３４を含む。容量素子１９は、六角形の拡散層上に２つ形成される。容量素子１９は、容量コンタクト１３（容量素子接続コンタクト）を介して拡散層に接続される。ゲート電極３２は、複数の拡散層に亘って形成される。ビット線３４は、ゲート裏打ち配線３０とは略直交する方向に形成される。ビット線３４は、セルコンタクト１０ｃ（ビット線接続コンタクト）を介して拡散層に接続される。
【００１９】
図２において、Ａ−Ａ´線は、容量素子１９を横断しビット線３４を横断しない線である。Ｂ−Ｂ´線は、ビット線３４を横断する線である。Ｃ−Ｃ´線は、ゲート電極３２を横断し、ビット線３４を横断しない線である。
【００２０】
半導体基板１の表面には、素子分離膜２が形成されている。素子分離膜２は、記憶回路領域と論理回路領域とを区画する。記憶回路領域には記憶回路２００が形成される。論理回路領域には、論理回路１００が形成される。記憶回路２００は、能動素子３ａを有する。論理回路１００は、能動素子３ｂを有する。能動素子３ａ、３ｂは、たとえば、トランジスタである。素子分離膜２は、たとえば、シリコン酸化膜で構成される。
【００２１】
半導体基板１上にはコンタクト層間絶縁膜４が形成されている。コンタクト層間絶縁膜４には、能動素子３ａ、３ｂ、ゲート裏打ち配線３０、セルコンタクト１０ａ、１０ｂ、１０ｃ、ビットコンタクト３６が埋設されている。
【００２２】
トランジスタ（能動素子３ａ、３ｂ）は、基板の表層に形成された拡散層（ソースドレイン領域）、基板上に設けられたゲート絶縁膜、ゲート電極３２を有する。ゲート電極３２は、特に限定されないが、ポリシリコン電極、金属電極のいずれでもよい。ポリシリコン電極上には、たとえば、ＴｉＮなどの金属層が形成されていてもよい。また、ゲート電極は、一般にメタルゲートと呼称される、例えば、ニッケル、プラチナ、コバルト、ジルコニウム、タングステン、チタン、ハフニウム、タンタル、アルミ、ルテニウム、パラジウム、などの金属材料を含む材料により形成されていても良い。このように、金属電極及び金属層は、複数種の金属膜が積層されていてもよいが、単層の金属層で構成されていてもよい。本実施の形態では、拡散層の表層にシリサイド層２０が形成されていてもよい。
【００２３】
記憶回路領域に位置するゲート電極３２上には、ゲート裏打ち配線３０が形成されている。ゲート裏打ち配線３０は、ゲート電極３２とは異なる部材で構成されており、ゲート電極３２と同じ層間絶縁層（コンタクト層間絶縁膜４）内に埋設されている。ゲート裏打ち配線３０は、少なくとも同一トランジスタのソース・ドレイン拡散層に跨って形成されていることが好ましい。ゲート裏打ち配線３０の下面の全面又は一部がゲート電極３２の上面に接していてもよい。ゲート裏打ち配線３０の上面は、コンタクト層間絶縁膜４の上面と同一面を構成してもよい。
【００２４】
本実施の形態において、同一面とは、下記の測定方法で測定したとき、表面の平均高さに対する凹凸の高さのバラツキの最大値が好ましくは３０ｎｍ以下であり、より好ましくは２０ｎｍ以下であり、更に好ましくは１０ｎｍ以下である平面をいう。こうした測定方法としては、例えば、ＳＥＭ（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）やＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）を用いて上部接続配線１８の上面および配線８ｂの上面を含む断面画像を取得し、この断面画像から段差の高さのバラツキを測定する方法や、半導体装置の製造工程における検査工程に広く用いられている段差計により、平面方向の高さのプロファイルを測定する方法、等が挙げられる。
【００２５】
ゲート裏打ち配線３０は、能動素子３ａの拡散層に接続するセルコンタクト１０ａと同じ材料で構成されていることが好ましい。ゲート裏打ち配線３０は、たとえば、Ｗ、Ｃｕ、Ａｌなどのいずれかを含む金属材料で構成されていることが好ましく、Ｗを主成分として含む、又はＷからなる金属材料で構成されることが好ましい。本実施の形態において、同じ材料とは、同じ成分組成である、又は、主要な成分が同じであることを意味する。また、本実施の形態において、主成分として含むとは、たとえば、９０質量％以上含むことを意味する。
【００２６】
ゲート裏打ち配線３０がセルコンタクト１０ａと同じ材料で構成されるので、ゲート裏打ち配線３０とセルコンタクト１０ａとは同一工程で構成されることになる。このため、製造プロセスの簡略化を図ることが可能となる。また、ゲート裏打ち配線３０がＷを含む金属材料で構成されているので、ゲート裏打ち配線３０の金属成分が層間絶縁膜内に拡散することを抑制することができる。
【００２７】
また、ゲート裏打ち配線３０は、能動素子３ｂの拡散層に接続するセルコンタクト１０ｂと同じ材料で構成されていてもよい。能動素子３ｂ（第２トランジスタ）は、半導体基板１に設けられており、第１トランジスタ（能動素子３ａ）を含む記憶回路領域とは異なる領域である論理回路領域に位置する。能動素子３ａと第１配線とを第２コンタクト（セルコンタクト１０ｂ）が接続する。第１配線は、論理回路領域に位置する多層配線層のうち、最下層の配線層に位置する。本実施の形態では、ゲート裏打ち配線３０は、記憶回路２００領域のセルコンタクト１０ａと、論理回路１００領域のセルコンタクト１０ｂと同一層に形成されている。また、ゲート裏打ち配線３０は、セルコンタクト１０ａ、及びセルコンタクト１０ｂと同一材料で構成される。
【００２８】
また、ビットコンタクト３６は、素子分離膜２で離間される２つの拡散層に跨って形成されてもよい。ビットコンタクト３６は、素子搭載面に沿って一方向に延在していてもよい。
【００２９】
コンタクト層間絶縁膜４上には、コンタクト層間絶縁膜５、キャップ膜６ａ、層間絶縁膜７ａが形成される。これらの層に、配線８ａ、ビット線３４、配線３５及び容量コンタクト１３ａが埋設される。すなわち、最下層配線の配線８ａと同一層に、ビット線３４及び容量コンタクト１３ａが形成される。ビット線３４及び容量コンタクト１３ａは、記憶回路２００領域に位置する。配線８ａは、論理回路１００領域に位置する。なお、本実施の形態では、配線８ａ、ビット線３４及び容量コンタクト１３ａの側面及び底面に沿ってバリアメタル膜で構成され、その内部に金属膜が埋設されている。
【００３０】
また、コンタクト層間絶縁膜４、５のうち少なくとも１層は、シリコン酸化膜を用いてもよいが、シリコン酸化膜よりも低い比誘電率を有する絶縁膜であることが、より好ましい。こうした絶縁膜としては、例えば、シリコン酸化膜の酸素原子を弗素や炭素原子、及び炭化水素基に置換した、一般に低誘電率膜と呼称される絶縁膜か、あるいは、少なくともシリコン、酸素及び炭素を有し、更に絶縁膜中に直径数ナノメートル以下の微細な空孔を有する、いわゆる多孔質膜を用いても良い。これら絶縁膜の比誘電率としては、膜中に微細空孔を有さない絶縁膜の場合には、３．１以下であることが好ましく、更に好ましくは、膜中に微細空孔を有する絶縁膜の場合には、２．６以下であることが好ましい。かかる構造により、前記コンタクトの寄生容量を低減することができ、結果として、記憶回路及び論理回路の遅延を低減し、半導体素子の動作速度を向上させることができる。
【００３１】
ビット線３４は、セルコンタクト１０ｃ又はビットコンタクト３６を介して、能動素子３ａの拡散層に接続する。ビット線３４の上面は、配線８ａの上面と同一面を構成してもよい。また、ビット線３４は、配線８ａとは同一材料で構成されていることが好ましい。ビット線３４は、たとえば、Ｗ、Ｃｕ、Ａｌなどのいずれかを含む金属膜で構成されていることが好ましく、Ｃｕを主成分として含む、又はＣｕからなる金属膜で構成されることが好ましい。
【００３２】
ビット線３４が配線８ａと同一工程で構成されることにより、製造プロセスの簡略化を図ることが可能となる。また、ビット線３４及び配線８ａを、Ｃｕを含む金属膜で構成することにより、Ｗを使用した場合よりも、半導体装置の動作速度を向上させることができる。
【００３３】
また、本実施の形態において、ビット線３４を最下層配線（配線８ａ）と同一層に形成できる。このため、論理回路１００領域の配線８ａとセルコンタクト１０ｂとの間に、コンタクト層を形成することが不要となる。論理回路１００領域の層間方向において、コンタクト層が不要となる分、寄生抵抗が小さくなり、半導体装置の動作速度を高めることができる。したがって、本実施の形態の混載ＤＲＡＭは、ピュアロジック品と同一のデバイスパラメータを用いて設計され得る。
【００３４】
また、記憶回路２００領域の容量素子１９の下層に、論理回路１００の配線を利用して、ビット線３４を形成することができる。すなわち、ビット線３４は、配線８ａと同じ材料で構成されるか、又は、ビット線３４の上面と最下層配線（配線８ａ）の上面とを同一面に構成することができる。このため、配線８ａを平坦化して形成するときに、記憶回路領域の層間絶縁膜７ａの平坦性が向上する。したがって、記憶回路領域の層間絶縁膜７ａ上に位置する容量素子１９の高さのバラツキを抑制できるので、容量のバラツキを低減することが可能となる。
【００３５】
なお、容量コンタクト１３ｂは、ビット線３４及び配線８ａと同一材料で構成されていることが好ましい。
【００３６】
また、ゲート裏打ち配線３０には、セルアレイの外側に位置するワード線ドライバから信号が入力される。図２は、セルアレイ端の拡大図を示す。たとえば、図５に示すように、ゲート裏打ち配線３０は、論理回路１００に位置する能動素子３ｂと配線３５を介して電気的に接続される。配線３５は、ゲート裏打ち配線３０およびセルコンタクト１０ｂとは、ビアを介して接続する。配線３５は、配線８ａと同一工程で形成されることが好ましい。つまり、配線３５は、配線８ａと同一部材で構成され得る。
【００３７】
ビット線３４の上面上には、キャップ膜６ｂが形成される。キャップ膜６ｂは、金属拡散防止膜を有してもよい。これにより、ビット線３４がＣｕを含む金属材料で構成される場合であっても、キャップ膜６ｂは、層間絶縁層内へのＣｕの拡散を防止することができる。
【００３８】
キャップ膜６ｂ上に、層間絶縁膜７ｂ、キャップ膜６ｃ、層間絶縁膜７ｃ、キャップ膜６ｄが形成される。これらの層には、容量素子１９、容量コンタクト１３、配線８ｂ、８ｃが形成される。
【００３９】
容量素子１９は、下部電極１４、容量絶縁膜１５、上部電極１６を含む。容量素子１９は、多層配線層内に形成された凹部（以下、容量素子埋設用凹部という）に埋め込まれている。本実施の形態では、容量素子１９は、２層の層間絶縁膜に亘って形成されているが、この態様に限定されず、３層以上に亘って形成されてもよい。
【００４０】
下部電極１４および上部電極１６は、容量絶縁膜１５を挟み込んで平行平板容量素子とするための電極として機能する。下部電極１４および上部電極１６の材料としては、例えば、チタン、タンタル等の高融点金属や、或いはそれらの窒化物等により形成することがより好ましく、容量絶縁膜１５の結晶性を向上させることができる材料を用いることが好ましい。
【００４１】
容量絶縁膜１５の材料としては、例えば、二酸化ジルコニウム（ＺｒＯ２）、ジルコニウムアルミネート（ＺｒＡｌＯｘ）、更には、前記二酸化ジルコニウムにＴｂ、Ｅｒ、Ｙｂ等のランタノイドを添加した膜等の、シリコン窒化膜よりも高い比誘電率を有することがより好ましい。容量絶縁膜１５の比誘電率を高くすることにより、容量素子１９の静電容量を増加させることができる。
【００４２】
容量素子埋設用凹部の底部及び側壁に沿って、下部電極１４、容量絶縁膜１５及び上部電極１６が積層されている。本実施の形態では、容量素子埋設用凹部のうち、下部電極１４、容量絶縁膜１５及び上部電極１６が埋設された残りの部分に、埋設電極１８ｂが埋設されている。埋設電極１８ｂの上に引出配線部１８ａが形成されている。また、引出配線部１８ａは、容量素子埋設用凹部の上端の外側に連続して延在している配線溝（以下、上部配線溝という）内に形成される。埋設電極１８ｂ及び引出配線部１８ａは、本実施の形態においては、埋設電極１８ｂと引出配線部１８ａとは同一の材料かつ、同一工程で構成されている。
【００４３】
また、容量素子１９と能動素子３ａとは容量コンタクト１３で接続される。容量コンタクト１３は、セルコンタクト１０ａ、容量コンタクト１３ａ、及び容量コンタクト１３ｂ、を含む。すなわち、容量コンタクト１３は、層間方向に配列された、少なくとも３以上のコンタクトを有する。３つのコンタクトのうち、少なくとも中間のコンタクトは、端部のコンタクトと異なる材料で構成されてもよい。たとえば、中間のコンタクトは、Ｃｕを含む金属で構成され、端部のコンタクトは、Ｗを含む金属で構成される。容量コンタクト１３ａは、セルコンタクト１０ａを介して能動素子３ａの拡散層に接続する。容量コンタクト１３ｂは、下部電極１４と容量コンタクト１３ａとを電気的に接続する。
【００４４】
また、容量素子１９の下端部は、容量コンタクト１３ｂを覆うように構成されている。容量コンタクト１３ｂは、容量素子１９の下端と同じ層間絶縁膜７ｂに位置している上端部を有する。すなわち、容量素子１９の下部電極１４は、容量コンタクト１３ｂの上面及び側壁の少なくとも上部を覆うものである。言い換えると、容量コンタクト１３ｂは、キャップ膜６ｂの上面から上方に向かって突出する突出部と、該突出部と容量コンタクト１３ａとを接続するビア部とを有する。本実施の形態では、たとえば、容量コンタクト１３ｂの突出部の表面全体が下部電極１４のみに覆われている。
【００４５】
本実施の形態では、下部電極１４が容量コンタクト１３ｂの突出部を覆うようにすることにより、容量素子１９の電極面積を増加させて、静電容量を向上させることが可能となる。
【００４６】
なお、本実施の形態では、上部電極１６と埋設電極１８ｂとの間に、ハードマスク３１及びバリアメタル膜１７が形成されていてもよい。また、互いに隣接する容量素子１９は、容量絶縁膜１５、及び上部電極１６を共通化してもよい。すなわち、隣接する容量素子埋設用凹部の内壁及び上部配線溝に亘って、連続して容量絶縁膜１５及び上部電極１６が形成されてもよい。また、容量素子１９の側壁上には、層間絶縁膜との間に側壁保護層が形成されていてもよい。側壁保護層は、層間絶縁膜よりも緻密な膜である。このため、隣接した容量素子１９の下部電極１４間のリーク電流の低減や、長期絶縁信頼性の向上という効果が得られる。
【００４７】
なお、層間絶縁層の材料は、シリコン酸化膜や、シリコン酸化膜に弗素や炭素等を含有させた、一般に低誘電率の絶縁膜であっても良いし、絶縁膜内に微細な空孔を形成した、いわゆる多孔質膜であっても良い。本実施の形態では、配線が埋設された層間絶縁膜７ａ〜７ｅは、低誘電率膜であることが好ましい。なお、層間絶縁層としては、Ｓｉを含み、Ｃ、Ｏ、Ｈの中から少なくとも１つ以上の元素を含有する絶縁性材料や、これらの構成元素を用いてかつ膜内に空孔を含有する材料を用いる。ここで用いる絶縁性材料には、あとで形成する容量素子形成工程中の金属電極や容量絶縁膜の成膜で用いる気相原料が膜中に浸透しないよう、空孔サイズが小さいことが望まれる。気相原料の多くが０．５〜１ｎｍのサイズであることに鑑み、空孔サイズは１ｎｍ以下である必要があり、望ましくは０．５ｎｍ以下がよい。論理回路１００、記憶回路２００に限らず、配線間の寄生容量を低減するためには、層間絶縁層の比誘電率は、シリコン酸化膜よりも低いことがより好ましい。これにより、配線間の寄生容量を低減し、回路動作の遅延を低減することができる。また、層間絶縁層のうち容量素子１９と同一層の層間絶縁層のすべてが、低誘電率膜で構成されることが好ましい。たとえば、容量素子１９と同一層である複数の配線層のすべての絶縁層が、シリコン酸化膜よりも低い比誘電率を有する絶縁層であることがこのましい。これにより、配線間やコンタクト間の寄生容量を低減させることができ、半導体装置の動作速度を高めることができる。
【００４８】
キャップ層は、シリコン、炭素、窒素、からなる絶縁膜か、或いはそれらを有する膜の積層構造からなる、金属に対して拡散耐性を有する膜（金属拡散防止膜）であることがより好ましい。キャップ層の一例は、ＳｉＣ膜又はＳｉＯＮ膜、及びＳｉＣＮ膜、或いはそれらの積層膜等である。
【００４９】
配線８ａ〜８ｃは、半導体装置の多層配線の形成方法として通常用いられる、デュアルダマシン法により形成されることがより好ましい。これにより、配線の製造コストを低減し、配線と、異層に存在する配線との間を接続するビア抵抗を低減することができる。なお、図３に示す配線８ｂ、８ｃにおいては、各々の下層の配線８ａ、８ｂに対して接続するためのビアも含めて、配線として符号付けを行っている。すなわち、本実施の形態においては、特に明示しない限りは、ダマシン方法で形成された配線にはビアを含む。そして、各配線８ａ〜８ｃの周囲には、バリアメタル膜が形成されている。本実施の形態では、すべての配線がデュアルダマシン構造を有していることが好ましい。バリアメタル膜は、たとえば、チタン、タンタル、ルテニウムや、或いはそれらの窒化物、更にはそれらの積層膜等である。
【００５０】
また、キャップ膜６ｄ上に、層間絶縁膜７ｄ、キャップ膜６ｅ、層間絶縁膜７ｅ、キャップ膜６ｆが形成される。これらの層には、固定電位を有する配線２０１ａ、２０１ｂ、信号配線２０２ａ、２０２ｂなどのグローバルビット配線２０２、電源・グラウンド配線２０３、及び配線８ｄ、８ｅが形成される。本実施の形態では、容量素子１９の上層の配線層は、ゲート裏打ち配線以外の、グローバルビット配線２０２などの機能配線に利用され得る。
【００５１】
以下、第１の実施の形態の作用効果について説明する。
第１の実施の形態では、論理回路領域において、最下層配線とセルコンタクト１０ｂとを接続するコンタクト層が不要となる。この場合、論理回路領域の多層配線層は一段下がることになるので、記憶回路領域の設計において、配線層一層分のリソースが不足することになる。
【００５２】
これに対して、本実施の形態では、ゲート電極上にゲート裏打ち配線を形成することができる。このため、容量素子の上層の設計自由度を配線層一層分増加させることができる。すなわち、容量素子の上層配線層を、ゲート裏打ち配線以外に利用できる。言い換えると、従来裏打ち配線として用いていた金属配線層を、記憶回路を構成する配線として使用することができる。
【００５３】
したがって、本実施の形態では、不足した配線層のリソースを、ゲート裏打ち配線の配置位置を制御することにより、補完することが可能となる。ゆえに、本実施の形態では、コンタクト層が無い論理回路の設計を、配線層を増加させずに、そのまま利用することが可能となる。
【００５４】
また、本実施の形態では、ゲート裏打ち配線を、容量素子の上層ではなく、下層に形成することができる。このため、容量素子の下層から上層に亘って、ゲート裏打ち配線とゲート電極とを接続するコンタクトが不要となる。さらに、本実施の形態では、ビット線も、容量素子の下層に形成されている。したがって、記憶回路領域において、容量素子同士の間にコンタクトを形成することが不要となるので、容量素子の間を狭くすることができる。これにより、容量素子の配置密度を高めることができる。
【００５５】
次いで、第１の実施の形態の半導体装置の製造方法について、説明する。
図６〜図１７は、第１の実施の形態の半導体装置の製造方法の工程手順を示す図である。図６〜図１７において、ＷＬはワード線の長手方向の断面部分を示し、ＢＬはビット線の長手方向の断面部分を示す。これらの図は、説明しやすいように、１つの図面中に、多方向の断面図が含まれているものである。
【００５６】
本実施の形態の半導体装置の製造方法は、以下の工程を含む。まず、基板（半導体基板１）に、ゲート電極３２及び第１拡散層を備える第１トランジスタ（能動素子３ａ）を形成する。続いて、能動素子３ａ上に層間絶縁層（コンタクト層間絶縁膜４）を形成する。続いて、ゲート電極３２上のコンタクト層間絶縁膜４に、ゲート電極３２と同一方向に延在する配線溝（裏打ち配線溝４２）を形成するとともに、第１拡散層上のコンタクト層間絶縁膜４に、コンタクトを埋設するための第１コンタクト孔（コンタクト孔４４）を形成する。裏打ち配線溝４２及びコンタクト孔４４に同じ金属層（ゲート裏打ち配線３０、及びセルコンタクト１０ａ）を埋設する。コンタクト層間絶縁膜４上に絶縁層（層間絶縁膜７ｂ、７ｃ）を形成する。絶縁層内に、容量素子１９を埋設する。
以下、詳細に説明する。
【００５７】
まず、図６に示すように、半導体基板１の表面に素子分離膜２を形成する。素子分離膜２で区画された素子領域に能動素子３ａ、３ｂ等のトランジスタを形成する。トランジスタはゲート電極と拡散層を有する。ゲート電極は、通常用いられるポリシリコン電極や部分的に金属シリサイド化されたポリシリコン電極を用いても良いし、メタルゲート電極を用いても良い。メタルゲート電極の形成方法として、ゲートファースト方式やゲートラスト方式等がある。また、拡散層上にシリサイド層２０が形成されていてもよい。シリサイド層２０には、例えば、コバルト、ニッケル、プラチナなどの金属とシリコンとの合金が形成されている。
【００５８】
能動素子３ａ、３ｂの上にコンタクト層間絶縁膜４を形成する。コンタクト層間絶縁膜４を選択的に除去することにより、複数の開口部を形成する。たとえば、コンタクト層間絶縁膜４上にフォトレジストを塗布法等により形成し、所望のパターンをフォトリソグラフィ法により転写して、フォトレジストに開口部を形成する。フォトレジストをマスクとして、反応性イオンエッチング等の方法により、コンタクト層間絶縁膜４に開口部を形成する。その後、フォトレジストを除去する。
ここで、コンタクト層間絶縁膜４に開口部を形成する方法の詳細を説明する。
【００５９】
本実施の形態では、同一層のフォトレジストに複数の開口部を形成する手法として、たとえば、ダブルパターニング方法を使用することができる。ダブルパターニング方法の一例を説明する。まず、１回目の露光により、トランジスタの拡散層上のフォトレジストにコンタクト孔のパターンを形成する。２回目の露光により、ゲート電極３２上のフォトレジストに裏打ち配線溝のパターンを形成する。
【００６０】
順番を分けてパターニングすることにより、コンタクト孔４４と裏打ち配線溝４２との距離が短い場合でも、露光光が干渉して解像度が低下することを抑制することができる。すなわち、ダブルパターニング方法により、互いに隣接したコンタクト孔４４及び裏打ち配線溝４２のパターンが精度良く得られる。なお、裏打ち配線溝４２のパターン形成の順番が先でもよい。
【００６１】
ダブルパターニング方法の露光には、たとえば、液浸ＡｒＦ（弗化アルゴンレーザー）露光や、ＥＵＶ（Ｅｘｔｒｅｍｅ Ｕｌｔｒａ Ｖｉｏｌｅｔ）露光、ＥＢ（Ｅｌｅｃｔｒｏｎ Ｂｅａｍ）露光等が用いられる。本実施の形態では、露光の波長を短くし、さらに、隣接するパターンの露光順番を異ならせることにより、コンタクト孔４４と裏打ち配線溝４２との距離を短くすることができる。
【００６２】
ダブルパターニング方法により得られたマスクを用いて、エッチングなどにより、コンタクト層間絶縁膜４に複数の開口部を形成する。すなわち、コンタクト層間絶縁膜４に、裏打ち配線溝４２、コンタクト孔４１、４３、４４、及びビットコンタクト孔４５が形成される。その後、フォトレジストを除去する。
【００６３】
記憶回路領域に位置するコンタクト孔４４、４３は、論理回路領域に位置するコンタクト孔４１（コンタクトを埋設するための第２コンタクト孔）と同時に形成されてもよい。コンタクト孔４１は、第２トランジスタ（能動素子３ｂ）の第２拡散層上の層間絶縁層に形成される。また、これらのコンタクト孔４１、４３、４４と同時に、ビットコンタクト孔４５が形成されてもよい。
【００６４】
続いて、図７に示すように、コンタクト層間絶縁膜４上に金属膜５０を堆積する。これにより、コンタクト層間絶縁膜４に形成された複数の開口部に同一の金属膜が埋設される。たとえば、記憶回路領域に位置するコンタクト孔４４と裏打ち配線溝４２とが同一の金属膜で埋設される。また、論理回路領域に位置するコンタクト孔４１と裏打ち配線溝４２とが同一の金属膜で埋設される。金属膜５０の形成方法としては、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、スパッタリング法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等、通常半導体装置の形成に用いられる手法が用いられる。本実施の形態では、金属膜５０としてＷを用いる場合を説明する。
【００６５】
続いて、図８に示すように、余剰の金属膜５０をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により除去する。これにより、コンタクト層間絶縁膜４に、セルコンタクト１０ａ、１０ｂ、ゲート裏打ち配線３０、ビットコンタクト３６が同時に形成される。
【００６６】
続いて、図９に示すように、コンタクト層間絶縁膜４上に、コンタクト層間絶縁膜５、キャップ膜６ａ、及び層間絶縁膜７ａを形成する。
【００６７】
続いて、図１０に示すように、これらの層に、フォトリソグラフィ法及びエッチングを用いて、ビット線溝４６、配線溝４７、及びコンタクト孔４８が形成される。これらの開口部に対応するフォトレジストのパターンの形成には、一括露光方法を用いてもよいが、前述のダブルパターニング方法を用いてもよい。一括露光方法には、たとえば、ＡｒＦ露光を用いることができる。また、ダブルパターニング方法には、液浸ＡｒＦ露光を含むＡｒＦ露光、ＥＵＶ露光、ＥＢ露光などが用いられる。
【００６８】
ビット線溝４６の底面に、ビットコンタクト３６の上面、及びセルコンタクト１０ｃの上面が露出されている。配線溝４７の底面に、セルコンタクト１０ｂの上面が露出される。コンタクト孔４８の底面に、セルコンタクト１０ａの上面が露出される。これらのビット線溝４６、配線溝４７、コンタクト孔４８は、同時に形成されてもよいが、異なるタイミングで形成されてもよい。
【００６９】
続いて、図１１に示すように、これらの開口部にバリアメタル膜及び金属膜５２を堆積する。続いて、図１２に示すように、余剰の金属膜をＣＭＰにより除去する。これにより、ビット線３４、配線８ａ、及び容量コンタクト１３ａが形成される。以上のようにして、配線８ａと同一工程でビット線３４又は、容量コンタクト１３ａが形成される。なお、本実施の形態では、金属膜５２がＣｕである場合について説明する。
【００７０】
本実施の形態では、論理回路の配線を利用して、記憶回路領域にビット線３４を形成することができる。このため、記憶回路領域には、配線と同じ高さのビット線３４が形成されることになる。これにより、配線形成にＣＭＰを実施したとしても、ビット線３４の周辺の層間絶縁膜７ａの平坦性を確保することが可能となる。
【００７１】
続いて、図１３に示すように、層間絶縁膜７ａ上にキャップ膜６ｂを形成する。キャップ膜６ｂにより、ビット線３４、配線８ａ、及び容量コンタクト１３ａの上面が覆われる。
【００７２】
続いて、図１４に示すように、キャップ膜６ｂ上にフォトレジスト５４を形成する。フォトレジスト５４に孔５５を形成する。
【００７３】
続いて、図１５に示すように、エッチング等により、ビア孔５７を形成する。フォトレジスト５４を除去した後、キャップ膜６ａ上に金属膜５６を形成する。金属膜５６はビア孔５７に埋設される。本実施の形態では、金属膜５６として、たとえば、Ｗを用いた例を説明する。金属膜５６は、たとえば、ＣＶＤ法により堆積される。
【００７４】
続いて、図１６に示すように、フォトリソグラフィ法、反応性イオンエッチング法等により、容量コンタクト１３ｂの先端に突出部を形成する。以後の工程で形成される容量素子１９の直下の位置に、容量コンタクト１３の突出部が形成されることが好ましい。
【００７５】
以後の配線及び容量素子の形成工程は、たとえば、特開２０１１−５４９２０号公報に記載の手法に沿って行うことができる。
すなわち、引き続いて、キャップ膜６ｂ上に層間絶縁膜７ｂを形成する。層間絶縁膜７ｂに、通常用いられるダマシン法により、配線８ｂを形成する。
【００７６】
本実施の形態では、記憶回路領域のキャップ膜６ｂ上には容量コンタクト１３の突出部が配列されている。突出部の高さ分だけ、層間絶縁膜７ｂが盛り上がることになる。このため、配線８ｂの形成過程において、層間絶縁膜７ｂがＣＭＰされるとき、記憶回路領域の層間絶縁膜７ｂは平坦性が低下することが抑制される。これにより、容量のバラツキが抑制され得る。
【００７７】
引き続き、少なくとも配線８ｂの上面を覆うようにキャップ膜６ｃを堆積する。キャップ膜６ｃ上に層間絶縁膜７ｃを堆積させる。層間絶縁膜７ｃ上に、ハードマスクとなる絶縁膜を堆積する。ハードマスクは、層間絶縁膜７ｂ、７ｃを加工する際、層間絶縁膜７ｂ、７ｃに対して高い選択比を有する絶縁膜が好ましく、例えば、シリコン酸化膜が好ましい。ハードマスク上に、フォトレジストを堆積する。フォトレジストに、フォトリソグラフィ法等の方法により、上部接続配線溝のパターンを形成する。フォトレジストは単一層のフォトレジスト、平坦化有機膜、シリコン酸化膜、反射防止膜、感光性レジスト等の多層フォトレジスト層のいずれかを用いても良い。
【００７８】
次いで、フォトレジストをマスクとして、層間絶縁膜７ｃに、上部接続配線溝を形成する。例えば、反応性イオンエッチング等の微細加工方法を用いることができる。エッチング条件（選択比など）を適切に調節することにより、上部接続配線溝の高さを制御することができる。その後、フォトレジストを除去する。
【００７９】
続いて、上部接続配線溝内の層間絶縁膜７ｃ上及びハードマスク上に、多層レジスト層を形成する。多層レジスト層に、フォトリソグラフィ法等の方法により、容量素子埋設用凹部のパターンを形成する。
【００８０】
続いて、多層レジスト層をマスクとして、反応性イオンエッチング等の微細加工方法により、層間絶縁膜７ｂ、キャップ膜６ｃ、層間絶縁膜７ｃ内に、容量素子埋設用凹部を形成する。多層レジスト層は、容量素子埋設用凹部の加工中にアッシングを行って除去する。本実施の形態では、容量素子埋設用凹部の底部において、容量コンタクト１３ｂの突出部の少なくとも上面及び側壁が露出している。
【００８１】
なお、本実施の形態では、上部接続配線溝を後に容量素子埋設用凹部を形成したが、上部接続配線溝を形成する前に容量素子埋設用凹部を形成してもよい。
【００８２】
続いて、少なくとも上部接続配線溝及び容量素子埋設用凹部の底部上及び側壁上に、下部電極１４を堆積する。下部電極１４を形成する方法としては、ＣＶＤ法、スパッタリング法、ＡＬＤ法等、通常半導体装置の形成に用いられる手法を用いれば良い。引き続き、塗布法等により、フォトレジストを、容量素子埋設用凹部内に埋設する。フォトレジストは、容量素子埋設用凹部内にのみ残存し、かつ、容量素子埋設用凹部の上端に達していない高さで形成されていることが好ましく、必要であれば、フォトレジストに対して露光・現像処理を行うことで、不要なフォトレジストを除去しておいても良い。この後、下部電極１４を、例えば反応性イオンエッチング法等の方法により、エッチバックする。これにより、容量素子埋設用凹部の上端部に達しない下部電極１４を形成することができる。その後、フォトレジストを除去する。
【００８３】
続いて、下部電極１４の上に、容量絶縁膜１５及び上部電極１６を堆積する。容量絶縁膜１５及び上部電極１６は、少なくとも容量素子埋設用凹部の底面上、側壁上および上部接続配線溝の底面上、側壁上に形成される。容量絶縁膜１５を形成する方法としては、ＣＶＤ法、スパッタリング法、ＡＬＤ法等、通常半導体装置の形成に用いられる手法を用いることができる。また、容量素子の静電容量を向上させるために、数ｎｍの薄膜を均一性良く堆積することができるＡＬＤ法がより好ましい。なお、容量絶縁膜１５を堆積した後、結晶性を向上させるための焼結工程を行っても良い。
【００８４】
次いで、例えば塗布法により、フォトレジストを、容量素子埋設用凹部の内部及び上部接続配線溝の内部に形成する。レジストは、論理回路領域に残存したハードマスク上部に残存しないように形成する。必要であれば、フォトレジストに対して露光・現像処理を行うか、あるいは、全面エッチバックを行うことで、論理回路領域に形成された不要なフォトレジストを除去しておく。
【００８５】
次いで、上部電極１６及び容量絶縁膜１５を、反応性イオンエッチング等の方法により、エッチバックする。これにより、ハードマスク上の上部電極１６及び容量絶縁膜１５を除去できる。続いて、フォトレジストを、アッシング等により除去する。
【００８６】
次いで、導電性を有するハードマスク３１を、容量素子埋設用凹部の底面上、側壁上および上部接続配線溝の底面上、側壁上に堆積する。ハードマスク３１には、例えば、チタン及びチタンの窒化物、タンタル及びタンタルの窒化物、ルテニウム等の、高融点金属及びそれらの窒化物、或いはそれらの積層構造体を用いても良い。ハードマスク３１を形成する方法としては、ＣＶＤ法、スパッタリング法、ＡＬＤ法等、通常半導体装置の形成に用いられる手法を用いれば良い。ハードマスク３１の厚さとしては、後に行う論理回路配線加工を行うのに十分な厚さを有していることが好ましい。ただし、ハードマスク３１は、容量素子１９の上部電極として残存することがあるため、低い電気抵抗を有することが好ましい。すなわち、容量素子埋設用凹部内部に残存したハードマスク３１は上部電極として機能する。従って、ハードマスク３１の厚さは、後述する論理回路配線加工後に消失する程度の厚さに設定しても良い。すなわち、ハードマスク３１の材料は、上部電極１６と同種の材料を用いることができる。ハードマスク３１と上部電極１６とは、同種の材料で形成されても、異なる材料で形成されてもよいが、同一の材料であることがより好ましい。
【００８７】
次いで、論理回路領域に配線８ｃを埋設するための配線溝を形成する。なお、配線形成工程において、その開口部を形成した後、反応性イオンエッチング等によりハードマスク３１を除去しても良い。この方法を用いることにより、容量素子１９内に残存するハードマスク３１の厚さを薄くして、容量素子の上部電極の抵抗値を低くすることができる。
【００８８】
次に、容量素子埋設用凹部、上部接続配線溝及び配線溝にバリアメタル膜１７及び導電膜を埋設する。導電膜は、Ｃｕ、Ｗ、Ａｌを含む金属で構成されてもよいが、このなかでも、Ｃｕを含む材料で構成されることが好ましい。次いで、ＣＭＰ法などの方法により、導電膜、バリアメタル膜、ハードマスクを除去する。これにより、容量素子１９、上部接続配線１８、及び配線８ｃが形成される。上部接続配線１８と配線８ｃとは同一工程で形成されることが好ましいが、別工程で形成されてもよい。すなわち、上部接続配線１８は、配線８ｃの金属膜と同一の材料で構成されてもよいが、異なる材料で構成されてもよい。なお、本実施の形態では、容量素子埋設用凹部形成後に、配線溝を形成したが、この順番に限定されずに、配線溝に金属膜を埋設した後に、容量素子埋設用凹部を形成してもよい。
【００８９】
次いで、図１７に示すように、上部接続配線１８の上面上及び配線８ｃの上面上にキャップ膜６ｄを形成する。この後、キャップ膜６ｄ上に、層間絶縁膜７ｄ、キャップ膜６ｅ、層間絶縁膜７ｅ、キャップ膜６ｆを形成する。また、各絶縁膜に、配線８ｄ、８ｅ、固定電位を有する配線２０１ａ、２０１ｂ、信号配線２０２ａ、２０２ｂ、及び電源・グラウンド配線２０３を形成する。
以上により、第１の実施の形態の半導体装置が得られる。
【００９０】
（第２の実施の形態）
次いで、第２の実施の形態の半導体装置について説明する。
図１８は、第２の実施の形態の半導体装置を模式的に示す断面図である。
第２の実施の形態は、容量素子１９の下端と、キャップ膜６ｂとの間に層間絶縁膜７ｂが形成されている点を除いて、第１の実施の形態と同様である。
以下、詳細に説明する。
【００９１】
容量素子１９の下端は、少なくとも容量コンタクト１３の上面に接していることが好ましい。たとえば、容量素子１９の下端は、同一層に位置する配線８ｃのうち配線部分の下端と同じ位置としてもよい。言い換えると、容量素子埋設用凹部の底面は、同一層の配線層の配線溝の底面と同一面を構成してもよい。また、容量素子埋設用凹部の底面の周囲にストッパ膜が形成されていてもよい。これらにより、容量素子埋設用凹部の底部の位置の制御が容易となる。
【００９２】
第２の実施の形態では、容量素子１９の下端とビット線３４との間の距離を、容量素子１９の下端がキャップ膜６ｂに接している場合と比較して、増加させることが可能となる。これにより、容量素子１９とビット線３４との間の寄生容量の増加を抑制することができる。
【００９３】
第２の実施の形態の半導体装置の製造方法は、以下の工程を有する点が、第１の実施の形態と異なる。すなわち、まず、層間絶縁層（コンタクト層間絶縁膜４）上にキャップ層（キャップ膜６ａ）を形成する。次いで、キャップ膜６ａ上に絶縁層（層間絶縁膜７ｂ）を形成する。次いで、層間絶縁膜７ｂに、キャップ膜６ａに到達しない凹部（容量素子埋設用凹部）を形成する。この後、当該凹部に容量素子１９を埋設する。
【００９４】
凹部の形成工程において、容量素子埋設用凹部の底部には、少なくとも容量コンタクト１３ｂの上面が露出している。一方、容量素子埋設用凹部の底部には、層間絶縁膜７ｂの下地層が露出していない。下地層は、たとえば、キャップ膜６ａである。容量素子埋設用凹部の深さは、エッチング条件や、層間絶縁膜７ｂの中間にストッパ膜を形成することにより制御することができる。
（第３の実施の形態）
次いで、第３の実施の形態の半導体装置について説明する。
図１９は、第３の実施の形態の半導体装置を模式的に示す断面図である。
第３の実施の形態は、ビット線３４ｂの同一層の論理回路領域にコンタクト層が形成されている点を除いて、第１の実施の形態と同様である。
以下、詳細に説明する。
【００９５】
論理回路領域には、コンタクト層間絶縁膜４と第１配線層（最下層配線層）との間に、コンタクト層が形成されている。コンタクト層は、コンタクト層間絶縁膜５中に埋設されたセルコンタクト１０ｄを有する。セルコンタクト１０ｄは、第１配線（配線８ａ）と、セルコンタクト１０ｂとを電気的に接続する。セルコンタクト１０ｂは、論理回路領域のトランジスタ（能動素子３ｂ）の拡散層に接続している。
【００９６】
一方、記憶回路領域には、コンタクト層と同一層に、ビット線３４ｂが形成されている。ビット線３４ｂは、Ｗを含む金属で構成されているのが好ましい。ビット線３４ｂの材料は、配線８ａ（たとえば、Ｃｕ配線）とは異なるものである。ビット線３４ｂの上面は、配線８ａの上面より低く形成されている。言い換えると、ビット線３４ｂの上端とキャップ膜６ａとは、互いに離間されており、その間にはコンタクト層間絶縁膜５ｂが配置されている。本実施の形態では、ビット線３４ｂは、例えば、エッチングにより加工されて形成され得るものである。
【００９７】
本実施の形態では、容量素子１９の下端とビット線３４ｂとの間の距離を、第１の実施の形態よりも確保することができるので、その間の寄生容量の増大を抑制することができる。
また、ゲート裏打ち配線３０は、ワード線（ゲート電極３２）と接しつつ、同層に形成されているので、ワード線の抵抗を低減させつつ、容量素子１９の上層の配線層の設計の自由度を高めることが可能となる。
【００９８】
なお、当然ながら、上述した複数の実施の形態は、その内容が相反しない範囲で組み合わせることができる。また、上述した実施の形態では、各部の構造などを具体的に説明したが、その構造などは本願発明を満足する範囲で各種に変更することができる。
【符号の説明】
【００９９】
１ 半導体基板
２ 素子分離膜
３ａ、３ｂ 能動素子
４ コンタクト層間絶縁膜
５、５ａ、５ｂ コンタクト層間絶縁膜
６ａ、６ｂ、６ｃ、６ｄ、６ｅ、６ｆ キャップ膜
７ａ、７ｂ、７ｃ、７ｄ、７ｅ 層間絶縁膜
８ａ、８ｂ、８ｃ、８ｄ、８ｅ 配線
１０ａ、１０ｂ、１０ｃ、１０ｄ セルコンタクト
１３、１３ａ、１３ｂ 容量コンタクト
１４ 下部電極
１５ 容量絶縁膜
１６ 上部電極
１７ バリアメタル膜
１８ 上部接続配線
１８ａ 引出配線部
１８ｂ 埋設電極
１９ 容量素子
２０ シリサイド層
３０ ゲート裏打ち配線
３１ ハードマスク
３２ ゲート電極
３４、３４ｂビット線
３５ 配線
３６ ビットコンタクト
４１ コンタクト孔
４２ 裏打ち配線溝
４３ コンタクト孔
４４ コンタクト孔
４５ ビットコンタクト孔
４６ ビット線溝
４７ 配線溝
４８ コンタクト孔
５０ 金属膜
５２ 金属膜
５４ フォトレジスト
５５ 孔
５６ 金属膜
５７ ビア孔
５８ フォトレジスト
５９ 孔
１００ 論理回路
１１０ 半導体基板
２００ 記憶回路
２０１ａ、２０１ｂ 固定電位を有する配線
２０２ グローバルビット配線
２０２ａ、２０２ｂ 信号配線
２０３ 電源・グラウンド配線
２１０ 容量素子
２２０ 周辺回路
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の分野において、半導体装置の微細化及び高速化が要求されている。微細化及び高速化を実現している半導体装置として、例えば、特許文献１に記載のものが挙げられる。
【０００３】
特許文献１に記載の半導体装置は、同一基板上に論理回路及び記憶回路が混載された混載回路を有する。論理回路を構成する多層配線層の同層に、記憶回路を構成する容量素子が埋設されている。容量素子の上には、上層配線層が形成されている。上層配線層の配線（第５層配線５５）が、ワード線裏打ち配線として利用されている（特許文献１の段落０１２３）。ワード線裏打ち配線は、ワード線の抵抗を低減するものである。
【０００４】
また、特許文献２には、容量素子の上層にビット線が配置されている半導体装置が記載されている。ビット線は、コンタクトを介して、トランジスタの拡散層と電気的に接続する。コンタクトは、容量素子同士の間に隣接して配置されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−５４９２０号公報
【特許文献２】特開２００９−１０５１４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１に記載の半導体装置の製造方法は、容量素子の上層の配線層をワード線裏打ち配線に利用するものである。このため、容量素子の上層の配線層の設計自由度は、上層配線をワード線裏打ち配線とするという前提条件が必須となるために、低下していた。
【課題を解決するための手段】
【０００７】
本発明によれば、
基板と、
前記基板上に設けられた層間絶縁層と、
前記基板に設けられており、前記層間絶縁層内に埋め込まれた第１トランジスタと、
前記層間絶縁層上に設けられた多層配線層と、
前記多層配線層内に設けられた容量素子と、
前記第１トランジスタを構成するゲート電極及び拡散層と、
前記ゲート電極の上面と接しており、前記ゲート電極と同一方向に延在しており、かつ前記層間絶縁層内に埋設された金属配線と、
前記第１トランジスタの拡散層に接続しており、前記層間絶縁層内に埋設された第１コンタクトと、を備え、
前記金属配線は、前記第１コンタクトと同じ材料で構成されている、
半導体装置が提供される。
【０００８】
金属配線は、ゲート電極の抵抗を低減するものである。金属配線は、容量素子の下層の層間絶縁層にされる。このため、容量素子の上層の配線層の設計は、金属配線の利用に限定されないので、自由度が高まるものである。
【０００９】
また、本発明によれば、
基板に、ゲート電極及び第１拡散層を備える第１トランジスタを形成する工程と、
前記第１トランジスタ上に層間絶縁層を形成する工程と、
前記ゲート電極上の前記層間絶縁層に、前記ゲート電極と同一方向に延在する配線溝を形成するとともに、前記第１拡散層上の前記層間絶縁層に、コンタクトを埋設するための第１コンタクト孔を形成する工程と、
前記配線溝及び第１コンタクト孔に同じ金属層を埋設する工程と、
前記第１層間絶縁層上に絶縁層を形成する工程と、
前記絶縁層内に、容量素子を埋設する工程と、を有する、
半導体装置の製造方法が提供される。
【発明の効果】
【００１０】
本発明によれば、容量素子上の配線層の設計自由度に優れた半導体装置が提供される。
【図面の簡単な説明】
【００１１】
【図１】第１の実施の形態における半導体装置を模式的に示す上面図である。
【図２】第１の実施の形態の記憶素子の周辺を模式的に示す上面図である。
【図３】図２のＡ−Ａ´線断面図である。
【図４】図２のＢ−Ｂ´線断面図である。
【図５】図２のＣ−Ｃ´線断面図である。
【図６】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図７】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図８】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図９】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１０】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１１】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１２】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１３】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１４】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１５】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１６】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１７】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１８】第２の実施の形態における半導体装置を模式的に示す断面図である。
【図１９】第３の実施の形態における半導体装置を模式的に示す断面図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１３】
（第１の実施の形態）
第１の実施の形態の半導体装置について説明する。
図１及び図２は、第１の実施の形態における半導体装置を模式的に示す上面図である。図３〜図５は、図２に示されたＡ−Ａ´線断面図、Ｂ−Ｂ´線断面図、及びＣ−Ｃ´線断面図である。
【００１４】
本実施の形態の半導体装置は、基板、層間絶縁層、第１トランジスタ、多層配線層、容量素子、金属配線、及び第１コンタクトを備える。基板（半導体基板１）上には、層間絶縁層（コンタクト層間絶縁膜４、５）が設けられている。第１トランジスタ（能動素子３ａ）は、半導体基板１に設けられており、層間絶縁層内に埋め込されている。第１トランジスタは、少なくともゲート電極（ゲート電極３２）及び拡散層を有する。層間絶縁層上には、多層配線層が設けられている。容量素子１９は、多層配線内に設けられている。金属配線（ゲート裏打ち配線３０）は、ゲート電極３２の上面と接しており、ゲート電極３２と同一方向に延在しており、かつ層間絶縁層（コンタクト層間絶縁膜４）内に埋設されている。第１コンタクト（セルコンタクト１０ａ）は、第１トランジスタ（能動素子３ａ）の拡散層（図示せず）に接続しており、層間絶縁層（コンタクト層間絶縁膜４）内に埋設される。
本実施の形態において、金属配線（ゲート裏打ち配線３０）は、第１コンタクト（セルコンタクト１０ａ）と同じ材料で構成されている。
【００１５】
本実施の形態のゲート裏打ち配線３０は、容量素子１９の上層の配線層ではなく、容量素子１９の下層に形成される。このため、容量素子１９の上層の配線層の設計は、ゲート裏打ち配線３０の利用に限定されないので、自由度が高まる。また、ゲート裏打ち配線３０を形成することにより、ワード線（ゲート電極３２）の抵抗を低下させることが可能となる。
【００１６】
以下、本実施の形態の各構成について詳述する。
【００１７】
本実施の形態の半導体装置は、混載ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、または、汎用ＤＲＡＭのいずれにも適用できる。図１は、混載ＤＲＡＭの半導体装置を示す。この半導体装置は、記憶回路と論理回路とを同一基板上に備える。すなわち、図１に示すように、半導体基板１１０上に、容量素子２１０を含む記憶回路２００と半導体素子が形成される論理回路１００とが混載されている。論理回路１００は、記憶回路２００中の容量素子２１０の周辺回路２２０ではなく、記憶回路２００とは異なる領域に形成されたものである。たとえば、論理回路領域は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等の高速ロジック回路が形成された領域である。なお、汎用ＤＲＡＭは、記憶回路を有し、論理回路を有さないものである。
【００１８】
図２は、記憶回路２００のレイアウトの一例を示す。
記憶回路２００は、容量素子１９、ゲート電極３２、ビット線３４を含む。容量素子１９は、六角形の拡散層上に２つ形成される。容量素子１９は、容量コンタクト１３（容量素子接続コンタクト）を介して拡散層に接続される。ゲート電極３２は、複数の拡散層に亘って形成される。ビット線３４は、ゲート裏打ち配線３０とは略直交する方向に形成される。ビット線３４は、セルコンタクト１０ｃ（ビット線接続コンタクト）を介して拡散層に接続される。
【００１９】
図２において、Ａ−Ａ´線は、容量素子１９を横断しビット線３４を横断しない線である。Ｂ−Ｂ´線は、ビット線３４を横断する線である。Ｃ−Ｃ´線は、ゲート電極３２を横断し、ビット線３４を横断しない線である。
【００２０】
半導体基板１の表面には、素子分離膜２が形成されている。素子分離膜２は、記憶回路領域と論理回路領域とを区画する。記憶回路領域には記憶回路２００が形成される。論理回路領域には、論理回路１００が形成される。記憶回路２００は、能動素子３ａを有する。論理回路１００は、能動素子３ｂを有する。能動素子３ａ、３ｂは、たとえば、トランジスタである。素子分離膜２は、たとえば、シリコン酸化膜で構成される。
【００２１】
半導体基板１上にはコンタクト層間絶縁膜４が形成されている。コンタクト層間絶縁膜４には、能動素子３ａ、３ｂ、ゲート裏打ち配線３０、セルコンタクト１０ａ、１０ｂ、１０ｃ、ビットコンタクト３６が埋設されている。
【００２２】
トランジスタ（能動素子３ａ、３ｂ）は、基板の表層に形成された拡散層（ソースドレイン領域）、基板上に設けられたゲート絶縁膜、ゲート電極３２を有する。ゲート電極３２は、特に限定されないが、ポリシリコン電極、金属電極のいずれでもよい。ポリシリコン電極上には、たとえば、ＴｉＮなどの金属層が形成されていてもよい。また、ゲート電極は、一般にメタルゲートと呼称される、例えば、ニッケル、プラチナ、コバルト、ジルコニウム、タングステン、チタン、ハフニウム、タンタル、アルミ、ルテニウム、パラジウム、などの金属材料を含む材料により形成されていても良い。このように、金属電極及び金属層は、複数種の金属膜が積層されていてもよいが、単層の金属層で構成されていてもよい。本実施の形態では、拡散層の表層にシリサイド層２０が形成されていてもよい。
【００２３】
記憶回路領域に位置するゲート電極３２上には、ゲート裏打ち配線３０が形成されている。ゲート裏打ち配線３０は、ゲート電極３２とは異なる部材で構成されており、ゲート電極３２と同じ層間絶縁層（コンタクト層間絶縁膜４）内に埋設されている。ゲート裏打ち配線３０は、少なくとも同一トランジスタのソース・ドレイン拡散層に跨って形成されていることが好ましい。ゲート裏打ち配線３０の下面の全面又は一部がゲート電極３２の上面に接していてもよい。ゲート裏打ち配線３０の上面は、コンタクト層間絶縁膜４の上面と同一面を構成してもよい。
【００２４】
本実施の形態において、同一面とは、下記の測定方法で測定したとき、表面の平均高さに対する凹凸の高さのバラツキの最大値が好ましくは３０ｎｍ以下であり、より好ましくは２０ｎｍ以下であり、更に好ましくは１０ｎｍ以下である平面をいう。こうした測定方法としては、例えば、ＳＥＭ（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）やＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）を用いて上部接続配線１８の上面および配線８ｂの上面を含む断面画像を取得し、この断面画像から段差の高さのバラツキを測定する方法や、半導体装置の製造工程における検査工程に広く用いられている段差計により、平面方向の高さのプロファイルを測定する方法、等が挙げられる。
【００２５】
ゲート裏打ち配線３０は、能動素子３ａの拡散層に接続するセルコンタクト１０ａと同じ材料で構成されていることが好ましい。ゲート裏打ち配線３０は、たとえば、Ｗ、Ｃｕ、Ａｌなどのいずれかを含む金属材料で構成されていることが好ましく、Ｗを主成分として含む、又はＷからなる金属材料で構成されることが好ましい。本実施の形態において、同じ材料とは、同じ成分組成である、又は、主要な成分が同じであることを意味する。また、本実施の形態において、主成分として含むとは、たとえば、９０質量％以上含むことを意味する。
【００２６】
ゲート裏打ち配線３０がセルコンタクト１０ａと同じ材料で構成されるので、ゲート裏打ち配線３０とセルコンタクト１０ａとは同一工程で構成されることになる。このため、製造プロセスの簡略化を図ることが可能となる。また、ゲート裏打ち配線３０がＷを含む金属材料で構成されているので、ゲート裏打ち配線３０の金属成分が層間絶縁膜内に拡散することを抑制することができる。
【００２７】
また、ゲート裏打ち配線３０は、能動素子３ｂの拡散層に接続するセルコンタクト１０ｂと同じ材料で構成されていてもよい。能動素子３ｂ（第２トランジスタ）は、半導体基板１に設けられており、第１トランジスタ（能動素子３ａ）を含む記憶回路領域とは異なる領域である論理回路領域に位置する。能動素子３ａと第１配線とを第２コンタクト（セルコンタクト１０ｂ）が接続する。第１配線は、論理回路領域に位置する多層配線層のうち、最下層の配線層に位置する。本実施の形態では、ゲート裏打ち配線３０は、記憶回路２００領域のセルコンタクト１０ａと、論理回路１００領域のセルコンタクト１０ｂと同一層に形成されている。また、ゲート裏打ち配線３０は、セルコンタクト１０ａ、及びセルコンタクト１０ｂと同一材料で構成される。
【００２８】
また、ビットコンタクト３６は、素子分離膜２で離間される２つの拡散層に跨って形成されてもよい。ビットコンタクト３６は、素子搭載面に沿って一方向に延在していてもよい。
【００２９】
コンタクト層間絶縁膜４上には、コンタクト層間絶縁膜５、キャップ膜６ａ、層間絶縁膜７ａが形成される。これらの層に、配線８ａ、ビット線３４、配線３５及び容量コンタクト１３ａが埋設される。すなわち、最下層配線の配線８ａと同一層に、ビット線３４及び容量コンタクト１３ａが形成される。ビット線３４及び容量コンタクト１３ａは、記憶回路２００領域に位置する。配線８ａは、論理回路１００領域に位置する。なお、本実施の形態では、配線８ａ、ビット線３４及び容量コンタクト１３ａの側面及び底面に沿ってバリアメタル膜で構成され、その内部に金属膜が埋設されている。
【００３０】
また、コンタクト層間絶縁膜４、５のうち少なくとも１層は、シリコン酸化膜を用いてもよいが、シリコン酸化膜よりも低い比誘電率を有する絶縁膜であることが、より好ましい。こうした絶縁膜としては、例えば、シリコン酸化膜の酸素原子を弗素や炭素原子、及び炭化水素基に置換した、一般に低誘電率膜と呼称される絶縁膜か、あるいは、少なくともシリコン、酸素及び炭素を有し、更に絶縁膜中に直径数ナノメートル以下の微細な空孔を有する、いわゆる多孔質膜を用いても良い。これら絶縁膜の比誘電率としては、膜中に微細空孔を有さない絶縁膜の場合には、３．１以下であることが好ましく、更に好ましくは、膜中に微細空孔を有する絶縁膜の場合には、２．６以下であることが好ましい。かかる構造により、前記コンタクトの寄生容量を低減することができ、結果として、記憶回路及び論理回路の遅延を低減し、半導体素子の動作速度を向上させることができる。
【００３１】
ビット線３４は、セルコンタクト１０ｃ又はビットコンタクト３６を介して、能動素子３ａの拡散層に接続する。ビット線３４の上面は、配線８ａの上面と同一面を構成してもよい。また、ビット線３４は、配線８ａとは同一材料で構成されていることが好ましい。ビット線３４は、たとえば、Ｗ、Ｃｕ、Ａｌなどのいずれかを含む金属膜で構成されていることが好ましく、Ｃｕを主成分として含む、又はＣｕからなる金属膜で構成されることが好ましい。
【００３２】
ビット線３４が配線８ａと同一工程で構成されることにより、製造プロセスの簡略化を図ることが可能となる。また、ビット線３４及び配線８ａを、Ｃｕを含む金属膜で構成することにより、Ｗを使用した場合よりも、半導体装置の動作速度を向上させることができる。
【００３３】
また、本実施の形態において、ビット線３４を最下層配線（配線８ａ）と同一層に形成できる。このため、論理回路１００領域の配線８ａとセルコンタクト１０ｂとの間に、コンタクト層を形成することが不要となる。論理回路１００領域の層間方向において、コンタクト層が不要となる分、寄生抵抗が小さくなり、半導体装置の動作速度を高めることができる。したがって、本実施の形態の混載ＤＲＡＭは、ピュアロジック品と同一のデバイスパラメータを用いて設計され得る。
【００３４】
また、記憶回路２００領域の容量素子１９の下層に、論理回路１００の配線を利用して、ビット線３４を形成することができる。すなわち、ビット線３４は、配線８ａと同じ材料で構成されるか、又は、ビット線３４の上面と最下層配線（配線８ａ）の上面とを同一面に構成することができる。このため、配線８ａを平坦化して形成するときに、記憶回路領域の層間絶縁膜７ａの平坦性が向上する。したがって、記憶回路領域の層間絶縁膜７ａ上に位置する容量素子１９の高さのバラツキを抑制できるので、容量のバラツキを低減することが可能となる。
【００３５】
なお、容量コンタクト１３ｂは、ビット線３４及び配線８ａと同一材料で構成されていることが好ましい。
【００３６】
また、ゲート裏打ち配線３０には、セルアレイの外側に位置するワード線ドライバから信号が入力される。図２は、セルアレイ端の拡大図を示す。たとえば、図５に示すように、ゲート裏打ち配線３０は、論理回路１００に位置する能動素子３ｂと配線３５を介して電気的に接続される。配線３５は、ゲート裏打ち配線３０およびセルコンタクト１０ｂとは、ビアを介して接続する。配線３５は、配線８ａと同一工程で形成されることが好ましい。つまり、配線３５は、配線８ａと同一部材で構成され得る。
【００３７】
ビット線３４の上面上には、キャップ膜６ｂが形成される。キャップ膜６ｂは、金属拡散防止膜を有してもよい。これにより、ビット線３４がＣｕを含む金属材料で構成される場合であっても、キャップ膜６ｂは、層間絶縁層内へのＣｕの拡散を防止することができる。
【００３８】
キャップ膜６ｂ上に、層間絶縁膜７ｂ、キャップ膜６ｃ、層間絶縁膜７ｃ、キャップ膜６ｄが形成される。これらの層には、容量素子１９、容量コンタクト１３、配線８ｂ、８ｃが形成される。
【００３９】
容量素子１９は、下部電極１４、容量絶縁膜１５、上部電極１６を含む。容量素子１９は、多層配線層内に形成された凹部（以下、容量素子埋設用凹部という）に埋め込まれている。本実施の形態では、容量素子１９は、２層の層間絶縁膜に亘って形成されているが、この態様に限定されず、３層以上に亘って形成されてもよい。
【００４０】
下部電極１４および上部電極１６は、容量絶縁膜１５を挟み込んで平行平板容量素子とするための電極として機能する。下部電極１４および上部電極１６の材料としては、例えば、チタン、タンタル等の高融点金属や、或いはそれらの窒化物等により形成することがより好ましく、容量絶縁膜１５の結晶性を向上させることができる材料を用いることが好ましい。
【００４１】
容量絶縁膜１５の材料としては、例えば、二酸化ジルコニウム（ＺｒＯ２）、ジルコニウムアルミネート（ＺｒＡｌＯｘ）、更には、前記二酸化ジルコニウムにＴｂ、Ｅｒ、Ｙｂ等のランタノイドを添加した膜等の、シリコン窒化膜よりも高い比誘電率を有することがより好ましい。容量絶縁膜１５の比誘電率を高くすることにより、容量素子１９の静電容量を増加させることができる。
【００４２】
容量素子埋設用凹部の底部及び側壁に沿って、下部電極１４、容量絶縁膜１５及び上部電極１６が積層されている。本実施の形態では、容量素子埋設用凹部のうち、下部電極１４、容量絶縁膜１５及び上部電極１６が埋設された残りの部分に、埋設電極１８ｂが埋設されている。埋設電極１８ｂの上に引出配線部１８ａが形成されている。また、引出配線部１８ａは、容量素子埋設用凹部の上端の外側に連続して延在している配線溝（以下、上部配線溝という）内に形成される。埋設電極１８ｂ及び引出配線部１８ａは、本実施の形態においては、埋設電極１８ｂと引出配線部１８ａとは同一の材料かつ、同一工程で構成されている。
【００４３】
また、容量素子１９と能動素子３ａとは容量コンタクト１３で接続される。容量コンタクト１３は、セルコンタクト１０ａ、容量コンタクト１３ａ、及び容量コンタクト１３ｂ、を含む。すなわち、容量コンタクト１３は、層間方向に配列された、少なくとも３以上のコンタクトを有する。３つのコンタクトのうち、少なくとも中間のコンタクトは、端部のコンタクトと異なる材料で構成されてもよい。たとえば、中間のコンタクトは、Ｃｕを含む金属で構成され、端部のコンタクトは、Ｗを含む金属で構成される。容量コンタクト１３ａは、セルコンタクト１０ａを介して能動素子３ａの拡散層に接続する。容量コンタクト１３ｂは、下部電極１４と容量コンタクト１３ａとを電気的に接続する。
【００４４】
また、容量素子１９の下端部は、容量コンタクト１３ｂを覆うように構成されている。容量コンタクト１３ｂは、容量素子１９の下端と同じ層間絶縁膜７ｂに位置している上端部を有する。すなわち、容量素子１９の下部電極１４は、容量コンタクト１３ｂの上面及び側壁の少なくとも上部を覆うものである。言い換えると、容量コンタクト１３ｂは、キャップ膜６ｂの上面から上方に向かって突出する突出部と、該突出部と容量コンタクト１３ａとを接続するビア部とを有する。本実施の形態では、たとえば、容量コンタクト１３ｂの突出部の表面全体が下部電極１４のみに覆われている。
【００４５】
本実施の形態では、下部電極１４が容量コンタクト１３ｂの突出部を覆うようにすることにより、容量素子１９の電極面積を増加させて、静電容量を向上させることが可能となる。
【００４６】
なお、本実施の形態では、上部電極１６と埋設電極１８ｂとの間に、ハードマスク３１及びバリアメタル膜１７が形成されていてもよい。また、互いに隣接する容量素子１９は、容量絶縁膜１５、及び上部電極１６を共通化してもよい。すなわち、隣接する容量素子埋設用凹部の内壁及び上部配線溝に亘って、連続して容量絶縁膜１５及び上部電極１６が形成されてもよい。また、容量素子１９の側壁上には、層間絶縁膜との間に側壁保護層が形成されていてもよい。側壁保護層は、層間絶縁膜よりも緻密な膜である。このため、隣接した容量素子１９の下部電極１４間のリーク電流の低減や、長期絶縁信頼性の向上という効果が得られる。
【００４７】
なお、層間絶縁層の材料は、シリコン酸化膜や、シリコン酸化膜に弗素や炭素等を含有させた、一般に低誘電率の絶縁膜であっても良いし、絶縁膜内に微細な空孔を形成した、いわゆる多孔質膜であっても良い。本実施の形態では、配線が埋設された層間絶縁膜７ａ〜７ｅは、低誘電率膜であることが好ましい。なお、層間絶縁層としては、Ｓｉを含み、Ｃ、Ｏ、Ｈの中から少なくとも１つ以上の元素を含有する絶縁性材料や、これらの構成元素を用いてかつ膜内に空孔を含有する材料を用いる。ここで用いる絶縁性材料には、あとで形成する容量素子形成工程中の金属電極や容量絶縁膜の成膜で用いる気相原料が膜中に浸透しないよう、空孔サイズが小さいことが望まれる。気相原料の多くが０．５〜１ｎｍのサイズであることに鑑み、空孔サイズは１ｎｍ以下である必要があり、望ましくは０．５ｎｍ以下がよい。論理回路１００、記憶回路２００に限らず、配線間の寄生容量を低減するためには、層間絶縁層の比誘電率は、シリコン酸化膜よりも低いことがより好ましい。これにより、配線間の寄生容量を低減し、回路動作の遅延を低減することができる。また、層間絶縁層のうち容量素子１９と同一層の層間絶縁層のすべてが、低誘電率膜で構成されることが好ましい。たとえば、容量素子１９と同一層である複数の配線層のすべての絶縁層が、シリコン酸化膜よりも低い比誘電率を有する絶縁層であることがこのましい。これにより、配線間やコンタクト間の寄生容量を低減させることができ、半導体装置の動作速度を高めることができる。
【００４８】
キャップ層は、シリコン、炭素、窒素、からなる絶縁膜か、或いはそれらを有する膜の積層構造からなる、金属に対して拡散耐性を有する膜（金属拡散防止膜）であることがより好ましい。キャップ層の一例は、ＳｉＣ膜又はＳｉＯＮ膜、及びＳｉＣＮ膜、或いはそれらの積層膜等である。
【００４９】
配線８ａ〜８ｃは、半導体装置の多層配線の形成方法として通常用いられる、デュアルダマシン法により形成されることがより好ましい。これにより、配線の製造コストを低減し、配線と、異層に存在する配線との間を接続するビア抵抗を低減することができる。なお、図３に示す配線８ｂ、８ｃにおいては、各々の下層の配線８ａ、８ｂに対して接続するためのビアも含めて、配線として符号付けを行っている。すなわち、本実施の形態においては、特に明示しない限りは、ダマシン方法で形成された配線にはビアを含む。そして、各配線８ａ〜８ｃの周囲には、バリアメタル膜が形成されている。本実施の形態では、すべての配線がデュアルダマシン構造を有していることが好ましい。バリアメタル膜は、たとえば、チタン、タンタル、ルテニウムや、或いはそれらの窒化物、更にはそれらの積層膜等である。
【００５０】
また、キャップ膜６ｄ上に、層間絶縁膜７ｄ、キャップ膜６ｅ、層間絶縁膜７ｅ、キャップ膜６ｆが形成される。これらの層には、固定電位を有する配線２０１ａ、２０１ｂ、信号配線２０２ａ、２０２ｂなどのグローバルビット配線２０２、電源・グラウンド配線２０３、及び配線８ｄ、８ｅが形成される。本実施の形態では、容量素子１９の上層の配線層は、ゲート裏打ち配線以外の、グローバルビット配線２０２などの機能配線に利用され得る。
【００５１】
以下、第１の実施の形態の作用効果について説明する。
第１の実施の形態では、論理回路領域において、最下層配線とセルコンタクト１０ｂとを接続するコンタクト層が不要となる。この場合、論理回路領域の多層配線層は一段下がることになるので、記憶回路領域の設計において、配線層一層分のリソースが不足することになる。
【００５２】
これに対して、本実施の形態では、ゲート電極上にゲート裏打ち配線を形成することができる。このため、容量素子の上層の設計自由度を配線層一層分増加させることができる。すなわち、容量素子の上層配線層を、ゲート裏打ち配線以外に利用できる。言い換えると、従来裏打ち配線として用いていた金属配線層を、記憶回路を構成する配線として使用することができる。
【００５３】
したがって、本実施の形態では、不足した配線層のリソースを、ゲート裏打ち配線の配置位置を制御することにより、補完することが可能となる。ゆえに、本実施の形態では、コンタクト層が無い論理回路の設計を、配線層を増加させずに、そのまま利用することが可能となる。
【００５４】
また、本実施の形態では、ゲート裏打ち配線を、容量素子の上層ではなく、下層に形成することができる。このため、容量素子の下層から上層に亘って、ゲート裏打ち配線とゲート電極とを接続するコンタクトが不要となる。さらに、本実施の形態では、ビット線も、容量素子の下層に形成されている。したがって、記憶回路領域において、容量素子同士の間にコンタクトを形成することが不要となるので、容量素子の間を狭くすることができる。これにより、容量素子の配置密度を高めることができる。
【００５５】
次いで、第１の実施の形態の半導体装置の製造方法について、説明する。
図６〜図１７は、第１の実施の形態の半導体装置の製造方法の工程手順を示す図である。図６〜図１７において、ＷＬはワード線の長手方向の断面部分を示し、ＢＬはビット線の長手方向の断面部分を示す。これらの図は、説明しやすいように、１つの図面中に、多方向の断面図が含まれているものである。
【００５６】
本実施の形態の半導体装置の製造方法は、以下の工程を含む。まず、基板（半導体基板１）に、ゲート電極３２及び第１拡散層を備える第１トランジスタ（能動素子３ａ）を形成する。続いて、能動素子３ａ上に層間絶縁層（コンタクト層間絶縁膜４）を形成する。続いて、ゲート電極３２上のコンタクト層間絶縁膜４に、ゲート電極３２と同一方向に延在する配線溝（裏打ち配線溝４２）を形成するとともに、第１拡散層上のコンタクト層間絶縁膜４に、コンタクトを埋設するための第１コンタクト孔（コンタクト孔４４）を形成する。裏打ち配線溝４２及びコンタクト孔４４に同じ金属層（ゲート裏打ち配線３０、及びセルコンタクト１０ａ）を埋設する。コンタクト層間絶縁膜４上に絶縁層（層間絶縁膜７ｂ、７ｃ）を形成する。絶縁層内に、容量素子１９を埋設する。
以下、詳細に説明する。
【００５７】
まず、図６に示すように、半導体基板１の表面に素子分離膜２を形成する。素子分離膜２で区画された素子領域に能動素子３ａ、３ｂ等のトランジスタを形成する。トランジスタはゲート電極と拡散層を有する。ゲート電極は、通常用いられるポリシリコン電極や部分的に金属シリサイド化されたポリシリコン電極を用いても良いし、メタルゲート電極を用いても良い。メタルゲート電極の形成方法として、ゲートファースト方式やゲートラスト方式等がある。また、拡散層上にシリサイド層２０が形成されていてもよい。シリサイド層２０には、例えば、コバルト、ニッケル、プラチナなどの金属とシリコンとの合金が形成されている。
【００５８】
能動素子３ａ、３ｂの上にコンタクト層間絶縁膜４を形成する。コンタクト層間絶縁膜４を選択的に除去することにより、複数の開口部を形成する。たとえば、コンタクト層間絶縁膜４上にフォトレジストを塗布法等により形成し、所望のパターンをフォトリソグラフィ法により転写して、フォトレジストに開口部を形成する。フォトレジストをマスクとして、反応性イオンエッチング等の方法により、コンタクト層間絶縁膜４に開口部を形成する。その後、フォトレジストを除去する。
ここで、コンタクト層間絶縁膜４に開口部を形成する方法の詳細を説明する。
【００５９】
本実施の形態では、同一層のフォトレジストに複数の開口部を形成する手法として、たとえば、ダブルパターニング方法を使用することができる。ダブルパターニング方法の一例を説明する。まず、１回目の露光により、トランジスタの拡散層上のフォトレジストにコンタクト孔のパターンを形成する。２回目の露光により、ゲート電極３２上のフォトレジストに裏打ち配線溝のパターンを形成する。
【００６０】
順番を分けてパターニングすることにより、コンタクト孔４４と裏打ち配線溝４２との距離が短い場合でも、露光光が干渉して解像度が低下することを抑制することができる。すなわち、ダブルパターニング方法により、互いに隣接したコンタクト孔４４及び裏打ち配線溝４２のパターンが精度良く得られる。なお、裏打ち配線溝４２のパターン形成の順番が先でもよい。
【００６１】
ダブルパターニング方法の露光には、たとえば、液浸ＡｒＦ（弗化アルゴンレーザー）露光や、ＥＵＶ（Ｅｘｔｒｅｍｅ Ｕｌｔｒａ Ｖｉｏｌｅｔ）露光、ＥＢ（Ｅｌｅｃｔｒｏｎ Ｂｅａｍ）露光等が用いられる。本実施の形態では、露光の波長を短くし、さらに、隣接するパターンの露光順番を異ならせることにより、コンタクト孔４４と裏打ち配線溝４２との距離を短くすることができる。
【００６２】
ダブルパターニング方法により得られたマスクを用いて、エッチングなどにより、コンタクト層間絶縁膜４に複数の開口部を形成する。すなわち、コンタクト層間絶縁膜４に、裏打ち配線溝４２、コンタクト孔４１、４３、４４、及びビットコンタクト孔４５が形成される。その後、フォトレジストを除去する。
【００６３】
記憶回路領域に位置するコンタクト孔４４、４３は、論理回路領域に位置するコンタクト孔４１（コンタクトを埋設するための第２コンタクト孔）と同時に形成されてもよい。コンタクト孔４１は、第２トランジスタ（能動素子３ｂ）の第２拡散層上の層間絶縁層に形成される。また、これらのコンタクト孔４１、４３、４４と同時に、ビットコンタクト孔４５が形成されてもよい。
【００６４】
続いて、図７に示すように、コンタクト層間絶縁膜４上に金属膜５０を堆積する。これにより、コンタクト層間絶縁膜４に形成された複数の開口部に同一の金属膜が埋設される。たとえば、記憶回路領域に位置するコンタクト孔４４と裏打ち配線溝４２とが同一の金属膜で埋設される。また、論理回路領域に位置するコンタクト孔４１と裏打ち配線溝４２とが同一の金属膜で埋設される。金属膜５０の形成方法としては、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、スパッタリング法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等、通常半導体装置の形成に用いられる手法が用いられる。本実施の形態では、金属膜５０としてＷを用いる場合を説明する。
【００６５】
続いて、図８に示すように、余剰の金属膜５０をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により除去する。これにより、コンタクト層間絶縁膜４に、セルコンタクト１０ａ、１０ｂ、ゲート裏打ち配線３０、ビットコンタクト３６が同時に形成される。
【００６６】
続いて、図９に示すように、コンタクト層間絶縁膜４上に、コンタクト層間絶縁膜５、キャップ膜６ａ、及び層間絶縁膜７ａを形成する。
【００６７】
続いて、図１０に示すように、これらの層に、フォトリソグラフィ法及びエッチングを用いて、ビット線溝４６、配線溝４７、及びコンタクト孔４８が形成される。これらの開口部に対応するフォトレジストのパターンの形成には、一括露光方法を用いてもよいが、前述のダブルパターニング方法を用いてもよい。一括露光方法には、たとえば、ＡｒＦ露光を用いることができる。また、ダブルパターニング方法には、液浸ＡｒＦ露光を含むＡｒＦ露光、ＥＵＶ露光、ＥＢ露光などが用いられる。
【００６８】
ビット線溝４６の底面に、ビットコンタクト３６の上面、及びセルコンタクト１０ｃの上面が露出されている。配線溝４７の底面に、セルコンタクト１０ｂの上面が露出される。コンタクト孔４８の底面に、セルコンタクト１０ａの上面が露出される。これらのビット線溝４６、配線溝４７、コンタクト孔４８は、同時に形成されてもよいが、異なるタイミングで形成されてもよい。
【００６９】
続いて、図１１に示すように、これらの開口部にバリアメタル膜及び金属膜５２を堆積する。続いて、図１２に示すように、余剰の金属膜をＣＭＰにより除去する。これにより、ビット線３４、配線８ａ、及び容量コンタクト１３ａが形成される。以上のようにして、配線８ａと同一工程でビット線３４又は、容量コンタクト１３ａが形成される。なお、本実施の形態では、金属膜５２がＣｕである場合について説明する。
【００７０】
本実施の形態では、論理回路の配線を利用して、記憶回路領域にビット線３４を形成することができる。このため、記憶回路領域には、配線と同じ高さのビット線３４が形成されることになる。これにより、配線形成にＣＭＰを実施したとしても、ビット線３４の周辺の層間絶縁膜７ａの平坦性を確保することが可能となる。
【００７１】
続いて、図１３に示すように、層間絶縁膜７ａ上にキャップ膜６ｂを形成する。キャップ膜６ｂにより、ビット線３４、配線８ａ、及び容量コンタクト１３ａの上面が覆われる。
【００７２】
続いて、図１４に示すように、キャップ膜６ｂ上にフォトレジスト５４を形成する。フォトレジスト５４に孔５５を形成する。
【００７３】
続いて、図１５に示すように、エッチング等により、ビア孔５７を形成する。フォトレジスト５４を除去した後、キャップ膜６ａ上に金属膜５６を形成する。金属膜５６はビア孔５７に埋設される。本実施の形態では、金属膜５６として、たとえば、Ｗを用いた例を説明する。金属膜５６は、たとえば、ＣＶＤ法により堆積される。
【００７４】
続いて、図１６に示すように、フォトリソグラフィ法、反応性イオンエッチング法等により、容量コンタクト１３ｂの先端に突出部を形成する。以後の工程で形成される容量素子１９の直下の位置に、容量コンタクト１３の突出部が形成されることが好ましい。
【００７５】
以後の配線及び容量素子の形成工程は、たとえば、特開２０１１−５４９２０号公報に記載の手法に沿って行うことができる。
すなわち、引き続いて、キャップ膜６ｂ上に層間絶縁膜７ｂを形成する。層間絶縁膜７ｂに、通常用いられるダマシン法により、配線８ｂを形成する。
【００７６】
本実施の形態では、記憶回路領域のキャップ膜６ｂ上には容量コンタクト１３の突出部が配列されている。突出部の高さ分だけ、層間絶縁膜７ｂが盛り上がることになる。このため、配線８ｂの形成過程において、層間絶縁膜７ｂがＣＭＰされるとき、記憶回路領域の層間絶縁膜７ｂは平坦性が低下することが抑制される。これにより、容量のバラツキが抑制され得る。
【００７７】
引き続き、少なくとも配線８ｂの上面を覆うようにキャップ膜６ｃを堆積する。キャップ膜６ｃ上に層間絶縁膜７ｃを堆積させる。層間絶縁膜７ｃ上に、ハードマスクとなる絶縁膜を堆積する。ハードマスクは、層間絶縁膜７ｂ、７ｃを加工する際、層間絶縁膜７ｂ、７ｃに対して高い選択比を有する絶縁膜が好ましく、例えば、シリコン酸化膜が好ましい。ハードマスク上に、フォトレジストを堆積する。フォトレジストに、フォトリソグラフィ法等の方法により、上部接続配線溝のパターンを形成する。フォトレジストは単一層のフォトレジスト、平坦化有機膜、シリコン酸化膜、反射防止膜、感光性レジスト等の多層フォトレジスト層のいずれかを用いても良い。
【００７８】
次いで、フォトレジストをマスクとして、層間絶縁膜７ｃに、上部接続配線溝を形成する。例えば、反応性イオンエッチング等の微細加工方法を用いることができる。エッチング条件（選択比など）を適切に調節することにより、上部接続配線溝の高さを制御することができる。その後、フォトレジストを除去する。
【００７９】
続いて、上部接続配線溝内の層間絶縁膜７ｃ上及びハードマスク上に、多層レジスト層を形成する。多層レジスト層に、フォトリソグラフィ法等の方法により、容量素子埋設用凹部のパターンを形成する。
【００８０】
続いて、多層レジスト層をマスクとして、反応性イオンエッチング等の微細加工方法により、層間絶縁膜７ｂ、キャップ膜６ｃ、層間絶縁膜７ｃ内に、容量素子埋設用凹部を形成する。多層レジスト層は、容量素子埋設用凹部の加工中にアッシングを行って除去する。本実施の形態では、容量素子埋設用凹部の底部において、容量コンタクト１３ｂの突出部の少なくとも上面及び側壁が露出している。
【００８１】
なお、本実施の形態では、上部接続配線溝を後に容量素子埋設用凹部を形成したが、上部接続配線溝を形成する前に容量素子埋設用凹部を形成してもよい。
【００８２】
続いて、少なくとも上部接続配線溝及び容量素子埋設用凹部の底部上及び側壁上に、下部電極１４を堆積する。下部電極１４を形成する方法としては、ＣＶＤ法、スパッタリング法、ＡＬＤ法等、通常半導体装置の形成に用いられる手法を用いれば良い。引き続き、塗布法等により、フォトレジストを、容量素子埋設用凹部内に埋設する。フォトレジストは、容量素子埋設用凹部内にのみ残存し、かつ、容量素子埋設用凹部の上端に達していない高さで形成されていることが好ましく、必要であれば、フォトレジストに対して露光・現像処理を行うことで、不要なフォトレジストを除去しておいても良い。この後、下部電極１４を、例えば反応性イオンエッチング法等の方法により、エッチバックする。これにより、容量素子埋設用凹部の上端部に達しない下部電極１４を形成することができる。その後、フォトレジストを除去する。
【００８３】
続いて、下部電極１４の上に、容量絶縁膜１５及び上部電極１６を堆積する。容量絶縁膜１５及び上部電極１６は、少なくとも容量素子埋設用凹部の底面上、側壁上および上部接続配線溝の底面上、側壁上に形成される。容量絶縁膜１５を形成する方法としては、ＣＶＤ法、スパッタリング法、ＡＬＤ法等、通常半導体装置の形成に用いられる手法を用いることができる。また、容量素子の静電容量を向上させるために、数ｎｍの薄膜を均一性良く堆積することができるＡＬＤ法がより好ましい。なお、容量絶縁膜１５を堆積した後、結晶性を向上させるための焼結工程を行っても良い。
【００８４】
次いで、例えば塗布法により、フォトレジストを、容量素子埋設用凹部の内部及び上部接続配線溝の内部に形成する。レジストは、論理回路領域に残存したハードマスク上部に残存しないように形成する。必要であれば、フォトレジストに対して露光・現像処理を行うか、あるいは、全面エッチバックを行うことで、論理回路領域に形成された不要なフォトレジストを除去しておく。
【００８５】
次いで、上部電極１６及び容量絶縁膜１５を、反応性イオンエッチング等の方法により、エッチバックする。これにより、ハードマスク上の上部電極１６及び容量絶縁膜１５を除去できる。続いて、フォトレジストを、アッシング等により除去する。
【００８６】
次いで、導電性を有するハードマスク３１を、容量素子埋設用凹部の底面上、側壁上および上部接続配線溝の底面上、側壁上に堆積する。ハードマスク３１には、例えば、チタン及びチタンの窒化物、タンタル及びタンタルの窒化物、ルテニウム等の、高融点金属及びそれらの窒化物、或いはそれらの積層構造体を用いても良い。ハードマスク３１を形成する方法としては、ＣＶＤ法、スパッタリング法、ＡＬＤ法等、通常半導体装置の形成に用いられる手法を用いれば良い。ハードマスク３１の厚さとしては、後に行う論理回路配線加工を行うのに十分な厚さを有していることが好ましい。ただし、ハードマスク３１は、容量素子１９の上部電極として残存することがあるため、低い電気抵抗を有することが好ましい。すなわち、容量素子埋設用凹部内部に残存したハードマスク３１は上部電極として機能する。従って、ハードマスク３１の厚さは、後述する論理回路配線加工後に消失する程度の厚さに設定しても良い。すなわち、ハードマスク３１の材料は、上部電極１６と同種の材料を用いることができる。ハードマスク３１と上部電極１６とは、同種の材料で形成されても、異なる材料で形成されてもよいが、同一の材料であることがより好ましい。
【００８７】
次いで、論理回路領域に配線８ｃを埋設するための配線溝を形成する。なお、配線形成工程において、その開口部を形成した後、反応性イオンエッチング等によりハードマスク３１を除去しても良い。この方法を用いることにより、容量素子１９内に残存するハードマスク３１の厚さを薄くして、容量素子の上部電極の抵抗値を低くすることができる。
【００８８】
次に、容量素子埋設用凹部、上部接続配線溝及び配線溝にバリアメタル膜１７及び導電膜を埋設する。導電膜は、Ｃｕ、Ｗ、Ａｌを含む金属で構成されてもよいが、このなかでも、Ｃｕを含む材料で構成されることが好ましい。次いで、ＣＭＰ法などの方法により、導電膜、バリアメタル膜、ハードマスクを除去する。これにより、容量素子１９、上部接続配線１８、及び配線８ｃが形成される。上部接続配線１８と配線８ｃとは同一工程で形成されることが好ましいが、別工程で形成されてもよい。すなわち、上部接続配線１８は、配線８ｃの金属膜と同一の材料で構成されてもよいが、異なる材料で構成されてもよい。なお、本実施の形態では、容量素子埋設用凹部形成後に、配線溝を形成したが、この順番に限定されずに、配線溝に金属膜を埋設した後に、容量素子埋設用凹部を形成してもよい。
【００８９】
次いで、図１７に示すように、上部接続配線１８の上面上及び配線８ｃの上面上にキャップ膜６ｄを形成する。この後、キャップ膜６ｄ上に、層間絶縁膜７ｄ、キャップ膜６ｅ、層間絶縁膜７ｅ、キャップ膜６ｆを形成する。また、各絶縁膜に、配線８ｄ、８ｅ、固定電位を有する配線２０１ａ、２０１ｂ、信号配線２０２ａ、２０２ｂ、及び電源・グラウンド配線２０３を形成する。
以上により、第１の実施の形態の半導体装置が得られる。
【００９０】
（第２の実施の形態）
次いで、第２の実施の形態の半導体装置について説明する。
図１８は、第２の実施の形態の半導体装置を模式的に示す断面図である。
第２の実施の形態は、容量素子１９の下端と、キャップ膜６ｂとの間に層間絶縁膜７ｂが形成されている点を除いて、第１の実施の形態と同様である。
以下、詳細に説明する。
【００９１】
容量素子１９の下端は、少なくとも容量コンタクト１３の上面に接していることが好ましい。たとえば、容量素子１９の下端は、同一層に位置する配線８ｃのうち配線部分の下端と同じ位置としてもよい。言い換えると、容量素子埋設用凹部の底面は、同一層の配線層の配線溝の底面と同一面を構成してもよい。また、容量素子埋設用凹部の底面の周囲にストッパ膜が形成されていてもよい。これらにより、容量素子埋設用凹部の底部の位置の制御が容易となる。
【００９２】
第２の実施の形態では、容量素子１９の下端とビット線３４との間の距離を、容量素子１９の下端がキャップ膜６ｂに接している場合と比較して、増加させることが可能となる。これにより、容量素子１９とビット線３４との間の寄生容量の増加を抑制することができる。
【００９３】
第２の実施の形態の半導体装置の製造方法は、以下の工程を有する点が、第１の実施の形態と異なる。すなわち、まず、層間絶縁層（コンタクト層間絶縁膜４）上にキャップ層（キャップ膜６ａ）を形成する。次いで、キャップ膜６ａ上に絶縁層（層間絶縁膜７ｂ）を形成する。次いで、層間絶縁膜７ｂに、キャップ膜６ａに到達しない凹部（容量素子埋設用凹部）を形成する。この後、当該凹部に容量素子１９を埋設する。
【００９４】
凹部の形成工程において、容量素子埋設用凹部の底部には、少なくとも容量コンタクト１３ｂの上面が露出している。一方、容量素子埋設用凹部の底部には、層間絶縁膜７ｂの下地層が露出していない。下地層は、たとえば、キャップ膜６ａである。容量素子埋設用凹部の深さは、エッチング条件や、層間絶縁膜７ｂの中間にストッパ膜を形成することにより制御することができる。
（第３の実施の形態）
次いで、第３の実施の形態の半導体装置について説明する。
図１９は、第３の実施の形態の半導体装置を模式的に示す断面図である。
第３の実施の形態は、ビット線３４ｂの同一層の論理回路領域にコンタクト層が形成されている点を除いて、第１の実施の形態と同様である。
以下、詳細に説明する。
【００９５】
論理回路領域には、コンタクト層間絶縁膜４と第１配線層（最下層配線層）との間に、コンタクト層が形成されている。コンタクト層は、コンタクト層間絶縁膜５中に埋設されたセルコンタクト１０ｄを有する。セルコンタクト１０ｄは、第１配線（配線８ａ）と、セルコンタクト１０ｂとを電気的に接続する。セルコンタクト１０ｂは、論理回路領域のトランジスタ（能動素子３ｂ）の拡散層に接続している。
【００９６】
一方、記憶回路領域には、コンタクト層と同一層に、ビット線３４ｂが形成されている。ビット線３４ｂは、Ｗを含む金属で構成されているのが好ましい。ビット線３４ｂの材料は、配線８ａ（たとえば、Ｃｕ配線）とは異なるものである。ビット線３４ｂの上面は、配線８ａの上面より低く形成されている。言い換えると、ビット線３４ｂの上端とキャップ膜６ａとは、互いに離間されており、その間にはコンタクト層間絶縁膜５ｂが配置されている。本実施の形態では、ビット線３４ｂは、例えば、エッチングにより加工されて形成され得るものである。
【００９７】
本実施の形態では、容量素子１９の下端とビット線３４ｂとの間の距離を、第１の実施の形態よりも確保することができるので、その間の寄生容量の増大を抑制することができる。
また、ゲート裏打ち配線３０は、ワード線（ゲート電極３２）と接しつつ、同層に形成されているので、ワード線の抵抗を低減させつつ、容量素子１９の上層の配線層の設計の自由度を高めることが可能となる。
【００９８】
なお、当然ながら、上述した複数の実施の形態は、その内容が相反しない範囲で組み合わせることができる。また、上述した実施の形態では、各部の構造などを具体的に説明したが、その構造などは本願発明を満足する範囲で各種に変更することができる。
【符号の説明】
【００９９】
１ 半導体基板
２ 素子分離膜
３ａ、３ｂ 能動素子
４ コンタクト層間絶縁膜
５、５ａ、５ｂ コンタクト層間絶縁膜
６ａ、６ｂ、６ｃ、６ｄ、６ｅ、６ｆ キャップ膜
７ａ、７ｂ、７ｃ、７ｄ、７ｅ 層間絶縁膜
８ａ、８ｂ、８ｃ、８ｄ、８ｅ 配線
１０ａ、１０ｂ、１０ｃ、１０ｄ セルコンタクト
１３、１３ａ、１３ｂ 容量コンタクト
１４ 下部電極
１５ 容量絶縁膜
１６ 上部電極
１７ バリアメタル膜
１８ 上部接続配線
１８ａ 引出配線部
１８ｂ 埋設電極
１９ 容量素子
２０ シリサイド層
３０ ゲート裏打ち配線
３１ ハードマスク
３２ ゲート電極
３４、３４ｂビット線
３５ 配線
３６ ビットコンタクト
４１ コンタクト孔
４２ 裏打ち配線溝
４３ コンタクト孔
４４ コンタクト孔
４５ ビットコンタクト孔
４６ ビット線溝
４７ 配線溝
４８ コンタクト孔
５０ 金属膜
５２ 金属膜
５４ フォトレジスト
５５ 孔
５６ 金属膜
５７ ビア孔
５８ フォトレジスト
５９ 孔
１００ 論理回路
１１０ 半導体基板
２００ 記憶回路
２０１ａ、２０１ｂ 固定電位を有する配線
２０２ グローバルビット配線
２０２ａ、２０２ｂ 信号配線
２０３ 電源・グラウンド配線
２１０ 容量素子
２２０ 周辺回路
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に設けられた層間絶縁層と、
前記基板に設けられており、前記層間絶縁層内に埋め込まれた第１トランジスタと、
前記層間絶縁層上に設けられた多層配線層と、
前記多層配線層内に設けられた容量素子と、
前記第１トランジスタを構成するゲート電極及び拡散層と、
前記ゲート電極の上面と接しており、前記ゲート電極と同一方向に延在しており、かつ前記層間絶縁層内に埋設された金属配線と、
前記第１トランジスタの拡散層に接続しており、前記層間絶縁層内に埋設された第１コンタクトと、を備え、
前記金属配線は、前記第１コンタクトと同じ材料で構成されている、
半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記基板に設けられており、前記第１トランジスタを含む記憶回路領域とは異なる領域である論理回路領域に位置する第２トランジスタと、
前記第２トランジスタと第１配線とを接続する第２コンタクトと、を備えており、
前記第１配線は、前記多層配線層のうち最下層の配線層に位置しており、
前記第２コンタクトは、前記金属配線と同じ材料で構成されている、
半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記金属配線は、Ｗを含む材料で構成されている、半導体装置。
【請求項４】
請求項２に記載の半導体装置において、
前記記憶回路領域に位置し、前記第１配線と同一層に設けられており、前記第１トランジスタの前記拡散層に接続するビット線を備える、半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記ビット線は、前記第１配線と同じ材料で構成されている、半導体装置。
【請求項６】
請求項１から５のいずれか１項に記載の半導体装置において、
前記第１トランジスタと前記容量素子とを接続する容量コンタクトを備えており、
前記容量素子の下部電極は、前記容量コンタクトの上面及び側壁の少なくとも上部を覆う半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記容量コンタクトは、層間方向に配列された、少なくとも３つ以上のコンタクトを有する、半導体装置。
【請求項８】
基板に、ゲート電極及び第１拡散層を備える第１トランジスタを形成する工程と、
前記第１トランジスタ上に層間絶縁層を形成する工程と、
前記ゲート電極上の前記層間絶縁層に、前記ゲート電極と同一方向に延在する配線溝を形成するとともに、前記第１拡散層上の前記層間絶縁層に、コンタクトを埋設するための第１コンタクト孔を形成する工程と、
前記配線溝及び第１コンタクト孔に同じ金属層を埋設する工程と、
前記層間絶縁層上に絶縁層を形成する工程と、
前記絶縁層内に、容量素子を埋設する工程と、を有する、
半導体装置の製造方法。
【請求項９】
請求項８に記載の半導体装置の製造方法において、
前記第１トランジスタを含む記憶回路領域とは異なる領域である論理回路領域に位置する前記基板に、第２拡散層を備える第２トランジスタを形成する工程と、
前記第２トランジスタ上に前記層間絶縁層を形成する工程と、
前記第２拡散層上の前記層間絶縁層にコンタクトを埋設するための第２コンタクト孔を形成する工程と、
前記第２コンタクト孔及び前記配線溝に同じ金属層を埋設する工程と、を有する、
半導体装置の製造方法。
【請求項１０】
請求項９に記載の半導体装置の製造方法において、
前記層間絶縁層上に、前記絶縁層の最下層に位置する第１絶縁層を形成する工程と、
前記第１絶縁層に、前記配線溝内の金属層に達するビット線用配線溝を形成するとともに、前記第２コンタクト孔内の金属層に達する第１配線溝を形成する工程と、
前記ビット線用配線溝及び前記第１配線溝に同じ金属層を埋設する工程と、
前記第１絶縁層上の第２絶縁層内に、前記容量素子を埋設する工程と、を有する半導体装置の製造方法。
【請求項１１】
請求項８から１０のいずれか１項に記載の半導体装置の製造方法において、
前記層間絶縁層上にキャップ層を形成する工程と、
前記キャップ層上に前記絶縁層を形成する工程と、
前記絶縁層に、前記キャップ層に到達しない凹部を形成する工程と、
前記凹部に前記容量素子を埋設する工程と、を有する、半導体装置の製造方法。
【請求項１】
基板と、
前記基板上に設けられた層間絶縁層と、
前記基板に設けられており、前記層間絶縁層内に埋め込まれた第１トランジスタと、
前記層間絶縁層上に設けられた多層配線層と、
前記多層配線層内に設けられた容量素子と、
前記第１トランジスタを構成するゲート電極及び拡散層と、
前記ゲート電極の上面と接しており、前記ゲート電極と同一方向に延在しており、かつ前記層間絶縁層内に埋設された金属配線と、
前記第１トランジスタの拡散層に接続しており、前記層間絶縁層内に埋設された第１コンタクトと、を備え、
前記金属配線は、前記第１コンタクトと同じ材料で構成されている、
半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記基板に設けられており、前記第１トランジスタを含む記憶回路領域とは異なる領域である論理回路領域に位置する第２トランジスタと、
前記第２トランジスタと第１配線とを接続する第２コンタクトと、を備えており、
前記第１配線は、前記多層配線層のうち最下層の配線層に位置しており、
前記第２コンタクトは、前記金属配線と同じ材料で構成されている、
半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記金属配線は、Ｗを含む材料で構成されている、半導体装置。
【請求項４】
請求項２に記載の半導体装置において、
前記記憶回路領域に位置し、前記第１配線と同一層に設けられており、前記第１トランジスタの前記拡散層に接続するビット線を備える、半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記ビット線は、前記第１配線と同じ材料で構成されている、半導体装置。
【請求項６】
請求項１から５のいずれか１項に記載の半導体装置において、
前記第１トランジスタと前記容量素子とを接続する容量コンタクトを備えており、
前記容量素子の下部電極は、前記容量コンタクトの上面及び側壁の少なくとも上部を覆う半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記容量コンタクトは、層間方向に配列された、少なくとも３つ以上のコンタクトを有する、半導体装置。
【請求項８】
基板に、ゲート電極及び第１拡散層を備える第１トランジスタを形成する工程と、
前記第１トランジスタ上に層間絶縁層を形成する工程と、
前記ゲート電極上の前記層間絶縁層に、前記ゲート電極と同一方向に延在する配線溝を形成するとともに、前記第１拡散層上の前記層間絶縁層に、コンタクトを埋設するための第１コンタクト孔を形成する工程と、
前記配線溝及び第１コンタクト孔に同じ金属層を埋設する工程と、
前記層間絶縁層上に絶縁層を形成する工程と、
前記絶縁層内に、容量素子を埋設する工程と、を有する、
半導体装置の製造方法。
【請求項９】
請求項８に記載の半導体装置の製造方法において、
前記第１トランジスタを含む記憶回路領域とは異なる領域である論理回路領域に位置する前記基板に、第２拡散層を備える第２トランジスタを形成する工程と、
前記第２トランジスタ上に前記層間絶縁層を形成する工程と、
前記第２拡散層上の前記層間絶縁層にコンタクトを埋設するための第２コンタクト孔を形成する工程と、
前記第２コンタクト孔及び前記配線溝に同じ金属層を埋設する工程と、を有する、
半導体装置の製造方法。
【請求項１０】
請求項９に記載の半導体装置の製造方法において、
前記層間絶縁層上に、前記絶縁層の最下層に位置する第１絶縁層を形成する工程と、
前記第１絶縁層に、前記配線溝内の金属層に達するビット線用配線溝を形成するとともに、前記第２コンタクト孔内の金属層に達する第１配線溝を形成する工程と、
前記ビット線用配線溝及び前記第１配線溝に同じ金属層を埋設する工程と、
前記第１絶縁層上の第２絶縁層内に、前記容量素子を埋設する工程と、を有する半導体装置の製造方法。
【請求項１１】
請求項８から１０のいずれか１項に記載の半導体装置の製造方法において、
前記層間絶縁層上にキャップ層を形成する工程と、
前記キャップ層上に前記絶縁層を形成する工程と、
前記絶縁層に、前記キャップ層に到達しない凹部を形成する工程と、
前記凹部に前記容量素子を埋設する工程と、を有する、半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２０１３−８９７１２（Ｐ２０１３−８９７１２Ａ）
【公開日】平成２５年５月１３日（２０１３．５．１３）
【国際特許分類】
【出願番号】特願２０１１−２２７６５０（Ｐ２０１１−２２７６５０）
【出願日】平成２３年１０月１７日（２０１１．１０．１７）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２５年５月１３日（２０１３．５．１３）
【国際特許分類】
【出願日】平成２３年１０月１７日（２０１１．１０．１７）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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