半導体装置及び地上波デジタル放送受信装置
【課題】ＣＰＵの負荷にかかわらず、レシーブデータレジスタ内のデータが上書きされて壊れてしまうのを回避する。
【解決手段】半導体装置はカードインタフェース（３９）を含む。このカードインタフェースは、ボーレートジェネレータ（３１３）と、変換回路（３０２）と、レシーブデータレジスタ（３０３）とを含む。さらに上記半導体装置（３）は、レシーブデータレジスタにパラレルデータが存在しない場合には、ボーレートジェネレータからＩＣカードへクロック信号を供給し、レシーブデータレジスタにパラレルデータが存在する場合には、ボーレートジェネレータからＩＣカードへのクロック信号の供給を停止するためのクロック制御回路（３１０）を含む。上記ＩＣカードへのクロック信号の供給を停止することで、新たなデータがＩＣカード（７）からレシーブデータレジスタ（３０１）に伝達されるのを回避する。
【解決手段】半導体装置はカードインタフェース（３９）を含む。このカードインタフェースは、ボーレートジェネレータ（３１３）と、変換回路（３０２）と、レシーブデータレジスタ（３０３）とを含む。さらに上記半導体装置（３）は、レシーブデータレジスタにパラレルデータが存在しない場合には、ボーレートジェネレータからＩＣカードへクロック信号を供給し、レシーブデータレジスタにパラレルデータが存在する場合には、ボーレートジェネレータからＩＣカードへのクロック信号の供給を停止するためのクロック制御回路（３１０）を含む。上記ＩＣカードへのクロック信号の供給を停止することで、新たなデータがＩＣカード（７）からレシーブデータレジスタ（３０１）に伝達されるのを回避する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、さらにはそれにおけるインタフェース技術に関し、例えば携帯端末用に設計された地上デジタル放送受信装置（携帯端末向け地上デジタル放送受信装置）に適用して有効な技術に関する。
【背景技術】
【０００２】
特許文献１には、ＳＩＭ（Subscriber Identity Module）からのシリアルデータ受信時にＣＰＵが直ちにデータリード処理に移行できない場合でも正しい受信データの読込みを可能とするシリアルインタフェース回路が記載されている。このシリアルインタフェース回路は、シリアル受信データＳＲの１フレーム分の受信毎にＣＰＵ３に対し割込信号ＩＳを発生する割込信号発生部１４と、割込信号発生時のフレームカウント値ＦＮをＣＰＵ３が読出せるよう保持する受信ナンバレジタ１２とを含む。
【０００３】
特許文献２には、受信データブロック中にデータ長を表すデータを付加し、該データによりＤＭＡバイト長を制御させることにより、受信データを認識するシリアルデータ受信装置が記載されている。このシリアルデータ受信装置では、シリアルに受信するデータブロック内の先頭フラグを検出することにより、ブロック受信動作を開始し、その後に続くデータ長を表すデータを抽出してＤＭＡのバイトカウンタのカウント数として利用する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平９−２００２９７号公報
【特許文献２】特開平４−２５９１５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
地上波デジタル放送には、ＭＰＥＧ２−ＴＳ（Transport Stream）が使用される。ＭＰＥＧ２−ＴＳは、映像や音声などのＰＥＳ（Packetized Elementary Stream）や、セクションと呼ばれるデータが格納される。日本のデジタル放送では著作権保護を目的として映像や音声にスクランブル（暗号化）処理が施されている。映像や音声をデスクランブル(復号化)するためのデスクランブル鍵（Ks）は放送局側で暗号化され、ＥＣＭ（Entitlement Control Message）セクションとして送られる。ＥＣＭセクションは受信機側に接続されているＩＣカード内のセキュリティモジュールによって復号化されデスクランブル鍵として取得できる。携帯端末用に設計された地上デジタル放送受信装置においては、製造コストとの関係で、ＩＣカードアクセス専用のマイクロコンピュータを搭載することが困難であるため、映像や音声のデコード処理制御や出力制御のためのＣＰＵを使ってＩＣカードのアクセスを行うようにしている。
【０００６】
このような携帯端末向け地上デジタル放送受信装置において、ＩＣカードからのデータ転送は常に一定間隔で行われる。これに対してＣＰＵは、ＩＣカードのアクセスの他に、映像や音声のデコード処理制御や出力制御を行うことから、ＣＰＵがＳＩＭカードインタフェースからデータを読み出すタイミングは必ずしも一定間隔で発生するとは限らない。このため、レシーブデータレジスタ内の１バイト（８ビット）分のデータを、メモリインタフェースを介してメモリに書き込む処理が完了する前に、レシーブデータレジスタの出力データが、シリアル・パラレル変換回路を介してレシーブデータレジスタに伝達されるおそれがあり、かかる場合には、レシーブデータレジスタ内のデータが上書きされて壊れてしまう。
【０００７】
本発明の目的は、ＣＰＵの負荷にかかわらず、レシーブデータレジスタ内のデータが上書きされて壊れてしまうのを回避するための技術を提供することにある。
【０００８】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１０】
すなわち、供給されたクロック信号に基づいて所定のデータ処理を行うＩＣカードとの間でシリアル通信を行うためのカードインタフェースを含んで半導体装置を構成する。上記カードインタフェースは、上記ＩＣカードに供給される上記クロック信号を生成するためのボーレートジェネレータと、上記ＩＣカードから伝達されたシリアルデータをパラレルデータに変換するための変換回路と、上記変換回路から出力されたパラレルデータを保持するためのレシーブデータレジスタとを含む。さらに上記カードインタフェースは、上記レシーブデータレジスタに上記パラレルデータが存在しない場合には、上記ボーレートジェネレータから上記ＩＣカードへ上記クロック信号を供給し、上記レシーブデータレジスタに上記パラレルデータが存在する場合には、上記ボーレートジェネレータから上記ＩＣカードへのクロック信号の供給を停止するためのクロック制御回路を含む。
【発明の効果】
【００１１】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１２】
すなわち、ＣＰＵの負荷にかかわらず、レシーブデータレジスタ内のデータが上書きされて壊れてしまうのを回避することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明にかかるモバイル端末向け地上波デジタル放送受信装置の構成例ブロック図である。
【図２】図１に示されるモバイル端末向け地上波デジタル放送受信装置におけるＳＩＭカードインタフェースの構成例ブロック図である。
【図３】図１及び図２に示される構成における主要部の信号の流れの説明図である。
【図４】図１及び図２に示される構成の比較対象とされる構成における主要部の信号の流れの説明図である。
【図５】図１に示されるモバイル端末向け地上波デジタル放送受信装置におけるＤＭＡＣの構成例ブロック図である。
【図６】本発明にかかるモバイル端末向け地上波デジタル放送受信装置においてＤＭＡＣを用いたデータ転送を示すブロック図である。
【図７】図６に示されるモバイル端末向け地上波デジタル放送受信装置における主要部の信号の流れの説明図である。
【図８】ＩＣカードに対するコマンドやＩＣカードからのレスポンスのフォーマットについての説明図である。
【図９】従来技術に従ったＤＭＡ転送設定に関するフローチャートである。
【図１０】図５に示される構成を採用した場合における主要部の信号の流れの説明図である。
【発明を実施するための形態】
【００１４】
１．実施の形態の概要
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００１５】
〔１〕本発明の代表的な実施の形態に係る半導体装置（３）は、供給されたクロック信号に基づいて所定のデータ処理を行うＩＣカードとの間でシリアル通信を行うためのカードインタフェース（３９）を含む。
【００１６】
上記カードインタフェースは、上記ＩＣカードに供給される上記クロック信号を生成するためのボーレートジェネレータ（３１３）と、上記ＩＣカードから伝達されたシリアルデータをパラレルデータに変換するための変換回路（３０２）と、上記変換回路から出力されたパラレルデータを保持するためのレシーブデータレジスタ（３０３）とを含む。さらに上記カードインタフェースは、上記レシーブデータレジスタに上記パラレルデータが存在しない場合には、上記ボーレートジェネレータから上記ＩＣカードへ上記クロック信号を供給し、上記レシーブデータレジスタに上記パラレルデータが存在する場合には、上記ボーレートジェネレータから上記ＩＣカードへのクロック信号の供給を停止するためのクロック制御回路（３１０）を含む。
【００１７】
上記の構成によれば、クロック制御回路３１０が設けられ、このクロック制御回路３１０によって、エンプティフラグ３０４内のエンプティフラグがモニタされ、レシーブデータレジスタ（３０３）にデータが存在する場合には、クロック制御回路（３１０）の制御によって、ＩＣカード（７）へのクロック信号の供給が停止される。これによりＩＣカード（７）の動作が停止されるので、新たなデータがＩＣカード（７）からレシーブデータレジスタ（３０１）に伝達されることはない。これにより、レシーブデータレジスタ（３０３）内の未転送データが上書きによって壊れてしまうのを回避することができる。
【００１８】
〔２〕上記〔１〕において、上記カードインタフェースは、上記レシーブデータレジスタに上記パラレルデータが存在するか否かの判別を可能とするエンプティフラグ（３０４）を含み、上記クロック制御回路は、上記エンプティフラグの論理に基づいて、上記レシーブデータレジスタに上記パラレルデータが存在するか否かを判別するように構成することができる。
【００１９】
〔３〕上記〔２〕において、上記ボーレートジェネレータから上記ＩＣカードへのクロック信号の供給を停止する際の上記クロック信号の論理を指定するためのレベル指定レジスタ（３１１）を設けることができる。これにより、クロック信号の供給を停止する際のクロック信号の論理を任意に設定することができる。
【００２０】
〔４〕上記〔３〕において、上記半導体装置は、上記レシーブデータレジスタ内のデータを別の記憶媒体（３８０１）にＤＭＡ転送するためのＤＭＡコントローラ（３８）を含んで構成することができる。
【００２１】
〔５〕上記〔４〕において、上記ＤＭＡコントローラによってＤＭＡ転送されるデータには、データ長フィールドと、情報フィールドと、最終フィールドとが含まれる。このとき、上記ＤＭＡコントローラには、ＤＭＡ転送における転送回数が設定される転送数指定レジスタ（３８０９）と、上記データ長フィールドの位置を示すデータ長オフセットレジスタ（３８１１）と、上記最終フィールドの長さを示す最終データ長レジスタ（３８１２）とを設けることができる。さらに上記ＤＭＡコントローラには、データ長オフセットレジスタの出力に対応するデータ長フィールドの値によって上記情報フィールドの長さを求め、それに上記最終データ長レジスタの出力を加算することによって、ＤＭＡ転送すべきデータの長さを算出するデータ長算出回路（３８０３）と、その算出結果に基づいて、上記転送数指定レジスタにおける転送回数を再設定する回数制御回路（３８０２）とを設けることができる。そして上記回数制御回路によって再設定された回数分のＤＭＡ転送が行われる。
【００２２】
〔６〕上記〔１〕における半導体装置を含んで地上デジタル放送受信装置を構成することができる。モバイル端末用に設計された地上デジタル放送受信装置においては、ＩＣカードアクセス専用のマイクロコンピュータを搭載することが困難であるため、映像や音声のデコード処理制御や出力制御のためのＣＰＵを使ってＩＣカードのアクセスを行うようにしているため、上記〔１〕の作用効果は顕著とされる。
【００２３】
〔７〕本発明の代表的な実施の形態に係る半導体装置（３）は、供給されたクロック信号に基づいて所定のデータ処理を行うＩＣカード（７）との間でシリアル通信を行うためのカードインタフェース（３９）と、上記カードインタフェースを介して取り込まれたデータを別の記憶媒体（３８０１）にＤＭＡ転送するためのＤＭＡコントローラ（３８）とを含む。上記ＤＭＡコントローラによってＤＭＡ転送されるデータは、データ長フィールド（ＬＥＮ）と、情報フィールド（ＩＮＦ）と、最終フィールド（ＥＤＣ）とを含む。上記ＤＭＡコントローラは、ＤＭＡ転送における転送回数が設定される転送数指定レジスタ（３８０９）と、上記データ長フィールドの位置を示すデータ長オフセットレジスタ（３８１１）と、上記最終フィールドの長さを示す最終データ長レジスタ（３８１２）とを含む。さらに上記ＤＭＡコントローラは、データ長オフセットレジスタの出力に対応するデータ長フィールドの値によって上記情報フィールドの長さを求め、それに上記最終データ長レジスタの出力を加算することによって、ＤＭＡ転送すべきデータの長さを算出するデータ長算出回路（３８０３）と、その算出結果に基づいて、上記転送数指定レジスタにおける転送回数を再設定する回数制御回路（３８０２）とを含む。上記回数制御回路によって再設定された回数分のＤＭＡ転送が行われる。
【００２４】
２．実施の形態の詳細
実施の形態について更に詳述する。
【００２５】
《実施の形態１》
図１には、本発明にかかるモバイル端末向け地上波デジタル放送受信装置の構成例が示される。図１に示されるモバイル端末向け地上波デジタル放送受信装置１０は、チューナ２、地上波デジタル放送受信用チップ３、ＬＣＤ（Liquid Crystal Display；液晶ディスプレイ）４、スピーカ５、メモリ６、及びＩＣカード７を含む。地上波デジタル放送には、ＭＰＥＧ２−ＴＳ（Transport Stream）が使用される。チューナ２は、アンテナ１を介してＭＰＥＧ２−ＴＳを受信する。地上波デジタル放送受信用チップ３は、チューナ２による受信信号を処理する。地上波デジタル放送受信用チップ３での処理結果は、ＬＣＤ４で画像表示される。また、音声はスピーカ５から出力される。メモリ６は、音声や映像などのＥＳ（Elementary Stream）を記憶するのに用いられる。ＩＣカード（integrated circuit card；アイシーカード）７は、接触型ＩＣカードであり、このモバイル端末向け地上波デジタル放送受信装置１０に装着される。
【００２６】
地上波デジタル放送では著作権保護を目的として映像や音声にスクランブル（暗号化）処理が施されている。映像や音声をデスクランブル（復号化）するためのデスクランブル鍵（Ks）は放送局側で暗号化され、ＥＣＭＣＭ（Entitlement Control Message）セクションとして送られる。ＥＣＭセクションは、ＩＣカード７内のセキュリティモジュールによって復号化され、デスクランブル鍵として取得できる。
【００２７】
地上波デジタル放送受信用チップ３は、公知の半導体集積回路製造技術により、単結晶シリコン基板などの一つの半導体基板上に形成され、以下のような複数のモジュールを含む。すなわち、ＭＳＴＩＦ（Multi Stream Interface）３１、ＥＭＵＸ（Stream Mux/Demux Unit；MUX/DEMUXユニット）３２、ＣＰＵ（Central Processing Unit）３３、ＬＣＤ制御部３４が設けられる。また、音声出力制御部３５、ＭＰＥＧ（Moving Picture Experts Group）デコーダ３６、メモリインタフェース３７、ＤＭＡＣ（Direct Memory Access Controller；ＤＭＡコントローラ）３８、ＳＩＭ（Subscriber Identity Module）カードインタフェース３９が設けられる。上記複数のモジュールは、データバスＤＢＵＳを介して互いに信号のやり取りが可能に結合されている。
【００２８】
ＭＳＴＩＦ３１は、ＭＰＥＧ２−ＴＳをデスクランブル処理する。ＥＭＵＸ３２は、ＭＰＥＧ２−ＴＳをＰＥＳやセクションなどに分離する。ＣＰＵ３３は、予め設定されたプログラムを実行することによって各部の動作を制御する。ＬＣＤ制御部３４は、ＬＣＤ４へ画像表示を制御する。音声出力制御部３５は、音声信号に基づいてスピーカ５を駆動する。ＭＰＥＧデコーダ３６は、映像や音声をデコードする。メモリインタフェース３７は、地上波デジタル放送受信用チップ３とメモリ６との間のデータのやり取りを可能にする。ＤＭＡＣ３８は、ＣＰＵ３３を介さずにモジュール間のデータ転送を制御する。ＳＩＭカードインタフェース３９は、地上波デジタル放送受信用チップ３とＩＣカード７との間のデータ転送を制御する。
尚、本例においては、太線矢印で示されるように、ＳＩＭカードインタフェース３９とメモリ６との間のデータ転送をＣＰＵ３３の制御で行うものとする。
【００２９】
図２には、ＳＩＭカードインタフェース３９の構成例が示される。
【００３０】
図２に示されるＳＩＭカードインタフェース３９は、レシーブシフトレジスタ（ＳＣＲＳＲ）３０１、シリアル・パラレル変換回路３０２、レシーブデータレジスタ（ＳＣＲＤＲ）３０３、トランスミットシフトレジスタ（ＳＣＴＳＲ）３０５、パラレル・シリアル変換回路３０６、トランスミットデータレジスタ（ＳＣＴＤＲ）３０７を含む。さらにＳＩＭカードインタフェース３９は、割込みコントローラ３０９、クロック制御回路３１０、クロック停止時のレベル指定レジスタ３１１、送受信コントローラ３１２、ボーレートジェネレータ３１３を含む。
【００３１】
レシーブシフトレジスタ（ＳＣＲＳＲ）３０１は、データ端子ＳＩＭ＿Ｄを介してＩＣカード７から伝達されたシリアルデータを保持する。シリアル・パラレル変換回路３０２は、レシーブシフトレジスタ（ＳＣＲＳＲ）３０１から出力されたシリアルデータをパラレルデータに変換して出力する。レシーブデータレジスタ（ＳＣＲＤＲ）３０３は、シリアル・パラレル変換回路３０２から出力されたパラレルデータを保持する。エンプティフラグ３０４は、レシーブデータレジスタ（ＳＣＲＤＲ）３０３のデータ保持状態を示す。エンプティフラグ３０４が論理値‘０’の場合、レシーブデータレジスタ（ＳＣＲＤＲ）３０３にパラレルデータが存在することを意味する。エンプティフラグ３０４が論理値‘１’の場合、レシーブデータレジスタ（ＳＣＲＤＲ）３０３にパラレルデータが存在しないことを意味する。トランスミットデータレジスタ（ＳＣＴＤＲ）３０７は、データバスＤＢＵＳを介してＣＰＵ３３から伝達されたパラレルデータを保持する。エンプティフラグ３０８は、トランスミットデータレジスタ（ＳＣＴＤＲ）３０７のデータ保持状態を示すエンプティフラグを保持する。このエンプティフラグ３０８が論理値‘０’の場合、トランスミットデータレジスタ（ＳＣＴＤＲ）３０７にパラレルデータが存在することを意味する。エンプティフラグ３０８が論理値‘１’の場合、トランスミットデータレジスタ（ＳＣＴＤＲ）３０７にパラレルデータが存在しないことを意味する。パラレル・シリアル変換回路３０６は、トランスミットデータレジスタ（ＳＣＴＤＲ）３０７の出力データ（パラレルデータ）をシリアルデータに変換する。トランスミットシフトレジスタ（ＳＣＴＳＲ）３０５は、パラレル・シリアル変換回路３０６の出力データ（シリアルデータ）を取り込み、それを、データ端子ＳＩＭ＿Ｄを介してＩＣカード７に送信する。割込みコントローラ３０９は、エンプティフラグ３０４が論理値‘０’の場合や、エンプティフラグ３０８が論理値‘０’の場合に、ＣＰＵ３３に対する割込み信号をアサートする。ＣＰＵ３３は、エンプティフラグ３０４が論理値‘０’の場合の割込み処理において、レシーブデータレジスタ（ＳＣＲＤＲ）３０３のデータを読出す。このとき、エンプティフラグ３０４が論理値‘１’にされる。また、ＣＰＵ３３は、エンプティフラグ３０８が論理値‘０’の場合の割込み処理において、トランスミットデータレジスタ（ＳＣＴＤＲ）３０７に次の８ビット分のデータを書込む。このとき、エンプティフラグ３０８のエンプティフラグを論理値‘０’にされる。送受信コントローラ３１２は、ＩＣカード７との間で行われる送受信を制御する。また、後述するように、ＳＩＭカードインタフェース３９とメモリ６との間のデータ転送をＤＭＡＣ３８で行う場合には、送受信コントローラ３１２によってＤＭＡ転送要求信号がアサートされるようになっている。ＩＣカード７のリセットは、送受信コントローラ３１２によりリセット端子ＳＩＭ＿ＲＳＴを介して行われる。ボーレートジェネレータ３１３は、地上波デジタル放送受信用チップ３におけるシステムクロック信号を分周して、ＩＣカード７の動作用クロック信号を形成する。このＩＣカード７の動作用クロック信号は、クロック端子ＳＩＭ＿ＣＬＫを介してＩＣカード７に供給される。ＩＣカード７は、伝達されたクロック信号に同期して所定の信号処理（ＥＣＭセクションの復号化処理）が行われる。クロック制御回路３１０は、エンプティフラグ３０４に基づいて、ボーレートジェネレータ３１３からＩＣカード７への動作用クロック信号の供給を制御する。すなわち、エンプティフラグ３０４が論理値‘１’の場合、ボーレートジェネレータ３１３からＩＣカード７へ動作用クロック信号を供給させ、エンプティフラグレジの動作用クロック信号の供給を停止する。ボーレートジェネレータ３１３からＩＣカード７への動作用クロック信号の供給を、クロック信号のハイレベルで停止するか、ローレベルで停止するかは、クロック停止時レベル指定レジスタ３１１に設定することができる。クロック停止時レベル指定レジスタ３１１への情報設定は、ＣＰＵ３３によって行うことができる。
【００３２】
次に、上記のように構成されたモバイル端末向け地上波デジタル放送受信装置１０における主要動作を説明する。
【００３３】
図３には、ＣＰＵ３３とＳＩＭカードインタフェース３９とＩＣカード７との間の信号の流れが示される。
【００３４】
送受信コントローラ３１２によってＩＣカード７がリセットされ、ＩＣカード７から所定の応答信号（ＡＴＲ）がレシーブシフトレジスタ（ＳＣＲＳＲ）３０１に取り込まれ、それがシリアル・パラレル変換回路３０２でパラレルデータに変換された後にレシーブデータレジスタ（ＳＣＲＤＲ）３０３に書き込まれる。このとき、エンプティフラグ３０４が論理値‘０’にされる。すると、割込みコントローラ３０９は割込み信号をアサートすることで、ＣＰＵ３３に対する割込み要求を発生する。ＣＰＵ３３は、割込みコントローラ３０９からの割り込み要求に応じた割込み処理により、レシーブデータレジスタ（ＳＣＲＤＲ）３０３内の応答信号（ＡＴＲ）を取り込む。これにより、ＣＰＵ３３は、ＩＣカード７に対するコマンド発行が可能になる。
【００３５】
ＣＰＵ３３は、メモリ６に蓄積されているコマンドデータを1バイト単位に読み出して、それをＳＩＭカードインタフェース３９内のトランスミットデータレジスタ（ＳＣＴＤＲ）３０７に書き込む（ステップ１）。ＳＩＭカードインタフェース３９では、トランスミットデータレジスタ（ＳＣＴＤＲ）３０７のデータがパラレル・シリアル変換回路３０６でシリアルデータに変換された後に、トランスミットシフトレジスタ（ＳＣＴＳＲ）３０５に伝達されて、ＩＣカード７に送信される（ステップ２）。
【００３６】
上記ステップ１，２は、コマンドデータサイズの分だけ繰り返される。コマンド送信が完了すると、ＩＣカード７内で、上記コマンドに応じた復号処理が行われる。そしてＩＣカード７は、ＳＩＭカードインタフェース３９に対しレスポンス応答を送信する（ステップ３）。ＳＩＭカードインタフェース３９は、レシーブシフトレジスタ（ＳＣＲＳＲ）３０１に、８ビット分のデータが書き込まれた場合、レシーブシフトレジスタ（ＳＣＲＳＲ）３０１内の８ビット分のデータが、シリアル・パラレル変換回路３０２でパラレルデータに変換されてからレシーブデータレジスタ（ＳＣＲＤＲ）３０３に書き込まれる（ステップ４）。このとき、エンプティフラグ３０４が論理値‘０’にされる。エンプティフラグが論理値‘０’にされると、クロック制御回路３１０の制御によって、ＩＣカード７へのクロック信号の供給が停止される。クロック信号の供給停止は、クロック停止時レベル指定レジスタ３１１によって指定された論理レベルで行われる。例えばクロック停止時レベル指定レジスタ３１１に、ローレベル（論理値‘０’）が設定されていた場合、クロック信号の供給停止は、クロック信号がローレベルのときに行われる。クロック信号が供給されない場合には、ＩＣカード７の内部動作が停止される。また、エンプティフラグ３０４が論理値‘０’にされると、割込みコントローラ３０９によってＣＰＵ３３に対する割込み信号がアサートされる。この割込み信号に応じてＣＰＵ３３は、レシーブデータレジスタ（ＳＣＲＤＲ）３０３内の１バイト（８ビット）分のデータを、メモリインタフェース３７を介してメモリ６に書き込む（ステップ５）。レシーブデータレジスタ（ＳＣＲＤＲ）３０３内の１バイト（８ビット）分のデータがメモリ６に書き込まれた時点で、エンプティフラグ３０４が論理値‘１’にされる。これにより、クロック制御回路３１０は、ＩＣカード７へのクロック信号の供給を再開する。このクロック信号の供給は、クロック停止時レベル指定レジスタ３１１によって指定された論理レベルから再開される。
【００３７】
上記ステップ３〜５の処理は、レスポンスデータサイズの分だけ繰り返される。
【００３８】
ここで、従来技術に従えば、クロック制御回路３１０によるクロック制御は行われない。この場合、図４に示されるように、ＩＣカード７からのデータ転送は常に一定間隔で行われる。これに対してＣＰＵ３３は、ＩＣカード７のアクセスの他に、映像や音声のデコード処理制御や出力制御を行うことから、ＣＰＵ３３がＳＩＭカードインタフェース３９からデータを読み出すタイミングは必ずしも一定間隔で発生するとは限らない。このため、レシーブデータレジスタ（ＳＣＲＤＲ）３０３内の１バイト（８ビット）分のデータを、メモリインタフェース３７を介してメモリ６に書き込む処理が完了する前に、レシーブデータレジスタ（ＳＣＲＤＲ）３０１の出力データが、シリアル・パラレル変換回路３０２を介してレシーブデータレジスタ（ＳＣＲＤＲ）３０３に伝達されるおそれがある。かかる場合には、レシーブデータレジスタ（ＳＣＲＤＲ）３０３内の未転送データが上書きによって壊れてしまう。
【００３９】
これに対して図２に示される構成によれば、クロック制御回路３１０が設けられ、このクロック制御回路３１０によって、エンプティフラグ３０４内のエンプティフラグがモニタされ、エンプティフラグ３０４が論理値‘０’の場合（レシーブデータレジスタ（ＳＣＲＤＲ）３０３にデータが存在する場合）には、クロック制御回路３１０の制御によって、ＩＣカード７へのクロック信号の供給が停止される。これによりＩＣカード７の動作が停止されるので、新たなデータがＩＣカード７からレシーブデータレジスタ（ＳＣＲＤＲ）３０１に伝達されることはないので、レシーブデータレジスタ（ＳＣＲＤＲ）３０３内の未転送データが上書きによって壊れてしまうのを回避することができる。
【００４０】
《実施の形態２》
実施の形態１では、ＳＩＭカードインタフェース３９とメモリ６との間のデータ転送をＣＰＵ３３で制御するようにしたが、図６において太線矢印で示されるように、ＳＩＭカードインタフェース３９とメモリ６との間のデータ転送をＤＭＡＣ３８の制御によって行うことができる。ＳＩＭカードインタフェース３９とメモリ６との間のデータ転送をＣＰＵ３３で制御するか、ＤＭＡＣ３８で制御するかは、ＣＰＵ３３の初期設定で決定される。ＳＩＭカードインタフェース３９の基本的な動作は、実施の形態１で説明した通りであるが、ＳＩＭカードインタフェース３９とメモリ６との間のデータ転送をＤＭＡＣ３８の制御する場合、送受信コントローラ３１２からＤＭＡＣ３８に対するＤＭＡ転送要求信号が有効とされる。このとき、割込みコントローラ３０９の機能は停止される。
【００４１】
図５には、ＤＭＡＣ３８の構成例が示される。
【００４２】
図５に示されるＤＭＡＣ３８は、内部メモリ３８０１、回数制御回路３８０２、データ長算出回路３８０３、レジスタ制御回路３８０４、起動制御回路３８０５、要求優先制御回路３８０６を含む。さらにＤＭＡＣ３８は、転送元アドレス指定レジスタ（ＳＡＲ）３８０７、転送先アドレス指定レジスタ（ＤＡＲ）３８０８、転送数指定レジスタ（ＴＣＲ）３８０９、転送モード指定レジスタ（ＣＨＣＲ）３８１０、データ長オフセットレジスタ３８１１、及び最終データ長レジスタ３８１２を含む。
【００４３】
内部メモリ３８０１は、データバスＤＢＵＳ及びデータ長算出回路３８０３に結合される。データバスＤＢＵＳを介して内部メモリ３８０１にデータを書き込むことができる。また、内部メモリ３８０１内のデータをデータバスＤＢＵＳに出力することができる。データ算出回路３８０３は、内部メモリ３８０１内のデータを参照してデータ長を算出する。転送元アドレス指定レジスタ（ＳＡＲ）３８０７には、ＤＭＡ転送における転送元アドレスが保持される。転送先アドレス指定レジスタ（ＤＡＲ）３８０８には、ＤＭＡ転送における転送先アドレスが保持される。転送数指定レジスタ（ＴＣＲ）３８０９には、ＤＭＡ転送における転送数が保持される。この転送数指定レジスタ（ＴＣＲ）３８０９に設定された回数だけ、ＤＭＡ転送が行われる。転送モード指定レジスタ（ＣＨＣＲ）３８１０には、ＤＭＡ転送における転送モードが保持される。データ長オフセットレジスタ３８１１には、データ長フィールドのオフセット情報が保持される。最終データ長レジスタ３８１２には、最終フィールドの長さ情報が保持される。データ長算出回路３８０３は、ＤＭＡ転送すべきデータの長さを算出する。つまりデータ長算出回路３８０３は、データ長オフセットレジスタ３８１１の出力に対応する上記データ長フィールド（ＬＥＮ）の値によって上記情報フィールドの長さを把握し、それに上記最終データ長レジスタ３８１２の出力を加算することによって、ＤＭＡ転送すべきデータの長さを算出する。回数制御回路３８０２は、データ長算出回路３８０３での算出結果に基づいて転送数指定レジスタ（ＴＣＲ）３８０９における転送回数を再設定する。レジスタ制御回路３８０４は、上記各レジスタの動作を制御する。起動制御回路３８０５は、転送モード指定レジスタ（ＣＨＣＲ）３８１０に保持された転送モードに従ってＤＭＡＣ３８の起動を制御する。要求優先制御回路３８０６は、複数のＤＭＡ転送要求信号がアサートされた場合に、予め設定された優先度に従って、複数のＤＭＡ転送要求を処理する。この要求優先制御回路３８０６によって、ＤＭＡ転送アクノリッジ信号やＣＰＵ３３に対する割込み信号が形成される。
【００４４】
図７には、ＤＭＡ転送処理の流れが示される。
【００４５】
ＣＰＵ３３は、ＤＭＡＣ３３に対しコマンド送信のためのデータサイズ設定を行う。ＤＭＡＣ３３は、ＳＩＭカードインタフェース３９内のトランスミットデータレジスタ（ＳＣＴＤＲ）３０７に１バイトデータを書き込む。トランスミットデータレジスタ（ＳＣＴＤＲ）３０７のデータは、パラレル・シリアル変換回路３０６でシリアルデータに変換された後にトランスミットシフトレジスタ（ＳＣＴＳＲ）３０５に伝達されてＩＣカード７に送信される。トランスミットデータレジスタ（ＳＣＴＤＲ）３０７が空になった場合、エンプティフラグ３０８が論理値“１”にされ、送受信コントローラ３１２によってＤＭＡ転送要求信号がアサートされることで、ＤＭＡＣ３３に対し転送要求が行われる。ＤＭＡＣ３３はＳＩＭカードインタフェース３９に対し1バイトデータを書き込む。
【００４６】
以上の処理が繰り返されることによって、ＩＣカード７へのデータ転送が行われる。
【００４７】
ＩＣカード７内では、ＳＩＭカードインタフェース３９から転送されたデータの復号処理が行われる。また、この復号処理と平行して、ＤＭＡＣ３３に対してデータ受信のためのデータサイズの設定が行われる。
【００４８】
ＩＣカード７は1ビット単位でレシーブシフトレジスタ（ＳＣＲＳＲ）３０１にデータを送信する。レシーブシフトレジスタ（ＳＣＲＳＲ）３０１に８ビット分のデータが書き込まれた場合、それが、シリアル・パラレル変換回路３０２でパラレルデータに変換されてからレシーブデータレジスタ（ＳＣＲＤＲ）３０３に書き込まれる。そしてエンプティフラグ３０４が論理値“０”にされる。これにより、ＤＭＡ転送要求信号がアサートされ、ＤＭＡＣ３３に対し転送要求が行われる。ＤＭＡＣ３３はＳＩＭカードインタフェース３９から1バイトデータを読み出し、それを内部メモリ３８０１に転送する。そしてエンプティフラグ３０４におけるエンプティフラグが論理値“１”にされる。また、ＳＩＭカードインタフェース３９から1バイトデータが内部メモリ３８０１に転送された場合、ＣＰＵ３３に対する割込み信号をアサートする。これにより、ＣＰＵ３３は、内部メモリ３８０１内のデータを、メモリインタフェース３７を介してメモリ６に転送する。このような処理が繰り返される。
【００４９】
図８には、ＩＣカード７に対するコマンドやＩＣカード７からのレスポンスのフォーマットが示される。
【００５０】
ＩＣカード７に対するコマンドやＩＣカード７からのレスポンスは、先頭フィールドと、情報フィールド、及び最終フィールドとを含む。先頭フィールドは、ノードアドレス（ＮＡＤ）、プロトコル制御バイト（ＰＣＢ）、送受信データの長さ（ＬＥＮ）を含む。ノードアドレス（ＮＡＤ）、プロトコル制御バイト（ＰＣＢ）、長さ（ＬＥＮ）は、それぞれ１バイトである。情報フィールドは、送受信データ（ＩＮＦ）であり、０〜２５４バイトの範囲で設定される。この送受信データ（ＩＮＦ）の長さは、先頭フィードにおける長さ（ＬＥＮ）に反映される。つまり、先頭フィードにおける長さ（ＬＥＮ）を見れば、情報フィールドにおける送受信データの長さを把握することができる。最終フィールドは、誤り検出符号（ＥＤＣ）が割り当てられる。誤り検出符号（ＥＤＣ）は１バイトである。
【００５１】
ＳＩＭカードインタフェース３９を介してやり取りされる送受信データ（ＩＮＦ）は、長さ（ＬＥＮ）で示される可変サイズとなる。しかし、ＤＭＡＣ３８へのデータサイズ指定は固定長となるため、データサイズの再設定等が必要とされる。
【００５２】
ここで従来技術に従えば、図９（Ａ）に示されるように、ＣＰＵによってデータサイズの再設定が行われる。
【００５３】
先ず、ＣＰＵはＤＭＡＣのデータサイズを３バイトとして設定する。次に３バイト受信後にＤＭＡ転送完了割込みが通知されたＣＰＵは、３バイト目の長さ（ＬＥＮ）のサイズから残りのデータサイズを算出してＤＭＡＣのデータサイズを再設定する。しかしこの手法の場合、ＤＭＡ転送中にＣＰＵに割込みを行うため、ＣＰＵの処理負荷によってはデータ受信が正常に行えない可能性がある。つまり、レシーブデータレジスタ（ＳＣＲＤＲ）３０３内の１バイト（８ビット）分のデータを、メモリインタフェース３７を介してメモリ６に書き込む処理が完了する前に、レシーブデータレジスタ（ＳＣＲＤＲ）３０１の出力データが、シリアル・パラレル変換回路３０２を介してレシーブデータレジスタ（ＳＣＲＤＲ）３０３に伝達されるおそれがある。かかる場合には、レシーブデータレジスタ（ＳＣＲＤＲ）３０３内の未転送データが上書きによって壊れてしまう。
【００５４】
また、図９（Ｂ）に示されるように、ＣＰＵによってＤＭＡＣのデータサイズをレスポンス最大長（例えば２５８バイト）に設定し、レスポンスデータがなくなった場合に、ＣＰＵに対してタイムアウトエラー割込みを発生させ、それをトリガとしてＣＰＵに受信データの処理を実行させることが考えられるが、その場合、タイムアウト発生まのでオーバーヘッドが発生するおそれがある。
【００５５】
これに対して、図５に示される構成によれば、図１０に示されるように、ＤＭＡ転送設定により、データ長オフセットレジスタ３８１１には、データ長フィールドのオフセット情報が保持される。最終データ長レジスタ３８１２には、最終フィールドの長さ情報が保持される。データ長フィールド（ＬＥＮ）のオフセット情報は、図８に示される例の場合、３バイト目とされる。つまり、先頭フィールドの３バイト目にデータ長フィールド（ＬＥＮ）が存在し、それに基づいて、情報フィールドである送受信データ（ＩＮＦ）の長さの把握が可能になる。データ長算出回路３８０３は、ＳＩＭカードインタフェース３９から内部メモリ３８０１に転送されたデータの先頭から３バイト目の情報（ＬＥＮ）に基づいて、上記情報フィールドの長さを把握し、それに上記最終データ長レジスタ３８１２の出力を加算することによって、ＤＭＡ転送すべきデータの長さ（残りのバイト）を算出する。尚、最終フィールドが存在しない場合には、最終データ長レジスタ３８１２の出力は０バイトとなる。回数制御回路３８０２は、データ長算出回路３８０３での算出結果に基づいて、転送数指定レジスタ（ＴＣＲ）３８０９における転送回数を再設定する。これにより、ＤＭＡＣ３８では、再設定された転送回数に応じたＤＭＡ転送制御が行われる。このように図５に示される構成によれば、ＤＭＡＣ３８内の演算処理により転送回数の再設定が行われるようになっているので、ＣＰＵ３３の処理負荷にかかわらず、データの受信を正常に行うことができる。これにより、レシーブデータレジスタ（ＳＣＲＤＲ）３０３内の未転送データが上書きによって壊れてしまうのを回避することができる。また、図５に示される構成によれば、ＣＰＵによってＤＭＡＣのデータサイズをレスポンス最大長（例えば２５８バイト）に設定し、レスポンスデータがなくなった場合に、ＣＰＵに対してタイムアウトエラー割込みを発生させる方式ではないので、タイムアウト発生まのでオーバーヘッドが発生するおそれも無い。
【００５６】
さらに、ＳＩＭカードインタフェース３９とメモリ６との間のデータ転送をＤＭＡＣ３８の制御によって行う場合でも、クロック制御回路３１０によって、エンプティフラグ３０４内のエンプティフラグがモニタされ、エンプティフラグが論理値‘０’の場合（レシーブデータレジスタ（ＳＣＲＤＲ）３０３にデータが存在する場合）には、クロック制御回路３１０の制御によって、ＩＣカード７へのクロック信号の供給が停止される。これにより、新たなデータがＩＣカード７からレシーブデータレジスタ（ＳＣＲＤＲ）３０１に伝達されることはない。
【００５７】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００５８】
例えば、図６において太線矢印で示されるように、ＳＩＭカードインタフェース３９とメモリ６との間のデータ転送をＤＭＡＣ３８の制御によって行う場合には、ＳＩＭカードインタフェース３９とメモリ６との間のデータ転送をＣＰＵ３３で制御する場合に比べてＣＰＵ３３の負荷が軽減されることから、図２におけるクロック制御回路３１０やクロック停止時のレベル指定レジスタ３１１を省略しても良い。
【符号の説明】
【００５９】
１ アンテナ
２ チューナ
３ 地上波デジタル放送受信用チップ
４ ＬＣＤ
５ スピーカ
６ メモリ
７ ＩＣカード
１０ モバイル端末向け地上波デジタル放送受信装置
３１ ＭＳＴＩＦ
３２ ＥＭＵＸ
３３ ＣＰＵ
３４ ＬＣＤ制御部
３５ 音声出力制御部
３６ デコーダ
３７ メモリインタフェース
３８ ＤＭＡＣ
３９ ＳＩＭカードインタフェース
３０１ レシーブシフトレジスタ（ＳＣＲＳＲ）
３０２ シリアル・パラレル変換回路
３０３ レシーブデータレジスタ（ＳＣＲＤＲ）
３０４ エンプティフラグ
３０５ トランスミットシフトレジスタ（ＳＣＴＳＲ）
３０６ パラレル・シリアル変換回路
３０７ トランスミットデータレジスタ（ＳＣＴＤＲ）
３０８ エンプティフラグ
３０９ 割込みコントローラ
３１０ クロック制御回路
３１１ クロック停止時のレベル指定レジスタ
３１２ 送受信コントローラ
３１３ ボーレートジェネレータ
３８０１ 内部メモリ
３８０２ 回数制御回路
３８０３ データ長算出回路
３８０４ レジスタ制御回路
３８０５ 起動制御回路
３８０６ 要求優先制御回路
３８０７ 転送元アドレス指定レジスタ（ＳＡＲ）
３８０８ 転送先アドレス指定レジスタ（ＤＡＲ）
３８０９ 転送数指定レジスタ（ＴＣＲ）
３８１０ 転送モード指定レジスタ（ＣＨＣＲ）
３８１１ データ長オフセットレジスタ
３８１２ 最終データ長レジスタ
【技術分野】
【０００１】
本発明は、半導体装置、さらにはそれにおけるインタフェース技術に関し、例えば携帯端末用に設計された地上デジタル放送受信装置（携帯端末向け地上デジタル放送受信装置）に適用して有効な技術に関する。
【背景技術】
【０００２】
特許文献１には、ＳＩＭ（Subscriber Identity Module）からのシリアルデータ受信時にＣＰＵが直ちにデータリード処理に移行できない場合でも正しい受信データの読込みを可能とするシリアルインタフェース回路が記載されている。このシリアルインタフェース回路は、シリアル受信データＳＲの１フレーム分の受信毎にＣＰＵ３に対し割込信号ＩＳを発生する割込信号発生部１４と、割込信号発生時のフレームカウント値ＦＮをＣＰＵ３が読出せるよう保持する受信ナンバレジタ１２とを含む。
【０００３】
特許文献２には、受信データブロック中にデータ長を表すデータを付加し、該データによりＤＭＡバイト長を制御させることにより、受信データを認識するシリアルデータ受信装置が記載されている。このシリアルデータ受信装置では、シリアルに受信するデータブロック内の先頭フラグを検出することにより、ブロック受信動作を開始し、その後に続くデータ長を表すデータを抽出してＤＭＡのバイトカウンタのカウント数として利用する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平９−２００２９７号公報
【特許文献２】特開平４−２５９１５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
地上波デジタル放送には、ＭＰＥＧ２−ＴＳ（Transport Stream）が使用される。ＭＰＥＧ２−ＴＳは、映像や音声などのＰＥＳ（Packetized Elementary Stream）や、セクションと呼ばれるデータが格納される。日本のデジタル放送では著作権保護を目的として映像や音声にスクランブル（暗号化）処理が施されている。映像や音声をデスクランブル(復号化)するためのデスクランブル鍵（Ks）は放送局側で暗号化され、ＥＣＭ（Entitlement Control Message）セクションとして送られる。ＥＣＭセクションは受信機側に接続されているＩＣカード内のセキュリティモジュールによって復号化されデスクランブル鍵として取得できる。携帯端末用に設計された地上デジタル放送受信装置においては、製造コストとの関係で、ＩＣカードアクセス専用のマイクロコンピュータを搭載することが困難であるため、映像や音声のデコード処理制御や出力制御のためのＣＰＵを使ってＩＣカードのアクセスを行うようにしている。
【０００６】
このような携帯端末向け地上デジタル放送受信装置において、ＩＣカードからのデータ転送は常に一定間隔で行われる。これに対してＣＰＵは、ＩＣカードのアクセスの他に、映像や音声のデコード処理制御や出力制御を行うことから、ＣＰＵがＳＩＭカードインタフェースからデータを読み出すタイミングは必ずしも一定間隔で発生するとは限らない。このため、レシーブデータレジスタ内の１バイト（８ビット）分のデータを、メモリインタフェースを介してメモリに書き込む処理が完了する前に、レシーブデータレジスタの出力データが、シリアル・パラレル変換回路を介してレシーブデータレジスタに伝達されるおそれがあり、かかる場合には、レシーブデータレジスタ内のデータが上書きされて壊れてしまう。
【０００７】
本発明の目的は、ＣＰＵの負荷にかかわらず、レシーブデータレジスタ内のデータが上書きされて壊れてしまうのを回避するための技術を提供することにある。
【０００８】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１０】
すなわち、供給されたクロック信号に基づいて所定のデータ処理を行うＩＣカードとの間でシリアル通信を行うためのカードインタフェースを含んで半導体装置を構成する。上記カードインタフェースは、上記ＩＣカードに供給される上記クロック信号を生成するためのボーレートジェネレータと、上記ＩＣカードから伝達されたシリアルデータをパラレルデータに変換するための変換回路と、上記変換回路から出力されたパラレルデータを保持するためのレシーブデータレジスタとを含む。さらに上記カードインタフェースは、上記レシーブデータレジスタに上記パラレルデータが存在しない場合には、上記ボーレートジェネレータから上記ＩＣカードへ上記クロック信号を供給し、上記レシーブデータレジスタに上記パラレルデータが存在する場合には、上記ボーレートジェネレータから上記ＩＣカードへのクロック信号の供給を停止するためのクロック制御回路を含む。
【発明の効果】
【００１１】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１２】
すなわち、ＣＰＵの負荷にかかわらず、レシーブデータレジスタ内のデータが上書きされて壊れてしまうのを回避することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明にかかるモバイル端末向け地上波デジタル放送受信装置の構成例ブロック図である。
【図２】図１に示されるモバイル端末向け地上波デジタル放送受信装置におけるＳＩＭカードインタフェースの構成例ブロック図である。
【図３】図１及び図２に示される構成における主要部の信号の流れの説明図である。
【図４】図１及び図２に示される構成の比較対象とされる構成における主要部の信号の流れの説明図である。
【図５】図１に示されるモバイル端末向け地上波デジタル放送受信装置におけるＤＭＡＣの構成例ブロック図である。
【図６】本発明にかかるモバイル端末向け地上波デジタル放送受信装置においてＤＭＡＣを用いたデータ転送を示すブロック図である。
【図７】図６に示されるモバイル端末向け地上波デジタル放送受信装置における主要部の信号の流れの説明図である。
【図８】ＩＣカードに対するコマンドやＩＣカードからのレスポンスのフォーマットについての説明図である。
【図９】従来技術に従ったＤＭＡ転送設定に関するフローチャートである。
【図１０】図５に示される構成を採用した場合における主要部の信号の流れの説明図である。
【発明を実施するための形態】
【００１４】
１．実施の形態の概要
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００１５】
〔１〕本発明の代表的な実施の形態に係る半導体装置（３）は、供給されたクロック信号に基づいて所定のデータ処理を行うＩＣカードとの間でシリアル通信を行うためのカードインタフェース（３９）を含む。
【００１６】
上記カードインタフェースは、上記ＩＣカードに供給される上記クロック信号を生成するためのボーレートジェネレータ（３１３）と、上記ＩＣカードから伝達されたシリアルデータをパラレルデータに変換するための変換回路（３０２）と、上記変換回路から出力されたパラレルデータを保持するためのレシーブデータレジスタ（３０３）とを含む。さらに上記カードインタフェースは、上記レシーブデータレジスタに上記パラレルデータが存在しない場合には、上記ボーレートジェネレータから上記ＩＣカードへ上記クロック信号を供給し、上記レシーブデータレジスタに上記パラレルデータが存在する場合には、上記ボーレートジェネレータから上記ＩＣカードへのクロック信号の供給を停止するためのクロック制御回路（３１０）を含む。
【００１７】
上記の構成によれば、クロック制御回路３１０が設けられ、このクロック制御回路３１０によって、エンプティフラグ３０４内のエンプティフラグがモニタされ、レシーブデータレジスタ（３０３）にデータが存在する場合には、クロック制御回路（３１０）の制御によって、ＩＣカード（７）へのクロック信号の供給が停止される。これによりＩＣカード（７）の動作が停止されるので、新たなデータがＩＣカード（７）からレシーブデータレジスタ（３０１）に伝達されることはない。これにより、レシーブデータレジスタ（３０３）内の未転送データが上書きによって壊れてしまうのを回避することができる。
【００１８】
〔２〕上記〔１〕において、上記カードインタフェースは、上記レシーブデータレジスタに上記パラレルデータが存在するか否かの判別を可能とするエンプティフラグ（３０４）を含み、上記クロック制御回路は、上記エンプティフラグの論理に基づいて、上記レシーブデータレジスタに上記パラレルデータが存在するか否かを判別するように構成することができる。
【００１９】
〔３〕上記〔２〕において、上記ボーレートジェネレータから上記ＩＣカードへのクロック信号の供給を停止する際の上記クロック信号の論理を指定するためのレベル指定レジスタ（３１１）を設けることができる。これにより、クロック信号の供給を停止する際のクロック信号の論理を任意に設定することができる。
【００２０】
〔４〕上記〔３〕において、上記半導体装置は、上記レシーブデータレジスタ内のデータを別の記憶媒体（３８０１）にＤＭＡ転送するためのＤＭＡコントローラ（３８）を含んで構成することができる。
【００２１】
〔５〕上記〔４〕において、上記ＤＭＡコントローラによってＤＭＡ転送されるデータには、データ長フィールドと、情報フィールドと、最終フィールドとが含まれる。このとき、上記ＤＭＡコントローラには、ＤＭＡ転送における転送回数が設定される転送数指定レジスタ（３８０９）と、上記データ長フィールドの位置を示すデータ長オフセットレジスタ（３８１１）と、上記最終フィールドの長さを示す最終データ長レジスタ（３８１２）とを設けることができる。さらに上記ＤＭＡコントローラには、データ長オフセットレジスタの出力に対応するデータ長フィールドの値によって上記情報フィールドの長さを求め、それに上記最終データ長レジスタの出力を加算することによって、ＤＭＡ転送すべきデータの長さを算出するデータ長算出回路（３８０３）と、その算出結果に基づいて、上記転送数指定レジスタにおける転送回数を再設定する回数制御回路（３８０２）とを設けることができる。そして上記回数制御回路によって再設定された回数分のＤＭＡ転送が行われる。
【００２２】
〔６〕上記〔１〕における半導体装置を含んで地上デジタル放送受信装置を構成することができる。モバイル端末用に設計された地上デジタル放送受信装置においては、ＩＣカードアクセス専用のマイクロコンピュータを搭載することが困難であるため、映像や音声のデコード処理制御や出力制御のためのＣＰＵを使ってＩＣカードのアクセスを行うようにしているため、上記〔１〕の作用効果は顕著とされる。
【００２３】
〔７〕本発明の代表的な実施の形態に係る半導体装置（３）は、供給されたクロック信号に基づいて所定のデータ処理を行うＩＣカード（７）との間でシリアル通信を行うためのカードインタフェース（３９）と、上記カードインタフェースを介して取り込まれたデータを別の記憶媒体（３８０１）にＤＭＡ転送するためのＤＭＡコントローラ（３８）とを含む。上記ＤＭＡコントローラによってＤＭＡ転送されるデータは、データ長フィールド（ＬＥＮ）と、情報フィールド（ＩＮＦ）と、最終フィールド（ＥＤＣ）とを含む。上記ＤＭＡコントローラは、ＤＭＡ転送における転送回数が設定される転送数指定レジスタ（３８０９）と、上記データ長フィールドの位置を示すデータ長オフセットレジスタ（３８１１）と、上記最終フィールドの長さを示す最終データ長レジスタ（３８１２）とを含む。さらに上記ＤＭＡコントローラは、データ長オフセットレジスタの出力に対応するデータ長フィールドの値によって上記情報フィールドの長さを求め、それに上記最終データ長レジスタの出力を加算することによって、ＤＭＡ転送すべきデータの長さを算出するデータ長算出回路（３８０３）と、その算出結果に基づいて、上記転送数指定レジスタにおける転送回数を再設定する回数制御回路（３８０２）とを含む。上記回数制御回路によって再設定された回数分のＤＭＡ転送が行われる。
【００２４】
２．実施の形態の詳細
実施の形態について更に詳述する。
【００２５】
《実施の形態１》
図１には、本発明にかかるモバイル端末向け地上波デジタル放送受信装置の構成例が示される。図１に示されるモバイル端末向け地上波デジタル放送受信装置１０は、チューナ２、地上波デジタル放送受信用チップ３、ＬＣＤ（Liquid Crystal Display；液晶ディスプレイ）４、スピーカ５、メモリ６、及びＩＣカード７を含む。地上波デジタル放送には、ＭＰＥＧ２−ＴＳ（Transport Stream）が使用される。チューナ２は、アンテナ１を介してＭＰＥＧ２−ＴＳを受信する。地上波デジタル放送受信用チップ３は、チューナ２による受信信号を処理する。地上波デジタル放送受信用チップ３での処理結果は、ＬＣＤ４で画像表示される。また、音声はスピーカ５から出力される。メモリ６は、音声や映像などのＥＳ（Elementary Stream）を記憶するのに用いられる。ＩＣカード（integrated circuit card；アイシーカード）７は、接触型ＩＣカードであり、このモバイル端末向け地上波デジタル放送受信装置１０に装着される。
【００２６】
地上波デジタル放送では著作権保護を目的として映像や音声にスクランブル（暗号化）処理が施されている。映像や音声をデスクランブル（復号化）するためのデスクランブル鍵（Ks）は放送局側で暗号化され、ＥＣＭＣＭ（Entitlement Control Message）セクションとして送られる。ＥＣＭセクションは、ＩＣカード７内のセキュリティモジュールによって復号化され、デスクランブル鍵として取得できる。
【００２７】
地上波デジタル放送受信用チップ３は、公知の半導体集積回路製造技術により、単結晶シリコン基板などの一つの半導体基板上に形成され、以下のような複数のモジュールを含む。すなわち、ＭＳＴＩＦ（Multi Stream Interface）３１、ＥＭＵＸ（Stream Mux/Demux Unit；MUX/DEMUXユニット）３２、ＣＰＵ（Central Processing Unit）３３、ＬＣＤ制御部３４が設けられる。また、音声出力制御部３５、ＭＰＥＧ（Moving Picture Experts Group）デコーダ３６、メモリインタフェース３７、ＤＭＡＣ（Direct Memory Access Controller；ＤＭＡコントローラ）３８、ＳＩＭ（Subscriber Identity Module）カードインタフェース３９が設けられる。上記複数のモジュールは、データバスＤＢＵＳを介して互いに信号のやり取りが可能に結合されている。
【００２８】
ＭＳＴＩＦ３１は、ＭＰＥＧ２−ＴＳをデスクランブル処理する。ＥＭＵＸ３２は、ＭＰＥＧ２−ＴＳをＰＥＳやセクションなどに分離する。ＣＰＵ３３は、予め設定されたプログラムを実行することによって各部の動作を制御する。ＬＣＤ制御部３４は、ＬＣＤ４へ画像表示を制御する。音声出力制御部３５は、音声信号に基づいてスピーカ５を駆動する。ＭＰＥＧデコーダ３６は、映像や音声をデコードする。メモリインタフェース３７は、地上波デジタル放送受信用チップ３とメモリ６との間のデータのやり取りを可能にする。ＤＭＡＣ３８は、ＣＰＵ３３を介さずにモジュール間のデータ転送を制御する。ＳＩＭカードインタフェース３９は、地上波デジタル放送受信用チップ３とＩＣカード７との間のデータ転送を制御する。
尚、本例においては、太線矢印で示されるように、ＳＩＭカードインタフェース３９とメモリ６との間のデータ転送をＣＰＵ３３の制御で行うものとする。
【００２９】
図２には、ＳＩＭカードインタフェース３９の構成例が示される。
【００３０】
図２に示されるＳＩＭカードインタフェース３９は、レシーブシフトレジスタ（ＳＣＲＳＲ）３０１、シリアル・パラレル変換回路３０２、レシーブデータレジスタ（ＳＣＲＤＲ）３０３、トランスミットシフトレジスタ（ＳＣＴＳＲ）３０５、パラレル・シリアル変換回路３０６、トランスミットデータレジスタ（ＳＣＴＤＲ）３０７を含む。さらにＳＩＭカードインタフェース３９は、割込みコントローラ３０９、クロック制御回路３１０、クロック停止時のレベル指定レジスタ３１１、送受信コントローラ３１２、ボーレートジェネレータ３１３を含む。
【００３１】
レシーブシフトレジスタ（ＳＣＲＳＲ）３０１は、データ端子ＳＩＭ＿Ｄを介してＩＣカード７から伝達されたシリアルデータを保持する。シリアル・パラレル変換回路３０２は、レシーブシフトレジスタ（ＳＣＲＳＲ）３０１から出力されたシリアルデータをパラレルデータに変換して出力する。レシーブデータレジスタ（ＳＣＲＤＲ）３０３は、シリアル・パラレル変換回路３０２から出力されたパラレルデータを保持する。エンプティフラグ３０４は、レシーブデータレジスタ（ＳＣＲＤＲ）３０３のデータ保持状態を示す。エンプティフラグ３０４が論理値‘０’の場合、レシーブデータレジスタ（ＳＣＲＤＲ）３０３にパラレルデータが存在することを意味する。エンプティフラグ３０４が論理値‘１’の場合、レシーブデータレジスタ（ＳＣＲＤＲ）３０３にパラレルデータが存在しないことを意味する。トランスミットデータレジスタ（ＳＣＴＤＲ）３０７は、データバスＤＢＵＳを介してＣＰＵ３３から伝達されたパラレルデータを保持する。エンプティフラグ３０８は、トランスミットデータレジスタ（ＳＣＴＤＲ）３０７のデータ保持状態を示すエンプティフラグを保持する。このエンプティフラグ３０８が論理値‘０’の場合、トランスミットデータレジスタ（ＳＣＴＤＲ）３０７にパラレルデータが存在することを意味する。エンプティフラグ３０８が論理値‘１’の場合、トランスミットデータレジスタ（ＳＣＴＤＲ）３０７にパラレルデータが存在しないことを意味する。パラレル・シリアル変換回路３０６は、トランスミットデータレジスタ（ＳＣＴＤＲ）３０７の出力データ（パラレルデータ）をシリアルデータに変換する。トランスミットシフトレジスタ（ＳＣＴＳＲ）３０５は、パラレル・シリアル変換回路３０６の出力データ（シリアルデータ）を取り込み、それを、データ端子ＳＩＭ＿Ｄを介してＩＣカード７に送信する。割込みコントローラ３０９は、エンプティフラグ３０４が論理値‘０’の場合や、エンプティフラグ３０８が論理値‘０’の場合に、ＣＰＵ３３に対する割込み信号をアサートする。ＣＰＵ３３は、エンプティフラグ３０４が論理値‘０’の場合の割込み処理において、レシーブデータレジスタ（ＳＣＲＤＲ）３０３のデータを読出す。このとき、エンプティフラグ３０４が論理値‘１’にされる。また、ＣＰＵ３３は、エンプティフラグ３０８が論理値‘０’の場合の割込み処理において、トランスミットデータレジスタ（ＳＣＴＤＲ）３０７に次の８ビット分のデータを書込む。このとき、エンプティフラグ３０８のエンプティフラグを論理値‘０’にされる。送受信コントローラ３１２は、ＩＣカード７との間で行われる送受信を制御する。また、後述するように、ＳＩＭカードインタフェース３９とメモリ６との間のデータ転送をＤＭＡＣ３８で行う場合には、送受信コントローラ３１２によってＤＭＡ転送要求信号がアサートされるようになっている。ＩＣカード７のリセットは、送受信コントローラ３１２によりリセット端子ＳＩＭ＿ＲＳＴを介して行われる。ボーレートジェネレータ３１３は、地上波デジタル放送受信用チップ３におけるシステムクロック信号を分周して、ＩＣカード７の動作用クロック信号を形成する。このＩＣカード７の動作用クロック信号は、クロック端子ＳＩＭ＿ＣＬＫを介してＩＣカード７に供給される。ＩＣカード７は、伝達されたクロック信号に同期して所定の信号処理（ＥＣＭセクションの復号化処理）が行われる。クロック制御回路３１０は、エンプティフラグ３０４に基づいて、ボーレートジェネレータ３１３からＩＣカード７への動作用クロック信号の供給を制御する。すなわち、エンプティフラグ３０４が論理値‘１’の場合、ボーレートジェネレータ３１３からＩＣカード７へ動作用クロック信号を供給させ、エンプティフラグレジの動作用クロック信号の供給を停止する。ボーレートジェネレータ３１３からＩＣカード７への動作用クロック信号の供給を、クロック信号のハイレベルで停止するか、ローレベルで停止するかは、クロック停止時レベル指定レジスタ３１１に設定することができる。クロック停止時レベル指定レジスタ３１１への情報設定は、ＣＰＵ３３によって行うことができる。
【００３２】
次に、上記のように構成されたモバイル端末向け地上波デジタル放送受信装置１０における主要動作を説明する。
【００３３】
図３には、ＣＰＵ３３とＳＩＭカードインタフェース３９とＩＣカード７との間の信号の流れが示される。
【００３４】
送受信コントローラ３１２によってＩＣカード７がリセットされ、ＩＣカード７から所定の応答信号（ＡＴＲ）がレシーブシフトレジスタ（ＳＣＲＳＲ）３０１に取り込まれ、それがシリアル・パラレル変換回路３０２でパラレルデータに変換された後にレシーブデータレジスタ（ＳＣＲＤＲ）３０３に書き込まれる。このとき、エンプティフラグ３０４が論理値‘０’にされる。すると、割込みコントローラ３０９は割込み信号をアサートすることで、ＣＰＵ３３に対する割込み要求を発生する。ＣＰＵ３３は、割込みコントローラ３０９からの割り込み要求に応じた割込み処理により、レシーブデータレジスタ（ＳＣＲＤＲ）３０３内の応答信号（ＡＴＲ）を取り込む。これにより、ＣＰＵ３３は、ＩＣカード７に対するコマンド発行が可能になる。
【００３５】
ＣＰＵ３３は、メモリ６に蓄積されているコマンドデータを1バイト単位に読み出して、それをＳＩＭカードインタフェース３９内のトランスミットデータレジスタ（ＳＣＴＤＲ）３０７に書き込む（ステップ１）。ＳＩＭカードインタフェース３９では、トランスミットデータレジスタ（ＳＣＴＤＲ）３０７のデータがパラレル・シリアル変換回路３０６でシリアルデータに変換された後に、トランスミットシフトレジスタ（ＳＣＴＳＲ）３０５に伝達されて、ＩＣカード７に送信される（ステップ２）。
【００３６】
上記ステップ１，２は、コマンドデータサイズの分だけ繰り返される。コマンド送信が完了すると、ＩＣカード７内で、上記コマンドに応じた復号処理が行われる。そしてＩＣカード７は、ＳＩＭカードインタフェース３９に対しレスポンス応答を送信する（ステップ３）。ＳＩＭカードインタフェース３９は、レシーブシフトレジスタ（ＳＣＲＳＲ）３０１に、８ビット分のデータが書き込まれた場合、レシーブシフトレジスタ（ＳＣＲＳＲ）３０１内の８ビット分のデータが、シリアル・パラレル変換回路３０２でパラレルデータに変換されてからレシーブデータレジスタ（ＳＣＲＤＲ）３０３に書き込まれる（ステップ４）。このとき、エンプティフラグ３０４が論理値‘０’にされる。エンプティフラグが論理値‘０’にされると、クロック制御回路３１０の制御によって、ＩＣカード７へのクロック信号の供給が停止される。クロック信号の供給停止は、クロック停止時レベル指定レジスタ３１１によって指定された論理レベルで行われる。例えばクロック停止時レベル指定レジスタ３１１に、ローレベル（論理値‘０’）が設定されていた場合、クロック信号の供給停止は、クロック信号がローレベルのときに行われる。クロック信号が供給されない場合には、ＩＣカード７の内部動作が停止される。また、エンプティフラグ３０４が論理値‘０’にされると、割込みコントローラ３０９によってＣＰＵ３３に対する割込み信号がアサートされる。この割込み信号に応じてＣＰＵ３３は、レシーブデータレジスタ（ＳＣＲＤＲ）３０３内の１バイト（８ビット）分のデータを、メモリインタフェース３７を介してメモリ６に書き込む（ステップ５）。レシーブデータレジスタ（ＳＣＲＤＲ）３０３内の１バイト（８ビット）分のデータがメモリ６に書き込まれた時点で、エンプティフラグ３０４が論理値‘１’にされる。これにより、クロック制御回路３１０は、ＩＣカード７へのクロック信号の供給を再開する。このクロック信号の供給は、クロック停止時レベル指定レジスタ３１１によって指定された論理レベルから再開される。
【００３７】
上記ステップ３〜５の処理は、レスポンスデータサイズの分だけ繰り返される。
【００３８】
ここで、従来技術に従えば、クロック制御回路３１０によるクロック制御は行われない。この場合、図４に示されるように、ＩＣカード７からのデータ転送は常に一定間隔で行われる。これに対してＣＰＵ３３は、ＩＣカード７のアクセスの他に、映像や音声のデコード処理制御や出力制御を行うことから、ＣＰＵ３３がＳＩＭカードインタフェース３９からデータを読み出すタイミングは必ずしも一定間隔で発生するとは限らない。このため、レシーブデータレジスタ（ＳＣＲＤＲ）３０３内の１バイト（８ビット）分のデータを、メモリインタフェース３７を介してメモリ６に書き込む処理が完了する前に、レシーブデータレジスタ（ＳＣＲＤＲ）３０１の出力データが、シリアル・パラレル変換回路３０２を介してレシーブデータレジスタ（ＳＣＲＤＲ）３０３に伝達されるおそれがある。かかる場合には、レシーブデータレジスタ（ＳＣＲＤＲ）３０３内の未転送データが上書きによって壊れてしまう。
【００３９】
これに対して図２に示される構成によれば、クロック制御回路３１０が設けられ、このクロック制御回路３１０によって、エンプティフラグ３０４内のエンプティフラグがモニタされ、エンプティフラグ３０４が論理値‘０’の場合（レシーブデータレジスタ（ＳＣＲＤＲ）３０３にデータが存在する場合）には、クロック制御回路３１０の制御によって、ＩＣカード７へのクロック信号の供給が停止される。これによりＩＣカード７の動作が停止されるので、新たなデータがＩＣカード７からレシーブデータレジスタ（ＳＣＲＤＲ）３０１に伝達されることはないので、レシーブデータレジスタ（ＳＣＲＤＲ）３０３内の未転送データが上書きによって壊れてしまうのを回避することができる。
【００４０】
《実施の形態２》
実施の形態１では、ＳＩＭカードインタフェース３９とメモリ６との間のデータ転送をＣＰＵ３３で制御するようにしたが、図６において太線矢印で示されるように、ＳＩＭカードインタフェース３９とメモリ６との間のデータ転送をＤＭＡＣ３８の制御によって行うことができる。ＳＩＭカードインタフェース３９とメモリ６との間のデータ転送をＣＰＵ３３で制御するか、ＤＭＡＣ３８で制御するかは、ＣＰＵ３３の初期設定で決定される。ＳＩＭカードインタフェース３９の基本的な動作は、実施の形態１で説明した通りであるが、ＳＩＭカードインタフェース３９とメモリ６との間のデータ転送をＤＭＡＣ３８の制御する場合、送受信コントローラ３１２からＤＭＡＣ３８に対するＤＭＡ転送要求信号が有効とされる。このとき、割込みコントローラ３０９の機能は停止される。
【００４１】
図５には、ＤＭＡＣ３８の構成例が示される。
【００４２】
図５に示されるＤＭＡＣ３８は、内部メモリ３８０１、回数制御回路３８０２、データ長算出回路３８０３、レジスタ制御回路３８０４、起動制御回路３８０５、要求優先制御回路３８０６を含む。さらにＤＭＡＣ３８は、転送元アドレス指定レジスタ（ＳＡＲ）３８０７、転送先アドレス指定レジスタ（ＤＡＲ）３８０８、転送数指定レジスタ（ＴＣＲ）３８０９、転送モード指定レジスタ（ＣＨＣＲ）３８１０、データ長オフセットレジスタ３８１１、及び最終データ長レジスタ３８１２を含む。
【００４３】
内部メモリ３８０１は、データバスＤＢＵＳ及びデータ長算出回路３８０３に結合される。データバスＤＢＵＳを介して内部メモリ３８０１にデータを書き込むことができる。また、内部メモリ３８０１内のデータをデータバスＤＢＵＳに出力することができる。データ算出回路３８０３は、内部メモリ３８０１内のデータを参照してデータ長を算出する。転送元アドレス指定レジスタ（ＳＡＲ）３８０７には、ＤＭＡ転送における転送元アドレスが保持される。転送先アドレス指定レジスタ（ＤＡＲ）３８０８には、ＤＭＡ転送における転送先アドレスが保持される。転送数指定レジスタ（ＴＣＲ）３８０９には、ＤＭＡ転送における転送数が保持される。この転送数指定レジスタ（ＴＣＲ）３８０９に設定された回数だけ、ＤＭＡ転送が行われる。転送モード指定レジスタ（ＣＨＣＲ）３８１０には、ＤＭＡ転送における転送モードが保持される。データ長オフセットレジスタ３８１１には、データ長フィールドのオフセット情報が保持される。最終データ長レジスタ３８１２には、最終フィールドの長さ情報が保持される。データ長算出回路３８０３は、ＤＭＡ転送すべきデータの長さを算出する。つまりデータ長算出回路３８０３は、データ長オフセットレジスタ３８１１の出力に対応する上記データ長フィールド（ＬＥＮ）の値によって上記情報フィールドの長さを把握し、それに上記最終データ長レジスタ３８１２の出力を加算することによって、ＤＭＡ転送すべきデータの長さを算出する。回数制御回路３８０２は、データ長算出回路３８０３での算出結果に基づいて転送数指定レジスタ（ＴＣＲ）３８０９における転送回数を再設定する。レジスタ制御回路３８０４は、上記各レジスタの動作を制御する。起動制御回路３８０５は、転送モード指定レジスタ（ＣＨＣＲ）３８１０に保持された転送モードに従ってＤＭＡＣ３８の起動を制御する。要求優先制御回路３８０６は、複数のＤＭＡ転送要求信号がアサートされた場合に、予め設定された優先度に従って、複数のＤＭＡ転送要求を処理する。この要求優先制御回路３８０６によって、ＤＭＡ転送アクノリッジ信号やＣＰＵ３３に対する割込み信号が形成される。
【００４４】
図７には、ＤＭＡ転送処理の流れが示される。
【００４５】
ＣＰＵ３３は、ＤＭＡＣ３３に対しコマンド送信のためのデータサイズ設定を行う。ＤＭＡＣ３３は、ＳＩＭカードインタフェース３９内のトランスミットデータレジスタ（ＳＣＴＤＲ）３０７に１バイトデータを書き込む。トランスミットデータレジスタ（ＳＣＴＤＲ）３０７のデータは、パラレル・シリアル変換回路３０６でシリアルデータに変換された後にトランスミットシフトレジスタ（ＳＣＴＳＲ）３０５に伝達されてＩＣカード７に送信される。トランスミットデータレジスタ（ＳＣＴＤＲ）３０７が空になった場合、エンプティフラグ３０８が論理値“１”にされ、送受信コントローラ３１２によってＤＭＡ転送要求信号がアサートされることで、ＤＭＡＣ３３に対し転送要求が行われる。ＤＭＡＣ３３はＳＩＭカードインタフェース３９に対し1バイトデータを書き込む。
【００４６】
以上の処理が繰り返されることによって、ＩＣカード７へのデータ転送が行われる。
【００４７】
ＩＣカード７内では、ＳＩＭカードインタフェース３９から転送されたデータの復号処理が行われる。また、この復号処理と平行して、ＤＭＡＣ３３に対してデータ受信のためのデータサイズの設定が行われる。
【００４８】
ＩＣカード７は1ビット単位でレシーブシフトレジスタ（ＳＣＲＳＲ）３０１にデータを送信する。レシーブシフトレジスタ（ＳＣＲＳＲ）３０１に８ビット分のデータが書き込まれた場合、それが、シリアル・パラレル変換回路３０２でパラレルデータに変換されてからレシーブデータレジスタ（ＳＣＲＤＲ）３０３に書き込まれる。そしてエンプティフラグ３０４が論理値“０”にされる。これにより、ＤＭＡ転送要求信号がアサートされ、ＤＭＡＣ３３に対し転送要求が行われる。ＤＭＡＣ３３はＳＩＭカードインタフェース３９から1バイトデータを読み出し、それを内部メモリ３８０１に転送する。そしてエンプティフラグ３０４におけるエンプティフラグが論理値“１”にされる。また、ＳＩＭカードインタフェース３９から1バイトデータが内部メモリ３８０１に転送された場合、ＣＰＵ３３に対する割込み信号をアサートする。これにより、ＣＰＵ３３は、内部メモリ３８０１内のデータを、メモリインタフェース３７を介してメモリ６に転送する。このような処理が繰り返される。
【００４９】
図８には、ＩＣカード７に対するコマンドやＩＣカード７からのレスポンスのフォーマットが示される。
【００５０】
ＩＣカード７に対するコマンドやＩＣカード７からのレスポンスは、先頭フィールドと、情報フィールド、及び最終フィールドとを含む。先頭フィールドは、ノードアドレス（ＮＡＤ）、プロトコル制御バイト（ＰＣＢ）、送受信データの長さ（ＬＥＮ）を含む。ノードアドレス（ＮＡＤ）、プロトコル制御バイト（ＰＣＢ）、長さ（ＬＥＮ）は、それぞれ１バイトである。情報フィールドは、送受信データ（ＩＮＦ）であり、０〜２５４バイトの範囲で設定される。この送受信データ（ＩＮＦ）の長さは、先頭フィードにおける長さ（ＬＥＮ）に反映される。つまり、先頭フィードにおける長さ（ＬＥＮ）を見れば、情報フィールドにおける送受信データの長さを把握することができる。最終フィールドは、誤り検出符号（ＥＤＣ）が割り当てられる。誤り検出符号（ＥＤＣ）は１バイトである。
【００５１】
ＳＩＭカードインタフェース３９を介してやり取りされる送受信データ（ＩＮＦ）は、長さ（ＬＥＮ）で示される可変サイズとなる。しかし、ＤＭＡＣ３８へのデータサイズ指定は固定長となるため、データサイズの再設定等が必要とされる。
【００５２】
ここで従来技術に従えば、図９（Ａ）に示されるように、ＣＰＵによってデータサイズの再設定が行われる。
【００５３】
先ず、ＣＰＵはＤＭＡＣのデータサイズを３バイトとして設定する。次に３バイト受信後にＤＭＡ転送完了割込みが通知されたＣＰＵは、３バイト目の長さ（ＬＥＮ）のサイズから残りのデータサイズを算出してＤＭＡＣのデータサイズを再設定する。しかしこの手法の場合、ＤＭＡ転送中にＣＰＵに割込みを行うため、ＣＰＵの処理負荷によってはデータ受信が正常に行えない可能性がある。つまり、レシーブデータレジスタ（ＳＣＲＤＲ）３０３内の１バイト（８ビット）分のデータを、メモリインタフェース３７を介してメモリ６に書き込む処理が完了する前に、レシーブデータレジスタ（ＳＣＲＤＲ）３０１の出力データが、シリアル・パラレル変換回路３０２を介してレシーブデータレジスタ（ＳＣＲＤＲ）３０３に伝達されるおそれがある。かかる場合には、レシーブデータレジスタ（ＳＣＲＤＲ）３０３内の未転送データが上書きによって壊れてしまう。
【００５４】
また、図９（Ｂ）に示されるように、ＣＰＵによってＤＭＡＣのデータサイズをレスポンス最大長（例えば２５８バイト）に設定し、レスポンスデータがなくなった場合に、ＣＰＵに対してタイムアウトエラー割込みを発生させ、それをトリガとしてＣＰＵに受信データの処理を実行させることが考えられるが、その場合、タイムアウト発生まのでオーバーヘッドが発生するおそれがある。
【００５５】
これに対して、図５に示される構成によれば、図１０に示されるように、ＤＭＡ転送設定により、データ長オフセットレジスタ３８１１には、データ長フィールドのオフセット情報が保持される。最終データ長レジスタ３８１２には、最終フィールドの長さ情報が保持される。データ長フィールド（ＬＥＮ）のオフセット情報は、図８に示される例の場合、３バイト目とされる。つまり、先頭フィールドの３バイト目にデータ長フィールド（ＬＥＮ）が存在し、それに基づいて、情報フィールドである送受信データ（ＩＮＦ）の長さの把握が可能になる。データ長算出回路３８０３は、ＳＩＭカードインタフェース３９から内部メモリ３８０１に転送されたデータの先頭から３バイト目の情報（ＬＥＮ）に基づいて、上記情報フィールドの長さを把握し、それに上記最終データ長レジスタ３８１２の出力を加算することによって、ＤＭＡ転送すべきデータの長さ（残りのバイト）を算出する。尚、最終フィールドが存在しない場合には、最終データ長レジスタ３８１２の出力は０バイトとなる。回数制御回路３８０２は、データ長算出回路３８０３での算出結果に基づいて、転送数指定レジスタ（ＴＣＲ）３８０９における転送回数を再設定する。これにより、ＤＭＡＣ３８では、再設定された転送回数に応じたＤＭＡ転送制御が行われる。このように図５に示される構成によれば、ＤＭＡＣ３８内の演算処理により転送回数の再設定が行われるようになっているので、ＣＰＵ３３の処理負荷にかかわらず、データの受信を正常に行うことができる。これにより、レシーブデータレジスタ（ＳＣＲＤＲ）３０３内の未転送データが上書きによって壊れてしまうのを回避することができる。また、図５に示される構成によれば、ＣＰＵによってＤＭＡＣのデータサイズをレスポンス最大長（例えば２５８バイト）に設定し、レスポンスデータがなくなった場合に、ＣＰＵに対してタイムアウトエラー割込みを発生させる方式ではないので、タイムアウト発生まのでオーバーヘッドが発生するおそれも無い。
【００５６】
さらに、ＳＩＭカードインタフェース３９とメモリ６との間のデータ転送をＤＭＡＣ３８の制御によって行う場合でも、クロック制御回路３１０によって、エンプティフラグ３０４内のエンプティフラグがモニタされ、エンプティフラグが論理値‘０’の場合（レシーブデータレジスタ（ＳＣＲＤＲ）３０３にデータが存在する場合）には、クロック制御回路３１０の制御によって、ＩＣカード７へのクロック信号の供給が停止される。これにより、新たなデータがＩＣカード７からレシーブデータレジスタ（ＳＣＲＤＲ）３０１に伝達されることはない。
【００５７】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００５８】
例えば、図６において太線矢印で示されるように、ＳＩＭカードインタフェース３９とメモリ６との間のデータ転送をＤＭＡＣ３８の制御によって行う場合には、ＳＩＭカードインタフェース３９とメモリ６との間のデータ転送をＣＰＵ３３で制御する場合に比べてＣＰＵ３３の負荷が軽減されることから、図２におけるクロック制御回路３１０やクロック停止時のレベル指定レジスタ３１１を省略しても良い。
【符号の説明】
【００５９】
１ アンテナ
２ チューナ
３ 地上波デジタル放送受信用チップ
４ ＬＣＤ
５ スピーカ
６ メモリ
７ ＩＣカード
１０ モバイル端末向け地上波デジタル放送受信装置
３１ ＭＳＴＩＦ
３２ ＥＭＵＸ
３３ ＣＰＵ
３４ ＬＣＤ制御部
３５ 音声出力制御部
３６ デコーダ
３７ メモリインタフェース
３８ ＤＭＡＣ
３９ ＳＩＭカードインタフェース
３０１ レシーブシフトレジスタ（ＳＣＲＳＲ）
３０２ シリアル・パラレル変換回路
３０３ レシーブデータレジスタ（ＳＣＲＤＲ）
３０４ エンプティフラグ
３０５ トランスミットシフトレジスタ（ＳＣＴＳＲ）
３０６ パラレル・シリアル変換回路
３０７ トランスミットデータレジスタ（ＳＣＴＤＲ）
３０８ エンプティフラグ
３０９ 割込みコントローラ
３１０ クロック制御回路
３１１ クロック停止時のレベル指定レジスタ
３１２ 送受信コントローラ
３１３ ボーレートジェネレータ
３８０１ 内部メモリ
３８０２ 回数制御回路
３８０３ データ長算出回路
３８０４ レジスタ制御回路
３８０５ 起動制御回路
３８０６ 要求優先制御回路
３８０７ 転送元アドレス指定レジスタ（ＳＡＲ）
３８０８ 転送先アドレス指定レジスタ（ＤＡＲ）
３８０９ 転送数指定レジスタ（ＴＣＲ）
３８１０ 転送モード指定レジスタ（ＣＨＣＲ）
３８１１ データ長オフセットレジスタ
３８１２ 最終データ長レジスタ
【特許請求の範囲】
【請求項１】
供給されたクロック信号に基づいて所定のデータ処理を行うＩＣカードとの間でシリアル通信を行うためのカードインタフェースを含む半導体装置であって、
上記カードインタフェースは、上記ＩＣカードに供給される上記クロック信号を生成するためのボーレートジェネレータと、
上記ＩＣカードから伝達されたシリアルデータをパラレルデータに変換するための変換回路と、
上記変換回路から出力されたパラレルデータを保持するためのレシーブデータレジスタと、
上記レシーブデータレジスタに上記パラレルデータが存在しない場合には、上記ボーレートジェネレータから上記ＩＣカードへ上記クロック信号を供給し、上記レシーブデータレジスタに上記パラレルデータが存在する場合には、上記ボーレートジェネレータから上記ＩＣカードへのクロック信号の供給を停止するためのクロック制御回路と、を含むことを特徴とする半導体装置。
【請求項２】
上記カードインタフェースは、上記レシーブデータレジスタに上記パラレルデータが存在するか否かの判別を可能とするエンプティフラグを含み、上記クロック制御回路は、上記エンプティフラグの論理に基づいて、上記レシーブデータレジスタに上記パラレルデータが存在するか否かを判別する請求項２記載の半導体装置。
【請求項３】
上記ボーレートジェネレータから上記ＩＣカードへのクロック信号の供給を停止する際の上記クロック信号の論理を指定するためのレベル指定レジスタを含む請求項２記載の半導体装置。
【請求項４】
上記半導体装置は、上記レシーブデータレジスタ内のデータを別の記憶媒体にＤＭＡ転送するためのＤＭＡコントローラを含む請求項３記載の半導体装置。
【請求項５】
上記ＤＭＡコントローラによってＤＭＡ転送されるデータは、データ長フィールドと、情報フィールドと、最終フィールドとを含み、
上記ＤＭＡコントローラは、ＤＭＡ転送における転送回数が設定される転送数指定レジスタと、
上記データ長フィールドの位置を示すデータ長オフセットレジスタと、
上記最終フィールドの長さを示す最終データ長レジスタと、
上記データ長オフセットレジスタの出力に対応する上記データ長フィールドの値によって上記情報フィールドの長さを求め、それに上記最終データ長レジスタの出力を加算することによって、ＤＭＡ転送すべきデータの長さを算出するデータ長算出回路と、
上記データ長算出回路での算出結果に基づいて、上記転送数指定レジスタにおける転送回数を再設定する回数制御回路と、を含み、上記回数制御回路によって再設定された回数分のＤＭＡ転送を行う請求項４記載の半導体装置。
【請求項６】
請求項１記載の半導体装置を含んで成る地上デジタル放送受信装置。
【請求項７】
供給されたクロック信号に基づいて所定のデータ処理を行うＩＣカードとの間でシリアル通信を行うためのカードインタフェースと、上記カードインタフェースを介して取り込まれたデータを別の記憶媒体にＤＭＡ転送するためのＤＭＡコントローラと、を含む半導体装置であって、
上記ＤＭＡコントローラによってＤＭＡ転送されるデータは、データ長フィールドと、情報フィールドと、最終フィールドとを含み、
上記ＤＭＡコントローラは、ＤＭＡ転送における転送回数が設定される転送数指定レジスタと、
上記データ長フィールドの位置を示すデータ長オフセットレジスタと、
上記最終フィールドの長さを示す最終データ長レジスタと、
上記データ長オフセットレジスタの出力に対応する上記データ長フィールドの値によって上記情報フィールドの長さを求め、それに上記最終データ長レジスタの出力を加算することによって、ＤＭＡ転送すべきデータの長さを算出するデータ長算出回路と、
上記データ長算出回路での算出結果に基づいて、上記転送数指定レジスタにおける転送回数を再設定する回数制御回路と、を含み、上記回数制御回路によって再設定された回数分のＤＭＡ転送を行うことを特徴とする半導体装置。
【請求項１】
供給されたクロック信号に基づいて所定のデータ処理を行うＩＣカードとの間でシリアル通信を行うためのカードインタフェースを含む半導体装置であって、
上記カードインタフェースは、上記ＩＣカードに供給される上記クロック信号を生成するためのボーレートジェネレータと、
上記ＩＣカードから伝達されたシリアルデータをパラレルデータに変換するための変換回路と、
上記変換回路から出力されたパラレルデータを保持するためのレシーブデータレジスタと、
上記レシーブデータレジスタに上記パラレルデータが存在しない場合には、上記ボーレートジェネレータから上記ＩＣカードへ上記クロック信号を供給し、上記レシーブデータレジスタに上記パラレルデータが存在する場合には、上記ボーレートジェネレータから上記ＩＣカードへのクロック信号の供給を停止するためのクロック制御回路と、を含むことを特徴とする半導体装置。
【請求項２】
上記カードインタフェースは、上記レシーブデータレジスタに上記パラレルデータが存在するか否かの判別を可能とするエンプティフラグを含み、上記クロック制御回路は、上記エンプティフラグの論理に基づいて、上記レシーブデータレジスタに上記パラレルデータが存在するか否かを判別する請求項２記載の半導体装置。
【請求項３】
上記ボーレートジェネレータから上記ＩＣカードへのクロック信号の供給を停止する際の上記クロック信号の論理を指定するためのレベル指定レジスタを含む請求項２記載の半導体装置。
【請求項４】
上記半導体装置は、上記レシーブデータレジスタ内のデータを別の記憶媒体にＤＭＡ転送するためのＤＭＡコントローラを含む請求項３記載の半導体装置。
【請求項５】
上記ＤＭＡコントローラによってＤＭＡ転送されるデータは、データ長フィールドと、情報フィールドと、最終フィールドとを含み、
上記ＤＭＡコントローラは、ＤＭＡ転送における転送回数が設定される転送数指定レジスタと、
上記データ長フィールドの位置を示すデータ長オフセットレジスタと、
上記最終フィールドの長さを示す最終データ長レジスタと、
上記データ長オフセットレジスタの出力に対応する上記データ長フィールドの値によって上記情報フィールドの長さを求め、それに上記最終データ長レジスタの出力を加算することによって、ＤＭＡ転送すべきデータの長さを算出するデータ長算出回路と、
上記データ長算出回路での算出結果に基づいて、上記転送数指定レジスタにおける転送回数を再設定する回数制御回路と、を含み、上記回数制御回路によって再設定された回数分のＤＭＡ転送を行う請求項４記載の半導体装置。
【請求項６】
請求項１記載の半導体装置を含んで成る地上デジタル放送受信装置。
【請求項７】
供給されたクロック信号に基づいて所定のデータ処理を行うＩＣカードとの間でシリアル通信を行うためのカードインタフェースと、上記カードインタフェースを介して取り込まれたデータを別の記憶媒体にＤＭＡ転送するためのＤＭＡコントローラと、を含む半導体装置であって、
上記ＤＭＡコントローラによってＤＭＡ転送されるデータは、データ長フィールドと、情報フィールドと、最終フィールドとを含み、
上記ＤＭＡコントローラは、ＤＭＡ転送における転送回数が設定される転送数指定レジスタと、
上記データ長フィールドの位置を示すデータ長オフセットレジスタと、
上記最終フィールドの長さを示す最終データ長レジスタと、
上記データ長オフセットレジスタの出力に対応する上記データ長フィールドの値によって上記情報フィールドの長さを求め、それに上記最終データ長レジスタの出力を加算することによって、ＤＭＡ転送すべきデータの長さを算出するデータ長算出回路と、
上記データ長算出回路での算出結果に基づいて、上記転送数指定レジスタにおける転送回数を再設定する回数制御回路と、を含み、上記回数制御回路によって再設定された回数分のＤＭＡ転送を行うことを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１２−２４７９７４（Ｐ２０１２−２４７９７４Ａ）
【公開日】平成２４年１２月１３日（２０１２．１２．１３）
【国際特許分類】
【出願番号】特願２０１１−１１８８７９（Ｐ２０１１−１１８８７９）
【出願日】平成２３年５月２７日（２０１１．５．２７）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年１２月１３日（２０１２．１２．１３）
【国際特許分類】
【出願日】平成２３年５月２７日（２０１１．５．２７）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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