可変容量素子
【課題】従来の可変容量素子は、容量値の精度が低い問題があった。
【解決手段】本発明の可変容量素子は、第１の電源端子と出力端子ＣＴＯＰとの間に接続される第１の容量素子Ｃ１と、容量切替信号ＣＳＥＬに応じて導通状態が切り替えられる容量選択スイッチＮ１と、第１の容量素子Ｃ１と並列に接続され、かつ、容量選択スイッチＮ１と直列に接続される第２の容量素子Ｃ２と、容量選択スイッチＮ１が遮断状態とされる状態において、出力端子ＣＴＯＰをリセット電圧にリセットする電荷リセット信号ＩＮＩＴＢに応じて、第２の容量素子Ｃ２と容量選択スイッチＮ１とを接続する容量切替ノードＮＤａの電圧と出力端子ＣＴＯＰの電圧とを実質的に同じ電圧に設定する誤差補正回路１０と、を有する。
【解決手段】本発明の可変容量素子は、第１の電源端子と出力端子ＣＴＯＰとの間に接続される第１の容量素子Ｃ１と、容量切替信号ＣＳＥＬに応じて導通状態が切り替えられる容量選択スイッチＮ１と、第１の容量素子Ｃ１と並列に接続され、かつ、容量選択スイッチＮ１と直列に接続される第２の容量素子Ｃ２と、容量選択スイッチＮ１が遮断状態とされる状態において、出力端子ＣＴＯＰをリセット電圧にリセットする電荷リセット信号ＩＮＩＴＢに応じて、第２の容量素子Ｃ２と容量選択スイッチＮ１とを接続する容量切替ノードＮＤａの電圧と出力端子ＣＴＯＰの電圧とを実質的に同じ電圧に設定する誤差補正回路１０と、を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は可変容量素子に関し、特に並列に接続されるコンデンサの個数を切り替えて容量値を切り替える可変容量素子に関する。
【背景技術】
【０００２】
半導体装置では、搭載される回路において容量素子を用いる。しかし、半導体装置では、半導体チップを製造した後に容量素子の容量値を可変することは困難である。そのため、半導体チップ製造後に容量素子の容量値を変更するために可変容量素子が用いられる。可変容量素子は、例えば、制御信号により容量値を切り替え、又は、変更することができきる素子である。この可変容量素子の例が特許文献１、２に開示されている。
【０００３】
まず、特許文献１に開示されている可変容量素子と等価な可変容量素子１００の回路図を図１７に示す。図１７に示すように、可変容量素子１００は、コンデンサＣ１、Ｃ２、容量選択スイッチ１０１を有する。また、可変容量素子１００は、出力端子ＣＯＵＴを有している。出力端子ＣＯＵＴは、可変容量素子１００の一方の端子となる。また、可変容量素子１００は、他方の端子に接地電圧ＶＳＳが供給されているものとする。
【０００４】
そして、コンデンサＣ１は接地電圧ＶＳＳが供給される接地端子と出力端子ＣＯＵＴとの間に接続される。コンデンサＣ２は、コンデンサＣ１と並列に接続され、かつ、容量選択スイッチ１０１と直列に接続される。コンデンサＣ２の一方の端子は、接地端子に接続され、他方の端子は容量選択スイッチ１０１の一方の端子と接続される。ここで、以下の説明では、容量選択スイッチ１０１とコンデンサを接続するノードをＮＤ１と称す。容量選択スイッチ１０１の他方の端子は、出力端子ＣＯＵＴに接続される。容量選択スイッチ１０１は、トランスファスイッチを構成する。容量選択スイッチ１０１は、ＮＭＯＳトランジスタＮ１０１、ＰＭＯＳトランジスタＰ１０１、インバータＩＮＶ１０１を有する。ＮＭＯＳトランジスタＮ１０１のソースとＰＭＯＳトランジスタＰ１０１のソースは互いに接続される。また、ＮＭＯＳトランジスタＮ１０１のドレインとＰＭＯＳトランジスタのドレインは互いに接続される。そして、ＮＭＯＳトランジスタＮ１０１のゲートには、容量切替信号ＣＳＥＬが入力される。また、ＰＭＯＳトランジスタＰ１０１のゲートには、インバータＩＮＶ１０１を介して容量切替信号ＣＳＥＬが入力される。容量選択スイッチ１０１は、容量切替信号ＣＳＥＬがイネーブル状態（例えば、ハイレベル）の場合は導通状態となり、容量切替信号ＣＳＥＬがディスイネーブル状態（例えば、ロウレベル）の場合は遮断状態となる。
【０００５】
可変容量素子１００は、容量選択スイッチ１０１が導通状態のときは、コンデンサＣ１、Ｃ２の合成容量（２つのコンデンサの容量値の合計値）を容量値とする。一方、可変容量素子１００は、容量選択スイッチ１０１が遮断状態のときは、コンデンサＣ１の容量値のみを容量値とする。
【０００６】
また、特許文献２に記載の可変容量素子と等価な可変容量素子２００の回路図を図１８に示す。図１８に示すように、可変容量素子２００は、コンデンサＣ１、Ｃ２、スイッチ回路（例えば、ＮＭＯＳトランジスタＮ２０１）を有する。また、可変容量素子２００は、出力端子ＣＯＵＴを有している。出力端子ＣＯＵＴは、可変容量素子２００の一方の端子となる。また、可変容量素子２００は、他方の端子に接地電圧ＶＳＳが供給されているものとする。
【０００７】
そして、コンデンサＣ１は接地電圧ＶＳＳが供給される接地端子と出力端子ＣＯＵＴとの間に接続される。コンデンサＣ２は、コンデンサＣ１と並列に接続され、かつ、ＮＭＯＳトランジスタＮ２０１と直列に接続される。ＮＭＯＳトランジスタのソースは、接地端子に接続され、ドレインはコンデンサＣ２の一方の端子と接続される。ここで、以下の説明では、ＮＭＯＳトランジスタＮ２０１のドレインとコンデンサとを接続するノードをＮＤ２と称す。コンデンサＣ２の他方の端子は、出力端子ＣＯＵＴに接続される。また、ＮＭＯＳトランジスタＮ２０１のゲートには、容量切替信号ＣＳＥＬが入力される。ＮＭＯＳトランジスタＮ２０１は、容量切替信号ＣＳＥＬがイネーブル状態（例えば、ハイレベル）の場合は導通状態となり、容量切替信号ＣＳＥＬがディスイネーブル状態（例えば、ロウレベル）の場合は遮断状態となる。
【０００８】
可変容量素子２００は、ＮＭＯＳトランジスタＮ２０１が導通状態のときは、コンデンサＣ１、Ｃ２の合成容量（２つのコンデンサの容量値の合計値）を容量値とする。一方、可変容量素子２００は、ＮＭＯＳトランジスタＮ２０１が遮断状態のときは、コンデンサＣ１の容量値のみを容量値とする。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】米国特許公報５，５９４，３８８号明細書
【特許文献２】特開２００８−２５２７７４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、可変容量素子１００及び可変容量素子２００には、容量値の精度が低い問題がある。可変容量素子１００では、ノードＮＤ１の電圧と出力端子ＣＯＵＴの電圧とに電圧差がある場合、容量選択スイッチ１０１を介してリーク電流Ｉｌｅａｋが流れる。また、可変容量素子２００においても、ノードＮＤ２の電圧と接地電圧ＶＳＳとに電圧差がある場合、ＮＭＯＳトランジスタＮ２０１を介してリーク電流Ｉｌｅａｋが流れる。このリーク電流Ｉｌｅａｋは、スイッチ回路が遮断状態のときに流れる。スイッチ回路が遮断状態である場合において、コンデンサＣ１への充放電が行われ場合、この充放電電流にリーク電流Ｉｌｅａｋの影響が及ぶ。そして、このリーク電流Ｉｌｅａｋは、コンデンサＣ１の容量値にずれが生じた場合と等価な容量値のずれの原因となる。また、リーク電流Ｉｌｅａｋが一定の値に収束するまでの期間は、容量値が変動する問題がある。
【００１１】
また、可変容量素子１００では、出力端子ＣＯＵＴとコンデンサＣ２との間に容量選択スイッチ１０１がある。この容量選択スイッチ１０１は、トランジスタにより構成される。一般的に、トランジスタは、ゲート・ソース間及びゲート・ドレイン間に寄生容量を有する。この寄生容量は、出力端子ＣＯＵＴの電圧とノードＮＤ１の電圧との電圧差によって容量値が変動する。つまり、可変容量素子１００は、容量選択スイッチ１０１の寄生容量の影響により、容量値ずれ及び容量値変動が生じる問題がある。
【課題を解決するための手段】
【００１２】
本発明にかかる可変容量素子の一態様は、第１の電源端子と出力端子との間に接続される第１の容量素子と、容量切替信号に応じて導通状態が切り替えられる容量選択スイッチと、前記第１の容量素子と並列に接続され、かつ、前記容量選択スイッチと直列に接続される第２の容量素子と、前記容量選択スイッチが遮断状態とされる状態において、前記出力端子をリセット電圧にリセットする電荷リセット信号に応じて、前記第２の容量素子と前記容量選択スイッチとを接続する容量切替ノードの電圧と前記出力端子の電圧とを実質的に同じ電圧に設定する誤差補正回路と、を有する。
【００１３】
本発明にかかる可変容量素子は、第１の容量素子への充放電が行われる前に、第１の容量素子に蓄積される電荷量をリセット電圧によりリセットする。このとき、本発明にかかる可変容量素子は、第２の容量素子と容量選択スイッチとを接続する容量切替ノードの電圧と出力端子の電圧とを実質的に同じ電圧に設定する。これにより、本発明にかかる可変容量素子は、第２の容量素子が非選択の状態において、第１の容量素子に充放電を行う場合に、容量選択スイッチに流れるリーク電流Ｉｌｅａｋの影響を無くし、第１の容量素子の容量値ずれを防ぐことができる。
【発明の効果】
【００１４】
本発明にかかる可変容量素子によれば、可変容量素子の容量値の精度を向上させることができる。
【図面の簡単な説明】
【００１５】
【図１】実施の形態１にかかる可変容量素子の回路図である。
【図２】図１に示す可変容量素子及びその充放電回路の動作を示すタイミングチャートである。
【図３】実施の形態１にかかる可変容量素子と従来の可変容量素子との容量切替後の特性を比較するグラフである。
【図４】実施の形態２にかかる可変容量素子の回路図である。
【図５】図４に示す可変容量素子及びその充放電回路の動作を示すタイミングチャートである。
【図６】実施の形態２にかかる可変容量素子と従来の可変容量素子との容量切替後の特性を比較するグラフである。
【図７】本発明にかかる可変容量素子を利用する発振回路の回路例を示すブロック図である。
【図８】図７に示す発振回路の差動増幅器の回路例を示す回路図である。
【図９】図７に示す発振回路のランプアンドホールド回路の動作を示すタイミングチャートである。
【図１０】図７に示す発振回路の差動増幅器の動作を示すタイミングチャートである。
【図１１】図７に示す発振回路の動作を示すタイミングチャートである。
【図１２】本発明にかかる可変容量素子を利用するパルス幅変調回路の回路図である。
【図１３】図１２に示すパルス幅変調回路の動作を示すタイミングチャートである。
【図１４】本発明にかかる可変容量素子を利用する遅延回路の回路図である。
【図１５】図１４に示す遅延回路で用いられる可変容量素子の回路図である。
【図１６】図１４に示す遅延回路の動作を示すタイミングチャートである。
【図１７】特許文献１に記載の可変容量素子と等価な可変容量素子の回路図である。
【図１８】特許文献２に記載の可変容量素子と等価な可変容量素子の回路図である。
【発明を実施するための形態】
【００１６】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。図１に実施の形態１にかかる可変容量素子１の回路図を示す。なお、図１では、可変容量素子１に対して充放電を行う充放電回路を可変容量素子１の周辺回路として示した。図１に示す例では、リセットトランジスタＲＴｒと、充放電制御トランジスタＬＴｒと、電流源Ｉｓとが周辺回路である。なお、以下の説明では、符号Ｉｓは、電流源と電流源が出力する電流のいずれをも示すものとする。
【００１７】
図１に示すように、可変容量素子１は、第１の容量素子（例えば、コンデンサＣ１）、第２の容量素子（例えば、コンデンサＣ２）、容量選択スイッチ（例えば、ＮＭＯＳトランジスタＮ１）、誤差補正回路１０を有する。
【００１８】
コンデンサＣ１は、第１の電源端子（例えば、接地電圧ＶＳＳを供給する接地端子）と出力端子ＣＴＯＰとの間に接続される。コンデンサＣ２は、コンデンサＣ１と並列に接続され、かつ、ＮＭＯＳトランジスタＮ１と直列に接続される。ＮＭＯＳトランジスタＮ１は、容量切替信号ＣＳＥＬに応じて導通状態が切り替えられる。ＮＭＯＳトランジスタＮ１は、ソースが接地端子に接続され、ドレインがコンデンサＣ２に接続され、ゲートに容量切替信号ＣＳＥＬが入力される。なお、コンデンサＣ２は、第１の端子が出力端子ＣＴＯＰに接続され、第２の端子がＮＭＯＳトランジスタＮ１のドレインに接続される。ここで、以下の説明では、コンデンサＣ１とＮＭＳＯトランジスタＮ１とを接続するノードを容量切替ノードＮＤａと称す。
【００１９】
誤差補正回路１０は、ＮＭＯＳトランジスタＮ１が遮断状態とされる状態において、出力端子ＣＴＯＰをリセット電圧にリセットする電荷リセット信号ＩＮＩＴＢに応じて、容量切替ノードＮＤａの電圧と出力端子ＣＴＯＰの電圧とを実質的に同じ電圧に設定する。誤差補正回路１０は、ＰＭＯＳトランジスタＰ１、Ｐ２を有する。ＰＭＯＳトランジスタＰ１は、ソースに電源電圧ＶＤＤが供給され、ゲートに容量切替信号ＣＳＥＬが入力される。また、ＰＭＯＳトランジスタＰ１のドレインは、ＰＭＯＳトランジスタＰ２のソースと接続される。ＰＭＯＳトランジスタＰ２は、ゲートに電荷リセット信号ＩＮＩＴＢが入力され、ドレインが容量切替ノードＮＤａに接続される。
【００２０】
続いて、周辺回路について説明する。図１では、周辺回路として、リセットトランジスタＲＴｒと、充放電制御トランジスタＬＴｒと、電流源Ｉｓとを有する。リセットトランジスタＲＴｒは、ＰＭＯＳトランジスタにより形成される。リセットトランジスタＲＴｒは、ソースに電源電圧ＶＤＤ（例えば、リセット電圧）が供給され、ゲートに電荷リセット信号ＩＮＩＴＢが入力され、ドレインが出力端子ＣＴＯＰに接続される。リセットトランジスタＲＴｒは、電荷リセット信号ＩＮＩＴＢがイネーブル状態（例えば、ロウレベル）の場合に出力端子ＣＴＯＰにリセット電圧を与える。また、リセットトランジスタＲＴｒは、電荷リセット信号ＩＮＩＴＢがディスイネーブル状態（例えば、ハイレベル）の場合は、出力端子ＣＴＯＰへのリセット電圧の供給を停止する。
【００２１】
充放電制御トランジスタＬＴｒは、ＮＭＯＳトランジスタにより形成される。充放電制御トランジスタＬＴｒは、ドレインが出力端子ＣＴＯＰに接続され、ゲートにランプ制御信号ＲＡＭＰが入力される。充放電制御トランジスタＬＴｒのソースは、電流源Ｉｓの一方の端子に接続される。電流源Ｉｓは、電流Ｉｓを出力端子ＣＴＯＰから引き込む。電流源Ｉｓは、他方の端子が接地端子に接続される。ここで、充放電制御トランジスタＬＴｒは、ランプ制御信号ＲＡＭＰがイネーブル状態（例えば、ハイレベル）の場合、導通状態となり電流源Ｉｓと出力端子ＣＴＯＰとを接続する。充放電制御トランジスタＬＴｒは、ランプ制御信号ＲＡＭＰがディスイネーブル状態（例えば、ロウレベル）の場合、遮断状態となり電流源Ｉｓと出力端子ＣＴＯＰとの接続状態を遮断状態とする。
【００２２】
なお、本実施の形態における電荷リセット信号ＩＮＩＴＢとランプ制御信号ＲＡＭＰは、図示しない制御回路が出力するものとする。
【００２３】
続いて、可変容量素子１の動作について説明する。図２に図１に示した可変容量素子１の動作を示すタイミングチャートを示す。なお、図２に示す例では、電荷リセット信号ＩＮＩＴＢとランプ制御信号ＲＡＭＰは同相信号を用いる。可変容量素子１は、容量切替信号ＣＳＥＬがディスイネーブル状態（例えば、ロウレベル）である期間においてコンデンサＣ２と接地端子とを切り離す。つまり、可変容量素子１は、容量切替信号ＣＳＥＬがディスイネーブル状態の期間においては、コンデンサＣ２を非選択とする（又は無効化する）。そのため、可変容量素子１の容量値はコンデンサＣ１の容量値のみにより決まる。また、可変容量素子１は、容量切替信号ＣＳＥＬがイネーブル状態（例えば、ハイレベル）である期間においてコンデンサＣ２と接地端子とを接続する。つまり、可変容量素子１は、容量切替信号ＣＳＥＬがイネーブル状態の期間においては、コンデンサＣ２を選択する（又は有効化する）。そのため、可変容量素子１の容量値はコンデンサＣ１とコンデンサＣ２の容量値を足した値となる。
【００２４】
そこで、まず、容量切替信号ＣＳＥＬがディスイネーブル状態となる期間の可変容量素子１の動作について説明する。可変容量素子１の制御においては、リセット期間Ｔｉｎｉｔとランプ期間Ｔｒａｍｐとがある。リセット期間Ｔｉｎｉｔにおいては、電荷リセット信号ＩＮＩＴＢがイネーブル状態かつランプ制御信号ＲＡＭＰがディスイネーブル状態となる。そして、リセット期間Ｔｉｎｉｔでは、リセットトランジスタＲＴｒが出力端子ＣＴＯＰにリセット電圧（例えば、電源電圧ＶＤＤ）を与える。また、電流源Ｉｓは出力端子ＣＴＯＰと切り離される。また、誤差補正回路１０のＰＭＯＳトランジスタＰ１、Ｐ２が共にオン状態となる。そのため、容量切替ノードＮＤａには、リセット電圧（例えば、電源電圧ＶＤＤ）が与えられる。つまり、リセット期間Ｔｉｎｉｔにおいて、コンデンサＣ２の両端電圧は導電位となり、コンデンサＣ２に蓄積される電荷はほぼゼロとなる。
【００２５】
続いて、ランプ期間Ｔｒａｍｐにおいては、電荷リセット信号ＩＮＩＴＢがディスイネーブル状態かつランプ制御信号ＲＡＭＰがイネーブル状態となる。そして、ランプ期間Ｔｒａｍｐでは、リセットトランジスタＲＴｒが遮断状態となり出力端子ＣＴＯＰへのリセット電圧の供給を停止する。また、電流源Ｉｓは出力端子ＣＴＯＰと接続され、コンデンサＣ１から電流Ｉｓを引き抜く。また、誤差補正回路１０のＰＭＯＳトランジスタＰ２がオフ状態となる。そのため、容量切替ノードＮＤａは、フローティング状態となり、電流Ｉｓによる出力端子ＣＴＯＰの電圧低下に伴い電圧が低下する。つまり、ランプ期間Ｔｒａｍｐでは、コンデンサＣ２への充放電はなく、コンデンサＣ１の容量値と電流Ｉｓのみにより出力端子ＣＴＯＰの電圧低下の傾きが決定される。
【００２６】
続いて、容量切替信号ＣＳＥＬがイネーブル状態となる期間の可変容量素子１の動作について説明する。この期間においても、可変容量素子１は、リセット期間Ｔｉｎｉｔとランプ期間Ｔｒａｍｐとを経て制御される。この期間においては、容量切替信号ＣＳＥＬがイネーブル状態であるため、容量切替ノードＮＤａには、接地電圧ＶＳＳが供給される。また、誤差補正回路１０のＰＭＯＳトランジスタＰ１が容量切替信号ＣＳＥＬに応じてオフ状態となる。そのため、容量切替ノードＮＤａにはリセット期間Ｔｉｎｉｔとランプ期間Ｔｒａｍｐのいずれの期間においてもリセット電圧（例えば、電源電圧ＶＤＤ）は供給されない。
【００２７】
そして、リセット期間Ｔｉｎｉｔにおいては、電荷リセット信号ＩＮＩＴＢがイネーブル状態かつランプ制御信号ＲＡＭＰがディスイネーブル状態となる。リセット期間Ｔｉｎｉｔでは、リセットトランジスタＲＴｒが出力端子ＣＴＯＰにリセット電圧（例えば、電源電圧ＶＤＤ）を与える。これにより、コンデンサＣ１、Ｃ２のいずれにもリセット電圧に応じた電荷が蓄積される。また、電流源Ｉｓは出力端子ＣＴＯＰと切り離される。
【００２８】
続いて、ランプ期間Ｔｒａｍｐにおいては、電荷リセット信号ＩＮＩＴＢがディスイネーブル状態かつランプ制御信号ＲＡＭＰがイネーブル状態となる。そして、ランプ期間Ｔｒａｍｐでは、リセットトランジスタＲＴｒが遮断状態となり出力端子ＣＴＯＰへのリセット電圧の供給を停止する。また、電流源Ｉｓは出力端子ＣＴＯＰと接続され、コンデンサＣ１、Ｃ２から電流Ｉｓを引き抜く。そのため、出力端子ＣＴＯＰの電圧は、電流ＩｓとコンデンサＣ１、Ｃ２の合成容量とに基づく傾きを持って低下する。従って、電流Ｉｓが一定である場合にコンデンサＣ２が有効になると、コンデンサＣ２が無効である期間よりも出力端子ＣＴＯＰの電圧低下の傾きが緩やかになる。
【００２９】
ここで、可変容量素子１と図１７、１８に示す可変容量素子においてコンデンサＣ２を非選択とした場合のコンデンサＣ２の両端の電圧差の変化について説明する。そこで、図３に可変容量素子１と図１７、１８に示す可変容量素子においてコンデンサＣ２を非選択とした場合のコンデンサＣ２の両端の電圧差の変化を示すグラフを示す。
【００３０】
図３に示す例では、出力端子ＣＴＯＰの電圧をリセット電圧（例えば、電源電圧ＶＤＤ）で一定とした。また、図３に示すグラフの原点は、コンデンサＣ２が非選択状態に切り替わった時点である。図３に示すように、本実施の形態にかかる可変容量素子１においては、出力端子ＣＴＯＰにリセット電圧が与えられる場合、容量切替ノードＮＤａにはリセット電圧が与えられる。そのため、コンデンサＣ２の両端の電圧差はほぼ０Ｖとなる。一方、図１７に示す可変容量素子１００では、コンデンサＣ２の出力端子側の端子に容量選択スイッチ１０１を介してリーク電流Ｉｌｅａｋが流入するため、徐々にコンデンサＣ２の両端電圧が大きくなる。また、図１８に示す可変容量素子２００では、コンデンサＣ２の接地端子側端子からＮＭＯＳトランジスタＮ２０１を介してリーク電流Ｉｌｅａｋが流れるため、コンデンサＣ２の両端電圧が徐々に大きくなる。このように、図１７、図１８に示した可変容量素子では、コンデンサＣ２が非選択状態となった後にコンデンサＣ２の両端電圧が収束するまでに時間ｔｃが必要になる。つまり、図１７、図１８に示した可変容量素子では、この時間ｔｃが経過するまでの期間は、容量値がリーク電流の影響により変動することになる。一方、本実施の形態にかかる可変容量素子１は、コンデンサＣ２が非選択となった後にコンデンサＣ２の両端の電圧差が変動しないため、図１７、図１８に示す可変容量素子のようにリーク電流Ｉｌｅａｋによる容量値の変動は生じない。
【００３１】
上記説明より、実施の形態１にかかる可変容量素子１では、スイッチ回路（ＮＭＯＳトランジスタＮ１）の導通状態を切り替えることで、容量値を切り替える。このとき、可変容量素子１では、コンデンサＣ２を無効化する場合に、コンデンサＣ２の接地側端子をフローティング状態とする。そして、コンデンサＣ１に蓄積される電荷をリセット電圧によりリセットする期間に、コンデンサＣ２の接地側端子にリセット電圧とする。これにより、可変容量素子１では、コンデンサＣ１が放電される前の期間にコンデンサＣ２に蓄積される電荷をほぼゼロとする。そして、コンデンサＣ２の接地側端子を再度フローティング状態とした後にコンデンサＣ１からの放電を行う。これにより、可変容量素子１では、コンデンサＣ２が非選択状態である期間に、コンデンサＣ１からの放電を行う場合においても、コンデンサＣ２にリーク電流等が流れることを防止し、容量値の精度を高めることができる。
【００３２】
実施の形態２
実施の形態２では、可変容量素子１のコンデンサＣ２と容量選択スイッチとを入れ替えた構成について説明する。そこで、実施の形態２にかかる可変容量素子２の回路図を図４に示す。図４に示す例では、実施の形態１と同様に可変容量素子２に充放電を行う周辺回路も含めた。また、実施の形態２の説明において実施の形態１において説明した構成要素と同じものについては実施の形態１と同じ符号を付して説明を省略する。
【００３３】
図４に示すように、可変容量素子２は、コンデンサＣ２の第１の端子が容量選択スイッチ２０の第２の端子に接続され、第２の端子が接地端子に接続される。容量選択スイッチ２０は、第１の端子が出力端子に接続される。ここで、実施の形態２では、容量選択スイッチ２０とコンデンサＣ２とを接続するノードを容量切替ノードＮＤｂと称す。そして、誤差補正回路１０は、電荷リセット信号ＩＮＩＴＢに基づきリセット電圧（例えば、電源電圧）容量切替ノードＮＤｂに与える。
【００３４】
また、実施の形態２では、容量選択スイッチ２０としてトランスファスイッチを用いる。容量選択スイッチ２０としてトランスファスイッチを用いることで、容量切替ノードＮＤｂの電圧が上昇した場合においてもコンデンサＣ２と出力端子との導通状態を確保することが可能になる。
【００３５】
トランスファスイッチは、ＰＭＯＳトランジスタＰ３、ＮＭＯＳトランジスタＮ２、インバータＩＮＶ１を有する。ＰＭＯＳトランジスタＰ３のソースとＮＭＯＳトランジスタＮ２のソースは互いに接続され、容量選択スイッチ２０の第２の端子を構成する。また、ＰＭＯＳトランジスタＰ３のドレインとＮＭＯＳトランジスタＮ２のドレインは互いに接続され、容量選択スイッチ２０の第１の端子を構成する。ＮＭＯＳトランジスタＮ２のゲートには容量切替信号ＣＳＥＬが入力される。また、ＰＭＯＳトランジスタＰ３にはインバータＩＮＶ１を介して容量切替信号ＣＳＥＬが与えられる。つまり、ＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタのゲートには互いに反転した論理レベルを有する容量切替信号ＣＳＥＬが与えられる。
【００３６】
続いて、可変容量素子２の動作について説明する。図５に可変容量素子２の動作を示すタイミングチャートを示す。なお、図５に示す例では、電荷リセット信号ＩＮＩＴＢとランプ制御信号ＲＡＭＰは同相信号を用いる。可変容量素子２は、容量切替信号ＣＳＥＬがディスイネーブル状態（例えば、ロウレベル）である期間においてコンデンサＣ２と出力端子ＣＴＯＰとを切り離す。つまり、可変容量素子２は、容量切替信号ＣＳＥＬがディスイネーブル状態の期間においては、コンデンサＣ２を非選択とする（又は無効化する）。そのため、可変容量素子２の容量値はコンデンサＣ１の容量値のみにより決まる。また、可変容量素子２は、容量切替信号ＣＳＥＬがイネーブル状態（例えば、ハイレベル）である期間においてコンデンサＣ２と出力端子ＣＴＯＰとを接続する。つまり、可変容量素子２は、容量切替信号ＣＳＥＬがイネーブル状態の期間においては、コンデンサＣ２を選択する（又は有効化する）。そのため、可変容量素子２の容量値はコンデンサＣ１とコンデンサＣ２の容量値を足した値となる。
【００３７】
そこで、まず、容量切替信号ＣＳＥＬがディスイネーブル状態となる期間の可変容量素子２の動作について説明する。可変容量素子２の制御においては、リセット期間Ｔｉｎｉｔとランプ期間Ｔｒａｍｐとがある。リセット期間Ｔｉｎｉｔにおいては、電荷リセット信号ＩＮＩＴＢがイネーブル状態かつランプ制御信号ＲＡＭＰがディスイネーブル状態となる。そして、リセット期間Ｔｉｎｉｔでは、リセットトランジスタＲＴｒが出力端子ＣＴＯＰにリセット電圧（例えば、電源電圧ＶＤＤ）を与える。また、電流源Ｉｓは出力端子ＣＴＯＰと切り離される。また、誤差補正回路１０のＰＭＯＳトランジスタＰ１、Ｐ２が共にオン状態となる。そのため、容量切替ノードＮＤｂには、リセット電圧（例えば、電源電圧ＶＤＤ）が与えられる。つまり、リセット期間Ｔｉｎｉｔにおいて、容量選択スイッチ２０の両端電圧は導電位となる。
【００３８】
続いて、ランプ期間Ｔｒａｍｐにおいては、電荷リセット信号ＩＮＩＴＢがディスイネーブル状態かつランプ制御信号ＲＡＭＰがイネーブル状態となる。そして、ランプ期間Ｔｒａｍｐでは、リセットトランジスタＲＴｒが遮断状態となり出力端子ＣＴＯＰへのリセット電圧の供給を停止する。また、電流源Ｉｓは出力端子ＣＴＯＰと接続され、コンデンサＣ１から電流Ｉｓを引き抜く。また、誤差補正回路１０のＰＭＯＳトランジスタＰ２がオフ状態となる。このとき、容量切替信号ＣＳＥＬがディスイネーブル状態であるため、容量選択スイッチ２０がオフしている。そして、リセット期間Ｔｉｎｉｔにおいて、コンデンサＣ２にはリセット電圧に対応する電荷が蓄積されている。従って、誤差補正回路１０が容量切替ノードＮＤｂへのリセット電圧の供給を停止しても、容量選択スイッチ２０が遮断状態であるため、容量切替ノードＮＤｂの電圧はリセット電圧で維持される。つまり、ランプ期間Ｔｒａｍｐでは、コンデンサＣ２への充放電はなく、コンデンサＣ１の容量値と電流Ｉｓのみにより出力端子ＣＴＯＰの電圧低下の傾きが決定される。
【００３９】
続いて、容量切替信号ＣＳＥＬがイネーブル状態となる期間の可変容量素子１の動作について説明する。この期間においても、可変容量素子２は、リセット期間Ｔｉｎｉｔとランプ期間Ｔｒａｍｐとを経て制御される。この期間においては、容量切替信号ＣＳＥＬがイネーブル状態であるため、容量選択スイッチ２０が導通状態となりコンデンサＣ２は出力端子ＣＴＯＰと接続される。つまり、容量切替ノードＮＤｂは、出力端子ＣＴＯＰに接続される。また、誤差補正回路１０のＰＭＯＳトランジスタＰ１が容量切替信号ＣＳＥＬに応じてオフ状態となる。そのため、容量切替ノードＮＤｂにはリセット期間Ｔｉｎｉｔとランプ期間Ｔｒａｍｐのいずれの期間においてもリセット電圧（例えば、電源電圧ＶＤＤ）は供給されない。
【００４０】
そして、リセット期間Ｔｉｎｉｔにおいては、電荷リセット信号ＩＮＩＴＢがイネーブル状態かつランプ制御信号ＲＡＭＰがディスイネーブル状態となる。リセット期間Ｔｉｎｉｔでは、リセットトランジスタＲＴｒが出力端子ＣＴＯＰにリセット電圧（例えば、電源電圧ＶＤＤ）を与える。これにより、コンデンサＣ１、Ｃ２のいずれにもリセット電圧に応じた電荷が蓄積される。また、電流源Ｉｓは出力端子ＣＴＯＰと切り離される。
【００４１】
続いて、ランプ期間Ｔｒａｍｐにおいては、電荷リセット信号ＩＮＩＴＢがディスイネーブル状態かつランプ制御信号ＲＡＭＰがイネーブル状態となる。そして、ランプ期間Ｔｒａｍｐでは、リセットトランジスタＲＴｒが遮断状態となり出力端子ＣＴＯＰへのリセット電圧の供給を停止する。また、電流源Ｉｓは出力端子ＣＴＯＰと接続され、コンデンサＣ１、Ｃ２から電流Ｉｓを引き抜く。そのため、出力端子ＣＴＯＰの電圧は、電流ＩｓとコンデンサＣ１、Ｃ２の合成容量とに基づく傾きを持って低下する。従って、電流Ｉｓが一定である場合にコンデンサＣ２が有効になると、コンデンサＣ２が無効である期間よりも出力端子ＣＴＯＰの電圧低下の傾きが緩やかになる。
【００４２】
ここで、可変容量素子２と図１７、１８に示す可変容量素子においてコンデンサＣ２を非選択とした場合のコンデンサＣ２の両端の電圧差の変化について説明する。そこで、図６に可変容量素子２と図１７、１８に示す可変容量素子においてコンデンサＣ２を非選択とした場合のコンデンサＣ２の両端の電圧差の変化を示すグラフを示す。
【００４３】
図６に示す例では、出力端子ＣＴＯＰの電圧をリセット電圧（例えば、電源電圧ＶＤＤ）で一定とした。また、図６に示すグラフの原点は、コンデンサＣ２が非選択状態に切り替わった時点である。図６に示すように、本実施の形態にかかる可変容量素子２においては、出力端子ＣＴＯＰにリセット電圧が与えられる場合、容量切替ノードＮＤｂにはリセット電圧が与えられる。そのため、コンデンサＣ２の両端の電圧差はリセット電圧と男簿同じ値となる。一方、図１７に示す可変容量素子１００では、コンデンサＣ２の出力端子側の端子に容量選択スイッチ１０１を介してリーク電流Ｉｌｅａｋが流入するため、徐々にコンデンサＣ２の両端電圧が大きくなる。また、図１８に示す可変容量素子２００では、コンデンサＣ２の接地端子側端子からＮＭＯＳトランジスタＮ２０１を介してリーク電流Ｉｌｅａｋが流れるため、コンデンサＣ２の両端電圧が徐々に大きくなる。このように、図１７、図１８に示した可変容量素子では、コンデンサＣ２が非選択状態となった後にコンデンサＣ２の両端電圧が収束するまでに時間ｔｃが必要になる。つまり、図１７、図１８に示した可変容量素子では、この時間ｔｃが経過するまでの期間は、容量値がリーク電流の影響により変動することになる。一方、本実施の形態にかかる可変容量素子２は、コンデンサＣ２が非選択となった後にコンデンサＣ２の両端の電圧差が変動しない。このとき、可変容量素子２では、容量選択スイッチ２０を介してリーク電流が流れる恐れがあるが、その場合であっても、容量切替ノードＮＤｂはリセット期間Ｔｉｎｉｔにおいてリセット電圧とされるため、図１７、図１８に示す可変容量素子のようにリーク電流Ｉｌｅａｋが時間と共に変化することがなく一定の電流量となるため、リーク電流Ｉｌｅａｋよる容量値が時間と共に変動することがない。
【００４４】
上記説明より、実施の形態２にかかる可変容量素子２は、容量選択スイッチ２０の導通状態を切り替えることで、容量値を切り替える。このとき、可変容量素子２では、コンデンサＣ２を無効化する場合に、容量選択スイッチ２０のコンデンサＣ２側の端子をリセット期間Ｔｉｎｉｔにおいてリセット電圧とする。これにより、可変容量素子２では、コンデンサＣ１が放電される前の期間に容量選択スイッチ２０の両端の電圧差をほぼ０Ｖとする。そして、容量選択スイッチ２０のコンデンサＣ２側の端子へのリセット電圧の供給を停止した後にコンデンサＣ１からの放電を行う。これにより、可変容量素子２では、コンデンサＣ２が非選択状態である期間に、コンデンサＣ１からの放電を行う場合においても、容量選択スイッチ２０に流れるリーク電流を一定にして容量値の精度を高めることができる。
【００４５】
実施の形態３
上記実施の形態において説明したよう、本発明にかかる可変容量素子は容量値を高精度に設定しながら、容量値の切替を可能にする。そこで、この可変容量素子を利用した機能回路について説明する。機能回路の一例として、実施の形態３では発振回路について説明する。ここで説明する発振回路は、抵抗により決定される電流量とコンデンサの容量値とにより決定される時定数に基づき発信信号の発振周波数を決定するＲＣ発振回路である。そして、発振回路中の周波数検出回路において本発明にかかる可変容量素子を用いる。
【００４６】
図７に実施の形態３にかかる発振回路３のブロック図を示す。図７に示すように発振回路３は、周波数検出回路３０、差動増幅器４０、電圧制御発振器５０、制御回路６０、フィルタコンデンサＣｐｕｍｐを有する。
【００４７】
周波数検出回路３０は、制御回路６０が出力するタイミング制御信号に基づき発振信号（以下、出力信号Ｆｏｕｔと称す）の周期の長さに応じて電圧レベルが変化する周波数検出電圧Ｖｃａｐを生成する。なお、タイミング制御信号には、電荷リセット信号ＩＮＩＴＢ、ランプ制御信号ＲＡＭＰ、ホールド制御信号ＨＯＬＤを含み、周波数検出回路３０は、これらの信号に応じて周波数検出電圧Ｖｃａｐを生成する。
【００４８】
図１に示すように、周波数検出回路３０は、ランプアンドホールド回路３１、ＮＭＯＳトランジスタＮ３、Ｎ４、周波数設定抵抗Ｒ、周波数設定コンデンサＣｖを有する。周波数設定抵抗Ｒは、一端が電源端子ＶＤＤに接続され、他端がＮＭＯＳトランジスタＮ３のドレインに接続される。ＮＭＯＳトランジスタＮ３は、ゲートとドレインが共通接続される。また、ＮＭＯＳトランジスタＮ３のソースは接地端子に接続される。ＮＭＯＳトランジスタＮ４は、ゲートがＮＭＯＳトランジスタＮ３のゲートと共通接続され、ソースが接地端子に接続される。また、ＮＭＯＳトランジスタＮ４のドレインは、ランプアンドホールド回路３１に接続される。つまり、ＮＭＯＳトランジスタＮ３により生成されるダイオード電圧と電源電圧の差電圧を周波数設定抵抗Ｒの抵抗値により充放電電流の電流値が設定され、当該充放電電流は、ＮＭＯＳトランジスタＮ３、Ｎ４により構成されるカレントミラー回路を介してランプアンドホールド回路３１に与えられる。
【００４９】
ランプアンドホールド回路３１は、タイミング制御信号に基づき周波数設定コンデンサＣｖへの充放電電流の供給と周波数設定コンデンサＣｖに蓄積される電荷のリセットとを行う。ランプアンドホールド回路３１は、ＮＭＯＳトランジスタＮ５、Ｎ６、ＰＭＯトランジスタＰ４を有する。ＮＭＯＳトランジスタＮ５、Ｎ６は、差動対を構成する。つまり、ＮＭＯＳトランジスタＮ５、Ｎ６は、ソースが共通接続される。そして、ＮＭＯＳトランジスタＮ５、Ｎ６のソース（共通接続点）には、ＮＭＯＳトランジスタＮ４のドレインから出力される充放電電流が供給される。ＮＭＯＳトランジスタＮ５のゲートには、ランプ制御信号ＲＡＭＰが入力され、ＮＭＯＳトランジスタＮ６のゲートにはホールド制御信号ＨＯＬＤが入力される。ＮＭＯＳトランジスタＮ５のドレインは、ＰＭＯＳトランジスタＰ４のドレインと接続され、ランプアンドホールド回路３１の出力端子となる。ＮＭＯＳトランジスタＮ６のドレインは、電源端子ＶＤＤに接続される。ＰＭＯＳトランジスタＰ４のゲートには、電荷リセット信号ＩＮＩＴＢが入力される。ＰＭＯＳトランジスタＰ４のソースは、電源端子ＶＤＤに接続される。
【００５０】
周波数設定コンデンサＣｖは、ランプアンドホールド回路３１の出力端子と接地端子との間に接続される。この周波数設定コンデンサＣｖは、実施の形態１において説明した可変容量素子１である。そのため、周波数設定コンデンサＣｖには、容量値の切り替えを指示する容量切替信号ＣＳＥＬが入力される。そして、周波数設定コンデンサＣｖは、蓄積される電荷量に応じて周波数検出電圧Ｖｃａｐを生成する。なお、周波数検出電圧Ｖｃａｐは、ランプアンドホールド回路３１の出力端子側のノードに生成されるものである。
【００５１】
ランプアンドホールド回路３１は、電荷リセット信号ＩＮＩＴＢがイネーブル状態（例えば、ロウレベル）となると、ＰＭＯＳトランジスタＰ４をオンする。そして、ランプアンドホールド回路３１は、周波数設定コンデンサＣｖに電源電圧に相当する電荷を蓄積することで、周波数設定コンデンサＣｖに蓄積される電荷のリセットを行う。また、ランプアンドホールド回路３１は、電荷リセット信号ＩＮＩＴＢをディスイネーブル状態（例えば、ハイレベル）かつランプ制御信号ＲＡＭＰがイネーブル状態（例えば、ハイレベル）となると、ＰＭＯＳトランジスタＰ４をオフし、かつ、ＮＭＯＳトランジスタＮ５をオンする。これにより、ランプアンドホールド回路３１は、充放電電流によって周波数設定コンデンサＣｖから電荷の引き抜きを行う。また、ランプアンドホールド回路３１は、ランプ制御信号ＲＡＭＰをディスイネーブル状態（例えば、ロウレベル）、かつ、ホールド制御信号ＨＯＬＤをイネーブル状態（例えば、ハイレベル）となると、ＮＭＯＳトランジスタＮ５をオフし、かつ、ＮＭＯＳトランジスタＮ６をオンする。これにより、ランプアンドホールド回路３１は、周波数設定コンデンサＣｖからの放電を停止し、周波数設定コンデンサＣｖに蓄積された電荷により生じた周波数検出電圧Ｖｃａｐを維持する。
【００５２】
差動増幅器４０は、周波数検出電圧Ｖｃａｐと基準電圧Ｖｒｅｓとの電圧差に応じて発振周波数設定電流Ｉｃｐを連続的に可変してフィルタコンデンサに出力する。より具体的には、差動増幅器４０は、増幅部４１とスイッチ回路４２を有する。そして、増幅部４１の反転入力端子には周波数検出電圧Ｖｃａｐが入力され、非反転入力端子に基準電圧Ｖｒｅｓが入力される。増幅部４１は、例えば、トランスコンダクタンス増幅器であって、周波数検出電圧Ｖｃａｐと基準電圧Ｖｒｅｓとの電圧差に応じた電流値を有する発振周波数設定電流Ｉｃｐを出力する。なお、本実施の形態では、基準電圧Ｖｒｅｓとして、周波数設定抵抗Ｒが接続されるＮＭＯＳトランジスタＮ３のゲート電圧を用いる。
【００５３】
スイッチ回路４２は、増幅部４１の出力端子とフィルタコンデンサＣｐｕｍｐとの間に設けられ、タイミング制御信号に含まれるポンプ制御信号ＰＵＬＳＥに応じて導通状態が切り替えられる。より具体的には、スイッチ回路４２は、ポンプ制御信号ＰＵＬＳＥがイネーブル状態（例えば、ハイレベル）のときに導通状態となり、ディスイネーブル状態（例えば、ロウレベル）のときに遮断状態となる。
【００５４】
ここで、差動増幅器４０の回路について詳細な説明を行う。差動増幅器４０の詳細な回路図を図８に示す。図８に示すように、差動増幅器４０は、増幅部４１、スイッチ回路４２を有する。
【００５５】
差動増幅器４０は、フォールデッドカスコードアンプを構成する。より具体的には、差動増幅器４０は、ＮＭＯＳトランジスタＮ７〜Ｎ１３、ＰＭＯＳトランジスタＰ５〜Ｐ８を有する。ＮＭＯＳトランジスタＮ７は、ソースが接地端子に接続され、ゲートに定電圧Ｖｂｎ１が入力される。ＮＭＯＳトランジスタＮ８、Ｎ９は、差動対を構成し、ＮＭＯＳトランジスタＮ７が出力する動作電流に基づき動作する。ＮＭＯＳトランジスタＮ８のゲートには基準電圧Ｖｒｅｓが入力され、ＮＭＯＳトランジスタＮ９のゲートには周波数検出電圧Ｖｃａｐが入力される。そして、ＮＭＯＳトランジスタＮ８のドレインはＰＭＯＳトランジスタＰ５のドレインに接続され、ＮＭＯＳトランジスタＮ９のドレインはＰＭＯＳトランジスタＰ６のドレインに接続される。
【００５６】
ＰＭＯＳトランジスタＰ５のソース及びＰＭＯＳトランジスタＰ６のソースは電源端子ＶＤＤに接続される。また、ＰＭＯＳトランジスタＰ５のゲートとＰＭＯＳトランジスタＰ６のゲートには定電圧Ｖｂｐ１が入力される。ＰＭＯＳトランジスタＰ７のソースはＰＭＯＳトランジスタＰ５のドレインに接続され、ＰＭＯＳトランジスタＰ８のソースは、ＰＭＯＳトランジスタＰ６のドレインに接続される。ＰＭＯＳトランジスタＰ７のゲートとＰＭＯＳトランジスタＰ８のゲートには定電圧Ｖｂｐ２が入力される。そして、ＰＭＯＳトランジスタＰ８のドレインは、発振周波数設定電流Ｉｃｐの流出側出力端子となる。
【００５７】
ＮＭＯＳトランジスタＮ１０のソース及びＮＭＯＳトランジスタＮ１１のソースは接地端子に接続される。また、ＮＭＯＳトランジスタＮ１０のゲートとＮＭＯＳトランジスタＮ１１のゲートは共通接続される。ＮＭＯＳトランジスタＮ１２のソースはＮＭＯＳトランジスタＮ１０のドレインと接続され、ＮＭＯＳトランジスタＮ１３のソースはＮＭＯＳトランジスタＮ１１のドレインと接続される。ＮＭＯＳトランジスタＮ１２のゲートとＮＭＯＳトランジスタＮ１３のゲートには定電圧Ｖｂｎ２が入力される。ＮＭＯＳトランジスタＮ１２のドレインは、ＰＭＯＳトランジスタＰ７のドレインと接続されると共にＮＭＯＳトランジスタＮ１０、Ｎ１１のゲートと接続される。そして、ＮＭＯＳトランジスタＮ１３のドレインは、発振周波数設定電流Ｉｃｐの流入側出力端子となる。
【００５８】
スイッチ回路４２は、第１のスイッチ回路４３と第２のスイッチ回路４４を有する。第１のスイッチ回路４３は、増幅部４１の出力端子とフィルタコンデンサＣｐｕｍｐとの導通状態をポンプ制御信号ＰＵＬＳＥに応じて切り替える。第１のスイッチ回路４３は、ＰＭＯＳトランジスタＰ９、ＮＭＯＳトランジスタＮ１４を有する。ＰＭＯＳトランジスタＰ９の一方の端子とＮＭＯＳトランジスタＮ１４の一方の端子は、フィルタコンデンサＣｐｕｍｐ及び電圧制御発振器５０が接続されるノードに接続される。また、ＰＭＯＳトランジスタＰ９の他方の端子は、ＰＭＯＳトランジスタＰ８のドレイン（例えば、流出側出力端子）に接続される。一方、ＮＭＯＳトランジスタＮ１４の他方の端子は、ＮＭＯＳトランジスタＮ１３のドレイン（例えば、流入側出力端子）に接続される。そして、ＰＭＯＳトランジスタＰ９のゲートには、後述するインバータ４６で反転されたポンプ制御信号ＰＵＬＳＥが入力される。ＮＭＯＳトランジスタＮ１４のゲートには、ポンプ制御信号ＰＵＬＳＥが入力される。
【００５９】
第２のスイッチ回路４４は、第１のスイッチ回路４３が遮断状態である期間に発振周波数制御電圧Ｖｃｐを増幅部４１の出力端子に与え、増幅部４１の出力端子から入出力される電流を打ち消す電流Ｉｃｐ０を出力する。第２のスイッチ回路４４は、ＰＭＯＳトランジスタＰ１０、ＮＭＯＳトランジスタＮ１５、バッファ回路４５、インバータ４６を有する。ＰＭＯＳトランジスタＰ１０の一方の端子とＮＭＯＳトランジスタＮ１５の一方の端子は、バッファ回路４５の出力端子に接続される。また、ＰＭＯＳトランジスタＰ１０の他方の端子は、ＰＭＯＳトランジスタＰ８のドレイン（例えば、流出側出力端子）に接続される。一方、ＮＭＯＳトランジスタＮ１５の他方の端子は、ＮＭＯＳトランジスタＮ１３のドレイン（例えば、流入側出力端子）に接続される。そして、ＰＭＯＳトランジスタＰ１０のゲートには、ポンプ制御信号ＰＵＬＳＥが入力される。ＮＭＯＳトランジスタＮ１５のゲートには、インバータ４６で反転されたポンプ制御信号ＰＵＬＳＥが入力される。バッファ回路４５は、正転入力端子にフィルタコンデンサＣｐｕｍｐが入力され、反転入力端子がバッファ回路４５の出力と接続される。
【００６０】
ここで、差動増幅器４０は、ポンプ制御信号ＰＵＬＳＥがイネーブル状態（例えば、ハイレベル）の場合、第１のスイッチ回路４３が導通状態となり、フィルタコンデンサＣｐｕｍｐに発振周波数設定電流Ｉｃｐを出力する。また、ポンプ制御信号ＰＵＬＳＥがイネーブル状態の場合、第２のスイッチ回路４４は、増幅部４１の出力端子への電流Ｉｃｐ０の伝達を遮断する。
【００６１】
一方、差動増幅器４０は、ポンプ制御信号ＰＵＬＳＥがディスイネーブル状態（例えば、ロウレベル）の場合、第１のスイッチ回路４３が遮断状態となり、第２のスイッチ回路が電流Ｉｃｐ０を増幅部４１の出力端子に与える。これにより、差動増幅器４０の出力端子はフィルタコンデンサＣｐｕｍｐ側からはハイインピーダンス状態となる。このとき、差動増幅器４０では、ＮＭＯＳトランジスタＮ１３のドレインと接地端子との間に寄生容量Ｃｏｎが形成され、ＰＭＯＳトランジスタＰ８のドレインと電源端子ＶＤＤとの間に寄生容量Ｃｏｐが形成される。寄生容量Ｃｏｎ、Ｃｏｐにより、第１のスイッチ回路４３が遮断状態から導通状態となった場合、発振周波数制御電圧Ｖｃｐに電圧変動Ｖｃｐ０が生じる。この電圧変動Ｖｃｐ０は、ＰＭＯＳトランジスタＮ８のドレインの電圧をＶｏｕｔｐ、ＮＭＯＳトランジスタＮ１３のドレインの電圧をＶｏｕｔｎとすると、（１）式で表される。
Ｖｃｐ０＝（（Ｖｏｕｔｐ−Ｖｃｐ）Ｃｏｐ−
（Ｖｏｕｔｎ−Ｖｃｐ）Ｃｏｎ）／Ｃｐｕｍｐ・・・（１）
【００６２】
（１）式より、Ｖｃｐ＝Ｖｏｕｔｎ＝Ｖｏｕｔｐであれば、電圧変動Ｖｃｐ０は生じないことがわかる。そこで、差動増幅器４０では、第２のスイッチ回路４４が第１のスイッチ回路４３が遮断状態の期間にバッファ回路４５により増幅部４１が出力する電流を吸収し、かつ、増幅部４１の出力端子に発振周波数制御電圧Ｖｃｐを与える。これにより、差動増幅器４０では、第１のスイッチ回路４３が遮断状態においてＶｃｐ＝Ｖｏｕｔｎ＝Ｖｏｕｔｐとの条件を満たし、電圧変動Ｖｃｐ０を抑制する。なお、このような電圧変動をチャージシェアと称す。本発明にかかる発振回路３では、発振周波数制御電圧Ｖｃｐの電圧レベルにより出力信号Ｆｏｕｔの発振周波数が決定されるため、発振周波数制御電圧Ｖｃｐの電圧変動を抑制することで出力信号Ｆｏｕｔのジッタが低減される。
【００６３】
フィルタコンデンサＣｐｕｍｐは、発振周波数設定電流Ｉｃｐに基づき蓄積された電荷量に応じて発振周波数制御電圧Ｖｃｐを生成する。フィルタコンデンサＣｐｕｍｐは、差動増幅器４０の出力端子と電圧制御発振器５０の入力端子とを接続するノードに一端が接続され、他端が接地端子に接続される。つまり、フィルタコンデンサＣｐｕｍｐは、差動増幅器４０が出力する発振周波数設定電流Ｉｃｐに応じて発振周波数制御電圧Ｖｃｐを生成し、発振周波数制御電圧Ｖｃｐを電圧制御発振器５０に与える。
【００６４】
電圧制御発振器５０は、発振周波数制御電圧Ｖｃｐの電圧レベルに応じて出力信号Ｆｏｕｔの発振周波数を制御する。
【００６５】
制御回路６０は、出力信号Ｆｏｕｔの周期に基づき論理レベルが切り替えられるタイミング制御信号を生成する。このタイミング制御信号には、電荷リセット信号ＩＮＩＴＢ、ランプ制御信号ＲＡＭＰ、ホールド制御信号ＨＯＬＤ、ポンプ制御信号ＰＵＬＳＥが含まれる。制御回路６０は、出力信号Ｆｏｕｔを分周した分周信号を生成し、当該分周信号のクロック数をカウントしたカウント値に基づき上記制御信号の論理レベルを切り替える。タイミング制御信号の論理レベルの切り替えタイミングの詳細は、後述する。
【００６６】
続いて、図９に周波数検出回路３０と制御回路６０の動作を示すタイミングチャートを示す。そして、図９を参照して制御回路６０がタイミング制御信号の論理レベルの切り替えタイミング及び周波数検出回路３０の動作について説明する。
【００６７】
図９に示すように、制御回路６０は、出力信号Ｆｏｕｔを分周して分周信号ＦＤを生成する。図９に示す例では、分周信号ＦＤは、出力信号Ｆｏｕｔを２分周して生成する。また、制御回路６０は、分周信号ＦＤのクロック数をカウントしてカウント値ＣＯＵＮＴを生成する。図９に示す例では、カウント値ＣＯＵＮＴは２ビットの値であって０から３の値となる。そして、制御回路６０は、カウント値ＣＯＵＮＴの値に応じてタイミング制御信号の論理レベルを切り替える。
【００６８】
具体的には、カウント値が０であった場合、制御回路６０は、電荷リセット信号ＩＮＩＴＢをロウレベル（イネーブル状態）とし、ランプ制御信号ＲＡＭＰをロウレベル（ディスイネーブル状態）とし、ホールド制御信号ＨＯＬＤをハイレベル（イネーブル状態）とし、ポンプ制御信号ＰＵＬＳＥをロウレベル（ディスイネーブル状態）とする。カウント値が０である期間を以下ではリセット期間Ｔｉｎｉｔと称す。
【００６９】
カウント値が１であった場合、制御回路６０は、電荷リセット信号ＩＮＩＴＢをハイレベル（ディスイネーブル状態）とし、ランプ制御信号ＲＡＭＰをハイレベル（イネーブル状態）とし、ホールド制御信号ＨＯＬＤをロウレベル（ディスイネーブル状態）とし、ポンプ制御信号ＰＵＬＳＥをロウレベル（ディスイネーブル状態）とする。カウント値が１である期間を以下ではランプ期間Ｔｒａｍｐと称す。
【００７０】
カウント値が２であった場合、制御回路６０は、電荷リセット信号ＩＮＩＴＢをハイレベル（ディスイネーブル状態）とし、ランプ制御信号ＲＡＭＰをロウレベル（ディスイネーブル状態）とし、ホールド制御信号ＨＯＬＤをハイレベル（イネーブル状態）とし、ポンプ制御信号ＰＵＬＳＥをロウレベル（ディスイネーブル状態）とする。カウント値が２である期間を以下ではホールド期間Ｔｈｏｌｄと称す。
【００７１】
カウント値が３であった場合、制御回路６０は、電荷リセット信号ＩＮＩＴＢをハイレベル（ディスイネーブル状態）とし、ランプ制御信号ＲＡＭＰをロウレベル（ディスイネーブル状態）とし、ホールド制御信号ＨＯＬＤをハイレベル（イネーブル状態）とし、ポンプ制御信号ＰＵＬＳＥをハイレベル（イネーブル状態）とする。カウント値が３である期間を以下ではポンプ期間Ｔｐｕｍｐと称す。
【００７２】
続いて、周波数検出回路３０の動作について説明する。周波数検出回路３０は、リセット期間Ｔｉｎｉｔにおいて、電荷リセット信号ＩＮＩＴＢに基づきＰＭＯＳトランジスタＰ４を導通させることで周波数設定コンデンサＣｖに蓄積されている電荷を電源電圧に応じた電荷量にリセットする。これにより、周波数検出電圧Ｖｃａｐは電源電圧とほぼ等しい電圧となる。このとき、ＮＭＯＳトランジスタＮ５はランプ制御信号ＲＡＭＰに応じてオフし、ＮＭＯＳトランジスタＮ６はホールド制御信号ＨＯＬＤに応じてオンする。
【００７３】
そして、ランプ期間Ｔｒａｍｐにおいて、周波数検出回路３０は、電荷リセット信号ＩＮＩＴＢに応じてＰＭＯＳトランジスタＰ４をオフし、ランプ制御信号ＲＡＭＰに応じてＮＭＯＳトランジスタＮ５をオンし、ホールド制御信号ＨＯＬＤに応じてＮＭＯＳトランジスタＮ６をオフする。つまり、周波数検出回路３０は、ランプ期間Ｔｒａｍｐにおいて、充放電電流に基づき周波数設定コンデンサＣｖから電荷の引き抜きを行う。これにより、周波数検出電圧Ｖｃａｐの電圧レベルは徐々に低下する。周波数検出電圧Ｖｃａｐが低下する傾きは充放電電流の大きさ及び周波数設定コンデンサＣｖの容量値により決定される。また、ランプ期間Ｔｒａｍｐでは、周波数検出電圧Ｖｃａｐの電圧レベルが低下するが、電圧低下速度は一定である。そのため、ランプ期間Ｔｒａｍｐにおける周波数検出電圧Ｖｃａｐの電圧低下量ｄＶｃａｐは、ランプ期間Ｔｒａｍｐの長さ（出力信号Ｆｏｕｔの発振周波数）によって決まる。
【００７４】
そして、ホールド期間Ｔｈｏｌｄにおいて、周波数検出回路３０は、電荷リセット信号ＩＮＩＴＢに応じてＰＭＯＳトランジスタＰ４をオフし、ランプ制御信号ＲＡＭＰに応じてＮＭＯＳトランジスタＮ５をオフし、ホールド制御信号ＨＯＬＤに応じてＮＭＯＳトランジスタＮ６をオンする。つまり、周波数検出回路３０は、ホールド期間Ｔｈｏｌｄにおいて、周波数設定コンデンサＣｖが接続されるノードをハイインピーダンス状態とし、周波数設定コンデンサＣｖにより生成される周波数検出電圧Ｖｃａｐの電圧レベルを維持する。
【００７５】
そして、ポンプ期間Ｔｐｕｍｐにおいては、差動増幅器４０によるフィルタコンデンサＣｐｕｍｐへの発振周波数設定電流Ｉｃｐの供給が行われる。このとき、周波数検出回路３０に与えられる電荷リセット信号ＩＮＩＴＢ、ランプ制御信号ＲＡＭＰ、ホールド制御信号ＨＯＬＤはホールド期間Ｔｈｏｌｄとポンプ期間Ｔｐｕｍｐとで同じである。そのため、ポンプ期間Ｔｐｕｍｐにおいて周波数検出回路３０により周波数検出電圧Ｖｃａｐの電圧レベルが変動することはない。
【００７６】
続いて、差動増幅器４０の動作について説明する。図１０に差動増幅器４０の動作を示すタイミングチャートを示す。図１０に示す例では、タイミングＴ０からＴ２の期間が図９で示した１組のリセット期間Ｔｉｎｉｔ、ランプ期間Ｔｒａｍｐ、ホールド期間Ｔｈｏｌｄ、ポンプ期間Ｔｐｕｍｐに相当する。そして、タイミングＴ１からＴ２の期間が図９で示したポンプ期間に相当する。
【００７７】
差動増幅器４０は、周波数検出電圧Ｖｃａｐと基準電圧Ｖｒｅｓとの電圧差に応じて電流Ｉｃｐを出力する。しかし、タイミングＴ０からＴ１の期間では、ポンプ制御信号ＰＵＬＳＥがディスイネーブル状態（ロウレベル）であるため、第１のスイッチ回路４３が遮断状態となり、周波数検出電圧Ｖｃａｐは一定に保たれる。一方、増幅部４１は、周波数検出電圧Ｖｃａｐと基準電圧Ｖｒｅｓとの電圧差に応じて電流を出力する。しかし、この電流は、第２のスイッチ回路４４がこの電流を打ち消す電流Ｉｃｐ０を出力し、増幅部４１の出力電圧をＶｃｐとする。
【００７８】
そして、タイミングＴ１においてポンプ制御信号ＰＵＬＳＥがイネーブル状態（例えば、ハイレベル）となると、第１のスイッチ回路４３が導通状態となり、第２のスイッチ回路４４が遮断状態となる。これにより、差動増幅器４０は、周波数検出電圧Ｖｃａｐと基準電圧Ｖｒｅｓとの電圧差に応じて電流ＩｃｐをフィルタコンデンサＣｐｕｍｐに出力し、発振周波数制御電圧Ｖｃｐが変動する。図１０に示す例では、発振周波数設定電流Ｉｃｐが正の極性（フィルタコンデンサＣｐｕｍｐに充電を行う方向）で出力されるため、周波数検出電圧Ｖｃａｐは、タイミングＴ１からＴ２で上昇する。
【００７９】
続いて、実施の形態３にかかる発振回路３の全体の動作について説明する。実施の形態１にかかる発振回路３の動作を示すタイミングチャートを図１１に示す。図１１に示すタイミングチャートでは、周波数検出電圧Ｖｃａｐ、発振周波数制御電圧Ｖｃｐ及び出力信号Ｆｏｕｔの変動のみを示した。また、図１１では、時間軸（横軸）の原点において発振回路３の動作が開始されるものとする。
【００８０】
図１１に示すように、発振回路３は、期間ＴＭ１からＴＭ７の期間毎に発振周波数制御電圧Ｖｃｐを上昇させる。期間ＴＭ１からＴＭ７の各期間には、図９に示すリセット期間Ｔｉｎｉｔ、ランプ期間Ｔｒａｍｐ、ホールド期間Ｔｈｏｌｄ、ポンプ期間Ｔｐｕｍｐが一組含まれる。また、出力信号Ｆｏｕｔの周波数が期間毎に上昇するため、期間ＴＭ１から期間ＴＭ７は、徐々に短くなる。これはタイミング制御信号が出力信号Ｆｏｕｔの周期に基づき生成されるためである。なお、図１１に示す期間ＴＭ１１からＴＭ１７がポンプ期間Ｔｐｕｍｐに対応する期間となる。
【００８１】
そして、期間ＴＭ７が経過した後は、周波数検出電圧Ｖｃａｐの低レベル側電圧が基準電圧Ｖｒｅｓとほぼ同じになる。これにより、発振回路３では、差動増幅器４０が出力する発振周波数設定電流Ｉｃｐがほぼ０となる。そのため、周波数検出電圧Ｖｃａｐの低レベル側電圧が基準電圧Ｖｒｅｓとほぼ同じになった後はその状態が維持される。また、周波数検出電圧Ｖｃａｐが一定の電圧に保たれるため、出力信号Ｆｏｕｔの発振周波数も一定に保たれる。つまり、発振回路３では、出力信号Ｆｏｕｔの発振周波数が目標値に達した後は出力信号Ｆｏｕｔにジッタは生じない。
【００８２】
上記説明より、実施の形態３にかかる発振回路３では、フィルタコンデンサＣｐｕｍｐは、発振周波数設定電流Ｉｃｐに応じて発振周波数制御電圧Ｖｃｐを生成する。このとき、発振回路３では、差動増幅器４０が周波数検出電圧Ｖｃａｐと基準電圧Ｖｒｅｓとの電圧差に応じて連続的に値が変化する発振周波数設定電流Ｉｃｐを出力する。つまり、周波数検出電圧Ｖｃａｐと基準電圧Ｖｒｅｓとの電圧差があれば発振周波数設定電流Ｉｃｐは、当該電圧差に応じた大きさを有し、周波数検出電圧Ｖｃａｐと基準電圧Ｖｒｅｓとの電圧差がなければ発振周波数設定電流Ｉｃｐは、実質的に０となる。これにより、発振回路３では、出力信号Ｆｏｕｔの周波数が目標値と一致する状態（例えば、周波数検出電圧Ｖｃａｐが基準電圧Ｖｒｅｓと一致した状態）では、ポンプ制御信号ＰＵＬＳＥがイネーブル状態となっても発振周波数制御電圧Ｖｃｐに変動が生じない。これにより、発振回路３では、出力信号Ｆｏｕｔの発振周波数が目標値と一致した後に、発振周波数制御電圧Ｖｃｐの電圧値が変動することがなく、発振周波数制御電圧Ｖｃｐの電圧値に応じて電圧制御発振器５０が決定する出力信号Ｆｏｕｔの発振周波数もずれることがない。つまり、発振回路３では、出力信号Ｆｏｕｔのジッタを低減することができる。
【００８３】
このように、発振回路３では、発振周波数制御電圧Ｖｃｐが差動増幅器４０により高精度に生成される。そのため、周波数設定コンデンサＣｖの容量値と充放電される電流値とにより決定される時定数のずれが出力信号Ｆｏｕｔの周波数ずれ又はジッタに大きく影響する。このような用途において、本発明にかかる可変容量素子を用いることで、発振回路３の出力信号Ｆｏｕｔの発振周波数の精度を高めることができる。また、発振回路３では、周波数設定コンデンサＣｖの容量値を容量切替信号ＣＳＥＬにより切り替えることができる。これにより、発振回路３の汎用性を高めることができる。
【００８４】
また、実施の形態３にかかる発振回路３では、差動増幅器４０がスイッチ回路４２を有する。このスイッチ回路４２は、差動増幅器４０の入力信号の差電圧増幅結果を反映する期間（例えば、ポンプ期間Ｔｐｕｍｐ）以外は遮断状態に制御される。発振回路３では、リセット期間Ｔｉｎｉｔ、ランプ期間Ｔｒａｍｐにおいて周波数検出電圧Ｖｃａｐが出力信号Ｆｏｕｔを反映した電圧とずれた電圧値となる。しかし、スイッチ回路４２がポンプ期間以外は遮断状態に制御されるため、リセット期間Ｔｉｎｉｔ及びランプ期間Ｔｒａｍｐにおける周波数検出電圧Ｖｃａｐのずれが発振周波数に反映されることを防ぐことができる。これにより、発振回路３では、いずれの期間においても発振周波数を安定化させることができる。
【００８５】
また、実施の形態３にかかる発振回路３では、スイッチ回路４２が第１のスイッチ回路４３及び第２のスイッチ回路４４を有する。そして、第１のスイッチ回路４３が遮断状態の期間においても増幅部４１の出力端子に第２のスイッチ回路４４を動作させる。第２のスイッチ回路４４は、周波数検出電圧Ｖｃａｐと基準電圧Ｖｒｅｓとの電圧差が生じるリセット期間Ｔｉｎｉｔ及びランプ期間Ｔｒａｍｐにおいても、増幅部４１が出力する電流を吸収し、増幅部４１の出力端子を発振周波数制御電圧Ｖｃｐに維持する。これにより、第１のスイッチ回路４３が遮断状態から導通状態に切り替わったタイミングで生じるチャージシェアに起因する発振周波数制御電圧Ｖｃｐの電位変動を抑制することができる。つまり、実施の形態３にかかる発振回路３では、スイッチ回路４２を設けたことに起因するジッタを抑制することができる。
【００８６】
実施の形態３にかかる発振回路３では、基準電圧ＶｒｅｓとしてＮＭＯＳトランジスタＮ３のダイオード電圧を用い、充放電電流の電流値を電源電圧と当該ダイオード電圧との差電圧を周波数設定抵抗Ｒで割って決定する。ダイオード電圧が低くなると、充放電電流の電流値が大きくなり、ランプ期間Ｔｒａｍｐにおける周波数検出電圧Ｖｃａｐの傾きが大きくなる。充放電電流の電流値Ｉｒｅｓは、周波数設定抵抗Ｒ、基準電圧Ｖｒｅｓ、電源電圧ＶＤＤとすると（２）式で表される。
Ｉｒｅｓ＝（ＶＤＤ−Ｖｒｅｓ）／Ｒ・・・（２）
ホールド期間Ｔｈｏｌｄにおける周波数検出電圧をＶｃａｐ（ＨＯＬＤ）とすると、Ｖｃａｐ（ＨＯＬＤ）は、充放電電流の電流値をＩｒｅｓ、周波数設定コンデンサＣの容量値をＣ、ランプ期間の長さをＴｒａｍｐとすると（３）式で表される。
Ｖｃａｐ（ＨＯＬＤ）＝ＶＤＤ−（Ｉｒｅｓ・Ｔｒａｍｐ）／Ｃ・・・（３）
ここで、実施の形態１にかかる発振回路３ではＶｃａｐ（ＨＯＬＤ）＝Ｖｒｅｓとなるようにフィードバックループにより、周波数が補正される。そこで、（２）式、（３）式からランプ期間Ｔｒａｍｐ及び出力信号Ｆｏｕｔの周波数を求めると（４）式となる。なお、（４）式においてＮは、制御回路６０内の分周回数である。
Ｆｏｕｔ＝Ｎ／Ｔｒａｍｐ＝Ｎ／ＲＣ・・・（４）
つまり、実施の形態１にかかる発振回路３では、電源電圧、ＮＭＯＳのトランジスタＮ３のダイオード電圧が相殺され周波数設定抵抗Ｒ、周波数設定コンデンサＣ、分周回数Ｎのみの関数となる。
【００８７】
実施の形態４
可変容量素子１、２は、時定数回路の時定数を高精度に設定する用途に利用可能である。そこで、時定数回路を有する回路例として、実施の形態４では、可変容量素子１、２を有するパルス幅変調回路について説明する。そこで、実施の形態４にかかるパルス幅変調回路４の回路図を図１２に示す。図１２に示すようにパルス幅変調回路４は、インバータ７０、７１、可変容量素子Ｃｖ１を有する。パルス幅変調回路４においては、可変容量素子Ｃｖとインバータ７０により時定数回路を構成する。この可変容量素子Ｃｖ１は、実施の形態１、２において説明した可変容量素子１、２である。そのため、可変容量素子Ｃｖ１には、容量切替信号ＣＳＥＬが入力される。また、可変容量素子Ｃｖ１には、電荷リセット信号ＩＮＩＴＢとして入力信号Ｖｉｎが入力される。
【００８８】
インバータ７０は、ＰＭＯＳトランジスタＰ１１、ＮＭＯＳトランジスタＮ１６、電流源Ｉｓ１を有する。ＰＭＯＳトランジスタＰ１１は、ソースに電源電圧ＶＤＤが供給され、ゲートに入力信号Ｖｉｎが入力され、ドレインがＮＭＯＳトランジスタＮ１６のドレインに接続される。ＮＭＯＳトランジスタＮ１６は、ソースが電流源Ｉｓ１の第１の端子に接続され、ゲートに入力信号Ｖｉｎが入力され、ドレインがＰＭＯＳトランジスタＰ１１のドレインに接続される。ＰＭＯＳトランジスタＰ１１のドレインとＮＭＯＳトランジスタＮ１６のドレインとが接続されるノードは、インバータ７０の出力端子となる。そして、インバータ７０は、出力端子から中間出力信号Ｖｄ１を出力する。電流源Ｉｓ１は、ＮＭＯＳトランジスタＮ１６のソースと接地端子との間に接続される。
【００８９】
インバータ７１は、ＰＭＯＳトランジスタＰ１２、ＮＭＯＳトランジスタＮ１７を有する。ＰＭＯＳトランジスタＰ１２は、ソースに電源電圧ＶＤＤが供給され、ゲートに第１の中間出力信号Ｖｄ１が入力され、ドレインがＮＭＯＳトランジスタＮ１７のドレインに接続される。ＮＭＯＳトランジスタＮ１７は、ソースに接地電圧ＶＳＳが供給され、ゲートに第１の中間出力信号Ｖｄ１が入力され、ドレインがＰＭＯＳトランジスタＰ１２のドレインに接続される。ＰＭＯＳトランジスタＰ１２のドレインとＮＭＯＳトランジスタＮ１７のドレインとが接続されるノードは、インバータ７１の出力端子となる。なお、インバータ７１から出力される信号がパルス幅変調回路４の出力信号Ｖｏｕｔとなる。
【００９０】
続いて、パルス幅変調回路４の動作について説明する。そこで、パルス幅変調回路４の動作を示すタイミングチャートを図１３に示す。なお、以下の説明では、可変容量素子Ｃｖ１として可変容量素子１を用いる。
【００９１】
パルス幅変調回路４は、容量切替信号ＣＳＥＬの論理レベルによって、出力信号Ｖｏｕｔのパルス幅を変更する。より具体的には、容量切替信号ＣＳＥＬがディスイネーブル状態（例えば、ロウレベル）の場合、可変容量素子Ｃｖ１の容量値は、コンデンサＣ１のみによって設定される。一方、容量切替信号ＣＳＥＬがイネーブル状態（例えば、ハイレベル）の場合、可変容量素子Ｃｖ１の容量値は、コンデンサＣ１、Ｃ２の容量値の合計値となる。
【００９２】
そこで、まず、容量切替信号ＣＳＥＬがディスイネーブル状態の期間の動作について説明する。図１３に示すように、パルス幅変調回路４は、入力信号Ｖｉｎがロウレベル（例えば、接地電圧ＶＳＳ）の期間に中間出力信号Ｖｄ１をハイレベル（例えば、電源電圧ＶＤＤ）とする。これにより、可変容量素子Ｃｖ１のコンデンサＣ１には、電源電圧ＶＤＤに対応した電荷が蓄積される。一方、入力信号Ｖｉｎがロウレベルとなることで可変容量素子Ｃｖ１の誤差補正回路１０は容量切替ノードＮＤａに電源電圧ＶＤＤを与え、コンデンサＣ２に蓄積されている電荷をほぼゼロにする。また、中間出力信号Ｖｄ１がハイレベルの期間は、出力信号Ｖｏｕｔはロウレベルとなる。
【００９３】
そして、入力信号Ｖｉｎがロウレベルからハイレベルに切り替わると、ＮＭＯＳトランジスタＮ１６が導通状態となり、電流源Ｉｓ１がコンデンサＣ１から電荷を引き抜く。そして、この電荷引き抜き動作により中間出力信号Ｖｄ１の電圧レベルが徐々に低下する。そして、中間出力信号Ｖｄ１の電圧レベルがインバータ７１の閾値電圧Ｖｔｈを下回ると出力信号Ｖｏｕｔがハイレベルに切り替わる。このとき、中間出力信号Ｖｄ１は、可変容量素子Ｃｖ１により立ち下がりが立ち上がりよりも緩やかになる。そのため、出力信号Ｖｏｕｔは、立ち上がりが入力信号Ｖｉｎの立ち上がりよりも時間ｄｌｙ１だけ遅延する。
【００９４】
続いて、容量切替信号ＣＳＥＬがイネーブル状態の期間の動作について説明する。容量切替信号ＣＳＥＬがイネーブル状態の期間では、可変容量素子Ｃｖ１の容量値が容量切替信号ＣＳＥＬがディスイネーブル状態の期間よりも大きくなる。そのため、容量切替信号ＣＳＥＬがイネーブル状態の期間における中間出力信号Ｖｄ１の立ち下がり速度は、容量切替信号ＣＳＥＬがディスイネーブル状態の期間よりも遅くなる。そして、この期間における出力信号Ｖｏｕｔの立ち上がりは、入力信号Ｖｉｎの立ち上がりから時間ｄｌｙ２だけ遅延する。なお、この時間ｄｌｙ２は、時間ｄｌｙ１よりも大きい。
【００９５】
上記説明より、パルス幅変調回路４は、可変容量素子Ｃｖ１の容量値の大きさによって、出力信号Ｖｏｕｔの立ち上がりを入力信号Ｖｉｎの立ち上がりよりも遅くする。これにより、パルス幅変調回路４は、出力信号Ｖｏｕｔのパルス幅を入力信号Ｖｉｎのパルス幅異なる幅に設定することができる。また、パルス幅変調回路４は、可変容量素子Ｃｖ１の容量値を切り替えることで出力信号Ｖｏｕｔのパルス幅を変更することができる。このようなパルス幅変調回路４では、可変容量素子Ｃｖ１の容量値の精度がパルス幅の値に影響を及ぼす。そのため、パルス幅の精度を向上させるためには、容量値の精度を向上させる必要がある。従って、本発明にかかる可変容量素子１、２は、このような用途において有効である。
【００９６】
実施の形態５
時定数回路を有する回路例として、実施の形態５では、可変容量素子１、２を利用する遅延回路について説明する。そこで、実施の形態５にかかる遅延回路５の回路図を図１４に示す。図１４に示すように遅延回路５は、インバータ７０〜７３、可変容量素子Ｃｖ１、Ｃｖ２を有する。遅延回路５においては、インバータ７０と可変容量素子Ｃｖ１により第１の時定数回路を構成し、インバータ７２と可変容量素子Ｃｖ２により第２の時定数回路を構成する。なお、インバータ７０、７１、可変容量素子Ｃｖ１は、実施の形態４にかかるパルス幅変調回路４のものと同じであるためここでは説明を省略する。また、以下の説明では、実施の形態４における中間出力信号Ｖｄ１を第１の中間出力信号Ｖｄ１と称し、出力信号Ｖｏｕｔを第２の中間出力信号Ｖｄ２と称す。
【００９７】
インバータ７２は、ＰＭＯＳトランジスタＰ１３、ＮＭＯＳトランジスタＮ１８、電流源Ｉｓ２を有する。ＰＭＯＳトランジスタＰ１３は、ソースに電流源Ｉｓ２が接続され、ゲートに第２の中間出力信号Ｖｄ２が入力され、ドレインがＮＭＯＳトランジスタＮ１８のドレインに接続される。ＮＭＯＳトランジスタＮ１８は、ソースに接地電圧ＶＳＳが供給され、ゲートに第２の中間出力信号Ｖｄ２が入力され、ドレインがＰＭＯＳトランジスタＰ１３のドレインに接続される。ＰＭＯＳトランジスタＰ１３のドレインとＮＭＯＳトランジスタＮ１８のドレインとが接続されるノードは、インバータ７２の出力端子となる。そして、インバータ７２は、出力端子から第３の中間出力信号Ｖｄ３を出力する。電流源Ｉｓ２は、ＰＭＯＳトランジスタＮ１３のソースと電源端子との間に接続される。
【００９８】
インバータ７３は、ＰＭＯＳトランジスタＰ１４、ＮＭＯＳトランジスタＮ１９を有する。ＰＭＯＳトランジスタＰ１４は、ソースに電源電圧ＶＤＤが供給され、ゲートに第３の中間出力信号Ｖｄ３が入力され、ドレインがＮＭＯＳトランジスタＮ１７のドレインに接続される。ＮＭＯＳトランジスタＮ１７は、ソースに接地電圧ＶＳＳが供給され、ゲートに第３の中間出力信号Ｖｄ３が入力され、ドレインがＰＭＯＳトランジスタＰ１４のドレインに接続される。ＰＭＯＳトランジスタＰ１４のドレインとＮＭＯＳトランジスタＮ１９のドレインとが接続されるノードは、インバータ７３の出力端子となる。なお、インバータ７３から出力される信号が遅延回路５の出力信号Ｖｏｕｔとなる。
【００９９】
可変容量素子Ｃｖ２は、インバータ７２の出力端子と接地端子との間に設けられる。この可変容量素子Ｃｖ２は、リセット電圧として接地電圧ＶＳＳが与えられる。そのため、回路構成が可変容量素子１とは異なる。そこで、可変容量素子Ｃｖ２の回路図を図１５に示す。
【０１００】
図１５に示すように、可変容量素子Ｃｖ２は、第１の容量素子（例えば、コンデンサＣ１）、第２の容量素子（例えば、コンデンサＣ２）、容量選択スイッチ（例えば、ＮＭＯＳトランジスタＮ２０）誤差補正回路１１を有する。
【０１０１】
コンデンサＣ１は、第１の電源端子（例えば、接地電圧ＶＳＳを供給する接地端子）と出力端子ＣＴＯＰとの間に接続される。ここで、出力端子ＣＴＯＰは、本実施の形態では、インバータ７２の出力端子に接続される。コンデンサＣ２は、コンデンサＣ１と並列に接続され、かつ、ＮＭＯＳトランジスタＮ２０と直列に接続される。ＮＭＯＳトランジスタＮ２０は、容量切替信号ＣＳＥＬに応じて導通状態が切り替えられる。ＮＭＯＳトランジスタＮ２０は、ソースが接地端子に接続され、ドレインがコンデンサＣ２に接続され、ゲートに容量切替信号ＣＳＥＬが入力される。なお、コンデンサＣ２は、第１の端子が出力端子ＣＴＯＰに接続され、第２の端子がＮＭＯＳトランジスタＮ２０のドレインに接続される。ここで、以下の説明では、コンデンサＣ２とＮＭＳＯトランジスタＮ２０とを接続するノードを容量切替ノードＮＤｃと称す。
【０１０２】
誤差補正回路１１は、ＮＭＯＳトランジスタＮ２０が遮断状態とされる状態において、出力端子ＣＴＯＰをリセット電圧にリセットする電荷リセット信号ＩＮＩＴＢ（本実施の形態では、第２の中間出力信号Ｖｄ２）に応じて、容量切替ノードＮＤｃの電圧と出力端子ＣＴＯＰの電圧とを実質的に同じ電圧に設定する。誤差補正回路１１は、ＮＭＯＳトランジスタＮ２１、Ｎ２２、インバータＩＮＶ２を有する。ＮＭＯＳトランジスタＮ２２は、ソースに電源電圧ＶＤＤが供給され、ゲートにインバータＩＮＶ２を介して容量切替信号ＣＳＥＬの反転信号が入力される。また、ＮＭＯＳトランジスタＮ２２のドレインは、ＮＭＯＳトランジスタＮ２１のソースと接続される。ＮＭＯＳトランジスタＮ２１は、ゲートに電荷リセット信号ＩＮＩＴＢが入力され、ドレインが容量切替ノードＮＤｃに接続される。
【０１０３】
可変容量素子Ｃｖ２は、コンデンサＣ２が非選択の状態において、コンデンサＣ１の電荷をリセットする期間に、コンデンサＣ２の両端電圧をほぼ０Ｖとし、コンデンサＣ２の電荷をリセットする。つまり、基本的な動作は、可変容量素子１と同じである。
【０１０４】
続いて、遅延回路５の動作について説明する。遅延回路５の動作を示すタイミングチャートを図１６に示す。図１６に示すタイミングチャートの説明では、容量切替信号ＣＳＥＬをディスイネーブル状態（例えば、ロウレベル）で固定するものとする。
【０１０５】
図１６に示すように、遅延回路５では、インバータ７０と可変容量素子Ｃｖ１により、第１の中間出力信号Ｖｄ１の立ち下がりを遅延させる。これにより、遅延回路５は、第２の中間出力信号Ｖｄ２の立ち上がりエッジを入力信号Ｖｉｎの立ち上がりエッジを遅延させる。また、遅延回路５は、インバータ７２と可変容量素子Ｃｖ２により第３の中間出力信号Ｖｄ３の立ち上がりを遅延させる。これにより、遅延回路５は、出力信号Ｖｏｕｔの立ち下がりエッジを第２の中間出力信号Ｖｄ２の立ち下がりエッジを遅延させる。つまり、遅延回路５は、可変容量素子Ｃｖ１、Ｃｖ２の容量値に応じて出力信号Ｖｏｕｔを入力信号Ｖｉｎから遅延させることができる。
【０１０６】
上記説明より、遅延回路５において、容量値の精度が高い本発明にかかる可変容量素子Ｃｖ１、Ｃｖ２を用いることで、遅延時間の設定精度を向上させることができる。
【０１０７】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
【符号の説明】
【０１０８】
１、２、Ｃｖ、Ｃｖ１、Ｃｖ２ 可変容量素子
可変容量素子
３ 発振回路
４ パルス幅変調回路
５ 遅延回路
１０、１１ 誤差補正回路
２０ 容量選択スイッチ
３０ 周波数検出回路
３１ ランプアンドホールド回路
４０ 差動増幅器
４１ 増幅部
４２ スイッチ回路
４３ 第１のスイッチ回路
４４ 第２のスイッチ回路
４５ バッファ回路
４６ インバータ回路
５０ 発振器
６０ 制御回路
Ｃ１ コンデンサ
Ｃ２ コンデンサ
ＣＴＯＰ 出力端子
ＣＳＥＬ 容量切替信号
Ｃｐｕｍｐ フィルタコンデンサ
ＩＮＩＴＢ 電荷リセット信号
ＲＡＭＰ ランプ制御信号
ＨＯＬＤ ホールド制御回路
ＰＵＬＳＥ ポンプ制御信号
Ｔｉｎｉｔ リセット期間
Ｔｒａｍｐ ランプ期間
Ｔｈｏｌｄ ホールド期間
Ｔｐｕｍｐ ポンプ期間
ＶＳＳ 接地電圧
ＶＤＤ 電源電圧
Ｉｓ 電流源
Ｒ 周波数設定抵抗
ＲＴｒ リセットトランジスタ
ＬＴｒ 充放電制御トランジスタ
Ｎ１〜Ｎ２０ ＮＭＯＳトランジスタ
Ｐ１〜Ｐ１９ ＰＭＯＳトランジスタ
【技術分野】
【０００１】
本発明は可変容量素子に関し、特に並列に接続されるコンデンサの個数を切り替えて容量値を切り替える可変容量素子に関する。
【背景技術】
【０００２】
半導体装置では、搭載される回路において容量素子を用いる。しかし、半導体装置では、半導体チップを製造した後に容量素子の容量値を可変することは困難である。そのため、半導体チップ製造後に容量素子の容量値を変更するために可変容量素子が用いられる。可変容量素子は、例えば、制御信号により容量値を切り替え、又は、変更することができきる素子である。この可変容量素子の例が特許文献１、２に開示されている。
【０００３】
まず、特許文献１に開示されている可変容量素子と等価な可変容量素子１００の回路図を図１７に示す。図１７に示すように、可変容量素子１００は、コンデンサＣ１、Ｃ２、容量選択スイッチ１０１を有する。また、可変容量素子１００は、出力端子ＣＯＵＴを有している。出力端子ＣＯＵＴは、可変容量素子１００の一方の端子となる。また、可変容量素子１００は、他方の端子に接地電圧ＶＳＳが供給されているものとする。
【０００４】
そして、コンデンサＣ１は接地電圧ＶＳＳが供給される接地端子と出力端子ＣＯＵＴとの間に接続される。コンデンサＣ２は、コンデンサＣ１と並列に接続され、かつ、容量選択スイッチ１０１と直列に接続される。コンデンサＣ２の一方の端子は、接地端子に接続され、他方の端子は容量選択スイッチ１０１の一方の端子と接続される。ここで、以下の説明では、容量選択スイッチ１０１とコンデンサを接続するノードをＮＤ１と称す。容量選択スイッチ１０１の他方の端子は、出力端子ＣＯＵＴに接続される。容量選択スイッチ１０１は、トランスファスイッチを構成する。容量選択スイッチ１０１は、ＮＭＯＳトランジスタＮ１０１、ＰＭＯＳトランジスタＰ１０１、インバータＩＮＶ１０１を有する。ＮＭＯＳトランジスタＮ１０１のソースとＰＭＯＳトランジスタＰ１０１のソースは互いに接続される。また、ＮＭＯＳトランジスタＮ１０１のドレインとＰＭＯＳトランジスタのドレインは互いに接続される。そして、ＮＭＯＳトランジスタＮ１０１のゲートには、容量切替信号ＣＳＥＬが入力される。また、ＰＭＯＳトランジスタＰ１０１のゲートには、インバータＩＮＶ１０１を介して容量切替信号ＣＳＥＬが入力される。容量選択スイッチ１０１は、容量切替信号ＣＳＥＬがイネーブル状態（例えば、ハイレベル）の場合は導通状態となり、容量切替信号ＣＳＥＬがディスイネーブル状態（例えば、ロウレベル）の場合は遮断状態となる。
【０００５】
可変容量素子１００は、容量選択スイッチ１０１が導通状態のときは、コンデンサＣ１、Ｃ２の合成容量（２つのコンデンサの容量値の合計値）を容量値とする。一方、可変容量素子１００は、容量選択スイッチ１０１が遮断状態のときは、コンデンサＣ１の容量値のみを容量値とする。
【０００６】
また、特許文献２に記載の可変容量素子と等価な可変容量素子２００の回路図を図１８に示す。図１８に示すように、可変容量素子２００は、コンデンサＣ１、Ｃ２、スイッチ回路（例えば、ＮＭＯＳトランジスタＮ２０１）を有する。また、可変容量素子２００は、出力端子ＣＯＵＴを有している。出力端子ＣＯＵＴは、可変容量素子２００の一方の端子となる。また、可変容量素子２００は、他方の端子に接地電圧ＶＳＳが供給されているものとする。
【０００７】
そして、コンデンサＣ１は接地電圧ＶＳＳが供給される接地端子と出力端子ＣＯＵＴとの間に接続される。コンデンサＣ２は、コンデンサＣ１と並列に接続され、かつ、ＮＭＯＳトランジスタＮ２０１と直列に接続される。ＮＭＯＳトランジスタのソースは、接地端子に接続され、ドレインはコンデンサＣ２の一方の端子と接続される。ここで、以下の説明では、ＮＭＯＳトランジスタＮ２０１のドレインとコンデンサとを接続するノードをＮＤ２と称す。コンデンサＣ２の他方の端子は、出力端子ＣＯＵＴに接続される。また、ＮＭＯＳトランジスタＮ２０１のゲートには、容量切替信号ＣＳＥＬが入力される。ＮＭＯＳトランジスタＮ２０１は、容量切替信号ＣＳＥＬがイネーブル状態（例えば、ハイレベル）の場合は導通状態となり、容量切替信号ＣＳＥＬがディスイネーブル状態（例えば、ロウレベル）の場合は遮断状態となる。
【０００８】
可変容量素子２００は、ＮＭＯＳトランジスタＮ２０１が導通状態のときは、コンデンサＣ１、Ｃ２の合成容量（２つのコンデンサの容量値の合計値）を容量値とする。一方、可変容量素子２００は、ＮＭＯＳトランジスタＮ２０１が遮断状態のときは、コンデンサＣ１の容量値のみを容量値とする。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】米国特許公報５，５９４，３８８号明細書
【特許文献２】特開２００８−２５２７７４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、可変容量素子１００及び可変容量素子２００には、容量値の精度が低い問題がある。可変容量素子１００では、ノードＮＤ１の電圧と出力端子ＣＯＵＴの電圧とに電圧差がある場合、容量選択スイッチ１０１を介してリーク電流Ｉｌｅａｋが流れる。また、可変容量素子２００においても、ノードＮＤ２の電圧と接地電圧ＶＳＳとに電圧差がある場合、ＮＭＯＳトランジスタＮ２０１を介してリーク電流Ｉｌｅａｋが流れる。このリーク電流Ｉｌｅａｋは、スイッチ回路が遮断状態のときに流れる。スイッチ回路が遮断状態である場合において、コンデンサＣ１への充放電が行われ場合、この充放電電流にリーク電流Ｉｌｅａｋの影響が及ぶ。そして、このリーク電流Ｉｌｅａｋは、コンデンサＣ１の容量値にずれが生じた場合と等価な容量値のずれの原因となる。また、リーク電流Ｉｌｅａｋが一定の値に収束するまでの期間は、容量値が変動する問題がある。
【００１１】
また、可変容量素子１００では、出力端子ＣＯＵＴとコンデンサＣ２との間に容量選択スイッチ１０１がある。この容量選択スイッチ１０１は、トランジスタにより構成される。一般的に、トランジスタは、ゲート・ソース間及びゲート・ドレイン間に寄生容量を有する。この寄生容量は、出力端子ＣＯＵＴの電圧とノードＮＤ１の電圧との電圧差によって容量値が変動する。つまり、可変容量素子１００は、容量選択スイッチ１０１の寄生容量の影響により、容量値ずれ及び容量値変動が生じる問題がある。
【課題を解決するための手段】
【００１２】
本発明にかかる可変容量素子の一態様は、第１の電源端子と出力端子との間に接続される第１の容量素子と、容量切替信号に応じて導通状態が切り替えられる容量選択スイッチと、前記第１の容量素子と並列に接続され、かつ、前記容量選択スイッチと直列に接続される第２の容量素子と、前記容量選択スイッチが遮断状態とされる状態において、前記出力端子をリセット電圧にリセットする電荷リセット信号に応じて、前記第２の容量素子と前記容量選択スイッチとを接続する容量切替ノードの電圧と前記出力端子の電圧とを実質的に同じ電圧に設定する誤差補正回路と、を有する。
【００１３】
本発明にかかる可変容量素子は、第１の容量素子への充放電が行われる前に、第１の容量素子に蓄積される電荷量をリセット電圧によりリセットする。このとき、本発明にかかる可変容量素子は、第２の容量素子と容量選択スイッチとを接続する容量切替ノードの電圧と出力端子の電圧とを実質的に同じ電圧に設定する。これにより、本発明にかかる可変容量素子は、第２の容量素子が非選択の状態において、第１の容量素子に充放電を行う場合に、容量選択スイッチに流れるリーク電流Ｉｌｅａｋの影響を無くし、第１の容量素子の容量値ずれを防ぐことができる。
【発明の効果】
【００１４】
本発明にかかる可変容量素子によれば、可変容量素子の容量値の精度を向上させることができる。
【図面の簡単な説明】
【００１５】
【図１】実施の形態１にかかる可変容量素子の回路図である。
【図２】図１に示す可変容量素子及びその充放電回路の動作を示すタイミングチャートである。
【図３】実施の形態１にかかる可変容量素子と従来の可変容量素子との容量切替後の特性を比較するグラフである。
【図４】実施の形態２にかかる可変容量素子の回路図である。
【図５】図４に示す可変容量素子及びその充放電回路の動作を示すタイミングチャートである。
【図６】実施の形態２にかかる可変容量素子と従来の可変容量素子との容量切替後の特性を比較するグラフである。
【図７】本発明にかかる可変容量素子を利用する発振回路の回路例を示すブロック図である。
【図８】図７に示す発振回路の差動増幅器の回路例を示す回路図である。
【図９】図７に示す発振回路のランプアンドホールド回路の動作を示すタイミングチャートである。
【図１０】図７に示す発振回路の差動増幅器の動作を示すタイミングチャートである。
【図１１】図７に示す発振回路の動作を示すタイミングチャートである。
【図１２】本発明にかかる可変容量素子を利用するパルス幅変調回路の回路図である。
【図１３】図１２に示すパルス幅変調回路の動作を示すタイミングチャートである。
【図１４】本発明にかかる可変容量素子を利用する遅延回路の回路図である。
【図１５】図１４に示す遅延回路で用いられる可変容量素子の回路図である。
【図１６】図１４に示す遅延回路の動作を示すタイミングチャートである。
【図１７】特許文献１に記載の可変容量素子と等価な可変容量素子の回路図である。
【図１８】特許文献２に記載の可変容量素子と等価な可変容量素子の回路図である。
【発明を実施するための形態】
【００１６】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。図１に実施の形態１にかかる可変容量素子１の回路図を示す。なお、図１では、可変容量素子１に対して充放電を行う充放電回路を可変容量素子１の周辺回路として示した。図１に示す例では、リセットトランジスタＲＴｒと、充放電制御トランジスタＬＴｒと、電流源Ｉｓとが周辺回路である。なお、以下の説明では、符号Ｉｓは、電流源と電流源が出力する電流のいずれをも示すものとする。
【００１７】
図１に示すように、可変容量素子１は、第１の容量素子（例えば、コンデンサＣ１）、第２の容量素子（例えば、コンデンサＣ２）、容量選択スイッチ（例えば、ＮＭＯＳトランジスタＮ１）、誤差補正回路１０を有する。
【００１８】
コンデンサＣ１は、第１の電源端子（例えば、接地電圧ＶＳＳを供給する接地端子）と出力端子ＣＴＯＰとの間に接続される。コンデンサＣ２は、コンデンサＣ１と並列に接続され、かつ、ＮＭＯＳトランジスタＮ１と直列に接続される。ＮＭＯＳトランジスタＮ１は、容量切替信号ＣＳＥＬに応じて導通状態が切り替えられる。ＮＭＯＳトランジスタＮ１は、ソースが接地端子に接続され、ドレインがコンデンサＣ２に接続され、ゲートに容量切替信号ＣＳＥＬが入力される。なお、コンデンサＣ２は、第１の端子が出力端子ＣＴＯＰに接続され、第２の端子がＮＭＯＳトランジスタＮ１のドレインに接続される。ここで、以下の説明では、コンデンサＣ１とＮＭＳＯトランジスタＮ１とを接続するノードを容量切替ノードＮＤａと称す。
【００１９】
誤差補正回路１０は、ＮＭＯＳトランジスタＮ１が遮断状態とされる状態において、出力端子ＣＴＯＰをリセット電圧にリセットする電荷リセット信号ＩＮＩＴＢに応じて、容量切替ノードＮＤａの電圧と出力端子ＣＴＯＰの電圧とを実質的に同じ電圧に設定する。誤差補正回路１０は、ＰＭＯＳトランジスタＰ１、Ｐ２を有する。ＰＭＯＳトランジスタＰ１は、ソースに電源電圧ＶＤＤが供給され、ゲートに容量切替信号ＣＳＥＬが入力される。また、ＰＭＯＳトランジスタＰ１のドレインは、ＰＭＯＳトランジスタＰ２のソースと接続される。ＰＭＯＳトランジスタＰ２は、ゲートに電荷リセット信号ＩＮＩＴＢが入力され、ドレインが容量切替ノードＮＤａに接続される。
【００２０】
続いて、周辺回路について説明する。図１では、周辺回路として、リセットトランジスタＲＴｒと、充放電制御トランジスタＬＴｒと、電流源Ｉｓとを有する。リセットトランジスタＲＴｒは、ＰＭＯＳトランジスタにより形成される。リセットトランジスタＲＴｒは、ソースに電源電圧ＶＤＤ（例えば、リセット電圧）が供給され、ゲートに電荷リセット信号ＩＮＩＴＢが入力され、ドレインが出力端子ＣＴＯＰに接続される。リセットトランジスタＲＴｒは、電荷リセット信号ＩＮＩＴＢがイネーブル状態（例えば、ロウレベル）の場合に出力端子ＣＴＯＰにリセット電圧を与える。また、リセットトランジスタＲＴｒは、電荷リセット信号ＩＮＩＴＢがディスイネーブル状態（例えば、ハイレベル）の場合は、出力端子ＣＴＯＰへのリセット電圧の供給を停止する。
【００２１】
充放電制御トランジスタＬＴｒは、ＮＭＯＳトランジスタにより形成される。充放電制御トランジスタＬＴｒは、ドレインが出力端子ＣＴＯＰに接続され、ゲートにランプ制御信号ＲＡＭＰが入力される。充放電制御トランジスタＬＴｒのソースは、電流源Ｉｓの一方の端子に接続される。電流源Ｉｓは、電流Ｉｓを出力端子ＣＴＯＰから引き込む。電流源Ｉｓは、他方の端子が接地端子に接続される。ここで、充放電制御トランジスタＬＴｒは、ランプ制御信号ＲＡＭＰがイネーブル状態（例えば、ハイレベル）の場合、導通状態となり電流源Ｉｓと出力端子ＣＴＯＰとを接続する。充放電制御トランジスタＬＴｒは、ランプ制御信号ＲＡＭＰがディスイネーブル状態（例えば、ロウレベル）の場合、遮断状態となり電流源Ｉｓと出力端子ＣＴＯＰとの接続状態を遮断状態とする。
【００２２】
なお、本実施の形態における電荷リセット信号ＩＮＩＴＢとランプ制御信号ＲＡＭＰは、図示しない制御回路が出力するものとする。
【００２３】
続いて、可変容量素子１の動作について説明する。図２に図１に示した可変容量素子１の動作を示すタイミングチャートを示す。なお、図２に示す例では、電荷リセット信号ＩＮＩＴＢとランプ制御信号ＲＡＭＰは同相信号を用いる。可変容量素子１は、容量切替信号ＣＳＥＬがディスイネーブル状態（例えば、ロウレベル）である期間においてコンデンサＣ２と接地端子とを切り離す。つまり、可変容量素子１は、容量切替信号ＣＳＥＬがディスイネーブル状態の期間においては、コンデンサＣ２を非選択とする（又は無効化する）。そのため、可変容量素子１の容量値はコンデンサＣ１の容量値のみにより決まる。また、可変容量素子１は、容量切替信号ＣＳＥＬがイネーブル状態（例えば、ハイレベル）である期間においてコンデンサＣ２と接地端子とを接続する。つまり、可変容量素子１は、容量切替信号ＣＳＥＬがイネーブル状態の期間においては、コンデンサＣ２を選択する（又は有効化する）。そのため、可変容量素子１の容量値はコンデンサＣ１とコンデンサＣ２の容量値を足した値となる。
【００２４】
そこで、まず、容量切替信号ＣＳＥＬがディスイネーブル状態となる期間の可変容量素子１の動作について説明する。可変容量素子１の制御においては、リセット期間Ｔｉｎｉｔとランプ期間Ｔｒａｍｐとがある。リセット期間Ｔｉｎｉｔにおいては、電荷リセット信号ＩＮＩＴＢがイネーブル状態かつランプ制御信号ＲＡＭＰがディスイネーブル状態となる。そして、リセット期間Ｔｉｎｉｔでは、リセットトランジスタＲＴｒが出力端子ＣＴＯＰにリセット電圧（例えば、電源電圧ＶＤＤ）を与える。また、電流源Ｉｓは出力端子ＣＴＯＰと切り離される。また、誤差補正回路１０のＰＭＯＳトランジスタＰ１、Ｐ２が共にオン状態となる。そのため、容量切替ノードＮＤａには、リセット電圧（例えば、電源電圧ＶＤＤ）が与えられる。つまり、リセット期間Ｔｉｎｉｔにおいて、コンデンサＣ２の両端電圧は導電位となり、コンデンサＣ２に蓄積される電荷はほぼゼロとなる。
【００２５】
続いて、ランプ期間Ｔｒａｍｐにおいては、電荷リセット信号ＩＮＩＴＢがディスイネーブル状態かつランプ制御信号ＲＡＭＰがイネーブル状態となる。そして、ランプ期間Ｔｒａｍｐでは、リセットトランジスタＲＴｒが遮断状態となり出力端子ＣＴＯＰへのリセット電圧の供給を停止する。また、電流源Ｉｓは出力端子ＣＴＯＰと接続され、コンデンサＣ１から電流Ｉｓを引き抜く。また、誤差補正回路１０のＰＭＯＳトランジスタＰ２がオフ状態となる。そのため、容量切替ノードＮＤａは、フローティング状態となり、電流Ｉｓによる出力端子ＣＴＯＰの電圧低下に伴い電圧が低下する。つまり、ランプ期間Ｔｒａｍｐでは、コンデンサＣ２への充放電はなく、コンデンサＣ１の容量値と電流Ｉｓのみにより出力端子ＣＴＯＰの電圧低下の傾きが決定される。
【００２６】
続いて、容量切替信号ＣＳＥＬがイネーブル状態となる期間の可変容量素子１の動作について説明する。この期間においても、可変容量素子１は、リセット期間Ｔｉｎｉｔとランプ期間Ｔｒａｍｐとを経て制御される。この期間においては、容量切替信号ＣＳＥＬがイネーブル状態であるため、容量切替ノードＮＤａには、接地電圧ＶＳＳが供給される。また、誤差補正回路１０のＰＭＯＳトランジスタＰ１が容量切替信号ＣＳＥＬに応じてオフ状態となる。そのため、容量切替ノードＮＤａにはリセット期間Ｔｉｎｉｔとランプ期間Ｔｒａｍｐのいずれの期間においてもリセット電圧（例えば、電源電圧ＶＤＤ）は供給されない。
【００２７】
そして、リセット期間Ｔｉｎｉｔにおいては、電荷リセット信号ＩＮＩＴＢがイネーブル状態かつランプ制御信号ＲＡＭＰがディスイネーブル状態となる。リセット期間Ｔｉｎｉｔでは、リセットトランジスタＲＴｒが出力端子ＣＴＯＰにリセット電圧（例えば、電源電圧ＶＤＤ）を与える。これにより、コンデンサＣ１、Ｃ２のいずれにもリセット電圧に応じた電荷が蓄積される。また、電流源Ｉｓは出力端子ＣＴＯＰと切り離される。
【００２８】
続いて、ランプ期間Ｔｒａｍｐにおいては、電荷リセット信号ＩＮＩＴＢがディスイネーブル状態かつランプ制御信号ＲＡＭＰがイネーブル状態となる。そして、ランプ期間Ｔｒａｍｐでは、リセットトランジスタＲＴｒが遮断状態となり出力端子ＣＴＯＰへのリセット電圧の供給を停止する。また、電流源Ｉｓは出力端子ＣＴＯＰと接続され、コンデンサＣ１、Ｃ２から電流Ｉｓを引き抜く。そのため、出力端子ＣＴＯＰの電圧は、電流ＩｓとコンデンサＣ１、Ｃ２の合成容量とに基づく傾きを持って低下する。従って、電流Ｉｓが一定である場合にコンデンサＣ２が有効になると、コンデンサＣ２が無効である期間よりも出力端子ＣＴＯＰの電圧低下の傾きが緩やかになる。
【００２９】
ここで、可変容量素子１と図１７、１８に示す可変容量素子においてコンデンサＣ２を非選択とした場合のコンデンサＣ２の両端の電圧差の変化について説明する。そこで、図３に可変容量素子１と図１７、１８に示す可変容量素子においてコンデンサＣ２を非選択とした場合のコンデンサＣ２の両端の電圧差の変化を示すグラフを示す。
【００３０】
図３に示す例では、出力端子ＣＴＯＰの電圧をリセット電圧（例えば、電源電圧ＶＤＤ）で一定とした。また、図３に示すグラフの原点は、コンデンサＣ２が非選択状態に切り替わった時点である。図３に示すように、本実施の形態にかかる可変容量素子１においては、出力端子ＣＴＯＰにリセット電圧が与えられる場合、容量切替ノードＮＤａにはリセット電圧が与えられる。そのため、コンデンサＣ２の両端の電圧差はほぼ０Ｖとなる。一方、図１７に示す可変容量素子１００では、コンデンサＣ２の出力端子側の端子に容量選択スイッチ１０１を介してリーク電流Ｉｌｅａｋが流入するため、徐々にコンデンサＣ２の両端電圧が大きくなる。また、図１８に示す可変容量素子２００では、コンデンサＣ２の接地端子側端子からＮＭＯＳトランジスタＮ２０１を介してリーク電流Ｉｌｅａｋが流れるため、コンデンサＣ２の両端電圧が徐々に大きくなる。このように、図１７、図１８に示した可変容量素子では、コンデンサＣ２が非選択状態となった後にコンデンサＣ２の両端電圧が収束するまでに時間ｔｃが必要になる。つまり、図１７、図１８に示した可変容量素子では、この時間ｔｃが経過するまでの期間は、容量値がリーク電流の影響により変動することになる。一方、本実施の形態にかかる可変容量素子１は、コンデンサＣ２が非選択となった後にコンデンサＣ２の両端の電圧差が変動しないため、図１７、図１８に示す可変容量素子のようにリーク電流Ｉｌｅａｋによる容量値の変動は生じない。
【００３１】
上記説明より、実施の形態１にかかる可変容量素子１では、スイッチ回路（ＮＭＯＳトランジスタＮ１）の導通状態を切り替えることで、容量値を切り替える。このとき、可変容量素子１では、コンデンサＣ２を無効化する場合に、コンデンサＣ２の接地側端子をフローティング状態とする。そして、コンデンサＣ１に蓄積される電荷をリセット電圧によりリセットする期間に、コンデンサＣ２の接地側端子にリセット電圧とする。これにより、可変容量素子１では、コンデンサＣ１が放電される前の期間にコンデンサＣ２に蓄積される電荷をほぼゼロとする。そして、コンデンサＣ２の接地側端子を再度フローティング状態とした後にコンデンサＣ１からの放電を行う。これにより、可変容量素子１では、コンデンサＣ２が非選択状態である期間に、コンデンサＣ１からの放電を行う場合においても、コンデンサＣ２にリーク電流等が流れることを防止し、容量値の精度を高めることができる。
【００３２】
実施の形態２
実施の形態２では、可変容量素子１のコンデンサＣ２と容量選択スイッチとを入れ替えた構成について説明する。そこで、実施の形態２にかかる可変容量素子２の回路図を図４に示す。図４に示す例では、実施の形態１と同様に可変容量素子２に充放電を行う周辺回路も含めた。また、実施の形態２の説明において実施の形態１において説明した構成要素と同じものについては実施の形態１と同じ符号を付して説明を省略する。
【００３３】
図４に示すように、可変容量素子２は、コンデンサＣ２の第１の端子が容量選択スイッチ２０の第２の端子に接続され、第２の端子が接地端子に接続される。容量選択スイッチ２０は、第１の端子が出力端子に接続される。ここで、実施の形態２では、容量選択スイッチ２０とコンデンサＣ２とを接続するノードを容量切替ノードＮＤｂと称す。そして、誤差補正回路１０は、電荷リセット信号ＩＮＩＴＢに基づきリセット電圧（例えば、電源電圧）容量切替ノードＮＤｂに与える。
【００３４】
また、実施の形態２では、容量選択スイッチ２０としてトランスファスイッチを用いる。容量選択スイッチ２０としてトランスファスイッチを用いることで、容量切替ノードＮＤｂの電圧が上昇した場合においてもコンデンサＣ２と出力端子との導通状態を確保することが可能になる。
【００３５】
トランスファスイッチは、ＰＭＯＳトランジスタＰ３、ＮＭＯＳトランジスタＮ２、インバータＩＮＶ１を有する。ＰＭＯＳトランジスタＰ３のソースとＮＭＯＳトランジスタＮ２のソースは互いに接続され、容量選択スイッチ２０の第２の端子を構成する。また、ＰＭＯＳトランジスタＰ３のドレインとＮＭＯＳトランジスタＮ２のドレインは互いに接続され、容量選択スイッチ２０の第１の端子を構成する。ＮＭＯＳトランジスタＮ２のゲートには容量切替信号ＣＳＥＬが入力される。また、ＰＭＯＳトランジスタＰ３にはインバータＩＮＶ１を介して容量切替信号ＣＳＥＬが与えられる。つまり、ＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタのゲートには互いに反転した論理レベルを有する容量切替信号ＣＳＥＬが与えられる。
【００３６】
続いて、可変容量素子２の動作について説明する。図５に可変容量素子２の動作を示すタイミングチャートを示す。なお、図５に示す例では、電荷リセット信号ＩＮＩＴＢとランプ制御信号ＲＡＭＰは同相信号を用いる。可変容量素子２は、容量切替信号ＣＳＥＬがディスイネーブル状態（例えば、ロウレベル）である期間においてコンデンサＣ２と出力端子ＣＴＯＰとを切り離す。つまり、可変容量素子２は、容量切替信号ＣＳＥＬがディスイネーブル状態の期間においては、コンデンサＣ２を非選択とする（又は無効化する）。そのため、可変容量素子２の容量値はコンデンサＣ１の容量値のみにより決まる。また、可変容量素子２は、容量切替信号ＣＳＥＬがイネーブル状態（例えば、ハイレベル）である期間においてコンデンサＣ２と出力端子ＣＴＯＰとを接続する。つまり、可変容量素子２は、容量切替信号ＣＳＥＬがイネーブル状態の期間においては、コンデンサＣ２を選択する（又は有効化する）。そのため、可変容量素子２の容量値はコンデンサＣ１とコンデンサＣ２の容量値を足した値となる。
【００３７】
そこで、まず、容量切替信号ＣＳＥＬがディスイネーブル状態となる期間の可変容量素子２の動作について説明する。可変容量素子２の制御においては、リセット期間Ｔｉｎｉｔとランプ期間Ｔｒａｍｐとがある。リセット期間Ｔｉｎｉｔにおいては、電荷リセット信号ＩＮＩＴＢがイネーブル状態かつランプ制御信号ＲＡＭＰがディスイネーブル状態となる。そして、リセット期間Ｔｉｎｉｔでは、リセットトランジスタＲＴｒが出力端子ＣＴＯＰにリセット電圧（例えば、電源電圧ＶＤＤ）を与える。また、電流源Ｉｓは出力端子ＣＴＯＰと切り離される。また、誤差補正回路１０のＰＭＯＳトランジスタＰ１、Ｐ２が共にオン状態となる。そのため、容量切替ノードＮＤｂには、リセット電圧（例えば、電源電圧ＶＤＤ）が与えられる。つまり、リセット期間Ｔｉｎｉｔにおいて、容量選択スイッチ２０の両端電圧は導電位となる。
【００３８】
続いて、ランプ期間Ｔｒａｍｐにおいては、電荷リセット信号ＩＮＩＴＢがディスイネーブル状態かつランプ制御信号ＲＡＭＰがイネーブル状態となる。そして、ランプ期間Ｔｒａｍｐでは、リセットトランジスタＲＴｒが遮断状態となり出力端子ＣＴＯＰへのリセット電圧の供給を停止する。また、電流源Ｉｓは出力端子ＣＴＯＰと接続され、コンデンサＣ１から電流Ｉｓを引き抜く。また、誤差補正回路１０のＰＭＯＳトランジスタＰ２がオフ状態となる。このとき、容量切替信号ＣＳＥＬがディスイネーブル状態であるため、容量選択スイッチ２０がオフしている。そして、リセット期間Ｔｉｎｉｔにおいて、コンデンサＣ２にはリセット電圧に対応する電荷が蓄積されている。従って、誤差補正回路１０が容量切替ノードＮＤｂへのリセット電圧の供給を停止しても、容量選択スイッチ２０が遮断状態であるため、容量切替ノードＮＤｂの電圧はリセット電圧で維持される。つまり、ランプ期間Ｔｒａｍｐでは、コンデンサＣ２への充放電はなく、コンデンサＣ１の容量値と電流Ｉｓのみにより出力端子ＣＴＯＰの電圧低下の傾きが決定される。
【００３９】
続いて、容量切替信号ＣＳＥＬがイネーブル状態となる期間の可変容量素子１の動作について説明する。この期間においても、可変容量素子２は、リセット期間Ｔｉｎｉｔとランプ期間Ｔｒａｍｐとを経て制御される。この期間においては、容量切替信号ＣＳＥＬがイネーブル状態であるため、容量選択スイッチ２０が導通状態となりコンデンサＣ２は出力端子ＣＴＯＰと接続される。つまり、容量切替ノードＮＤｂは、出力端子ＣＴＯＰに接続される。また、誤差補正回路１０のＰＭＯＳトランジスタＰ１が容量切替信号ＣＳＥＬに応じてオフ状態となる。そのため、容量切替ノードＮＤｂにはリセット期間Ｔｉｎｉｔとランプ期間Ｔｒａｍｐのいずれの期間においてもリセット電圧（例えば、電源電圧ＶＤＤ）は供給されない。
【００４０】
そして、リセット期間Ｔｉｎｉｔにおいては、電荷リセット信号ＩＮＩＴＢがイネーブル状態かつランプ制御信号ＲＡＭＰがディスイネーブル状態となる。リセット期間Ｔｉｎｉｔでは、リセットトランジスタＲＴｒが出力端子ＣＴＯＰにリセット電圧（例えば、電源電圧ＶＤＤ）を与える。これにより、コンデンサＣ１、Ｃ２のいずれにもリセット電圧に応じた電荷が蓄積される。また、電流源Ｉｓは出力端子ＣＴＯＰと切り離される。
【００４１】
続いて、ランプ期間Ｔｒａｍｐにおいては、電荷リセット信号ＩＮＩＴＢがディスイネーブル状態かつランプ制御信号ＲＡＭＰがイネーブル状態となる。そして、ランプ期間Ｔｒａｍｐでは、リセットトランジスタＲＴｒが遮断状態となり出力端子ＣＴＯＰへのリセット電圧の供給を停止する。また、電流源Ｉｓは出力端子ＣＴＯＰと接続され、コンデンサＣ１、Ｃ２から電流Ｉｓを引き抜く。そのため、出力端子ＣＴＯＰの電圧は、電流ＩｓとコンデンサＣ１、Ｃ２の合成容量とに基づく傾きを持って低下する。従って、電流Ｉｓが一定である場合にコンデンサＣ２が有効になると、コンデンサＣ２が無効である期間よりも出力端子ＣＴＯＰの電圧低下の傾きが緩やかになる。
【００４２】
ここで、可変容量素子２と図１７、１８に示す可変容量素子においてコンデンサＣ２を非選択とした場合のコンデンサＣ２の両端の電圧差の変化について説明する。そこで、図６に可変容量素子２と図１７、１８に示す可変容量素子においてコンデンサＣ２を非選択とした場合のコンデンサＣ２の両端の電圧差の変化を示すグラフを示す。
【００４３】
図６に示す例では、出力端子ＣＴＯＰの電圧をリセット電圧（例えば、電源電圧ＶＤＤ）で一定とした。また、図６に示すグラフの原点は、コンデンサＣ２が非選択状態に切り替わった時点である。図６に示すように、本実施の形態にかかる可変容量素子２においては、出力端子ＣＴＯＰにリセット電圧が与えられる場合、容量切替ノードＮＤｂにはリセット電圧が与えられる。そのため、コンデンサＣ２の両端の電圧差はリセット電圧と男簿同じ値となる。一方、図１７に示す可変容量素子１００では、コンデンサＣ２の出力端子側の端子に容量選択スイッチ１０１を介してリーク電流Ｉｌｅａｋが流入するため、徐々にコンデンサＣ２の両端電圧が大きくなる。また、図１８に示す可変容量素子２００では、コンデンサＣ２の接地端子側端子からＮＭＯＳトランジスタＮ２０１を介してリーク電流Ｉｌｅａｋが流れるため、コンデンサＣ２の両端電圧が徐々に大きくなる。このように、図１７、図１８に示した可変容量素子では、コンデンサＣ２が非選択状態となった後にコンデンサＣ２の両端電圧が収束するまでに時間ｔｃが必要になる。つまり、図１７、図１８に示した可変容量素子では、この時間ｔｃが経過するまでの期間は、容量値がリーク電流の影響により変動することになる。一方、本実施の形態にかかる可変容量素子２は、コンデンサＣ２が非選択となった後にコンデンサＣ２の両端の電圧差が変動しない。このとき、可変容量素子２では、容量選択スイッチ２０を介してリーク電流が流れる恐れがあるが、その場合であっても、容量切替ノードＮＤｂはリセット期間Ｔｉｎｉｔにおいてリセット電圧とされるため、図１７、図１８に示す可変容量素子のようにリーク電流Ｉｌｅａｋが時間と共に変化することがなく一定の電流量となるため、リーク電流Ｉｌｅａｋよる容量値が時間と共に変動することがない。
【００４４】
上記説明より、実施の形態２にかかる可変容量素子２は、容量選択スイッチ２０の導通状態を切り替えることで、容量値を切り替える。このとき、可変容量素子２では、コンデンサＣ２を無効化する場合に、容量選択スイッチ２０のコンデンサＣ２側の端子をリセット期間Ｔｉｎｉｔにおいてリセット電圧とする。これにより、可変容量素子２では、コンデンサＣ１が放電される前の期間に容量選択スイッチ２０の両端の電圧差をほぼ０Ｖとする。そして、容量選択スイッチ２０のコンデンサＣ２側の端子へのリセット電圧の供給を停止した後にコンデンサＣ１からの放電を行う。これにより、可変容量素子２では、コンデンサＣ２が非選択状態である期間に、コンデンサＣ１からの放電を行う場合においても、容量選択スイッチ２０に流れるリーク電流を一定にして容量値の精度を高めることができる。
【００４５】
実施の形態３
上記実施の形態において説明したよう、本発明にかかる可変容量素子は容量値を高精度に設定しながら、容量値の切替を可能にする。そこで、この可変容量素子を利用した機能回路について説明する。機能回路の一例として、実施の形態３では発振回路について説明する。ここで説明する発振回路は、抵抗により決定される電流量とコンデンサの容量値とにより決定される時定数に基づき発信信号の発振周波数を決定するＲＣ発振回路である。そして、発振回路中の周波数検出回路において本発明にかかる可変容量素子を用いる。
【００４６】
図７に実施の形態３にかかる発振回路３のブロック図を示す。図７に示すように発振回路３は、周波数検出回路３０、差動増幅器４０、電圧制御発振器５０、制御回路６０、フィルタコンデンサＣｐｕｍｐを有する。
【００４７】
周波数検出回路３０は、制御回路６０が出力するタイミング制御信号に基づき発振信号（以下、出力信号Ｆｏｕｔと称す）の周期の長さに応じて電圧レベルが変化する周波数検出電圧Ｖｃａｐを生成する。なお、タイミング制御信号には、電荷リセット信号ＩＮＩＴＢ、ランプ制御信号ＲＡＭＰ、ホールド制御信号ＨＯＬＤを含み、周波数検出回路３０は、これらの信号に応じて周波数検出電圧Ｖｃａｐを生成する。
【００４８】
図１に示すように、周波数検出回路３０は、ランプアンドホールド回路３１、ＮＭＯＳトランジスタＮ３、Ｎ４、周波数設定抵抗Ｒ、周波数設定コンデンサＣｖを有する。周波数設定抵抗Ｒは、一端が電源端子ＶＤＤに接続され、他端がＮＭＯＳトランジスタＮ３のドレインに接続される。ＮＭＯＳトランジスタＮ３は、ゲートとドレインが共通接続される。また、ＮＭＯＳトランジスタＮ３のソースは接地端子に接続される。ＮＭＯＳトランジスタＮ４は、ゲートがＮＭＯＳトランジスタＮ３のゲートと共通接続され、ソースが接地端子に接続される。また、ＮＭＯＳトランジスタＮ４のドレインは、ランプアンドホールド回路３１に接続される。つまり、ＮＭＯＳトランジスタＮ３により生成されるダイオード電圧と電源電圧の差電圧を周波数設定抵抗Ｒの抵抗値により充放電電流の電流値が設定され、当該充放電電流は、ＮＭＯＳトランジスタＮ３、Ｎ４により構成されるカレントミラー回路を介してランプアンドホールド回路３１に与えられる。
【００４９】
ランプアンドホールド回路３１は、タイミング制御信号に基づき周波数設定コンデンサＣｖへの充放電電流の供給と周波数設定コンデンサＣｖに蓄積される電荷のリセットとを行う。ランプアンドホールド回路３１は、ＮＭＯＳトランジスタＮ５、Ｎ６、ＰＭＯトランジスタＰ４を有する。ＮＭＯＳトランジスタＮ５、Ｎ６は、差動対を構成する。つまり、ＮＭＯＳトランジスタＮ５、Ｎ６は、ソースが共通接続される。そして、ＮＭＯＳトランジスタＮ５、Ｎ６のソース（共通接続点）には、ＮＭＯＳトランジスタＮ４のドレインから出力される充放電電流が供給される。ＮＭＯＳトランジスタＮ５のゲートには、ランプ制御信号ＲＡＭＰが入力され、ＮＭＯＳトランジスタＮ６のゲートにはホールド制御信号ＨＯＬＤが入力される。ＮＭＯＳトランジスタＮ５のドレインは、ＰＭＯＳトランジスタＰ４のドレインと接続され、ランプアンドホールド回路３１の出力端子となる。ＮＭＯＳトランジスタＮ６のドレインは、電源端子ＶＤＤに接続される。ＰＭＯＳトランジスタＰ４のゲートには、電荷リセット信号ＩＮＩＴＢが入力される。ＰＭＯＳトランジスタＰ４のソースは、電源端子ＶＤＤに接続される。
【００５０】
周波数設定コンデンサＣｖは、ランプアンドホールド回路３１の出力端子と接地端子との間に接続される。この周波数設定コンデンサＣｖは、実施の形態１において説明した可変容量素子１である。そのため、周波数設定コンデンサＣｖには、容量値の切り替えを指示する容量切替信号ＣＳＥＬが入力される。そして、周波数設定コンデンサＣｖは、蓄積される電荷量に応じて周波数検出電圧Ｖｃａｐを生成する。なお、周波数検出電圧Ｖｃａｐは、ランプアンドホールド回路３１の出力端子側のノードに生成されるものである。
【００５１】
ランプアンドホールド回路３１は、電荷リセット信号ＩＮＩＴＢがイネーブル状態（例えば、ロウレベル）となると、ＰＭＯＳトランジスタＰ４をオンする。そして、ランプアンドホールド回路３１は、周波数設定コンデンサＣｖに電源電圧に相当する電荷を蓄積することで、周波数設定コンデンサＣｖに蓄積される電荷のリセットを行う。また、ランプアンドホールド回路３１は、電荷リセット信号ＩＮＩＴＢをディスイネーブル状態（例えば、ハイレベル）かつランプ制御信号ＲＡＭＰがイネーブル状態（例えば、ハイレベル）となると、ＰＭＯＳトランジスタＰ４をオフし、かつ、ＮＭＯＳトランジスタＮ５をオンする。これにより、ランプアンドホールド回路３１は、充放電電流によって周波数設定コンデンサＣｖから電荷の引き抜きを行う。また、ランプアンドホールド回路３１は、ランプ制御信号ＲＡＭＰをディスイネーブル状態（例えば、ロウレベル）、かつ、ホールド制御信号ＨＯＬＤをイネーブル状態（例えば、ハイレベル）となると、ＮＭＯＳトランジスタＮ５をオフし、かつ、ＮＭＯＳトランジスタＮ６をオンする。これにより、ランプアンドホールド回路３１は、周波数設定コンデンサＣｖからの放電を停止し、周波数設定コンデンサＣｖに蓄積された電荷により生じた周波数検出電圧Ｖｃａｐを維持する。
【００５２】
差動増幅器４０は、周波数検出電圧Ｖｃａｐと基準電圧Ｖｒｅｓとの電圧差に応じて発振周波数設定電流Ｉｃｐを連続的に可変してフィルタコンデンサに出力する。より具体的には、差動増幅器４０は、増幅部４１とスイッチ回路４２を有する。そして、増幅部４１の反転入力端子には周波数検出電圧Ｖｃａｐが入力され、非反転入力端子に基準電圧Ｖｒｅｓが入力される。増幅部４１は、例えば、トランスコンダクタンス増幅器であって、周波数検出電圧Ｖｃａｐと基準電圧Ｖｒｅｓとの電圧差に応じた電流値を有する発振周波数設定電流Ｉｃｐを出力する。なお、本実施の形態では、基準電圧Ｖｒｅｓとして、周波数設定抵抗Ｒが接続されるＮＭＯＳトランジスタＮ３のゲート電圧を用いる。
【００５３】
スイッチ回路４２は、増幅部４１の出力端子とフィルタコンデンサＣｐｕｍｐとの間に設けられ、タイミング制御信号に含まれるポンプ制御信号ＰＵＬＳＥに応じて導通状態が切り替えられる。より具体的には、スイッチ回路４２は、ポンプ制御信号ＰＵＬＳＥがイネーブル状態（例えば、ハイレベル）のときに導通状態となり、ディスイネーブル状態（例えば、ロウレベル）のときに遮断状態となる。
【００５４】
ここで、差動増幅器４０の回路について詳細な説明を行う。差動増幅器４０の詳細な回路図を図８に示す。図８に示すように、差動増幅器４０は、増幅部４１、スイッチ回路４２を有する。
【００５５】
差動増幅器４０は、フォールデッドカスコードアンプを構成する。より具体的には、差動増幅器４０は、ＮＭＯＳトランジスタＮ７〜Ｎ１３、ＰＭＯＳトランジスタＰ５〜Ｐ８を有する。ＮＭＯＳトランジスタＮ７は、ソースが接地端子に接続され、ゲートに定電圧Ｖｂｎ１が入力される。ＮＭＯＳトランジスタＮ８、Ｎ９は、差動対を構成し、ＮＭＯＳトランジスタＮ７が出力する動作電流に基づき動作する。ＮＭＯＳトランジスタＮ８のゲートには基準電圧Ｖｒｅｓが入力され、ＮＭＯＳトランジスタＮ９のゲートには周波数検出電圧Ｖｃａｐが入力される。そして、ＮＭＯＳトランジスタＮ８のドレインはＰＭＯＳトランジスタＰ５のドレインに接続され、ＮＭＯＳトランジスタＮ９のドレインはＰＭＯＳトランジスタＰ６のドレインに接続される。
【００５６】
ＰＭＯＳトランジスタＰ５のソース及びＰＭＯＳトランジスタＰ６のソースは電源端子ＶＤＤに接続される。また、ＰＭＯＳトランジスタＰ５のゲートとＰＭＯＳトランジスタＰ６のゲートには定電圧Ｖｂｐ１が入力される。ＰＭＯＳトランジスタＰ７のソースはＰＭＯＳトランジスタＰ５のドレインに接続され、ＰＭＯＳトランジスタＰ８のソースは、ＰＭＯＳトランジスタＰ６のドレインに接続される。ＰＭＯＳトランジスタＰ７のゲートとＰＭＯＳトランジスタＰ８のゲートには定電圧Ｖｂｐ２が入力される。そして、ＰＭＯＳトランジスタＰ８のドレインは、発振周波数設定電流Ｉｃｐの流出側出力端子となる。
【００５７】
ＮＭＯＳトランジスタＮ１０のソース及びＮＭＯＳトランジスタＮ１１のソースは接地端子に接続される。また、ＮＭＯＳトランジスタＮ１０のゲートとＮＭＯＳトランジスタＮ１１のゲートは共通接続される。ＮＭＯＳトランジスタＮ１２のソースはＮＭＯＳトランジスタＮ１０のドレインと接続され、ＮＭＯＳトランジスタＮ１３のソースはＮＭＯＳトランジスタＮ１１のドレインと接続される。ＮＭＯＳトランジスタＮ１２のゲートとＮＭＯＳトランジスタＮ１３のゲートには定電圧Ｖｂｎ２が入力される。ＮＭＯＳトランジスタＮ１２のドレインは、ＰＭＯＳトランジスタＰ７のドレインと接続されると共にＮＭＯＳトランジスタＮ１０、Ｎ１１のゲートと接続される。そして、ＮＭＯＳトランジスタＮ１３のドレインは、発振周波数設定電流Ｉｃｐの流入側出力端子となる。
【００５８】
スイッチ回路４２は、第１のスイッチ回路４３と第２のスイッチ回路４４を有する。第１のスイッチ回路４３は、増幅部４１の出力端子とフィルタコンデンサＣｐｕｍｐとの導通状態をポンプ制御信号ＰＵＬＳＥに応じて切り替える。第１のスイッチ回路４３は、ＰＭＯＳトランジスタＰ９、ＮＭＯＳトランジスタＮ１４を有する。ＰＭＯＳトランジスタＰ９の一方の端子とＮＭＯＳトランジスタＮ１４の一方の端子は、フィルタコンデンサＣｐｕｍｐ及び電圧制御発振器５０が接続されるノードに接続される。また、ＰＭＯＳトランジスタＰ９の他方の端子は、ＰＭＯＳトランジスタＰ８のドレイン（例えば、流出側出力端子）に接続される。一方、ＮＭＯＳトランジスタＮ１４の他方の端子は、ＮＭＯＳトランジスタＮ１３のドレイン（例えば、流入側出力端子）に接続される。そして、ＰＭＯＳトランジスタＰ９のゲートには、後述するインバータ４６で反転されたポンプ制御信号ＰＵＬＳＥが入力される。ＮＭＯＳトランジスタＮ１４のゲートには、ポンプ制御信号ＰＵＬＳＥが入力される。
【００５９】
第２のスイッチ回路４４は、第１のスイッチ回路４３が遮断状態である期間に発振周波数制御電圧Ｖｃｐを増幅部４１の出力端子に与え、増幅部４１の出力端子から入出力される電流を打ち消す電流Ｉｃｐ０を出力する。第２のスイッチ回路４４は、ＰＭＯＳトランジスタＰ１０、ＮＭＯＳトランジスタＮ１５、バッファ回路４５、インバータ４６を有する。ＰＭＯＳトランジスタＰ１０の一方の端子とＮＭＯＳトランジスタＮ１５の一方の端子は、バッファ回路４５の出力端子に接続される。また、ＰＭＯＳトランジスタＰ１０の他方の端子は、ＰＭＯＳトランジスタＰ８のドレイン（例えば、流出側出力端子）に接続される。一方、ＮＭＯＳトランジスタＮ１５の他方の端子は、ＮＭＯＳトランジスタＮ１３のドレイン（例えば、流入側出力端子）に接続される。そして、ＰＭＯＳトランジスタＰ１０のゲートには、ポンプ制御信号ＰＵＬＳＥが入力される。ＮＭＯＳトランジスタＮ１５のゲートには、インバータ４６で反転されたポンプ制御信号ＰＵＬＳＥが入力される。バッファ回路４５は、正転入力端子にフィルタコンデンサＣｐｕｍｐが入力され、反転入力端子がバッファ回路４５の出力と接続される。
【００６０】
ここで、差動増幅器４０は、ポンプ制御信号ＰＵＬＳＥがイネーブル状態（例えば、ハイレベル）の場合、第１のスイッチ回路４３が導通状態となり、フィルタコンデンサＣｐｕｍｐに発振周波数設定電流Ｉｃｐを出力する。また、ポンプ制御信号ＰＵＬＳＥがイネーブル状態の場合、第２のスイッチ回路４４は、増幅部４１の出力端子への電流Ｉｃｐ０の伝達を遮断する。
【００６１】
一方、差動増幅器４０は、ポンプ制御信号ＰＵＬＳＥがディスイネーブル状態（例えば、ロウレベル）の場合、第１のスイッチ回路４３が遮断状態となり、第２のスイッチ回路が電流Ｉｃｐ０を増幅部４１の出力端子に与える。これにより、差動増幅器４０の出力端子はフィルタコンデンサＣｐｕｍｐ側からはハイインピーダンス状態となる。このとき、差動増幅器４０では、ＮＭＯＳトランジスタＮ１３のドレインと接地端子との間に寄生容量Ｃｏｎが形成され、ＰＭＯＳトランジスタＰ８のドレインと電源端子ＶＤＤとの間に寄生容量Ｃｏｐが形成される。寄生容量Ｃｏｎ、Ｃｏｐにより、第１のスイッチ回路４３が遮断状態から導通状態となった場合、発振周波数制御電圧Ｖｃｐに電圧変動Ｖｃｐ０が生じる。この電圧変動Ｖｃｐ０は、ＰＭＯＳトランジスタＮ８のドレインの電圧をＶｏｕｔｐ、ＮＭＯＳトランジスタＮ１３のドレインの電圧をＶｏｕｔｎとすると、（１）式で表される。
Ｖｃｐ０＝（（Ｖｏｕｔｐ−Ｖｃｐ）Ｃｏｐ−
（Ｖｏｕｔｎ−Ｖｃｐ）Ｃｏｎ）／Ｃｐｕｍｐ・・・（１）
【００６２】
（１）式より、Ｖｃｐ＝Ｖｏｕｔｎ＝Ｖｏｕｔｐであれば、電圧変動Ｖｃｐ０は生じないことがわかる。そこで、差動増幅器４０では、第２のスイッチ回路４４が第１のスイッチ回路４３が遮断状態の期間にバッファ回路４５により増幅部４１が出力する電流を吸収し、かつ、増幅部４１の出力端子に発振周波数制御電圧Ｖｃｐを与える。これにより、差動増幅器４０では、第１のスイッチ回路４３が遮断状態においてＶｃｐ＝Ｖｏｕｔｎ＝Ｖｏｕｔｐとの条件を満たし、電圧変動Ｖｃｐ０を抑制する。なお、このような電圧変動をチャージシェアと称す。本発明にかかる発振回路３では、発振周波数制御電圧Ｖｃｐの電圧レベルにより出力信号Ｆｏｕｔの発振周波数が決定されるため、発振周波数制御電圧Ｖｃｐの電圧変動を抑制することで出力信号Ｆｏｕｔのジッタが低減される。
【００６３】
フィルタコンデンサＣｐｕｍｐは、発振周波数設定電流Ｉｃｐに基づき蓄積された電荷量に応じて発振周波数制御電圧Ｖｃｐを生成する。フィルタコンデンサＣｐｕｍｐは、差動増幅器４０の出力端子と電圧制御発振器５０の入力端子とを接続するノードに一端が接続され、他端が接地端子に接続される。つまり、フィルタコンデンサＣｐｕｍｐは、差動増幅器４０が出力する発振周波数設定電流Ｉｃｐに応じて発振周波数制御電圧Ｖｃｐを生成し、発振周波数制御電圧Ｖｃｐを電圧制御発振器５０に与える。
【００６４】
電圧制御発振器５０は、発振周波数制御電圧Ｖｃｐの電圧レベルに応じて出力信号Ｆｏｕｔの発振周波数を制御する。
【００６５】
制御回路６０は、出力信号Ｆｏｕｔの周期に基づき論理レベルが切り替えられるタイミング制御信号を生成する。このタイミング制御信号には、電荷リセット信号ＩＮＩＴＢ、ランプ制御信号ＲＡＭＰ、ホールド制御信号ＨＯＬＤ、ポンプ制御信号ＰＵＬＳＥが含まれる。制御回路６０は、出力信号Ｆｏｕｔを分周した分周信号を生成し、当該分周信号のクロック数をカウントしたカウント値に基づき上記制御信号の論理レベルを切り替える。タイミング制御信号の論理レベルの切り替えタイミングの詳細は、後述する。
【００６６】
続いて、図９に周波数検出回路３０と制御回路６０の動作を示すタイミングチャートを示す。そして、図９を参照して制御回路６０がタイミング制御信号の論理レベルの切り替えタイミング及び周波数検出回路３０の動作について説明する。
【００６７】
図９に示すように、制御回路６０は、出力信号Ｆｏｕｔを分周して分周信号ＦＤを生成する。図９に示す例では、分周信号ＦＤは、出力信号Ｆｏｕｔを２分周して生成する。また、制御回路６０は、分周信号ＦＤのクロック数をカウントしてカウント値ＣＯＵＮＴを生成する。図９に示す例では、カウント値ＣＯＵＮＴは２ビットの値であって０から３の値となる。そして、制御回路６０は、カウント値ＣＯＵＮＴの値に応じてタイミング制御信号の論理レベルを切り替える。
【００６８】
具体的には、カウント値が０であった場合、制御回路６０は、電荷リセット信号ＩＮＩＴＢをロウレベル（イネーブル状態）とし、ランプ制御信号ＲＡＭＰをロウレベル（ディスイネーブル状態）とし、ホールド制御信号ＨＯＬＤをハイレベル（イネーブル状態）とし、ポンプ制御信号ＰＵＬＳＥをロウレベル（ディスイネーブル状態）とする。カウント値が０である期間を以下ではリセット期間Ｔｉｎｉｔと称す。
【００６９】
カウント値が１であった場合、制御回路６０は、電荷リセット信号ＩＮＩＴＢをハイレベル（ディスイネーブル状態）とし、ランプ制御信号ＲＡＭＰをハイレベル（イネーブル状態）とし、ホールド制御信号ＨＯＬＤをロウレベル（ディスイネーブル状態）とし、ポンプ制御信号ＰＵＬＳＥをロウレベル（ディスイネーブル状態）とする。カウント値が１である期間を以下ではランプ期間Ｔｒａｍｐと称す。
【００７０】
カウント値が２であった場合、制御回路６０は、電荷リセット信号ＩＮＩＴＢをハイレベル（ディスイネーブル状態）とし、ランプ制御信号ＲＡＭＰをロウレベル（ディスイネーブル状態）とし、ホールド制御信号ＨＯＬＤをハイレベル（イネーブル状態）とし、ポンプ制御信号ＰＵＬＳＥをロウレベル（ディスイネーブル状態）とする。カウント値が２である期間を以下ではホールド期間Ｔｈｏｌｄと称す。
【００７１】
カウント値が３であった場合、制御回路６０は、電荷リセット信号ＩＮＩＴＢをハイレベル（ディスイネーブル状態）とし、ランプ制御信号ＲＡＭＰをロウレベル（ディスイネーブル状態）とし、ホールド制御信号ＨＯＬＤをハイレベル（イネーブル状態）とし、ポンプ制御信号ＰＵＬＳＥをハイレベル（イネーブル状態）とする。カウント値が３である期間を以下ではポンプ期間Ｔｐｕｍｐと称す。
【００７２】
続いて、周波数検出回路３０の動作について説明する。周波数検出回路３０は、リセット期間Ｔｉｎｉｔにおいて、電荷リセット信号ＩＮＩＴＢに基づきＰＭＯＳトランジスタＰ４を導通させることで周波数設定コンデンサＣｖに蓄積されている電荷を電源電圧に応じた電荷量にリセットする。これにより、周波数検出電圧Ｖｃａｐは電源電圧とほぼ等しい電圧となる。このとき、ＮＭＯＳトランジスタＮ５はランプ制御信号ＲＡＭＰに応じてオフし、ＮＭＯＳトランジスタＮ６はホールド制御信号ＨＯＬＤに応じてオンする。
【００７３】
そして、ランプ期間Ｔｒａｍｐにおいて、周波数検出回路３０は、電荷リセット信号ＩＮＩＴＢに応じてＰＭＯＳトランジスタＰ４をオフし、ランプ制御信号ＲＡＭＰに応じてＮＭＯＳトランジスタＮ５をオンし、ホールド制御信号ＨＯＬＤに応じてＮＭＯＳトランジスタＮ６をオフする。つまり、周波数検出回路３０は、ランプ期間Ｔｒａｍｐにおいて、充放電電流に基づき周波数設定コンデンサＣｖから電荷の引き抜きを行う。これにより、周波数検出電圧Ｖｃａｐの電圧レベルは徐々に低下する。周波数検出電圧Ｖｃａｐが低下する傾きは充放電電流の大きさ及び周波数設定コンデンサＣｖの容量値により決定される。また、ランプ期間Ｔｒａｍｐでは、周波数検出電圧Ｖｃａｐの電圧レベルが低下するが、電圧低下速度は一定である。そのため、ランプ期間Ｔｒａｍｐにおける周波数検出電圧Ｖｃａｐの電圧低下量ｄＶｃａｐは、ランプ期間Ｔｒａｍｐの長さ（出力信号Ｆｏｕｔの発振周波数）によって決まる。
【００７４】
そして、ホールド期間Ｔｈｏｌｄにおいて、周波数検出回路３０は、電荷リセット信号ＩＮＩＴＢに応じてＰＭＯＳトランジスタＰ４をオフし、ランプ制御信号ＲＡＭＰに応じてＮＭＯＳトランジスタＮ５をオフし、ホールド制御信号ＨＯＬＤに応じてＮＭＯＳトランジスタＮ６をオンする。つまり、周波数検出回路３０は、ホールド期間Ｔｈｏｌｄにおいて、周波数設定コンデンサＣｖが接続されるノードをハイインピーダンス状態とし、周波数設定コンデンサＣｖにより生成される周波数検出電圧Ｖｃａｐの電圧レベルを維持する。
【００７５】
そして、ポンプ期間Ｔｐｕｍｐにおいては、差動増幅器４０によるフィルタコンデンサＣｐｕｍｐへの発振周波数設定電流Ｉｃｐの供給が行われる。このとき、周波数検出回路３０に与えられる電荷リセット信号ＩＮＩＴＢ、ランプ制御信号ＲＡＭＰ、ホールド制御信号ＨＯＬＤはホールド期間Ｔｈｏｌｄとポンプ期間Ｔｐｕｍｐとで同じである。そのため、ポンプ期間Ｔｐｕｍｐにおいて周波数検出回路３０により周波数検出電圧Ｖｃａｐの電圧レベルが変動することはない。
【００７６】
続いて、差動増幅器４０の動作について説明する。図１０に差動増幅器４０の動作を示すタイミングチャートを示す。図１０に示す例では、タイミングＴ０からＴ２の期間が図９で示した１組のリセット期間Ｔｉｎｉｔ、ランプ期間Ｔｒａｍｐ、ホールド期間Ｔｈｏｌｄ、ポンプ期間Ｔｐｕｍｐに相当する。そして、タイミングＴ１からＴ２の期間が図９で示したポンプ期間に相当する。
【００７７】
差動増幅器４０は、周波数検出電圧Ｖｃａｐと基準電圧Ｖｒｅｓとの電圧差に応じて電流Ｉｃｐを出力する。しかし、タイミングＴ０からＴ１の期間では、ポンプ制御信号ＰＵＬＳＥがディスイネーブル状態（ロウレベル）であるため、第１のスイッチ回路４３が遮断状態となり、周波数検出電圧Ｖｃａｐは一定に保たれる。一方、増幅部４１は、周波数検出電圧Ｖｃａｐと基準電圧Ｖｒｅｓとの電圧差に応じて電流を出力する。しかし、この電流は、第２のスイッチ回路４４がこの電流を打ち消す電流Ｉｃｐ０を出力し、増幅部４１の出力電圧をＶｃｐとする。
【００７８】
そして、タイミングＴ１においてポンプ制御信号ＰＵＬＳＥがイネーブル状態（例えば、ハイレベル）となると、第１のスイッチ回路４３が導通状態となり、第２のスイッチ回路４４が遮断状態となる。これにより、差動増幅器４０は、周波数検出電圧Ｖｃａｐと基準電圧Ｖｒｅｓとの電圧差に応じて電流ＩｃｐをフィルタコンデンサＣｐｕｍｐに出力し、発振周波数制御電圧Ｖｃｐが変動する。図１０に示す例では、発振周波数設定電流Ｉｃｐが正の極性（フィルタコンデンサＣｐｕｍｐに充電を行う方向）で出力されるため、周波数検出電圧Ｖｃａｐは、タイミングＴ１からＴ２で上昇する。
【００７９】
続いて、実施の形態３にかかる発振回路３の全体の動作について説明する。実施の形態１にかかる発振回路３の動作を示すタイミングチャートを図１１に示す。図１１に示すタイミングチャートでは、周波数検出電圧Ｖｃａｐ、発振周波数制御電圧Ｖｃｐ及び出力信号Ｆｏｕｔの変動のみを示した。また、図１１では、時間軸（横軸）の原点において発振回路３の動作が開始されるものとする。
【００８０】
図１１に示すように、発振回路３は、期間ＴＭ１からＴＭ７の期間毎に発振周波数制御電圧Ｖｃｐを上昇させる。期間ＴＭ１からＴＭ７の各期間には、図９に示すリセット期間Ｔｉｎｉｔ、ランプ期間Ｔｒａｍｐ、ホールド期間Ｔｈｏｌｄ、ポンプ期間Ｔｐｕｍｐが一組含まれる。また、出力信号Ｆｏｕｔの周波数が期間毎に上昇するため、期間ＴＭ１から期間ＴＭ７は、徐々に短くなる。これはタイミング制御信号が出力信号Ｆｏｕｔの周期に基づき生成されるためである。なお、図１１に示す期間ＴＭ１１からＴＭ１７がポンプ期間Ｔｐｕｍｐに対応する期間となる。
【００８１】
そして、期間ＴＭ７が経過した後は、周波数検出電圧Ｖｃａｐの低レベル側電圧が基準電圧Ｖｒｅｓとほぼ同じになる。これにより、発振回路３では、差動増幅器４０が出力する発振周波数設定電流Ｉｃｐがほぼ０となる。そのため、周波数検出電圧Ｖｃａｐの低レベル側電圧が基準電圧Ｖｒｅｓとほぼ同じになった後はその状態が維持される。また、周波数検出電圧Ｖｃａｐが一定の電圧に保たれるため、出力信号Ｆｏｕｔの発振周波数も一定に保たれる。つまり、発振回路３では、出力信号Ｆｏｕｔの発振周波数が目標値に達した後は出力信号Ｆｏｕｔにジッタは生じない。
【００８２】
上記説明より、実施の形態３にかかる発振回路３では、フィルタコンデンサＣｐｕｍｐは、発振周波数設定電流Ｉｃｐに応じて発振周波数制御電圧Ｖｃｐを生成する。このとき、発振回路３では、差動増幅器４０が周波数検出電圧Ｖｃａｐと基準電圧Ｖｒｅｓとの電圧差に応じて連続的に値が変化する発振周波数設定電流Ｉｃｐを出力する。つまり、周波数検出電圧Ｖｃａｐと基準電圧Ｖｒｅｓとの電圧差があれば発振周波数設定電流Ｉｃｐは、当該電圧差に応じた大きさを有し、周波数検出電圧Ｖｃａｐと基準電圧Ｖｒｅｓとの電圧差がなければ発振周波数設定電流Ｉｃｐは、実質的に０となる。これにより、発振回路３では、出力信号Ｆｏｕｔの周波数が目標値と一致する状態（例えば、周波数検出電圧Ｖｃａｐが基準電圧Ｖｒｅｓと一致した状態）では、ポンプ制御信号ＰＵＬＳＥがイネーブル状態となっても発振周波数制御電圧Ｖｃｐに変動が生じない。これにより、発振回路３では、出力信号Ｆｏｕｔの発振周波数が目標値と一致した後に、発振周波数制御電圧Ｖｃｐの電圧値が変動することがなく、発振周波数制御電圧Ｖｃｐの電圧値に応じて電圧制御発振器５０が決定する出力信号Ｆｏｕｔの発振周波数もずれることがない。つまり、発振回路３では、出力信号Ｆｏｕｔのジッタを低減することができる。
【００８３】
このように、発振回路３では、発振周波数制御電圧Ｖｃｐが差動増幅器４０により高精度に生成される。そのため、周波数設定コンデンサＣｖの容量値と充放電される電流値とにより決定される時定数のずれが出力信号Ｆｏｕｔの周波数ずれ又はジッタに大きく影響する。このような用途において、本発明にかかる可変容量素子を用いることで、発振回路３の出力信号Ｆｏｕｔの発振周波数の精度を高めることができる。また、発振回路３では、周波数設定コンデンサＣｖの容量値を容量切替信号ＣＳＥＬにより切り替えることができる。これにより、発振回路３の汎用性を高めることができる。
【００８４】
また、実施の形態３にかかる発振回路３では、差動増幅器４０がスイッチ回路４２を有する。このスイッチ回路４２は、差動増幅器４０の入力信号の差電圧増幅結果を反映する期間（例えば、ポンプ期間Ｔｐｕｍｐ）以外は遮断状態に制御される。発振回路３では、リセット期間Ｔｉｎｉｔ、ランプ期間Ｔｒａｍｐにおいて周波数検出電圧Ｖｃａｐが出力信号Ｆｏｕｔを反映した電圧とずれた電圧値となる。しかし、スイッチ回路４２がポンプ期間以外は遮断状態に制御されるため、リセット期間Ｔｉｎｉｔ及びランプ期間Ｔｒａｍｐにおける周波数検出電圧Ｖｃａｐのずれが発振周波数に反映されることを防ぐことができる。これにより、発振回路３では、いずれの期間においても発振周波数を安定化させることができる。
【００８５】
また、実施の形態３にかかる発振回路３では、スイッチ回路４２が第１のスイッチ回路４３及び第２のスイッチ回路４４を有する。そして、第１のスイッチ回路４３が遮断状態の期間においても増幅部４１の出力端子に第２のスイッチ回路４４を動作させる。第２のスイッチ回路４４は、周波数検出電圧Ｖｃａｐと基準電圧Ｖｒｅｓとの電圧差が生じるリセット期間Ｔｉｎｉｔ及びランプ期間Ｔｒａｍｐにおいても、増幅部４１が出力する電流を吸収し、増幅部４１の出力端子を発振周波数制御電圧Ｖｃｐに維持する。これにより、第１のスイッチ回路４３が遮断状態から導通状態に切り替わったタイミングで生じるチャージシェアに起因する発振周波数制御電圧Ｖｃｐの電位変動を抑制することができる。つまり、実施の形態３にかかる発振回路３では、スイッチ回路４２を設けたことに起因するジッタを抑制することができる。
【００８６】
実施の形態３にかかる発振回路３では、基準電圧ＶｒｅｓとしてＮＭＯＳトランジスタＮ３のダイオード電圧を用い、充放電電流の電流値を電源電圧と当該ダイオード電圧との差電圧を周波数設定抵抗Ｒで割って決定する。ダイオード電圧が低くなると、充放電電流の電流値が大きくなり、ランプ期間Ｔｒａｍｐにおける周波数検出電圧Ｖｃａｐの傾きが大きくなる。充放電電流の電流値Ｉｒｅｓは、周波数設定抵抗Ｒ、基準電圧Ｖｒｅｓ、電源電圧ＶＤＤとすると（２）式で表される。
Ｉｒｅｓ＝（ＶＤＤ−Ｖｒｅｓ）／Ｒ・・・（２）
ホールド期間Ｔｈｏｌｄにおける周波数検出電圧をＶｃａｐ（ＨＯＬＤ）とすると、Ｖｃａｐ（ＨＯＬＤ）は、充放電電流の電流値をＩｒｅｓ、周波数設定コンデンサＣの容量値をＣ、ランプ期間の長さをＴｒａｍｐとすると（３）式で表される。
Ｖｃａｐ（ＨＯＬＤ）＝ＶＤＤ−（Ｉｒｅｓ・Ｔｒａｍｐ）／Ｃ・・・（３）
ここで、実施の形態１にかかる発振回路３ではＶｃａｐ（ＨＯＬＤ）＝Ｖｒｅｓとなるようにフィードバックループにより、周波数が補正される。そこで、（２）式、（３）式からランプ期間Ｔｒａｍｐ及び出力信号Ｆｏｕｔの周波数を求めると（４）式となる。なお、（４）式においてＮは、制御回路６０内の分周回数である。
Ｆｏｕｔ＝Ｎ／Ｔｒａｍｐ＝Ｎ／ＲＣ・・・（４）
つまり、実施の形態１にかかる発振回路３では、電源電圧、ＮＭＯＳのトランジスタＮ３のダイオード電圧が相殺され周波数設定抵抗Ｒ、周波数設定コンデンサＣ、分周回数Ｎのみの関数となる。
【００８７】
実施の形態４
可変容量素子１、２は、時定数回路の時定数を高精度に設定する用途に利用可能である。そこで、時定数回路を有する回路例として、実施の形態４では、可変容量素子１、２を有するパルス幅変調回路について説明する。そこで、実施の形態４にかかるパルス幅変調回路４の回路図を図１２に示す。図１２に示すようにパルス幅変調回路４は、インバータ７０、７１、可変容量素子Ｃｖ１を有する。パルス幅変調回路４においては、可変容量素子Ｃｖとインバータ７０により時定数回路を構成する。この可変容量素子Ｃｖ１は、実施の形態１、２において説明した可変容量素子１、２である。そのため、可変容量素子Ｃｖ１には、容量切替信号ＣＳＥＬが入力される。また、可変容量素子Ｃｖ１には、電荷リセット信号ＩＮＩＴＢとして入力信号Ｖｉｎが入力される。
【００８８】
インバータ７０は、ＰＭＯＳトランジスタＰ１１、ＮＭＯＳトランジスタＮ１６、電流源Ｉｓ１を有する。ＰＭＯＳトランジスタＰ１１は、ソースに電源電圧ＶＤＤが供給され、ゲートに入力信号Ｖｉｎが入力され、ドレインがＮＭＯＳトランジスタＮ１６のドレインに接続される。ＮＭＯＳトランジスタＮ１６は、ソースが電流源Ｉｓ１の第１の端子に接続され、ゲートに入力信号Ｖｉｎが入力され、ドレインがＰＭＯＳトランジスタＰ１１のドレインに接続される。ＰＭＯＳトランジスタＰ１１のドレインとＮＭＯＳトランジスタＮ１６のドレインとが接続されるノードは、インバータ７０の出力端子となる。そして、インバータ７０は、出力端子から中間出力信号Ｖｄ１を出力する。電流源Ｉｓ１は、ＮＭＯＳトランジスタＮ１６のソースと接地端子との間に接続される。
【００８９】
インバータ７１は、ＰＭＯＳトランジスタＰ１２、ＮＭＯＳトランジスタＮ１７を有する。ＰＭＯＳトランジスタＰ１２は、ソースに電源電圧ＶＤＤが供給され、ゲートに第１の中間出力信号Ｖｄ１が入力され、ドレインがＮＭＯＳトランジスタＮ１７のドレインに接続される。ＮＭＯＳトランジスタＮ１７は、ソースに接地電圧ＶＳＳが供給され、ゲートに第１の中間出力信号Ｖｄ１が入力され、ドレインがＰＭＯＳトランジスタＰ１２のドレインに接続される。ＰＭＯＳトランジスタＰ１２のドレインとＮＭＯＳトランジスタＮ１７のドレインとが接続されるノードは、インバータ７１の出力端子となる。なお、インバータ７１から出力される信号がパルス幅変調回路４の出力信号Ｖｏｕｔとなる。
【００９０】
続いて、パルス幅変調回路４の動作について説明する。そこで、パルス幅変調回路４の動作を示すタイミングチャートを図１３に示す。なお、以下の説明では、可変容量素子Ｃｖ１として可変容量素子１を用いる。
【００９１】
パルス幅変調回路４は、容量切替信号ＣＳＥＬの論理レベルによって、出力信号Ｖｏｕｔのパルス幅を変更する。より具体的には、容量切替信号ＣＳＥＬがディスイネーブル状態（例えば、ロウレベル）の場合、可変容量素子Ｃｖ１の容量値は、コンデンサＣ１のみによって設定される。一方、容量切替信号ＣＳＥＬがイネーブル状態（例えば、ハイレベル）の場合、可変容量素子Ｃｖ１の容量値は、コンデンサＣ１、Ｃ２の容量値の合計値となる。
【００９２】
そこで、まず、容量切替信号ＣＳＥＬがディスイネーブル状態の期間の動作について説明する。図１３に示すように、パルス幅変調回路４は、入力信号Ｖｉｎがロウレベル（例えば、接地電圧ＶＳＳ）の期間に中間出力信号Ｖｄ１をハイレベル（例えば、電源電圧ＶＤＤ）とする。これにより、可変容量素子Ｃｖ１のコンデンサＣ１には、電源電圧ＶＤＤに対応した電荷が蓄積される。一方、入力信号Ｖｉｎがロウレベルとなることで可変容量素子Ｃｖ１の誤差補正回路１０は容量切替ノードＮＤａに電源電圧ＶＤＤを与え、コンデンサＣ２に蓄積されている電荷をほぼゼロにする。また、中間出力信号Ｖｄ１がハイレベルの期間は、出力信号Ｖｏｕｔはロウレベルとなる。
【００９３】
そして、入力信号Ｖｉｎがロウレベルからハイレベルに切り替わると、ＮＭＯＳトランジスタＮ１６が導通状態となり、電流源Ｉｓ１がコンデンサＣ１から電荷を引き抜く。そして、この電荷引き抜き動作により中間出力信号Ｖｄ１の電圧レベルが徐々に低下する。そして、中間出力信号Ｖｄ１の電圧レベルがインバータ７１の閾値電圧Ｖｔｈを下回ると出力信号Ｖｏｕｔがハイレベルに切り替わる。このとき、中間出力信号Ｖｄ１は、可変容量素子Ｃｖ１により立ち下がりが立ち上がりよりも緩やかになる。そのため、出力信号Ｖｏｕｔは、立ち上がりが入力信号Ｖｉｎの立ち上がりよりも時間ｄｌｙ１だけ遅延する。
【００９４】
続いて、容量切替信号ＣＳＥＬがイネーブル状態の期間の動作について説明する。容量切替信号ＣＳＥＬがイネーブル状態の期間では、可変容量素子Ｃｖ１の容量値が容量切替信号ＣＳＥＬがディスイネーブル状態の期間よりも大きくなる。そのため、容量切替信号ＣＳＥＬがイネーブル状態の期間における中間出力信号Ｖｄ１の立ち下がり速度は、容量切替信号ＣＳＥＬがディスイネーブル状態の期間よりも遅くなる。そして、この期間における出力信号Ｖｏｕｔの立ち上がりは、入力信号Ｖｉｎの立ち上がりから時間ｄｌｙ２だけ遅延する。なお、この時間ｄｌｙ２は、時間ｄｌｙ１よりも大きい。
【００９５】
上記説明より、パルス幅変調回路４は、可変容量素子Ｃｖ１の容量値の大きさによって、出力信号Ｖｏｕｔの立ち上がりを入力信号Ｖｉｎの立ち上がりよりも遅くする。これにより、パルス幅変調回路４は、出力信号Ｖｏｕｔのパルス幅を入力信号Ｖｉｎのパルス幅異なる幅に設定することができる。また、パルス幅変調回路４は、可変容量素子Ｃｖ１の容量値を切り替えることで出力信号Ｖｏｕｔのパルス幅を変更することができる。このようなパルス幅変調回路４では、可変容量素子Ｃｖ１の容量値の精度がパルス幅の値に影響を及ぼす。そのため、パルス幅の精度を向上させるためには、容量値の精度を向上させる必要がある。従って、本発明にかかる可変容量素子１、２は、このような用途において有効である。
【００９６】
実施の形態５
時定数回路を有する回路例として、実施の形態５では、可変容量素子１、２を利用する遅延回路について説明する。そこで、実施の形態５にかかる遅延回路５の回路図を図１４に示す。図１４に示すように遅延回路５は、インバータ７０〜７３、可変容量素子Ｃｖ１、Ｃｖ２を有する。遅延回路５においては、インバータ７０と可変容量素子Ｃｖ１により第１の時定数回路を構成し、インバータ７２と可変容量素子Ｃｖ２により第２の時定数回路を構成する。なお、インバータ７０、７１、可変容量素子Ｃｖ１は、実施の形態４にかかるパルス幅変調回路４のものと同じであるためここでは説明を省略する。また、以下の説明では、実施の形態４における中間出力信号Ｖｄ１を第１の中間出力信号Ｖｄ１と称し、出力信号Ｖｏｕｔを第２の中間出力信号Ｖｄ２と称す。
【００９７】
インバータ７２は、ＰＭＯＳトランジスタＰ１３、ＮＭＯＳトランジスタＮ１８、電流源Ｉｓ２を有する。ＰＭＯＳトランジスタＰ１３は、ソースに電流源Ｉｓ２が接続され、ゲートに第２の中間出力信号Ｖｄ２が入力され、ドレインがＮＭＯＳトランジスタＮ１８のドレインに接続される。ＮＭＯＳトランジスタＮ１８は、ソースに接地電圧ＶＳＳが供給され、ゲートに第２の中間出力信号Ｖｄ２が入力され、ドレインがＰＭＯＳトランジスタＰ１３のドレインに接続される。ＰＭＯＳトランジスタＰ１３のドレインとＮＭＯＳトランジスタＮ１８のドレインとが接続されるノードは、インバータ７２の出力端子となる。そして、インバータ７２は、出力端子から第３の中間出力信号Ｖｄ３を出力する。電流源Ｉｓ２は、ＰＭＯＳトランジスタＮ１３のソースと電源端子との間に接続される。
【００９８】
インバータ７３は、ＰＭＯＳトランジスタＰ１４、ＮＭＯＳトランジスタＮ１９を有する。ＰＭＯＳトランジスタＰ１４は、ソースに電源電圧ＶＤＤが供給され、ゲートに第３の中間出力信号Ｖｄ３が入力され、ドレインがＮＭＯＳトランジスタＮ１７のドレインに接続される。ＮＭＯＳトランジスタＮ１７は、ソースに接地電圧ＶＳＳが供給され、ゲートに第３の中間出力信号Ｖｄ３が入力され、ドレインがＰＭＯＳトランジスタＰ１４のドレインに接続される。ＰＭＯＳトランジスタＰ１４のドレインとＮＭＯＳトランジスタＮ１９のドレインとが接続されるノードは、インバータ７３の出力端子となる。なお、インバータ７３から出力される信号が遅延回路５の出力信号Ｖｏｕｔとなる。
【００９９】
可変容量素子Ｃｖ２は、インバータ７２の出力端子と接地端子との間に設けられる。この可変容量素子Ｃｖ２は、リセット電圧として接地電圧ＶＳＳが与えられる。そのため、回路構成が可変容量素子１とは異なる。そこで、可変容量素子Ｃｖ２の回路図を図１５に示す。
【０１００】
図１５に示すように、可変容量素子Ｃｖ２は、第１の容量素子（例えば、コンデンサＣ１）、第２の容量素子（例えば、コンデンサＣ２）、容量選択スイッチ（例えば、ＮＭＯＳトランジスタＮ２０）誤差補正回路１１を有する。
【０１０１】
コンデンサＣ１は、第１の電源端子（例えば、接地電圧ＶＳＳを供給する接地端子）と出力端子ＣＴＯＰとの間に接続される。ここで、出力端子ＣＴＯＰは、本実施の形態では、インバータ７２の出力端子に接続される。コンデンサＣ２は、コンデンサＣ１と並列に接続され、かつ、ＮＭＯＳトランジスタＮ２０と直列に接続される。ＮＭＯＳトランジスタＮ２０は、容量切替信号ＣＳＥＬに応じて導通状態が切り替えられる。ＮＭＯＳトランジスタＮ２０は、ソースが接地端子に接続され、ドレインがコンデンサＣ２に接続され、ゲートに容量切替信号ＣＳＥＬが入力される。なお、コンデンサＣ２は、第１の端子が出力端子ＣＴＯＰに接続され、第２の端子がＮＭＯＳトランジスタＮ２０のドレインに接続される。ここで、以下の説明では、コンデンサＣ２とＮＭＳＯトランジスタＮ２０とを接続するノードを容量切替ノードＮＤｃと称す。
【０１０２】
誤差補正回路１１は、ＮＭＯＳトランジスタＮ２０が遮断状態とされる状態において、出力端子ＣＴＯＰをリセット電圧にリセットする電荷リセット信号ＩＮＩＴＢ（本実施の形態では、第２の中間出力信号Ｖｄ２）に応じて、容量切替ノードＮＤｃの電圧と出力端子ＣＴＯＰの電圧とを実質的に同じ電圧に設定する。誤差補正回路１１は、ＮＭＯＳトランジスタＮ２１、Ｎ２２、インバータＩＮＶ２を有する。ＮＭＯＳトランジスタＮ２２は、ソースに電源電圧ＶＤＤが供給され、ゲートにインバータＩＮＶ２を介して容量切替信号ＣＳＥＬの反転信号が入力される。また、ＮＭＯＳトランジスタＮ２２のドレインは、ＮＭＯＳトランジスタＮ２１のソースと接続される。ＮＭＯＳトランジスタＮ２１は、ゲートに電荷リセット信号ＩＮＩＴＢが入力され、ドレインが容量切替ノードＮＤｃに接続される。
【０１０３】
可変容量素子Ｃｖ２は、コンデンサＣ２が非選択の状態において、コンデンサＣ１の電荷をリセットする期間に、コンデンサＣ２の両端電圧をほぼ０Ｖとし、コンデンサＣ２の電荷をリセットする。つまり、基本的な動作は、可変容量素子１と同じである。
【０１０４】
続いて、遅延回路５の動作について説明する。遅延回路５の動作を示すタイミングチャートを図１６に示す。図１６に示すタイミングチャートの説明では、容量切替信号ＣＳＥＬをディスイネーブル状態（例えば、ロウレベル）で固定するものとする。
【０１０５】
図１６に示すように、遅延回路５では、インバータ７０と可変容量素子Ｃｖ１により、第１の中間出力信号Ｖｄ１の立ち下がりを遅延させる。これにより、遅延回路５は、第２の中間出力信号Ｖｄ２の立ち上がりエッジを入力信号Ｖｉｎの立ち上がりエッジを遅延させる。また、遅延回路５は、インバータ７２と可変容量素子Ｃｖ２により第３の中間出力信号Ｖｄ３の立ち上がりを遅延させる。これにより、遅延回路５は、出力信号Ｖｏｕｔの立ち下がりエッジを第２の中間出力信号Ｖｄ２の立ち下がりエッジを遅延させる。つまり、遅延回路５は、可変容量素子Ｃｖ１、Ｃｖ２の容量値に応じて出力信号Ｖｏｕｔを入力信号Ｖｉｎから遅延させることができる。
【０１０６】
上記説明より、遅延回路５において、容量値の精度が高い本発明にかかる可変容量素子Ｃｖ１、Ｃｖ２を用いることで、遅延時間の設定精度を向上させることができる。
【０１０７】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
【符号の説明】
【０１０８】
１、２、Ｃｖ、Ｃｖ１、Ｃｖ２ 可変容量素子
可変容量素子
３ 発振回路
４ パルス幅変調回路
５ 遅延回路
１０、１１ 誤差補正回路
２０ 容量選択スイッチ
３０ 周波数検出回路
３１ ランプアンドホールド回路
４０ 差動増幅器
４１ 増幅部
４２ スイッチ回路
４３ 第１のスイッチ回路
４４ 第２のスイッチ回路
４５ バッファ回路
４６ インバータ回路
５０ 発振器
６０ 制御回路
Ｃ１ コンデンサ
Ｃ２ コンデンサ
ＣＴＯＰ 出力端子
ＣＳＥＬ 容量切替信号
Ｃｐｕｍｐ フィルタコンデンサ
ＩＮＩＴＢ 電荷リセット信号
ＲＡＭＰ ランプ制御信号
ＨＯＬＤ ホールド制御回路
ＰＵＬＳＥ ポンプ制御信号
Ｔｉｎｉｔ リセット期間
Ｔｒａｍｐ ランプ期間
Ｔｈｏｌｄ ホールド期間
Ｔｐｕｍｐ ポンプ期間
ＶＳＳ 接地電圧
ＶＤＤ 電源電圧
Ｉｓ 電流源
Ｒ 周波数設定抵抗
ＲＴｒ リセットトランジスタ
ＬＴｒ 充放電制御トランジスタ
Ｎ１〜Ｎ２０ ＮＭＯＳトランジスタ
Ｐ１〜Ｐ１９ ＰＭＯＳトランジスタ
【特許請求の範囲】
【請求項１】
第１の電源端子と出力端子との間に接続される第１の容量素子と、
容量切替信号に応じて導通状態が切り替えられる容量選択スイッチと、
前記第１の容量素子と並列に接続され、かつ、前記容量選択スイッチと直列に接続される第２の容量素子と、
前記容量選択スイッチが遮断状態とされる状態において、前記出力端子をリセット電圧にリセットする電荷リセット信号に応じて、前記第２の容量素子と前記容量選択スイッチとを接続する容量切替ノードの電圧と前記出力端子の電圧とを実質的に同じ電圧に設定する誤差補正回路と、
を有する可変容量素子。
【請求項２】
前記誤差補正回路は、
前記電荷リセット信号に応じて第２の電源端子から供給されるリセット電圧を前記容量切替ノードに印加する第１のスイッチ回路と、
前記第１のスイッチ回路と直列に接続され、導通状態が前記容量選択スイッチと排他的に制御され前記第１のスイッチ回路の有効状態と無効状態とを切り替える第２のスイッチ回路と、
を有する請求項１に記載の可変容量素子。
【請求項３】
前記第２の容量素子は、第１の端子が前記出力端子に接続され、第２の端子が前記容量切替ノードに接続され、
前記容量選択スイッチは、第１の端子が前記容量切替ノードに接続され、第２の端子が前記第１の電源端子に接続される請求項１又は２に記載の可変容量素子。
【請求項４】
前記第２の容量素子は、第１の端子が前記容量切替ノードに接続され、第２の端子が前記第１の電源端子に接続され、
前記容量選択スイッチは、第１の端子が前記出力端子に接続され、第２の端子が前記容量切替ノードに接続される請求項１又は２に記載の可変容量素子。
【請求項５】
前記出力端子と第２の電源端子との間に接続され、前記電荷リセット信号に応じて前記出力端子に前記第２の電源端子から供給される前記リセット電圧を与えるリセット回路を有する請求項１乃至４のいずれか１項に記載の可変容量素子。
【請求項６】
イネーブル状態が前記電荷リセット信号と排他的に制御される充放電制御信号に応じて前記第１の容量素子に充電又は放電を行う電流源を有する請求項１乃至６のいずれか１項に記載の可変容量素子。
【請求項７】
前記可変容量素子は、抵抗により設定される定電流と容量素子の容量値とにより発振周波数が設定される発振回路における前記容量素子として用いられる請求項１乃至６のいずれか１項に記載の可変容量素子。
【請求項８】
前記発振回路は、
発振周波数設定電流に基づき蓄積された電荷量に応じて発振周波数制御電圧を生成するフィルタコンデンサと、
前記発振周波数制御電圧に応じて出力する発振信号の周波数を変動させる発振器と、
前記発振信号の周期に基づき論理レベルが切り替えられるタイミング制御信号を生成する制御回路と、
前記可変容量素子を有し、前記タイミング制御信号に基づき前記発振信号の周期の長さと前記可変容量素子への充放電電流量とに応じて電圧レベルが変化する周波数検出電圧を生成する周波数検出回路と、
前記周波数検出電圧と基準電圧との電圧差に応じて前記発振周波数設定電流を連続的に可変して前記フィルタコンデンサに出力する差動増幅器と、を有する請求項７に記載の可変容量素子。
【請求項９】
前記可変容量素子は、入力信号に対する出力信号の遅延時間を設定する時定数回路に用いられる請求項１乃至６のいずれか１項に記載の可変容量素子。
【請求項１】
第１の電源端子と出力端子との間に接続される第１の容量素子と、
容量切替信号に応じて導通状態が切り替えられる容量選択スイッチと、
前記第１の容量素子と並列に接続され、かつ、前記容量選択スイッチと直列に接続される第２の容量素子と、
前記容量選択スイッチが遮断状態とされる状態において、前記出力端子をリセット電圧にリセットする電荷リセット信号に応じて、前記第２の容量素子と前記容量選択スイッチとを接続する容量切替ノードの電圧と前記出力端子の電圧とを実質的に同じ電圧に設定する誤差補正回路と、
を有する可変容量素子。
【請求項２】
前記誤差補正回路は、
前記電荷リセット信号に応じて第２の電源端子から供給されるリセット電圧を前記容量切替ノードに印加する第１のスイッチ回路と、
前記第１のスイッチ回路と直列に接続され、導通状態が前記容量選択スイッチと排他的に制御され前記第１のスイッチ回路の有効状態と無効状態とを切り替える第２のスイッチ回路と、
を有する請求項１に記載の可変容量素子。
【請求項３】
前記第２の容量素子は、第１の端子が前記出力端子に接続され、第２の端子が前記容量切替ノードに接続され、
前記容量選択スイッチは、第１の端子が前記容量切替ノードに接続され、第２の端子が前記第１の電源端子に接続される請求項１又は２に記載の可変容量素子。
【請求項４】
前記第２の容量素子は、第１の端子が前記容量切替ノードに接続され、第２の端子が前記第１の電源端子に接続され、
前記容量選択スイッチは、第１の端子が前記出力端子に接続され、第２の端子が前記容量切替ノードに接続される請求項１又は２に記載の可変容量素子。
【請求項５】
前記出力端子と第２の電源端子との間に接続され、前記電荷リセット信号に応じて前記出力端子に前記第２の電源端子から供給される前記リセット電圧を与えるリセット回路を有する請求項１乃至４のいずれか１項に記載の可変容量素子。
【請求項６】
イネーブル状態が前記電荷リセット信号と排他的に制御される充放電制御信号に応じて前記第１の容量素子に充電又は放電を行う電流源を有する請求項１乃至６のいずれか１項に記載の可変容量素子。
【請求項７】
前記可変容量素子は、抵抗により設定される定電流と容量素子の容量値とにより発振周波数が設定される発振回路における前記容量素子として用いられる請求項１乃至６のいずれか１項に記載の可変容量素子。
【請求項８】
前記発振回路は、
発振周波数設定電流に基づき蓄積された電荷量に応じて発振周波数制御電圧を生成するフィルタコンデンサと、
前記発振周波数制御電圧に応じて出力する発振信号の周波数を変動させる発振器と、
前記発振信号の周期に基づき論理レベルが切り替えられるタイミング制御信号を生成する制御回路と、
前記可変容量素子を有し、前記タイミング制御信号に基づき前記発振信号の周期の長さと前記可変容量素子への充放電電流量とに応じて電圧レベルが変化する周波数検出電圧を生成する周波数検出回路と、
前記周波数検出電圧と基準電圧との電圧差に応じて前記発振周波数設定電流を連続的に可変して前記フィルタコンデンサに出力する差動増幅器と、を有する請求項７に記載の可変容量素子。
【請求項９】
前記可変容量素子は、入力信号に対する出力信号の遅延時間を設定する時定数回路に用いられる請求項１乃至６のいずれか１項に記載の可変容量素子。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【公開番号】特開２０１２−９９２９（Ｐ２０１２−９９２９Ａ）
【公開日】平成２４年１月１２日（２０１２．１．１２）
【国際特許分類】
【出願番号】特願２０１０−１４１４８７（Ｐ２０１０−１４１４８７）
【出願日】平成２２年６月２２日（２０１０．６．２２）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年１月１２日（２０１２．１．１２）
【国際特許分類】
【出願日】平成２２年６月２２日（２０１０．６．２２）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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