発振回路
【課題】発振立ち上がり時間を大幅に短縮し、発振起動直後から発振出力が得られる発振回路を得ること。
【解決手段】反転増幅器１の入力端子電圧バイアス手段としてその入出力端子間に短絡手段７を併設するとともに、反転増幅器１出力を受け発振出力を行う出力バッファ回路を反転増幅器１の微小振幅出力を常に増幅し得る構成とし、発振起動時には反転増幅器１を活性化するとともに発振子５両端に電位差を与えて発振子５を励磁し、しかる後に上記短絡手段７を所定の期間のみ動作させ反転増幅器１の入出力端子間を短絡する。これによって、発振子５内の共振電流ピークが増大して発振子５の微小振動が助長されるので、早期の発振開始が可能となる。
【解決手段】反転増幅器１の入力端子電圧バイアス手段としてその入出力端子間に短絡手段７を併設するとともに、反転増幅器１出力を受け発振出力を行う出力バッファ回路を反転増幅器１の微小振幅出力を常に増幅し得る構成とし、発振起動時には反転増幅器１を活性化するとともに発振子５両端に電位差を与えて発振子５を励磁し、しかる後に上記短絡手段７を所定の期間のみ動作させ反転増幅器１の入出力端子間を短絡する。これによって、発振子５内の共振電流ピークが増大して発振子５の微小振動が助長されるので、早期の発振開始が可能となる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、水晶発振子またはセラミック発振子等を使用した発振回路に関し、特にマイクロプロセッサ等の半導体集積回路に組み込むのに好適な発振回路に関する。
【背景技術】
【０００２】
ＣＭＯＳゲートによる一般的な発振回路を図１１に示す。
【０００３】
図１１において、端子Ｔ１と端子Ｔ２との間に水晶発振子またはセラミック発振子（以下、発振子と記す）５と帰還抵抗４とが並列接続し、端子Ｔ１と接地（以下、ＧＮＤと記す）との間、及び端子Ｔ２とＧＮＤとの間にそれぞれ容量６１，６２が接続している。また２入力ＮＯＲゲートＧ１によって反転増幅器１が構成され、その一方の入力は端子Ｔ１に、もう一方は制御端子Ｃ１に接続し、またその出力は抵抗３を介して端子Ｔ２へ、及びインバータＧ２，Ｇ３等から成る出力バッファ回路２を介して発振出力端子ＯＵＴへ接続している。
【０００４】
図１１では反転増幅器としてＮＯＲゲートを用いた例を示したがこの他インバータ，ＮＡＮＤゲート，クロックドインバータなどによるものも一般的に用いられている。制御端子Ｃ１は発振回路の停止，起動を制御するために設けられたものであり、これは例えばマイクロプロセッサなどに組み込まれた発振回路を動作モードに応じて停止，起動制御を行い消費電力の低減を図る場合などに用いられる。抵抗３はスプリアス発振などの異常発振を防止する目的などで設けられるが省略される場合もある。
【０００５】
図１１の発振回路を半導体集積回路上に形成する場合、通常ＮＯＲゲートＧ１，インバータＧ２，Ｇ３等のＣＭＯＳゲート及び抵抗３などが半導体集積回路上に形成され、その他の部品は外付けされる。帰還抵抗４については半導体集積回路上に形成される場合もある。
【０００６】
図１１の発振回路の動作につき以下説明する。
【０００７】
まず制御端子Ｃ１がＨｉｇｈレベルにバイアスされている場合、ＮＯＲゲートＧ１出力はＧＮＤレベル固定となり、よってＮＯＲゲートＧ１は反転増幅器として機能せず発振回路は停止状態にある。このとき端子Ｔ２は当然ＧＮＤレベルにあるが、帰還抵抗４により端子Ｔ１側もＧＮＤレベルにバイアスされる。
【０００８】
次いで制御端子Ｃ１がＬｏｗレベルにバイアスされると、ＮＯＲゲートＧ１は活性化され反転増幅器として機能し得る状態となるが、端子Ｔ１側がＧＮＤレベルにバイアスされていたためＮＯＲゲートＧ１出力すなわち端子Ｔ２側は一旦ＶＣＣレベルに上昇する。この端子Ｔ２の電位上昇に伴って、端子Ｔ１側も帰還抵抗４により容量６１等が充電され電位が徐々に上昇する。端子Ｔ１側の電位上昇に伴いＮＯＲゲートＧ１出力すなわち端子Ｔ２電位は逆に下降することになる。そして端子Ｔ１，端子Ｔ２両者の電位がＮＯＲゲートＧ１の論理しきい値電圧（以下、ＶＬＴ１と記す）程度となった時点で安定する。このときＮＯＲゲートＧ１の反転増幅器としてのゲインは最大となり、ＮＯＲゲートＧ１すなわち反転増幅器１と発振子５との間で正帰還ループが形成され発振が開始される。発振開始当初はＶＬＴ１レベルを中心電圧とした微小振動であるが、上記正帰還ループにより発振振幅は徐々に拡大し最終的には電源ＶＣＣ振幅にまで成長する。反転増幅器１の出力振幅が出力バッファ２内インバータＧ２の論理しきい値電圧（以下、ＶＬＴ２と記す）を横切って振動するようになるとインバータＧ２，Ｇ３等による発振振幅の増幅及び波形整形が行われ発振出力端子ＯＵＴにＶＣＣ振幅の発振出力が出現する。
【０００９】
以上の概略動作波形を図１１内に示した。出力端子ＯＵＴの波形を実線及び点線で示しているがいずれを取るかは出力バッファ２内のインバータ段数による。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
図１１の発振回路においては、制御端子Ｃ１がＬｏｗレベルとなり発振回路が起動されても端子Ｔ１電位がＶＬＴ１近傍にバイアスされるまで反転増幅器１は十分なゲインを持ち得ず発振開始に必要な正帰還ループを形成できない。端子Ｔ２側もＶＣＣレベルから徐々に低下してくるからその間に反転増幅器１による微小振動の増幅が行われたとしてもその出力振幅がＶＬＴ２を横切るものでなければインバータＧ２による増幅は行われず発振出力は得られない。また端子Ｔ１，Ｔ２がＶＬＴ１にバイアスされ反転増幅器１と発振子５の正帰還ループによる発振を開始しても、ＶＬＴ１とＶＬＴ２との電圧差に相当する振幅にまで発振振幅が増幅されないとやはりインバータＧ２による増幅は行われず発振出力を取り出すことはできない。
【００１１】
端子Ｔ１電位がＶＬＴ１近傍にバイアスされるまでの時定数は帰還抵抗４に依存するが帰還抵抗４は通常１ＭΩ程度の値が用いられ、上記時定数は比較的大きいものとなる。さらに正帰還ループの増幅遅れも加味され図１１波形における発振立ち上がり時間は、通常数百μｓ〜数十ｍｓを要する。
【００１２】
マイクロプロセッサなどに上記発振回路を組み込みその発振出力をシステムクロック源として使用する場合など、上記発振立ち上がり時間の期間中はクロックパルスが得られないことになり、処理は実行不能の状態にある。よって図１１に示した従来例では、発振起動後すぐに発振出力を使用して何らかの処理を実行したいといった用途には対応することができない。また発振立ち上がり時間の期間中は、端子Ｔ１，Ｔ２の電位は中間電位にあるからＮＯＲゲートＧ１やインバータＧ２などのＣＭＯＳゲート部分で貫通電流が流れている。発振出力が得られないにもかかわらず発振回路が電流を消費していることになり、これはまったくの無効な電流消費となってしまう。
【００１３】
本発明の目的は、上記発振立ち上がり時間を大幅に短縮し、発振起動直後から発振出力が得られる発振回路を提供すること、及びそれにより無効な電流消費を削減した発振回路を提供することにある。そしてさらにそれらを低電圧動作においても実現し得る発振回路を提供することにある。
【課題を解決するための手段】
【００１４】
本願において開示される発明における一実施の形態の概要を簡単に説明すれば、次の通りである。
【００１５】
上記目的は、反転増幅器の入力端子電位を反転増幅器の動作電圧（例えば論理しきい値電圧）近傍にバイアスするための回路手段と、反転増幅器の微小振幅出力を常に増幅，波形整形して発振出力端子へ送出し得る出力バッファ回路とを設け、発振起動時に反転増幅器を活性化するとともに端子間（すなわち発振子の両端子間）に電位差を与えて発振子を励磁し、しかる後に上記回路手段を発振子が動作するのに十分な励磁電流が流れる状態となるように所定の期間動作させて反転増幅器の入力端子電位をその動作電圧にバイアスすることにより達成される。
【００１６】
なお、低電圧動作に対応する具体的手段、及び上記出力バッファ回路の具体的構成については実施例のなかで明らかにする。
【００１７】
発振起動時に反転増幅器を活性化するとともに端子間に電位差を与えることにより発振子に励磁電流が流れ、発振子は微小振動を開始する。その振動周波数は発振子の等価インダクタンス，容量などから決まる共振周波数となる。この発振子の励磁直後においては、端子間の電位差はまだ開いたままであり、帰還抵抗によって両端子電位は緩やかに反転増幅器の動作電圧へ向かって変位を始める。しかる後に、上記回路手段を所定の期間動作させて反転増幅器の入力端子電位を反転増幅器が動作するような所定の電位（例えばＶＬＴ１近傍）に強制的にバイアスすることにより、反転増幅器としての機能開始を早めることができるので、反転増幅器と発振子との正帰還ループを早期に形成することができる。さらにその反転増幅器出力を常に増幅可能な出力バッファ回路を設けることにより発振子自体の振幅がまだ微小であっても、電源振幅の発振出力を早期に取り出すことが可能となる。
【発明の効果】
【００１８】
本発明の一実施の形態によれば、反転増幅器と発振子との正帰還ループを早期に形成して発振開始を早め、また反転増幅器１からの微小発振出力を増幅，波形整形して発振起動から利用し得る発振出力が得られるまでの発振立ち上がり時間を大幅に短縮した発振回路を得ることができる。
【００１９】
また本発明の一実施の形態によれば、反転増幅器からの微小発振出力を増幅，波形整形する出力バッファ回路部分の消費電流を低減した発振回路を得ることができる。
【００２０】
また本発明の一実施の形態によれば、発振振幅の増幅にカレントミラー回路を用いたことにより、低電圧下でも上記発振立ち上がり時間を短縮し、良好な発振出力特性を維持し得る発振回路を得ることができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の第１の実施例を図１により説明する。
【００２２】
図１において、端子Ｔ１と端子Ｔ２との間に発振子５と帰還抵抗４とが並列接続し、端子Ｔ１及び端子Ｔ２とＧＮＤとの間にそれぞれ容量６１，６２が接続している。発振子５は等価インダクタンス，容量による等価回路を示した。反転増幅器１は２入力ＮＯＲゲートＧ１によって構成され、その一方の入力は端子Ｔ１に、もう一方は制御端子Ｃ１に接続し、その出力は抵抗３を介して端子Ｔ２へ接続している。またその端子Ｔ１側の入力と出力との間には短絡手段７が並列接続されている。短絡手段７は、ゲートを制御端子Ｃ２へ、ソース，ドレインを反転増幅器１の端子Ｔ１側入力とその出力とにそれぞれ接続したＮＭＯＳトランジスタＮ１によって構成されている。また反転増幅器１出力には発振検出ゲート２１が接続し、さらにその出力はバッファ回路２２を介して発振出力端子ＯＵＴに接続されており、発振検出ゲート２１とバッファ回路２２とで図１１における出力バッファ回路２を構成した形となっている。発振検出ゲート２１は反転増幅器１を構成する２入力ＮＯＲゲートＧ１と同構成の２入力ＮＯＲゲートＧ４によって構成され、一方の入力はＧＮＤにバイアスされている。バッファ回路２２はインバータＧ５，Ｇ６等で構成しているが、これは発振検出ゲート２１の出力をさらに増幅，波形整形して発振出力を得るために設けたものであり、その構成インバータ段数等は必要に応じて適宜設定すれば良い。
【００２３】
以下、本実施例の動作につき説明する。
【００２４】
まず制御端子Ｃ１がＨｉｇｈレベルにバイアスされている場合、ＮＯＲゲートＧ１出力はＧＮＤレベル固定となり、よってＮＯＲゲートＧ１は反転増幅器として機能せず発振回路は停止状態にある。このとき端子Ｔ２および端子Ｔ１は、帰還抵抗４により共にＧＮＤレベルにバイアスされる。ＮＯＲゲートＧ１すなわち反転増幅器１出力がＧＮＤレベルのためＮＯＲゲートＧ４すなわち発振検出ゲート２１出力はＨｉｇｈレベル（電源ＶＣＣレベル）固定となり、発振出力ＯＵＴはバッファ回路２２のインバータ段数に応じてＨｉｇｈレベルもしくはＧＮＤレベルのいずれかに固定される。
【００２５】
発振起動時は、まず制御端子Ｃ１をＬｏｗレベル（またはＧＮＤレベル）にバイアスすることによりＮＯＲゲートＧ１を活性化する。このとき端子Ｔ１側がＧＮＤレベルにバイアスされていたためＮＯＲゲートＧ１出力すなわち端子Ｔ２側は、一旦ＶＣＣレベルに上昇する。このときの端子Ｔ２と端子Ｔ１との間に生じた電位差によって発振子５に励磁電流が供給され、発振子は固有周波数すなわち等価インダクタンス，容量などによって決まる共振周波数で微小振動を開始する。端子Ｔ１側も帰還抵抗４により容量６１等が充電され徐々に電位上昇を始めるが、ＮＯＲゲートＧ１が活性化した直後ではまだＧＮＤレベル近傍にあり、ＮＯＲゲートＧ１はまだ反転増幅器として機能することができない状態にある。
【００２６】
しかる後に図１内波形に示した様に制御端子Ｃ２にワンショットパルスを印加し、ＮＭＯＳトランジスタＮ１すなわち短絡手段７を所定の期間のみＯＮさせる。ＮＭＯＳトランジスタＮ１のＯＮにより、ＮＯＲゲートＧ１の入出力間が短絡され端子Ｔ１，Ｔ２は共にＶＬＴ１レベルにバイアスされる。またこのとき容量６１，６２及び発振子５の閉ループで流れていた発振子５の共振電流は短絡手段７側にバイパスできるようになり、共振電流パスのインピーダンスが下がり共振電流ピークは増大する。これにより発振子５の等価インダクタンスＬｓ等における電圧振幅も増大し発振出力開始に有利となる。
【００２７】
制御端子Ｃ２のワンショットパルスが終了し元のレベルに復帰すると、ＮＭＯＳトランジスタＮ１はＯＦＦするがこのとき端子Ｔ１及び端子Ｔ２電位はほぼＶＬＴ１レベルにあるからＮＯＲゲートＧ１すなわち反転増幅器１のゲインは最大となり、反転増幅器１と発振子５との間で正帰還ループが形成され発振が即開始される。発振開始当初、反転増幅器１出力はＶＬＴ１レベルを中心電圧とした微小振動ではあるが、これを受ける発振検出ゲート２１が反転増幅器１を構成するＮＯＲゲートＧ１と同構成のＮＯＲゲートＧ４で構成しているためそれらの論理しきい値電圧は等しく、よってＶＬＴ１レベルを中心電圧とした反転増幅器１出力の微小振動をすぐに増幅することができる。バッファ回路２２内インバータＧ５，Ｇ６等の論理しきい値電圧がＶＬＴ１からずれていたとしても発振検出ゲート２１によって反転増幅器１出力振幅が一旦増幅されているからバッファ回路２２による発振振幅の増幅及び波形整形もすぐに開始することができる。
【００２８】
制御端子Ｃ２のワンショットパルス幅は端子Ｔ１，Ｔ２をＶＬＴ１レベルにバイアスするのに必要十分な程度のパルス幅とすれば良く、例えば数μｓ程度以下とすることもできる。よって図１１従来例に比べ、制御端子Ｃ１による発振回路起動開始から早期に発振出力を得ることができる。
【００２９】
以上の如く本実施例によれば、発振起動から早期に反転増幅器１と発振子５との正帰還ループを形成することができ、また反転増幅器１出力を直ちに増幅して出力端子ＯＵＴに送出できるので、発振起動から発振出力開始までの時間すなわち発振立ち上がり時間を大幅に短縮した発振回路を得ることができる。またそれゆえ発振開始までの無効な電流消費を低減した発振回路を得ることができる。
【００３０】
なお図１において、反転増幅器１及び発振検出ゲート２１をＮＯＲゲートで構成したがこれに限定されるものではなく、インバータ，ＮＡＮＤゲート，クロックドインバータ、または負荷ＭＯＳ型インバータなど低電圧動作にも対応したゲートなど、他のゲート構成によっても同様の効果を得ることができる。短絡手段７についてもＮＭＯＳトランジスタＮ１による構成以外に例えばＰＭＯＳトランジスタ、あるいはＰＭＯＳトランジスタとＮＭＯＳトランジスタを並列接続したトランスファゲート、などによっても同様の作用を実現できる。また抵抗３は発振安定化のために必要に応じて設定すべきものであり省略することもできる。なお、これらは以降の実施例においても同様である。
【００３１】
本発明の第２の実施例を図２に示す。
【００３２】
本実施例は上記図１に示した第１の実施例に対し、制御端子Ｃ３にゲートを、電源ＶＣＣ及び反転増幅器１出力にソース及びドレインをそれぞれ接続したＰＭＯＳトランジスタＰ１から成る励磁電流供給手段１８を付加した構成となっている。図２には制御端子Ｃ１，Ｃ２，Ｃ３への印加信号タイミング例も示している。
【００３３】
発振停止状態においては、制御端子Ｃ１，Ｃ３をＨｉｇｈレベルにバイアスすることにより第１の実施例同様反転増幅器１出力をＧＮＤレベル固定とし、またＰＭＯＳトランジスタＰ１すなわち励磁電流供給手段１８はＯＦＦ状態としておく。
【００３４】
次いで発振起動時は制御端子Ｃ１をＬｏｗレベルとしてＮＯＲゲートＧ１を活性化するとともに制御端子Ｃ３にＬｏｗレベルのワンショットパルスを印加する。制御端子Ｃ３がＬｏｗレベルの期間中はＰＭＯＳトランジスタＰ１もＯＮすることにより端子Ｔ２部を急速に充電すると共に発振子５に励磁電流を供給する。
【００３５】
制御端子Ｃ３がＨｉｇｈレベルに復帰しＰＭＯＳトランジスタＰ１がＯＦＦした後は第１の実施例同様、制御端子Ｃ２にワンショットパルスを印加してＮＯＲゲートＧ１の入出力間を短絡し、端子Ｔ１，Ｔ２をＶＬＴ１にバイアスすることによって反転増幅器１と発振子５との正帰還ループを早期に形成する。
【００３６】
本実施例によれば前記第１の実施例の効果に加え、励磁電流供給手段１８を設けたことにより反転増幅器１を構成するゲートから起動時の発振子励磁電流を供給する必要が無くなったため反転増幅器１を構成するゲートの電流駆動能力を発振状態を維持し得る程度に設定することができ、消費電流を低減した発振回路を得ることができる。
【００３７】
本実施例においては端子Ｔ２側に励磁電流供給手段１８を設けたが、これを端子Ｔ１側に設けても同様の効果を得ることができる。その場合ＮＯＲゲートＧ１の活性化と同時に励磁電流供給手段１８により端子Ｔ１側がＶＣＣレベルにバイアスされることになり、励磁電流供給手段１８がＯＮしている間ＮＯＲゲートＧ１出力はＧＮＤレベルとなるとともに端子Ｔ１，Ｔ２間に電位差が与えられ発振子５の励磁が行われる。
【００３８】
なお、反転増幅器１としてＮＡＮＤゲートを用いた場合、発振停止状態はＮＯＲゲートＧ１の場合とは逆にＮＡＮＤゲート入力につながる制御端子をＬｏｗレベルとすることにより、端子Ｔ１，Ｔ２電位が共にＨｉｇｈレベル側に固定されることになるから、この場合励磁電流供給手段１８は端子Ｔ１、若しくは端子Ｔ２とＧＮＤとの間に設け、発振起動時に発振子の励磁電流をＧＮＤ側に引き抜くことになる。
【００３９】
なお、図２における励磁電流供給手段１８はＰＭＯＳトランジスタＰ１で構成したが、これに限られるものではなく例えばＮＭＯＳトランジスタ等を用いても良い。
【００４０】
また以降の実施例においては特に必要の無い限り励磁電流供給手段１８の記載を省略するが、いずれの実施例においてもこれを併設することは可能であり本実施例の効果を享受できることは言うまでもない。
【００４１】
本発明の第３の実施例を図３に示す。
【００４２】
図３において、反転増幅器１，短絡手段７、及び帰還抵抗４，発振子５、及び容量６１，６２等の接続構成は図１の第１の実施例同様であるが、反転増幅器１出力はカップリング容量８を介して発振検出ゲート２１に接続し、発振検出ゲート２１の入出力間には帰還抵抗９と短絡手段１０とが並列接続している。短絡手段１０はゲートを制御端子Ｃ４へ、ソース，ドレインを発振検出ゲート２１の入力，出力へそれぞれ接続したＮＭＯＳトランジスタＮ２によって構成されている。また発振検出ゲート２１は、ＮＯＲゲートＧ７で構成され一方の入力がカップリング容量８へ、もう一方の入力が制御端子Ｃ１へ接続している。その出力を受けるバッファ回路２２については図１の第１の実施例同様である。
【００４３】
以下本実施例の動作につき説明する。
【００４４】
発振停止状態においては、制御端子Ｃ１をＨｉｇｈレベルにバイアスすることによりＮＯＲゲートＧ１から成る反転増幅器１出力、及びＮＯＲゲートＧ７から成る発振検出ゲート２１出力をＧＮＤレベル固定とし、また制御端子Ｃ２，Ｃ４はＬｏｗレベルにバイアスしてＮＭＯＳトランジスタＮ１，Ｎ２から成る短絡手段７，１０をＯＦＦ状態としておく。
【００４５】
発振起動時においては図１の第１の実施例同様、制御端子Ｃ１をＬｏｗレベルとしてＮＯＲゲートＧ１を活性化して発振子５を励磁し、しかる後に制御端子Ｃ２へワンショットパルスを印加して短絡手段７により所定の期間端子Ｔ１，Ｔ２間の短絡を行う。このとき制御端子Ｃ１へ入力を接続するＮＯＲゲートＧ７もＮＯＲゲートＧ１と同時に活性化し、またその後制御端子Ｃ４へもワンショットパルスを印加してＮＭＯＳトランジスタＮ２から成る短絡手段１０によりＮＯＲゲートＧ７の入出力動作点をその論理しきい値電圧に急速にバイアスする。制御端子Ｃ４のワンショットパルスが復帰するとＮＯＲゲートＧ７の入力電位はその論理しきい値電圧となっているからすぐに発振検出ゲートとして機能し始める。
【００４６】
発振検出ゲート２１によって反転増幅器１の微小出力振幅を増幅しているときに、端子Ｔ１側のリーク電流等によって反転増幅器１の出力振幅中心電圧が変動した場合、図１，図２に示した実施例においては発振検出ゲート２１の入力電圧レベルがその論理しきい値電圧から変動することとなり、発振検出ゲート２１が感応できなくなって発振出力不能となる可能性がある。しかし本実施例によれば、発振検出ゲート２１に帰還抵抗９を設けることで発振検出ゲート２１の入力インピーダンスが低減され、かつカップリング容量８を介して反転増幅器１出力を受けていることにより、上記の様な反転増幅器１の出力電圧レベル変動による発振検出ゲート２１の入力電圧レベルへの影響はほとんど無く、発振検出ゲート２１は常にその論理しきい値電圧を中心電圧とした動作点で安定な増幅を行うことができる。また短絡手段１０により、発振起動時に発振検出ゲート２１の動作点を速やかに確定することができ、発振立ち上がり時間を延ばすことなく発振検出ゲート２１の安定化を図ることができる。
【００４７】
なお、帰還抵抗９を帰還抵抗４などに比べて低抵抗設定とし、発振検出ゲート２１の動作点確定が速やかに行える様にすることにより、短絡手段１０及び制御端子Ｃ４を省略することも可能である。
【００４８】
また制御端子Ｃ４のワンショットパルスの立下がりすなわち短絡手段１０のＯＦＦタイミングを、図３内タイミングに示した様に制御端子Ｃ２の立下がりすなわち短絡手段７のＯＦＦタイミングより遅らせることにより、制御端子Ｃ２電位変動に伴う雑音電荷の影響、すなわち発振検出ゲート２１入力電圧の一時的な低下等を防止することもできる。
【００４９】
本実施例によれば、前記第１の実施例の効果に加え、発振子の端子電圧のレベル変動に対しても安定に発振出力を成し得る発振回路を得ることができる。
【００５０】
なお本実施例においては制御端子Ｃ１によって発振検出ゲート２１の制御を行ったがこれに限定されるものではなく、発振検出ゲート２１の活性化が反転増幅器１と同時でなくても良い。
【００５１】
本発明の第４の実施例を図４に示す。
【００５２】
図４においては、上記図３の第３の実施例におけるバッファ回路２２に代えてＰＭＯＳトランジスタＰ２とＰＭＯＳトランジスタＰ３との互いのゲートを接続しＰＭＯＳトランジスタＰ２側のゲート，ドレインを短絡接続して成るカレントミラー回路と、ＰＭＯＳトランジスタＰ２のドレインと発振検出ゲート２１出力との間に接続するカップリング容量１１と、ＰＭＯＳトランジスタＰ２のドレインとＧＮＤとの間に接続するバイアス手段１２と、ＰＭＯＳトランジスタＰ３のドレインとＧＮＤとの間に接続するバイアス手段１３と、を設け、ＰＭＯＳトランジスタＰ３とバイアス手段１３との接続点を出力ＯＵＴとして発振出力を取り出す構成としている。またバイアス手段１２，１３はそれぞれ抵抗ＲＢ１，ＲＢ２で構成されている。
【００５３】
本実施例における発振停止及び起動制御については、上記図３の第３の実施例同様である。発振起動直後における状態についてみると、いずれの実施例においても反転増幅器１の微小出力振幅を発振検出ゲート２１が増幅はするものの振幅は小さくその出力電圧振幅レベルはまだ発振検出ゲート２１の論理しきい値電圧近傍にある。発振検出ゲート２１の出力振幅が拡大するには反転増幅器１の微小出力振幅自体の拡大が必要であり電源ＶＣＣ振幅にまで拡大するには相当な時間を要する。前記図３の第３の実施例等においてはその発振検出ゲート２１出力振幅拡大までの期間、発振検出ゲート２１出力を受けるバッファ回路２２内インバータＧ５からみれば中間レベルの入力電圧が印加されていることになり、インバータＧ５等がＣＭＯＳ構成であれば貫通電流が流れることになる。インバータＧ５出力振幅が電源ＶＣＣ振幅にまで増幅されていなければさらにインバータＧ６部でも貫通電流が流れることになる。
【００５４】
また前記図３の第３の実施例等においては、発振検出ゲート２１とバッファ回路２２内インバータＧ５との各論理しきい値電圧の差がデバイスばらつき等によって拡大すればその分インバータＧ５が感応する電圧レベルにまで発振検出ゲート２１出力振幅が拡大するまでの時間が必要となり、発振出力開始に遅れを来すことになる。すなわちインバータＧ５の論理しきい値電圧は常に発振検出ゲート２１の発振出力の中心電圧レベル近傍にあることが必要とされる。
【００５５】
本実施例は上記問題を対策しようとするものである。
【００５６】
図４において、バイアス手段１２は消費電流上さほど問題にならない程度、例えば数μＡ程度の電流バイアスをＰＭＯＳトランジスタＰ２に与える様設定し、ＰＭＯＳトランジスタＰ２を能動状態におく。これによりＰＭＯＳトランジスタＰ２動作点すなわちそのドレイン電圧は電源ＶＣＣからＰＭＯＳトランジスタＰ２のゲート，ドレイン間電圧ＶＧＳ分低下したレベルにバイアスされる。一方、発振検出ゲート２１出力は発振起動後その論理しきい値電圧を中心電圧とした電圧振動を開始するが、その発振検出ゲート２１の出力電圧変動は、カップリング容量１１部の変位電流を介してＰＭＯＳトランジスタＰ２のドレイン電流変動に変換されることになる。すなわち発振検出ゲート２１の出力電圧が上昇方向に変動するときはカップリング容量１１部の変位電流は発振検出ゲート２１出力側からＰＭＯＳトランジスタＰ２のドレイン側に向かう方向に流れ、ＰＭＯＳトランジスタＰ２のドレイン電流を減衰させる。逆に発振検出ゲート２１の出力電圧が下降方向に変動するときはカップリング容量１１部の変位電流は上記とは逆にＰＭＯＳトランジスタＰ２のドレイン側から発振検出ゲート２１出力側に向かう方向に流れ、ＰＭＯＳトランジスタＰ２のドレイン電流を増加させる。このＰＭＯＳトランジスタＰ２のドレイン電流変動はカレントミラー接続されたＰＭＯＳトランジスタＰ３側へ伝達され、ミラー比倍されてＰＭＯＳトランジスタＰ３の出力電流変動となって現われる。ＰＭＯＳトランジスタＰ３側には、バイアス手段１２によるＰＭＯＳトランジスタＰ２部のバイアス電流のミラー比倍に相当するドレイン電流が流れることになるが、上記変動分がそれに重畳するかたちになる。このＰＭＯＳトランジスタＰ３のドレイン電流は抵抗ＲＢ２から成るバイアス手段１３へ流れ電圧振幅に変換されて出力端子ＯＵＴから取り出されることになる。以上の様に本実施例によれば、発振検出ゲート２１の出力電圧変動分をＰＭＯＳトランジスタＰ２の出力電流変動に変換し、これを増幅する機構であるため、発振検出ゲート２１の発振出力の中心電圧レベルに依存することなく発振振幅の増幅が可能となる。
【００５７】
図４に示した実施例においては、バイアス手段１２による直流バイアス電流成分も抵抗ＲＢ２から成るバイアス手段１３に流れ、これによる電位降下が発生する。またＰＭＯＳトランジスタＰ３ドレイン電流のピーク時点でも出力端子ＯＵＴ電位はＰＭＯＳトランジスタＰ３のオン抵抗成分と抵抗ＲＢ２との分圧電位となるから、図４における出力端子ＯＵＴの発振出力電圧振幅は電源ＶＣＣ電圧とＧＮＤ間の振幅よりは狭まったものとなる。しかし出力端子ＯＵＴにＣＭＯＳインバータ等を付加すれば容易に波形整形が可能であり、また発振検出ゲート２１の出力振幅に比べ十分拡大された電圧振幅が得られるから出力端子ＯＵＴを受けるＣＭＯＳインバータ等のゲート部分での貫通電流は前記図３等におけるインバータＧ５におけるものより大幅に低減されたものとなる。
【００５８】
なお上記図４に示す構成においては、バイアス手段１２，１３等に流れる直流バイアス電流を抑制し、またＰＭＯＳトランジスタＰ３の出力電流振幅から大きな電圧振幅を得るためにも抵抗ＲＢ１，ＲＢ２を比較的高抵抗とする必要があるが、これは集積化の点で不利となる。そこで図５に示す様に抵抗ＲＢ１，ＲＢ２をＭＯＳトランジスタによる定電流回路に置き換えた構成とすることもできる。以下、図５に示す構成につき説明する。
【００５９】
図５において、上記図４におけるバイアス手段１２，１３はそれぞれＮＭＯＳトランジスタＮ４，Ｎ５で構成されている。ＰＭＯＳトランジスタＰ２ドレインとＧＮＤにＮＭＯＳトランジスタＮ４のドレイン，ソースが、またＰＭＯＳトランジスタＰ３ドレインとＧＮＤにＮＭＯＳトランジスタＮ５のドレイン，ソースがそれぞれ接続し、ＮＭＯＳトランジスタＮ４，Ｎ５の各ゲートは、ゲート，ドレインを短絡接続しソースをＧＮＤに接続するＮＭＯＳトランジスタＮ３のゲートへ共通接続している。ＮＭＯＳトランジスタＮ３のドレインと電源ＶＣＣとの間には電流源１４が設けられている。
【００６０】
ＮＭＯＳトランジスタＮ３とＮＭＯＳトランジスタＮ４、及びＮＭＯＳトランジスタＮ５はカレントミラー接続となっているから、ＮＭＯＳトランジスタＮ４、及びＮＭＯＳトランジスタＮ５のドレイン電流すなわちＰＭＯＳトランジスタＰ２とＰＭＯＳトランジスタＰ３のバイアス電流は電流源１４の電流とそれらのミラー比によって決まる。いまＮＭＯＳトランジスタＮ４とＮＭＯＳトランジスタＮ５とのミラー比を、ＰＭＯＳトランジスタＰ２とＰＭＯＳトランジスタＰ３のミラー比と同じに設定すれば、ＮＭＯＳトランジスタＮ４とＰＭＯＳトランジスタＰ２のドレイン電流は同値であるからそれらをそれぞれミラー比倍したＮＭＯＳトランジスタＮ５とＰＭＯＳトランジスタＰ３の各ドレイン電流も等しいことになる。このようなバイアス設定によれば、以下に詳しく述べるが発振時にＰＭＯＳトランジスタＰ３のドレイン電流に重畳する電流振動を過不足無く電圧振幅に変換することができる。しかもこのバイアス設定は発振電流増幅を行うＰＭＯＳトランジスタＰ２，Ｐ３とバイアス電流源のＮＭＯＳトランジスタＮ４，Ｎ５の各ＭＯＳトランジスタ寸法によるミラー比設定によって実現され、電流源１４等の絶対値には依らないので集積化には極めて好適である。本構成による増幅動作につき以下説明する。
【００６１】
発振検出ゲート２１の出力が仮にまだ振動を開始していない状態を想定すると、このときＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ５の各ドレイン電流駆動能力は上記の如くちょうどつりあった状態にある。その状態から発振が開始して発振検出ゲート２１の発振出力電圧振動が電圧下降方向に振れ、ＰＭＯＳトランジスタＰ３のドレイン電流が増加方向に振れたとすると、ＮＭＯＳトランジスタＮ５に対しＰＭＯＳトランジスタＰ３のドレイン電流駆動能力が上回ることになるから出力端子ＯＵＴの動作点は急速に電源ＶＣＣに向かって上昇する。そしてＮＭＯＳトランジスタＮ５のドレイン電流を供給し得るＰＭＯＳトランジスタＰ３のドレイン−ソース間電圧ＶＤＳ分だけ電源ＶＣＣから低下した電位まで上昇して安定する。逆に発振検出ゲート２１の発振出力電圧振動が電圧上昇方向に振れ、ＰＭＯＳトランジスタＰ３のドレイン電流が減少方向に振れたときは、ＰＭＯＳトランジスタＰ３のドレイン電流駆動能力がＮＭＯＳトランジスタＮ５よりも下回ることになり出力端子ＯＵＴの動作点は急速にＧＮＤ電位に向かって下降する。そしてＰＭＯＳトランジスタＰ３のドレイン電流を流し得るＮＭＯＳトランジスタＮ５のドレイン−ソース間電圧ＶＤＳ分だけＧＮＤから浮いた電位で安定する。上記ＰＭＯＳトランジスタＰ３及びＮＭＯＳトランジスタＮ５のＶＤＳ電圧については、いずれも非飽和領域の動作となるからその値は比較的小さく、よって出力端子ＯＵＴの電圧振幅としては電源ＶＣＣ電圧に近い振幅を得ることができる。
【００６２】
以上の如く図４または図５に示す第４の実施例によれば前記第３の実施例の効果に加え、ＣＭＯＳゲートに替えてカレントミラー回路を利用して微小発振電圧振幅の増幅を行ったことにより、ＣＭＯＳゲートによる場合の貫通電流の問題を回避でき消費電流低減に有効な発振回路を得ることができる。また発振電圧振動をカップリング容量を介して電流振動に変換して増幅したことにより、発振電圧振動の中心電圧レベルに依存せずにその電圧変動分のみを抽出して増幅することができ、デバイスばらつきによる発振動作点レベルの変動等に対しても安定に発振出力が得られる発振回路を得ることができる。
【００６３】
また前記図３の第３の実施例等において反転増幅器１及び発振検出ゲート２１に負荷ＭＯＳ型インバータ等のゲートを用い、例えば２Ｖ以下程度の低電圧下で発振動作を行おうとした場合、バッファ回路２２をＣＭＯＳゲートで構成すれば発振検出ゲート２１の出力振幅が十分拡大しないとＣＭＯＳゲートが感応せず、よって発振出力開始が遅れることになる。またバッファ回路２２にも負荷ＭＯＳ型インバータ等のゲートを用いて低電圧下における感度を上げようとすればその分消費電流増大につながってしまう。
【００６４】
上記本実施例によれば、カレントミラー回路がそれを構成するＭＯＳトランジスタのしきい値電圧Ｖｔｈ以上の電圧があれば動作可能であるため、上記の様な低電圧下における発振にも好適な発振回路が得られるという効果も有している。
【００６５】
なお図４及び図５においては、図３に示されたカップリング容量８と発振検出ゲート２１の構成を反転増幅器１の出力バッファとして流用したが、ＰＭＯＳトランジスタＰ２，Ｐ３のカレントミラー回路による増幅に問題がなければこれを使用しなくても良い。すなわちカップリング容量８と発振検出ゲート２１を廃し、カップリング容量１１を反転増幅器１出力に直結しても良い。これは適宜設計上決められるべきことである。また図４，図５においてはカレントミラー回路の出力を発振出力端子ＯＵＴとしているが、上記説明でも述べた様に特に発振開始直後の発振電圧振幅が微小な期間においてはバイアス電流のために発振出力端子ＯＵＴの動作点振幅は中間レベルにあり電源ＶＣＣ振幅にはならない。そこで図４，図５における端子ＯＵＴにＣＭＯＳゲートなどを設けてそのゲートの出力を発振出力端子として電源ＶＣＣ振幅の発振出力を得るようにしても良い。ただいずれの実施例においても当該発振回路を半導体基板上に集積化して利用する場合その発振出力端子ＯＵＴには必ずそれを受けるＣＭＯＳゲート等が存在し、該ＣＭＯＳゲート等において波形整形が為されることになる。図４以降に示す本発明の実施例においてはそれらの波形整形用バッファゲートについては記載を省略し、本発明の特徴を成す構成要素のみの記載としている。
【００６６】
本発明の第５の実施例を図６に示す。
【００６７】
図６において、発振子５周辺から発振検出ゲート２１までの構成は前記図３の第３の実施例同様である。そしてＰＭＯＳトランジスタＰ２とＰＭＯＳトランジスタＰ３の互いのゲートを接続しＰＭＯＳトランジスタＰ２側のゲート，ドレインを短絡接続して成る第１のカレントミラー回路と、ＰＭＯＳトランジスタＰ２のドレインとＧＮＤとの間に接続するバイアス電流源１６と、ＮＭＯＳトランジスタＮ６とＮＭＯＳトランジスタＮ７の互いのゲートを接続しＮＭＯＳトランジスタＮ６側のゲート，ドレインを短絡接続して成る第２のカレントミラー回路と、ＮＭＯＳトランジスタＮ６のドレインと電源ＶＣＣとの間に接続するバイアス電流源１７と、ＰＭＯＳトランジスタＰ２のドレインと発振検出ゲート２１出力との間に接続するカップリング容量１１と、ＮＭＯＳトランジスタＮ６のドレインと発振検出ゲート２１出力との間に接続するカップリング容量１５と、を設けＰＭＯＳトランジスタＰ３ドレインとＮＭＯＳトランジスタＮ７ドレインとを接続して発振出力端子ＯＵＴとしている。
【００６８】
以下本実施例の動作につき説明する。なお発振停止，起動等の制御については上記第３，第４の実施例同様であるので説明は省略する。
【００６９】
上記第１のカレントミラー回路と第２のカレントミラー回路のミラー比が同じになる様各ＭＯＳトランジスタ寸法が設定され、またバイアス電流源１６，１７の各電流値が同程度に設定されているものとすると、各カレントミラー回路出力すなわちＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ７のドレイン電流はほぼ等しい状態となる。この状態において、発振検出ゲート２１が発振出力を開始したときの動作を以下説明する。なお、ここでバイアス電流源１６，１７はＰＭＯＳトランジスタＰ２及びＮＭＯＳトランジスタＮ６を能動状態におくためのバイアス電流を供給するものであり、前記図４，図５におけるバイアス手段１２と同様の目的で設けているものである。
【００７０】
まず発振検出ゲート２１の発振出力電圧振動が上昇方向に振れると、カップリング容量１１，１５にはそれぞれ発振検出ゲート２１出力からＰＭＯＳトランジスタＰ２ドレインへ、及び発振検出ゲート２１出力からＮＭＯＳトランジスタＮ６ドレインへ向かう変位電流が生じる。これによりＰＭＯＳトランジスタＰ２側のドレイン電流は減衰方向、ＮＭＯＳトランジスタＮ６側のドレイン電流は増加方向に変動し、その電流変動はミラー比倍されてそれらとカレントミラー接続したＰＭＯＳトランジスタＰ３及びＮＭＯＳトランジスタＮ７のドレイン電流変動となる。その結果ＮＭＯＳトランジスタＮ７のドレイン電流駆動能力がＰＭＯＳトランジスタＰ３のドレイン電流駆動能力を上回ることになり発振出力端子ＯＵＴの動作点は急速にＧＮＤ電位に向かって下降する。
【００７１】
次いで発振検出ゲート２１の発振出力電圧振動が下降方向に振れると、カップリング容量１１，１５にはそれぞれＰＭＯＳトランジスタＰ２ドレインから発振検出ゲート２１出力へ、及びＮＭＯＳトランジスタＮ６ドレインから発振検出ゲート２１出力へ向かう変位電流が生じる。これによりＰＭＯＳトランジスタＰ２側のドレイン電流は増加方向、ＮＭＯＳトランジスタＮ６側のドレイン電流は減衰方向に変動し、その電流変動はやはりミラー比倍されてそれらとカレントミラー接続したＰＭＯＳトランジスタＰ３及びＮＭＯＳトランジスタＮ７のドレイン電流変動となる。その結果今度はＰＭＯＳトランジスタＰ３のドレイン電流駆動能力がＮＭＯＳトランジスタＮ７のドレイン電流駆動能力を上回ることになり発振出力端子ＯＵＴの動作点は急速に電源ＶＣＣ電位に向かって上昇する。
【００７２】
本実施例においては、ＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ７とが排他的に動作することになるため、発振出力端子ＯＵＴの負荷駆動能力を向上できるとともに、前記第４の実施例に比べより拡大した発振出力振幅を得ることができる。これは例えばＰＭＯＳトランジスタＰ３側の電流駆動能力が増加して発振出力端子ＯＵＴの電位を上昇させようとするとき、ＮＭＯＳトランジスタＮ７側のドレイン電流が減衰するからＰＭＯＳトランジスタＰ３にとっての負荷電流が減衰することになり相対的にＰＭＯＳトランジスタＰ３の負荷駆動能力が向上して発振出力端子ＯＵＴ電位を急速に上昇させる。またこのときＰＭＯＳトランジスタＰ３の負荷電流が減衰したことによりＰＭＯＳトランジスタＰ３のソース−ドレイン間の電位降下が減少し、よって発振出力端子ＯＵＴの到達電位はより電源ＶＣＣに近づくことになる。ＮＭＯＳトランジスタＮ７側の電流駆動能力が増加する場合についても同様であり、よりＧＮＤ電位に近づくことになるから、結局第４の実施例に比べて発振出力電圧振幅を拡大することができる。
【００７３】
なお、発振検出ゲート２１の発振出力電圧振幅によるカップリング容量１１，１５の変位電流が、電流源１６，１７の電流値を超える程度まで発振電圧振幅が拡大してくるとＰＭＯＳトランジスタＰ２またはＮＭＯＳトランジスタＮ６のいずれかが遮断状態になるからＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ７は完全に排他動作となり、発振出力端子ＯＵＴには電源ＶＣＣ電圧振幅の発振出力が得られることになる。
【００７４】
本実施例によれば、前記第４の実施例の効果に加えさらに発振出力特性を改善した発振回路を得ることができる。
【００７５】
本発明の第６の実施例を図７に示す。
【００７６】
図７においては、上記図６の構成に加えＰＭＯＳトランジスタＰ４とＰＭＯＳトランジスタＰ５の互いのゲートを接続しＰＭＯＳトランジスタＰ４側のゲート，ドレインを短絡接続して成る第３のカレントミラー回路と、ＮＭＯＳトランジスタＮ８とＮＭＯＳトランジスタＮ９の互いのゲートを接続しＮＭＯＳトランジスタＮ８側のゲート，ドレインを短絡接続して成る第４のカレントミラー回路と、を設け、ＰＭＯＳトランジスタＰ３のドレインはＮＭＯＳトランジスタＮ８のドレインへ、ＮＭＯＳトランジスタＮ７のドレインはＰＭＯＳトランジスタＰ４のドレインへそれぞれ分離接続し、ＰＭＯＳトランジスタＰ５のドレインとＮＭＯＳトランジスタＮ９のドレインとを接続して発振出力端子ＯＵＴとしている。
【００７７】
発振検出ゲート２１からの発振電圧振動をＰＭＯＳトランジスタＰ３及びＮＭＯＳトランジスタＮ７のドレイン電流変動に変換増幅するまでは上記図６に示した第５の実施例と同様である。図７においてはそれらドレイン電流をさらにＮＭＯＳトランジスタＮ８及びＰＭＯＳトランジスタＰ４のドレイン電流として与え、それぞれＮＭＯＳトランジスタＮ８，Ｎ９及びＰＭＯＳトランジスタＰ４，Ｐ５の各カレントミラー回路によりＮＭＯＳトランジスタＮ９及びＰＭＯＳトランジスタＰ５側へ増幅伝達する。ＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ７とは上記第５の実施例において述べた様に排他的に動作しているのでそれらの各ドレイン電流を増幅したＰＭＯＳトランジスタＰ５とＮＭＯＳトランジスタＮ９も排他的に動作することとなり、発振出力端子ＯＵＴに電圧振幅を出力する。
【００７８】
上記図６の第５の実施例においては、ＰＭＯＳトランジスタＰ２，Ｐ３及びＮＭＯＳトランジスタＮ６，Ｎ７の各カレントミラー回路の増幅率がほぼ一致していることが必要である。もしその増幅率が違っていると出力側のＰＭＯＳトランジスタＰ３若しくはＮＭＯＳトランジスタＮ７のいずれかにより多くの電流バイアスがかかり、結果として出力電圧振幅が電源ＶＣＣ側若しくはＧＮＤ側に片寄ったものとなり極端な場合は振幅がつぶれて発振出力が得られなくなってしまう。そこでＰＭＯＳトランジスタＰ２，Ｐ３及びＮＭＯＳトランジスタＮ６，Ｎ７の各ＭＯＳトランジスタ寸法比を同じにしてミラー比、すなわち上記増幅率を合わせる様に設定しているわけであるが、各カレントミラー回路を構成するＭＯＳトランジスタの種類がＰＭＯＳ，ＮＭＯＳと異なっているためそのデバイス特性ばらつき等によって上記増幅率に差異を生じる場合がある。例えば図６におけるＰＭＯＳトランジスタＰ２とＰ３、及びＮＭＯＳトランジスタＮ６とＮ７についてみると、各ＭＯＳトランジスタにおけるドレイン−ソース間電圧は異なっている。よってＰＭＯＳトランジスタ，ＮＭＯＳトランジスタ特性においてドレイン−ソース間電圧に対するドレイン電流変化率（若しくはアーリー電圧）に差があると、ＰＭＯＳトランジスタＰ２，Ｐ３及びＮＭＯＳトランジスタＮ６，Ｎ７のミラー比を同じ設定としても各カレントミラー回路の増幅率に差異を生じることになる。
【００７９】
これに対して図７においては、ＰＭＯＳトランジスタＰ２，Ｐ３のカレントミラー回路出力がＮＭＯＳトランジスタＮ８，Ｎ９のカレントミラー回路を介して、またＮＭＯＳトランジスタＮ６，Ｎ７のカレントミラー回路出力がＰＭＯＳトランジスタＰ４，Ｐ５のカレントミラー回路を介して出力される構成としたことにより、ＰＭＯＳトランジスタＰ２，Ｐ３とＮＭＯＳトランジスタＮ６，Ｎ７の各初段のカレントミラー回路の増幅率に差異があったとしても、その出力を増幅する次段のカレントミラー回路が逆極性のＭＯＳトランジスタによる構成であるため上記初段のカレントミラー回路における増幅率の差異を補償することができる。すなわちＰＭＯＳトランジスタＰ２，Ｐ３による第１のカレントミラー回路とＮＭＯＳトランジスタＮ８，Ｎ９による第４のカレントミラー回路、及びＮＭＯＳトランジスタＮ６，Ｎ７による第２のカレントミラー回路とＰＭＯＳトランジスタＰ４，Ｐ５による第３のカレントミラー回路、の各カレントミラー回路組み合わせによる発振電流増幅パスはいずれもＰＭＯＳトランジスタとＮＭＯＳトランジスタとの組み合わせで構成されるためＰＭＯＳ／ＮＭＯＳ間の各デバイス特性ばらつきを補償できる。
【００８０】
本実施例によれば、前記第５の実施例の効果に加えデバイス特性ばらつきによる発振出力特性変動を抑制した発振回路を得ることができる。
【００８１】
以上述べてきた本発明の第４，第５，第６の実施例におけるカップリング容量とカレントミラー回路による発振電圧振幅の増幅回路は、図１１に示した従来の発振回路において出力バッファ回路２に替えて反転増幅器１出力に設けても反転増幅器１の出力が振動を開始すれば即座にそれを増幅して出力することができるので、従来に比べ発振立ち上がり時間を短縮する効果を有していることは言うまでもない。
【００８２】
本発明の第７の実施例を図８に示す。
【００８３】
本実施例は、例えば２Ｖ以下程度の低電圧下でも動作可能な発振回路に関するものである。上記本発明の他の実施例との相違点としては、昇圧手段３０，レベルシフタ３１を設けて短絡手段７を構成するＮＭＯＳトランジスタＮ１のゲートを電源ＶＣＣ電圧以上の昇圧電圧によって駆動していること、及び反転増幅器１や発振検出ゲート２１を負荷ＭＯＳ型インバータで構成している点である。
【００８４】
短絡手段７を構成するＮＭＯＳトランジスタＮ１が十分な短絡性能を発揮するためにはそのドレイン，ソース端子電位とゲート端子電位との間にしきい値電圧Ｖｔｈを上回る十分な電位差が必要である。しかし低電圧下においてはその電位差は縮小し、場合によってはしきい値電圧Ｖｔｈを下回ってしまうことにもなりかねない。こういった状態においてはＮＭＯＳトランジスタＮ１のドレイン，ソース間が高インピーダンスとなり、それによって短絡動作時に反転増幅器１の入出力がその論理しきい値電圧ＶＬＴ１にバイアスされるまでの時間が大幅に増大し、本発明の目的である発振立ち上がり時間の短縮に重大な影響を及ぼすことになる。
【００８５】
これに対し本実施例の如く、昇圧手段３０の昇圧出力電圧によってＮＭＯＳトランジスタＮ１のゲートを駆動することにより、ＮＭＯＳトランジスタＮ１のドレイン，ソース端子電位とゲート端子電位との電位差を確保することができ、よって低電圧下であってもＮＭＯＳトランジスタＮ１のドレイン，ソース間を低インピーダンスに保った状態で反転増幅器１の入出力間短絡動作を行うことができる。
【００８６】
また反転増幅器１、及び発振検出ゲート２１はそれぞれＰＭＯＳトランジスタＰ６とＮＭＯＳトランジスタＮ１０、及びＰＭＯＳトランジスタＰ７とＮＭＯＳトランジスタＮ１１とから成る負荷ＭＯＳ型インバータで構成されるが、それら負荷ＭＯＳ型インバータはその入力電圧レベルがＮＭＯＳトランジスタのしきい値電圧Ｖｔｈ以上の電圧範囲においてゲインを有するため、２Ｖ以下程度の低電圧下においても反転増幅器としての機能を確保することができる。図８においては、それら負荷ＭＯＳ型インバータは、ＰＭＯＳトランジスタＰ６とＰＭＯＳトランジスタＰ７の各ゲートに共通接続した制御端子Ｃ１をＬｏｗレベルとすることで活性化される。
【００８７】
なお、図８において発振検出ゲート２１は他の実施例同様、その入力をカップリング容量８を介して反転増幅器１出力に接続され、入出力間には帰還抵抗９が設けられているが、入出力間短絡手段１０は省略されている。これは本発明の第３の実施例の説明でも述べた様に、帰還抵抗９を比較的低い抵抗値に設定することで、必ずしも発振検出ゲート２１側の入出力間短絡手段１０が必要とは限らないことによる。もちろん短絡手段１０を設けても良いわけであるが、その場合短絡手段７同様、低電圧動作時の短絡性能確保のため昇圧手段３０の昇圧出力電圧による制御駆動が必要となる。
【００８８】
また図８において、発振検出ゲート２１と発振出力端子ＯＵＴとの間に設けた出力回路２０は、発振検出ゲート２１の出力振幅を増幅または波形整形して発振回路出力を送出するためのものであり、図１におけるインバータＧ５，Ｇ６等、または図４以降におけるカップリング容量とカレントミラー回路による増幅段構成、などによって構成されるものである。また図８においては、発振検出ゲート２１を設けたがこれは必須の構成要素ではなく、出力回路２０を反転増幅器１出力に直結した構成も有り得る。これらは目標とする発振回路仕様に応じて適宜設計すれば良い。
【００８９】
本実施例によれば、低電圧下でも短絡手段７の短絡性能、及び反転増幅器１の機能を確保できるので、低電圧下においても発振立ち上がり時間を短縮した発振回路を得ることができる。
【００９０】
本発明の第８の実施例を図９に示す。
【００９１】
図９は、上記図８の第７の実施例における反転増幅器１，発振検出ゲート２１を定電流負荷型インバータ構成としたものである。すなわち図９において、反転増幅器１、及び発振検出ゲート２１は図８同様ＰＭＯＳトランジスタＰ６とＮＭＯＳトランジスタＮ１０、及びＰＭＯＳトランジスタＰ７とＮＭＯＳトランジスタＮ１１によって構成されているが、ＰＭＯＳトランジスタＰ６とＰＭＯＳトランジスタＰ７のゲートは、そのゲート，ドレインを短絡したＰＭＯＳトランジスタＰ８のゲートへ共通接続し、ＰＭＯＳトランジスタＰ８とＰＭＯＳトランジスタＰ６，Ｐ７とがカレントミラー回路を形成している。ＰＭＯＳトランジスタＰ８のドレインは、ゲートをリファレンス電圧源Ｖｒｅｆに、ソースをＧＮＤにそれぞれ接続したＮＭＯＳトランジスタＮ１２のドレインに接続し、またＰＭＯＳトランジスタＰ８のゲートへは、ゲートを制御端子Ｃ１に接続したＰＭＯＳトランジスタＰ９のドレインが接続している。ここでＰＭＯＳトランジスタＰ９は制御端子Ｃ１がＬｏｗレベルのときＯＮしてＰＭＯＳトランジスタＰ６，Ｐ７，Ｐ８のゲートを電源ＶＣＣ電圧にバイアスし、反転増幅器１、及び発振検出ゲート２１の動作を停止するために設けたものである。このとき例えばリファレンス電圧源ＶｒｅｆもＬｏｗ（ＧＮＤ）レベルに制御すれば、ＰＭＯＳトランジスタＰ９とＮＭＯＳトランジスタＮ１２間の貫通電流を防止できるが、本実施例の特徴を成すものではないため詳細の記載は省略した。
【００９２】
図９においては、ＮＭＯＳトランジスタＮ１２が基準電流源となり、ＮＭＯＳトランジスタＮ１２とＰＭＯＳトランジスタＰ８間に流れる電流のミラー比倍が反転増幅器１，発振検出ゲート２１の各バイアス電流となっている。すなわち反転増幅器１，発振検出ゲート２１を構成するＮＭＯＳトランジスタＮ１０，Ｎ１１の負荷電流が、ＮＭＯＳトランジスタＮ１２によって規定されている。
【００９３】
一方、前記図８における実施例では、上記ＮＭＯＳトランジスタＮ１０，Ｎ１１の負荷電流はそれぞれＰＭＯＳトランジスタＰ６，Ｐ７が規定しており、この場合ＰＭＯＳトランジスタ，ＮＭＯＳトランジスタ間のデバイス特性ばらつきによって反転増幅器としてのゲインに大幅な変動を来たす可能性がある。
【００９４】
図９の本実施例では、上記の如く信号を受ける側の能動デバイス、すなわち図９におけるＮＭＯＳトランジスタＮ１０，Ｎ１１と同種のデバイス、すなわちＮＭＯＳトランジスタＮ１２によって負荷電流を規定していることから、ＰＭＯＳトランジスタ，ＮＭＯＳトランジスタ間のデバイス特性ばらつきの影響を抑制することができ、ゲインの安定化が図れる。すなわち図９においてカレントミラーを形成しているＰＭＯＳトランジスタＰ６，Ｐ７，Ｐ８のデバイス特性がばらついたとしても、各ＰＭＯＳトランジスタ間の相対的なばらつきが生じない限りミラー比に変動は無く、よって上記負荷電流の変動も無いからゲインの変動も生じない。
【００９５】
反転増幅器１のゲインを安定に保つことは、発振起動時の発振子５との正帰還ループの形成やその後の発振振幅の拡大にとって重要であり、発振立ち上がり特性の安定化につながる。
【００９６】
本実施例によれば、デバイス特性ばらつきに対する反転増幅器のゲイン安定化を図ることができるので、前記第７の実施例の効果に加え、デバイスばらつきに対して安定な発振立ち上がり特性を有した発振回路を得ることができる。
【００９７】
本発明の第９の実施例を図１０に示す。
【００９８】
いままで述べてきた他の実施例は、発振起動時いずれも短絡手段７によって反転増幅器１の入出力端子電位をその論理しきい値電圧ＶＬＴ１にバイアスし、これにより反転増幅器１と発振子５との正帰還ループを早期に形成して発振開始を早めている。しかし電源ＶＣＣが低電圧域では、前記第７の実施例で述べた様に短絡手段７のインピーダンス増大の問題があり、これを防止するために昇圧手段３０などが必要となる。また昇圧手段３０から昇圧出力電圧を発生させるためには、昇圧手段３０を動作させるクロックパルス源も通常必要となる。当該発振回路を組み込んだマイクロプロセッサ等の半導体集積回路においては、システムクロック源となる発振回路の起動時に昇圧出力電圧が必要となるわけであるから、例えばリングオシレータ等の自走式の発振回路、または外部クロック等、昇圧手段３０を事前に動作させるためのパルス源を別に持たなくてはならない。
【００９９】
本実施例は上記の様な回路要素の増大を回避し得る発振回路に関するものである。以下本実施例につき説明する。
【０１００】
図１０において、端子Ｔ１と端子Ｔ２との間に他の実施例同様、発振子５と帰還抵抗４とが並列接続し、端子Ｔ１及び端子Ｔ２とＧＮＤとの間に容量６１，６２が接続している。反転増幅器１は前記図８の第７の実施例同様ＰＭＯＳトランジスタＰ６とＮＭＯＳトランジスタＮ１０とから成る負荷ＭＯＳ型インバータで構成され、ＮＭＯＳトランジスタＮ１０側のゲートが端子Ｔ１に、ＰＭＯＳトランジスタＰ６のゲートが制御端子Ｃ１に、出力すなわちＰＭＯＳトランジスタＰ６とＮＭＯＳトランジスタＮ１０のドレインが抵抗３を介して端子Ｔ２に、それぞれ接続している。また発振検出ゲート２１も前記図８の第７の実施例同様ＰＭＯＳトランジスタＰ７とＮＭＯＳトランジスタＮ１１とから成る負荷ＭＯＳ型インバータで構成され、ＮＭＯＳトランジスタＮ１１のゲートがカップリング容量８を介して反転増幅器１出力に、ＰＭＯＳトランジスタＰ７のゲートが制御端子Ｃ１にそれぞれ接続している。そしてその出力すなわちＰＭＯＳトランジスタＰ７とＮＭＯＳトランジスタＮ１１のドレインは出力回路２０を介して発振出力端子ＯＵＴに接続し、またその入力すなわちＮＭＯＳトランジスタＮ１１のゲートと出力との間には帰還抵抗９が接続している。出力回路２０の構成については第７の実施例の説明で述べた通りである。さらに、反転増幅器１の入力すなわちＮＭＯＳトランジスタＮ１０のゲートにドレインを接続するＰＭＯＳトランジスタＰ１０から成るスイッチング素子１９と、反転増幅器１出力電位を検出して前記スイッチング素子１９を制御するための検出回路３２と、制御端子Ｃ３にゲートを接続したＰＭＯＳトランジスタＰ１から成る励磁電流供給手段１８と、制御端子Ｃ５にゲートを、反転増幅器１出力にドレインを、ＧＮＤにソースをそれぞれ接続したＮＭＯＳトランジスタＮ１３と、が設けられている。検出回路３２は、スイッチング素子１９内ＰＭＯＳトランジスタＰ１０のゲートにその出力を接続し、一方の入力を制御端子Ｃ６に接続したＮＡＮＤゲートＧ１０と、出力を上記ＮＡＮＤゲートＧ１０のもう一方の入力に接続し、一方の入力を制御端子Ｃ６に接続したＮＡＮＤゲートＧ８と、出力を上記ＮＡＮＤゲートＧ８のもう一方の入力に接続し、一方の入力を上記ＮＡＮＤゲートＧ８の出力に、もう一方の入力を反転増幅器１の出力にそれぞれ接続したＮＡＮＤゲートＧ９とから構成されている。
【０１０１】
以下、本実施例の動作につき説明する。
【０１０２】
まず発振回路を停止状態におく場合は、制御端子Ｃ１，Ｃ３，Ｃ５をＨｉｇｈレベルに、Ｃ６をＬｏｗレベルにそれぞれバイアスする。このときＰＭＯＳトランジスタＰ６，Ｐ７はＯＦＦ状態にあるから反転増幅器１、及び発振検出ゲート２１は機能しない。またＰＭＯＳトランジスタＰ１がＯＦＦ、ＮＭＯＳトランジスタＮ１３がＯＮ状態にあるから端子Ｔ２側電位はＧＮＤレベルとなる。またＮＡＮＤゲートＧ１０出力がＨｉｇｈとなるからＰＭＯＳトランジスタＰ１０はＯＦＦ状態にあり、よって帰還抵抗４により端子Ｔ１側電位もＧＮＤレベルにある。
【０１０３】
次いで発振回路を起動する場合、制御端子Ｃ５をＬｏｗとしてＮＭＯＳトランジスタＮ１３をＯＦＦとするとともに、制御端子Ｃ３にＬｏｗレベルのワンショットパルスを印加し、ＰＭＯＳトランジスタＰ１を所定の期間のみＯＮさせて発振子５に励磁電流を供給する。これにより端子Ｔ２側電位は電源ＶＣＣ電位に向かって急峻に上昇するが、端子Ｔ１側は帰還抵抗４が高抵抗のためゆるやかに電位上昇を始める。しかる後に制御端子Ｃ１をＬｏｗとして反転増幅器１，発振検出ゲート２１を活性化するが、この時点では端子Ｔ１側電位がＧＮＤレベル近傍にあり、反転増幅器１はまだ機能することはできない。
【０１０４】
このとき、すなわち反転増幅器１を活性化した直後に制御端子Ｃ６をＨｉｇｈにすると、ＮＡＮＤゲートＧ１０出力がＬｏｗとなりＰＭＯＳトランジスタＰ１０がＯＮして端子Ｔ１側の電位上昇を加速する。ここでＮＡＮＤゲートＧ１０出力がＬｏｗに反転するのは、制御端子Ｃ６をＨｉｇｈにする直前、ＮＡＮＤゲートＧ８出力がＨｉｇｈ、端子Ｔ２電位がＨｉｇｈ、よってＮＡＮＤゲートＧ９出力がＬｏｗとなっているが、この状態で制御端子Ｃ６をＨｉｇｈにすると、ＮＡＮＤゲートＧ９のＬｏｗ出力によりＮＡＮＤゲートＧ８出力はＨｉｇｈを維持し、よってＮＡＮＤゲートＧ１０の２入力が共にＨｉｇｈとなってＮＡＮＤゲートＧ１０出力がＬｏｗに反転するものである。そして制御端子Ｃ６のバイアスをそのままＨｉｇｈレベルに維持すれば、端子Ｔ２電位がＬｏｗに反転しない限りこの状態は保持されることになる。
【０１０５】
上記ＰＭＯＳトランジスタＰ１０すなわちスイッチング素子１９のＯＮにより、端子Ｔ１側の電位が上昇して反転増幅器１の論理しきい値電圧ＶＬＴ１に到達すると、反転増幅器１の出力すなわち端子Ｔ２側電位はＨｉｇｈレベルからＬｏｗレベルに反転し始める。この端子Ｔ２側電位のＬｏｗ反転を受けてＮＡＮＤゲートＧ９出力がＨｉｇｈとなり、これによりＮＡＮＤゲートＧ８の２入力が共にＨｉｇｈとなってＮＡＮＤゲートＧ８出力がＬｏｗ、よってＮＡＮＤゲートＧ１０出力がＨｉｇｈへ復帰してＰＭＯＳトランジスタＰ１０がＯＦＦする。この時点で端子Ｔ１側の電位上昇は停止し、結果的に端子Ｔ１側の電位は反転増幅器１の論理しきい値電圧ＶＬＴ１近傍にバイアスされた状態となる。端子Ｔ２側についてはＧＮＤレベル若しくはその近傍にまで電位が一旦変動し得るが、端子Ｔ１側すなわち反転増幅器１の入力電位がＶＬＴ１近傍にあることから、反転増幅器１出力すなわち端子Ｔ２側電位もやがてはＶＬＴ１近傍に安定化される。スイッチング素子１９がＯＦＦした時点から反転増幅器１の入力電位はＶＬＴ１近傍にあるから、端子Ｔ２側の電位変動に依らず反転増幅器１のゲインは確保され発振を開始することができる。図１０に示した様にカップリング容量８を介して反転増幅器１出力を受ければ、その出力の電位変動に関わらず反転増幅器１の微小発振振動成分を取り出し、これを発振検出ゲート２１、及び出力回路２０などによって増幅，波形整形して出力端子ＯＵＴに伝達することができる。
【０１０６】
なお、スイッチング素子１９のＯＮにより一旦Ｌｏｗレベルに反転した端子Ｔ２側電位が発振振幅の拡大などによって再びＨｉｇｈレベルになることがあっても、制御端子Ｃ６を発振回路の動作期間中Ｈｉｇｈレベルとすることにより、ＮＡＮＤゲートＧ８がＬｏｗ出力を維持するからＮＡＮＤゲートＧ９，Ｇ１０出力がＨｉｇｈ固定となってスイッチング素子１９のＯＦＦ状態は保持される。
【０１０７】
また検出回路３２は、反転増幅器１の出力反転を検出できれば良いので、通常のＣＭＯＳゲート構成としても低電圧動作にも十分対応が可能である。
【０１０８】
なお図１０においては、反転増幅器１、及び発振検出ゲート２１を低電圧動作を考慮して第７の実施例同様負荷ＭＯＳ型インバータのゲート構成としたが、これに限定されるものではなく、例えば図３の第３の実施例に示した様なＣＭＯＳ構成のゲートによっても同様の動作を得ることができる。但し電源ＶＣＣ電圧に関し、動作下限値は異なってくる。励磁電流供給手段１８、及びＮＭＯＳトランジスタＮ１３については、反転増幅器１が活性化されたとき十分な励磁電流供給能力を有し、また停止状態では端子Ｔ１，Ｔ２電位を固定し得るゲート構成であれば、省略しても良い。また発振検出ゲート２１，出力回路２０の構成方法についても第７の実施例で述べた様に適宜設計すれば良い。
【０１０９】
また図１０においては、反転増幅器１、及び発振検出ゲート２１をＰＭＯＳ負荷型として発振停止時は端子Ｔ１，Ｔ２を共にＧＮＤレベルに固定したため、発振起動においてスイッチング素子１９には端子Ｔ１電位をプルアップする機能を持たせたが、これに限定されるものではなく、例えば反転増幅器１、及び発振検出ゲート２１をＮＭＯＳ負荷型（この場合ＰＭＯＳトランジスタ側のゲートに端子Ｔ１が接続する。）として発振停止時に端子Ｔ１，Ｔ２を共に電源ＶＣＣ電位側に固定した様な場合は、励磁電流供給手段１８も端子Ｔ２とＧＮＤとの間に設けて端子Ｔ２側をＧＮＤレベルにバイアスして発振子５の励磁を行うであろうし、この場合端子Ｔ１電位はＨｉｇｈレベル側から遷移することになるからスイッチング素子１９には端子Ｔ１電位をプルダウンする機能を持たせることになる。具体的には図１０におけるＰＭＯＳトランジスタＰ１０に替えて端子Ｔ２とＧＮＤとの間にＮＭＯＳトランジスタを設ければ容易にプルダウン機能を有するスイッチング素子１９を構成できる。またこの場合反転増幅器１のＨｉｇｈレベル側への出力反転を検出してスイッチング素子１９をＯＦＦ制御することになるから、検出回路３２もそれに見合った構成をとる必要がある。その一例としては、ＮＡＮＤゲートＧ８，Ｇ９，Ｇ１０をすべてＮＯＲゲートに置き換え、図１０とは逆に制御端子Ｃ６をＬｏｗとすることで起動を行う様にすれば良い。
【０１１０】
本実施例によれば、反転増幅器１の入出力間短絡手段７を用いることなく発振起動時に反転増幅器１の入力電位をその論理しきい値電圧ＶＬＴ１近傍にバイアスすることができ、他の実施例同様発振立ち上がり時間を短縮した発振回路が得られるとともに、低電圧動作についても、前記第７，第８の実施例の如く昇圧手段３０などの回路要素を付加することなく対応が可能であり、比較的小さな回路規模で集積化に有利な発振回路を得ることができる。
【図面の簡単な説明】
【０１１１】
【図１】本発明の第１の実施例の構成を示す回路図。
【図２】本発明の第２の実施例の構成を示す回路図。
【図３】本発明の第３の実施例の構成を示す回路図。
【図４】本発明の第４の実施例の構成を示す回路図。
【図５】本発明の第４の実施例の構成を示す回路図。
【図６】本発明の第５の実施例の構成を示す回路図。
【図７】本発明の第６の実施例の構成を示す回路図。
【図８】本発明の第７の実施例の構成を示す回路図。
【図９】本発明の第８の実施例の構成を示す回路図。
【図１０】本発明の第９の実施例の構成を示す回路図。
【図１１】従来の構成を示す回路図。
【符号の説明】
【０１１２】
１…反転増幅器、２…出力バッファ回路、３…抵抗、４，９…帰還抵抗、５…発振子、７，１０…短絡手段、８，１１，１５…カップリング容量、１２，１３…バイアス手段、１４，１６，１７…電流源、１８…励磁電流供給手段、１９…スイッチング素子、２０…出力回路、２１…発振検出ゲート、２２…バッファ回路、３０…昇圧手段、３１…レベルシフタ、３２…検出回路、６１，６２…容量、Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５，Ｃ６…制御端子、Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５，Ｐ６，Ｐ７，Ｐ８，Ｐ９，Ｐ１０…ＰＭＯＳトランジスタ、Ｎ１，Ｎ２，Ｎ３，Ｎ４，Ｎ５，Ｎ６，Ｎ７，Ｎ８，Ｎ９，Ｎ１０，Ｎ１１，Ｎ１２，Ｎ１３…ＮＭＯＳトランジスタ、ＯＵＴ…発振出力端子、ＶＣＣ…電源。
【技術分野】
【０００１】
本発明は、水晶発振子またはセラミック発振子等を使用した発振回路に関し、特にマイクロプロセッサ等の半導体集積回路に組み込むのに好適な発振回路に関する。
【背景技術】
【０００２】
ＣＭＯＳゲートによる一般的な発振回路を図１１に示す。
【０００３】
図１１において、端子Ｔ１と端子Ｔ２との間に水晶発振子またはセラミック発振子（以下、発振子と記す）５と帰還抵抗４とが並列接続し、端子Ｔ１と接地（以下、ＧＮＤと記す）との間、及び端子Ｔ２とＧＮＤとの間にそれぞれ容量６１，６２が接続している。また２入力ＮＯＲゲートＧ１によって反転増幅器１が構成され、その一方の入力は端子Ｔ１に、もう一方は制御端子Ｃ１に接続し、またその出力は抵抗３を介して端子Ｔ２へ、及びインバータＧ２，Ｇ３等から成る出力バッファ回路２を介して発振出力端子ＯＵＴへ接続している。
【０００４】
図１１では反転増幅器としてＮＯＲゲートを用いた例を示したがこの他インバータ，ＮＡＮＤゲート，クロックドインバータなどによるものも一般的に用いられている。制御端子Ｃ１は発振回路の停止，起動を制御するために設けられたものであり、これは例えばマイクロプロセッサなどに組み込まれた発振回路を動作モードに応じて停止，起動制御を行い消費電力の低減を図る場合などに用いられる。抵抗３はスプリアス発振などの異常発振を防止する目的などで設けられるが省略される場合もある。
【０００５】
図１１の発振回路を半導体集積回路上に形成する場合、通常ＮＯＲゲートＧ１，インバータＧ２，Ｇ３等のＣＭＯＳゲート及び抵抗３などが半導体集積回路上に形成され、その他の部品は外付けされる。帰還抵抗４については半導体集積回路上に形成される場合もある。
【０００６】
図１１の発振回路の動作につき以下説明する。
【０００７】
まず制御端子Ｃ１がＨｉｇｈレベルにバイアスされている場合、ＮＯＲゲートＧ１出力はＧＮＤレベル固定となり、よってＮＯＲゲートＧ１は反転増幅器として機能せず発振回路は停止状態にある。このとき端子Ｔ２は当然ＧＮＤレベルにあるが、帰還抵抗４により端子Ｔ１側もＧＮＤレベルにバイアスされる。
【０００８】
次いで制御端子Ｃ１がＬｏｗレベルにバイアスされると、ＮＯＲゲートＧ１は活性化され反転増幅器として機能し得る状態となるが、端子Ｔ１側がＧＮＤレベルにバイアスされていたためＮＯＲゲートＧ１出力すなわち端子Ｔ２側は一旦ＶＣＣレベルに上昇する。この端子Ｔ２の電位上昇に伴って、端子Ｔ１側も帰還抵抗４により容量６１等が充電され電位が徐々に上昇する。端子Ｔ１側の電位上昇に伴いＮＯＲゲートＧ１出力すなわち端子Ｔ２電位は逆に下降することになる。そして端子Ｔ１，端子Ｔ２両者の電位がＮＯＲゲートＧ１の論理しきい値電圧（以下、ＶＬＴ１と記す）程度となった時点で安定する。このときＮＯＲゲートＧ１の反転増幅器としてのゲインは最大となり、ＮＯＲゲートＧ１すなわち反転増幅器１と発振子５との間で正帰還ループが形成され発振が開始される。発振開始当初はＶＬＴ１レベルを中心電圧とした微小振動であるが、上記正帰還ループにより発振振幅は徐々に拡大し最終的には電源ＶＣＣ振幅にまで成長する。反転増幅器１の出力振幅が出力バッファ２内インバータＧ２の論理しきい値電圧（以下、ＶＬＴ２と記す）を横切って振動するようになるとインバータＧ２，Ｇ３等による発振振幅の増幅及び波形整形が行われ発振出力端子ＯＵＴにＶＣＣ振幅の発振出力が出現する。
【０００９】
以上の概略動作波形を図１１内に示した。出力端子ＯＵＴの波形を実線及び点線で示しているがいずれを取るかは出力バッファ２内のインバータ段数による。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
図１１の発振回路においては、制御端子Ｃ１がＬｏｗレベルとなり発振回路が起動されても端子Ｔ１電位がＶＬＴ１近傍にバイアスされるまで反転増幅器１は十分なゲインを持ち得ず発振開始に必要な正帰還ループを形成できない。端子Ｔ２側もＶＣＣレベルから徐々に低下してくるからその間に反転増幅器１による微小振動の増幅が行われたとしてもその出力振幅がＶＬＴ２を横切るものでなければインバータＧ２による増幅は行われず発振出力は得られない。また端子Ｔ１，Ｔ２がＶＬＴ１にバイアスされ反転増幅器１と発振子５の正帰還ループによる発振を開始しても、ＶＬＴ１とＶＬＴ２との電圧差に相当する振幅にまで発振振幅が増幅されないとやはりインバータＧ２による増幅は行われず発振出力を取り出すことはできない。
【００１１】
端子Ｔ１電位がＶＬＴ１近傍にバイアスされるまでの時定数は帰還抵抗４に依存するが帰還抵抗４は通常１ＭΩ程度の値が用いられ、上記時定数は比較的大きいものとなる。さらに正帰還ループの増幅遅れも加味され図１１波形における発振立ち上がり時間は、通常数百μｓ〜数十ｍｓを要する。
【００１２】
マイクロプロセッサなどに上記発振回路を組み込みその発振出力をシステムクロック源として使用する場合など、上記発振立ち上がり時間の期間中はクロックパルスが得られないことになり、処理は実行不能の状態にある。よって図１１に示した従来例では、発振起動後すぐに発振出力を使用して何らかの処理を実行したいといった用途には対応することができない。また発振立ち上がり時間の期間中は、端子Ｔ１，Ｔ２の電位は中間電位にあるからＮＯＲゲートＧ１やインバータＧ２などのＣＭＯＳゲート部分で貫通電流が流れている。発振出力が得られないにもかかわらず発振回路が電流を消費していることになり、これはまったくの無効な電流消費となってしまう。
【００１３】
本発明の目的は、上記発振立ち上がり時間を大幅に短縮し、発振起動直後から発振出力が得られる発振回路を提供すること、及びそれにより無効な電流消費を削減した発振回路を提供することにある。そしてさらにそれらを低電圧動作においても実現し得る発振回路を提供することにある。
【課題を解決するための手段】
【００１４】
本願において開示される発明における一実施の形態の概要を簡単に説明すれば、次の通りである。
【００１５】
上記目的は、反転増幅器の入力端子電位を反転増幅器の動作電圧（例えば論理しきい値電圧）近傍にバイアスするための回路手段と、反転増幅器の微小振幅出力を常に増幅，波形整形して発振出力端子へ送出し得る出力バッファ回路とを設け、発振起動時に反転増幅器を活性化するとともに端子間（すなわち発振子の両端子間）に電位差を与えて発振子を励磁し、しかる後に上記回路手段を発振子が動作するのに十分な励磁電流が流れる状態となるように所定の期間動作させて反転増幅器の入力端子電位をその動作電圧にバイアスすることにより達成される。
【００１６】
なお、低電圧動作に対応する具体的手段、及び上記出力バッファ回路の具体的構成については実施例のなかで明らかにする。
【００１７】
発振起動時に反転増幅器を活性化するとともに端子間に電位差を与えることにより発振子に励磁電流が流れ、発振子は微小振動を開始する。その振動周波数は発振子の等価インダクタンス，容量などから決まる共振周波数となる。この発振子の励磁直後においては、端子間の電位差はまだ開いたままであり、帰還抵抗によって両端子電位は緩やかに反転増幅器の動作電圧へ向かって変位を始める。しかる後に、上記回路手段を所定の期間動作させて反転増幅器の入力端子電位を反転増幅器が動作するような所定の電位（例えばＶＬＴ１近傍）に強制的にバイアスすることにより、反転増幅器としての機能開始を早めることができるので、反転増幅器と発振子との正帰還ループを早期に形成することができる。さらにその反転増幅器出力を常に増幅可能な出力バッファ回路を設けることにより発振子自体の振幅がまだ微小であっても、電源振幅の発振出力を早期に取り出すことが可能となる。
【発明の効果】
【００１８】
本発明の一実施の形態によれば、反転増幅器と発振子との正帰還ループを早期に形成して発振開始を早め、また反転増幅器１からの微小発振出力を増幅，波形整形して発振起動から利用し得る発振出力が得られるまでの発振立ち上がり時間を大幅に短縮した発振回路を得ることができる。
【００１９】
また本発明の一実施の形態によれば、反転増幅器からの微小発振出力を増幅，波形整形する出力バッファ回路部分の消費電流を低減した発振回路を得ることができる。
【００２０】
また本発明の一実施の形態によれば、発振振幅の増幅にカレントミラー回路を用いたことにより、低電圧下でも上記発振立ち上がり時間を短縮し、良好な発振出力特性を維持し得る発振回路を得ることができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の第１の実施例を図１により説明する。
【００２２】
図１において、端子Ｔ１と端子Ｔ２との間に発振子５と帰還抵抗４とが並列接続し、端子Ｔ１及び端子Ｔ２とＧＮＤとの間にそれぞれ容量６１，６２が接続している。発振子５は等価インダクタンス，容量による等価回路を示した。反転増幅器１は２入力ＮＯＲゲートＧ１によって構成され、その一方の入力は端子Ｔ１に、もう一方は制御端子Ｃ１に接続し、その出力は抵抗３を介して端子Ｔ２へ接続している。またその端子Ｔ１側の入力と出力との間には短絡手段７が並列接続されている。短絡手段７は、ゲートを制御端子Ｃ２へ、ソース，ドレインを反転増幅器１の端子Ｔ１側入力とその出力とにそれぞれ接続したＮＭＯＳトランジスタＮ１によって構成されている。また反転増幅器１出力には発振検出ゲート２１が接続し、さらにその出力はバッファ回路２２を介して発振出力端子ＯＵＴに接続されており、発振検出ゲート２１とバッファ回路２２とで図１１における出力バッファ回路２を構成した形となっている。発振検出ゲート２１は反転増幅器１を構成する２入力ＮＯＲゲートＧ１と同構成の２入力ＮＯＲゲートＧ４によって構成され、一方の入力はＧＮＤにバイアスされている。バッファ回路２２はインバータＧ５，Ｇ６等で構成しているが、これは発振検出ゲート２１の出力をさらに増幅，波形整形して発振出力を得るために設けたものであり、その構成インバータ段数等は必要に応じて適宜設定すれば良い。
【００２３】
以下、本実施例の動作につき説明する。
【００２４】
まず制御端子Ｃ１がＨｉｇｈレベルにバイアスされている場合、ＮＯＲゲートＧ１出力はＧＮＤレベル固定となり、よってＮＯＲゲートＧ１は反転増幅器として機能せず発振回路は停止状態にある。このとき端子Ｔ２および端子Ｔ１は、帰還抵抗４により共にＧＮＤレベルにバイアスされる。ＮＯＲゲートＧ１すなわち反転増幅器１出力がＧＮＤレベルのためＮＯＲゲートＧ４すなわち発振検出ゲート２１出力はＨｉｇｈレベル（電源ＶＣＣレベル）固定となり、発振出力ＯＵＴはバッファ回路２２のインバータ段数に応じてＨｉｇｈレベルもしくはＧＮＤレベルのいずれかに固定される。
【００２５】
発振起動時は、まず制御端子Ｃ１をＬｏｗレベル（またはＧＮＤレベル）にバイアスすることによりＮＯＲゲートＧ１を活性化する。このとき端子Ｔ１側がＧＮＤレベルにバイアスされていたためＮＯＲゲートＧ１出力すなわち端子Ｔ２側は、一旦ＶＣＣレベルに上昇する。このときの端子Ｔ２と端子Ｔ１との間に生じた電位差によって発振子５に励磁電流が供給され、発振子は固有周波数すなわち等価インダクタンス，容量などによって決まる共振周波数で微小振動を開始する。端子Ｔ１側も帰還抵抗４により容量６１等が充電され徐々に電位上昇を始めるが、ＮＯＲゲートＧ１が活性化した直後ではまだＧＮＤレベル近傍にあり、ＮＯＲゲートＧ１はまだ反転増幅器として機能することができない状態にある。
【００２６】
しかる後に図１内波形に示した様に制御端子Ｃ２にワンショットパルスを印加し、ＮＭＯＳトランジスタＮ１すなわち短絡手段７を所定の期間のみＯＮさせる。ＮＭＯＳトランジスタＮ１のＯＮにより、ＮＯＲゲートＧ１の入出力間が短絡され端子Ｔ１，Ｔ２は共にＶＬＴ１レベルにバイアスされる。またこのとき容量６１，６２及び発振子５の閉ループで流れていた発振子５の共振電流は短絡手段７側にバイパスできるようになり、共振電流パスのインピーダンスが下がり共振電流ピークは増大する。これにより発振子５の等価インダクタンスＬｓ等における電圧振幅も増大し発振出力開始に有利となる。
【００２７】
制御端子Ｃ２のワンショットパルスが終了し元のレベルに復帰すると、ＮＭＯＳトランジスタＮ１はＯＦＦするがこのとき端子Ｔ１及び端子Ｔ２電位はほぼＶＬＴ１レベルにあるからＮＯＲゲートＧ１すなわち反転増幅器１のゲインは最大となり、反転増幅器１と発振子５との間で正帰還ループが形成され発振が即開始される。発振開始当初、反転増幅器１出力はＶＬＴ１レベルを中心電圧とした微小振動ではあるが、これを受ける発振検出ゲート２１が反転増幅器１を構成するＮＯＲゲートＧ１と同構成のＮＯＲゲートＧ４で構成しているためそれらの論理しきい値電圧は等しく、よってＶＬＴ１レベルを中心電圧とした反転増幅器１出力の微小振動をすぐに増幅することができる。バッファ回路２２内インバータＧ５，Ｇ６等の論理しきい値電圧がＶＬＴ１からずれていたとしても発振検出ゲート２１によって反転増幅器１出力振幅が一旦増幅されているからバッファ回路２２による発振振幅の増幅及び波形整形もすぐに開始することができる。
【００２８】
制御端子Ｃ２のワンショットパルス幅は端子Ｔ１，Ｔ２をＶＬＴ１レベルにバイアスするのに必要十分な程度のパルス幅とすれば良く、例えば数μｓ程度以下とすることもできる。よって図１１従来例に比べ、制御端子Ｃ１による発振回路起動開始から早期に発振出力を得ることができる。
【００２９】
以上の如く本実施例によれば、発振起動から早期に反転増幅器１と発振子５との正帰還ループを形成することができ、また反転増幅器１出力を直ちに増幅して出力端子ＯＵＴに送出できるので、発振起動から発振出力開始までの時間すなわち発振立ち上がり時間を大幅に短縮した発振回路を得ることができる。またそれゆえ発振開始までの無効な電流消費を低減した発振回路を得ることができる。
【００３０】
なお図１において、反転増幅器１及び発振検出ゲート２１をＮＯＲゲートで構成したがこれに限定されるものではなく、インバータ，ＮＡＮＤゲート，クロックドインバータ、または負荷ＭＯＳ型インバータなど低電圧動作にも対応したゲートなど、他のゲート構成によっても同様の効果を得ることができる。短絡手段７についてもＮＭＯＳトランジスタＮ１による構成以外に例えばＰＭＯＳトランジスタ、あるいはＰＭＯＳトランジスタとＮＭＯＳトランジスタを並列接続したトランスファゲート、などによっても同様の作用を実現できる。また抵抗３は発振安定化のために必要に応じて設定すべきものであり省略することもできる。なお、これらは以降の実施例においても同様である。
【００３１】
本発明の第２の実施例を図２に示す。
【００３２】
本実施例は上記図１に示した第１の実施例に対し、制御端子Ｃ３にゲートを、電源ＶＣＣ及び反転増幅器１出力にソース及びドレインをそれぞれ接続したＰＭＯＳトランジスタＰ１から成る励磁電流供給手段１８を付加した構成となっている。図２には制御端子Ｃ１，Ｃ２，Ｃ３への印加信号タイミング例も示している。
【００３３】
発振停止状態においては、制御端子Ｃ１，Ｃ３をＨｉｇｈレベルにバイアスすることにより第１の実施例同様反転増幅器１出力をＧＮＤレベル固定とし、またＰＭＯＳトランジスタＰ１すなわち励磁電流供給手段１８はＯＦＦ状態としておく。
【００３４】
次いで発振起動時は制御端子Ｃ１をＬｏｗレベルとしてＮＯＲゲートＧ１を活性化するとともに制御端子Ｃ３にＬｏｗレベルのワンショットパルスを印加する。制御端子Ｃ３がＬｏｗレベルの期間中はＰＭＯＳトランジスタＰ１もＯＮすることにより端子Ｔ２部を急速に充電すると共に発振子５に励磁電流を供給する。
【００３５】
制御端子Ｃ３がＨｉｇｈレベルに復帰しＰＭＯＳトランジスタＰ１がＯＦＦした後は第１の実施例同様、制御端子Ｃ２にワンショットパルスを印加してＮＯＲゲートＧ１の入出力間を短絡し、端子Ｔ１，Ｔ２をＶＬＴ１にバイアスすることによって反転増幅器１と発振子５との正帰還ループを早期に形成する。
【００３６】
本実施例によれば前記第１の実施例の効果に加え、励磁電流供給手段１８を設けたことにより反転増幅器１を構成するゲートから起動時の発振子励磁電流を供給する必要が無くなったため反転増幅器１を構成するゲートの電流駆動能力を発振状態を維持し得る程度に設定することができ、消費電流を低減した発振回路を得ることができる。
【００３７】
本実施例においては端子Ｔ２側に励磁電流供給手段１８を設けたが、これを端子Ｔ１側に設けても同様の効果を得ることができる。その場合ＮＯＲゲートＧ１の活性化と同時に励磁電流供給手段１８により端子Ｔ１側がＶＣＣレベルにバイアスされることになり、励磁電流供給手段１８がＯＮしている間ＮＯＲゲートＧ１出力はＧＮＤレベルとなるとともに端子Ｔ１，Ｔ２間に電位差が与えられ発振子５の励磁が行われる。
【００３８】
なお、反転増幅器１としてＮＡＮＤゲートを用いた場合、発振停止状態はＮＯＲゲートＧ１の場合とは逆にＮＡＮＤゲート入力につながる制御端子をＬｏｗレベルとすることにより、端子Ｔ１，Ｔ２電位が共にＨｉｇｈレベル側に固定されることになるから、この場合励磁電流供給手段１８は端子Ｔ１、若しくは端子Ｔ２とＧＮＤとの間に設け、発振起動時に発振子の励磁電流をＧＮＤ側に引き抜くことになる。
【００３９】
なお、図２における励磁電流供給手段１８はＰＭＯＳトランジスタＰ１で構成したが、これに限られるものではなく例えばＮＭＯＳトランジスタ等を用いても良い。
【００４０】
また以降の実施例においては特に必要の無い限り励磁電流供給手段１８の記載を省略するが、いずれの実施例においてもこれを併設することは可能であり本実施例の効果を享受できることは言うまでもない。
【００４１】
本発明の第３の実施例を図３に示す。
【００４２】
図３において、反転増幅器１，短絡手段７、及び帰還抵抗４，発振子５、及び容量６１，６２等の接続構成は図１の第１の実施例同様であるが、反転増幅器１出力はカップリング容量８を介して発振検出ゲート２１に接続し、発振検出ゲート２１の入出力間には帰還抵抗９と短絡手段１０とが並列接続している。短絡手段１０はゲートを制御端子Ｃ４へ、ソース，ドレインを発振検出ゲート２１の入力，出力へそれぞれ接続したＮＭＯＳトランジスタＮ２によって構成されている。また発振検出ゲート２１は、ＮＯＲゲートＧ７で構成され一方の入力がカップリング容量８へ、もう一方の入力が制御端子Ｃ１へ接続している。その出力を受けるバッファ回路２２については図１の第１の実施例同様である。
【００４３】
以下本実施例の動作につき説明する。
【００４４】
発振停止状態においては、制御端子Ｃ１をＨｉｇｈレベルにバイアスすることによりＮＯＲゲートＧ１から成る反転増幅器１出力、及びＮＯＲゲートＧ７から成る発振検出ゲート２１出力をＧＮＤレベル固定とし、また制御端子Ｃ２，Ｃ４はＬｏｗレベルにバイアスしてＮＭＯＳトランジスタＮ１，Ｎ２から成る短絡手段７，１０をＯＦＦ状態としておく。
【００４５】
発振起動時においては図１の第１の実施例同様、制御端子Ｃ１をＬｏｗレベルとしてＮＯＲゲートＧ１を活性化して発振子５を励磁し、しかる後に制御端子Ｃ２へワンショットパルスを印加して短絡手段７により所定の期間端子Ｔ１，Ｔ２間の短絡を行う。このとき制御端子Ｃ１へ入力を接続するＮＯＲゲートＧ７もＮＯＲゲートＧ１と同時に活性化し、またその後制御端子Ｃ４へもワンショットパルスを印加してＮＭＯＳトランジスタＮ２から成る短絡手段１０によりＮＯＲゲートＧ７の入出力動作点をその論理しきい値電圧に急速にバイアスする。制御端子Ｃ４のワンショットパルスが復帰するとＮＯＲゲートＧ７の入力電位はその論理しきい値電圧となっているからすぐに発振検出ゲートとして機能し始める。
【００４６】
発振検出ゲート２１によって反転増幅器１の微小出力振幅を増幅しているときに、端子Ｔ１側のリーク電流等によって反転増幅器１の出力振幅中心電圧が変動した場合、図１，図２に示した実施例においては発振検出ゲート２１の入力電圧レベルがその論理しきい値電圧から変動することとなり、発振検出ゲート２１が感応できなくなって発振出力不能となる可能性がある。しかし本実施例によれば、発振検出ゲート２１に帰還抵抗９を設けることで発振検出ゲート２１の入力インピーダンスが低減され、かつカップリング容量８を介して反転増幅器１出力を受けていることにより、上記の様な反転増幅器１の出力電圧レベル変動による発振検出ゲート２１の入力電圧レベルへの影響はほとんど無く、発振検出ゲート２１は常にその論理しきい値電圧を中心電圧とした動作点で安定な増幅を行うことができる。また短絡手段１０により、発振起動時に発振検出ゲート２１の動作点を速やかに確定することができ、発振立ち上がり時間を延ばすことなく発振検出ゲート２１の安定化を図ることができる。
【００４７】
なお、帰還抵抗９を帰還抵抗４などに比べて低抵抗設定とし、発振検出ゲート２１の動作点確定が速やかに行える様にすることにより、短絡手段１０及び制御端子Ｃ４を省略することも可能である。
【００４８】
また制御端子Ｃ４のワンショットパルスの立下がりすなわち短絡手段１０のＯＦＦタイミングを、図３内タイミングに示した様に制御端子Ｃ２の立下がりすなわち短絡手段７のＯＦＦタイミングより遅らせることにより、制御端子Ｃ２電位変動に伴う雑音電荷の影響、すなわち発振検出ゲート２１入力電圧の一時的な低下等を防止することもできる。
【００４９】
本実施例によれば、前記第１の実施例の効果に加え、発振子の端子電圧のレベル変動に対しても安定に発振出力を成し得る発振回路を得ることができる。
【００５０】
なお本実施例においては制御端子Ｃ１によって発振検出ゲート２１の制御を行ったがこれに限定されるものではなく、発振検出ゲート２１の活性化が反転増幅器１と同時でなくても良い。
【００５１】
本発明の第４の実施例を図４に示す。
【００５２】
図４においては、上記図３の第３の実施例におけるバッファ回路２２に代えてＰＭＯＳトランジスタＰ２とＰＭＯＳトランジスタＰ３との互いのゲートを接続しＰＭＯＳトランジスタＰ２側のゲート，ドレインを短絡接続して成るカレントミラー回路と、ＰＭＯＳトランジスタＰ２のドレインと発振検出ゲート２１出力との間に接続するカップリング容量１１と、ＰＭＯＳトランジスタＰ２のドレインとＧＮＤとの間に接続するバイアス手段１２と、ＰＭＯＳトランジスタＰ３のドレインとＧＮＤとの間に接続するバイアス手段１３と、を設け、ＰＭＯＳトランジスタＰ３とバイアス手段１３との接続点を出力ＯＵＴとして発振出力を取り出す構成としている。またバイアス手段１２，１３はそれぞれ抵抗ＲＢ１，ＲＢ２で構成されている。
【００５３】
本実施例における発振停止及び起動制御については、上記図３の第３の実施例同様である。発振起動直後における状態についてみると、いずれの実施例においても反転増幅器１の微小出力振幅を発振検出ゲート２１が増幅はするものの振幅は小さくその出力電圧振幅レベルはまだ発振検出ゲート２１の論理しきい値電圧近傍にある。発振検出ゲート２１の出力振幅が拡大するには反転増幅器１の微小出力振幅自体の拡大が必要であり電源ＶＣＣ振幅にまで拡大するには相当な時間を要する。前記図３の第３の実施例等においてはその発振検出ゲート２１出力振幅拡大までの期間、発振検出ゲート２１出力を受けるバッファ回路２２内インバータＧ５からみれば中間レベルの入力電圧が印加されていることになり、インバータＧ５等がＣＭＯＳ構成であれば貫通電流が流れることになる。インバータＧ５出力振幅が電源ＶＣＣ振幅にまで増幅されていなければさらにインバータＧ６部でも貫通電流が流れることになる。
【００５４】
また前記図３の第３の実施例等においては、発振検出ゲート２１とバッファ回路２２内インバータＧ５との各論理しきい値電圧の差がデバイスばらつき等によって拡大すればその分インバータＧ５が感応する電圧レベルにまで発振検出ゲート２１出力振幅が拡大するまでの時間が必要となり、発振出力開始に遅れを来すことになる。すなわちインバータＧ５の論理しきい値電圧は常に発振検出ゲート２１の発振出力の中心電圧レベル近傍にあることが必要とされる。
【００５５】
本実施例は上記問題を対策しようとするものである。
【００５６】
図４において、バイアス手段１２は消費電流上さほど問題にならない程度、例えば数μＡ程度の電流バイアスをＰＭＯＳトランジスタＰ２に与える様設定し、ＰＭＯＳトランジスタＰ２を能動状態におく。これによりＰＭＯＳトランジスタＰ２動作点すなわちそのドレイン電圧は電源ＶＣＣからＰＭＯＳトランジスタＰ２のゲート，ドレイン間電圧ＶＧＳ分低下したレベルにバイアスされる。一方、発振検出ゲート２１出力は発振起動後その論理しきい値電圧を中心電圧とした電圧振動を開始するが、その発振検出ゲート２１の出力電圧変動は、カップリング容量１１部の変位電流を介してＰＭＯＳトランジスタＰ２のドレイン電流変動に変換されることになる。すなわち発振検出ゲート２１の出力電圧が上昇方向に変動するときはカップリング容量１１部の変位電流は発振検出ゲート２１出力側からＰＭＯＳトランジスタＰ２のドレイン側に向かう方向に流れ、ＰＭＯＳトランジスタＰ２のドレイン電流を減衰させる。逆に発振検出ゲート２１の出力電圧が下降方向に変動するときはカップリング容量１１部の変位電流は上記とは逆にＰＭＯＳトランジスタＰ２のドレイン側から発振検出ゲート２１出力側に向かう方向に流れ、ＰＭＯＳトランジスタＰ２のドレイン電流を増加させる。このＰＭＯＳトランジスタＰ２のドレイン電流変動はカレントミラー接続されたＰＭＯＳトランジスタＰ３側へ伝達され、ミラー比倍されてＰＭＯＳトランジスタＰ３の出力電流変動となって現われる。ＰＭＯＳトランジスタＰ３側には、バイアス手段１２によるＰＭＯＳトランジスタＰ２部のバイアス電流のミラー比倍に相当するドレイン電流が流れることになるが、上記変動分がそれに重畳するかたちになる。このＰＭＯＳトランジスタＰ３のドレイン電流は抵抗ＲＢ２から成るバイアス手段１３へ流れ電圧振幅に変換されて出力端子ＯＵＴから取り出されることになる。以上の様に本実施例によれば、発振検出ゲート２１の出力電圧変動分をＰＭＯＳトランジスタＰ２の出力電流変動に変換し、これを増幅する機構であるため、発振検出ゲート２１の発振出力の中心電圧レベルに依存することなく発振振幅の増幅が可能となる。
【００５７】
図４に示した実施例においては、バイアス手段１２による直流バイアス電流成分も抵抗ＲＢ２から成るバイアス手段１３に流れ、これによる電位降下が発生する。またＰＭＯＳトランジスタＰ３ドレイン電流のピーク時点でも出力端子ＯＵＴ電位はＰＭＯＳトランジスタＰ３のオン抵抗成分と抵抗ＲＢ２との分圧電位となるから、図４における出力端子ＯＵＴの発振出力電圧振幅は電源ＶＣＣ電圧とＧＮＤ間の振幅よりは狭まったものとなる。しかし出力端子ＯＵＴにＣＭＯＳインバータ等を付加すれば容易に波形整形が可能であり、また発振検出ゲート２１の出力振幅に比べ十分拡大された電圧振幅が得られるから出力端子ＯＵＴを受けるＣＭＯＳインバータ等のゲート部分での貫通電流は前記図３等におけるインバータＧ５におけるものより大幅に低減されたものとなる。
【００５８】
なお上記図４に示す構成においては、バイアス手段１２，１３等に流れる直流バイアス電流を抑制し、またＰＭＯＳトランジスタＰ３の出力電流振幅から大きな電圧振幅を得るためにも抵抗ＲＢ１，ＲＢ２を比較的高抵抗とする必要があるが、これは集積化の点で不利となる。そこで図５に示す様に抵抗ＲＢ１，ＲＢ２をＭＯＳトランジスタによる定電流回路に置き換えた構成とすることもできる。以下、図５に示す構成につき説明する。
【００５９】
図５において、上記図４におけるバイアス手段１２，１３はそれぞれＮＭＯＳトランジスタＮ４，Ｎ５で構成されている。ＰＭＯＳトランジスタＰ２ドレインとＧＮＤにＮＭＯＳトランジスタＮ４のドレイン，ソースが、またＰＭＯＳトランジスタＰ３ドレインとＧＮＤにＮＭＯＳトランジスタＮ５のドレイン，ソースがそれぞれ接続し、ＮＭＯＳトランジスタＮ４，Ｎ５の各ゲートは、ゲート，ドレインを短絡接続しソースをＧＮＤに接続するＮＭＯＳトランジスタＮ３のゲートへ共通接続している。ＮＭＯＳトランジスタＮ３のドレインと電源ＶＣＣとの間には電流源１４が設けられている。
【００６０】
ＮＭＯＳトランジスタＮ３とＮＭＯＳトランジスタＮ４、及びＮＭＯＳトランジスタＮ５はカレントミラー接続となっているから、ＮＭＯＳトランジスタＮ４、及びＮＭＯＳトランジスタＮ５のドレイン電流すなわちＰＭＯＳトランジスタＰ２とＰＭＯＳトランジスタＰ３のバイアス電流は電流源１４の電流とそれらのミラー比によって決まる。いまＮＭＯＳトランジスタＮ４とＮＭＯＳトランジスタＮ５とのミラー比を、ＰＭＯＳトランジスタＰ２とＰＭＯＳトランジスタＰ３のミラー比と同じに設定すれば、ＮＭＯＳトランジスタＮ４とＰＭＯＳトランジスタＰ２のドレイン電流は同値であるからそれらをそれぞれミラー比倍したＮＭＯＳトランジスタＮ５とＰＭＯＳトランジスタＰ３の各ドレイン電流も等しいことになる。このようなバイアス設定によれば、以下に詳しく述べるが発振時にＰＭＯＳトランジスタＰ３のドレイン電流に重畳する電流振動を過不足無く電圧振幅に変換することができる。しかもこのバイアス設定は発振電流増幅を行うＰＭＯＳトランジスタＰ２，Ｐ３とバイアス電流源のＮＭＯＳトランジスタＮ４，Ｎ５の各ＭＯＳトランジスタ寸法によるミラー比設定によって実現され、電流源１４等の絶対値には依らないので集積化には極めて好適である。本構成による増幅動作につき以下説明する。
【００６１】
発振検出ゲート２１の出力が仮にまだ振動を開始していない状態を想定すると、このときＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ５の各ドレイン電流駆動能力は上記の如くちょうどつりあった状態にある。その状態から発振が開始して発振検出ゲート２１の発振出力電圧振動が電圧下降方向に振れ、ＰＭＯＳトランジスタＰ３のドレイン電流が増加方向に振れたとすると、ＮＭＯＳトランジスタＮ５に対しＰＭＯＳトランジスタＰ３のドレイン電流駆動能力が上回ることになるから出力端子ＯＵＴの動作点は急速に電源ＶＣＣに向かって上昇する。そしてＮＭＯＳトランジスタＮ５のドレイン電流を供給し得るＰＭＯＳトランジスタＰ３のドレイン−ソース間電圧ＶＤＳ分だけ電源ＶＣＣから低下した電位まで上昇して安定する。逆に発振検出ゲート２１の発振出力電圧振動が電圧上昇方向に振れ、ＰＭＯＳトランジスタＰ３のドレイン電流が減少方向に振れたときは、ＰＭＯＳトランジスタＰ３のドレイン電流駆動能力がＮＭＯＳトランジスタＮ５よりも下回ることになり出力端子ＯＵＴの動作点は急速にＧＮＤ電位に向かって下降する。そしてＰＭＯＳトランジスタＰ３のドレイン電流を流し得るＮＭＯＳトランジスタＮ５のドレイン−ソース間電圧ＶＤＳ分だけＧＮＤから浮いた電位で安定する。上記ＰＭＯＳトランジスタＰ３及びＮＭＯＳトランジスタＮ５のＶＤＳ電圧については、いずれも非飽和領域の動作となるからその値は比較的小さく、よって出力端子ＯＵＴの電圧振幅としては電源ＶＣＣ電圧に近い振幅を得ることができる。
【００６２】
以上の如く図４または図５に示す第４の実施例によれば前記第３の実施例の効果に加え、ＣＭＯＳゲートに替えてカレントミラー回路を利用して微小発振電圧振幅の増幅を行ったことにより、ＣＭＯＳゲートによる場合の貫通電流の問題を回避でき消費電流低減に有効な発振回路を得ることができる。また発振電圧振動をカップリング容量を介して電流振動に変換して増幅したことにより、発振電圧振動の中心電圧レベルに依存せずにその電圧変動分のみを抽出して増幅することができ、デバイスばらつきによる発振動作点レベルの変動等に対しても安定に発振出力が得られる発振回路を得ることができる。
【００６３】
また前記図３の第３の実施例等において反転増幅器１及び発振検出ゲート２１に負荷ＭＯＳ型インバータ等のゲートを用い、例えば２Ｖ以下程度の低電圧下で発振動作を行おうとした場合、バッファ回路２２をＣＭＯＳゲートで構成すれば発振検出ゲート２１の出力振幅が十分拡大しないとＣＭＯＳゲートが感応せず、よって発振出力開始が遅れることになる。またバッファ回路２２にも負荷ＭＯＳ型インバータ等のゲートを用いて低電圧下における感度を上げようとすればその分消費電流増大につながってしまう。
【００６４】
上記本実施例によれば、カレントミラー回路がそれを構成するＭＯＳトランジスタのしきい値電圧Ｖｔｈ以上の電圧があれば動作可能であるため、上記の様な低電圧下における発振にも好適な発振回路が得られるという効果も有している。
【００６５】
なお図４及び図５においては、図３に示されたカップリング容量８と発振検出ゲート２１の構成を反転増幅器１の出力バッファとして流用したが、ＰＭＯＳトランジスタＰ２，Ｐ３のカレントミラー回路による増幅に問題がなければこれを使用しなくても良い。すなわちカップリング容量８と発振検出ゲート２１を廃し、カップリング容量１１を反転増幅器１出力に直結しても良い。これは適宜設計上決められるべきことである。また図４，図５においてはカレントミラー回路の出力を発振出力端子ＯＵＴとしているが、上記説明でも述べた様に特に発振開始直後の発振電圧振幅が微小な期間においてはバイアス電流のために発振出力端子ＯＵＴの動作点振幅は中間レベルにあり電源ＶＣＣ振幅にはならない。そこで図４，図５における端子ＯＵＴにＣＭＯＳゲートなどを設けてそのゲートの出力を発振出力端子として電源ＶＣＣ振幅の発振出力を得るようにしても良い。ただいずれの実施例においても当該発振回路を半導体基板上に集積化して利用する場合その発振出力端子ＯＵＴには必ずそれを受けるＣＭＯＳゲート等が存在し、該ＣＭＯＳゲート等において波形整形が為されることになる。図４以降に示す本発明の実施例においてはそれらの波形整形用バッファゲートについては記載を省略し、本発明の特徴を成す構成要素のみの記載としている。
【００６６】
本発明の第５の実施例を図６に示す。
【００６７】
図６において、発振子５周辺から発振検出ゲート２１までの構成は前記図３の第３の実施例同様である。そしてＰＭＯＳトランジスタＰ２とＰＭＯＳトランジスタＰ３の互いのゲートを接続しＰＭＯＳトランジスタＰ２側のゲート，ドレインを短絡接続して成る第１のカレントミラー回路と、ＰＭＯＳトランジスタＰ２のドレインとＧＮＤとの間に接続するバイアス電流源１６と、ＮＭＯＳトランジスタＮ６とＮＭＯＳトランジスタＮ７の互いのゲートを接続しＮＭＯＳトランジスタＮ６側のゲート，ドレインを短絡接続して成る第２のカレントミラー回路と、ＮＭＯＳトランジスタＮ６のドレインと電源ＶＣＣとの間に接続するバイアス電流源１７と、ＰＭＯＳトランジスタＰ２のドレインと発振検出ゲート２１出力との間に接続するカップリング容量１１と、ＮＭＯＳトランジスタＮ６のドレインと発振検出ゲート２１出力との間に接続するカップリング容量１５と、を設けＰＭＯＳトランジスタＰ３ドレインとＮＭＯＳトランジスタＮ７ドレインとを接続して発振出力端子ＯＵＴとしている。
【００６８】
以下本実施例の動作につき説明する。なお発振停止，起動等の制御については上記第３，第４の実施例同様であるので説明は省略する。
【００６９】
上記第１のカレントミラー回路と第２のカレントミラー回路のミラー比が同じになる様各ＭＯＳトランジスタ寸法が設定され、またバイアス電流源１６，１７の各電流値が同程度に設定されているものとすると、各カレントミラー回路出力すなわちＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ７のドレイン電流はほぼ等しい状態となる。この状態において、発振検出ゲート２１が発振出力を開始したときの動作を以下説明する。なお、ここでバイアス電流源１６，１７はＰＭＯＳトランジスタＰ２及びＮＭＯＳトランジスタＮ６を能動状態におくためのバイアス電流を供給するものであり、前記図４，図５におけるバイアス手段１２と同様の目的で設けているものである。
【００７０】
まず発振検出ゲート２１の発振出力電圧振動が上昇方向に振れると、カップリング容量１１，１５にはそれぞれ発振検出ゲート２１出力からＰＭＯＳトランジスタＰ２ドレインへ、及び発振検出ゲート２１出力からＮＭＯＳトランジスタＮ６ドレインへ向かう変位電流が生じる。これによりＰＭＯＳトランジスタＰ２側のドレイン電流は減衰方向、ＮＭＯＳトランジスタＮ６側のドレイン電流は増加方向に変動し、その電流変動はミラー比倍されてそれらとカレントミラー接続したＰＭＯＳトランジスタＰ３及びＮＭＯＳトランジスタＮ７のドレイン電流変動となる。その結果ＮＭＯＳトランジスタＮ７のドレイン電流駆動能力がＰＭＯＳトランジスタＰ３のドレイン電流駆動能力を上回ることになり発振出力端子ＯＵＴの動作点は急速にＧＮＤ電位に向かって下降する。
【００７１】
次いで発振検出ゲート２１の発振出力電圧振動が下降方向に振れると、カップリング容量１１，１５にはそれぞれＰＭＯＳトランジスタＰ２ドレインから発振検出ゲート２１出力へ、及びＮＭＯＳトランジスタＮ６ドレインから発振検出ゲート２１出力へ向かう変位電流が生じる。これによりＰＭＯＳトランジスタＰ２側のドレイン電流は増加方向、ＮＭＯＳトランジスタＮ６側のドレイン電流は減衰方向に変動し、その電流変動はやはりミラー比倍されてそれらとカレントミラー接続したＰＭＯＳトランジスタＰ３及びＮＭＯＳトランジスタＮ７のドレイン電流変動となる。その結果今度はＰＭＯＳトランジスタＰ３のドレイン電流駆動能力がＮＭＯＳトランジスタＮ７のドレイン電流駆動能力を上回ることになり発振出力端子ＯＵＴの動作点は急速に電源ＶＣＣ電位に向かって上昇する。
【００７２】
本実施例においては、ＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ７とが排他的に動作することになるため、発振出力端子ＯＵＴの負荷駆動能力を向上できるとともに、前記第４の実施例に比べより拡大した発振出力振幅を得ることができる。これは例えばＰＭＯＳトランジスタＰ３側の電流駆動能力が増加して発振出力端子ＯＵＴの電位を上昇させようとするとき、ＮＭＯＳトランジスタＮ７側のドレイン電流が減衰するからＰＭＯＳトランジスタＰ３にとっての負荷電流が減衰することになり相対的にＰＭＯＳトランジスタＰ３の負荷駆動能力が向上して発振出力端子ＯＵＴ電位を急速に上昇させる。またこのときＰＭＯＳトランジスタＰ３の負荷電流が減衰したことによりＰＭＯＳトランジスタＰ３のソース−ドレイン間の電位降下が減少し、よって発振出力端子ＯＵＴの到達電位はより電源ＶＣＣに近づくことになる。ＮＭＯＳトランジスタＮ７側の電流駆動能力が増加する場合についても同様であり、よりＧＮＤ電位に近づくことになるから、結局第４の実施例に比べて発振出力電圧振幅を拡大することができる。
【００７３】
なお、発振検出ゲート２１の発振出力電圧振幅によるカップリング容量１１，１５の変位電流が、電流源１６，１７の電流値を超える程度まで発振電圧振幅が拡大してくるとＰＭＯＳトランジスタＰ２またはＮＭＯＳトランジスタＮ６のいずれかが遮断状態になるからＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ７は完全に排他動作となり、発振出力端子ＯＵＴには電源ＶＣＣ電圧振幅の発振出力が得られることになる。
【００７４】
本実施例によれば、前記第４の実施例の効果に加えさらに発振出力特性を改善した発振回路を得ることができる。
【００７５】
本発明の第６の実施例を図７に示す。
【００７６】
図７においては、上記図６の構成に加えＰＭＯＳトランジスタＰ４とＰＭＯＳトランジスタＰ５の互いのゲートを接続しＰＭＯＳトランジスタＰ４側のゲート，ドレインを短絡接続して成る第３のカレントミラー回路と、ＮＭＯＳトランジスタＮ８とＮＭＯＳトランジスタＮ９の互いのゲートを接続しＮＭＯＳトランジスタＮ８側のゲート，ドレインを短絡接続して成る第４のカレントミラー回路と、を設け、ＰＭＯＳトランジスタＰ３のドレインはＮＭＯＳトランジスタＮ８のドレインへ、ＮＭＯＳトランジスタＮ７のドレインはＰＭＯＳトランジスタＰ４のドレインへそれぞれ分離接続し、ＰＭＯＳトランジスタＰ５のドレインとＮＭＯＳトランジスタＮ９のドレインとを接続して発振出力端子ＯＵＴとしている。
【００７７】
発振検出ゲート２１からの発振電圧振動をＰＭＯＳトランジスタＰ３及びＮＭＯＳトランジスタＮ７のドレイン電流変動に変換増幅するまでは上記図６に示した第５の実施例と同様である。図７においてはそれらドレイン電流をさらにＮＭＯＳトランジスタＮ８及びＰＭＯＳトランジスタＰ４のドレイン電流として与え、それぞれＮＭＯＳトランジスタＮ８，Ｎ９及びＰＭＯＳトランジスタＰ４，Ｐ５の各カレントミラー回路によりＮＭＯＳトランジスタＮ９及びＰＭＯＳトランジスタＰ５側へ増幅伝達する。ＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ７とは上記第５の実施例において述べた様に排他的に動作しているのでそれらの各ドレイン電流を増幅したＰＭＯＳトランジスタＰ５とＮＭＯＳトランジスタＮ９も排他的に動作することとなり、発振出力端子ＯＵＴに電圧振幅を出力する。
【００７８】
上記図６の第５の実施例においては、ＰＭＯＳトランジスタＰ２，Ｐ３及びＮＭＯＳトランジスタＮ６，Ｎ７の各カレントミラー回路の増幅率がほぼ一致していることが必要である。もしその増幅率が違っていると出力側のＰＭＯＳトランジスタＰ３若しくはＮＭＯＳトランジスタＮ７のいずれかにより多くの電流バイアスがかかり、結果として出力電圧振幅が電源ＶＣＣ側若しくはＧＮＤ側に片寄ったものとなり極端な場合は振幅がつぶれて発振出力が得られなくなってしまう。そこでＰＭＯＳトランジスタＰ２，Ｐ３及びＮＭＯＳトランジスタＮ６，Ｎ７の各ＭＯＳトランジスタ寸法比を同じにしてミラー比、すなわち上記増幅率を合わせる様に設定しているわけであるが、各カレントミラー回路を構成するＭＯＳトランジスタの種類がＰＭＯＳ，ＮＭＯＳと異なっているためそのデバイス特性ばらつき等によって上記増幅率に差異を生じる場合がある。例えば図６におけるＰＭＯＳトランジスタＰ２とＰ３、及びＮＭＯＳトランジスタＮ６とＮ７についてみると、各ＭＯＳトランジスタにおけるドレイン−ソース間電圧は異なっている。よってＰＭＯＳトランジスタ，ＮＭＯＳトランジスタ特性においてドレイン−ソース間電圧に対するドレイン電流変化率（若しくはアーリー電圧）に差があると、ＰＭＯＳトランジスタＰ２，Ｐ３及びＮＭＯＳトランジスタＮ６，Ｎ７のミラー比を同じ設定としても各カレントミラー回路の増幅率に差異を生じることになる。
【００７９】
これに対して図７においては、ＰＭＯＳトランジスタＰ２，Ｐ３のカレントミラー回路出力がＮＭＯＳトランジスタＮ８，Ｎ９のカレントミラー回路を介して、またＮＭＯＳトランジスタＮ６，Ｎ７のカレントミラー回路出力がＰＭＯＳトランジスタＰ４，Ｐ５のカレントミラー回路を介して出力される構成としたことにより、ＰＭＯＳトランジスタＰ２，Ｐ３とＮＭＯＳトランジスタＮ６，Ｎ７の各初段のカレントミラー回路の増幅率に差異があったとしても、その出力を増幅する次段のカレントミラー回路が逆極性のＭＯＳトランジスタによる構成であるため上記初段のカレントミラー回路における増幅率の差異を補償することができる。すなわちＰＭＯＳトランジスタＰ２，Ｐ３による第１のカレントミラー回路とＮＭＯＳトランジスタＮ８，Ｎ９による第４のカレントミラー回路、及びＮＭＯＳトランジスタＮ６，Ｎ７による第２のカレントミラー回路とＰＭＯＳトランジスタＰ４，Ｐ５による第３のカレントミラー回路、の各カレントミラー回路組み合わせによる発振電流増幅パスはいずれもＰＭＯＳトランジスタとＮＭＯＳトランジスタとの組み合わせで構成されるためＰＭＯＳ／ＮＭＯＳ間の各デバイス特性ばらつきを補償できる。
【００８０】
本実施例によれば、前記第５の実施例の効果に加えデバイス特性ばらつきによる発振出力特性変動を抑制した発振回路を得ることができる。
【００８１】
以上述べてきた本発明の第４，第５，第６の実施例におけるカップリング容量とカレントミラー回路による発振電圧振幅の増幅回路は、図１１に示した従来の発振回路において出力バッファ回路２に替えて反転増幅器１出力に設けても反転増幅器１の出力が振動を開始すれば即座にそれを増幅して出力することができるので、従来に比べ発振立ち上がり時間を短縮する効果を有していることは言うまでもない。
【００８２】
本発明の第７の実施例を図８に示す。
【００８３】
本実施例は、例えば２Ｖ以下程度の低電圧下でも動作可能な発振回路に関するものである。上記本発明の他の実施例との相違点としては、昇圧手段３０，レベルシフタ３１を設けて短絡手段７を構成するＮＭＯＳトランジスタＮ１のゲートを電源ＶＣＣ電圧以上の昇圧電圧によって駆動していること、及び反転増幅器１や発振検出ゲート２１を負荷ＭＯＳ型インバータで構成している点である。
【００８４】
短絡手段７を構成するＮＭＯＳトランジスタＮ１が十分な短絡性能を発揮するためにはそのドレイン，ソース端子電位とゲート端子電位との間にしきい値電圧Ｖｔｈを上回る十分な電位差が必要である。しかし低電圧下においてはその電位差は縮小し、場合によってはしきい値電圧Ｖｔｈを下回ってしまうことにもなりかねない。こういった状態においてはＮＭＯＳトランジスタＮ１のドレイン，ソース間が高インピーダンスとなり、それによって短絡動作時に反転増幅器１の入出力がその論理しきい値電圧ＶＬＴ１にバイアスされるまでの時間が大幅に増大し、本発明の目的である発振立ち上がり時間の短縮に重大な影響を及ぼすことになる。
【００８５】
これに対し本実施例の如く、昇圧手段３０の昇圧出力電圧によってＮＭＯＳトランジスタＮ１のゲートを駆動することにより、ＮＭＯＳトランジスタＮ１のドレイン，ソース端子電位とゲート端子電位との電位差を確保することができ、よって低電圧下であってもＮＭＯＳトランジスタＮ１のドレイン，ソース間を低インピーダンスに保った状態で反転増幅器１の入出力間短絡動作を行うことができる。
【００８６】
また反転増幅器１、及び発振検出ゲート２１はそれぞれＰＭＯＳトランジスタＰ６とＮＭＯＳトランジスタＮ１０、及びＰＭＯＳトランジスタＰ７とＮＭＯＳトランジスタＮ１１とから成る負荷ＭＯＳ型インバータで構成されるが、それら負荷ＭＯＳ型インバータはその入力電圧レベルがＮＭＯＳトランジスタのしきい値電圧Ｖｔｈ以上の電圧範囲においてゲインを有するため、２Ｖ以下程度の低電圧下においても反転増幅器としての機能を確保することができる。図８においては、それら負荷ＭＯＳ型インバータは、ＰＭＯＳトランジスタＰ６とＰＭＯＳトランジスタＰ７の各ゲートに共通接続した制御端子Ｃ１をＬｏｗレベルとすることで活性化される。
【００８７】
なお、図８において発振検出ゲート２１は他の実施例同様、その入力をカップリング容量８を介して反転増幅器１出力に接続され、入出力間には帰還抵抗９が設けられているが、入出力間短絡手段１０は省略されている。これは本発明の第３の実施例の説明でも述べた様に、帰還抵抗９を比較的低い抵抗値に設定することで、必ずしも発振検出ゲート２１側の入出力間短絡手段１０が必要とは限らないことによる。もちろん短絡手段１０を設けても良いわけであるが、その場合短絡手段７同様、低電圧動作時の短絡性能確保のため昇圧手段３０の昇圧出力電圧による制御駆動が必要となる。
【００８８】
また図８において、発振検出ゲート２１と発振出力端子ＯＵＴとの間に設けた出力回路２０は、発振検出ゲート２１の出力振幅を増幅または波形整形して発振回路出力を送出するためのものであり、図１におけるインバータＧ５，Ｇ６等、または図４以降におけるカップリング容量とカレントミラー回路による増幅段構成、などによって構成されるものである。また図８においては、発振検出ゲート２１を設けたがこれは必須の構成要素ではなく、出力回路２０を反転増幅器１出力に直結した構成も有り得る。これらは目標とする発振回路仕様に応じて適宜設計すれば良い。
【００８９】
本実施例によれば、低電圧下でも短絡手段７の短絡性能、及び反転増幅器１の機能を確保できるので、低電圧下においても発振立ち上がり時間を短縮した発振回路を得ることができる。
【００９０】
本発明の第８の実施例を図９に示す。
【００９１】
図９は、上記図８の第７の実施例における反転増幅器１，発振検出ゲート２１を定電流負荷型インバータ構成としたものである。すなわち図９において、反転増幅器１、及び発振検出ゲート２１は図８同様ＰＭＯＳトランジスタＰ６とＮＭＯＳトランジスタＮ１０、及びＰＭＯＳトランジスタＰ７とＮＭＯＳトランジスタＮ１１によって構成されているが、ＰＭＯＳトランジスタＰ６とＰＭＯＳトランジスタＰ７のゲートは、そのゲート，ドレインを短絡したＰＭＯＳトランジスタＰ８のゲートへ共通接続し、ＰＭＯＳトランジスタＰ８とＰＭＯＳトランジスタＰ６，Ｐ７とがカレントミラー回路を形成している。ＰＭＯＳトランジスタＰ８のドレインは、ゲートをリファレンス電圧源Ｖｒｅｆに、ソースをＧＮＤにそれぞれ接続したＮＭＯＳトランジスタＮ１２のドレインに接続し、またＰＭＯＳトランジスタＰ８のゲートへは、ゲートを制御端子Ｃ１に接続したＰＭＯＳトランジスタＰ９のドレインが接続している。ここでＰＭＯＳトランジスタＰ９は制御端子Ｃ１がＬｏｗレベルのときＯＮしてＰＭＯＳトランジスタＰ６，Ｐ７，Ｐ８のゲートを電源ＶＣＣ電圧にバイアスし、反転増幅器１、及び発振検出ゲート２１の動作を停止するために設けたものである。このとき例えばリファレンス電圧源ＶｒｅｆもＬｏｗ（ＧＮＤ）レベルに制御すれば、ＰＭＯＳトランジスタＰ９とＮＭＯＳトランジスタＮ１２間の貫通電流を防止できるが、本実施例の特徴を成すものではないため詳細の記載は省略した。
【００９２】
図９においては、ＮＭＯＳトランジスタＮ１２が基準電流源となり、ＮＭＯＳトランジスタＮ１２とＰＭＯＳトランジスタＰ８間に流れる電流のミラー比倍が反転増幅器１，発振検出ゲート２１の各バイアス電流となっている。すなわち反転増幅器１，発振検出ゲート２１を構成するＮＭＯＳトランジスタＮ１０，Ｎ１１の負荷電流が、ＮＭＯＳトランジスタＮ１２によって規定されている。
【００９３】
一方、前記図８における実施例では、上記ＮＭＯＳトランジスタＮ１０，Ｎ１１の負荷電流はそれぞれＰＭＯＳトランジスタＰ６，Ｐ７が規定しており、この場合ＰＭＯＳトランジスタ，ＮＭＯＳトランジスタ間のデバイス特性ばらつきによって反転増幅器としてのゲインに大幅な変動を来たす可能性がある。
【００９４】
図９の本実施例では、上記の如く信号を受ける側の能動デバイス、すなわち図９におけるＮＭＯＳトランジスタＮ１０，Ｎ１１と同種のデバイス、すなわちＮＭＯＳトランジスタＮ１２によって負荷電流を規定していることから、ＰＭＯＳトランジスタ，ＮＭＯＳトランジスタ間のデバイス特性ばらつきの影響を抑制することができ、ゲインの安定化が図れる。すなわち図９においてカレントミラーを形成しているＰＭＯＳトランジスタＰ６，Ｐ７，Ｐ８のデバイス特性がばらついたとしても、各ＰＭＯＳトランジスタ間の相対的なばらつきが生じない限りミラー比に変動は無く、よって上記負荷電流の変動も無いからゲインの変動も生じない。
【００９５】
反転増幅器１のゲインを安定に保つことは、発振起動時の発振子５との正帰還ループの形成やその後の発振振幅の拡大にとって重要であり、発振立ち上がり特性の安定化につながる。
【００９６】
本実施例によれば、デバイス特性ばらつきに対する反転増幅器のゲイン安定化を図ることができるので、前記第７の実施例の効果に加え、デバイスばらつきに対して安定な発振立ち上がり特性を有した発振回路を得ることができる。
【００９７】
本発明の第９の実施例を図１０に示す。
【００９８】
いままで述べてきた他の実施例は、発振起動時いずれも短絡手段７によって反転増幅器１の入出力端子電位をその論理しきい値電圧ＶＬＴ１にバイアスし、これにより反転増幅器１と発振子５との正帰還ループを早期に形成して発振開始を早めている。しかし電源ＶＣＣが低電圧域では、前記第７の実施例で述べた様に短絡手段７のインピーダンス増大の問題があり、これを防止するために昇圧手段３０などが必要となる。また昇圧手段３０から昇圧出力電圧を発生させるためには、昇圧手段３０を動作させるクロックパルス源も通常必要となる。当該発振回路を組み込んだマイクロプロセッサ等の半導体集積回路においては、システムクロック源となる発振回路の起動時に昇圧出力電圧が必要となるわけであるから、例えばリングオシレータ等の自走式の発振回路、または外部クロック等、昇圧手段３０を事前に動作させるためのパルス源を別に持たなくてはならない。
【００９９】
本実施例は上記の様な回路要素の増大を回避し得る発振回路に関するものである。以下本実施例につき説明する。
【０１００】
図１０において、端子Ｔ１と端子Ｔ２との間に他の実施例同様、発振子５と帰還抵抗４とが並列接続し、端子Ｔ１及び端子Ｔ２とＧＮＤとの間に容量６１，６２が接続している。反転増幅器１は前記図８の第７の実施例同様ＰＭＯＳトランジスタＰ６とＮＭＯＳトランジスタＮ１０とから成る負荷ＭＯＳ型インバータで構成され、ＮＭＯＳトランジスタＮ１０側のゲートが端子Ｔ１に、ＰＭＯＳトランジスタＰ６のゲートが制御端子Ｃ１に、出力すなわちＰＭＯＳトランジスタＰ６とＮＭＯＳトランジスタＮ１０のドレインが抵抗３を介して端子Ｔ２に、それぞれ接続している。また発振検出ゲート２１も前記図８の第７の実施例同様ＰＭＯＳトランジスタＰ７とＮＭＯＳトランジスタＮ１１とから成る負荷ＭＯＳ型インバータで構成され、ＮＭＯＳトランジスタＮ１１のゲートがカップリング容量８を介して反転増幅器１出力に、ＰＭＯＳトランジスタＰ７のゲートが制御端子Ｃ１にそれぞれ接続している。そしてその出力すなわちＰＭＯＳトランジスタＰ７とＮＭＯＳトランジスタＮ１１のドレインは出力回路２０を介して発振出力端子ＯＵＴに接続し、またその入力すなわちＮＭＯＳトランジスタＮ１１のゲートと出力との間には帰還抵抗９が接続している。出力回路２０の構成については第７の実施例の説明で述べた通りである。さらに、反転増幅器１の入力すなわちＮＭＯＳトランジスタＮ１０のゲートにドレインを接続するＰＭＯＳトランジスタＰ１０から成るスイッチング素子１９と、反転増幅器１出力電位を検出して前記スイッチング素子１９を制御するための検出回路３２と、制御端子Ｃ３にゲートを接続したＰＭＯＳトランジスタＰ１から成る励磁電流供給手段１８と、制御端子Ｃ５にゲートを、反転増幅器１出力にドレインを、ＧＮＤにソースをそれぞれ接続したＮＭＯＳトランジスタＮ１３と、が設けられている。検出回路３２は、スイッチング素子１９内ＰＭＯＳトランジスタＰ１０のゲートにその出力を接続し、一方の入力を制御端子Ｃ６に接続したＮＡＮＤゲートＧ１０と、出力を上記ＮＡＮＤゲートＧ１０のもう一方の入力に接続し、一方の入力を制御端子Ｃ６に接続したＮＡＮＤゲートＧ８と、出力を上記ＮＡＮＤゲートＧ８のもう一方の入力に接続し、一方の入力を上記ＮＡＮＤゲートＧ８の出力に、もう一方の入力を反転増幅器１の出力にそれぞれ接続したＮＡＮＤゲートＧ９とから構成されている。
【０１０１】
以下、本実施例の動作につき説明する。
【０１０２】
まず発振回路を停止状態におく場合は、制御端子Ｃ１，Ｃ３，Ｃ５をＨｉｇｈレベルに、Ｃ６をＬｏｗレベルにそれぞれバイアスする。このときＰＭＯＳトランジスタＰ６，Ｐ７はＯＦＦ状態にあるから反転増幅器１、及び発振検出ゲート２１は機能しない。またＰＭＯＳトランジスタＰ１がＯＦＦ、ＮＭＯＳトランジスタＮ１３がＯＮ状態にあるから端子Ｔ２側電位はＧＮＤレベルとなる。またＮＡＮＤゲートＧ１０出力がＨｉｇｈとなるからＰＭＯＳトランジスタＰ１０はＯＦＦ状態にあり、よって帰還抵抗４により端子Ｔ１側電位もＧＮＤレベルにある。
【０１０３】
次いで発振回路を起動する場合、制御端子Ｃ５をＬｏｗとしてＮＭＯＳトランジスタＮ１３をＯＦＦとするとともに、制御端子Ｃ３にＬｏｗレベルのワンショットパルスを印加し、ＰＭＯＳトランジスタＰ１を所定の期間のみＯＮさせて発振子５に励磁電流を供給する。これにより端子Ｔ２側電位は電源ＶＣＣ電位に向かって急峻に上昇するが、端子Ｔ１側は帰還抵抗４が高抵抗のためゆるやかに電位上昇を始める。しかる後に制御端子Ｃ１をＬｏｗとして反転増幅器１，発振検出ゲート２１を活性化するが、この時点では端子Ｔ１側電位がＧＮＤレベル近傍にあり、反転増幅器１はまだ機能することはできない。
【０１０４】
このとき、すなわち反転増幅器１を活性化した直後に制御端子Ｃ６をＨｉｇｈにすると、ＮＡＮＤゲートＧ１０出力がＬｏｗとなりＰＭＯＳトランジスタＰ１０がＯＮして端子Ｔ１側の電位上昇を加速する。ここでＮＡＮＤゲートＧ１０出力がＬｏｗに反転するのは、制御端子Ｃ６をＨｉｇｈにする直前、ＮＡＮＤゲートＧ８出力がＨｉｇｈ、端子Ｔ２電位がＨｉｇｈ、よってＮＡＮＤゲートＧ９出力がＬｏｗとなっているが、この状態で制御端子Ｃ６をＨｉｇｈにすると、ＮＡＮＤゲートＧ９のＬｏｗ出力によりＮＡＮＤゲートＧ８出力はＨｉｇｈを維持し、よってＮＡＮＤゲートＧ１０の２入力が共にＨｉｇｈとなってＮＡＮＤゲートＧ１０出力がＬｏｗに反転するものである。そして制御端子Ｃ６のバイアスをそのままＨｉｇｈレベルに維持すれば、端子Ｔ２電位がＬｏｗに反転しない限りこの状態は保持されることになる。
【０１０５】
上記ＰＭＯＳトランジスタＰ１０すなわちスイッチング素子１９のＯＮにより、端子Ｔ１側の電位が上昇して反転増幅器１の論理しきい値電圧ＶＬＴ１に到達すると、反転増幅器１の出力すなわち端子Ｔ２側電位はＨｉｇｈレベルからＬｏｗレベルに反転し始める。この端子Ｔ２側電位のＬｏｗ反転を受けてＮＡＮＤゲートＧ９出力がＨｉｇｈとなり、これによりＮＡＮＤゲートＧ８の２入力が共にＨｉｇｈとなってＮＡＮＤゲートＧ８出力がＬｏｗ、よってＮＡＮＤゲートＧ１０出力がＨｉｇｈへ復帰してＰＭＯＳトランジスタＰ１０がＯＦＦする。この時点で端子Ｔ１側の電位上昇は停止し、結果的に端子Ｔ１側の電位は反転増幅器１の論理しきい値電圧ＶＬＴ１近傍にバイアスされた状態となる。端子Ｔ２側についてはＧＮＤレベル若しくはその近傍にまで電位が一旦変動し得るが、端子Ｔ１側すなわち反転増幅器１の入力電位がＶＬＴ１近傍にあることから、反転増幅器１出力すなわち端子Ｔ２側電位もやがてはＶＬＴ１近傍に安定化される。スイッチング素子１９がＯＦＦした時点から反転増幅器１の入力電位はＶＬＴ１近傍にあるから、端子Ｔ２側の電位変動に依らず反転増幅器１のゲインは確保され発振を開始することができる。図１０に示した様にカップリング容量８を介して反転増幅器１出力を受ければ、その出力の電位変動に関わらず反転増幅器１の微小発振振動成分を取り出し、これを発振検出ゲート２１、及び出力回路２０などによって増幅，波形整形して出力端子ＯＵＴに伝達することができる。
【０１０６】
なお、スイッチング素子１９のＯＮにより一旦Ｌｏｗレベルに反転した端子Ｔ２側電位が発振振幅の拡大などによって再びＨｉｇｈレベルになることがあっても、制御端子Ｃ６を発振回路の動作期間中Ｈｉｇｈレベルとすることにより、ＮＡＮＤゲートＧ８がＬｏｗ出力を維持するからＮＡＮＤゲートＧ９，Ｇ１０出力がＨｉｇｈ固定となってスイッチング素子１９のＯＦＦ状態は保持される。
【０１０７】
また検出回路３２は、反転増幅器１の出力反転を検出できれば良いので、通常のＣＭＯＳゲート構成としても低電圧動作にも十分対応が可能である。
【０１０８】
なお図１０においては、反転増幅器１、及び発振検出ゲート２１を低電圧動作を考慮して第７の実施例同様負荷ＭＯＳ型インバータのゲート構成としたが、これに限定されるものではなく、例えば図３の第３の実施例に示した様なＣＭＯＳ構成のゲートによっても同様の動作を得ることができる。但し電源ＶＣＣ電圧に関し、動作下限値は異なってくる。励磁電流供給手段１８、及びＮＭＯＳトランジスタＮ１３については、反転増幅器１が活性化されたとき十分な励磁電流供給能力を有し、また停止状態では端子Ｔ１，Ｔ２電位を固定し得るゲート構成であれば、省略しても良い。また発振検出ゲート２１，出力回路２０の構成方法についても第７の実施例で述べた様に適宜設計すれば良い。
【０１０９】
また図１０においては、反転増幅器１、及び発振検出ゲート２１をＰＭＯＳ負荷型として発振停止時は端子Ｔ１，Ｔ２を共にＧＮＤレベルに固定したため、発振起動においてスイッチング素子１９には端子Ｔ１電位をプルアップする機能を持たせたが、これに限定されるものではなく、例えば反転増幅器１、及び発振検出ゲート２１をＮＭＯＳ負荷型（この場合ＰＭＯＳトランジスタ側のゲートに端子Ｔ１が接続する。）として発振停止時に端子Ｔ１，Ｔ２を共に電源ＶＣＣ電位側に固定した様な場合は、励磁電流供給手段１８も端子Ｔ２とＧＮＤとの間に設けて端子Ｔ２側をＧＮＤレベルにバイアスして発振子５の励磁を行うであろうし、この場合端子Ｔ１電位はＨｉｇｈレベル側から遷移することになるからスイッチング素子１９には端子Ｔ１電位をプルダウンする機能を持たせることになる。具体的には図１０におけるＰＭＯＳトランジスタＰ１０に替えて端子Ｔ２とＧＮＤとの間にＮＭＯＳトランジスタを設ければ容易にプルダウン機能を有するスイッチング素子１９を構成できる。またこの場合反転増幅器１のＨｉｇｈレベル側への出力反転を検出してスイッチング素子１９をＯＦＦ制御することになるから、検出回路３２もそれに見合った構成をとる必要がある。その一例としては、ＮＡＮＤゲートＧ８，Ｇ９，Ｇ１０をすべてＮＯＲゲートに置き換え、図１０とは逆に制御端子Ｃ６をＬｏｗとすることで起動を行う様にすれば良い。
【０１１０】
本実施例によれば、反転増幅器１の入出力間短絡手段７を用いることなく発振起動時に反転増幅器１の入力電位をその論理しきい値電圧ＶＬＴ１近傍にバイアスすることができ、他の実施例同様発振立ち上がり時間を短縮した発振回路が得られるとともに、低電圧動作についても、前記第７，第８の実施例の如く昇圧手段３０などの回路要素を付加することなく対応が可能であり、比較的小さな回路規模で集積化に有利な発振回路を得ることができる。
【図面の簡単な説明】
【０１１１】
【図１】本発明の第１の実施例の構成を示す回路図。
【図２】本発明の第２の実施例の構成を示す回路図。
【図３】本発明の第３の実施例の構成を示す回路図。
【図４】本発明の第４の実施例の構成を示す回路図。
【図５】本発明の第４の実施例の構成を示す回路図。
【図６】本発明の第５の実施例の構成を示す回路図。
【図７】本発明の第６の実施例の構成を示す回路図。
【図８】本発明の第７の実施例の構成を示す回路図。
【図９】本発明の第８の実施例の構成を示す回路図。
【図１０】本発明の第９の実施例の構成を示す回路図。
【図１１】従来の構成を示す回路図。
【符号の説明】
【０１１２】
１…反転増幅器、２…出力バッファ回路、３…抵抗、４，９…帰還抵抗、５…発振子、７，１０…短絡手段、８，１１，１５…カップリング容量、１２，１３…バイアス手段、１４，１６，１７…電流源、１８…励磁電流供給手段、１９…スイッチング素子、２０…出力回路、２１…発振検出ゲート、２２…バッファ回路、３０…昇圧手段、３１…レベルシフタ、３２…検出回路、６１，６２…容量、Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５，Ｃ６…制御端子、Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５，Ｐ６，Ｐ７，Ｐ８，Ｐ９，Ｐ１０…ＰＭＯＳトランジスタ、Ｎ１，Ｎ２，Ｎ３，Ｎ４，Ｎ５，Ｎ６，Ｎ７，Ｎ８，Ｎ９，Ｎ１０，Ｎ１１，Ｎ１２，Ｎ１３…ＮＭＯＳトランジスタ、ＯＵＴ…発振出力端子、ＶＣＣ…電源。
【特許請求の範囲】
【請求項１】
反転増幅器と、反転増幅器の入出力端子間に並列接続する発振子との正帰還ループを形成して発振動作を行う発振回路において、
ソースを第１の基準電位に接続した第１導電型の第１のトランジスタと、同じくソースを第１の基準電位に接続した第１導電型の第２のトランジスタの互いのゲートを接続し、第１のトランジスタのゲート，ドレインを短絡接続して入力端子とし、第２のトランジスタのドレインを出力端子とする第１のカレントミラー回路と、
ソースを第２の基準電位に接続した第２導電型の第３のトランジスタと、同じくソースを第２の基準電位に接続した第２導電型の第４のトランジスタの互いのゲートを接続し、第３のトランジスタのゲート，ドレインを短絡接続して入力端子とし、第４のトランジスタのドレインを出力端子とする第２のカレントミラー回路と、
第１のカレントミラー回路の入力端子と第２の基準電位との間に接続した第１の電流バイアス手段と、
第２のカレントミラー回路の入力端子と第１の基準電位との間に接続した第２の電流バイアス手段と、
第１のカレントミラー回路の入力端子と第２のカレントミラー回路の入力端子との間に直列接続して設けられた第１，第２の結合容量と、から成り、
第１，第２の結合容量の共通接続点を入力端子とし、第１，第２の各カレントミラー回路の出力端子を共通接続して出力端子とした増幅回路を設け、
前記反転増幅器出力を源とする発振電圧振動を前記増幅回路の入力端子へ入力し、前記増幅回路の出力端子から発振出力を取り出すことを特徴とする発振回路。
【請求項２】
反転増幅器と、反転増幅器の入出力端子間に並列接続する発振子との正帰還ループを形成して発振動作を行う発振回路において、
ソースを第１の基準電位に接続した第１導電型の第１のトランジスタと、同じくソースを第１の基準電位に接続した第１導電型の第２のトランジスタの互いのゲートを接続し、第１のトランジスタのゲート，ドレインを短絡接続して入力端子とし、第２のトランジスタのドレインを出力端子とする第１のカレントミラー回路と、
ソースを第２の基準電位に接続した第２導電型の第３のトランジスタと、同じくソースを第２の基準電位に接続した第２導電型の第４のトランジスタの互いのゲートを接続し、第３のトランジスタのゲート，ドレインを短絡接続して入力端子とし、第４のトランジスタのドレインを出力端子とする第２のカレントミラー回路と、
ソースを第１の基準電位に接続した第１導電型の第５のトランジスタと、同じくソースを第１の基準電位に接続した第１導電型の第６のトランジスタの互いのゲートを接続し、第５のトランジスタのゲート，ドレインを短絡接続して入力端子とし、第６のトランジスタのドレインを出力端子とする第３のカレントミラー回路と、
ソースを第２の基準電位に接続した第２導電型の第７のトランジスタと、同じくソースを第２の基準電位に接続した第２導電型の第８のトランジスタの互いのゲートを接続し、第７のトランジスタのゲート，ドレインを短絡接続して入力端子とし、第８のトランジスタのドレインを出力端子とする第４のカレントミラー回路と、
第１のカレントミラー回路の入力端子と第２の基準電位との間に接続した第１の電流バイアス手段と、
第２のカレントミラー回路の入力端子と第１の基準電位との間に接続した第２の電流バイアス手段と、
第１のカレントミラー回路の入力端子と第２のカレントミラー回路の入力端子との間に直列接続して設けられた第１，第２の結合容量と、
から成り、第１，第２の結合容量の共通接続点を入力端子とし、第１のカレントミラー回路の出力端子を第４のカレントミラー回路の入力端子へ、また第２のカレントミラー回路の出力端子を第３のカレントミラー回路の入力端子へそれぞれ接続し、さらに第３，第４の各カレントミラー回路の出力端子を共通接続して出力端子とした増幅回路を設け、
前記反転増幅器出力を源とする発振電圧振動を前記増幅回路の入力端子へ入力し、前記増幅回路の出力端子から発振出力を取り出すことを特徴とする発振回路。
【請求項３】
前記反転増幅器は、発振起動時、発振子を励磁した後に反転増幅器の入力端子を所定電位にバイアスする電圧バイアス手段を具備して成ることを特徴とする請求項１または２に記載の発振回路。
【請求項４】
前記反転増幅器は、
第１導電型の第１のＭＯＳトランジスタと、
ドレインを第１のＭＯＳトランジスタのドレインに接続した第２導電型の第２のＭＯＳトランジスタと、
ゲート，ドレインを短絡し、かつそのゲートを第２のＭＯＳトランジスタのゲートに接続して第２のＭＯＳトランジスタとカレントミラーを構成する第２導電型の第３のＭＯＳトランジスタと、
ゲートを基準電圧源に、ドレインを第３のＭＯＳトランジスタのドレインに、それぞれ接続した第１導電型の第４のＭＯＳトランジスタと、
から構成し、第１のＭＯＳトランジスタのゲートを入力端子，ドレインを出力端子としたことを特徴とする請求項１または２に記載の発振回路。
【請求項１】
反転増幅器と、反転増幅器の入出力端子間に並列接続する発振子との正帰還ループを形成して発振動作を行う発振回路において、
ソースを第１の基準電位に接続した第１導電型の第１のトランジスタと、同じくソースを第１の基準電位に接続した第１導電型の第２のトランジスタの互いのゲートを接続し、第１のトランジスタのゲート，ドレインを短絡接続して入力端子とし、第２のトランジスタのドレインを出力端子とする第１のカレントミラー回路と、
ソースを第２の基準電位に接続した第２導電型の第３のトランジスタと、同じくソースを第２の基準電位に接続した第２導電型の第４のトランジスタの互いのゲートを接続し、第３のトランジスタのゲート，ドレインを短絡接続して入力端子とし、第４のトランジスタのドレインを出力端子とする第２のカレントミラー回路と、
第１のカレントミラー回路の入力端子と第２の基準電位との間に接続した第１の電流バイアス手段と、
第２のカレントミラー回路の入力端子と第１の基準電位との間に接続した第２の電流バイアス手段と、
第１のカレントミラー回路の入力端子と第２のカレントミラー回路の入力端子との間に直列接続して設けられた第１，第２の結合容量と、から成り、
第１，第２の結合容量の共通接続点を入力端子とし、第１，第２の各カレントミラー回路の出力端子を共通接続して出力端子とした増幅回路を設け、
前記反転増幅器出力を源とする発振電圧振動を前記増幅回路の入力端子へ入力し、前記増幅回路の出力端子から発振出力を取り出すことを特徴とする発振回路。
【請求項２】
反転増幅器と、反転増幅器の入出力端子間に並列接続する発振子との正帰還ループを形成して発振動作を行う発振回路において、
ソースを第１の基準電位に接続した第１導電型の第１のトランジスタと、同じくソースを第１の基準電位に接続した第１導電型の第２のトランジスタの互いのゲートを接続し、第１のトランジスタのゲート，ドレインを短絡接続して入力端子とし、第２のトランジスタのドレインを出力端子とする第１のカレントミラー回路と、
ソースを第２の基準電位に接続した第２導電型の第３のトランジスタと、同じくソースを第２の基準電位に接続した第２導電型の第４のトランジスタの互いのゲートを接続し、第３のトランジスタのゲート，ドレインを短絡接続して入力端子とし、第４のトランジスタのドレインを出力端子とする第２のカレントミラー回路と、
ソースを第１の基準電位に接続した第１導電型の第５のトランジスタと、同じくソースを第１の基準電位に接続した第１導電型の第６のトランジスタの互いのゲートを接続し、第５のトランジスタのゲート，ドレインを短絡接続して入力端子とし、第６のトランジスタのドレインを出力端子とする第３のカレントミラー回路と、
ソースを第２の基準電位に接続した第２導電型の第７のトランジスタと、同じくソースを第２の基準電位に接続した第２導電型の第８のトランジスタの互いのゲートを接続し、第７のトランジスタのゲート，ドレインを短絡接続して入力端子とし、第８のトランジスタのドレインを出力端子とする第４のカレントミラー回路と、
第１のカレントミラー回路の入力端子と第２の基準電位との間に接続した第１の電流バイアス手段と、
第２のカレントミラー回路の入力端子と第１の基準電位との間に接続した第２の電流バイアス手段と、
第１のカレントミラー回路の入力端子と第２のカレントミラー回路の入力端子との間に直列接続して設けられた第１，第２の結合容量と、
から成り、第１，第２の結合容量の共通接続点を入力端子とし、第１のカレントミラー回路の出力端子を第４のカレントミラー回路の入力端子へ、また第２のカレントミラー回路の出力端子を第３のカレントミラー回路の入力端子へそれぞれ接続し、さらに第３，第４の各カレントミラー回路の出力端子を共通接続して出力端子とした増幅回路を設け、
前記反転増幅器出力を源とする発振電圧振動を前記増幅回路の入力端子へ入力し、前記増幅回路の出力端子から発振出力を取り出すことを特徴とする発振回路。
【請求項３】
前記反転増幅器は、発振起動時、発振子を励磁した後に反転増幅器の入力端子を所定電位にバイアスする電圧バイアス手段を具備して成ることを特徴とする請求項１または２に記載の発振回路。
【請求項４】
前記反転増幅器は、
第１導電型の第１のＭＯＳトランジスタと、
ドレインを第１のＭＯＳトランジスタのドレインに接続した第２導電型の第２のＭＯＳトランジスタと、
ゲート，ドレインを短絡し、かつそのゲートを第２のＭＯＳトランジスタのゲートに接続して第２のＭＯＳトランジスタとカレントミラーを構成する第２導電型の第３のＭＯＳトランジスタと、
ゲートを基準電圧源に、ドレインを第３のＭＯＳトランジスタのドレインに、それぞれ接続した第１導電型の第４のＭＯＳトランジスタと、
から構成し、第１のＭＯＳトランジスタのゲートを入力端子，ドレインを出力端子としたことを特徴とする請求項１または２に記載の発振回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２００８−９２６０５（Ｐ２００８−９２６０５Ａ）
【公開日】平成２０年４月１７日（２００８．４．１７）
【国際特許分類】
【出願番号】特願２００７−３３１８５９（Ｐ２００７−３３１８５９）
【出願日】平成１９年１２月２５日（２００７．１２．２５）
【分割の表示】特願平９−３２２６７８の分割
【原出願日】平成９年１１月２５日（１９９７．１１．２５）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【出願人】（３９００２３９２８）日立エンジニアリング株式会社 (134)
【出願人】（０００２３３２７３）日立原町電子工業株式会社 (15)
【Ｆターム（参考）】
【公開日】平成２０年４月１７日（２００８．４．１７）
【国際特許分類】
【出願日】平成１９年１２月２５日（２００７．１２．２５）
【分割の表示】特願平９−３２２６７８の分割
【原出願日】平成９年１１月２５日（１９９７．１１．２５）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【出願人】（３９００２３９２８）日立エンジニアリング株式会社 (134)
【出願人】（０００２３３２７３）日立原町電子工業株式会社 (15)
【Ｆターム（参考）】
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