記憶装置、通信システムおよび記憶装置の制御方法

【課題】リセット信号線を接続するための端子や配線等の回路構成がなく、簡易な構成をもつ記憶装置、カートリッジ、通信システムおよび記憶装置の制御方法を提供すること。
【解決手段】記憶装置２０は、クロック信号ＳＣＫおよびデータ信号ＳＤＡが入力され、リセットにより初期化された後にクロック信号ＳＣＫに同期したデータ通信を開始するよう構成されている。この記憶装置２０は、クロック信号ＳＣＫがハイのレベルを維持する期間において、データ信号ＳＤＡに複数回のレベル変化を生じたか否かを判定し、複数回のレベル変化を生じていた場合に、記憶装置２０のリセットを実行するリセット処理ユニット２７を備えている。

【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ホストコンピューターとのデータ通信を行う記憶装置、カートリッジ、通信システムおよび記憶装置の制御方法に関する。
【背景技術】
【０００２】
記憶装置と、記憶装置を制御するホストコンピューターとの間の通信を、クロック信号線、データ信号線、リセット信号線の３線を用いて行うようにしたシステムが知られている（例えば、特許文献１参照）。
【０００３】
特許文献１に記載のシステムは、インクジェットプリンターのインクカートリッジに備わる記憶装置と、プリンターの本体側に備わるホストコンピューターとの通信を、クロック信号線、データ信号線、リセット信号線の３線を用いて行うものである。このシステムでは、ホストコンピューターから記憶装置にアクセスする際、ホストコンピューターはリセット信号線を介して記憶装置にリセット信号を送出する。記憶装置は、リセット信号を受信するとリセットを実行し、例えば、記憶装置の内部に備わるレジスターをクリアすることによって記憶装置の初期化が行われる。記憶装置が初期化された後、記憶装置とホストコンピューターとの間でクロック信号に同期させたデータ通信が開始されて、このデータ通信により、ホストコンピューターが記憶装置のメモリーアレイにアクセスできるよう構成されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−１４８７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に記載のシステムは、クロック信号線、データ信号線、リセット信号線の３つの信号線を実装する必要があるため、記憶装置やホストコンピューター側の配線や端子などの回路構成が複雑化するという課題があった。このため、回路設計の設計工数の増大や製品コストの増大などをもたらすこととなっていた。
【０００６】
また、例えば、インク色ごとに異なるインクカートリッジが装着されるインクジェットプリンターのように、１つのプリンターに対して複数のインクカートリッジが装着される場合、１つのホストコンピューターに対して複数の記憶装置が備わるシステムとなる。このシステムにおいて、各記憶装置に対してクロック信号線、データ信号線およびリセット信号線を配線した場合、回路構成の複雑化がより顕著になってしまう。
【課題を解決するための手段】
【０００７】
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態または適用例として実現することが可能である。
【０００８】
［適用例１］クロック信号が入力される第１端子と、データ信号が入力される第２端子と、記憶部とを有する記憶装置であって、前記クロック信号および前記データ信号によるデータ通信を制御し、リセットにより初期化された後に前記クロック信号に同期させた前記データ信号により前記記憶部にアクセスするデータ通信を開始する通信制御部と、前記クロック信号が前記所定のレベルを維持する期間において前記データ信号に複数回のレベル変化が生じた場合に、前記通信制御部に前記リセットを実行させるリセット実行部と、を備えることを特徴とする記憶装置。
【０００９】
この構成によれば、クロック信号が所定のレベルを維持する期間にデータ信号に複数回のレベル変化を生じた場合にリセットが実行されて、リセットした後に記憶装置の記憶部にアクセスするデータ通信が開始される。したがって、クロック信号およびデータ信号によって記憶装置の記憶部にアクセスすることが可能であり、特許文献１に記載の記憶装置に比べると、リセット信号線を接続するための端子や配線等の回路構成がない簡易な構成の記憶装置を得ることができる。また、回路構成を簡易化できるため、記憶装置の設計工数を削減できるとともに、製品コストの低廉化を実現できる。
【００１０】
［適用例２］上記記憶装置において、前記リセット実行部は、前記クロック信号が前記所定のレベルに変化した後の前記所定のレベルを維持する期間において前記データ信号に複数回のレベル変化が生じた場合に、前記通信制御部に前記リセットを実行させることを特徴とする記憶装置。
【００１１】
この構成によれば、クロック信号が所定のレベルに変化したレベル変化も用いて、リセットを実行するタイミングをより正確に判断することができる。
【００１２】
［適用例３］上記記憶装置において、前記記憶部は、第１識別情報を記憶し、前記通信制御部は、前記第１識別情報と、前記データ信号により入力される第２識別情報とを比較して、前記第１識別情報と前記第２識別情報とが一致する場合に、前記データ通信における前記記憶部へのアクセスを許可することを特徴とする記憶装置。
【００１３】
この構成によれば、記憶部に記憶された第１識別情報と、データ信号により入力された第２識別情報とが一致する場合に、データ通信による記憶部へのアクセスが許可されるので、記憶部へのアクセスを適切に管理することができる。
【００１４】
［適用例４］上記記憶装置において、前記データ通信を開始した後、前記データ信号のレベルが変化した回数をカウントするカウント部を備え、前記通信制御部は、前記カウント部のカウント値に基づいて前記第２識別情報を取得することを特徴とする記憶装置。
【００１５】
この構成によれば、データ通信を開始した後に、データ信号のレベルが変化した回数に応じて第２識別情報が取得され、第１識別情報および第２識別情報により記憶部へのアクセスが許可される。したがって、記憶部へのアクセスを適切に管理することができる。
【００１６】
［適用例５］上記記憶装置において、前記クロック信号が前記所定のレベルを維持する期間において前記データ信号のレベルが変化した回数をカウントするカウント部を備え、前記通信制御部は、前記カウント部のカウント値に基づいて前記第２識別情報を取得することを特徴とする記憶装置。
【００１７】
この構成によれば、クロック信号が所定のレベルを維持する期間に、レベルが変化した回数に応じて第２識別情報が取得され、第１識別情報および第２識別情報により記憶部へのアクセスが許可される。したがって、記憶部へのアクセスを適切に管理することができる。
【００１８】
［適用例６］クロック信号が入力される第１端子と、データ信号が入力される第２端子と、記憶部とを有する記憶装置を備えるカートリッジであって、前記記憶装置は、前記クロック信号および前記データ信号によるデータ通信を制御し、リセットにより初期化された後に前記クロック信号に同期させた前記データ信号により前記記憶部にアクセスするデータ通信を開始する通信制御部と、前記クロック信号が前記所定のレベルを維持する期間において前記データ信号に複数回のレベル変化が生じた場合に、前記通信制御部に前記リセットを実行させるリセット実行部と、を備えることを特徴とするカートリッジ。
【００１９】
この構成によれば、リセット信号線を接続するための端子や配線等の回路構成がない簡易な構成のカートリッジを実現することができる。
【００２０】
［適用例７］記憶部を有する記憶装置とホスト装置とがクロック信号線およびデータ信号線を介して接続される通信システムであって、前記記憶装置は、前記クロック信号線のクロック信号および前記データ信号線のデータ信号によるデータ通信を制御し、リセットにより初期化された後に前記クロック信号に同期させた前記データ信号により前記記憶部にアクセスするデータ通信を開始する通信制御部と、前記クロック信号が前記所定のレベルを維持する期間において前記データ信号に複数回のレベル変化が生じた場合に、前記通信制御部に前記リセットを実行させるリセット実行部と、を備えることを特徴とする通信システム。
【００２１】
この構成によれば、記憶装置またはホスト装置、もしくは記憶装置とホスト装置の間に、リセット信号線を接続するための端子や配線等の回路構成がない簡易な構成の通信システムを実現することができる。
【００２２】
［適用例８］クロック信号が入力される第１端子と、データ信号が入力される第２端子と、記憶部とを有する記憶装置の制御方法であって、前記クロック信号が前記所定のレベルを維持する期間において前記データ信号に複数回のレベル変化が生じた場合に、リセットを実行するステップと、前記リセットにより初期化した後に前記クロック信号に同期させた前記データ信号により前記記憶部にアクセスするデータ通信を開始するステップと、を含むことを特徴とする記憶装置の制御方法。
【００２３】
このようにすれば、リセットにより初期化された後にデータ通信によって記憶部にアクセスできるよう構成された記憶装置に対して、リセット信号を用いることなく、クロック信号およびデータ信号によってアクセスすることができる。
【図面の簡単な説明】
【００２４】
【図１】第１の実施形態に係る通信システムの概略構成を示したブロック図である。
【図２】インクカートリッジの概観斜視図である。
【図３】ホストコンピューターの構成を示したブロック図である。
【図４】データ列のデータ構造を示したブロック図である。
【図５】記憶装置内部の回路構成を示したブロック図である。
【図６】クロック信号とデータ信号の一例を示したタイミングチャートである。
【図７】リセット処理ユニットの構成を示したブロック図である。
【図８】ホストコンピューターによって行われる処理および記憶装置によって行われる処理の手順を示したフローチャートである。
【図９】第２の実施形態におけるクロック信号とデータ信号の一例を示したタイミングチャートである。
【図１０】リセット処理ユニットの構成を示したブロック図である。
【図１１】第３の実施形態におけるクロック信号とデータ信号の一例を示したタイミングチャートである。
【図１２】ホストコンピューターによって行われる処理および記憶装置によって行われる処理の手順を示したフローチャートである。
【図１３】第１の変形例を説明する説明図である。
【発明を実施するための形態】
【００２５】
（第１の実施形態）
以下、本発明の実施形態について図面を参照して説明する。なお、本実施形態では、通信システムの一例として、インクジェットプリンターに備わる通信システムについて説明する。
【００２６】
図１は、第１の実施形態に係る通信システムの概略構成を示した図である。図１に示すように、通信システム１は、複数の記憶装置２０（２０ａ〜２０ｄ）と、記憶装置２０のホスト装置としてのホストコンピューター１０とを含む。記憶装置２０は、図２に示すように、４色のインクカートリッジＣ１〜Ｃ４にそれぞれ備えられるものである。例えば、シアンのインクを収容したインクカートリッジＣ１には記憶装置２０ａ、マゼンタのインクを収容したインクカートリッジＣ２には記憶装置２０ｂ、イエローのインクを収容したインクカートリッジＣ３には記憶装置２０ｃ、ブラックのインクを収容したインクカートリッジＣ４には記憶装置２０ｄが備えられる。もっとも、記憶装置２０の数およびカートリッジの種類についてはこれに限られるものではない。また、ホストコンピューター１０の例としては、インクジェットプリンターの本体側に配置されたプリンタコントローラーなどが挙げられる。
【００２７】
記憶装置２０（２０ａ〜２０ｄ）は、インクカートリッジＣに設けられたメモリモジュール基板上に配置され、クロック信号端子（第１端子）ＣＴおよびデータ信号端子（第２端子）ＤＴを有している。クロック信号端子ＣＴにはクロック信号線ＣＬが接続されており、クロック信号線ＣＬはクロックバスＣＢを介してホストコンピューター１０に接続されている。一方、データ信号端子ＤＴにはデータ信号線ＤＬが接続されており、データ信号線ＤＬはデータバスＤＢを介してホストコンピューター１０に接続されている。
【００２８】
図３は、ホストコンピューター１０の構成を示した図である。図３に示すように、ホストコンピューター１０は、クロック信号生成回路１１、電源回路１２、電源補償回路１３、データ記憶回路１４および各回路を制御する制御回路１５を備える制御装置である。ホストコンピューター１０は、印刷制御の他、記憶装置２０ａ〜２０ｄへのアクセス制御や、インク消費量、インクカートリッジＣの装着時間といったデータを記憶装置２０から取得してデータ記憶回路１４に記憶する制御などを行う。
【００２９】
電源補償回路１３は、電源の供給が遮断された場合にも所定の期間（例えば、０．３ｓ）、記憶装置２０に電源を供給する。これにより、停電、電源プラグが抜かれることによってデータ書き込み中の電源が遮断されても、上述した所定期間の間に書き込みを優先すべきデータの書き込みを完了することができる。電源補償回路１３としては、例えば、コンデンサーが用いられる。
【００３０】
制御回路１５は、電源回路１２を制御して正電源の出力を制御する。ホストコンピューター１０は、各記憶装置２０ａ〜２０ｄに対して常時電源を供給しておらず、記憶装置２０ａ〜２０ｄに対するアクセス要求が発生した場合にのみ、記憶装置２０ａ〜２０ｄに対して正電源を供給する。
【００３１】
クロック信号生成回路１１は、クロック信号ＳＣＫを生成する。生成されたクロック信号ＳＣＫは、クロック信号線ＣＬを介して各記憶装置２０ａ〜２０ｄに供給される。
【００３２】
また、制御回路１５は、記憶装置２０とのデータ通信を制御する。制御回路１５は、記憶装置２０とデータ通信する際、所定のフォーマットに従うデータ列を送出する。
【００３３】
次に、ホストコンピューター１０と記憶装置２０との間のデータ通信で用いられるデータ列のデータ構造について説明する。図４は、データ列のデータ構造を示した図である。図４に示すように、データ列１００には、ＩＤデータ（第２識別情報）１１０と、読み出し／書き込みコマンド１２０と、処理データ１３０と、ＡＣＫデータ１４０と、が含まれる。ＩＤデータ１１０は、例えば、３ビットのデータであり、プリンターに装着された複数のインクカートリッジの各記憶装置２０ａ〜２０ｄのうちから、データの読み出しや書き込みの対象とする記憶装置２０を指定するための識別情報である。読み出し／書き込みコマンド１２０は、記憶装置２０に対しての読み出しまたは書き込みの処理種別を指定するコマンドである。処理データ１３０は、読み出し／書き込みコマンド１２０で指定された処理の対象となるデータである。なお、読み出し／書き込みコマンド１２０と処理データ１３０とは対になっており、データ列１００には、読み出し／書き込みコマンド１２０と処理データ１３０を含む組が繰り返し含まれる。ＡＣＫデータ１４０は、記憶装置２０からホストコンピューター１０に送出されるデータ列１００の最後に付加されるものであり、ホストコンピューター１０が送出したデータ列１００に従う処理が正常に行われたことを示す。ホストコンピューター１０は、上述したデータ列１００を構成するデータを、クロック信号ＳＣＫに同期させてデータ信号ＳＤＡにより記憶装置２０に順次送出する。これにより、ホストコンピューター１０と、記憶装置２０との間でクロック信号ＳＣＫに同期したデータ通信が行われる。
【００３４】
制御回路１５は、インクジェットプリンターの電源投入時、インクカートリッジの交換時、印刷ジョブの終了時、インクジェットプリンターの電源遮断時などに、上述したデータ列１００に従うデータ通信により記憶装置２０ａ〜２０ｄに対するアクセスを実行する。
【００３５】
ここで、ホストコンピューター１０から記憶装置２０にアクセスする場合、ホストコンピューター１０は、データ通信によるアクセスに先立ち、記憶装置２０にリセットを実行させる必要がある。すなわち、記憶装置２０は、リセットにより初期化された後にクロック信号ＳＣＫに同期したデータ通信によるアクセスが可能に構成されている。詳細は後述するが、これは、記憶装置２０とのデータ通信を開始するには、リセットによって記憶装置２０内部に備わるレジスターなどを初期化することによって、記憶装置２０を新たなアクセスに対して対処可能な状態としておく必要があるからである。このため、制御回路１５は、インクジェットプリンターの電源投入時、インクカートリッジの交換時、印刷ジョブの終了時、インクジェットプリンターの電源遮断時など、ホストコンピューター１０から記憶装置２０にアクセスする場合に記憶装置２０に対してリセットを要求する。
【００３６】
次に、記憶装置２０の内部構成について説明する。図５は、記憶装置２０内部の回路構成を示したブロック図である。なお、以下では、１つの記憶装置２０の内部構成を例に挙げて説明するが、各記憶装置２０ａ〜２０ｄの内部構成は、メモリーアレイに格納されているデータを除いて同じである。
【００３７】
図５に示すように、記憶装置２０は、メモリーアレイ２１と、アドレスカウンター２２と、メモリーコントローラー２３と、ＩＤコンパレーター２４と、オペレーションコードデコーダー２５と、Ｉ／Ｏコントローラー２６と、リセット処理ユニット２７と、を備えている。なお、記憶装置２０の構成のうち、アドレスカウンター２２、ＩＤコンパレーター２４、オペレーションコードデコーダー２５およびＩ／Ｏコントローラー２６が、メモリーアレイ２１にアクセスするデータ通信を制御する通信制御部３０に相当する。
【００３８】
メモリーアレイ２１は、ＥＥＰＲＯＭやフラッシュＲＯＭなど、不揮発的に記憶内容を保持すると共に記憶内容を書き換え可能なメモリーであり、記憶装置２０の記憶部である。メモリーアレイ２１は、例えば、２５６ビットなどの所定容量の記憶領域を有し、先頭アドレスから順次アクセスが可能、すなわちシーケンシャルにアクセス可能に構成されている。先頭から３ビットの記憶領域には、インクカートリッジＣの種類またはインクカートリッジＣが収容するインクの種類に応じて予め決められた識別データ（第１識別情報）２１０が格納されている。先頭から４ビット目の記憶領域は無効領域とされている。なお、本実施形態では、記憶装置２０のメモリーアレイ２００自体に識別データ２１０を記憶する構成としたが、メモリーアレイ２００とは別に設けた記憶素子に識別データ２１０を記憶するようにしてもよい。
【００３９】
アドレスカウンター２２は、クロック信号ＳＣＫに同期してそのカウント値をインクリメントする回路であり、クロック信号端子ＣＴ、メモリーアレイ２１およびリセット処理ユニット２７と接続されている。アドレスカウンター２２のカウント値とメモリーアレイ２１の記憶領域位置（アドレス）とは関連付けられており、アドレスカウンター２２のカウント値によってメモリーアレイ２１における書き込み位置または読み出し位置を指定することができる。
【００４０】
また、アドレスカウンター２２は、リセット処理ユニット２７からのリセット信号ＲＳＴが入力されると、カウント値を初期値にリセットすることにより初期化を行う。ここで、初期値はメモリーアレイ２１の先頭位置と関連付けられていればどのような値でもよく、例えば、”０”が初期値として用いられる。
【００４１】
メモリーコントローラー２３は、メモリーアレイ２１、アドレスカウンター２２およびＩ／Ｏコントローラー２６に接続されており、Ｉ／Ｏコントローラー２６の制御に従ってメモリーアレイ２１の記憶領域のうち、アドレスカウンター２２が指定するアドレスの領域への情報の書き込み／読み出しを実行する。具体的には、メモリーアレイ２１から情報を読み出してＩ／Ｏコントローラー２６に受け渡す処理や、Ｉ／Ｏコントローラー２６から書き込み対象の情報を受け取ってメモリーアレイ２１の記憶領域に書き込む処理などを行う。
【００４２】
ＩＤコンパレーター２４は、クロック信号端子ＣＴ、データ信号端子ＤＴ、Ｉ／Ｏコントローラー２６およびオペレーションコードデコーダー２５と接続されており、データ信号端子ＤＴを介して入力されるデータ列１００に含まれるＩＤデータ１１０とメモリーアレイ２１に格納されている識別データ２１０とを比較して一致するか否かを判定する。また、ＩＤコンパレーター２４は、ホストコンピューター１０から入力されたＩＤデータ１１０を格納する３ビットの第１レジスター２４０と、Ｉ／Ｏコントローラー２６を介してメモリーアレイ２１から取得した識別データ２１０を格納する第２レジスター２４１とを有している。ＩＤコンパレーター２４は、第１レジスター２４０に格納されたＩＤデータ１１０と、第２レジスター２４１に格納された識別データ２１０とが一致する場合に、ホストコンピューター１０からメモリーアレイ２１へのアクセスを許可する旨のアクセス許可信号ＥＮをオペレーションコードデコーダー２５に送出する。
【００４３】
なお、ＩＤコンパレーター２４は、リセット処理ユニット２７からのリセット信号ＲＳＴの入力により初期化を行う。ＩＤコンパレーター２４の初期化は、第１レジスター２４０および第２レジスター２４１に格納された情報をクリアすることによって行われる。初期化後のＩＤコンパレーター２４は新たなＩＤデータ１１０の入力待ちの状態となり、この状態においてホストコンピューター１０からデータ列１００が送出されると、データ列１００に含まれるＩＤデータ１１０を取得して第１レジスター２４０に格納するよう構成されている。また、ＩＤコンパレーター２４は、ＩＤデータ１１０を第１レジスター２４０に格納した後などの所定のタイミングで、Ｉ／Ｏコントローラー２６を介してメモリーアレイ２１から識別データ２１０を取得して第２レジスター２４１に格納する。
【００４４】
オペレーションコードデコーダー２５は、クロック信号端子ＣＴ、データ信号端子ＤＴ、ＩＤコンパレーター２４およびＩ／Ｏコントローラー２６と接続されており、ホストコンピューター１０から送出されたデータ列１００より読み出し／書き込みコマンド１２０を取得する。オペレーションコードデコーダー２５は、ＩＤコンパレーター２４からアクセス許可信号ＥＮが入力されると、取得した読み出し／書き込みコマンド１２０を解析して、解析結果に応じて書き込み処理要求または読み出し処理要求をＩ／Ｏコントローラー２６に送出する。
【００４５】
Ｉ／Ｏコントローラー２６は、クロック信号端子ＣＴ、データ信号端子ＤＴ、メモリーコントローラー２３、オペレーションコードデコーダー２５およびリセット処理ユニット２７と接続されており、オペレーションコードデコーダー２５からの要求に従ってメモリーアレイ２１に対するデータ転送方向ならびにデータ信号端子ＤＴに対するデータ転送方向を切り換え制御する。
【００４６】
また、Ｉ／Ｏコントローラー２６は、リセット処理ユニット２７からのリセット信号ＲＳＴの入力により初期化を行う。Ｉ／Ｏコントローラー２６の初期化は、メモリーアレイ２１に対するデータ転送方向を読み出し方向に設定し、データ信号端子ＤＴと接続されている信号線をハイインピーダンスとすることでデータ信号端子ＤＴに対するデータ転送を禁止することによって行われる。こうして初期化した状態は、オペレーションコードデコーダー２５から書き込み処理要求または読み出し処理要求が入力されるまで維持される。したがって、リセット信号ＲＳＴが入力された後にデータ信号端子ＤＴを介して入力されるデータ列１００の先頭４ビットのデータ（すなわち、ＩＤデータ１１０および読み出し／書き込みコマンド１２０）はメモリーアレイ２１に書き込まれることはない。一方で、メモリーアレイ２１の先頭４ビット（内４ビット目は無効データ）に格納されているデータは、読み出し専用となり、ＩＤコンパレーター２４に送出される。
【００４７】
ここで、上述したように、本実施形態の通信システム１では、ホストコンピューター１０から記憶装置２０にアクセスする際、アクセスに先立って記憶装置２０の第１レジスター２４０に格納された情報をクリアさせることによって、ＩＤコンパレーター２４をＩＤデータ１１０の入力待ちの状態としておく必要がある。このため、ホストコンピューター１０から記憶装置２０に新たにアクセスして、メモリーアレイ２１に対して情報の読み出しや書き込みをする際、ホストコンピューター１０は、データ通信によるアクセスに先立って、記憶装置２０にリセットを要求して、記憶装置２０を初期化する必要がある。
【００４８】
しかしながら、上述した構成の通信システム１は、特許文献１に記載のシステムのように、ホストコンピューター１０と記憶装置２０と間にリセット信号線が設けられていないため、リセット信号線を介してホストコンピューター１０から記憶装置２０にリセット信号を送出することはできない。
【００４９】
そこで、本実施形態に係る通信システム１では、ホストコンピューター１０から記憶装置２０に対してアクセスを開始する際に、クロック信号のレベル（ハイ／ロー）とデータ信号のレベル（ハイ／ロー）に、クロック信号ＳＣＫに同期しないレベル変化の組み合わせをリセット要求として用いる。
【００５０】
図６は、リセット要求に対応するクロック信号とデータ信号の組み合わせの一例を示したタイミングチャートである。図６に示すように、本実施形態では、リセット要求に対応する信号の組み合わせとして、クロック信号ＳＣＫを立ち上げてハイを維持する期間（時刻Ｔ１〜Ｔ４）に、データ信号ＳＤＡに対しては、ローからハイに立ち上げて（時刻Ｔ２）からローに立ち下げる（時刻Ｔ３）ことにより複数回のレベル変化を生じさせる。この一連のレベル変化の組み合わせを、リセット要求とする。すなわち、ホストコンピューター１０と記憶装置２０との間では、図６の時刻Ｔ１〜Ｔ４に示すクロック信号ＳＣＫとデータ信号ＳＤＡのレベル変化が、リセット要求に対応すると予め取り決められている。ホストコンピューター１０は、記憶装置２０に対してアクセスを開始する際、データ通信に先立ち、クロック信号ＳＣＫおよびデータ信号ＳＤＡに上述したレベル変化を生じさせることにより、ホストコンピューター１０は記憶装置２０に対してリセットを要求する。これにより、ホストコンピューター１０、記憶装置２０間にリセット信号用の信号線が接続されていなくとも、ホストコンピューター１０から記憶装置２０に対してリセットが要求される。
【００５１】
ホストコンピューター１０は、クロック信号ＳＣＫとデータ信号ＳＤＡにリセット要求に対応するレベル変化を生じさせた後、クロック信号ＳＣＫに同期させてデータ信号ＳＤＡによるデータ通信を行う（図６の時刻Ｔ５以降）。ホストコンピューター１０から記憶装置２０に送信するデータのフォーマットは上述したデータ列１００に従うため、図６の時刻Ｔ５にデータ通信を開始した後、クロック信号ＳＣＫの立ち上がりに同期して、データ列１００を構成するデータのうち先頭のＩＤデータ１１０から順番にデータを送信することにより、ホストコンピューター１０は記憶装置２０のメモリーアレイ２１へのアクセスを行う。なお、データ通信におけるクロック信号ＳＣＫの同期方法としては、クロック信号ＳＣＫの立ち上がりのタイミングに同期させる方法に限られることなく、クロック信号の立ち下がりのタイミング、もしくは立ち上がりと立ち下がりの両方のタイミングに同期させるようにしてもよい。
【００５２】
また、記憶装置２０には、上述したリセット要求に対応して記憶装置２０にリセットを実行させる処理を行うため、リセット処理ユニット２７が備えられている。リセット処理ユニット２７は、クロック信号端子ＣＴ、データ信号端子ＤＴ、アドレスカウンター２２、ＩＤコンパレーター２４およびＩ／Ｏコントローラー２６と接続されており、図７に示すように、リセット要求判定部２７０と、リセット実行部２７１と、を有している。
【００５３】
リセット要求判定部２７０は、クロック信号ＳＣＫとデータ信号ＳＤＡとを監視し、上述したリセット要求に対応するレベル変化を生じたか否かを判定する。リセット実行部２７１は、リセット要求判定部２７０の判定によって、クロック信号ＳＣＫおよびデータ信号ＳＤＡにリセット要求に対応するレベル変化を生じていた場合に、アドレスカウンター２２、ＩＤコンパレーター２４およびＩ／Ｏコントローラー２６にリセット信号ＲＳＴを送出する。これにより、アドレスカウンター２２、ＩＤコンパレーター２４およびＩ／Ｏコントローラー２６の各構成にリセットを実行させる。
【００５４】
次に、通信システム１の動作について詳細に説明する。図８は、ホストコンピューター１０によって行われる処理および記憶装置２０によって行われる処理の手順を示したフローチャートである。以下、図６に示した信号波形例および図８のフローチャートに従って説明する。
【００５５】
インクジェットプリンターの電源投入時、インクカートリッジの交換時、印刷ジョブの終了時、インクジェットプリンターの電源遮断時などに、図８の処理が開始される。処理が開始されると、ホストコンピューター１０は、クロック信号ＳＣＫおよびデータ信号ＳＤＡを、図６に示したリセット要求に対応する組み合わせとすることにより記憶装置２０に対してリセットを要求する。すなわち、ホストコンピューター１０の制御回路１５は、クロック信号生成回路１１を制御してクロック信号ＳＣＫのレベルをローからハイに立ち上げる（時刻Ｔ１、ステップＳ１０）。クロック信号ＳＣＫを立ち上がった後、制御回路１５は、データ信号ＳＤＡをローからハイ、さらにローへと変化させてから（時刻Ｔ２，Ｔ３、ステップＳ１１）、クロック信号ＳＣＫのレベルをハイからローに立ち下げる（時刻Ｔ４、ステップＳ１２）。なお、クロック信号ＳＣＫをハイに立ち上げてからローに戻る期間（時刻Ｔ１〜Ｔ４）については、データ信号ＳＤＡのレベル変化を記憶装置２０側で確実に検出できるよう、通常のデータ通信で用いられる１クロックより長い期間とすることが好ましい。
【００５６】
一方、記憶装置２０側では、リセット要求判定部２７０が、クロック信号ＳＣＫおよびデータ信号ＳＤＡを監視しており、クロック信号ＳＣＫの立ち上がりを検出してから（時刻Ｔ１、ステップＳ２０）、データ信号ＳＤＡよりリセット要求に対応するレベル変化、すなわち、ロー、ハイ、ローのレベル変化を検出する（時刻Ｔ２，Ｔ３、ステップＳ２１）と、ステップＳ２０，Ｓ２１にて検出された一連のレベル変化が、ホストコンピューター１０からのリセット要求であると判定する。この場合、リセット実行部２７１は、リセット信号ＲＳＴを送出することにより、記憶装置２０をリセットする（ステップＳ２２）。もっとも、図８の処理では、データ信号ＳＤＡのロー、ハイ、ローのレベル変化を検出した後に記憶装置２０をリセットしたが、クロック信号ＳＣＫの立ち上がり、データ信号ＳＤＡのロー、ハイ、ローのレベル変化を検出した後、さらにクロック信号ＳＣＫの立ち下がりを検出した後に、記憶装置２０をリセットするようにしてもよい。
【００５７】
記憶装置２０のリセットは、リセット実行部２７１が、通信制御部３０の各構成、すなわちアドレスカウンター２２、ＩＤコンパレーター２４およびＩ／Ｏコントローラー２６に対してリセット信号ＲＳＴを送出して、初期化を実行させることにより行われる。このリセットにより、アドレスカウンター２２はカウント値をクリアし、ＩＤコンパレーター２４は第１レジスター２４０および第２レジスター２４１をクリアする。Ｉ／Ｏコントローラー２６は、メモリーアレイ２１に対するデータ転送方向を読み出し方向に設定すると共に、データ信号端子ＤＴと接続されている信号線をハイインピーダンスにしてデータ転送を禁止する。
【００５８】
なお、リセット要求判定部２７０が、クロック信号ＳＣＫの立ち上がりを検出した後、データ信号ＳＤＡにロー、ハイ、ローのレベル変化が生じるより前に、クロック信号ＳＣＫの立ち下がりを検出した場合、これは、クロック信号ＳＣＫに同期させた通常のデータ通信で起こりうるレベル変化であり、上述したリセット要求に対応するレベル変化ではないので、リセットは行われない。
【００５９】
記憶装置２０がリセットされると、次に、ホストコンピューター１０、記憶装置２０間においてデータ列１００に従うデータ通信が開始される。ホストコンピューター１０は、クロック信号ＳＣＫに同期したデータ信号ＳＤＡのデータ通信によりＩＤデータ１１０を送信する（ステップＳ１３）。記憶装置２０は、ホストコンピューター１０からＩＤデータ１１０を受信して、ＩＤコンパレーター２４はＩＤデータ１１０を第１レジスター２４０に格納する（ステップＳ２３）。
【００６０】
次に、ＩＤコンパレーター２４は、Ｉ／Ｏコントローラー２６を介してメモリーアレイ２１に記憶された識別データ２１０を取得して第２レジスター２４１に格納し、第１レジスター２４０に格納したＩＤデータ１１０と、第２レジスター２４１に格納した識別データ２１０とが一致しているか否かを判定する（ステップＳ２４）。ＩＤデータ１１０と識別データ２１０とが一致していれば（ステップＳ２４：Ｙｅｓ）、ホストコンピューター１０と記憶装置２０との間でデータ列１００に従うデータ通信が行われて、メモリーアレイ２１へのアクセス制御が行われる。より詳細には、ホストコンピューター１０は、データ列１００に従って、読み出し／書き込みコマンド１２０、処理データ１３０、ＡＣＫデータ１４０を順次送出することにより記憶装置２０とのデータ通信を行う（ステップＳ１４）。記憶装置２０側では、オペレーションコードデコーダー２５およびＩ／Ｏコントローラー２６が、受信した読み出し／書き込みコマンド１２０、処理データ１３０、ＡＣＫデータ１４０に応じた処理を行うことにより、ホストコンピューター１０からメモリーアレイ２１への情報の書き込みや読み出しなどのアクセスを制御する（ステップＳ２５）。そして、記憶装置２０のオペレーションコードデコーダー２５が、送出されたデータ列１００に含まれるＡＣＫデータ１４０を解釈すると、ホストコンピューター１０からメモリーアレイ２１へのアクセスが完了したと判断して、図８の処理が終了する。
【００６１】
なお、ステップＳ２４の判断において、ＩＤデータ１１０と識別データ２１０とが一致していない場合は（ステップＳ２４：Ｎｏ）、ホストコンピューター１０からメモリーアレイ２１へのアクセスが禁止されて、図８の処理が終了する。
【００６２】
以上に述べた第１の実施形態によれば、記憶装置２０は、リセットにより初期化された後に、ホストコンピューター１０とのデータ通信を開始して、ホストコンピューター１０からメモリーアレイ２１に対するアクセスが行われるよう構成されている。一方、ホストコンピューター１０は、記憶装置２０のメモリーアレイ２１に対するアクセスに先立ち、クロック信号ＳＣＫを立ち上げてハイの状態を維持する間に、データ信号ＳＤＡをローからハイにいったん立ち上げてからローに立ち下がるレベル変化、すなわち２回のレベル変化を生じさせることによって記憶装置２０にリセットを要求している。このリセット要求が、記憶装置２０側で検出されると、記憶装置２０にはリセットが実行される。したがって、ホストコンピューター１０、記憶装置２０間にリセット信号用の信号線が接続されていなくとも、ホストコンピューター１０は、記憶装置２０にリセットを要求してリセットさせてから記憶装置２０とのデータ通信を開始し、メモリーアレイ２１へのアクセス、すなわちメモリーアレイ２１から情報を読み出したり、メモリーアレイ２１に情報を書き込んだりすることができる。また、記憶装置２０またはホストコンピューター１０、もしくは記憶装置２０とホストコンピューター１０との間の回路基板に、リセット信号線やリセット信号線を接続するための端子や配線等をなくすることができる。このため、記憶装置２０およびホストコンピューター１０を含めた通信システム１の回路構成を簡素化して、設計工数の削減および製品コストの低廉化を図ることができる。
【００６３】
また、ホストコンピューター１０は、記憶装置２０とのデータ通信を開始すると、クロック信号ＳＣＫに同期させたデータ通信によりＩＤデータ１１０を送出し、記憶装置２０は、メモリーアレイ２１に記憶される識別データ２１０と、ＩＤデータ１１０とが一致する場合に、データ通信によるメモリーアレイ２１へのアクセスが許可される。したがって、ホストコンピューター１０から記憶装置２０へのアクセス、すなわちメモリーアレイ２１へのアクセスを適切に管理することができる。
【００６４】
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。上記第１の実施形態では、ホストコンピューター１０は記憶装置２０に対してリセット要求を行った後、クロック信号ＳＣＫに同期させたデータ通信により、記憶装置２０にＩＤデータ１１０を送信するようにしたが、第２の実施形態では、データ信号ＳＤＡのレベルをローからハイ、さらにハイからローに変化させるレベル変化をＩＤデータに対応する回数だけ繰り返し生じさせることにより、記憶装置２０にＩＤデータ１１０を送信する。なお、以下では、第１の実施形態と同様の構成については、同じ符号を付与し、詳細な説明を省略することとする。
【００６５】
図９は、第２の実施形態で用いられるクロック信号とデータ信号の一例を示したタイミングチャートである。図９に示すように、クロック信号ＳＣＫが、ローからハイに立ち上がり、ハイの信号状態を維持する間（時刻Ｔ１０〜Ｔ１３）に、データ信号ＳＤＡは、ローからハイに立ち上げて（時刻Ｔ１１）からローに立ち下がる（時刻Ｔ２）レベル変化を生じた場合に、この信号の組み合わせをリセット要求とする。これは第１の実施形態と同様である。
【００６６】
第２の実施形態では、リセット要求がされた後、ホストコンピューター１０は、クロック信号ＳＣＫをローとした状態で、ＩＤデータ１１０に対応する回数だけ、ローからハイ、ハイからローとするレベル変化をデータ信号ＳＤＡに生じさせる。図９の例では、ＩＤデータが”２”である場合に対応して、ローからハイ、ハイからローへと変化するレベル変化が時刻Ｔ１４〜Ｔ１５と時刻Ｔ１６〜Ｔ１７の計２回発生させている。こうして、ホストコンピューター１０は、記憶装置２０にリセットを要求するとともに、レベル変化の回数の形式でＩＤデータ１１０を記憶装置２０に送出する。
【００６７】
また、第２の実施形態に係る通信システムの記憶装置側には、上述したようにデータ信号のレベル変化の回数として送出されたＩＤデータに対応する処理を行うため、第１の実施形態のリセット処理ユニット２７に替えて、図１０に示したリセット処理ユニット２７’が設けられる。リセット処理ユニット２７’は、リセット要求判定部２７０と、リセット実行部２７１と、パルス数カウンター２７２と、ＩＤデータ送出部２７３とを有している。なお、リセット要求判定部２７０、リセット実行部２７１については第１の実施形態と同様である。
【００６８】
パルス数カウンター２７２は、リセット要求がされた後のデータ信号ＳＤＡについて、ローからハイ、ハイからローにレベル変化した回数をカウントする。ＩＤデータ送出部２７３は、パルス数カウンター２７２からカウント値を受け取り、このカウント値をＩＤデータ１１０としてＩＤコンパレーター２４に送出する。
【００６９】
ＩＤコンパレーター２４は、リセット処理ユニット２７’から受け取ったＩＤデータ１１０を第１レジスター２４０に格納し、ＩＤデータ１１０と第２レジスター２４１に格納した識別データ２１０とが一致するかの判定を行う。この判定でＩＤデータ１１０と識別データ２１０とが一致した場合に、ホストコンピューター１０と記憶装置２０との間で行われるデータ通信については、第１の実施形態と同様であるため、詳細な説明は省略する。
【００７０】
以上に述べた第２の実施形態によれば、ホストコンピューター１０は、記憶装置２０にクロック信号ＳＣＫおよびデータ信号ＳＤＡを用いてリセットを要求した後、ＩＤデータ１１０に対応する回数のレベル変化をデータ信号ＳＤＡに生じさせることにより、記憶装置２０のメモリーアレイ２１にアクセスすることができる。したがって、第１の実施形態と同様の効果を得ることができる。また、データ信号ＳＤＡのレベル変化により、ＩＤデータ１１０を記憶装置２０に送出するようにしているので、クロック信号ＳＣＫが安定していない状況においても、ＩＤデータ１１０を確実に送出することができる。
【００７１】
（第３の実施形態）
次に、本発明の第３の実施形態について説明する。上記第２の実施形態では、ホストコンピューター１０は記憶装置２０に対してリセット要求を行った後、ＩＤデータ１１０に対応する回数だけデータ信号ＳＤＡにレベル変化を生じさせることによって記憶装置２０にＩＤデータ１１０を送信するようにしたが、第３の実施形態では、リセット要求とともに、ＩＤデータ１１０に応じた回数分だけデータ信号ＳＤＡのレベル変化を生じさせることにより、ＩＤデータ１１０を送信する。
【００７２】
図１１に、第３の実施形態で用いられるクロック信号とデータ信号の一例を示す。図示するように、クロック信号ＳＣＫが、ローからハイに立ち上がり、ハイの状態を維持する期間（時刻Ｔ２０〜Ｔ２５）に、データ信号ＳＤＡは、ローからハイに立ち上げてからローに立ち下がるレベル変化（時刻Ｔ２１〜Ｔ２２）を生じた場合に、この信号の組み合わせをリセット要求とする。これは第１の実施形態および第２の実施形態と同様である。
【００７３】
さらに、ホストコンピューター１０は、リセット要求においてクロック信号ＳＣＫがハイとなっている期間に、ＩＤデータ１１０に対応する回数分だけ、ローからハイ、ハイからローとするレベル変化をデータ信号ＳＤＡに生じさせる。図１１の例では、ＩＤデータ１１０が”２”である場合に対応して、ローからハイ、ハイからローへのレベル変化を時刻Ｔ２１〜Ｔ２２と時刻Ｔ２３〜Ｔ２４の計２回発生させている。こうして、ホストコンピューター１０は、記憶装置２０にリセット要求とともに、ＩＤデータ１１０をレベル変化の回数として記憶装置２０に送出する。なお、本実施形態では、リセット要求で用いられたデータ信号ＳＤＡのレベル変化（時刻Ｔ２１〜Ｔ２２）も１回分に含めてカウントしているが、リセット要求で用いられたレベル変化はＩＤデータ１１０に対応するレベル変化の回数には含めないようにしてもよい。
【００７４】
また、第３の実施形態の通信システムの記憶装置側には、第２の実施形態と同様に、リセット要求判定部２７０と、リセット実行部２７１と、パルス数カウンター（カウント部）２７２と、ＩＤデータ送出部２７３と、を有したリセット処理ユニット２７’が設けられる。
【００７５】
第３の実施形態においては、パルス数カウンター２７２が行う処理が第２の実施形態と異なる。すなわち、上述したように、パルス数カウンター２７２は、リセット要求のためクロック信号ＳＣＫがハイとなっている期間に、ローからハイ、ハイからローとするレベル変化の回数をカウントする。この他の構成（リセット要求判定部２７０、リセット実行部２７１、ＩＤデータ送出部２７３）については第２の実施形態と同様である。
【００７６】
次に、通信システム１の動作について説明する。図１２は、ホストコンピューター１０および記憶装置２０によって実行される処理の手順を示したフローチャートである。以下、図１１に示した信号波形例および図１２のフローチャートに従って説明する。
【００７７】
図１２の処理が開始されると、ホストコンピューター１０は、クロック信号ＳＣＫおよびデータ信号ＳＤＡにより記憶装置２０にリセットを要求する。このため、ホストコンピューター１０は、まず、クロック信号ＳＣＫのレベルをローからハイに立ち上げ（時刻Ｔ２０、ステップＳ３０）、クロック信号ＳＣＫの立ち上げ後に、ＩＤデータ１１０に対応する回数だけ、データ信号ＳＤＡをローからハイ、さらにハイからローにレベル変化させる（時刻Ｔ２１〜２４、ステップＳ３１）。その後、クロック信号ＳＣＫのレベルをハイからローに立ち下げる（時刻Ｔ２５、ステップＳ３２）。
【００７８】
一方、記憶装置２０側では、リセット処理ユニット２７のリセット要求判定部２７０が、クロック信号ＳＣＫおよびデータ信号ＳＤＡを監視しており、クロック信号ＳＣＫの立ち上がりを検出すると（時刻Ｔ２０、ステップＳ４０）、パルス数カウンター２７２は、データ信号ＳＤＡがレベル変化した回数をカウントする（時刻Ｔ２１〜２４、ステップＳ４１）。リセット要求判定部２７０は、クロック信号ＳＣＫの立ち下げを検出すると（時刻Ｔ２５、ステップＳ４２）、リセット要求判定部２７０は、ステップＳ４０からＳ４２にて検出した一連のレベル変化が、ホストコンピューター１０からのリセット要求であると判定して、記憶装置２０をリセットする（ステップＳ４３）。なお、ステップＳ４１のカウントは、ステップＳ４２においてクロック信号ＳＣＫの立ち下げを検出するまで行われる。
【００７９】
次に、ＩＤデータ送出部２７３は、パルス数カウンター２７２のカウント値、すなわちクロック信号ＳＣＫがハイを維持する期間にデータ信号ＳＤＡに生じたレベル変化の回数をＩＤデータ１１０として、ＩＤデータ１１０をＩＤコンパレーター２４に送出する（ステップＳ４４）。
【００８０】
以降の処理のステップＳ４５，Ｓ４６，Ｓ３３については、第１の実施形態におけるステップＳ２４，Ｓ２５，Ｓ１４と同様である。すなわち、ＩＤコンパレーター２４は、第１レジスター２４０に格納したＩＤデータ１１０と、第２レジスター２４１に格納した識別データ２１０とを比較して、一致しているか否かを判定する（ステップＳ４５）。ＩＤデータ１１０と識別データ２１０とが一致していれば（ステップＳ４５：Ｙｅｓ）、ホストコンピューター１０と記憶装置２０との間でデータ通信が開始されて、ホストコンピューター１０は、読み出し／書き込みコマンド１２０、処理データ１３０、ＡＣＫデータ１４０を送出する（ステップＳ３３）。記憶装置２０側では、オペレーションコードデコーダー２５およびＩ／Ｏコントローラー２６が、受信した読み出し／書き込みコマンド１２０、処理データ１３０、ＡＣＫデータ１４０に応じた処理を行うことにより、ホストコンピューター１０からメモリーアレイ２１への情報の書き込みや読み出しなどのアクセスを制御する（ステップＳ４６）。そして、記憶装置２０のオペレーションコードデコーダー２５が、送出されたデータ列１００に含まれるＡＣＫデータ１４０を解釈した場合、または、ステップＳ４５の判断において、ＩＤデータ１１０と識別データ２１０とが一致しない場合に（ステップＳ２５：Ｎｏ）、図１２の処理が終了する。
【００８１】
以上に述べた第３の実施形態によれば、ホストコンピューター１０は、記憶装置２０にリセットを要求するとともに、データ信号ＳＤＡのレベルがローからハイ、ハイからローに変化したレベル変化を、ＩＤデータに対応する回数分だけ生じさせることにより、記憶装置２０とのデータ通信を行ってメモリーアレイ２１にアクセスすることができる。したがって、第１の実施形態および第２の実施形態と同様の効果を得ることができる。また、第１の実施形態や第２の実施形態とは異なり、リセット要求とともにＩＤデータ１１０を記憶装置２０に伝えるようにしているので、メモリーアレイ２１へのアクセスをより早いタイミングで開始することができる。
【００８２】
以上、本発明の第１ないし第３の実施形態について説明したが、本発明はこれらの形態に限られることなく、その趣旨並びに特許請求の範囲を逸脱することなく、変更、改良され得ると共に、本発明にはその等価物が含まれることはもちろんである。その趣旨に逸脱しない範囲で様々な態様とすることもできる。以下、変形例について説明する。
【００８３】
（変形例１）
上記第１ないし第３の実施形態では、クロック信号ＳＣＫをハイにした状態で、データ信号ＳＤＡにロー、ハイ、ローとなるレベル変化を、ホストコンピューター１０から記憶装置２０へのリセット要求としたが、リセット要求に対応させるクロック信号ＳＣＫとデータ信号ＳＤＡの組み合わせはこれに限られるものではない。すなわち、クロック信号ＳＣＫに同期させたデータ信号ＳＤＡによるデータ通信において、通常は用いられない信号の組み合わせをリセット要求とすることを、ホストコンピューター１０と記憶装置２０との間で予め取り決めておけばよい。例えば、図１３（ａ）に示すように、クロック信号ＳＣＫをハイから立ち下げてローになっている期間（時刻Ｔ３０〜Ｔ３３）に、データ信号ＳＤＡがロー、ハイ、ローと変化する２回のレベル変化（時刻Ｔ３１，Ｔ３２）を、リセット要求としてもよい。また、図１３（ｂ）に示すように、クロック信号ＳＣＫをローから立ち上げてハイになっている期間（時刻Ｔ４０〜Ｔ４３）に、データ信号ＳＤＡがハイ、ロー、ハイと変化する２回のレベル変化（時刻Ｔ４１，Ｔ４２）を、リセット要求としてもよい。もっとも、リセット要求においてデータ信号ＳＤＡのレベルを変化させる回数は２回に限られることなく、より多くの回数のレベル変化をリセット要求に含めるようにしてもよい。
【００８４】
また、クロック信号ＳＣＫのレベルを変化させずに、データ信号ＳＤＡだけを複数回レベル変化させることにより、リセット要求としてもよい。このようにしても、クロック信号ＳＣＫとデータ信号ＳＤＡの組み合わせが、クロックに同期させたデータ通信では用いられないものであるので、記憶装置２０側において、クロックに同期したデータ通信の信号と混同することなく、リセット要求を正しく認識することができる。もっとも、上記第１ないし第３の実施形態のように、クロック信号ＳＣＫをハイまたはローのレベルに変化させた後にそのレベルを維持するようにした場合には、クロック信号ＳＣＫのレベル変化も用いてリセット要求が判定されるので、リセット要求の判定をより確実に行うことができる。
【００８５】
（変形例２）
上記第２および第３の実施形態では、データ信号ＳＤＡはローからハイへのレベル変化と、ハイからローへのレベル変化とを含めて１回としてカウントして、このカウント値をＩＤデータとしたが、ローからハイにレベル変化した回数とハイからローになったレベル変化の回数を別々にカウントして、両カウント値を合計した値をＩＤデータとしてもよい。また、一方のレベル変化のみをカウントするようにしてもよい。
【００８６】
（変形例３）
上記第１ないし第３の実施形態では、メモリーアレイ２００へのアクセスを許可するために用いられる識別データ２１０を、記憶装置２０のメモリーアレイ２００自体に記憶する構成としたが、メモリーアレイ２００とは別に設けた記憶部に識別データ２１０を記憶する構成としてもよい。
【００８７】
（変形例４）
上記第１ないし第３の実施形態では、インクジェットプリンター用のインクカートリッジにインクカートリッジ情報を格納するための記憶装置２０を備えた構成について説明したが、本発明に係る記憶装置および通信システムはこの態様に限られるものではない。本発明は、例えば、レーザープリンターのトナーカートリッジや現像ユニットなど、様々な交換部品に設けられる記憶装置、およびこの記憶装置を含む通信システムに適用することができる。
【符号の説明】
【００８８】
１…通信システム、１０…ホストコンピューター、２０…記憶装置、２１…記憶部としてのメモリーアレイ、２２…アドレスカウンター、２３…メモリーコントローラー、２４…ＩＤコンパレーター、２５…オペレーションコードデコーダー、２６…Ｉ／Ｏコントローラー、２７…リセット処理ユニット、３０…通信制御部、１００…データ列、１１０…第２識別情報としてのＩＤデータ、１２０…読み出し／書き込みコマンド、１３０…処理データ、２１０…第１識別情報としての識別データ、２７０…リセット要求判定部、２７１…リセット実行部、２７２…カウント部としてのパルス数カウンター、２７３…ＩＤデータ送出部、ＣＴ…第１端子としてのクロック信号端子、ＤＴ…第２端子としてのデータ信号端子、ＳＣＫ…クロック信号、ＳＤＡ…データ信号。

【特許請求の範囲】
【請求項１】
クロック信号が入力される第１端子と、データ信号が入力される第２端子と、記憶部とを有する記憶装置であって、
前記クロック信号および前記データ信号によるデータ通信を制御し、リセットにより初期化された後に前記クロック信号に同期させた前記データ信号により前記記憶部にアクセスするデータ通信を開始する通信制御部と、
前記クロック信号が前記所定のレベルを維持する期間において前記データ信号に複数回のレベル変化が生じた場合に、前記通信制御部に前記リセットを実行させるリセット実行部と、を備えることを特徴とする記憶装置。
【請求項２】
請求項１に記載の記憶装置において、
前記リセット実行部は、前記クロック信号が前記所定のレベルに変化した後の前記所定のレベルを維持する期間において、前記データ信号に複数回のレベル変化が生じた場合に、前記通信制御部に前記リセットを実行させることを特徴とする記憶装置。
【請求項３】
請求項１または２に記載の記憶装置において、
前記記憶部は、第１識別情報を記憶し、
前記通信制御部は、前記第１識別情報と、前記データ信号により入力される第２識別情報とを比較して、前記第１識別情報と前記第２識別情報とが一致する場合に、前記データ通信における前記記憶部へのアクセスを許可することを特徴とする記憶装置。
【請求項４】
請求項３に記載の記憶装置において、
前記データ通信を開始した後、前記データ信号のレベルが変化した回数をカウントするカウント部を備え、
前記通信制御部は、前記カウント部のカウント値に基づいて前記第２識別情報を取得することを特徴とする記憶装置。
【請求項５】
請求項３に記載の記憶装置において、
前記クロック信号が前記所定のレベルを維持する期間において、前記データ信号のレベルが変化した回数をカウントするカウント部を備え、
前記通信制御部は、前記カウント部のカウント値に基づいて前記第２識別情報を取得することを特徴とする記憶装置。
【請求項６】
クロック信号が入力される第１端子と、データ信号が入力される第２端子と、記憶部とを有する記憶装置を備えるカートリッジであって、
前記記憶装置は、
前記クロック信号および前記データ信号によるデータ通信を制御し、リセットにより初期化された後に前記クロック信号に同期させた前記データ信号により前記記憶部にアクセスするデータ通信を開始する通信制御部と、
前記クロック信号が前記所定のレベルを維持する期間において前記データ信号に複数回のレベル変化が生じた場合に、前記通信制御部に前記リセットを実行させるリセット実行部と、を備えることを特徴とするカートリッジ。
【請求項７】
記憶部を有する記憶装置とホスト装置とがクロック信号線およびデータ信号線を介して接続される通信システムであって、
前記記憶装置は、
前記クロック信号線のクロック信号および前記データ信号線のデータ信号によるデータ通信を制御し、リセットにより初期化された後に前記クロック信号に同期させた前記データ信号により前記記憶部にアクセスするデータ通信を開始する通信制御部と、
前記クロック信号が前記所定のレベルを維持する期間において前記データ信号に複数回のレベル変化が生じた場合に、前記通信制御部に前記リセットを実行させるリセット実行部と、を備えることを特徴とする通信システム。
【請求項８】
クロック信号が入力される第１端子と、データ信号が入力される第２端子と、記憶部とを有する記憶装置の制御方法であって、
前記クロック信号が前記所定のレベルを維持する期間において前記データ信号に複数回のレベル変化が生じた場合に、リセットを実行するステップと、
前記リセットにより初期化した後に前記クロック信号に同期させた前記データ信号により前記記憶部にアクセスするデータ通信を開始するステップと、を含むことを特徴とする記憶装置の制御方法。

【図１】