電界効果トランジスタ
【課題】電流利得遮断周波数ｆＴの改良された値を示すことのできる、別の形のＦＥＴを提供する。
【解決手段】電界効果トランジスタ（ＦＥＴ）は、ベースバイアスを使用して伝導への真性の寄与を低減させ漏れ電流を減少させる種類のものであり、連続した４層１０２から１０８を含む。すなわち、ｐ＋ＩｎＳｂベース層１０２、ｐ＋ＩｎＡｌＳｂ障壁層１０４、π真性層１０６および絶縁ＳｉＯ２層１０８である。ｐ＋のソースおよびドレイン層１１０、１１２が、真性層１０６にイオン注入される。ＦＥＴは、エンハンスメントモードＭＩＳＦＥＴ１００であり、バイアスによって真性層１０６にＦＥＴチャネルが形成される。絶縁層１０８の表面はほぼ平坦であり、ゲートコンタクト１１６を支持する。これによって、ゲート溝の侵入によって引き起こされるチャネルの直線性からのずれをなくし、または減少させ、高い値の電流利得遮断周波数を得ることができるようにする。
【解決手段】電界効果トランジスタ（ＦＥＴ）は、ベースバイアスを使用して伝導への真性の寄与を低減させ漏れ電流を減少させる種類のものであり、連続した４層１０２から１０８を含む。すなわち、ｐ＋ＩｎＳｂベース層１０２、ｐ＋ＩｎＡｌＳｂ障壁層１０４、π真性層１０６および絶縁ＳｉＯ２層１０８である。ｐ＋のソースおよびドレイン層１１０、１１２が、真性層１０６にイオン注入される。ＦＥＴは、エンハンスメントモードＭＩＳＦＥＴ１００であり、バイアスによって真性層１０６にＦＥＴチャネルが形成される。絶縁層１０８の表面はほぼ平坦であり、ゲートコンタクト１１６を支持する。これによって、ゲート溝の侵入によって引き起こされるチャネルの直線性からのずれをなくし、または減少させ、高い値の電流利得遮断周波数を得ることができるようにする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタ（ＦＥＴ）に関する。より詳細には、本発明は、限定はしないが、狭いバンドギャップ半導体材料、すなわち０．５ｅＶ付近またはそれより小さなバンドギャップＥＧの半導体材料で作成された、ＭＩＳＦＥＴのようなＦＥＴに関する。また、本発明は、室温よりも高い動作温度で使用するために、より広いバンドギャップ材料で作成されたＦＥＴにも関連する。
【背景技術】
【０００２】
インジウムアンチモン（ＩｎＳｂ）のような狭いバンドギャップ半導体には、非常に小さな電子有効質量、非常に大きな電子移動度および大きな飽和速度のような有用な性質がある。これらの性質は、超高速度の応用分野にとっては潜在的に非常に興味のあるものである。特にＩｎＳｂは、高速超低消費電力トランジタ用の有望な材料である。なぜなら、ＧａＡｓはこれらの点で優れた性質を持っているが、低電界でのＩｎＳｂの電子移動度μｃはＧａＡｓの９倍であり、その飽和速度ｖｓａｔは５倍よりも大きい。また、ＩｎＳｂは、０．５μｍを超える大きな弾道平均自由行程をもつと予測される。このことは、ＩｎＳｂは、低電力消費を可能にして非常に低い電圧で高速動作をする可能性を持っていることを示唆している。これにより、ＩｎＳｂは携帯型で高密度の応用分野にとって理想的であるはずである。２９５Ｋ（室温）でのシリコン、ＧａＡｓおよびＩｎＳｂのいくつかの特性を、次の表１で比較する。
【表１】
【０００３】
最近まで、ＩｎＳｂのバンドギャップが小さく、その結果真性キャリア濃度（〜２×１０１６ｃｍ−３）が高いために、ＳｉおよびＧａＡｓよりもそれぞれ６桁および９桁大きい、室温でＩｎＳｂの潜在的に貴重な特性を得ることができなかった。この大きな真性キャリア濃度により、ＩｎＳｂデバイスは２９５Ｋの室温またはそれに近い通常動作温度で、少数キャリア濃度が通常のドーピングレベルで必要とされる値よりも遥かに大きく、大きな漏れ電流を示すことになる。これは、ＩｎＳｂおよびその他の狭いバンドギャップ材料を室温以上でデバイスで使用することを妨げる基本的な問題であると何年も考えられていた。しかし、米国特許第５，３８２，８１４号の主題の発明によって、その問題は克服された。該特許は、キャリア濃度への真性の寄与を平衡レベルよりずっと弱めるために、キャリアの排除（ｅｘｃｌｕｓｉｏｎ）および抽出（ｅｘｔｒａｃｔｉｏｎ）の現象を使用する、非平衡金属−絶縁体−半導体電界効果トランジスタ（ｎｏｎ−ｅｑｕｉｌｉｂｒｉｕｍ ｍｅｔａｌ−ｉｎｓｕｌａｔｏｒ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｕｓｔｏｒ、ＭＩＳＦＥＴ）を開示する。この従来技術のＭＩＳＦＥＴは、逆バイアスされたｐ＋ｐ＋πｎ＋の構造である。ここで、ｐはＩｎＳｂ層を示し、ｐはひずみＩｎ１−ｘＡｌｘＳｂ層であり（アンダーラインの付いたｐは、ｐよりもバンドギャップが広いことを示す）、πは室温動作温度で真性である弱ドープｐ型領域を示し、さらに、＋の上付き文字は高いドーパント濃度を示す。これら４つの層により、それぞれの隣合う層の対の間に３つの接合が画定される。すなわち、それぞれｐ＋ｐ＋、ｐ＋πおよびπｎ＋接合である。デバイスの活性領域はπ領域であり、少数キャリアは、抽出コンタクト（ｅｘｔｒａｃｔｉｎｇ ｃｏｎｔａｃｔ）として作用するπｎ＋接合でπ領域から取り去られる。ｐ＋π接合は、これらのキャリアの再導入を阻止する排除コンタクト（ｅｘｃｌｕｄｉｎｇ ｃｏｎｔａｃｔ）である。その結果、デバイスに印加されたバイアスの下で、少数キャリア濃度は減少し、多数キャリア濃度は、電荷中性を維持するように少数キャリア濃度とともに減少する。これによって、真性レベルよりも低いキャリア濃度が生成される。同様の効果は、冷却することで作り出される。ここで、「真性」という表現は、キャリアが主として価電子状態の活性化により発生し、ほぼ等しい数の少数キャリアと多数キャリアが半導体材料中に存在することを意味する、通常の解釈で使用されている。この表現は、単にドーピングレベルが低いことを示すために外因性材料（例えば、Ｓｉ）について間違って使用されることがある。しかし、外因性材料では、キャリアは、主としてドナー状態かアクセプタ状態の活性化によって発生し、１つのタイプのキャリア（電子または正孔）が支配的である。
【０００４】
米国特許第Ｎｏ．５，３８２，８１４号に開示されているデバイスは、１μｍ凹みゲート型エンハンスメントモードＭＩＳＦＥＴ構造である。研究のために、この種の様々なデバイスが製造された。この種のデバイスで電流利得が１になる周波数ｆＴは、５５ＧＨｚであると理論的に予測されたが、たかだか１０ＧＨｚ付近の測定値が得られた。ｆＴの値は、高周波トランジスタの当業者が性能指数として扱っている。ゲートコンタクト金属のオーバラップと関係するデバイス容量を、ソース領域とドレイン領域上に制限するようにしたにもかかわらず、これらのデバイスのどれでも、得られたｆＴの最もよい値は１７ＧＨｚであった。このことは、ＩｎＳｂＭＩＳＦＥＴの高周波の可能性を完全に実現することは困難であることを示している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許第５，３８２，８１４号
【発明の概要】
【発明が解決しようとする課題】
【０００６】
電流利得遮断周波数ｆＴの改良された値を示すことのできる、別の形のＦＥＴを提供することが本発明の目的である。
【課題を解決するための手段】
【０００７】
本発明は、その電界効果トランジスタ（ＦＥＴ）の動作温度でバイアスされていない時に真性導電率を有する領域と、真性領域中の電荷キャリア濃度への真性の寄与を弱めるためのバイアス手段とを含む種類の電界効果トランジスタであって、そのＦＥＴは、また、高い値の電流利得遮断周波数を得ることができるのに適当なように、チャネルの直線性からの介在するずれが限度において５０ｎｍより大きくない、ソース領域とドレイン領域の間に延びるチャネルを画定する手段を含むことを特徴とする電界効果トランジスタ（ＦＥＴ）を提供する。そのようなチャネルの直線性からのずれは、限度において５ｎｍより大きくないことが好ましい。「限度」という表現は、チャネルの任意の２つの領域、例えばチャネルの中心領域とソースまたはドレインに隣接する領域の間との最も大きな高さの差を意味する。
【０００８】
本発明は、非常に改良された高周波性能を示し、従来技術に比べて非常に大きな値の電流利得遮断周波数を実現することができるという利点を提供する。従来技術によるＭＩＳＦＥＴは、特に、理論的な期待値よりも遥かに低い高周波で、期待はずれの性能をもつことが分かった。この理由は、当初理解されていなかった。しかし、その問題を解決しようとして、かなりの数の仮説が研究された。これらの仮説の１つが、ＭＩＳＦＥＴゲート凹部をオーバエッチングすると、高周波性能を劣化させる可能性があるというものであった。介在するゲート溝の侵入なしに製造される本発明のデバイスは、高周波で遥かに優れた性能を示し、ゲート溝形成が性能に及ぼす有害な影響の仮説が、確認されたと推測される。
【０００９】
１つの態様では、本発明のＦＥＴは、エンハンスメントモードＭＩＳＦＥＴである。本発明のＦＥＴは、真性領域を組み込んでいる層に高濃度のドーピングを導入することで作成される、ソースおよびドレイン領域を組み込むことができる。ソースおよびドレイン領域は、イオン注入、拡散ドーピング、合金化または損傷の導入によって作成することができる。真性領域は、残留としてｐ型にドープされ、ソースおよびドレイン領域と抽出コンタクト手段を形成してもよく、バイアスに応じて真性領域に形成されるチャネルはｎ型になるだろう。
【００１０】
好ましい実施形態では、真性領域は、それ自体がベース領域との界面を有する障壁領域との界面を有し、真性、障壁およびベース領域（１０６、１０４、１０２）は同じ導電型であり、障壁領域は、真性およびベース領域よりも比較的広いバンドギャップをもち、かつ真性領域に対する排除コンタクトを提供する。
【００１１】
本発明のＦＥＴは、動作時にエンハンスメントチャネルをその間に画定するように、ソース領域とドレイン領域の間にある真性領域の部分から絶縁され、かつ少なくともその部分にわたって延びる、ゲートコンタクトを含んでもよい。ベース領域は、少なくとも５×１０１７ｃｍ−３のドーパント濃度を含むｐ＋ＩｎＳｂであってもよい。障壁領域は、少なくとも５×１０１７ｃｍ−３のドーパント濃度を含む、０．０５から０．２５の範囲のｘをもつｐ＋Ｉｎ１−ｘＡｌｘＳｂであってもよい。真性領域は、５×１０１７ｃｍ−３より少ないドーパント濃度、好ましくは１×１０１５ｃｍ−３から５×１０１６ｃｍ−３の範囲のドーパント濃度を含む、πＩｎＳｂであってもよい。さらに、ソースおよびドレイン領域は、少なくとも５×１０１７ｃｍ−３のドーパント濃度を含むｎ＋ＩｎＳｂであってもよい。
【００１２】
ベース、障壁および真性領域は、好ましくは層構造中に連続して配置され、ソースおよびドレイン領域は、イオン注入、拡散、合金化または損傷によって真性領域に作成され、さらに真性領域は好ましくはゲート絶縁層およびゲートコンタクトを支持するほぼ平坦な表面部分を有する。
【００１３】
他の態様で、本発明のＦＥＴは、関連したチャネル領域を有するデプレッションモードＭＩＳＦＥＴである。そのＦＥＴは、真性領域かチャネル領域のいずれかの上に形成された高濃度にドープされたアウトグロースである、ソースおよびドレイン領域を組み込んでもよい。もしくは、これらの領域は、イオン注入、拡散、合金化または損傷によって作成されてよい。それらは、ゲートコンタクトを収容するゲート凹部をその間に画定してもよい。
【００１４】
真性領域はｐ型であってもよく、それ自体かチャネル領域のいずれかが、ソースおよびドレイン領域と抽出コンタクト手段を形成してもよい。
【００１５】
好ましい実施形態では、真性領域は、それ自体がベース領域との界面を有する障壁領域との界面を有し、真性、障壁およびベース領域が同じ導電型であり、障壁領域は、真性およびベース領域よりも比較的広いバンドギャップをもち、かつ真性領域に対する排除コンタクトを提供する。この実施形態では、
ベース領域は、少なくとも５×１０１７ｃｍ−３のアクセプタを含むｐ＋ＩｎＳｂであってもよく、
障壁領域は、０．０５から０．２５の範囲のｘを有するｐ＋Ｉｎ１−ｘＡｌｘＳｂであり、少なくとも５×１０１７ｃｍ−３のアクセプタを有してもよく、
真性領域は、５×１０１７ｃｍ−３より小さなアクセプタ、好ましくは１×１０１５ｃｍ−３から５×１０１６ｃｍ−３の範囲のアクセプタを含むπＩｎＳｂであり、
ソースおよびドレイン領域は、少なくとも５×１０１７ｃｍ−３のドナーを含むｎ＋ＩｎＳｂである。
【００１６】
真性領域は、チャネル領域を支持してもよく、ベース、障壁、真性およびチャネル領域は層構造中に連続して配置され、ソースおよびドレイン領域はチャネル領域上に成長され、さらにチャネル領域は、ゲート絶縁層およびゲートコンタクトを支持するほぼ平坦な表面部分を有する。
【００１７】
ソースおよびドレイン領域は、その間にゲート凹部を画定してもよく、チャネル領域は、ゲート絶縁層およびゲートコンタクトを支持する凹部の端部に表面部分を有する。
【００１８】
チャネル領域は、真性領域の部分の間にあってもよく、真性領域は、ソースおよびドレイン領域との組合せで抽出コンタクト手段を形成する。
【００１９】
ベース、障壁および真性領域は、好ましくは層構造中に連続して配置され、真性領域はチャネル領域を含み、ソースおよびドレイン領域を支持する。
【００２０】
真性領域中の電荷キャリア濃度への真性の寄与を弱めるためのバイアス手段は、基板バイアス電圧変化によるゲート閾値電圧の変化が最小となる無限大の差動インピーダンスの点で、ＦＥＴをバイアスするように構成されるのが好ましい。
【００２１】
他の態様で、本発明は、その真性領域中の電荷キャリア濃度への真性の寄与を弱めるためのバイアス手段を含む種類のＦＥＴを作成する方法であって、高い値の電流利得遮断周波数を得ることができるのに適当なように、チャネルの直線性からの介在するずれが限度において５０ｎｍより大きくないように、ソース領域とドレイン領域の間に延びるチャネルを画定することを含むことを特徴とする方法を提供する。チャネルの直線性からのそのようなずれは、限度において５ｎｍより大きくないことが好ましい。
【００２２】
本発明をより十分に理解するために、添付の図面を参照して単なる例として本発明の実施形態を次に説明する。
【図面の簡単な説明】
【００２３】
【図１】一定の縮尺で描かれていない従来技術ＭＩＳＦＥＴの模式的な断面図である。
【図２】拡大して図１の従来技術ＭＩＳＦＥＴのゲートを示す図である。
【図３】凹状でも凸状でもない層をもつ理想的な形で図示された、本発明のｎチャネルエンハンスメントモードＭＩＳＦＥＴの模式的な断面図である（一定の縮尺で描かれていない）。
【図４】小程度のゲート領域凹面を示す、本発明のｎチャネルエンハンスメントモードＭＩＳＦＥＴの中心領域の模式的な断面図である。
【図５】本発明の逆バイアスされたｐ＋ｐ＋πｎ＋ＭＩＳＦＥＴ構造のバンド構造図であり、図３の線Ｖ−Ｖの断面に対応する。
【図６】図３のＭＩＳＦＥＴの出力特性を示す図である。
【図７】図３のＭＩＳＦＥＴの伝達特性を示す図である。
【図８】図３のＭＩＳＦＥＴおよび同様のモデル化されたデバイスについて、ゲート長による電流利得遮断周波数の変化を示す図である。
【図９】図３のＭＩＳＦＥＴについて、周波数による交流利得パラメータの変化を示す図である。
【図１０】本発明のｎチャネルデプレッションモードＭＩＳＦＥＴの模式的な断面図である（一定の縮尺で描かれていない）。
【図１１】様々なデバイス技術について、測定されたものとモデル化されたもの両方で、ゲート長（μｍ）の関数として電流利得遮断周波数ｆＴ（ＧＨｚ）の変化を示す図である。
【図１２】キャリア濃度を排除と抽出で低減させた種類のＭＩＳＦＥＴについて、理論的に達成できるベース電流／電圧特性を示す図である。
【発明を実施するための形態】
【００２４】
次に図１を参照して、米国特許第５，３８２，８１４号に開示された種類の従来技術ＭＩＳＦＥＴ１０が示されている。ＭＩＳＦＥＴ１０は、インジウムアンチモン（ＩｎＳｂ）およびインジウムアルミニウムアンチモン（Ｉｎ１−ｘＡｌｘＳｂ）の層から成る。ＭＩＳＦＥＴ１０は、次のような４層の半導体材料を支持する基板（図示されない）を有する。すなわち、高濃度にドープされた狭いバンドギャップｐ型（ｐ＋）ベース層１２、比較的広いバンドギャップで高濃度にドープされたｐ型（ｐ＋）障壁層１４、低濃度にドープされたｐ型（π）活性層１６および高濃度にドープされた狭いバンドギャップのｎ型（ｎ＋）ソース／ドレイン層１８である。層１２、１６および１８はＩｎＳｂであり、層１４はＩｎ１−ｘＡｌｘＳｂである。π活性層１６は、２９５Ｋの室温で主に真性導電率をもつが、一方でその他の層１２、１４および１８は、この温度で主に外因性導電率をもつ。隣接する層の対１２／１４、１４／１６および１６／１８の間の界面は、それぞれｐ＋ｐ＋、ｐ＋π、およびπｎ＋接合であり、これらの最初の２つはヘテロ接合であり、最後のものはホモ接合である。ｐ＋π接合１４／１６およびπｎ＋接合１６／１８は、それぞれ排除コンタクトと抽出コンタクトである。
【００２５】
ＭＩＳＦＥＴ１０には、それぞれコンタクト２４を有するソース領域２０とコンタクト２６を有するドレイン領域２２があり、それらの領域は、ｎ＋層１８を通り越してエッチングして形成された間にあるゲート凹部または溝２８を有する。ゲート凹部の底および側面は、シリコン酸化膜ゲート絶縁物３０および金属ゲートコンタクト３２で覆われている。ソース２０とドレイン２２の間に短絡ができないように、凹部２８がｎ＋層１８を完全に（または、ほぼ完全に）通り越して延びることが、ＭＩＳＦＥＴ１０の動作のために必要である。
【００２６】
通常の動作でバイアスが加えられた時に、キャリアの抽出および排除が、ＭＩＳＦＥＴ１０で起きる。層１２から１８までで、ｐ＋ｐ＋πｎ＋ダイオードが形成され、そのダイオードは動作状態では逆バイアスされる。すなわち、ベース層１２がソース領域２０に対して負にバイアスされる。このバイアスの下で、πｎ＋接合１６／１８は、抽出コンタクトとして作用してπ層１６から電子（少数キャリア）を取り去る。そのような電子をｐ＋障壁層１４から補充することはできない。何故ならば、ｐ＋障壁層１４は、ｐ＋ベース層１２と組み合わさって排除コンタクトとして作用し、π層１６への電子の流れに対して電位障壁を形成するからである。このようにして、ＭＩＳＦＥＴ１０がバイアスされたときに、π層１６の電子濃度は減少し、それと共にπ層１６の正孔濃度は電荷中性の理由ために減少する。
【００２７】
このために層１６の導電率は非常に減少し、したがって、ソース２０とドレイン２２の間の漏れ電流が減る。
【００２８】
述べたように、製造されたＭＩＳＦＥＴ１０の試験例は、期待を裏切る高周波での性能を示した。これらのデバイスの電流利得遮断周波数ｆＴ（その周波数で電流利得が１になる）の理論的な値は、５５ＧＨｚであったが、ゲート金属のオーバラップに関連するデバイス容量を、ソースとドレイン領域上に制限するようにしたにもかかわらず、測定値は１０ＧＨｚ付近に過ぎなかった。この理由は理解されていなかった。しかし、不満足な高周波性能の原因であるアーチファクト候補を特定しようとして、かなりの数の仮説が提起され、理論的に研究された。これらの仮説の１つが、ゲート凹部または溝の深さと関連付けられた。理論的な計算により、ゲート凹部が深くエッチングされすぎると（それは制御し測定するのが難しい）、高周波性能は劣化することが示された。理論的な状況を図２に示す。ここでは、ゲート凹部２８を拡大して示す。
【００２９】
ＭＩＳＦＥＴ１０が成り立つためには、ゲート凹部２８は、ソースとドレインの間に短絡が生じないないようにｎ＋領域１８のほとんどを通り越して、好ましくは完全に通り越して、延びなければならない。この凹部がオーバエッチングされると、凹部はπ領域１６の中まで続き、試験デバイスでは深さが１００ｎｍ程度の反転ステップ３４が形成されたと見なされている。そうなれば、ソース２０とドレイン２２の間のＭＩＳＦＥＴチャネル（図示されない）は、意図した通りの直線ではなくてＵ字状になるはずである（エンハンスメントモードＭＩＳＦＥＴでは、バイアスの印加に応じた動作状態でだけ、ゲート電極の下にチャネルが形成される）。
【００３０】
ソースとドレインの間の電荷キャリアの走行時間を最小にするためには、ソース−ドレイン電界は、チャネルの長手方向に向いているべきであるが、このことは、この電界と平行に延びるＵ字状チャネルの部分だけで可能になる。そのようなチャネルでは、チヤネルがソース−ドレイン方向に延びない領域があるはずであり、したがって、ソース−ドレイン電界は、チャネルの長手方向に対して傾いている。その結果、長手方向の電界成分は、電界がこの方向に平行である場合よりも弱くなる。それによって、電界が完全に長手方向にある場合に比べると、ソースとドレインの間の電荷キャリアの走行時間は長くなる。このようにして、ｆＴはこの走行時間と関連するので、Ｕ字状チャネルでｆＴは下がると推定される。正しければ、この理論的な解析は、エッチングされたゲート凹部を避けるべきであることを示している。この仮説は、以下に述べる本発明の例の製造で検証した。
【００３１】
次に図３を参照して、本発明のエンハンスメントモードＭＩＳＦＥＴを、一般的に１００で示す。それは弱くドープしたｐ型ＩｎＳｂ基板（図示されない）を含み、そのｐ型ＩｎＳｂ基板の上に、下記の厚さと組成を有する第１の層１０２、第２の層１０４、第３の層１０６および第４の層１０８を連続して成長させる。すなわち、
第１の（ベース）層１０２、ｐ＋ＩｎＳｂ厚さ２μｍ、Ｂｅドーパント濃度３×１０１８ｃｍ−３、
第２の（障壁）層１０４、ｐ＋Ｉｎ０．８５Ａｌ０．１５Ｓｂ厚さ２０ｎｍ、Ｂｅドーパント濃度３×１０１８ｃｍ−３、
第３の（真性）層１０６、πＩｎＳｂ厚さ０．５μｍ、Ｂｅドーパント濃度１×１０１５ｃｍ−３、および
第４の（絶縁）層１０８、ＳｉＯ２厚さ７０ｎｍ、
である。
【００３２】
より一般的には、本発明のＩｎＳｂ／ＩｎＡｌＳｂＦＥＴの適当な組成は次のようである。すなわち、
ベース領域、少なくとも５×１０１７ｃｍ−３のアクセプタ濃度を有するｐ＋ＩｎＳｂ、
障壁領域、０．０５から０．２５の範囲のｘを有するｐ＋Ｉｎ１−ｘＡｌｘＳｂであり、少なくとも５×１０１７ｃｍ−３のアクセプタ濃度を有する、および
真性領域、５×１０１７ｃｍ−３よりも小さなアクセプタ濃度、好ましくは１×１０１５ｃｍ−３から５×１０１６ｃｍ−３の範囲のアクセプタ濃度をもつπＩｎＳｂである。
【００３３】
ＭＩＳＦＥＴ１００は、絶縁層１０８近くの電荷キャリアの閉込めを向上させるために、真性層１０６の中に埋込みｐ型層１０９（鎖線で示されている）を任意に含むことができる。ＭＩＳＦＥＴ１００は、それぞれが少なくとも５×１０１７ｃｍ−３の中性アクセプタ濃度を有し厚さがほぼ０．２μｍである、ｎ＋のソース領域１１０およびドレイン領域１１２を含む。ＭＩＳＦＥＴ１００は、連続したＣｒとＡｕの層（図示されない）から成る、ソースコンタクト１１４、ゲートコンタクト１１６およびドレインコンタクト１１８を有する。ＭＩＳＦＥＴ１００のメサ長は１２μｍであり、これが図面の面内で全幅となっている。そのメサ（およびゲート）幅は５０μｍであり、これは図面の面に垂直に延びる寸法である。ゲートコンタクト１１６（図面の面内の水平寸法）の長さは、公称０．７μｍである。ここで、「公称」とは、必要な長さを作成するのに適当な寸法のリソグラフィマスクが使用されたことを意味し、長さは測定しなかった。公称ゲート長が０．７から２μｍの範囲で、メサ幅が１００μｍである、同様な構造および種類の他のデバイスも製造した。層１０２から１０８は、分子線エピタキシで成長させた。ソース領域１１０およびドレイン領域１１２は、単位面積当たり５×１０１３ｃｍ−２の線量の７０ｋｅＶＳ３２イオンを使用してイオン注入で作った。イオンは、基板温度１００℃で、結晶の＜１１０＞方向に対する垂線から１０゜の角度で自然陽極酸化マスクを通して注入した。これに続いて、ドーパントを活性化し損傷を取り除くために、Ｓｉ３Ｎ４キャップを付けた状態で４２０℃で１０秒間の急速熱アニールを行った。次にサンプルを陽極酸化し、酸化膜をはがして、コンタクトを付ける前に損傷を受けた材料を取り除いた。ＭＩＳＦＥＴ１００を製造するプロセスにより、層１０６および１０８は少しばかりの凹面となった。しかし、チャネルの中心領域（ゲートバイアス電圧に応じて形成された）とソースおよびドレインに隣接するチャネルの外側領域との間に、５０ｎｍよりも大きな高さの差は生じなかった。注入によって、ソース領域１１０およびドレイン領域１１２へのコンタクトを可能にする伝導経路を形成した。
【００３４】
第４の層１０８は、３０ｎｍの陽極酸化膜の表面に堆積された４０ｎｍのスパッタＳｉＯ２で構成された。層１０８全体としては、光分解ＳｉＯ２が好ましかっただろうが、これは利用できなかった。
【００３５】
ゲートコンタクト１１６は、ソース領域１１０とドレイン領域１１２の間にあり、これらの領域と少しオーバラップしている第３の層すなわちπ層１０６の部分の全体にわたって広がっている。理想的には、デバイス容量を最小にするために、オーバラップはゼロであるべきであるが、エンハンスメントモードデバイスでは、動作時にチャネル領域を要求されるように形成することができるように、ゲートコンタクトは、これらの領域の間に十分に広がっていることが重要である。
【００３６】
ＭＩＳＦＥＴ１００では、ソース領域１１０とドレイン領域１１２の間の直線性が、ゲート１１６の形状で大きくぼかされることはなく、従来技術デバイス１０で経験された１００ｎｍの程度まではないことは確かである。
【００３７】
図３は理想化された図である。実際には、本発明のＦＥＴは、製造プロセスでの不正確さによって生じた理想的な形状寸法からのずれによる、平面でない層を有してもよい。すなわち、チャネルのひどすぎる変形を引き起こさない限りは、真性領域は、凹状でも、凸状でも、または起伏があってもよい。図４に凹面を示す。ここでは、図３に関して記述されたものと同等な部分は、接尾文字Ｒを付けて同じように参照する。図４は、実際のデバイスにより近いことを除いては、ＭＩＳＦＥＴ１００と同等のＦＥＴの中心領域１２０を示す。真性層１０６Ｒ、ゲート絶縁層１０８Ｒおよびゲートコンタクト１１６Ｒが含まれ、それらは全て凹状でＶ字形凹部１２２を画定している。凹部１２２の底は、絶縁層１０８Ｒの中心にある頂点１２４で画定されている。凹部１２２の深さはＨで示され、それは５０ｎｍよりも大きくない。ゲートバイアス電圧の印加に応じて、チャネル（図示されない）が形成されたときに、頂点１２４の下のチャネル（図示されない）の中心領域と、ソース１１０Ｒとドレイン１１２Ｒに隣接するチャネルの外側領域との間に、図面内の上下方向に存在する５０ｎｍよりも大きな差が、凹部１２２によって、もたらされることはない。言い換えると、ゲート領域が平面でないことで生じるチャネルの直線性からのずれは、５０ｎｍよりも小さい。ここで、チャネルが形成され、チャネルの形状を決定するゲート領域は、ゲート絶縁層１０８Ｒに隣接する真性層１０６Ｒの上部である。本発明の他の実施形態では、それはチャネルの中心部分を収容するデバイスの活性領域である。
【００３８】
凹部深さＨおよび結果的なチャネルの直線性からのずれは、５ｎｍよりも大きくないことが好ましい。その結果、形成されたチャネルは、ソース、ゲートおよびドレインの電圧で決定されるように、ほぼ延びることができる。後で説明するように、これによって、従来技術デバイス１０に比べて著しく改良された性能を生じる。
【００３９】
図５は、ＭＩＳＦＥＴ１００で、第１の層１０２の下端から測定されたμｍ単位の上下方向の距離ｘの関数として、バンド構造図および関連した電荷キャリア密度を示す。この図面に示されるデータは、逆バイアスされたｐ＋ｐ＋πｎ＋構造に関するものである。そのデータは、第１（ｐ＋）の層１０２、第２（ｐ＋）の層１０４および第３（π）の層１０６、さらに（ｎ＋）ソース領域１１０を通って延びる、図３の線Ｖ−Ｖに沿ったＭＩＳＦＥＴ１００の垂直断面に関する。右手の縦座標は、１０１２から１０１９ｃｍ−３を示す１Ｅ＋１２から１Ｅ＋１９で目盛られている。図面は、次の変化を示している。すなわち、それぞれグラフ１４０は伝導帯のエネルギーおよびグラフ１４２は荷電子帯のエネルギー、グラフ１４４は正味のドーパント濃度、およびグラフ１４６は正孔の濃度とグラフ１４８は電子の濃度である。
【００４０】
ＩｎＳｂの２９５Ｋ（室温）での真性キャリア濃度は、２×１０１６ｃｍ−３である。グラフ１４６および１４８は、動作時の実際のキャリア濃度が、第３の層１０６の活性π領域のほぼ全体にわたって、この値よりも最高で２桁少ないことを示している。これは、グラフ１４４のほぼ平坦な部分に対応する。このことは、ｐ＋π接合１０４／１０６およびπｎ＋接合１０６／１１２でそれぞれ起きるキャリアの排除と抽出によって、層１０６のπ領域中のキャリア濃度が低下していることを実証している。
【００４１】
ＭＩＳＦＥＴ１００は、キャリア抽出を行うように、ベース層１０２がソース１１４に対して約−０．３５Ｖにバイアスされる、共通ソース構成で試験した。この電圧はＶｂｓと規定され、ベース層１０２とソース１１０またはドレイン１１２で与えられる、ダイオード構造の最大動抵抗の位置に対応する。次に、通常極性のドレイン電圧およびゲート電圧を加えた。すなわち、小さな負のゲート−ソース電圧を使用した１つの場合を除いて、ドレインとゲートは、両方ともソース１１０に対して正にバイアスした。
【００４２】
ＭＩＳＦＥＴ１００の出力特性を図６に示す。図６は、隣り合うグラフの間の０．２Ｖのステップによる−０．２Ｖから１．４Ｖまでの一定ゲート電圧Ｖｇｓで、ドレイン電圧Ｖｄｓによるドレイン電流Ｉｄの変化を示す、１６０および１６２などの９つのグラフを含む。各グラフの僅かな屈曲部で示されるように、ドレイン電流は、約０．１５Ｖのドレイン電圧で飽和し始めるのが理解できる。これは飽和が始まる非常に低い電圧であり、それは一般的に言って、ＩｎＳｂでは電子移動度が非常に大きいことによっている。それは、ＭＩＳＦＥＴ１００が小さな電力を必要とすることを意味しているので有利である。出力特性は、一般にＭＩＳＦＥＴの伝統的な形のものであり、それはものになるＭＩＳＦＥＴが製造された証拠である。０．３Ｖのドレイン電圧Ｖｄｓで、ゲート電圧Ｖｇｓを−０．２から１．２Ｖに変えることで、約１０と１１０ｍＡｍｍ−１の間でドレイン電流を切り換えることができる。
【００４３】
ＭＩＳＦＥＴ１００の伝達特性を図７に示す。図７は、一定ドレイン電圧のときにゲート電圧Ｖｇｓによる相互コンダクタンスｇｍの変化を示す、１７０および１７２などの５つのグラフを示す。ドレイン電圧は、隣り合うグラフの間で、０．１Ｖのステップで０．１Ｖから０．５Ｖまで変化する。ＭＩＳＦＥＴ１００の最大直流相互コンダクタンスは、約１２０ｍＳｍｍ−１であり、閾値ゲート電圧は約０．４Ｖであることが理解できる。
【００４４】
図６の電流軸上の交点で示されるように、ＭＩＳＦＥＴ１００の漏れペデスタルは、約８ｍＡｍｍ−１である。最大ドレイン電流は約１２０ｍＡｍｍ−１であり、ゲート電圧とともに増加しなくなるドレイン電流で決定される。高いドレイン電圧で、電流／電圧のグラフの上向きの湾曲で示されるように、デバイスは、約０．５Ｖのドレイン電圧でゆっくりとブレークダウンし始める。これはバンド間トンネリングおよび表面漏れ（多分、表面トンネリングの発生）によるが、これらの両方を減らすことは可能である。ＭＩＳＦＥＴ１００は、チャネルと直列に各々の側に、ベース−ソース／ドレインダイオードを順方向バイアスして測定された、約２．５オームのかなり大きな抵抗を有する。これは主に、コンタクトをとるプロセスによると考えられ、これによって理想的な値よりも相互コンダクタンス（したがってｆＴ）は減少する。
【００４５】
異なるゲート長をもつかなりの数の本発明のエンハンスメントモードＭＩＳＦＥＴの交流パラメータを、ドレイン電圧０．５ＶでＳパラメータ法で測定し、ゲート電圧は最大のＳ２１に合せた。結果は、Ｋｏｏｌｎ法を用いて寄生ボンデイングパッド容量から分離した。図８は、ゲート長の関数として測定された最大電流利得遮断周波数ｆＴを示す。結果は、下の方の線１８０で示されるように、ＬＧ−２依存性にしたがっている。これは、ピンチオフで速度が飽和していない場合に、理論的に期待される通りである。また、これらのＭＩＳＦＥＴについて、ゲート長の関数としてｆＴの値を計算し（モデル化の結果）、上の方の線１８２で示した。これらは、おそらく使用したチャネル移動度が比較的高かったために、速度飽和の影響を確かに示しているが、実験値と見事に一致している。このことは、ゲート長を減少させることで、更なる改良が可能であることを意味している。
【００４６】
ＭＩＳＦＥＴ１００の交流パラメータを図９に示す。測定された電流利得遮断周波数ｆＴは７４ＧＨｚである。現在知られている限りで、この値は、トランジスタの種類または材料に関係なく、ゲート長０．７μｍのどのＦＥＴに関しても測定された最も高いｆＴである。この値は、研究目的で製造された従来技術のどのデバイス１０で得られた最も優れた値（１７ＧＨｚ）よりも４倍以上大きく、さらに、これらのデバイスの代表的な値（１０ＧＨｚ）よりも７倍以上大きい。チャネルと直列になっている抵抗を減らすことで、さらにｆＴを大きくすることが当然可能である。単方向電力利得が１になる周波数ｆｍａｘは８９ＧＨｚである。この値は、チャネル直列抵抗と現在は比較的小さい出力コンダクタンスとで制限されている。したがって、本発明のデバイスで、より大きなｆｍａｘを達成することは当然可能である。ｆＴおよびｆｍａｘのこれらの値は、現在の従来技術に優る大きな改良を表している。したがって、本発明のデバイスで、より大きなｆｍａｘを達成することは当然可能である。ｆＴおよびｆｍａｘのこれらの値は、従来技術に優る大きな改良を表し、さらに従来技術デバイスの性能にゲート溝形成が有害な影響及ぼすという仮説の正しいことを確認するものと推測される。
【００４７】
本発明のデバイスについて得られた結果は、非常に有望であり、高速低電力デバイスを実現する本発明の可能性を示した。デバイス特性のモデリング、すなわち計算が、ＩｎＳｂ材料のパラメータについて発表された結果または測定された結果を使用して、ＡＴＬＡＳ、Ｓｉｌｖａｃｏ Ｉｎｔｅｒｎａｔｉｏｎａｌからの２Ｄドリフト−拡散デバイスシュミレータを使用して行われた。モデル化された結果は、実験のｐ＋ｐ＋πｎ＋ダイオードおよび従来技術ＭＩＳＦＥＴに対して試験し、漏れ電流、相互コンダクタンスおよびｆＴの点でよく一致していることが分かった。図３に示されるものに似ているが、ゲート長が１μｍおよび０．２５μｍであるイオン注入エンハンスメントモードＭＩＳＦＥＴ構造のモデル化の結果を、次の表２に示す。この表は、最大ｇｍ、ｆＴおよびｆｍａｘの理論的に達成可能な値を示す。０．２５μｍゲート長についての値は、ゲート絶縁物酸化膜厚さが、ゲート長と同じ係数で縮小されるものと仮定している。
【表２】
【００４８】
これらの最大相互コンダクタンス値は、米国特許第５，３８２，８１４号の従来技術デバイスについて引用された２５ｍＳｍｍ−１の値に比べてかなりの改良を表している。
【００４９】
格子整合する必要はない。より小さなバンドギャップは、十分に狭いはずなので、ＦＥＴの動作温度で真性導電率を支配的に示すのに十分なくらいに材料を精製することは可能である（現在Ｓｉでは不可能である）。このことは、２９５Ｋの室温で動作するデバイスに関して、０．５ｅＶ付近またはそれよりも小さなバンドギャップを意味するが、より高い動作温度のために、より大きなバンドギップの材料を使用してもよい。
【００５０】
本発明のＦＥＴを製造するために使用できる材料の組合せには、ＰｂＳｅ／ＰｂＳ、Ｉｎ１−ｙＡｌｙＳｂ／Ｉｎ１−ｘＡｌｘＳｂ、ＩｎＡｓ／ＩｎＡｓ１−ｘＰｘ、ＩｎＡｓ１−ｘＳｂｘ／Ｉｎ１−ｙＡｌｙＳｂ、ＩｎＡｓ１−ｘＳｂｘ／ＩｎＡｓ１−ｙＰｙ、ＧａＡｓ／Ｇａ１−ｘＡｌｘＡｓ、Ｉｎ１−ｘＧａｘＳｂ／Ｉｎ１−ｙＡｌｙＳｂ、およびＨｇ１−ｘＣｄｘＴｅ／Ｈｇ１−ｙＣｄｙＴｅが含まれる。組成パラメータｘ、またはｘとｙの値は、適当に選ばなければならない。ゼロに等しいパラメータｙを有するこれらの第１番目の特殊な場合である、ＩｎＳｂ／Ｉｎ１−ｘＡｌｘＳｂで、ＭＩＳＦＥＴは構成された。
【００５１】
次に、図１０を参照して、本発明のデプレッションモードＭＩＳＦＥＴが、一般的に２００で示されている。そのデプレッションモードＭＩＳＦＥＴは、弱くドープされたｐ型ＩｎＳｂ基板（図示されない）を含み、その上に下記の厚さと組成を有する５つの連続した層２０２、２０４、２０６、２０８および２１０が成長される。すなわち、
第１の（ベース）層２０２、ｐ＋ＩｎＳｂ厚さ２μｍ、Ｂｅドーパント濃度３×１０１８ｃｍ−３、
第２の（障壁）層２０４、ｐ＋Ｉｎ０．８５Ａｌ０．１５Ｓｂ厚さ２０ｎｍ、Ｂｅドーパント濃度３×１０１８ｃｍ−３、
第３の（真性）層２０６、πＩｎＳｂ厚さ０．５μｍ、Ｂｅドーパント濃度１×１０１５ｃｍ−３、および
第４の（チャネル）層２０８、ｐＩｎＳｂ厚さ２０ｎｍ、Ｓｉドーパント濃度３×１０１７ｃｍ−３、
第５の（ゲート絶縁）層２１０：ＳｉＯ２厚さ７０ｎｍ
である。
【００５２】
ＭＩＳＦＥＴ２００は、ゲート絶縁層２１０近くの電荷キャリアの閉じ込めを向上させるために、真性層２０６内に埋込みｐ型層２１１（鎖線で示される）を任意に含むことができる。ＭＩＳＦＥＴ２００は、ｎ＋のソースおよびドレイン領域２１２および２１４を含み、それぞれは厚さが約０．２μｍでＳｉドーパント濃度が２×１０１８ｃｍ−３であり、チャネル層２０８に対して抽出コンタクトを形成する。これらの領域が、チャネル層２０８を介して真性層２０６内でキャリア抽出を実現する。ＭＩＳＦＥＴ２００は、連続したＣｒとＡｕの層（図示されない）からなる、ソースコンタクト２１６、ゲートコンタクト２１８およびドレインコンタクト２２０を有する。上に示した点を除けば、ＭＩＳＦＥＴ２００は、前に述べたエンハンスメントモードデバイスに似た寸法である。メサ長１２μｍ、メサ（およびゲート）幅５０μｍおよびゲートコンタクト長公称０．７μｍを有する。層２０２から２０８は、分子線エピタキシー（ＭＢＥ）で成長させた。ソース領域２１２およびドレイン領域２１４は、チャネル層２０８の中心領域をその上に成長しないようにマスクして、チャネル層２０８上にＭＢＥ成長で作った。このマスクを取り除いた後で、ゲート絶縁層２１０および電極２１８を堆積した。ソース領域２１２およびドレイン領域２１４は、その間にゲート凹部２２２を画定し、そのゲート凹部２２２内に、ゲート絶縁層２１０およびゲートコンタクト２１８が、チャネル層２０８に支持されて位置付けられている。凹部は、ゲート電極層２１８の高さよりも多少深くてもよい。ゲート凹部２２２が従来技術のようにエッチングで作成された溝でなく、サイドを立ち上げる成長で画定された凹部であること留意することが重要である。その結果、凹部２２２の形成は、チャネル形状に影響を及ぼす深すぎる溝に関連した問題を含まない。
【００５３】
第５の層２１０は、３０ｎｍの陽極酸化膜の表面に堆積された、４０ｎｍのスパッタＳｉＯ２からなる。ゲートコンタクト２１８は、チャネル層２０８のソース領域２１２とドレイン領域２１４の間にある部分の大部分にわたって広がっている。エンハンスメントモードデバイスではソースとドレインの間に完成したチャネルを形成することが必要とされるのに対して、ゲートコンタクト２１８は存在するデバイスチャネルの変調／デプレッションに必要とされるだけであるから、ゲートコンタクト２１８の広がりの程度は余り重要でない。
【００５４】
ＭＩＳＦＥＴ２００では、電子の利用可能な供給源を形成するためにチャネル層２０８が使用される。一方で、この電子の供給源が、ゲート電極電位で電荷キャリアを欠乏させることができるソース２１２からドレイン２１４までの伝導経路を形成する。この経路は、チャネル層２０８または真性層２０６内に全部があってもよいし、またはこれらの層の一方に一部がありまた他方に一部があってもよい。ＭＩＳＦＥＴ２００の閾値電圧は、チャネル層２０８の単位面積当たりのドーピングで決定される。すなわち、その層の厚さとゲート電極電位による電荷キャリアの欠乏可能度との積で決定される。この経路は、チャネル層２０８または真性層２０６内に全部があってもよいし、または、これらの層の一方に一部が、他方に一部があってもよい。ＭＩＳＦＥＴ２００の閾値電圧は、チャネル層２０８の単位面積当たりのドーピングで決定される。すなわち、その層の厚さと単位体積当たりのドーピングの積で決定される。チャネル層２０８は、ゲート電圧の無い状態で、ソースドレイン電圧で生成された電界の方向にほぼ沿って延びる。この層は許容できないほどにＵ字形ではない。すなわち、この層内のどの凹部も、または凸部も、限度において５０ｎｍより小さい。
【００５５】
ゲート絶縁酸化膜厚さがデバイス１００のそれに等しいと仮定して、デプレッションモードＭＩＳＦＥＴ２００のモデル化された、すなわち理論的な、性能指数を得た。これらの指数を次の表３に示す。
【表３】
【００５６】
次に図１１を参照して、次のような実際の、またはモデル化された様々なデバイス技術に関して、ゲート長（μｍ）の関数として電流利得遮断周波数ｆＴ（ＧＨｚ）を示す。すなわち、理想的なＩｎＳｂ（ゲート長とキャリア速度だけから計算された）、モデル化されたＩｎＳｂエンハンスメントモードおよびデプレッションモードＭＩＳＦＥＴ、ＩｎＳｂエンハンスメントモードＭＩＳＦＥＴ１００、ＩｎＰおよびＧａＡｓをベースにしたＨＥＭＴ、およびシリコンＮＭＯＳである。
【００５７】
ＭＩＳＦＥＴ１００のｆＴに関する表２の結果は、図１１の理想的な傾向線よりもほんの僅かに下にあり、オーバラップ容量による僅かな漸減を伴っており、ＭＩＳＦＥＴ１００のようなエンハンスメントモードデバイスに見られる飽和作用を受ける。これはＭＩＳＦＥＴ１００の入力容量が小さいことによる。
【００５８】
ＭＩＳＦＥＴ２００は、異なる形のチャネルをもつことができる。厚さ２０ｎｍのチャネル層２０８は、ドーパント濃度が１×１０１５ｃｍ−３で厚さが２０ｎｍのπＩｎＳｂ層で、ゲート酸化膜層２１０から分離されたＳｉドーパント濃度２×１０１８ｃｍ−３厚さ３ｎｍのＩｎＳｂチャネル層と取り替えることができる。これは、厚さを減少させ真性π層２０６の中に埋め込んだチャネル層と同等であり、３０％の動作速度向上をもたらすと推定される。この場合に、ソース領域２１２およびドレイン領域２１４は、真性層２０６と抽出コンタクトを形成する。
【００５９】
次に図１２を参照して、排除と抽出によってキャリア濃度が低下した種類のＭＩＳＦＥＴで、理論的に達成することができるベース電流／電圧ＩＢＶＢＳ特性２５０を示す。ここで、ベース電流は、ベース層とソース領域の間を流れるものである。この電流は、ＭＩＳＦＥＴのソース、ゲートおよびドレインを相互にバイアスするためではない。そうではなくて、真性デバイス領域のキャリア濃度および漏れ電流を減少させるためである。特性２５０は、現在達成可能なものよりもさらに低いショットキー／リードトラップ密度を含むデバイスに対応する。デバイスは、動作時に逆バイアスされるｐ＋ｐ＋πｎ＋ダイオード構造である。すなわち、そのデバイスのベース層はそのソース領域に対して負にバイアスされる。このバイアスのもとで、キャリアの抽出と排除が真性層で起り、抽出コンタクトとして作用する関連したπｎ＋接合により、その真性層から電子（少数キャリア）が取り去られる。
【００６０】
点２５２で、ＩＢＶＢＳ特性２５０の勾配はゼロになり、無限大の差動インピーダンスを示す。この点で、「バックゲート」と呼ばれる、ベースバイアス電圧ＶＢＳによるゲート閾値電圧の変化は最小になるので、この点はベースバイアスの好ましい動作点である。
【００６１】
上で参照されたモデル化の結果は、ドリフト−拡散シミュレーションによって得られ、約０．５μｍのゲート長では顕著になると思われる弾道効果を無視している。この効果は、平均飽和速度を増加させ、したがって、より大きな性能向上の可能性につながるｇｍおよびｆＴを大きくする。
【００６２】
本発明のトランジスタは、高速アナログデバイスの応用分野に潜在的に応用可能である。半絶縁基板または仮想基板上に成長すると、マイクロ波集積回路で使用できるだろう。ＩｎＳｂデバイスは、０．５Ｖよりも小さな低電圧で動作できるので、電池寿命を長くして、手持ち式の応用分野のために非常に有用な低電力消費を特徴とする。また、ＩｎＳｂデバイスは高い電子移動度をもち、それによってより高い最大の周波数を達成することを可能にし、あるいは、より丈夫な比較的長いゲート長で必要とされる動作速度を実現する。また、本発明のトランジスタは、ディジタルデバイスとしても、特に複雑さの少ない回路で、使用することができる。潜在的にＰτ積が非常に小さいので、高速低電力の用途では非常に魅力がある。ここで、Ｐはスイッチング動作で消費されるエネルギーであり、τはスイッチ時間である。
【００６３】
本発明は、高速で、低電力消費であり、ＩｎＳｂ／Ｉｎ１−ｘＡｌｘＳｂの固有の高電子移動度および飽和速度を利用する、ＦＥＴを提供する。これらのＦＥＴは、高速低電力の性能を与え、キャリア排除と抽出の方法を組み込むことにより、ＩｎＳｂ／Ｉｎ１−ｘＡｌｘＳｂに通常関連したレベルよりも遥かに小さなオフ状態漏れ電流を示す。ゲート長が０．７μｍの本発明のＭＩＳＦＥＴは、このゲート長に関してこれまで報告された最も高いｆＴ値をもち、速度とオフ状態漏れの両方のさらなる向上を得ることができるものと期待される。
【技術分野】
【０００１】
本発明は、電界効果トランジスタ（ＦＥＴ）に関する。より詳細には、本発明は、限定はしないが、狭いバンドギャップ半導体材料、すなわち０．５ｅＶ付近またはそれより小さなバンドギャップＥＧの半導体材料で作成された、ＭＩＳＦＥＴのようなＦＥＴに関する。また、本発明は、室温よりも高い動作温度で使用するために、より広いバンドギャップ材料で作成されたＦＥＴにも関連する。
【背景技術】
【０００２】
インジウムアンチモン（ＩｎＳｂ）のような狭いバンドギャップ半導体には、非常に小さな電子有効質量、非常に大きな電子移動度および大きな飽和速度のような有用な性質がある。これらの性質は、超高速度の応用分野にとっては潜在的に非常に興味のあるものである。特にＩｎＳｂは、高速超低消費電力トランジタ用の有望な材料である。なぜなら、ＧａＡｓはこれらの点で優れた性質を持っているが、低電界でのＩｎＳｂの電子移動度μｃはＧａＡｓの９倍であり、その飽和速度ｖｓａｔは５倍よりも大きい。また、ＩｎＳｂは、０．５μｍを超える大きな弾道平均自由行程をもつと予測される。このことは、ＩｎＳｂは、低電力消費を可能にして非常に低い電圧で高速動作をする可能性を持っていることを示唆している。これにより、ＩｎＳｂは携帯型で高密度の応用分野にとって理想的であるはずである。２９５Ｋ（室温）でのシリコン、ＧａＡｓおよびＩｎＳｂのいくつかの特性を、次の表１で比較する。
【表１】
【０００３】
最近まで、ＩｎＳｂのバンドギャップが小さく、その結果真性キャリア濃度（〜２×１０１６ｃｍ−３）が高いために、ＳｉおよびＧａＡｓよりもそれぞれ６桁および９桁大きい、室温でＩｎＳｂの潜在的に貴重な特性を得ることができなかった。この大きな真性キャリア濃度により、ＩｎＳｂデバイスは２９５Ｋの室温またはそれに近い通常動作温度で、少数キャリア濃度が通常のドーピングレベルで必要とされる値よりも遥かに大きく、大きな漏れ電流を示すことになる。これは、ＩｎＳｂおよびその他の狭いバンドギャップ材料を室温以上でデバイスで使用することを妨げる基本的な問題であると何年も考えられていた。しかし、米国特許第５，３８２，８１４号の主題の発明によって、その問題は克服された。該特許は、キャリア濃度への真性の寄与を平衡レベルよりずっと弱めるために、キャリアの排除（ｅｘｃｌｕｓｉｏｎ）および抽出（ｅｘｔｒａｃｔｉｏｎ）の現象を使用する、非平衡金属−絶縁体−半導体電界効果トランジスタ（ｎｏｎ−ｅｑｕｉｌｉｂｒｉｕｍ ｍｅｔａｌ−ｉｎｓｕｌａｔｏｒ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｕｓｔｏｒ、ＭＩＳＦＥＴ）を開示する。この従来技術のＭＩＳＦＥＴは、逆バイアスされたｐ＋ｐ＋πｎ＋の構造である。ここで、ｐはＩｎＳｂ層を示し、ｐはひずみＩｎ１−ｘＡｌｘＳｂ層であり（アンダーラインの付いたｐは、ｐよりもバンドギャップが広いことを示す）、πは室温動作温度で真性である弱ドープｐ型領域を示し、さらに、＋の上付き文字は高いドーパント濃度を示す。これら４つの層により、それぞれの隣合う層の対の間に３つの接合が画定される。すなわち、それぞれｐ＋ｐ＋、ｐ＋πおよびπｎ＋接合である。デバイスの活性領域はπ領域であり、少数キャリアは、抽出コンタクト（ｅｘｔｒａｃｔｉｎｇ ｃｏｎｔａｃｔ）として作用するπｎ＋接合でπ領域から取り去られる。ｐ＋π接合は、これらのキャリアの再導入を阻止する排除コンタクト（ｅｘｃｌｕｄｉｎｇ ｃｏｎｔａｃｔ）である。その結果、デバイスに印加されたバイアスの下で、少数キャリア濃度は減少し、多数キャリア濃度は、電荷中性を維持するように少数キャリア濃度とともに減少する。これによって、真性レベルよりも低いキャリア濃度が生成される。同様の効果は、冷却することで作り出される。ここで、「真性」という表現は、キャリアが主として価電子状態の活性化により発生し、ほぼ等しい数の少数キャリアと多数キャリアが半導体材料中に存在することを意味する、通常の解釈で使用されている。この表現は、単にドーピングレベルが低いことを示すために外因性材料（例えば、Ｓｉ）について間違って使用されることがある。しかし、外因性材料では、キャリアは、主としてドナー状態かアクセプタ状態の活性化によって発生し、１つのタイプのキャリア（電子または正孔）が支配的である。
【０００４】
米国特許第Ｎｏ．５，３８２，８１４号に開示されているデバイスは、１μｍ凹みゲート型エンハンスメントモードＭＩＳＦＥＴ構造である。研究のために、この種の様々なデバイスが製造された。この種のデバイスで電流利得が１になる周波数ｆＴは、５５ＧＨｚであると理論的に予測されたが、たかだか１０ＧＨｚ付近の測定値が得られた。ｆＴの値は、高周波トランジスタの当業者が性能指数として扱っている。ゲートコンタクト金属のオーバラップと関係するデバイス容量を、ソース領域とドレイン領域上に制限するようにしたにもかかわらず、これらのデバイスのどれでも、得られたｆＴの最もよい値は１７ＧＨｚであった。このことは、ＩｎＳｂＭＩＳＦＥＴの高周波の可能性を完全に実現することは困難であることを示している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許第５，３８２，８１４号
【発明の概要】
【発明が解決しようとする課題】
【０００６】
電流利得遮断周波数ｆＴの改良された値を示すことのできる、別の形のＦＥＴを提供することが本発明の目的である。
【課題を解決するための手段】
【０００７】
本発明は、その電界効果トランジスタ（ＦＥＴ）の動作温度でバイアスされていない時に真性導電率を有する領域と、真性領域中の電荷キャリア濃度への真性の寄与を弱めるためのバイアス手段とを含む種類の電界効果トランジスタであって、そのＦＥＴは、また、高い値の電流利得遮断周波数を得ることができるのに適当なように、チャネルの直線性からの介在するずれが限度において５０ｎｍより大きくない、ソース領域とドレイン領域の間に延びるチャネルを画定する手段を含むことを特徴とする電界効果トランジスタ（ＦＥＴ）を提供する。そのようなチャネルの直線性からのずれは、限度において５ｎｍより大きくないことが好ましい。「限度」という表現は、チャネルの任意の２つの領域、例えばチャネルの中心領域とソースまたはドレインに隣接する領域の間との最も大きな高さの差を意味する。
【０００８】
本発明は、非常に改良された高周波性能を示し、従来技術に比べて非常に大きな値の電流利得遮断周波数を実現することができるという利点を提供する。従来技術によるＭＩＳＦＥＴは、特に、理論的な期待値よりも遥かに低い高周波で、期待はずれの性能をもつことが分かった。この理由は、当初理解されていなかった。しかし、その問題を解決しようとして、かなりの数の仮説が研究された。これらの仮説の１つが、ＭＩＳＦＥＴゲート凹部をオーバエッチングすると、高周波性能を劣化させる可能性があるというものであった。介在するゲート溝の侵入なしに製造される本発明のデバイスは、高周波で遥かに優れた性能を示し、ゲート溝形成が性能に及ぼす有害な影響の仮説が、確認されたと推測される。
【０００９】
１つの態様では、本発明のＦＥＴは、エンハンスメントモードＭＩＳＦＥＴである。本発明のＦＥＴは、真性領域を組み込んでいる層に高濃度のドーピングを導入することで作成される、ソースおよびドレイン領域を組み込むことができる。ソースおよびドレイン領域は、イオン注入、拡散ドーピング、合金化または損傷の導入によって作成することができる。真性領域は、残留としてｐ型にドープされ、ソースおよびドレイン領域と抽出コンタクト手段を形成してもよく、バイアスに応じて真性領域に形成されるチャネルはｎ型になるだろう。
【００１０】
好ましい実施形態では、真性領域は、それ自体がベース領域との界面を有する障壁領域との界面を有し、真性、障壁およびベース領域（１０６、１０４、１０２）は同じ導電型であり、障壁領域は、真性およびベース領域よりも比較的広いバンドギャップをもち、かつ真性領域に対する排除コンタクトを提供する。
【００１１】
本発明のＦＥＴは、動作時にエンハンスメントチャネルをその間に画定するように、ソース領域とドレイン領域の間にある真性領域の部分から絶縁され、かつ少なくともその部分にわたって延びる、ゲートコンタクトを含んでもよい。ベース領域は、少なくとも５×１０１７ｃｍ−３のドーパント濃度を含むｐ＋ＩｎＳｂであってもよい。障壁領域は、少なくとも５×１０１７ｃｍ−３のドーパント濃度を含む、０．０５から０．２５の範囲のｘをもつｐ＋Ｉｎ１−ｘＡｌｘＳｂであってもよい。真性領域は、５×１０１７ｃｍ−３より少ないドーパント濃度、好ましくは１×１０１５ｃｍ−３から５×１０１６ｃｍ−３の範囲のドーパント濃度を含む、πＩｎＳｂであってもよい。さらに、ソースおよびドレイン領域は、少なくとも５×１０１７ｃｍ−３のドーパント濃度を含むｎ＋ＩｎＳｂであってもよい。
【００１２】
ベース、障壁および真性領域は、好ましくは層構造中に連続して配置され、ソースおよびドレイン領域は、イオン注入、拡散、合金化または損傷によって真性領域に作成され、さらに真性領域は好ましくはゲート絶縁層およびゲートコンタクトを支持するほぼ平坦な表面部分を有する。
【００１３】
他の態様で、本発明のＦＥＴは、関連したチャネル領域を有するデプレッションモードＭＩＳＦＥＴである。そのＦＥＴは、真性領域かチャネル領域のいずれかの上に形成された高濃度にドープされたアウトグロースである、ソースおよびドレイン領域を組み込んでもよい。もしくは、これらの領域は、イオン注入、拡散、合金化または損傷によって作成されてよい。それらは、ゲートコンタクトを収容するゲート凹部をその間に画定してもよい。
【００１４】
真性領域はｐ型であってもよく、それ自体かチャネル領域のいずれかが、ソースおよびドレイン領域と抽出コンタクト手段を形成してもよい。
【００１５】
好ましい実施形態では、真性領域は、それ自体がベース領域との界面を有する障壁領域との界面を有し、真性、障壁およびベース領域が同じ導電型であり、障壁領域は、真性およびベース領域よりも比較的広いバンドギャップをもち、かつ真性領域に対する排除コンタクトを提供する。この実施形態では、
ベース領域は、少なくとも５×１０１７ｃｍ−３のアクセプタを含むｐ＋ＩｎＳｂであってもよく、
障壁領域は、０．０５から０．２５の範囲のｘを有するｐ＋Ｉｎ１−ｘＡｌｘＳｂであり、少なくとも５×１０１７ｃｍ−３のアクセプタを有してもよく、
真性領域は、５×１０１７ｃｍ−３より小さなアクセプタ、好ましくは１×１０１５ｃｍ−３から５×１０１６ｃｍ−３の範囲のアクセプタを含むπＩｎＳｂであり、
ソースおよびドレイン領域は、少なくとも５×１０１７ｃｍ−３のドナーを含むｎ＋ＩｎＳｂである。
【００１６】
真性領域は、チャネル領域を支持してもよく、ベース、障壁、真性およびチャネル領域は層構造中に連続して配置され、ソースおよびドレイン領域はチャネル領域上に成長され、さらにチャネル領域は、ゲート絶縁層およびゲートコンタクトを支持するほぼ平坦な表面部分を有する。
【００１７】
ソースおよびドレイン領域は、その間にゲート凹部を画定してもよく、チャネル領域は、ゲート絶縁層およびゲートコンタクトを支持する凹部の端部に表面部分を有する。
【００１８】
チャネル領域は、真性領域の部分の間にあってもよく、真性領域は、ソースおよびドレイン領域との組合せで抽出コンタクト手段を形成する。
【００１９】
ベース、障壁および真性領域は、好ましくは層構造中に連続して配置され、真性領域はチャネル領域を含み、ソースおよびドレイン領域を支持する。
【００２０】
真性領域中の電荷キャリア濃度への真性の寄与を弱めるためのバイアス手段は、基板バイアス電圧変化によるゲート閾値電圧の変化が最小となる無限大の差動インピーダンスの点で、ＦＥＴをバイアスするように構成されるのが好ましい。
【００２１】
他の態様で、本発明は、その真性領域中の電荷キャリア濃度への真性の寄与を弱めるためのバイアス手段を含む種類のＦＥＴを作成する方法であって、高い値の電流利得遮断周波数を得ることができるのに適当なように、チャネルの直線性からの介在するずれが限度において５０ｎｍより大きくないように、ソース領域とドレイン領域の間に延びるチャネルを画定することを含むことを特徴とする方法を提供する。チャネルの直線性からのそのようなずれは、限度において５ｎｍより大きくないことが好ましい。
【００２２】
本発明をより十分に理解するために、添付の図面を参照して単なる例として本発明の実施形態を次に説明する。
【図面の簡単な説明】
【００２３】
【図１】一定の縮尺で描かれていない従来技術ＭＩＳＦＥＴの模式的な断面図である。
【図２】拡大して図１の従来技術ＭＩＳＦＥＴのゲートを示す図である。
【図３】凹状でも凸状でもない層をもつ理想的な形で図示された、本発明のｎチャネルエンハンスメントモードＭＩＳＦＥＴの模式的な断面図である（一定の縮尺で描かれていない）。
【図４】小程度のゲート領域凹面を示す、本発明のｎチャネルエンハンスメントモードＭＩＳＦＥＴの中心領域の模式的な断面図である。
【図５】本発明の逆バイアスされたｐ＋ｐ＋πｎ＋ＭＩＳＦＥＴ構造のバンド構造図であり、図３の線Ｖ−Ｖの断面に対応する。
【図６】図３のＭＩＳＦＥＴの出力特性を示す図である。
【図７】図３のＭＩＳＦＥＴの伝達特性を示す図である。
【図８】図３のＭＩＳＦＥＴおよび同様のモデル化されたデバイスについて、ゲート長による電流利得遮断周波数の変化を示す図である。
【図９】図３のＭＩＳＦＥＴについて、周波数による交流利得パラメータの変化を示す図である。
【図１０】本発明のｎチャネルデプレッションモードＭＩＳＦＥＴの模式的な断面図である（一定の縮尺で描かれていない）。
【図１１】様々なデバイス技術について、測定されたものとモデル化されたもの両方で、ゲート長（μｍ）の関数として電流利得遮断周波数ｆＴ（ＧＨｚ）の変化を示す図である。
【図１２】キャリア濃度を排除と抽出で低減させた種類のＭＩＳＦＥＴについて、理論的に達成できるベース電流／電圧特性を示す図である。
【発明を実施するための形態】
【００２４】
次に図１を参照して、米国特許第５，３８２，８１４号に開示された種類の従来技術ＭＩＳＦＥＴ１０が示されている。ＭＩＳＦＥＴ１０は、インジウムアンチモン（ＩｎＳｂ）およびインジウムアルミニウムアンチモン（Ｉｎ１−ｘＡｌｘＳｂ）の層から成る。ＭＩＳＦＥＴ１０は、次のような４層の半導体材料を支持する基板（図示されない）を有する。すなわち、高濃度にドープされた狭いバンドギャップｐ型（ｐ＋）ベース層１２、比較的広いバンドギャップで高濃度にドープされたｐ型（ｐ＋）障壁層１４、低濃度にドープされたｐ型（π）活性層１６および高濃度にドープされた狭いバンドギャップのｎ型（ｎ＋）ソース／ドレイン層１８である。層１２、１６および１８はＩｎＳｂであり、層１４はＩｎ１−ｘＡｌｘＳｂである。π活性層１６は、２９５Ｋの室温で主に真性導電率をもつが、一方でその他の層１２、１４および１８は、この温度で主に外因性導電率をもつ。隣接する層の対１２／１４、１４／１６および１６／１８の間の界面は、それぞれｐ＋ｐ＋、ｐ＋π、およびπｎ＋接合であり、これらの最初の２つはヘテロ接合であり、最後のものはホモ接合である。ｐ＋π接合１４／１６およびπｎ＋接合１６／１８は、それぞれ排除コンタクトと抽出コンタクトである。
【００２５】
ＭＩＳＦＥＴ１０には、それぞれコンタクト２４を有するソース領域２０とコンタクト２６を有するドレイン領域２２があり、それらの領域は、ｎ＋層１８を通り越してエッチングして形成された間にあるゲート凹部または溝２８を有する。ゲート凹部の底および側面は、シリコン酸化膜ゲート絶縁物３０および金属ゲートコンタクト３２で覆われている。ソース２０とドレイン２２の間に短絡ができないように、凹部２８がｎ＋層１８を完全に（または、ほぼ完全に）通り越して延びることが、ＭＩＳＦＥＴ１０の動作のために必要である。
【００２６】
通常の動作でバイアスが加えられた時に、キャリアの抽出および排除が、ＭＩＳＦＥＴ１０で起きる。層１２から１８までで、ｐ＋ｐ＋πｎ＋ダイオードが形成され、そのダイオードは動作状態では逆バイアスされる。すなわち、ベース層１２がソース領域２０に対して負にバイアスされる。このバイアスの下で、πｎ＋接合１６／１８は、抽出コンタクトとして作用してπ層１６から電子（少数キャリア）を取り去る。そのような電子をｐ＋障壁層１４から補充することはできない。何故ならば、ｐ＋障壁層１４は、ｐ＋ベース層１２と組み合わさって排除コンタクトとして作用し、π層１６への電子の流れに対して電位障壁を形成するからである。このようにして、ＭＩＳＦＥＴ１０がバイアスされたときに、π層１６の電子濃度は減少し、それと共にπ層１６の正孔濃度は電荷中性の理由ために減少する。
【００２７】
このために層１６の導電率は非常に減少し、したがって、ソース２０とドレイン２２の間の漏れ電流が減る。
【００２８】
述べたように、製造されたＭＩＳＦＥＴ１０の試験例は、期待を裏切る高周波での性能を示した。これらのデバイスの電流利得遮断周波数ｆＴ（その周波数で電流利得が１になる）の理論的な値は、５５ＧＨｚであったが、ゲート金属のオーバラップに関連するデバイス容量を、ソースとドレイン領域上に制限するようにしたにもかかわらず、測定値は１０ＧＨｚ付近に過ぎなかった。この理由は理解されていなかった。しかし、不満足な高周波性能の原因であるアーチファクト候補を特定しようとして、かなりの数の仮説が提起され、理論的に研究された。これらの仮説の１つが、ゲート凹部または溝の深さと関連付けられた。理論的な計算により、ゲート凹部が深くエッチングされすぎると（それは制御し測定するのが難しい）、高周波性能は劣化することが示された。理論的な状況を図２に示す。ここでは、ゲート凹部２８を拡大して示す。
【００２９】
ＭＩＳＦＥＴ１０が成り立つためには、ゲート凹部２８は、ソースとドレインの間に短絡が生じないないようにｎ＋領域１８のほとんどを通り越して、好ましくは完全に通り越して、延びなければならない。この凹部がオーバエッチングされると、凹部はπ領域１６の中まで続き、試験デバイスでは深さが１００ｎｍ程度の反転ステップ３４が形成されたと見なされている。そうなれば、ソース２０とドレイン２２の間のＭＩＳＦＥＴチャネル（図示されない）は、意図した通りの直線ではなくてＵ字状になるはずである（エンハンスメントモードＭＩＳＦＥＴでは、バイアスの印加に応じた動作状態でだけ、ゲート電極の下にチャネルが形成される）。
【００３０】
ソースとドレインの間の電荷キャリアの走行時間を最小にするためには、ソース−ドレイン電界は、チャネルの長手方向に向いているべきであるが、このことは、この電界と平行に延びるＵ字状チャネルの部分だけで可能になる。そのようなチャネルでは、チヤネルがソース−ドレイン方向に延びない領域があるはずであり、したがって、ソース−ドレイン電界は、チャネルの長手方向に対して傾いている。その結果、長手方向の電界成分は、電界がこの方向に平行である場合よりも弱くなる。それによって、電界が完全に長手方向にある場合に比べると、ソースとドレインの間の電荷キャリアの走行時間は長くなる。このようにして、ｆＴはこの走行時間と関連するので、Ｕ字状チャネルでｆＴは下がると推定される。正しければ、この理論的な解析は、エッチングされたゲート凹部を避けるべきであることを示している。この仮説は、以下に述べる本発明の例の製造で検証した。
【００３１】
次に図３を参照して、本発明のエンハンスメントモードＭＩＳＦＥＴを、一般的に１００で示す。それは弱くドープしたｐ型ＩｎＳｂ基板（図示されない）を含み、そのｐ型ＩｎＳｂ基板の上に、下記の厚さと組成を有する第１の層１０２、第２の層１０４、第３の層１０６および第４の層１０８を連続して成長させる。すなわち、
第１の（ベース）層１０２、ｐ＋ＩｎＳｂ厚さ２μｍ、Ｂｅドーパント濃度３×１０１８ｃｍ−３、
第２の（障壁）層１０４、ｐ＋Ｉｎ０．８５Ａｌ０．１５Ｓｂ厚さ２０ｎｍ、Ｂｅドーパント濃度３×１０１８ｃｍ−３、
第３の（真性）層１０６、πＩｎＳｂ厚さ０．５μｍ、Ｂｅドーパント濃度１×１０１５ｃｍ−３、および
第４の（絶縁）層１０８、ＳｉＯ２厚さ７０ｎｍ、
である。
【００３２】
より一般的には、本発明のＩｎＳｂ／ＩｎＡｌＳｂＦＥＴの適当な組成は次のようである。すなわち、
ベース領域、少なくとも５×１０１７ｃｍ−３のアクセプタ濃度を有するｐ＋ＩｎＳｂ、
障壁領域、０．０５から０．２５の範囲のｘを有するｐ＋Ｉｎ１−ｘＡｌｘＳｂであり、少なくとも５×１０１７ｃｍ−３のアクセプタ濃度を有する、および
真性領域、５×１０１７ｃｍ−３よりも小さなアクセプタ濃度、好ましくは１×１０１５ｃｍ−３から５×１０１６ｃｍ−３の範囲のアクセプタ濃度をもつπＩｎＳｂである。
【００３３】
ＭＩＳＦＥＴ１００は、絶縁層１０８近くの電荷キャリアの閉込めを向上させるために、真性層１０６の中に埋込みｐ型層１０９（鎖線で示されている）を任意に含むことができる。ＭＩＳＦＥＴ１００は、それぞれが少なくとも５×１０１７ｃｍ−３の中性アクセプタ濃度を有し厚さがほぼ０．２μｍである、ｎ＋のソース領域１１０およびドレイン領域１１２を含む。ＭＩＳＦＥＴ１００は、連続したＣｒとＡｕの層（図示されない）から成る、ソースコンタクト１１４、ゲートコンタクト１１６およびドレインコンタクト１１８を有する。ＭＩＳＦＥＴ１００のメサ長は１２μｍであり、これが図面の面内で全幅となっている。そのメサ（およびゲート）幅は５０μｍであり、これは図面の面に垂直に延びる寸法である。ゲートコンタクト１１６（図面の面内の水平寸法）の長さは、公称０．７μｍである。ここで、「公称」とは、必要な長さを作成するのに適当な寸法のリソグラフィマスクが使用されたことを意味し、長さは測定しなかった。公称ゲート長が０．７から２μｍの範囲で、メサ幅が１００μｍである、同様な構造および種類の他のデバイスも製造した。層１０２から１０８は、分子線エピタキシで成長させた。ソース領域１１０およびドレイン領域１１２は、単位面積当たり５×１０１３ｃｍ−２の線量の７０ｋｅＶＳ３２イオンを使用してイオン注入で作った。イオンは、基板温度１００℃で、結晶の＜１１０＞方向に対する垂線から１０゜の角度で自然陽極酸化マスクを通して注入した。これに続いて、ドーパントを活性化し損傷を取り除くために、Ｓｉ３Ｎ４キャップを付けた状態で４２０℃で１０秒間の急速熱アニールを行った。次にサンプルを陽極酸化し、酸化膜をはがして、コンタクトを付ける前に損傷を受けた材料を取り除いた。ＭＩＳＦＥＴ１００を製造するプロセスにより、層１０６および１０８は少しばかりの凹面となった。しかし、チャネルの中心領域（ゲートバイアス電圧に応じて形成された）とソースおよびドレインに隣接するチャネルの外側領域との間に、５０ｎｍよりも大きな高さの差は生じなかった。注入によって、ソース領域１１０およびドレイン領域１１２へのコンタクトを可能にする伝導経路を形成した。
【００３４】
第４の層１０８は、３０ｎｍの陽極酸化膜の表面に堆積された４０ｎｍのスパッタＳｉＯ２で構成された。層１０８全体としては、光分解ＳｉＯ２が好ましかっただろうが、これは利用できなかった。
【００３５】
ゲートコンタクト１１６は、ソース領域１１０とドレイン領域１１２の間にあり、これらの領域と少しオーバラップしている第３の層すなわちπ層１０６の部分の全体にわたって広がっている。理想的には、デバイス容量を最小にするために、オーバラップはゼロであるべきであるが、エンハンスメントモードデバイスでは、動作時にチャネル領域を要求されるように形成することができるように、ゲートコンタクトは、これらの領域の間に十分に広がっていることが重要である。
【００３６】
ＭＩＳＦＥＴ１００では、ソース領域１１０とドレイン領域１１２の間の直線性が、ゲート１１６の形状で大きくぼかされることはなく、従来技術デバイス１０で経験された１００ｎｍの程度まではないことは確かである。
【００３７】
図３は理想化された図である。実際には、本発明のＦＥＴは、製造プロセスでの不正確さによって生じた理想的な形状寸法からのずれによる、平面でない層を有してもよい。すなわち、チャネルのひどすぎる変形を引き起こさない限りは、真性領域は、凹状でも、凸状でも、または起伏があってもよい。図４に凹面を示す。ここでは、図３に関して記述されたものと同等な部分は、接尾文字Ｒを付けて同じように参照する。図４は、実際のデバイスにより近いことを除いては、ＭＩＳＦＥＴ１００と同等のＦＥＴの中心領域１２０を示す。真性層１０６Ｒ、ゲート絶縁層１０８Ｒおよびゲートコンタクト１１６Ｒが含まれ、それらは全て凹状でＶ字形凹部１２２を画定している。凹部１２２の底は、絶縁層１０８Ｒの中心にある頂点１２４で画定されている。凹部１２２の深さはＨで示され、それは５０ｎｍよりも大きくない。ゲートバイアス電圧の印加に応じて、チャネル（図示されない）が形成されたときに、頂点１２４の下のチャネル（図示されない）の中心領域と、ソース１１０Ｒとドレイン１１２Ｒに隣接するチャネルの外側領域との間に、図面内の上下方向に存在する５０ｎｍよりも大きな差が、凹部１２２によって、もたらされることはない。言い換えると、ゲート領域が平面でないことで生じるチャネルの直線性からのずれは、５０ｎｍよりも小さい。ここで、チャネルが形成され、チャネルの形状を決定するゲート領域は、ゲート絶縁層１０８Ｒに隣接する真性層１０６Ｒの上部である。本発明の他の実施形態では、それはチャネルの中心部分を収容するデバイスの活性領域である。
【００３８】
凹部深さＨおよび結果的なチャネルの直線性からのずれは、５ｎｍよりも大きくないことが好ましい。その結果、形成されたチャネルは、ソース、ゲートおよびドレインの電圧で決定されるように、ほぼ延びることができる。後で説明するように、これによって、従来技術デバイス１０に比べて著しく改良された性能を生じる。
【００３９】
図５は、ＭＩＳＦＥＴ１００で、第１の層１０２の下端から測定されたμｍ単位の上下方向の距離ｘの関数として、バンド構造図および関連した電荷キャリア密度を示す。この図面に示されるデータは、逆バイアスされたｐ＋ｐ＋πｎ＋構造に関するものである。そのデータは、第１（ｐ＋）の層１０２、第２（ｐ＋）の層１０４および第３（π）の層１０６、さらに（ｎ＋）ソース領域１１０を通って延びる、図３の線Ｖ−Ｖに沿ったＭＩＳＦＥＴ１００の垂直断面に関する。右手の縦座標は、１０１２から１０１９ｃｍ−３を示す１Ｅ＋１２から１Ｅ＋１９で目盛られている。図面は、次の変化を示している。すなわち、それぞれグラフ１４０は伝導帯のエネルギーおよびグラフ１４２は荷電子帯のエネルギー、グラフ１４４は正味のドーパント濃度、およびグラフ１４６は正孔の濃度とグラフ１４８は電子の濃度である。
【００４０】
ＩｎＳｂの２９５Ｋ（室温）での真性キャリア濃度は、２×１０１６ｃｍ−３である。グラフ１４６および１４８は、動作時の実際のキャリア濃度が、第３の層１０６の活性π領域のほぼ全体にわたって、この値よりも最高で２桁少ないことを示している。これは、グラフ１４４のほぼ平坦な部分に対応する。このことは、ｐ＋π接合１０４／１０６およびπｎ＋接合１０６／１１２でそれぞれ起きるキャリアの排除と抽出によって、層１０６のπ領域中のキャリア濃度が低下していることを実証している。
【００４１】
ＭＩＳＦＥＴ１００は、キャリア抽出を行うように、ベース層１０２がソース１１４に対して約−０．３５Ｖにバイアスされる、共通ソース構成で試験した。この電圧はＶｂｓと規定され、ベース層１０２とソース１１０またはドレイン１１２で与えられる、ダイオード構造の最大動抵抗の位置に対応する。次に、通常極性のドレイン電圧およびゲート電圧を加えた。すなわち、小さな負のゲート−ソース電圧を使用した１つの場合を除いて、ドレインとゲートは、両方ともソース１１０に対して正にバイアスした。
【００４２】
ＭＩＳＦＥＴ１００の出力特性を図６に示す。図６は、隣り合うグラフの間の０．２Ｖのステップによる−０．２Ｖから１．４Ｖまでの一定ゲート電圧Ｖｇｓで、ドレイン電圧Ｖｄｓによるドレイン電流Ｉｄの変化を示す、１６０および１６２などの９つのグラフを含む。各グラフの僅かな屈曲部で示されるように、ドレイン電流は、約０．１５Ｖのドレイン電圧で飽和し始めるのが理解できる。これは飽和が始まる非常に低い電圧であり、それは一般的に言って、ＩｎＳｂでは電子移動度が非常に大きいことによっている。それは、ＭＩＳＦＥＴ１００が小さな電力を必要とすることを意味しているので有利である。出力特性は、一般にＭＩＳＦＥＴの伝統的な形のものであり、それはものになるＭＩＳＦＥＴが製造された証拠である。０．３Ｖのドレイン電圧Ｖｄｓで、ゲート電圧Ｖｇｓを−０．２から１．２Ｖに変えることで、約１０と１１０ｍＡｍｍ−１の間でドレイン電流を切り換えることができる。
【００４３】
ＭＩＳＦＥＴ１００の伝達特性を図７に示す。図７は、一定ドレイン電圧のときにゲート電圧Ｖｇｓによる相互コンダクタンスｇｍの変化を示す、１７０および１７２などの５つのグラフを示す。ドレイン電圧は、隣り合うグラフの間で、０．１Ｖのステップで０．１Ｖから０．５Ｖまで変化する。ＭＩＳＦＥＴ１００の最大直流相互コンダクタンスは、約１２０ｍＳｍｍ−１であり、閾値ゲート電圧は約０．４Ｖであることが理解できる。
【００４４】
図６の電流軸上の交点で示されるように、ＭＩＳＦＥＴ１００の漏れペデスタルは、約８ｍＡｍｍ−１である。最大ドレイン電流は約１２０ｍＡｍｍ−１であり、ゲート電圧とともに増加しなくなるドレイン電流で決定される。高いドレイン電圧で、電流／電圧のグラフの上向きの湾曲で示されるように、デバイスは、約０．５Ｖのドレイン電圧でゆっくりとブレークダウンし始める。これはバンド間トンネリングおよび表面漏れ（多分、表面トンネリングの発生）によるが、これらの両方を減らすことは可能である。ＭＩＳＦＥＴ１００は、チャネルと直列に各々の側に、ベース−ソース／ドレインダイオードを順方向バイアスして測定された、約２．５オームのかなり大きな抵抗を有する。これは主に、コンタクトをとるプロセスによると考えられ、これによって理想的な値よりも相互コンダクタンス（したがってｆＴ）は減少する。
【００４５】
異なるゲート長をもつかなりの数の本発明のエンハンスメントモードＭＩＳＦＥＴの交流パラメータを、ドレイン電圧０．５ＶでＳパラメータ法で測定し、ゲート電圧は最大のＳ２１に合せた。結果は、Ｋｏｏｌｎ法を用いて寄生ボンデイングパッド容量から分離した。図８は、ゲート長の関数として測定された最大電流利得遮断周波数ｆＴを示す。結果は、下の方の線１８０で示されるように、ＬＧ−２依存性にしたがっている。これは、ピンチオフで速度が飽和していない場合に、理論的に期待される通りである。また、これらのＭＩＳＦＥＴについて、ゲート長の関数としてｆＴの値を計算し（モデル化の結果）、上の方の線１８２で示した。これらは、おそらく使用したチャネル移動度が比較的高かったために、速度飽和の影響を確かに示しているが、実験値と見事に一致している。このことは、ゲート長を減少させることで、更なる改良が可能であることを意味している。
【００４６】
ＭＩＳＦＥＴ１００の交流パラメータを図９に示す。測定された電流利得遮断周波数ｆＴは７４ＧＨｚである。現在知られている限りで、この値は、トランジスタの種類または材料に関係なく、ゲート長０．７μｍのどのＦＥＴに関しても測定された最も高いｆＴである。この値は、研究目的で製造された従来技術のどのデバイス１０で得られた最も優れた値（１７ＧＨｚ）よりも４倍以上大きく、さらに、これらのデバイスの代表的な値（１０ＧＨｚ）よりも７倍以上大きい。チャネルと直列になっている抵抗を減らすことで、さらにｆＴを大きくすることが当然可能である。単方向電力利得が１になる周波数ｆｍａｘは８９ＧＨｚである。この値は、チャネル直列抵抗と現在は比較的小さい出力コンダクタンスとで制限されている。したがって、本発明のデバイスで、より大きなｆｍａｘを達成することは当然可能である。ｆＴおよびｆｍａｘのこれらの値は、現在の従来技術に優る大きな改良を表している。したがって、本発明のデバイスで、より大きなｆｍａｘを達成することは当然可能である。ｆＴおよびｆｍａｘのこれらの値は、従来技術に優る大きな改良を表し、さらに従来技術デバイスの性能にゲート溝形成が有害な影響及ぼすという仮説の正しいことを確認するものと推測される。
【００４７】
本発明のデバイスについて得られた結果は、非常に有望であり、高速低電力デバイスを実現する本発明の可能性を示した。デバイス特性のモデリング、すなわち計算が、ＩｎＳｂ材料のパラメータについて発表された結果または測定された結果を使用して、ＡＴＬＡＳ、Ｓｉｌｖａｃｏ Ｉｎｔｅｒｎａｔｉｏｎａｌからの２Ｄドリフト−拡散デバイスシュミレータを使用して行われた。モデル化された結果は、実験のｐ＋ｐ＋πｎ＋ダイオードおよび従来技術ＭＩＳＦＥＴに対して試験し、漏れ電流、相互コンダクタンスおよびｆＴの点でよく一致していることが分かった。図３に示されるものに似ているが、ゲート長が１μｍおよび０．２５μｍであるイオン注入エンハンスメントモードＭＩＳＦＥＴ構造のモデル化の結果を、次の表２に示す。この表は、最大ｇｍ、ｆＴおよびｆｍａｘの理論的に達成可能な値を示す。０．２５μｍゲート長についての値は、ゲート絶縁物酸化膜厚さが、ゲート長と同じ係数で縮小されるものと仮定している。
【表２】
【００４８】
これらの最大相互コンダクタンス値は、米国特許第５，３８２，８１４号の従来技術デバイスについて引用された２５ｍＳｍｍ−１の値に比べてかなりの改良を表している。
【００４９】
格子整合する必要はない。より小さなバンドギャップは、十分に狭いはずなので、ＦＥＴの動作温度で真性導電率を支配的に示すのに十分なくらいに材料を精製することは可能である（現在Ｓｉでは不可能である）。このことは、２９５Ｋの室温で動作するデバイスに関して、０．５ｅＶ付近またはそれよりも小さなバンドギャップを意味するが、より高い動作温度のために、より大きなバンドギップの材料を使用してもよい。
【００５０】
本発明のＦＥＴを製造するために使用できる材料の組合せには、ＰｂＳｅ／ＰｂＳ、Ｉｎ１−ｙＡｌｙＳｂ／Ｉｎ１−ｘＡｌｘＳｂ、ＩｎＡｓ／ＩｎＡｓ１−ｘＰｘ、ＩｎＡｓ１−ｘＳｂｘ／Ｉｎ１−ｙＡｌｙＳｂ、ＩｎＡｓ１−ｘＳｂｘ／ＩｎＡｓ１−ｙＰｙ、ＧａＡｓ／Ｇａ１−ｘＡｌｘＡｓ、Ｉｎ１−ｘＧａｘＳｂ／Ｉｎ１−ｙＡｌｙＳｂ、およびＨｇ１−ｘＣｄｘＴｅ／Ｈｇ１−ｙＣｄｙＴｅが含まれる。組成パラメータｘ、またはｘとｙの値は、適当に選ばなければならない。ゼロに等しいパラメータｙを有するこれらの第１番目の特殊な場合である、ＩｎＳｂ／Ｉｎ１−ｘＡｌｘＳｂで、ＭＩＳＦＥＴは構成された。
【００５１】
次に、図１０を参照して、本発明のデプレッションモードＭＩＳＦＥＴが、一般的に２００で示されている。そのデプレッションモードＭＩＳＦＥＴは、弱くドープされたｐ型ＩｎＳｂ基板（図示されない）を含み、その上に下記の厚さと組成を有する５つの連続した層２０２、２０４、２０６、２０８および２１０が成長される。すなわち、
第１の（ベース）層２０２、ｐ＋ＩｎＳｂ厚さ２μｍ、Ｂｅドーパント濃度３×１０１８ｃｍ−３、
第２の（障壁）層２０４、ｐ＋Ｉｎ０．８５Ａｌ０．１５Ｓｂ厚さ２０ｎｍ、Ｂｅドーパント濃度３×１０１８ｃｍ−３、
第３の（真性）層２０６、πＩｎＳｂ厚さ０．５μｍ、Ｂｅドーパント濃度１×１０１５ｃｍ−３、および
第４の（チャネル）層２０８、ｐＩｎＳｂ厚さ２０ｎｍ、Ｓｉドーパント濃度３×１０１７ｃｍ−３、
第５の（ゲート絶縁）層２１０：ＳｉＯ２厚さ７０ｎｍ
である。
【００５２】
ＭＩＳＦＥＴ２００は、ゲート絶縁層２１０近くの電荷キャリアの閉じ込めを向上させるために、真性層２０６内に埋込みｐ型層２１１（鎖線で示される）を任意に含むことができる。ＭＩＳＦＥＴ２００は、ｎ＋のソースおよびドレイン領域２１２および２１４を含み、それぞれは厚さが約０．２μｍでＳｉドーパント濃度が２×１０１８ｃｍ−３であり、チャネル層２０８に対して抽出コンタクトを形成する。これらの領域が、チャネル層２０８を介して真性層２０６内でキャリア抽出を実現する。ＭＩＳＦＥＴ２００は、連続したＣｒとＡｕの層（図示されない）からなる、ソースコンタクト２１６、ゲートコンタクト２１８およびドレインコンタクト２２０を有する。上に示した点を除けば、ＭＩＳＦＥＴ２００は、前に述べたエンハンスメントモードデバイスに似た寸法である。メサ長１２μｍ、メサ（およびゲート）幅５０μｍおよびゲートコンタクト長公称０．７μｍを有する。層２０２から２０８は、分子線エピタキシー（ＭＢＥ）で成長させた。ソース領域２１２およびドレイン領域２１４は、チャネル層２０８の中心領域をその上に成長しないようにマスクして、チャネル層２０８上にＭＢＥ成長で作った。このマスクを取り除いた後で、ゲート絶縁層２１０および電極２１８を堆積した。ソース領域２１２およびドレイン領域２１４は、その間にゲート凹部２２２を画定し、そのゲート凹部２２２内に、ゲート絶縁層２１０およびゲートコンタクト２１８が、チャネル層２０８に支持されて位置付けられている。凹部は、ゲート電極層２１８の高さよりも多少深くてもよい。ゲート凹部２２２が従来技術のようにエッチングで作成された溝でなく、サイドを立ち上げる成長で画定された凹部であること留意することが重要である。その結果、凹部２２２の形成は、チャネル形状に影響を及ぼす深すぎる溝に関連した問題を含まない。
【００５３】
第５の層２１０は、３０ｎｍの陽極酸化膜の表面に堆積された、４０ｎｍのスパッタＳｉＯ２からなる。ゲートコンタクト２１８は、チャネル層２０８のソース領域２１２とドレイン領域２１４の間にある部分の大部分にわたって広がっている。エンハンスメントモードデバイスではソースとドレインの間に完成したチャネルを形成することが必要とされるのに対して、ゲートコンタクト２１８は存在するデバイスチャネルの変調／デプレッションに必要とされるだけであるから、ゲートコンタクト２１８の広がりの程度は余り重要でない。
【００５４】
ＭＩＳＦＥＴ２００では、電子の利用可能な供給源を形成するためにチャネル層２０８が使用される。一方で、この電子の供給源が、ゲート電極電位で電荷キャリアを欠乏させることができるソース２１２からドレイン２１４までの伝導経路を形成する。この経路は、チャネル層２０８または真性層２０６内に全部があってもよいし、またはこれらの層の一方に一部がありまた他方に一部があってもよい。ＭＩＳＦＥＴ２００の閾値電圧は、チャネル層２０８の単位面積当たりのドーピングで決定される。すなわち、その層の厚さとゲート電極電位による電荷キャリアの欠乏可能度との積で決定される。この経路は、チャネル層２０８または真性層２０６内に全部があってもよいし、または、これらの層の一方に一部が、他方に一部があってもよい。ＭＩＳＦＥＴ２００の閾値電圧は、チャネル層２０８の単位面積当たりのドーピングで決定される。すなわち、その層の厚さと単位体積当たりのドーピングの積で決定される。チャネル層２０８は、ゲート電圧の無い状態で、ソースドレイン電圧で生成された電界の方向にほぼ沿って延びる。この層は許容できないほどにＵ字形ではない。すなわち、この層内のどの凹部も、または凸部も、限度において５０ｎｍより小さい。
【００５５】
ゲート絶縁酸化膜厚さがデバイス１００のそれに等しいと仮定して、デプレッションモードＭＩＳＦＥＴ２００のモデル化された、すなわち理論的な、性能指数を得た。これらの指数を次の表３に示す。
【表３】
【００５６】
次に図１１を参照して、次のような実際の、またはモデル化された様々なデバイス技術に関して、ゲート長（μｍ）の関数として電流利得遮断周波数ｆＴ（ＧＨｚ）を示す。すなわち、理想的なＩｎＳｂ（ゲート長とキャリア速度だけから計算された）、モデル化されたＩｎＳｂエンハンスメントモードおよびデプレッションモードＭＩＳＦＥＴ、ＩｎＳｂエンハンスメントモードＭＩＳＦＥＴ１００、ＩｎＰおよびＧａＡｓをベースにしたＨＥＭＴ、およびシリコンＮＭＯＳである。
【００５７】
ＭＩＳＦＥＴ１００のｆＴに関する表２の結果は、図１１の理想的な傾向線よりもほんの僅かに下にあり、オーバラップ容量による僅かな漸減を伴っており、ＭＩＳＦＥＴ１００のようなエンハンスメントモードデバイスに見られる飽和作用を受ける。これはＭＩＳＦＥＴ１００の入力容量が小さいことによる。
【００５８】
ＭＩＳＦＥＴ２００は、異なる形のチャネルをもつことができる。厚さ２０ｎｍのチャネル層２０８は、ドーパント濃度が１×１０１５ｃｍ−３で厚さが２０ｎｍのπＩｎＳｂ層で、ゲート酸化膜層２１０から分離されたＳｉドーパント濃度２×１０１８ｃｍ−３厚さ３ｎｍのＩｎＳｂチャネル層と取り替えることができる。これは、厚さを減少させ真性π層２０６の中に埋め込んだチャネル層と同等であり、３０％の動作速度向上をもたらすと推定される。この場合に、ソース領域２１２およびドレイン領域２１４は、真性層２０６と抽出コンタクトを形成する。
【００５９】
次に図１２を参照して、排除と抽出によってキャリア濃度が低下した種類のＭＩＳＦＥＴで、理論的に達成することができるベース電流／電圧ＩＢＶＢＳ特性２５０を示す。ここで、ベース電流は、ベース層とソース領域の間を流れるものである。この電流は、ＭＩＳＦＥＴのソース、ゲートおよびドレインを相互にバイアスするためではない。そうではなくて、真性デバイス領域のキャリア濃度および漏れ電流を減少させるためである。特性２５０は、現在達成可能なものよりもさらに低いショットキー／リードトラップ密度を含むデバイスに対応する。デバイスは、動作時に逆バイアスされるｐ＋ｐ＋πｎ＋ダイオード構造である。すなわち、そのデバイスのベース層はそのソース領域に対して負にバイアスされる。このバイアスのもとで、キャリアの抽出と排除が真性層で起り、抽出コンタクトとして作用する関連したπｎ＋接合により、その真性層から電子（少数キャリア）が取り去られる。
【００６０】
点２５２で、ＩＢＶＢＳ特性２５０の勾配はゼロになり、無限大の差動インピーダンスを示す。この点で、「バックゲート」と呼ばれる、ベースバイアス電圧ＶＢＳによるゲート閾値電圧の変化は最小になるので、この点はベースバイアスの好ましい動作点である。
【００６１】
上で参照されたモデル化の結果は、ドリフト−拡散シミュレーションによって得られ、約０．５μｍのゲート長では顕著になると思われる弾道効果を無視している。この効果は、平均飽和速度を増加させ、したがって、より大きな性能向上の可能性につながるｇｍおよびｆＴを大きくする。
【００６２】
本発明のトランジスタは、高速アナログデバイスの応用分野に潜在的に応用可能である。半絶縁基板または仮想基板上に成長すると、マイクロ波集積回路で使用できるだろう。ＩｎＳｂデバイスは、０．５Ｖよりも小さな低電圧で動作できるので、電池寿命を長くして、手持ち式の応用分野のために非常に有用な低電力消費を特徴とする。また、ＩｎＳｂデバイスは高い電子移動度をもち、それによってより高い最大の周波数を達成することを可能にし、あるいは、より丈夫な比較的長いゲート長で必要とされる動作速度を実現する。また、本発明のトランジスタは、ディジタルデバイスとしても、特に複雑さの少ない回路で、使用することができる。潜在的にＰτ積が非常に小さいので、高速低電力の用途では非常に魅力がある。ここで、Ｐはスイッチング動作で消費されるエネルギーであり、τはスイッチ時間である。
【００６３】
本発明は、高速で、低電力消費であり、ＩｎＳｂ／Ｉｎ１−ｘＡｌｘＳｂの固有の高電子移動度および飽和速度を利用する、ＦＥＴを提供する。これらのＦＥＴは、高速低電力の性能を与え、キャリア排除と抽出の方法を組み込むことにより、ＩｎＳｂ／Ｉｎ１−ｘＡｌｘＳｂに通常関連したレベルよりも遥かに小さなオフ状態漏れ電流を示す。ゲート長が０．７μｍの本発明のＭＩＳＦＥＴは、このゲート長に関してこれまで報告された最も高いｆＴ値をもち、速度とオフ状態漏れの両方のさらなる向上を得ることができるものと期待される。
【特許請求の範囲】
【請求項１】
電界効果トランジスタ（ＦＥＴ）の動作温度でバイアスされていない時に真性導電率を有する領域（１０６）と、真性領域（１０６）中の電荷キャリア濃度への真性の寄与を弱めるためのバイアス手段とを含む種類の電界効果トランジスタ（ＦＥＴ）であって、ＦＥＴ（１００）が、また、高い値の電流利得遮断周波数を得ることができるのに適当なように、チャネルの直線性からの介在するずれが限度において５０ｎｍよりも大きくない、ソース領域（１１０）とドレイン領域（１１２）の間に延びるチャネルを画定するための手段を含むことを特徴とする電界効果トランジスタ。
【請求項２】
チャネルの直線性からのずれが、限度において５ｎｍより大きくないことを特徴とする請求項１に記載のＦＥＴ。
【請求項３】
エンハンスメントモードＭＩＳＦＥＴ（１００）であることを特徴とする請求項１または２に記載のＦＥＴ。
【請求項４】
高濃度ｎ型であるソースおよびドレイン領域（１１０、１１２）を組み込んでいることを特徴とする請求項１、２または３に記載のＦＥＴ。
【請求項５】
真性領域（１０６）がｐ型であり、ソースおよびドレイン領域（１１０、１１２）との組合せで抽出コンタクト手段を形成することを特徴とする請求項１から４のいずれか一項に記載のＦＥＴ。
【請求項６】
真性領域（１０６）が、それ自体がベース領域（１０２）との界面を有する障壁領域（１０４）との界面を有し、真性、障壁およびベースの領域（１０６、１０４、１０２）が同じ導電型であり、障壁領域（１０４）が真性およびベースの領域（１０６、１０２）よりも比較的広いバンドギャップをもち、かつ真性領域（１０６）に対する排除コンタクトを提供することを特徴とする請求項１から５のいずれか一項に記載のＦＥＴ。
【請求項７】
動作時にエンハンスメントチャネルをソースとドレイン領域（１１０、１１２）の間に画定するように、ソースとドレイン領域（１１０、１１２）の間の真性領域（１０６）の部分から絶縁され、かつ少なくともその部分にわたって延びる、ゲートコンタクト（１１６）を含むことを特徴とする請求項６に記載のＦＥＴ。
【請求項８】
ａ）ベース領域（１０２）が、ｐ＋ＩｎＳｂであり、かつ少なくとも５×１０１７ｃｍ−３のアクセプタ濃度を有し、
ｂ）障壁領域（１０４）が、０．０５から０．２５の範囲のｘをもつｐ＋Ｉｎ１−ｘＡｌｘＳｂであり、かつ少なくとも５×１０１７ｃｍ−３のアクセプタ濃度を有し、
ｃ）真性領域（１０６）が、５×１０１７ｃｍ−３より少ないアクセプタ濃度、好ましくは１×１０１５ｃｍ−３から５×１０１６ｃｍ−３の範囲のアクセプタ濃度をもつπＩｎＳｂであり、
ｄ）ソースおよびドレイン領域（１１０、１１２）が、少なくとも５×１０１７ｃｍ−３のドーパント濃度をもつｎ＋ＩｎＳｂであることを特徴とする請求項６または７に記載のＦＥＴ。
【請求項９】
ベース、障壁および真性領域（１０２、１０４、１０６）が、層構造中に連続して配置され、真性領域（１０６）が、ゲート絶縁層（１０８）およびゲートコンタクト（１１６）を支持するほぼ平坦な表面部分を有することを特徴とする請求項５、６、７または８に記載のＦＥＴ。
【請求項１０】
結合されたチャネル領域（２０８）を有するデプレッションモードＭＩＳＦＥＴ（２００）であることを特徴とする請求項１または２に記載のＦＥＴ。
【請求項１１】
真性領域（２０６）かチャネル領域（２０８）のいずれかの上に形成された高濃度にドープされたアウトグロースであるソースおよびドレイン領域（２１２、２１４）を組み込み、アウトグロースがゲートコンタクト（２１８）を収容するゲート凹部（２２２）をその間に画定することを特徴とする請求項１０に記載のＦＥＴ。
【請求項１２】
真性領域（２０６）がｐ型であり、それ自体かチャネル領域（２０８）のいずれかが、ソースおよびドレイン領域（２１２、２１４）と抽出コンタクト手段を形成することを特徴とする請求項１０または１１に記載のＦＥＴ。
【請求項１３】
真性領域（２０６）が、それ自体がベース領域（１０２）との界面を有する障壁領域（２０４）との界面を有し、真性、障壁およびベース領域（２０６、２０４、２０２）が同じ導電型であり、障壁領域（２０４）が真性およびベース領域（２０６、２０２）よりも比較的広いバンドギャップをもち、かつ真性領域（２０６）に対する排除コンタクトを提供することを特徴とする請求項１０、１１または１２に記載のＦＥＴ。
【請求項１４】
ａ）ベース領域（１０２）が、ｐ＋ＩｎＳｂであり、かつ少なくとも５×１０１７ｃｍ−３のアクセプタ濃度を有し、
ｂ）障壁領域（１０４）が、０．０５から０．２５の範囲のｘをもつｐ＋Ｉｎ１−ｘＡｌｘＳｂであり、かつ少なくとも５×１０１７ｃｍ−３のアクセプタ濃度を有し、
ｃ）真性領域（１０６）が、５×１０１７ｃｍ−３より小さなアクセプタ濃度、好ましくは１×１０１５ｃｍ−３から５×１０１６ｃｍ−３の範囲のアクセプタ濃度を含むπＩｎＳｂであり、
ｄ）ソースおよびドレイン領域（１１０、１１２）が、少なくとも５×１０１７ｃｍ−３のドナー濃度をもつｎ＋ＩｎＳｂであることを特徴とする請求項１３に記載のＦＥＴ。
【請求項１５】
真性領域（２０６）が、チャネル領域（２０８）を支持し、ベース、障壁、真性およびチャネル領域（２０２、２０４、２０６、２０８）が層構造中に連続して配置され、ソースおよびドレイン領域（２１２、２１４）がチャネル領域（２０８）上で成長され、チャネル領域（２０８）が、ゲート絶縁層（２１０）およびゲートコンタクト（２１８）を支持するほぼ平坦な表面部分を有することを特徴とする請求項１３または１４に記載のＦＥＴ。
【請求項１６】
ソースおよびドレイン領域（２１２、２１４）が、その間にゲート凹部（２２２）を画定し、チャネル領域（２０８）が、ゲート絶縁層（２０８）およびゲートコンタクト（２１０）を支持する凹部（２２２）の端部に表面部分を有することを特徴とする請求項１５に記載のＦＥＴ。
【請求項１７】
チャネル領域が、真性領域の部分の間にあり、真性領域が、ソースおよびドレイン領域（２１２、２１４）との組合せで抽出コンタクト手段を形成することを特徴とする請求項１０、１１または１２に記載のＦＥＴ。
【請求項１８】
ベース、障壁および真性領域（２０２、２０４、２０６）が層構造中に連続して配置され、真性領域（２０６）がチャネル領域（２０８）を含み、ソースおよびドレイン領域（２１２、２１４）が真性領域（２０６）で支持され、その間にゲート凹部（２２２）を画定し、真性領域（２０６）が、ゲート絶縁層（２０８）およびゲートコンタクト（２１０）を支持する凹部（２２２）の端部に表面部分を有することを特徴とする請求項１７に記載のＦＥＴ。
【請求項１９】
真性領域（１０６、２０６）中の電荷キャリア濃度への真性の寄与を弱めるためのバイアス手段が、基板バイアス電圧変化によるゲート閾値電圧の変化が最小となる無限大の差動インピーダンスの点で、ＦＥＴ（１００、２００）をバイアスするように構成されることを特徴とする請求項１から１８のいずれか一項に記載のＦＥＴ。
【請求項２０】
真性領域（１０６）中の電荷キャリア濃度への真性の寄与を弱めるためのバイアス手段を含む種類のＦＥＴを作成する方法であって、高い値の電流利得遮断周波数を得ることができるのに適当なように、チャネルの直線性からの介在するずれが限度において５０ｎｍより大きくないように、ソース領域（１１０）とドレイン領域（１１２）の間に延びるチャネルを画定することを含むことを特徴とする方法。
【請求項２１】
チャネルの直線性からのずれが、限度において５ｎｍより大きくないことを特徴とする請求項２０に記載のＦＥＴを作成する方法。
【請求項１】
電界効果トランジスタ（ＦＥＴ）の動作温度でバイアスされていない時に真性導電率を有する領域（１０６）と、真性領域（１０６）中の電荷キャリア濃度への真性の寄与を弱めるためのバイアス手段とを含む種類の電界効果トランジスタ（ＦＥＴ）であって、ＦＥＴ（１００）が、また、高い値の電流利得遮断周波数を得ることができるのに適当なように、チャネルの直線性からの介在するずれが限度において５０ｎｍよりも大きくない、ソース領域（１１０）とドレイン領域（１１２）の間に延びるチャネルを画定するための手段を含むことを特徴とする電界効果トランジスタ。
【請求項２】
チャネルの直線性からのずれが、限度において５ｎｍより大きくないことを特徴とする請求項１に記載のＦＥＴ。
【請求項３】
エンハンスメントモードＭＩＳＦＥＴ（１００）であることを特徴とする請求項１または２に記載のＦＥＴ。
【請求項４】
高濃度ｎ型であるソースおよびドレイン領域（１１０、１１２）を組み込んでいることを特徴とする請求項１、２または３に記載のＦＥＴ。
【請求項５】
真性領域（１０６）がｐ型であり、ソースおよびドレイン領域（１１０、１１２）との組合せで抽出コンタクト手段を形成することを特徴とする請求項１から４のいずれか一項に記載のＦＥＴ。
【請求項６】
真性領域（１０６）が、それ自体がベース領域（１０２）との界面を有する障壁領域（１０４）との界面を有し、真性、障壁およびベースの領域（１０６、１０４、１０２）が同じ導電型であり、障壁領域（１０４）が真性およびベースの領域（１０６、１０２）よりも比較的広いバンドギャップをもち、かつ真性領域（１０６）に対する排除コンタクトを提供することを特徴とする請求項１から５のいずれか一項に記載のＦＥＴ。
【請求項７】
動作時にエンハンスメントチャネルをソースとドレイン領域（１１０、１１２）の間に画定するように、ソースとドレイン領域（１１０、１１２）の間の真性領域（１０６）の部分から絶縁され、かつ少なくともその部分にわたって延びる、ゲートコンタクト（１１６）を含むことを特徴とする請求項６に記載のＦＥＴ。
【請求項８】
ａ）ベース領域（１０２）が、ｐ＋ＩｎＳｂであり、かつ少なくとも５×１０１７ｃｍ−３のアクセプタ濃度を有し、
ｂ）障壁領域（１０４）が、０．０５から０．２５の範囲のｘをもつｐ＋Ｉｎ１−ｘＡｌｘＳｂであり、かつ少なくとも５×１０１７ｃｍ−３のアクセプタ濃度を有し、
ｃ）真性領域（１０６）が、５×１０１７ｃｍ−３より少ないアクセプタ濃度、好ましくは１×１０１５ｃｍ−３から５×１０１６ｃｍ−３の範囲のアクセプタ濃度をもつπＩｎＳｂであり、
ｄ）ソースおよびドレイン領域（１１０、１１２）が、少なくとも５×１０１７ｃｍ−３のドーパント濃度をもつｎ＋ＩｎＳｂであることを特徴とする請求項６または７に記載のＦＥＴ。
【請求項９】
ベース、障壁および真性領域（１０２、１０４、１０６）が、層構造中に連続して配置され、真性領域（１０６）が、ゲート絶縁層（１０８）およびゲートコンタクト（１１６）を支持するほぼ平坦な表面部分を有することを特徴とする請求項５、６、７または８に記載のＦＥＴ。
【請求項１０】
結合されたチャネル領域（２０８）を有するデプレッションモードＭＩＳＦＥＴ（２００）であることを特徴とする請求項１または２に記載のＦＥＴ。
【請求項１１】
真性領域（２０６）かチャネル領域（２０８）のいずれかの上に形成された高濃度にドープされたアウトグロースであるソースおよびドレイン領域（２１２、２１４）を組み込み、アウトグロースがゲートコンタクト（２１８）を収容するゲート凹部（２２２）をその間に画定することを特徴とする請求項１０に記載のＦＥＴ。
【請求項１２】
真性領域（２０６）がｐ型であり、それ自体かチャネル領域（２０８）のいずれかが、ソースおよびドレイン領域（２１２、２１４）と抽出コンタクト手段を形成することを特徴とする請求項１０または１１に記載のＦＥＴ。
【請求項１３】
真性領域（２０６）が、それ自体がベース領域（１０２）との界面を有する障壁領域（２０４）との界面を有し、真性、障壁およびベース領域（２０６、２０４、２０２）が同じ導電型であり、障壁領域（２０４）が真性およびベース領域（２０６、２０２）よりも比較的広いバンドギャップをもち、かつ真性領域（２０６）に対する排除コンタクトを提供することを特徴とする請求項１０、１１または１２に記載のＦＥＴ。
【請求項１４】
ａ）ベース領域（１０２）が、ｐ＋ＩｎＳｂであり、かつ少なくとも５×１０１７ｃｍ−３のアクセプタ濃度を有し、
ｂ）障壁領域（１０４）が、０．０５から０．２５の範囲のｘをもつｐ＋Ｉｎ１−ｘＡｌｘＳｂであり、かつ少なくとも５×１０１７ｃｍ−３のアクセプタ濃度を有し、
ｃ）真性領域（１０６）が、５×１０１７ｃｍ−３より小さなアクセプタ濃度、好ましくは１×１０１５ｃｍ−３から５×１０１６ｃｍ−３の範囲のアクセプタ濃度を含むπＩｎＳｂであり、
ｄ）ソースおよびドレイン領域（１１０、１１２）が、少なくとも５×１０１７ｃｍ−３のドナー濃度をもつｎ＋ＩｎＳｂであることを特徴とする請求項１３に記載のＦＥＴ。
【請求項１５】
真性領域（２０６）が、チャネル領域（２０８）を支持し、ベース、障壁、真性およびチャネル領域（２０２、２０４、２０６、２０８）が層構造中に連続して配置され、ソースおよびドレイン領域（２１２、２１４）がチャネル領域（２０８）上で成長され、チャネル領域（２０８）が、ゲート絶縁層（２１０）およびゲートコンタクト（２１８）を支持するほぼ平坦な表面部分を有することを特徴とする請求項１３または１４に記載のＦＥＴ。
【請求項１６】
ソースおよびドレイン領域（２１２、２１４）が、その間にゲート凹部（２２２）を画定し、チャネル領域（２０８）が、ゲート絶縁層（２０８）およびゲートコンタクト（２１０）を支持する凹部（２２２）の端部に表面部分を有することを特徴とする請求項１５に記載のＦＥＴ。
【請求項１７】
チャネル領域が、真性領域の部分の間にあり、真性領域が、ソースおよびドレイン領域（２１２、２１４）との組合せで抽出コンタクト手段を形成することを特徴とする請求項１０、１１または１２に記載のＦＥＴ。
【請求項１８】
ベース、障壁および真性領域（２０２、２０４、２０６）が層構造中に連続して配置され、真性領域（２０６）がチャネル領域（２０８）を含み、ソースおよびドレイン領域（２１２、２１４）が真性領域（２０６）で支持され、その間にゲート凹部（２２２）を画定し、真性領域（２０６）が、ゲート絶縁層（２０８）およびゲートコンタクト（２１０）を支持する凹部（２２２）の端部に表面部分を有することを特徴とする請求項１７に記載のＦＥＴ。
【請求項１９】
真性領域（１０６、２０６）中の電荷キャリア濃度への真性の寄与を弱めるためのバイアス手段が、基板バイアス電圧変化によるゲート閾値電圧の変化が最小となる無限大の差動インピーダンスの点で、ＦＥＴ（１００、２００）をバイアスするように構成されることを特徴とする請求項１から１８のいずれか一項に記載のＦＥＴ。
【請求項２０】
真性領域（１０６）中の電荷キャリア濃度への真性の寄与を弱めるためのバイアス手段を含む種類のＦＥＴを作成する方法であって、高い値の電流利得遮断周波数を得ることができるのに適当なように、チャネルの直線性からの介在するずれが限度において５０ｎｍより大きくないように、ソース領域（１１０）とドレイン領域（１１２）の間に延びるチャネルを画定することを含むことを特徴とする方法。
【請求項２１】
チャネルの直線性からのずれが、限度において５ｎｍより大きくないことを特徴とする請求項２０に記載のＦＥＴを作成する方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１１−４９５９９（Ｐ２０１１−４９５９９Ａ）
【公開日】平成２３年３月１０日（２０１１．３．１０）
【国際特許分類】
【外国語出願】
【出願番号】特願２０１０−２６９９７８（Ｐ２０１０−２６９９７８）
【出願日】平成２２年１２月３日（２０１０．１２．３）
【分割の表示】特願２００９−９７６７１（Ｐ２００９−９７６７１）の分割
【原出願日】平成１０年６月１０日（１９９８．６．１０）
【出願人】（５０１３５２８８２）キネテイツク・リミテツド (93)
【Ｆターム（参考）】
【公開日】平成２３年３月１０日（２０１１．３．１０）
【国際特許分類】
【出願番号】特願２０１０−２６９９７８（Ｐ２０１０−２６９９７８）
【出願日】平成２２年１２月３日（２０１０．１２．３）
【分割の表示】特願２００９−９７６７１（Ｐ２００９−９７６７１）の分割
【原出願日】平成１０年６月１０日（１９９８．６．１０）
【出願人】（５０１３５２８８２）キネテイツク・リミテツド (93)
【Ｆターム（参考）】
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