電界効果トランジスタ
【課題】高耐圧性をより確実に実現することができる電界効果トランジスタを提供すること。
【解決手段】窒化物系化合物半導体からなる電界効果トランジスタであって、基板上に形成されたキャリア走行層と、前記キャリア走行層上に形成され、前記キャリア走行層とは反対の導電型を有し、前記キャリア走行層内部に到る深さまで形成されたリセス部によって分離したキャリア供給層と、前記分離した各キャリア供給層上に前記リセス部を挟んで形成されたソース電極およびドレイン電極と、前記分離した各キャリア供給層上にわたって前記リセス部内における前記キャリア走行層の表面を覆うように形成されたゲート絶縁膜と、前記リセス部において前記ゲート絶縁膜上に形成されたゲート電極と、を備え、前記リセス部の前記キャリア供給層上面からの深さが、前記キャリア供給層の層厚より大きく２００ｎｍ以下である。
【解決手段】窒化物系化合物半導体からなる電界効果トランジスタであって、基板上に形成されたキャリア走行層と、前記キャリア走行層上に形成され、前記キャリア走行層とは反対の導電型を有し、前記キャリア走行層内部に到る深さまで形成されたリセス部によって分離したキャリア供給層と、前記分離した各キャリア供給層上に前記リセス部を挟んで形成されたソース電極およびドレイン電極と、前記分離した各キャリア供給層上にわたって前記リセス部内における前記キャリア走行層の表面を覆うように形成されたゲート絶縁膜と、前記リセス部において前記ゲート絶縁膜上に形成されたゲート電極と、を備え、前記リセス部の前記キャリア供給層上面からの深さが、前記キャリア供給層の層厚より大きく２００ｎｍ以下である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、窒化物系化合物半導体からなる電界効果トランジスタに関するものである。
【背景技術】
【０００２】
ＩＩＩ−Ｖ族窒化物系化合物半導体を用いた半導体デバイスは、その材料が本質的に有する特性により、高温動作、ハイパワー、高速のデバイスとして有望である。特に、ＧａＮ系半導体デバイスは、大電流において動作可能なことから、電源デバイスとしての応用が期待されている。
【０００３】
従来、窒化物系化合物半導体からなる電界効果トランジスタにおいて、オーミック電極であるソース、ドレイン電極を形成すべき領域にイオン注入を行うことで、電界集中の緩和を目的としたリサーフ（ＲＥｄｕｃｅｄ ＳＵＲｆａｃｅ Ｆｉｅｌｄ、ＲＥＳＵＲＦ）層と呼ばれる不純物層を形成し、デバイスのオン特性としての耐圧性を高める技術が開示されている（たとえば非特許文献１参照）。
【０００４】
一方、特許文献１には、ＡｌＧａＮ等からなるキャリア供給層をゲート部分においてキャリア走行層に到るまでエッチオフしてリセス部を形成し、このリセス部に酸化絶縁層を形成してＭＯＳ構造とすることによって、オン特性としての高耐圧と、オフ特性として低オン抵抗とを両立した電界効果トランジスタが開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】国際公開第２００３／０７１６０７号
【非特許文献】
【０００６】
【非特許文献１】Matocha. K, Chow. T.P, Gutmann. R.J., “High-voltage normally off GaN MOSFETs on sapphire substrates”, IEEE Transaction on Electron Devices. vol. 52, No. 1 2005 pp. 6-10
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１に開示される電界効果トランジスタは、ソース−ドレイン間に電圧を印加した場合に、リセス部の底面と側壁とが形成する直角の角部に電界が集中し、耐圧性が低下する場合があるという問題があった。
【０００８】
本発明は、上記に鑑みてなされたものであって、高耐圧性をより確実に実現することができる電界効果トランジスタを提供することを目的とする。
【課題を解決するための手段】
【０００９】
上述した課題を解決し、目的を達成するために、本発明に係る電界効果トランジスタは、窒化物系化合物半導体からなる電界効果トランジスタであって、基板上に形成されたキャリア走行層と、前記キャリア走行層上に形成され、前記キャリア走行層とは反対の導電型を有し、前記キャリア走行層内部に到る深さまで形成されたリセス部によって分離したキャリア供給層と、前記分離した各キャリア供給層上に前記リセス部を挟んで形成されたソース電極およびドレイン電極と、前記分離した各キャリア供給層上にわたって前記リセス部内における前記キャリア走行層の表面を覆うように形成されたゲート絶縁膜と、前記リセス部において前記ゲート絶縁膜上に形成されたゲート電極と、を備え、前記リセス部の前記キャリア供給層上面からの深さが、前記キャリア供給層の層厚より大きく２００ｎｍ以下であることを特徴とする。
【００１０】
また、本発明に係る電界効果トランジスタは、窒化物系化合物半導体からなる電界効果トランジスタであって、基板上に形成された下部半導体層と、前記下部半導体層上に形成され、前記下部半導体層内部に到る深さまで形成されたリセス部によって分離したアンドープのキャリア走行層と、前記分離した各キャリア走行層上に形成され、前記各キャリア走行層とはバンドギャップエネルギーが異なるキャリア供給層と、前記各キャリア供給層上に前記リセス部を挟んで形成されたソース電極およびドレイン電極と、前記各キャリア供給層上にわたって前記リセス部内における前記下部半導体層の表面を覆うように形成されたゲート絶縁膜と、前記リセス部において前記ゲート絶縁膜上に形成されたゲート電極と、を備え、前記リセス部の前記キャリア供給層上面からの深さが、前記キャリア供給層と前記キャリア走行層との合計の層厚より大きく２００ｎｍ以下であることを特徴とする。
【００１１】
また、本発明に係る電界効果トランジスタは、上記の発明において、前記キャリア走行層はｐ型の導電型を有することを特徴とする。
【００１２】
また、本発明に係る電界効果トランジスタは、上記の発明において、前記下部半導体層はｐ型の導電型を有することを特徴とする。
【００１３】
また、本発明に係る電界効果トランジスタは、上記の発明において、前記下部半導体層および前記キャリア走行層はＧａＮからなり、前記キャリア供給層はＡｌＧａＮからなることを特徴とする。
【００１４】
また、本発明に係る電界効果トランジスタは、上記の発明において、前記リセス部はエッチングにより形成されたものであることを特徴とする。
【発明の効果】
【００１５】
本発明によれば、ソース−ドレイン間における局所的な電界集中を確実に防止できるので、高耐圧性を有する電界効果トランジスタをより確実に実現できるという効果を奏する。
【図面の簡単な説明】
【００１６】
【図１】実施の形態１に係るＭＯＳＦＥＴの模式的な断面図である。
【図２】図１に示すＭＯＳＦＥＴの製造方法の一例を説明する図である。
【図３】図１に示すＭＯＳＦＥＴの製造方法の一例を説明する図である。
【図４】実施の形態２に係るＭＯＳＦＥＴの模式的な断面図である。
【図５】実施例、比較例に係るＭＯＳＦＥＴのリセス部深さと規格化耐圧との関係を示した図である。
【図６】実施例、比較例に係るＭＯＳＦＥＴのリセス部深さと規格化オン抵抗との関係を示した図である。
【発明を実施するための形態】
【００１７】
以下に、図面を参照して本発明に係る電界効果トランジスタの実施の形態を詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。また、以下では、ＭＯＳ型電界効果トランジスタをＭＯＳＦＥＴと記載する。
【００１８】
（実施の形態１）
図１は、本発明の実施の形態１に係るＭＯＳＦＥＴの模式的な断面図である。このＭＯＳＦＥＴ１００は、サファイア、ＳｉＣ、Ｓｉなどからなる基板１０１上に、ＡｌＮ層とＧａＮ層とを交互に積層して形成したバッファ層１０２を介して形成された、ｐ−ＧａＮからなるキャリア走行層１０３を備えている。バッファ層１０２は、たとえば厚さ２００ｎｍ／２０ｎｍのＧａＮ／ＡｌＮ複合層を８層だけ積層したものである。また、キャリア走行層１０３は、その厚さが７００ｎｍ程度のものである。
【００１９】
また、ＭＯＳＦＥＴ１００は、キャリア走行層１０３上に形成されたキャリア供給層１０４ａ、１０４ｂを備えている。これらのキャリア供給層１０４ａ、１０４ｂは、キャリア走行層１０３とは反対の導電型を有するｎ−ＧａＮからなり、たとえば厚さが５０〜１００ｎｍのものである。また、これらのキャリア供給層１０４ａ、１０４ｂは、キャリア走行層１０３に到る深さまで形成されたリセス部１０５によって分離している。リセス部１０５の幅は、たとえば２μｍ程度である。さらに、ＭＯＳＦＥＴ１００は、キャリア供給層１０４ａ、１０４ｂ上に、リセス部１０５を挟んで形成されたソース電極１０６およびドレイン電極１０７を備えている。さらに、ＭＯＳＦＥＴ１００は、キャリア供給層１０４ａ、１０４ｂ上にわたって、リセス部１０５内におけるキャリア走行層１０３の表面を覆うように形成された、ＳｉＯ２などからなるゲート絶縁膜１０８を備えるとともに、リセス部１０５においてゲート絶縁膜１０８上に形成されたゲート電極１０９を備えており、ＭＯＳ構造を構成している。なお、ソース電極１０６とドレイン電極１０７間の間隔はたとえば３０μｍ程度である。
【００２０】
ここで、このＭＯＳＦＥＴ１００においては、リセス部１０５のキャリア供給層１０４ａ、１０４ｂ上面からの深さＤ１が、キャリア供給層１０４ａ、１０４ｂの層厚以上、かつ２００ｎｍ以下とされている。その結果、このＭＯＳＦＥＴ１００においては、ソース−ドレイン間に電圧を印加した際に、リセス部１０５の底面と側壁が形成する直角の角部への電界集中が防止される。また、ドレイン電極１０７から発生した電気力線が、キャリア供給層１０４ａのゲート電極１０９側の端部に終端するため、キャリア供給層１０４ｂがリサーフ層としても機能する。その結果、このＭＯＳＦＥＴ１００のソース−ドレイン耐圧は、基板１０１上に積層した半導体層の積層構造がリセス部１０５のない場合に本来有する耐圧と同程度に維持されるため、高い耐圧性を実現できる。
【００２１】
さらに、このＭＯＳＦＥＴ１００のようにリセス部が形成されたＭＯＳＦＥＴにおいては、リセス部の側壁に高抵抗のチャネル領域が形成され、これによってオン抵抗が増大する。しかしながら、このＭＯＳＦＥＴ１００においては、リセス部１０５の深さＤ１を２００ｎｍ以下とすることによって、リセス部１０５の側壁に形成される高抵抗チャネル領域の長さを十分に短くできるので、オン抵抗の増大が抑制され、その値を小さく維持できる。したがって、このＭＯＳＦＥＴ１００は、高耐圧性に加え、低オン抵抗も実現することができる。
【００２２】
なお、上述した電界集中や高抵抗チャネル領域の形成という問題は、いずれもリセス部１０５の深さのみに起因して発生する可能性が高い。したがって、ソース−ドレイン間の距離や、リセス部１０５の幅によらず、リセス部１０５の深さＤ１を２００ｎｍ以下とすれば、高耐圧性と低オン抵抗を実現することができる。
【００２３】
つぎに、このＭＯＳＦＥＴ１００の製造方法について説明する。図２、３は、ＭＯＳＦＥＴ１００の製造方法の一例を説明する説明図である。なお、以下では、有機金属気相成長（ＭＯＣＶＤ）法を用いた場合について説明するが、特に限定はされない。
【００２４】
はじめに、図２に示すように、たとえば（１１１）面を主表面とするＳｉからなる基板１０１上に、バッファ層１０２、キャリア走行層１０３を順次エピタキシャル成長させる。なお、キャリア走行層１０３を成長させる際には、ｐ型の不純物としてたとえばＭｇを１×１０１７ｃｍ−３程度の濃度で添加する。さらに、キャリア走行層１０３上に、キャリア供給層１０４ａ、１０４ｂとなるｎ−ＧａＮ層１０４を、所望の厚さでエピタキシャル成長させる。なお、ｎ−ＧａＮ層１０４を成長させる際には、ｎ型の不純物としてたとえばＳｉを１×１０１７ｃｍ−３程度の濃度で添加する。つぎに、ｎ−ＧａＮ層１０４の表面にフォトレジストを塗布し、フォトリソグラフィ工程を用いて素子分離用のパターンを形成した後、反応イオンエッチング（ＲＩＥ）法等のドライエッチング法を用いて、深さ２００ｎｍ程度の素子分離用の溝ｇを形成する。その後、フォトレジストを除去する。
【００２５】
つぎに、図３に示すように、ゲート領域とすべき領域のｎ−ＧａＮ層１０４をキャリア走行層１０３に到る深さまでエッチング除去して、リセス部１０５を形成する。これによってｎ−ＧａＮ層１０４は分離し、キャリア供給層１０４ａ、１０４ｂが形成される。なお、このようにリセス部１０５を形成するには、たとえば以下のようにする。すなわち、たとえばプラズマ化学気相成長（ＰＣＶＤ）法を用いて、ｎ−ＧａＮ層１０４上に、アモルファスシリコン（ａ−Ｓｉ）からなるマスク層を厚さ５００ｎｍで形成し、フォトリソグラフィ工程を用いてパターニングを行い、リセス部１０５を形成すべき領域に開口部を形成する。そして、マスク層をマスクとして、ドライエッチング法を用いて、マスク層の開口部に対応するｎ−ＧａＮ層１０４の領域を、キャリア走行層１０３に到る深さまでエッチング除去し、その後マスク層を除去する。
【００２６】
ここで、上記エッチングを行なう際には、エッチング深さの調整によって、リセス部１０５の深さＤ１をキャリア供給層１０４ａ、１０４ｂの層厚以上２００ｎｍ以下とする。すなわち、キャリア供給層１０４ａ、１０４ｂの層厚が５０ｎｍの場合は、深さＤ１を５０〜２００ｎｍとする。なお、エッチング深さは、たとえばエッチングガスの流量およびエッチング時間の調整によって容易に制御できる。たとえば、エッチングガスとしてＣｌ２ガスを用いる場合は、エッチング深さを５０〜２００ｎｍにするためには、ガスの流量を１０ｓｃｃｍとし、エッチング時間を１００〜３００ｓｅｃとすればよい。
【００２７】
つぎに、ＳｉＨ４とＮ２Ｏを原料ガスとしたＰＣＶＤ法を用いて、キャリア供給層１０４ａ、１０４ｂ上にわたって、リセス部１０５内におけるキャリア走行層１０３の表面を覆うように、ＳｉＯ２からなる厚さ６０ｎｍのゲート絶縁膜１０８を形成する。つぎに、ゲート絶縁膜１０８の一部をフッ酸で除去し、リフトオフ法を用いてキャリア供給層１０４ａ、１０４ｂ上にそれぞれドレイン電極１０７、ソース電極１０６を形成する。なお、ドレイン電極１０７、ソース電極１０６は、キャリア供給層１０４ａ、１０４ｂとオーミック接触するものとし、たとえば厚さ２５ｎｍ／３００ｎｍのＴｉ／Ａｌ構造とする。また、電極とすべき金属膜の成膜は、スパッタ法や真空蒸着法を用いて行うことができる。そして、ソース電極１０６、ドレイン電極１０７を形成後、６００℃、１０分のアニールを行なう。
【００２８】
つぎに、リフトオフ法を用いて、リセス部１０５にＴｉ／Ａｕ／Ｔｉ構造のゲート電極１０９を形成し、図１に示すＭＯＳＦＥＴ１００が完成する。
【００２９】
以上説明したように、本実施の形態１に係るＭＯＳＦＥＴ１００は、リセス部１０５のキャリア供給層１０４ａ、１０４ｂ上面からの深さＤ１が、キャリア供給層１０４ａ、１０４ｂの層厚以上、かつ２００ｎｍ以下であるので、高耐圧性に加え、低オン抵抗も実現することができるＭＯＳＦＥＴとなる。
【００３０】
（実施の形態２）
つぎに、本発明の実施の形態２について説明する。本実施の形態２に係るＭＯＳＦＥＴは、２次元電子ガスをキャリアとして用いるＭＯＳＦＥＴである。
【００３１】
図４は、本実施の形態２に係るＭＯＳＦＥＴの模式的な断面図である。このＭＯＳＦＥＴ２００は、実施の形態１に係るＭＯＳＦＥＴ１００の基板１０１と同様の基板２０１上に、バッファ層１０２と同様のバッファ層２０２を介して形成された、ｐ−ＧａＮからなる下部半導体層２１０を備えている。下部半導体層２１０は、その厚さが７００ｎｍ程度のものである。
【００３２】
また、ＭＯＳＦＥＴ２００は、下部半導体層２１０上に形成され、下部半導体層２１０に到る深さまで形成されたリセス部２０５によって分離したキャリア走行層２０３ａ、２０３ｂを備えている。これらのキャリア走行層２０３ａ、２０３ｂは、アンドープのｕ−ＧａＮからなり、厚さが５０から１００ｎｍのものである。さらに、ＭＯＳＦＥＴ２００は、キャリア走行層２０３ａ、２０３ｂ上にそれぞれ形成されたキャリア供給層２０４ａ、２０４ｂを備えている。これらのキャリア供給層２０４ａ、２０４ｂは、キャリア走行層２０３ａ、２０３ｂを構成するＧａＮよりもバンドギャップエネルギーが高いＡｌＧａＮからなり、厚さが２０から２５ｎｍのものである。また、これらのキャリア走行層２０３ａ、２０３ｂは、Ａｌ組成比が２５％であるが、Ａｌ組成については特に限定されず、たとえば１０〜３０％とできる。
【００３３】
さらに、このＭＯＳＦＥＴ２００は、ＭＯＳＦＥＴ１００と同様に、キャリア供給層２０４ａ、２０４ｂに、リセス部２０５を挟んで形成されたソース電極２０６およびドレイン電極２０７と、キャリア供給層２０４ａ、２０４ｂ上にわたってリセス部２０５内における下部半導体層２１０の表面を覆うように形成されたゲート絶縁膜２０８と、リセス部２０５においてゲート絶縁膜２０８上に形成されたゲート電極２０９とを備え、ＭＯＳ構造を構成している。なお、ソース電極２０６とドレイン電極２０７間の間隔はたとえば３０μｍ程度である。また、リセス部２０５の幅は、たとえば２μｍ程度である。
【００３４】
このＭＯＳＦＥＴ２００においては、キャリア走行層２０３ａ、２０３ｂとキャリア供給層２０４ａ、２０４ｂとのエネルギーバンドギャップの違いに起因して、キャリア走行層２０３ａ、２０３ｂ内において、キャリア供給層２０４ａ、２０４ｂとの界面に移動度が高い２次元電子ガスＧａ、Ｇｂが発生している。そして、このＭＯＳＦＥＴ２００は、この２次元電子ガスＧａ、Ｇｂをキャリアとすることによって、高速動作するものとなる。
【００３５】
さらに、このＭＯＳＦＥＴ２００においては、リセス部２０５のキャリア供給層２０４ａ、２０４ｂ上面からの深さＤ２が、キャリア供給層２０４ａ、２０４ｂとキャリア走行層２０３ａ、２０３ｂとの合計の層厚以上、かつ２００ｎｍ以下とされている。その結果、このＭＯＳＦＥＴ２００においては、ＭＯＳＦＥＴ１００と同様に、ソース−ドレイン間に電圧を印加した際に、リセス部２０５の底面と側壁が形成する直角の角部への電界集中が防止される。また、ドレイン電極２０７から発生した電気力線が、２次元電子ガスＧａのゲート電極２０９側の端部に終端するため、２次元電子ガスＧａがＲＥＳＵＲＦ層としても機能する。その結果、このＭＯＳＦＥＴ２００のソース−ドレイン耐圧は、基板２０１上に積層した半導体層の積層構造が本来有する耐圧と同程度に維持されるため、高い耐圧性を実現できる。
【００３６】
さらに、このＭＯＳＦＥＴ２００のオフ特性については、２次元電子ガスをキャリアとして用いていることによってオン抵抗を小さくできるのに加え、リセス部２０５の深さＤ２を２００ｎｍ以下とすることによって、オン抵抗の増大が抑制され、その値を小さく維持している。したがって、このＭＯＳＦＥＴ２００は、高速動作が可能であるとともに、高耐圧性と低オン抵抗を実現することができるＭＯＳＦＥＴとなる。
【００３７】
なお、ＭＯＳＦＥＴ２００については、ＭＯＳＦＥＴ１００とほぼ同様の製造方法で製造できる。
【００３８】
（実施例、比較例）
本発明の実施例１−１、１−２として、上述した製造方法にしたがい、実施の形態１にしたがうＭＯＳＦＥＴを製造した。なお、実施例１−１、１−２のいずれも、ｎ−ＧａＮ層であるキャリア供給層の厚さについては５０ｎｍとし、リセス部の深さは約１５０ｎｍとした。一方、比較例１−１〜１−１６として、リセス部の深さを２１０〜３９０ｎｍとしたが、それ以外は実施例１−１と同様のＭＯＳＦＥＴを製造した。
【００３９】
また、実施例２−１〜２−４として、実施の形態２にしたがうＭＯＳＦＥＴを製造した。なお、実施例２−１〜２−４のいずれも、ＡｌＧａＮ層であるキャリア供給層の厚さについては２５ｎｍ、ｕ−ＧａＮ層であるキャリア走行層の厚さについては２５ｎｍとし、リセス部の深さについては、実施例２−１が約１１０ｎｍ、実施例２−２、２−３が約１５０ｎｍ、実施例２−４が約１８０ｎｍとした。一方、比較例２−１〜２−１５として、リセス部の深さを２１０〜４６０ｎｍとしたが、それ以外は実施例２−１と同様のＭＯＳＦＥＴを製造した。
【００４０】
一方、基準試料１として、実施例１−１と同様に基板上にバッファ層からキャリア供給層までを積層するが、その後リセス部、ゲート絶縁膜およびゲート電極を形成せずに、ソース電極とドレイン電極とだけをキャリア供給層上に形成した試料を製造した。なお、基準試料１において、ソース−ドレイン間距離は、実施例１−１と同一としている。また、基準試料２として、実施例２−１と同様に基板上にバッファ層からキャリア供給層までを積層するが、その後リセス部、ゲート絶縁膜およびゲート電極を形成せずに、ソース電極とドレイン電極とだけをキャリア供給層上に形成した試料を製造した。なお、基準試料２において、ソース−ドレイン間距離は、実施例２−１と同一としている。
【００４１】
そして、上記製造した各実施例、比較例、基準試料に係るＭＯＳＦＥＴのソース−ドレイン間に電圧を印加し、各ＭＯＳＦＥＴの耐圧を測定した。
【００４２】
図５は、実施例、比較例に係るＭＯＳＦＥＴのリセス部深さと規格化耐圧との関係を示した図である。図５において、黒丸はｎ−ＧａＮ層を有する実施例１−１、１−２および比較例１−１〜１−１６を示しており、白四角はＡｌＧａＮ／ｕ−ＧａＮ層構造を有する実施例２−１〜２−３および比較例２−１〜２−１５を示している。また、図５において、規格化耐圧とは、実施例１−１、１−２および比較例１−１〜１−１６については、耐圧の測定値を基準試料１の耐圧の測定値で規格化した値であり、実施例２−１〜２−３および比較例２−１〜２−１５については、耐圧の測定値を基準試料２の耐圧の測定値で規格化した値である。これらの基準試料１、２は、リセス部を形成していないものであるから、その耐圧の測定値は、基板上の半導体層の積層構造が本来的に備える耐圧を示すものである。
【００４３】
図５に示すように、リセス部深さが２００ｎｍ以下の各実施例に係るＭＯＳＦＥＴの規格化耐圧は１に近く、積層構造の本来的な耐圧と同程度の耐圧を有していた。一方、リセス部深さが２００ｎｍ以上の各比較例に係るＭＯＳＦＥＴの規格化耐圧は０．６以下であり、本来的な耐圧から大きく低下していた。
【００４４】
つぎに、本発明の実施例３−１〜３−３として、実施の形態１にしたがうＭＯＳＦＥＴを製造した。なお、実施例３−１〜３−３のいずれも、ｎ−ＧａＮ層であるキャリア供給層の厚さについては５０ｎｍとしたが、リセス部の深さはそれぞれ約１１３ｎｍ、約１５０ｎｍ、約１７０ｎｍとした。一方、比較例３−１〜３−８として、リセス部の深さを２１０〜４７０ｎｍとしたが、それ以外は実施例３−１と同様のＭＯＳＦＥＴを製造した。そして、各実施例、比較例に係るＭＯＳＦＥＴについて、オン抵抗を測定した。図６は、実施例、比較例に係るＭＯＳＦＥＴのリセス部深さと規格化オン抵抗との関係を示した図である。なお、図６において、規格化オン抵抗とは、オン抵抗の測定値を実施例３−１のオン抵抗の測定値で規格化した値である。また、図６における実線は最小二乗法による近似直線である。図６に示すように、リセス部深さと規格化オン抵抗とはほぼ比例するが、リセス部深さが２００ｎｍ程度であれば、規格化オン抵抗も１．５以下程度と低くできることが確認された。
【００４５】
なお、上記実施の形態１は、窒化物系化合物半導体としてＧａＮを用いたが、本発明はＩｎＧａＮ、ＡｌＮ等の他の窒化物系化合物半導体を用いた電界効果トランジスタにも適用できる。また、実施の形態２では、キャリア走行層としてＧａＮを用い、キャリア供給層としてＡｌＧａＮを用いたが、キャリア走行層およびキャリア供給層として互いにバンドギャップエネルギーが異なる窒化物系化合物半導体であれば特に限定はされない。
【符号の説明】
【００４６】
１００、２００ ＭＯＳＦＥＴ
１０１、２０１ 基板
１０２、２０２ バッファ層
１０３、２０３ａ、２０３ｂ キャリア走行層
１０４ａ、１０４ｂ、２０４ａ、２０４ｂ キャリア供給層
１０５、２０５ リセス部
１０６、２０６ ソース電極
１０７、２０７ ドレイン電極
１０８、２０８ ゲート絶縁膜
１０９、２０９ ゲート電極
２１０ 下部半導体層
Ｄ１、Ｄ２ 深さ
ｇ 溝
Ｇａ、Ｇｂ ２次元電子ガス
【技術分野】
【０００１】
本発明は、窒化物系化合物半導体からなる電界効果トランジスタに関するものである。
【背景技術】
【０００２】
ＩＩＩ−Ｖ族窒化物系化合物半導体を用いた半導体デバイスは、その材料が本質的に有する特性により、高温動作、ハイパワー、高速のデバイスとして有望である。特に、ＧａＮ系半導体デバイスは、大電流において動作可能なことから、電源デバイスとしての応用が期待されている。
【０００３】
従来、窒化物系化合物半導体からなる電界効果トランジスタにおいて、オーミック電極であるソース、ドレイン電極を形成すべき領域にイオン注入を行うことで、電界集中の緩和を目的としたリサーフ（ＲＥｄｕｃｅｄ ＳＵＲｆａｃｅ Ｆｉｅｌｄ、ＲＥＳＵＲＦ）層と呼ばれる不純物層を形成し、デバイスのオン特性としての耐圧性を高める技術が開示されている（たとえば非特許文献１参照）。
【０００４】
一方、特許文献１には、ＡｌＧａＮ等からなるキャリア供給層をゲート部分においてキャリア走行層に到るまでエッチオフしてリセス部を形成し、このリセス部に酸化絶縁層を形成してＭＯＳ構造とすることによって、オン特性としての高耐圧と、オフ特性として低オン抵抗とを両立した電界効果トランジスタが開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】国際公開第２００３／０７１６０７号
【非特許文献】
【０００６】
【非特許文献１】Matocha. K, Chow. T.P, Gutmann. R.J., “High-voltage normally off GaN MOSFETs on sapphire substrates”, IEEE Transaction on Electron Devices. vol. 52, No. 1 2005 pp. 6-10
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１に開示される電界効果トランジスタは、ソース−ドレイン間に電圧を印加した場合に、リセス部の底面と側壁とが形成する直角の角部に電界が集中し、耐圧性が低下する場合があるという問題があった。
【０００８】
本発明は、上記に鑑みてなされたものであって、高耐圧性をより確実に実現することができる電界効果トランジスタを提供することを目的とする。
【課題を解決するための手段】
【０００９】
上述した課題を解決し、目的を達成するために、本発明に係る電界効果トランジスタは、窒化物系化合物半導体からなる電界効果トランジスタであって、基板上に形成されたキャリア走行層と、前記キャリア走行層上に形成され、前記キャリア走行層とは反対の導電型を有し、前記キャリア走行層内部に到る深さまで形成されたリセス部によって分離したキャリア供給層と、前記分離した各キャリア供給層上に前記リセス部を挟んで形成されたソース電極およびドレイン電極と、前記分離した各キャリア供給層上にわたって前記リセス部内における前記キャリア走行層の表面を覆うように形成されたゲート絶縁膜と、前記リセス部において前記ゲート絶縁膜上に形成されたゲート電極と、を備え、前記リセス部の前記キャリア供給層上面からの深さが、前記キャリア供給層の層厚より大きく２００ｎｍ以下であることを特徴とする。
【００１０】
また、本発明に係る電界効果トランジスタは、窒化物系化合物半導体からなる電界効果トランジスタであって、基板上に形成された下部半導体層と、前記下部半導体層上に形成され、前記下部半導体層内部に到る深さまで形成されたリセス部によって分離したアンドープのキャリア走行層と、前記分離した各キャリア走行層上に形成され、前記各キャリア走行層とはバンドギャップエネルギーが異なるキャリア供給層と、前記各キャリア供給層上に前記リセス部を挟んで形成されたソース電極およびドレイン電極と、前記各キャリア供給層上にわたって前記リセス部内における前記下部半導体層の表面を覆うように形成されたゲート絶縁膜と、前記リセス部において前記ゲート絶縁膜上に形成されたゲート電極と、を備え、前記リセス部の前記キャリア供給層上面からの深さが、前記キャリア供給層と前記キャリア走行層との合計の層厚より大きく２００ｎｍ以下であることを特徴とする。
【００１１】
また、本発明に係る電界効果トランジスタは、上記の発明において、前記キャリア走行層はｐ型の導電型を有することを特徴とする。
【００１２】
また、本発明に係る電界効果トランジスタは、上記の発明において、前記下部半導体層はｐ型の導電型を有することを特徴とする。
【００１３】
また、本発明に係る電界効果トランジスタは、上記の発明において、前記下部半導体層および前記キャリア走行層はＧａＮからなり、前記キャリア供給層はＡｌＧａＮからなることを特徴とする。
【００１４】
また、本発明に係る電界効果トランジスタは、上記の発明において、前記リセス部はエッチングにより形成されたものであることを特徴とする。
【発明の効果】
【００１５】
本発明によれば、ソース−ドレイン間における局所的な電界集中を確実に防止できるので、高耐圧性を有する電界効果トランジスタをより確実に実現できるという効果を奏する。
【図面の簡単な説明】
【００１６】
【図１】実施の形態１に係るＭＯＳＦＥＴの模式的な断面図である。
【図２】図１に示すＭＯＳＦＥＴの製造方法の一例を説明する図である。
【図３】図１に示すＭＯＳＦＥＴの製造方法の一例を説明する図である。
【図４】実施の形態２に係るＭＯＳＦＥＴの模式的な断面図である。
【図５】実施例、比較例に係るＭＯＳＦＥＴのリセス部深さと規格化耐圧との関係を示した図である。
【図６】実施例、比較例に係るＭＯＳＦＥＴのリセス部深さと規格化オン抵抗との関係を示した図である。
【発明を実施するための形態】
【００１７】
以下に、図面を参照して本発明に係る電界効果トランジスタの実施の形態を詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。また、以下では、ＭＯＳ型電界効果トランジスタをＭＯＳＦＥＴと記載する。
【００１８】
（実施の形態１）
図１は、本発明の実施の形態１に係るＭＯＳＦＥＴの模式的な断面図である。このＭＯＳＦＥＴ１００は、サファイア、ＳｉＣ、Ｓｉなどからなる基板１０１上に、ＡｌＮ層とＧａＮ層とを交互に積層して形成したバッファ層１０２を介して形成された、ｐ−ＧａＮからなるキャリア走行層１０３を備えている。バッファ層１０２は、たとえば厚さ２００ｎｍ／２０ｎｍのＧａＮ／ＡｌＮ複合層を８層だけ積層したものである。また、キャリア走行層１０３は、その厚さが７００ｎｍ程度のものである。
【００１９】
また、ＭＯＳＦＥＴ１００は、キャリア走行層１０３上に形成されたキャリア供給層１０４ａ、１０４ｂを備えている。これらのキャリア供給層１０４ａ、１０４ｂは、キャリア走行層１０３とは反対の導電型を有するｎ−ＧａＮからなり、たとえば厚さが５０〜１００ｎｍのものである。また、これらのキャリア供給層１０４ａ、１０４ｂは、キャリア走行層１０３に到る深さまで形成されたリセス部１０５によって分離している。リセス部１０５の幅は、たとえば２μｍ程度である。さらに、ＭＯＳＦＥＴ１００は、キャリア供給層１０４ａ、１０４ｂ上に、リセス部１０５を挟んで形成されたソース電極１０６およびドレイン電極１０７を備えている。さらに、ＭＯＳＦＥＴ１００は、キャリア供給層１０４ａ、１０４ｂ上にわたって、リセス部１０５内におけるキャリア走行層１０３の表面を覆うように形成された、ＳｉＯ２などからなるゲート絶縁膜１０８を備えるとともに、リセス部１０５においてゲート絶縁膜１０８上に形成されたゲート電極１０９を備えており、ＭＯＳ構造を構成している。なお、ソース電極１０６とドレイン電極１０７間の間隔はたとえば３０μｍ程度である。
【００２０】
ここで、このＭＯＳＦＥＴ１００においては、リセス部１０５のキャリア供給層１０４ａ、１０４ｂ上面からの深さＤ１が、キャリア供給層１０４ａ、１０４ｂの層厚以上、かつ２００ｎｍ以下とされている。その結果、このＭＯＳＦＥＴ１００においては、ソース−ドレイン間に電圧を印加した際に、リセス部１０５の底面と側壁が形成する直角の角部への電界集中が防止される。また、ドレイン電極１０７から発生した電気力線が、キャリア供給層１０４ａのゲート電極１０９側の端部に終端するため、キャリア供給層１０４ｂがリサーフ層としても機能する。その結果、このＭＯＳＦＥＴ１００のソース−ドレイン耐圧は、基板１０１上に積層した半導体層の積層構造がリセス部１０５のない場合に本来有する耐圧と同程度に維持されるため、高い耐圧性を実現できる。
【００２１】
さらに、このＭＯＳＦＥＴ１００のようにリセス部が形成されたＭＯＳＦＥＴにおいては、リセス部の側壁に高抵抗のチャネル領域が形成され、これによってオン抵抗が増大する。しかしながら、このＭＯＳＦＥＴ１００においては、リセス部１０５の深さＤ１を２００ｎｍ以下とすることによって、リセス部１０５の側壁に形成される高抵抗チャネル領域の長さを十分に短くできるので、オン抵抗の増大が抑制され、その値を小さく維持できる。したがって、このＭＯＳＦＥＴ１００は、高耐圧性に加え、低オン抵抗も実現することができる。
【００２２】
なお、上述した電界集中や高抵抗チャネル領域の形成という問題は、いずれもリセス部１０５の深さのみに起因して発生する可能性が高い。したがって、ソース−ドレイン間の距離や、リセス部１０５の幅によらず、リセス部１０５の深さＤ１を２００ｎｍ以下とすれば、高耐圧性と低オン抵抗を実現することができる。
【００２３】
つぎに、このＭＯＳＦＥＴ１００の製造方法について説明する。図２、３は、ＭＯＳＦＥＴ１００の製造方法の一例を説明する説明図である。なお、以下では、有機金属気相成長（ＭＯＣＶＤ）法を用いた場合について説明するが、特に限定はされない。
【００２４】
はじめに、図２に示すように、たとえば（１１１）面を主表面とするＳｉからなる基板１０１上に、バッファ層１０２、キャリア走行層１０３を順次エピタキシャル成長させる。なお、キャリア走行層１０３を成長させる際には、ｐ型の不純物としてたとえばＭｇを１×１０１７ｃｍ−３程度の濃度で添加する。さらに、キャリア走行層１０３上に、キャリア供給層１０４ａ、１０４ｂとなるｎ−ＧａＮ層１０４を、所望の厚さでエピタキシャル成長させる。なお、ｎ−ＧａＮ層１０４を成長させる際には、ｎ型の不純物としてたとえばＳｉを１×１０１７ｃｍ−３程度の濃度で添加する。つぎに、ｎ−ＧａＮ層１０４の表面にフォトレジストを塗布し、フォトリソグラフィ工程を用いて素子分離用のパターンを形成した後、反応イオンエッチング（ＲＩＥ）法等のドライエッチング法を用いて、深さ２００ｎｍ程度の素子分離用の溝ｇを形成する。その後、フォトレジストを除去する。
【００２５】
つぎに、図３に示すように、ゲート領域とすべき領域のｎ−ＧａＮ層１０４をキャリア走行層１０３に到る深さまでエッチング除去して、リセス部１０５を形成する。これによってｎ−ＧａＮ層１０４は分離し、キャリア供給層１０４ａ、１０４ｂが形成される。なお、このようにリセス部１０５を形成するには、たとえば以下のようにする。すなわち、たとえばプラズマ化学気相成長（ＰＣＶＤ）法を用いて、ｎ−ＧａＮ層１０４上に、アモルファスシリコン（ａ−Ｓｉ）からなるマスク層を厚さ５００ｎｍで形成し、フォトリソグラフィ工程を用いてパターニングを行い、リセス部１０５を形成すべき領域に開口部を形成する。そして、マスク層をマスクとして、ドライエッチング法を用いて、マスク層の開口部に対応するｎ−ＧａＮ層１０４の領域を、キャリア走行層１０３に到る深さまでエッチング除去し、その後マスク層を除去する。
【００２６】
ここで、上記エッチングを行なう際には、エッチング深さの調整によって、リセス部１０５の深さＤ１をキャリア供給層１０４ａ、１０４ｂの層厚以上２００ｎｍ以下とする。すなわち、キャリア供給層１０４ａ、１０４ｂの層厚が５０ｎｍの場合は、深さＤ１を５０〜２００ｎｍとする。なお、エッチング深さは、たとえばエッチングガスの流量およびエッチング時間の調整によって容易に制御できる。たとえば、エッチングガスとしてＣｌ２ガスを用いる場合は、エッチング深さを５０〜２００ｎｍにするためには、ガスの流量を１０ｓｃｃｍとし、エッチング時間を１００〜３００ｓｅｃとすればよい。
【００２７】
つぎに、ＳｉＨ４とＮ２Ｏを原料ガスとしたＰＣＶＤ法を用いて、キャリア供給層１０４ａ、１０４ｂ上にわたって、リセス部１０５内におけるキャリア走行層１０３の表面を覆うように、ＳｉＯ２からなる厚さ６０ｎｍのゲート絶縁膜１０８を形成する。つぎに、ゲート絶縁膜１０８の一部をフッ酸で除去し、リフトオフ法を用いてキャリア供給層１０４ａ、１０４ｂ上にそれぞれドレイン電極１０７、ソース電極１０６を形成する。なお、ドレイン電極１０７、ソース電極１０６は、キャリア供給層１０４ａ、１０４ｂとオーミック接触するものとし、たとえば厚さ２５ｎｍ／３００ｎｍのＴｉ／Ａｌ構造とする。また、電極とすべき金属膜の成膜は、スパッタ法や真空蒸着法を用いて行うことができる。そして、ソース電極１０６、ドレイン電極１０７を形成後、６００℃、１０分のアニールを行なう。
【００２８】
つぎに、リフトオフ法を用いて、リセス部１０５にＴｉ／Ａｕ／Ｔｉ構造のゲート電極１０９を形成し、図１に示すＭＯＳＦＥＴ１００が完成する。
【００２９】
以上説明したように、本実施の形態１に係るＭＯＳＦＥＴ１００は、リセス部１０５のキャリア供給層１０４ａ、１０４ｂ上面からの深さＤ１が、キャリア供給層１０４ａ、１０４ｂの層厚以上、かつ２００ｎｍ以下であるので、高耐圧性に加え、低オン抵抗も実現することができるＭＯＳＦＥＴとなる。
【００３０】
（実施の形態２）
つぎに、本発明の実施の形態２について説明する。本実施の形態２に係るＭＯＳＦＥＴは、２次元電子ガスをキャリアとして用いるＭＯＳＦＥＴである。
【００３１】
図４は、本実施の形態２に係るＭＯＳＦＥＴの模式的な断面図である。このＭＯＳＦＥＴ２００は、実施の形態１に係るＭＯＳＦＥＴ１００の基板１０１と同様の基板２０１上に、バッファ層１０２と同様のバッファ層２０２を介して形成された、ｐ−ＧａＮからなる下部半導体層２１０を備えている。下部半導体層２１０は、その厚さが７００ｎｍ程度のものである。
【００３２】
また、ＭＯＳＦＥＴ２００は、下部半導体層２１０上に形成され、下部半導体層２１０に到る深さまで形成されたリセス部２０５によって分離したキャリア走行層２０３ａ、２０３ｂを備えている。これらのキャリア走行層２０３ａ、２０３ｂは、アンドープのｕ−ＧａＮからなり、厚さが５０から１００ｎｍのものである。さらに、ＭＯＳＦＥＴ２００は、キャリア走行層２０３ａ、２０３ｂ上にそれぞれ形成されたキャリア供給層２０４ａ、２０４ｂを備えている。これらのキャリア供給層２０４ａ、２０４ｂは、キャリア走行層２０３ａ、２０３ｂを構成するＧａＮよりもバンドギャップエネルギーが高いＡｌＧａＮからなり、厚さが２０から２５ｎｍのものである。また、これらのキャリア走行層２０３ａ、２０３ｂは、Ａｌ組成比が２５％であるが、Ａｌ組成については特に限定されず、たとえば１０〜３０％とできる。
【００３３】
さらに、このＭＯＳＦＥＴ２００は、ＭＯＳＦＥＴ１００と同様に、キャリア供給層２０４ａ、２０４ｂに、リセス部２０５を挟んで形成されたソース電極２０６およびドレイン電極２０７と、キャリア供給層２０４ａ、２０４ｂ上にわたってリセス部２０５内における下部半導体層２１０の表面を覆うように形成されたゲート絶縁膜２０８と、リセス部２０５においてゲート絶縁膜２０８上に形成されたゲート電極２０９とを備え、ＭＯＳ構造を構成している。なお、ソース電極２０６とドレイン電極２０７間の間隔はたとえば３０μｍ程度である。また、リセス部２０５の幅は、たとえば２μｍ程度である。
【００３４】
このＭＯＳＦＥＴ２００においては、キャリア走行層２０３ａ、２０３ｂとキャリア供給層２０４ａ、２０４ｂとのエネルギーバンドギャップの違いに起因して、キャリア走行層２０３ａ、２０３ｂ内において、キャリア供給層２０４ａ、２０４ｂとの界面に移動度が高い２次元電子ガスＧａ、Ｇｂが発生している。そして、このＭＯＳＦＥＴ２００は、この２次元電子ガスＧａ、Ｇｂをキャリアとすることによって、高速動作するものとなる。
【００３５】
さらに、このＭＯＳＦＥＴ２００においては、リセス部２０５のキャリア供給層２０４ａ、２０４ｂ上面からの深さＤ２が、キャリア供給層２０４ａ、２０４ｂとキャリア走行層２０３ａ、２０３ｂとの合計の層厚以上、かつ２００ｎｍ以下とされている。その結果、このＭＯＳＦＥＴ２００においては、ＭＯＳＦＥＴ１００と同様に、ソース−ドレイン間に電圧を印加した際に、リセス部２０５の底面と側壁が形成する直角の角部への電界集中が防止される。また、ドレイン電極２０７から発生した電気力線が、２次元電子ガスＧａのゲート電極２０９側の端部に終端するため、２次元電子ガスＧａがＲＥＳＵＲＦ層としても機能する。その結果、このＭＯＳＦＥＴ２００のソース−ドレイン耐圧は、基板２０１上に積層した半導体層の積層構造が本来有する耐圧と同程度に維持されるため、高い耐圧性を実現できる。
【００３６】
さらに、このＭＯＳＦＥＴ２００のオフ特性については、２次元電子ガスをキャリアとして用いていることによってオン抵抗を小さくできるのに加え、リセス部２０５の深さＤ２を２００ｎｍ以下とすることによって、オン抵抗の増大が抑制され、その値を小さく維持している。したがって、このＭＯＳＦＥＴ２００は、高速動作が可能であるとともに、高耐圧性と低オン抵抗を実現することができるＭＯＳＦＥＴとなる。
【００３７】
なお、ＭＯＳＦＥＴ２００については、ＭＯＳＦＥＴ１００とほぼ同様の製造方法で製造できる。
【００３８】
（実施例、比較例）
本発明の実施例１−１、１−２として、上述した製造方法にしたがい、実施の形態１にしたがうＭＯＳＦＥＴを製造した。なお、実施例１−１、１−２のいずれも、ｎ−ＧａＮ層であるキャリア供給層の厚さについては５０ｎｍとし、リセス部の深さは約１５０ｎｍとした。一方、比較例１−１〜１−１６として、リセス部の深さを２１０〜３９０ｎｍとしたが、それ以外は実施例１−１と同様のＭＯＳＦＥＴを製造した。
【００３９】
また、実施例２−１〜２−４として、実施の形態２にしたがうＭＯＳＦＥＴを製造した。なお、実施例２−１〜２−４のいずれも、ＡｌＧａＮ層であるキャリア供給層の厚さについては２５ｎｍ、ｕ−ＧａＮ層であるキャリア走行層の厚さについては２５ｎｍとし、リセス部の深さについては、実施例２−１が約１１０ｎｍ、実施例２−２、２−３が約１５０ｎｍ、実施例２−４が約１８０ｎｍとした。一方、比較例２−１〜２−１５として、リセス部の深さを２１０〜４６０ｎｍとしたが、それ以外は実施例２−１と同様のＭＯＳＦＥＴを製造した。
【００４０】
一方、基準試料１として、実施例１−１と同様に基板上にバッファ層からキャリア供給層までを積層するが、その後リセス部、ゲート絶縁膜およびゲート電極を形成せずに、ソース電極とドレイン電極とだけをキャリア供給層上に形成した試料を製造した。なお、基準試料１において、ソース−ドレイン間距離は、実施例１−１と同一としている。また、基準試料２として、実施例２−１と同様に基板上にバッファ層からキャリア供給層までを積層するが、その後リセス部、ゲート絶縁膜およびゲート電極を形成せずに、ソース電極とドレイン電極とだけをキャリア供給層上に形成した試料を製造した。なお、基準試料２において、ソース−ドレイン間距離は、実施例２−１と同一としている。
【００４１】
そして、上記製造した各実施例、比較例、基準試料に係るＭＯＳＦＥＴのソース−ドレイン間に電圧を印加し、各ＭＯＳＦＥＴの耐圧を測定した。
【００４２】
図５は、実施例、比較例に係るＭＯＳＦＥＴのリセス部深さと規格化耐圧との関係を示した図である。図５において、黒丸はｎ−ＧａＮ層を有する実施例１−１、１−２および比較例１−１〜１−１６を示しており、白四角はＡｌＧａＮ／ｕ−ＧａＮ層構造を有する実施例２−１〜２−３および比較例２−１〜２−１５を示している。また、図５において、規格化耐圧とは、実施例１−１、１−２および比較例１−１〜１−１６については、耐圧の測定値を基準試料１の耐圧の測定値で規格化した値であり、実施例２−１〜２−３および比較例２−１〜２−１５については、耐圧の測定値を基準試料２の耐圧の測定値で規格化した値である。これらの基準試料１、２は、リセス部を形成していないものであるから、その耐圧の測定値は、基板上の半導体層の積層構造が本来的に備える耐圧を示すものである。
【００４３】
図５に示すように、リセス部深さが２００ｎｍ以下の各実施例に係るＭＯＳＦＥＴの規格化耐圧は１に近く、積層構造の本来的な耐圧と同程度の耐圧を有していた。一方、リセス部深さが２００ｎｍ以上の各比較例に係るＭＯＳＦＥＴの規格化耐圧は０．６以下であり、本来的な耐圧から大きく低下していた。
【００４４】
つぎに、本発明の実施例３−１〜３−３として、実施の形態１にしたがうＭＯＳＦＥＴを製造した。なお、実施例３−１〜３−３のいずれも、ｎ−ＧａＮ層であるキャリア供給層の厚さについては５０ｎｍとしたが、リセス部の深さはそれぞれ約１１３ｎｍ、約１５０ｎｍ、約１７０ｎｍとした。一方、比較例３−１〜３−８として、リセス部の深さを２１０〜４７０ｎｍとしたが、それ以外は実施例３−１と同様のＭＯＳＦＥＴを製造した。そして、各実施例、比較例に係るＭＯＳＦＥＴについて、オン抵抗を測定した。図６は、実施例、比較例に係るＭＯＳＦＥＴのリセス部深さと規格化オン抵抗との関係を示した図である。なお、図６において、規格化オン抵抗とは、オン抵抗の測定値を実施例３−１のオン抵抗の測定値で規格化した値である。また、図６における実線は最小二乗法による近似直線である。図６に示すように、リセス部深さと規格化オン抵抗とはほぼ比例するが、リセス部深さが２００ｎｍ程度であれば、規格化オン抵抗も１．５以下程度と低くできることが確認された。
【００４５】
なお、上記実施の形態１は、窒化物系化合物半導体としてＧａＮを用いたが、本発明はＩｎＧａＮ、ＡｌＮ等の他の窒化物系化合物半導体を用いた電界効果トランジスタにも適用できる。また、実施の形態２では、キャリア走行層としてＧａＮを用い、キャリア供給層としてＡｌＧａＮを用いたが、キャリア走行層およびキャリア供給層として互いにバンドギャップエネルギーが異なる窒化物系化合物半導体であれば特に限定はされない。
【符号の説明】
【００４６】
１００、２００ ＭＯＳＦＥＴ
１０１、２０１ 基板
１０２、２０２ バッファ層
１０３、２０３ａ、２０３ｂ キャリア走行層
１０４ａ、１０４ｂ、２０４ａ、２０４ｂ キャリア供給層
１０５、２０５ リセス部
１０６、２０６ ソース電極
１０７、２０７ ドレイン電極
１０８、２０８ ゲート絶縁膜
１０９、２０９ ゲート電極
２１０ 下部半導体層
Ｄ１、Ｄ２ 深さ
ｇ 溝
Ｇａ、Ｇｂ ２次元電子ガス
【特許請求の範囲】
【請求項１】
窒化物系化合物半導体からなる電界効果トランジスタであって、
基板上に形成されたキャリア走行層と、
前記キャリア走行層上に形成され、前記キャリア走行層とは反対の導電型を有し、前記キャリア走行層内部に到る深さまで形成されたリセス部によって分離したキャリア供給層と、
前記分離した各キャリア供給層上に前記リセス部を挟んで形成されたソース電極およびドレイン電極と、
前記分離した各キャリア供給層上にわたって前記リセス部内における前記キャリア走行層の表面を覆うように形成されたゲート絶縁膜と、
前記リセス部において前記ゲート絶縁膜上に形成されたゲート電極と、
を備え、前記リセス部の前記キャリア供給層上面からの深さが、前記キャリア供給層の層厚より大きく２００ｎｍ以下であることを特徴とする電界効果トランジスタ。
【請求項２】
窒化物系化合物半導体からなる電界効果トランジスタであって、
基板上に形成された下部半導体層と、
前記下部半導体層上に形成され、前記下部半導体層内部に到る深さまで形成されたリセス部によって分離したアンドープのキャリア走行層と、
前記分離した各キャリア走行層上に形成され、前記各キャリア走行層とはバンドギャップエネルギーが異なるキャリア供給層と、
前記各キャリア供給層上に前記リセス部を挟んで形成されたソース電極およびドレイン電極と、
前記各キャリア供給層上にわたって前記リセス部内における前記下部半導体層の表面を覆うように形成されたゲート絶縁膜と、
前記リセス部において前記ゲート絶縁膜上に形成されたゲート電極と、
を備え、前記リセス部の前記キャリア供給層上面からの深さが、前記キャリア供給層と前記キャリア走行層との合計の層厚より大きく２００ｎｍ以下であることを特徴とする電界効果トランジスタ。
【請求項３】
前記キャリア走行層はｐ型の導電型を有することを特徴とする請求項１に記載の電界効果トランジスタ。
【請求項４】
前記下部半導体層はｐ型の導電型を有することを特徴とする請求項２に記載の電界効果トランジスタ。
【請求項５】
前記下部半導体層および前記キャリア走行層はＧａＮからなり、前記キャリア供給層はＡｌＧａＮからなることを特徴とする請求項２または４に記載の電界効果トランジスタ。
【請求項６】
前記リセス部はエッチングにより形成されたものであることを特徴とする請求項１〜５のいずれか一つに記載の電界効果トランジスタ。
【請求項１】
窒化物系化合物半導体からなる電界効果トランジスタであって、
基板上に形成されたキャリア走行層と、
前記キャリア走行層上に形成され、前記キャリア走行層とは反対の導電型を有し、前記キャリア走行層内部に到る深さまで形成されたリセス部によって分離したキャリア供給層と、
前記分離した各キャリア供給層上に前記リセス部を挟んで形成されたソース電極およびドレイン電極と、
前記分離した各キャリア供給層上にわたって前記リセス部内における前記キャリア走行層の表面を覆うように形成されたゲート絶縁膜と、
前記リセス部において前記ゲート絶縁膜上に形成されたゲート電極と、
を備え、前記リセス部の前記キャリア供給層上面からの深さが、前記キャリア供給層の層厚より大きく２００ｎｍ以下であることを特徴とする電界効果トランジスタ。
【請求項２】
窒化物系化合物半導体からなる電界効果トランジスタであって、
基板上に形成された下部半導体層と、
前記下部半導体層上に形成され、前記下部半導体層内部に到る深さまで形成されたリセス部によって分離したアンドープのキャリア走行層と、
前記分離した各キャリア走行層上に形成され、前記各キャリア走行層とはバンドギャップエネルギーが異なるキャリア供給層と、
前記各キャリア供給層上に前記リセス部を挟んで形成されたソース電極およびドレイン電極と、
前記各キャリア供給層上にわたって前記リセス部内における前記下部半導体層の表面を覆うように形成されたゲート絶縁膜と、
前記リセス部において前記ゲート絶縁膜上に形成されたゲート電極と、
を備え、前記リセス部の前記キャリア供給層上面からの深さが、前記キャリア供給層と前記キャリア走行層との合計の層厚より大きく２００ｎｍ以下であることを特徴とする電界効果トランジスタ。
【請求項３】
前記キャリア走行層はｐ型の導電型を有することを特徴とする請求項１に記載の電界効果トランジスタ。
【請求項４】
前記下部半導体層はｐ型の導電型を有することを特徴とする請求項２に記載の電界効果トランジスタ。
【請求項５】
前記下部半導体層および前記キャリア走行層はＧａＮからなり、前記キャリア供給層はＡｌＧａＮからなることを特徴とする請求項２または４に記載の電界効果トランジスタ。
【請求項６】
前記リセス部はエッチングにより形成されたものであることを特徴とする請求項１〜５のいずれか一つに記載の電界効果トランジスタ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１３−５８７９１（Ｐ２０１３−５８７９１Ａ）
【公開日】平成２５年３月２８日（２０１３．３．２８）
【国際特許分類】
【出願番号】特願２０１２−２５５７１１（Ｐ２０１２−２５５７１１）
【出願日】平成２４年１１月２１日（２０１２．１１．２１）
【分割の表示】特願２００８−７３６６０（Ｐ２００８−７３６６０）の分割
【原出願日】平成２０年３月２１日（２００８．３．２１）
【出願人】（０００００５２９０）古河電気工業株式会社 (4,457)
【Ｆターム（参考）】
【公開日】平成２５年３月２８日（２０１３．３．２８）
【国際特許分類】
【出願日】平成２４年１１月２１日（２０１２．１１．２１）
【分割の表示】特願２００８−７３６６０（Ｐ２００８−７３６６０）の分割
【原出願日】平成２０年３月２１日（２００８．３．２１）
【出願人】（０００００５２９０）古河電気工業株式会社 (4,457)
【Ｆターム（参考）】
[ Back to top ]