アキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザおよびその制御方法
【課題】フラクショナル分周器の分周数を周期的に切り替えることに起因するフラクショナルスプリアスを抑制したアキュムレータ型フラクショナルＮ−ＰＬＬおよびその制御方法を実現する。
【解決手段】アキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザ１００を、その参照信号入力側の位相検出器の前段にアキュムレータ１２０からの誤差信号によって上記参照信号に対し位相調整を行う位相調整回路１３０を介挿して構成し、出力段のＶＣＯ１１４の出力を前段側にフィードバックするフラクショナル分周器１１５の出力である帰還信号と、上記位相調整された参照信号との両信号の位相差が生じないようにして、該両信号の位相差に応じた出力を得る位相検出器１１１の出力によってチャージポンプ１１２が駆動されないようにすることによって、フラクショナル分周器１１５の分周数を周期的に切り替えることに起因するフラクショナルスプリアスを抑制するように構成する。
【解決手段】アキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザ１００を、その参照信号入力側の位相検出器の前段にアキュムレータ１２０からの誤差信号によって上記参照信号に対し位相調整を行う位相調整回路１３０を介挿して構成し、出力段のＶＣＯ１１４の出力を前段側にフィードバックするフラクショナル分周器１１５の出力である帰還信号と、上記位相調整された参照信号との両信号の位相差が生じないようにして、該両信号の位相差に応じた出力を得る位相検出器１１１の出力によってチャージポンプ１１２が駆動されないようにすることによって、フラクショナル分周器１１５の分周数を周期的に切り替えることに起因するフラクショナルスプリアスを抑制するように構成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はフラクショナルＮ−ＰＬＬシンセサイザ、特に、アキュムレータを用いてフラクショナル分周数を制御するアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザおよびその制御方法に関する。
【背景技術】
【０００２】
フラクショナルＮ−ＰＬＬシンセサイザは、電圧制御発振器（以下ＶＣＯ）の出力を分周する帰還分周数が、小数分周であることを特徴とするＰＬＬである。ここで一般的なフラクショナルＮ−ＰＬＬシンセサイザの一例を図１２に示す。
図１２において、フラクショナルＮ−ＰＬＬシンセサイザ１２００は、参照信号と帰還信号との位相差を検出する位相検出器１２１１、その次段のチャージポンプ１２１２、更に次段のローパスフィルタ（以下ＬＰＦ）１２１３、その次段のＶＣＯ１２１４、ＶＣＯ１２１４の出力を分周するフラクショナル分周器１２１５、および、デルタシグマ変調器１２２０から構成され、デルタシグマ型フラクショナルＮ−ＰＬＬシンセサイザと称される。
【０００３】
位相検出器１２１１は参照信号とフラクショナル分周器１２１５の出力である帰還信号との位相差を検出し、チャージポンプ１２１２に出力する。チャージポンプ１２１２は位相差に応じた電荷量をＬＰＦ１２１３に出力する。
ＶＣＯ１２１４はＬＰＦ１２１３の出力に応じて出力周波数を変化させる。フラクショナル分周器１２１５はＶＣＯ１２１４の出力信号を既定の分周比で分周して位相検出器１２１１に出力する。
【０００４】
デルタシグマ変調器１２２０は、帰還分周数の分子と分母の設定値により、フラクショナル分周器１２１５における分周数を、Ｎ分周およびＮ＋１分周の何れかとするように時間的に切り替える。
例えば、参照信号の周波数をＦref、帰還分周数を、Ｎ＋ＮＵＭ／ＤＥN（Ｎ、ＮＵＭ、ＤＥNはそれぞれ整数）とおくと、ＶＣＯ１２１４の出力信号の発振周波数Ｆvcoは、
Ｆvco＝Ｆref×（Ｎ＋ＮＵＭ／ＤＥＮ）………（１）
と表される。
【０００５】
式（１）を変形すると、
Ｆvco＝Ｆref×｛（ＮＵＭ／ＤＥN）×（Ｎ＋１）＋（１−ＮＵＭ／ＤＥN）×Ｎ｝………………………………………………………………………（２）
が得られ、Ｎ分周、Ｎ＋１分周を式（２）に従った時間割合で分周数を切り替えることによって、フラクショナル分周器１２１５は小数分周数を実現している。
【０００６】
また、デルタシグマ変調を用いることによって、非周期的に帰還分周数を切り替えるため、切り替える周期に応じた固有のスプリアスであるフラクショナルスプリアスが生じ難いという利点がある。
しかしながら、図１２を参照して説明した上記方式では、フラクショナルスプリアスをデルタシグマ変調器１２２０で高周波数側にノイズシェープしているため、ＰＬＬを構成するＬＰＦ１２１３でそのノイズ成分を除去する必要が生じる。従って、このデルタシグマ型フラクショナルＮ−ＰＬＬシンセサイザではＬＰＦのカットオフ周波数の低域化を要するという問題があった。
【０００７】
ＰＬＬを構成するＬＰＦは、ＰＬＬの構成要素であるＬＰＦやＶＣＯからみるとハイパスフィルタ（以下ＨＰＦ）として機能している。従って、ＬＰＦやＶＣＯの構成要素から生じた低周波のノイズ成分は、このＬＰＦによって除去される。このため、ＬＰＦのカットオフ周波数が高いほど、低周波のノイズ成分を効率良く除去することが可能である。
上述の事情により、デルタシグマ型フラクショナルＮ−ＰＬＬシンセサイザでは、ＰＬＬを構成するＬＰＦやＶＣＯから生じる低周波のノイズを十分に除去することができず、結果的にフラクショナルＮ−ＰＬＬシンセサイザの出力信号の性能（ジッタ）が劣化してしまうという課題を残している。
【０００８】
図１３は、図１２とは異なる従来例としてアキュムレータを用いた方式によるフラクショナルＮ−ＰＬＬシンセサイザを表す図である。
図１３において、フラクショナルＮ−ＰＬＬシンセサイザ１３００は、参照信号と帰還信号との位相差を検出する位相検出器１３１１、その次段のチャージポンプ１３１２、更に次段のローパスフィルタ（以下ＬＰＦ）１３１３、その次段のＶＣＯ１３１４、ＶＣＯ１３１４の出力を分周するフラクショナル分周器１３１５、および、フラクショナル分周器１３１５の分周数を周期的に切り替えるアキュムレータ１３２０から構成され、アキュムレータ型フラクショナルＮ−ＰＬＬと称される。
【０００９】
アキュムレータ型フラクショナルＮ−ＰＬＬでは、アキュムレータ１３２０の出力によってフラクショナル分周器１３１５の分周数を周期的に切り替えることにより小数分周数を実現する方式を採っている。この方式では、図１２の方式におけるようなデルタシグマ変調器を持たないため高周波域のノイズを除去する必要がなく、ＬＰＦのカットオフ周波数を高く出来る。従って、ＰＬＬを構成するＬＰＦやＶＣＯから生じる低周波のノイズを十分に除去することができ、出力信号の性能（ジッタ）を向上させることができるという点で優れる。
【先行技術文献】
【非特許文献】
【００１０】
【非特許文献１】S.E.Meninger and M.H.Perrott,“ A １MHz Bandwidth 3.6−GHz 0.18um CMOS Fractional−Ｎ Synthesizer Utilizing a Hybrid PFD/DAC structure for Reduced Broadband Phase Noise、 ”IEEE J.Solid-state Circuits, vol.41、ｐｐ.966-980、April 2006.
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、図１３を参照して説明した従来のアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザでは、フラクショナル分周器の分周数を周期的に切り替えるため、切り替える周期に応じたフラクショナルスプリアスが生じてしまうという課題があった。
本願発明は上述のような状況に鑑みてなされたものであり、フラクショナルスプリアスの少ないアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザおよびその制御方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記課題を解決するために、ここに、次に列挙するような技術を提案する。
（１）発振出力信号の帰還路に介挿されたフラクショナル分周器の分周数をアキュムレータの出力によって周期的に切り替えることにより小数分周数の帰還信号を得るアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザであって、
前記フラクショナル分周器からの帰還信号が一方の入力端に供給される位相検出器と、
前記アキュムレータからの誤差信号に基づいて既定の参照信号に位相調整を施した位相調整信号を前記位相検出器の他方の入力端に供給する位相調整回路と、
を備えることを特徴とするアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザ。
【００１３】
（２）前記位相調整回路は、
入力された前記参照信号を遅延させた信号を出力する遅延回路と、
前記参照信号と前記遅延回路から出力される遅延信号とによって前記位相調整信号を生成する位相シフト回路と、
を備えることを特徴とする（１）のアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザ。
（３）前記遅延回路は、自己への入力信号を前記発振出力信号の周期分だけ遅延させることを特徴とする（２）のアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザ。
【００１４】
（４）前記遅延回路は、前記発振器を構成する遅延素子と同じ構成を持つことを特徴とする（３）のアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザ。
（５）前記位相シフト回路は、前記参照信号と前記遅延回路から出力される遅延信号とが供給されるようになされ、前記アキュムレータからの誤差信号に基づいて該供給された前記参照信号に対して位相シフトを施すことによって前記位相調整信号を生成することを特徴とする（２）乃至（４）の何れか一に記載のフラクショナルＮ−ＰＬＬ。
【００１５】
（６）前記遅延回路は、前記発振器の出力周期に対しＭを自然数としてその１／Ｍ、２／Ｍ、…、（Ｍ−１）／Ｍ倍遅延させた複数の出力信号を前記位相シフト回路に供給することを特徴とする（２）のアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザ。
（７）前記位相シフト回路は、前記遅延回路から供給される複数の遅延信号のうちの一の遅延信号を前記誤差信号に基づいて選択し出力することを特徴とする（６）のアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザ。
【００１６】
（８）前記位相シフト回路は、前記遅延回路から供給された前記複数の遅延信号について隣接する遅延信号間での補間をとった複数の信号のうちの一の信号を前記誤差信号に基づいて選択し出力することを特徴とする（６）のアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザ。
（９）アキュムレータからの誤差信号に基づいて参照信号の位相を制御することを特徴とするアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザの制御方法。
【発明の効果】
【００１７】
本発明によれば、フラクショナルスプリアスの少ないアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザを実現することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施の形態であるアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザを表すブロック図である。
【図２】図１のアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザに適用されるアキュムレータを例示するブロック図である。
【図３】図２のアキュムレータの出力を時系列に沿って周期毎に表す図である。
【図４】図１のアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザにおける位相調整回路の入出力に関係する各信号を表すタイミングチャートである。
【図５】図１のアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザにおける位相検出器への入出力に関係する各信号を表すタイミングチャートである。
【図６】図１のアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザに適用される位相調整回路の一例を表すブロック図である。
【図７】図６の位相調整回路に適用される位相シフト回路を例示するブロック図である。
【図８】図６の位相調整回路に適用される遅延回路を例示するブロック図である。
【図９】図１のアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザに適用される位相調整回路の他の例を表すブロック図である。
【図１０】図９の位相調整回路に適用される位相シフト回路（選択回路）を例示するブロック図である。
【図１１】図９の位相調整回路に適用される遅延回路を例示するブロック図である。
【図１２】一般的なデルタシグマ型フラクショナルＮ−ＰＬＬシンセサイザを表すブロック図である。
【図１３】従来のアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザを表すブロック図である。
【発明を実施するための形態】
【００１９】
以下に、本発明の実施の形態について詳述することにより本発明を明らかにする。
図１は本発明の実施形態であるアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザを表すブロック図である。
図１において、アキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザ１００は、位相検出器１１１、チャージポンプ１１２、ＬＰＦ１１３、ＶＣＯ１１４、フラクショナル分周器１１５、および、アキュムレータ１２０を有し、更に、アキュムレータ１２０の出力によって制御される位相調整回路１３０が図示のように位相検出器１１１の前段に介挿されて構成されている。
【００２０】
アキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザ１００は、参照信号と帰還信号との位相差を検出する位相検出器１１１、その次段のチャージポンプ１１２、更に次段のＬＰＦ１１３、その次段のＶＣＯ１１４、ＶＣＯ１１４の出力を分周するフラクショナル分周器１１５、および、アキュムレータ１２０を有し、これらは、図１３を参照して既述のフラクショナルＮ−ＰＬＬシンセサイザ１３００における、位相検出器１３１１、チャージポンプ１３１２、ＬＰＦ１３１３、ＶＣＯ１３１４、フラクショナル分周器１３１５、および、アキュムレータ１３２０に上述の順に逐次対応している。
そして、本例のアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザ１００では、詳細を後述するように、位相検出器１１１に入力される参照信号に位相調整が施されるように構成され、その位相調整にアキュムレータ１２０からの誤差信号を用いる点を一つの特徴としている。
【００２１】
次に、図面を参照して、アキュムレータ１２０、フラクショナル分周器１１５、および位相調整回路１３０について説明する。
図２は、図１のアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザ１００に適用されるアキュムレータ１２０を例示するブロック図である。
図２において、アキュムレータ１２０は、分子／分母で表される小数値と、誤差信号とを、加算器１２１を用いて加算する。加算器１２１の次段の飽和処理回路１２２では、加算信号ADDが１より大か小かを判断し、１より小さければ、一方の出力ＥＲ＝ＡＤＤとし、且つ、他方の出力ＣＡ＝０とする出力を発し、１と同じもしくは大きければ、一方の出力ＥＲ＝ＡＤＤ−１とし、且つ、他方の出力ＣＡ＝１とする出力を発する。
【００２２】
図３は、図２のアキュムレータ１２０の出力を時系列に沿って周期毎に表す図である。即ち、図３には、アキュムレータ１２０が出力する各信号の時間サイクルが列記されている。
図３より容易に理解される通り、オーバーフロー信号は、０００１０００１・・と周期的に信号を出力する。これにより、分周数を２２２３２２２３・・・と切り替えて、入力されたクロックのエッジを９発カウントする間に、４回のクロックエッジを作り出す。これにより９／４の小数分周を実現する。そして、アキュムレータ１２０から出力されるオーバーフローする以前の積算情報は、誤差信号として、１／４、２／４、３／４、０、１／４、２／４、３／４、０・・・と出力される。
【００２３】
一方、位相調整回路１３０では、アキュムレータ１２０が出力する上述のような誤差信号と既定の参照信号とに基づいて、図４のように位相を調整した信号を作り出し、この信号を位相検出器１１１に出力する。
図４は、図１のアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザにおける位相調整回路１３０の入出力に関係する各信号を表すタイミングチャートである。尚、位相調整回路１３０の構成例については、図６を参照して後述する。
【００２４】
図４を既述の図３と対照して容易に理解される通り、ＶＣＯ１１４の出力の１周期毎に、デジタル信号である誤差信号が１／４周期ずつ遅延した状態を表す値をとる。即ち、図３を参照して既述の通り、その遅延が、１周期を単位として、その１／４、２／４、３／４、０、１／４、２／４、３／４、０・・・となる如く出力される。そして、誤差信号によって表されるその遅延が３／４→０／４となるタイミングで自己の周期が半周期遅延する位相調整信号が出力される。
【００２５】
そして、位相検出器１１１では、図３および図４を参照して説明した位相調整信号（位相調整された参照信号）とフラクショナル分周器１１５の出力である帰還信号とに基づいて、位相検出出力を得る。
図５は、図１のアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザにおける位相検出器１１１への入出力に関係する各信号を表すタイミングチャートである。
【００２６】
図５を参照して理解される通り、ＰＬＬのロック状態でも参照信号と帰還信号との二つの信号には位相の誤差が周期的に生じる。これがフラクショナルスプリアスの原因となる。位相の誤差量は、ＶＣＯ１１４の出力信号の１周期を単位として、その、１／４、２／４、３／４、０、１／４、２／４、３／４、０・・・となる。
図４を参照して既述のとおり、この位相の誤差量に対応するデジタル信号である誤差信号に基づいて、位相調整された参照信号である位相調整信号が出力される。
【００２７】
図１の実施形態では、上述のようにして、フラクショナル分周器１１５から出力される周期的なクロックのエッジのずれをあらかじめ予測し、位相調整回路１３０で参照信号のエッジ（即ち、位相）を調整するため、当該フラクショナルＮ−ＰＬＬ１００が位相をロックした状態では、位相検出器１１１に入力される２つの信号の間に位相差が生じない。従って、ロック状態ではチャージポンプ１１２からＬＰＦ１１３に電荷を出力しないため、ＶＣＯ１１４の入力電圧が周期的に変動することがない。よって、従来のアキュムレータ型フラクショナルＮ−ＰＬＬの課題であったフラクショナルスプリアスを大幅に低減することができる。
【００２８】
このため、本実施の形態におけるアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザでは、フラクショナルスプリアスを生じさせるチャージポンプからの周期的な電荷出力を、新たに保有する別のチャージポンプの出力によってキャンセルするといった別の手法との比較においても、そもそも位相検出器１１１の入力に位相差を生じさせないようにしているために、ＶＣＯ１１４の入力電圧が周期的に変動することがなく、フラクショナルスプリアスの低減効果がより顕著である。
【００２９】
また、図１の実施形態では、図１２を参照して既述のデルタシグマ型フラクショナルＮ−ＰＬＬシンセサイザとの比較においては、フラクショナルスプリアス自体の低減をはかっている点が特徴的である。従って、デルタシグマ型フラクショナルＮ−ＰＬＬシンセサイザでは必要であったＬＰＦのカットオフ周波数の低帯域化が不要となるため、ＬＰＦやＶＣＯを構成する要素から生じた低周波のノイズ成分を効率よく除去することが可能であり、当該フラクショナルＮ−ＰＬＬシンセサイザとしての出力信号の性能（ジッタ）を向上させることが可能である。
【００３０】
更に、一般的なデルタシグマ型フラクショナルＮ−ＰＬＬシンセサイザでは、フラクショナル分周をする際の分母の値を固定値にする必要があり、周波数誤差を伴わずに任意の周波数を作り出すことができないという問題があった。これに対し、本実施の形態では、アキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザの方式を採ることを特徴としており、そのため周波数誤差を伴わずに任意の周波数を作り出すことができるという優れた特徴をも併せ持つ。
【００３１】
図６は、図１のアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザに適用される位相調整回路１３０の一例を表すブロック図である。
図６の位相調整回路１３０は、遅延回路１３１と位相シフト回路１３２とが図示のように接続されて構成されている。この位相調整回路１３０では、入力された参照信号は、遅延回路１３１によって、ある遅延量を持った遅延信号となって出力される。遅延信号と参照信号との位相差は、一定値であることが望ましい。フラクショナル分周器１１５によって、ＶＣＯ１１４の出力信号がＮ分周もしくはＮ＋１分周されるので、参照信号と帰還信号の位相差は、既述の図５におけるように最大でもＶＣＯ１１４の発振周期を超えることはない。しかしながら、遅延信号と参照信号の位相差が、ＶＣＯ１１４の発振周期と同一であることはより望ましい。
【００３２】
尚、ここではフラクショナル分周器１１５として、Ｎ分周もしくはＮ+１分周を行なうデュアルモジュラス周波数分周器を例示したが、この例によらず、Ｎ分周とＮ＋２分周等種々の仕様を採ることができる。Ｎ分周とＮ＋２分周の仕様とする場合は、遅延信号と参照信号の位相差はＶＣＯ１１５の発振周期の２倍と同一であることがより望ましい。
図６の位相調整回路１３０における上述の遅延回路１３１の次段に設けられた位相シフト回路１３２では、遅延回路１３１の出力である遅延信号、既述の参照信号、および、アキュムレータ１２０から供給される誤差信号に基づいて、出力信号たる位相調整信号を生成する。
【００３３】
次に、図６および既述の図４を併せ参照して、位相シフト回路１３２について更に説明する。位相シフト回路１３２は、その両入力である参照信号と遅延信号との立ち上がりエッジ間を位相シフトすることによって位相調整回路１３０の出力たる位相調整信号を生成する。例えば、アキュムレータ１２０からの誤差信号がＶＣＯ１１４の出力信号の１周期を単位として、その、１／４の場合、参照信号と誤差信号の立ち上がりエッジ間のちょうど上述の１／４の位置に位相調整信号の立ち上がりエッジを生成する。次のステップで誤差信号が２／４の場合、参照信号と誤差信号の立ち上がりエッジ間のちょうど真ん中の位置に位相調整信号の立ち上がりエッジを生成する。
【００３４】
図７は、図６の位相調整回路に適用される位相シフト回路を例示するブロック図である。
図７において、位相シフト回路１３２は、トランスコンダクタンス値が電流によって可変のトランスコンダクタンスアンプ２個（１３２１a、１３２１b）とコンパレータ１３２２を備えて構成されている。参照信号と遅延信号は、あらかじめＣＭＬ（カレントモードロジック）の差動信号に変換されている。誤差信号を元に、それぞれのトランスコンダクタンス値をコントロールする。例えば誤差信号が上述の如く１／４の場合、参照信号側と遅延信号側のトランスコンダクタンス値の比を１：３にすることによって所望の位相シフト量を得ることができる。尚、位相シフト回路の構成は図７に例示したものに限定されることはない。
【００３５】
上述の実施の形態では、位相調整回路１３０を帰還信号側ではなく、参照信号側に設けていることを特徴としている。従って、図７の位相シフト回路１３２に入力される信号には周波数変調がかかっていないため、この位相シフト回路１３２０における設計上の制約が緩和されるだけでなく、精度よく位相調整ができるという点も一つの特徴である。
【００３６】
図８は、図６の位相調整回路に適用される遅延回路を例示するブロック図である。
次に、図８を参照して遅延回路１３１について説明する。図８の例では、ＶＣＯ１１４の構成が遅延素子が３段縦続接続されたリングオシレータ構成を成している。また遅延素子の電源は、発振周波数を制御するために可変となっている。遅延回路１３１は、ＶＣＯ１１４を構成する遅延素子を６段縦続接続した構成と採っており、電源も共通としている。上述のように構成することにより、遅延回路１３１の遅延量は、ＶＣＯ１１４の発振周期に精度よく合致した特性を呈する。
【００３７】
なお、ＶＣＯ１１４の構成は図８の例に限られたものではなく、上述のようなリングオシレータの態様を採るに替えて、マルチバイブレータにより構成する態様を採ってもよい。また、リングオシレータの態様を採る場合においても、遅延素子の段数は３段に限定されるものではない。また遅延素子の構成として、例えば、遅延素子の負荷容量を制御して発振周波数をコントロールする態様を採ってもよい。その場合は、遅延回路の各遅延素子も同量の負荷容量とすることによって所要の特性を得ることができる。
【００３８】
図９は、図１のアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザに適用される位相調整回路の他の例を表すブロック図である。
図９の位相調整回路１３０aは、遅延回路１３１aと（選択回路）１３２aとが図示のように接続されて構成されている。この位相調整回路１３０aにおける、既述の図６における位相調整回路１３０との相違点は、遅延量がそれぞれ異なる複数（n)の出力（ＤＣＬＫ[Ｍ−n]）を得るように構成された遅延回路１３１aを適用している点である。
【００３９】
即ち、ＶＣＯ１１４の出力周期に対しＭを自然数としてその１／Ｍ倍、２／Ｍ倍・・・（Ｍ−１）／Ｍ倍の各出力を得るように構成されている点である。そして、複数の遅延出力信号を前記位相シフト回路に供給する。尚、出力周期の１／Ｍ倍は、例えば図８を参照して既述のような遅延回路を用いれば、容易に実現することができる。
図９の位相調整回路１３０aにおける位相シフト回路１３２aは、図１０に示すような選択回路を適用して実現できる。
【００４０】
図１０は、図９の位相調整回路１３０aに適用される位相シフト回路１３２aとしての選択回路を例示するブロック図である。
図１０の選択回路では、既述の誤差信号に応じて選択的に一のスイッチ素子がオンとなるように制御可能な複数のスイッチ素子が並置され、何れか一のオンになった素子によって当該素子に対応する信号を選択的に出力する構成を採る。
【００４１】
例えば遅延回路１３１aから、ＶＣＯ１１４の出力周期の１／４倍、２／４倍、３／４倍の遅延量を持った遅延信号が入力されていれば、誤差信号として１／４、２／４、３／４が入力されたときには、その複数の遅延信号のうちの一つを選択するだけで、所望の位相調整信号を得られる。よって、本実施の形態は非常に少ない素子数の構成で位相シフト回路を構成できるという点が一つの特徴である。
遅延量と誤差信号が同一とならない場合でも、両者が近似した値となるような遅延量を選択すればよい。その場合は、フラクショナルスプリアスを完全に消去することはできないが、遅延量の刻み幅をある程度細かくとっておけば、実用上十分なフラクショナルスプリアス低減効果を奏し得る。
【００４２】
図１１は、図９の位相調整回路に適用される遅延回路を例示するブロック図である。
図１１に例示された遅延回路１３１aでは、遅延量を細密な分解能で選択可能な構成を採っている。即ち、並置された複数の選択スイッチのうち隣接する選択スイッチを同時にＯＮにすることによって、各選択スイッチに対応して供給される遅延量が漸次異なる複数の遅延信号について、隣接する遅延信号間でそれらの補間をとり、両者の中間に該当する位相の信号を生成する。これにより、遅延量の刻み幅が、遅延回路で生成されたものの１／２となるような細密な分解能での遅延量の選択が可能となる。
【００４３】
尚、隣接する遅延信号間でそれらの補間をとる方法は、図１１に例示されたような簡便な方法に限らず、たとえば図８を参照して既述のような所望の遅延量を得るような手法を採ってもよい。その場合は、フラクショナルスプリアスを一層低減することができる。
以上を通して理解されるとおり、図１乃至図１１を参照して説明した技術は、アキュムレータからの誤差信号に基づいて参照信号の位相を制御することを特徴とするアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザの制御方法の技術思想であると観念することができる。
【符号の説明】
【００４４】
１００……………………………アキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザ
１１１、１２１１、１３１１…位相検出器
１１２、１２１２、１３１２…チャージポンプ
１１３、１２１３、１３１３…ＬＰＦ
１１４、１２１４、１３１４…ＶＣＯ
１１５、１２１５、１３１５…フラクショナル分周器
１２０、１２２０、１３２０…アキュムレータ
１２１……………………………加算器
１２２……………………………飽和処理回路
１３０、１３０ａ………………位相調整回路
１３１、１３１ａ………………遅延回路
１３２、１３２ａ………………位相シフト回路
１３００ …………………………フラクショナルＮ−ＰＬＬシンセサイザ
１３２１ａ、１３２１ｂ………トランスコンダクタンスアンプ
１３２２ …………………………コンパレータ
【技術分野】
【０００１】
本発明はフラクショナルＮ−ＰＬＬシンセサイザ、特に、アキュムレータを用いてフラクショナル分周数を制御するアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザおよびその制御方法に関する。
【背景技術】
【０００２】
フラクショナルＮ−ＰＬＬシンセサイザは、電圧制御発振器（以下ＶＣＯ）の出力を分周する帰還分周数が、小数分周であることを特徴とするＰＬＬである。ここで一般的なフラクショナルＮ−ＰＬＬシンセサイザの一例を図１２に示す。
図１２において、フラクショナルＮ−ＰＬＬシンセサイザ１２００は、参照信号と帰還信号との位相差を検出する位相検出器１２１１、その次段のチャージポンプ１２１２、更に次段のローパスフィルタ（以下ＬＰＦ）１２１３、その次段のＶＣＯ１２１４、ＶＣＯ１２１４の出力を分周するフラクショナル分周器１２１５、および、デルタシグマ変調器１２２０から構成され、デルタシグマ型フラクショナルＮ−ＰＬＬシンセサイザと称される。
【０００３】
位相検出器１２１１は参照信号とフラクショナル分周器１２１５の出力である帰還信号との位相差を検出し、チャージポンプ１２１２に出力する。チャージポンプ１２１２は位相差に応じた電荷量をＬＰＦ１２１３に出力する。
ＶＣＯ１２１４はＬＰＦ１２１３の出力に応じて出力周波数を変化させる。フラクショナル分周器１２１５はＶＣＯ１２１４の出力信号を既定の分周比で分周して位相検出器１２１１に出力する。
【０００４】
デルタシグマ変調器１２２０は、帰還分周数の分子と分母の設定値により、フラクショナル分周器１２１５における分周数を、Ｎ分周およびＮ＋１分周の何れかとするように時間的に切り替える。
例えば、参照信号の周波数をＦref、帰還分周数を、Ｎ＋ＮＵＭ／ＤＥN（Ｎ、ＮＵＭ、ＤＥNはそれぞれ整数）とおくと、ＶＣＯ１２１４の出力信号の発振周波数Ｆvcoは、
Ｆvco＝Ｆref×（Ｎ＋ＮＵＭ／ＤＥＮ）………（１）
と表される。
【０００５】
式（１）を変形すると、
Ｆvco＝Ｆref×｛（ＮＵＭ／ＤＥN）×（Ｎ＋１）＋（１−ＮＵＭ／ＤＥN）×Ｎ｝………………………………………………………………………（２）
が得られ、Ｎ分周、Ｎ＋１分周を式（２）に従った時間割合で分周数を切り替えることによって、フラクショナル分周器１２１５は小数分周数を実現している。
【０００６】
また、デルタシグマ変調を用いることによって、非周期的に帰還分周数を切り替えるため、切り替える周期に応じた固有のスプリアスであるフラクショナルスプリアスが生じ難いという利点がある。
しかしながら、図１２を参照して説明した上記方式では、フラクショナルスプリアスをデルタシグマ変調器１２２０で高周波数側にノイズシェープしているため、ＰＬＬを構成するＬＰＦ１２１３でそのノイズ成分を除去する必要が生じる。従って、このデルタシグマ型フラクショナルＮ−ＰＬＬシンセサイザではＬＰＦのカットオフ周波数の低域化を要するという問題があった。
【０００７】
ＰＬＬを構成するＬＰＦは、ＰＬＬの構成要素であるＬＰＦやＶＣＯからみるとハイパスフィルタ（以下ＨＰＦ）として機能している。従って、ＬＰＦやＶＣＯの構成要素から生じた低周波のノイズ成分は、このＬＰＦによって除去される。このため、ＬＰＦのカットオフ周波数が高いほど、低周波のノイズ成分を効率良く除去することが可能である。
上述の事情により、デルタシグマ型フラクショナルＮ−ＰＬＬシンセサイザでは、ＰＬＬを構成するＬＰＦやＶＣＯから生じる低周波のノイズを十分に除去することができず、結果的にフラクショナルＮ−ＰＬＬシンセサイザの出力信号の性能（ジッタ）が劣化してしまうという課題を残している。
【０００８】
図１３は、図１２とは異なる従来例としてアキュムレータを用いた方式によるフラクショナルＮ−ＰＬＬシンセサイザを表す図である。
図１３において、フラクショナルＮ−ＰＬＬシンセサイザ１３００は、参照信号と帰還信号との位相差を検出する位相検出器１３１１、その次段のチャージポンプ１３１２、更に次段のローパスフィルタ（以下ＬＰＦ）１３１３、その次段のＶＣＯ１３１４、ＶＣＯ１３１４の出力を分周するフラクショナル分周器１３１５、および、フラクショナル分周器１３１５の分周数を周期的に切り替えるアキュムレータ１３２０から構成され、アキュムレータ型フラクショナルＮ−ＰＬＬと称される。
【０００９】
アキュムレータ型フラクショナルＮ−ＰＬＬでは、アキュムレータ１３２０の出力によってフラクショナル分周器１３１５の分周数を周期的に切り替えることにより小数分周数を実現する方式を採っている。この方式では、図１２の方式におけるようなデルタシグマ変調器を持たないため高周波域のノイズを除去する必要がなく、ＬＰＦのカットオフ周波数を高く出来る。従って、ＰＬＬを構成するＬＰＦやＶＣＯから生じる低周波のノイズを十分に除去することができ、出力信号の性能（ジッタ）を向上させることができるという点で優れる。
【先行技術文献】
【非特許文献】
【００１０】
【非特許文献１】S.E.Meninger and M.H.Perrott,“ A １MHz Bandwidth 3.6−GHz 0.18um CMOS Fractional−Ｎ Synthesizer Utilizing a Hybrid PFD/DAC structure for Reduced Broadband Phase Noise、 ”IEEE J.Solid-state Circuits, vol.41、ｐｐ.966-980、April 2006.
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、図１３を参照して説明した従来のアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザでは、フラクショナル分周器の分周数を周期的に切り替えるため、切り替える周期に応じたフラクショナルスプリアスが生じてしまうという課題があった。
本願発明は上述のような状況に鑑みてなされたものであり、フラクショナルスプリアスの少ないアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザおよびその制御方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記課題を解決するために、ここに、次に列挙するような技術を提案する。
（１）発振出力信号の帰還路に介挿されたフラクショナル分周器の分周数をアキュムレータの出力によって周期的に切り替えることにより小数分周数の帰還信号を得るアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザであって、
前記フラクショナル分周器からの帰還信号が一方の入力端に供給される位相検出器と、
前記アキュムレータからの誤差信号に基づいて既定の参照信号に位相調整を施した位相調整信号を前記位相検出器の他方の入力端に供給する位相調整回路と、
を備えることを特徴とするアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザ。
【００１３】
（２）前記位相調整回路は、
入力された前記参照信号を遅延させた信号を出力する遅延回路と、
前記参照信号と前記遅延回路から出力される遅延信号とによって前記位相調整信号を生成する位相シフト回路と、
を備えることを特徴とする（１）のアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザ。
（３）前記遅延回路は、自己への入力信号を前記発振出力信号の周期分だけ遅延させることを特徴とする（２）のアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザ。
【００１４】
（４）前記遅延回路は、前記発振器を構成する遅延素子と同じ構成を持つことを特徴とする（３）のアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザ。
（５）前記位相シフト回路は、前記参照信号と前記遅延回路から出力される遅延信号とが供給されるようになされ、前記アキュムレータからの誤差信号に基づいて該供給された前記参照信号に対して位相シフトを施すことによって前記位相調整信号を生成することを特徴とする（２）乃至（４）の何れか一に記載のフラクショナルＮ−ＰＬＬ。
【００１５】
（６）前記遅延回路は、前記発振器の出力周期に対しＭを自然数としてその１／Ｍ、２／Ｍ、…、（Ｍ−１）／Ｍ倍遅延させた複数の出力信号を前記位相シフト回路に供給することを特徴とする（２）のアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザ。
（７）前記位相シフト回路は、前記遅延回路から供給される複数の遅延信号のうちの一の遅延信号を前記誤差信号に基づいて選択し出力することを特徴とする（６）のアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザ。
【００１６】
（８）前記位相シフト回路は、前記遅延回路から供給された前記複数の遅延信号について隣接する遅延信号間での補間をとった複数の信号のうちの一の信号を前記誤差信号に基づいて選択し出力することを特徴とする（６）のアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザ。
（９）アキュムレータからの誤差信号に基づいて参照信号の位相を制御することを特徴とするアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザの制御方法。
【発明の効果】
【００１７】
本発明によれば、フラクショナルスプリアスの少ないアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザを実現することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施の形態であるアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザを表すブロック図である。
【図２】図１のアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザに適用されるアキュムレータを例示するブロック図である。
【図３】図２のアキュムレータの出力を時系列に沿って周期毎に表す図である。
【図４】図１のアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザにおける位相調整回路の入出力に関係する各信号を表すタイミングチャートである。
【図５】図１のアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザにおける位相検出器への入出力に関係する各信号を表すタイミングチャートである。
【図６】図１のアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザに適用される位相調整回路の一例を表すブロック図である。
【図７】図６の位相調整回路に適用される位相シフト回路を例示するブロック図である。
【図８】図６の位相調整回路に適用される遅延回路を例示するブロック図である。
【図９】図１のアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザに適用される位相調整回路の他の例を表すブロック図である。
【図１０】図９の位相調整回路に適用される位相シフト回路（選択回路）を例示するブロック図である。
【図１１】図９の位相調整回路に適用される遅延回路を例示するブロック図である。
【図１２】一般的なデルタシグマ型フラクショナルＮ−ＰＬＬシンセサイザを表すブロック図である。
【図１３】従来のアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザを表すブロック図である。
【発明を実施するための形態】
【００１９】
以下に、本発明の実施の形態について詳述することにより本発明を明らかにする。
図１は本発明の実施形態であるアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザを表すブロック図である。
図１において、アキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザ１００は、位相検出器１１１、チャージポンプ１１２、ＬＰＦ１１３、ＶＣＯ１１４、フラクショナル分周器１１５、および、アキュムレータ１２０を有し、更に、アキュムレータ１２０の出力によって制御される位相調整回路１３０が図示のように位相検出器１１１の前段に介挿されて構成されている。
【００２０】
アキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザ１００は、参照信号と帰還信号との位相差を検出する位相検出器１１１、その次段のチャージポンプ１１２、更に次段のＬＰＦ１１３、その次段のＶＣＯ１１４、ＶＣＯ１１４の出力を分周するフラクショナル分周器１１５、および、アキュムレータ１２０を有し、これらは、図１３を参照して既述のフラクショナルＮ−ＰＬＬシンセサイザ１３００における、位相検出器１３１１、チャージポンプ１３１２、ＬＰＦ１３１３、ＶＣＯ１３１４、フラクショナル分周器１３１５、および、アキュムレータ１３２０に上述の順に逐次対応している。
そして、本例のアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザ１００では、詳細を後述するように、位相検出器１１１に入力される参照信号に位相調整が施されるように構成され、その位相調整にアキュムレータ１２０からの誤差信号を用いる点を一つの特徴としている。
【００２１】
次に、図面を参照して、アキュムレータ１２０、フラクショナル分周器１１５、および位相調整回路１３０について説明する。
図２は、図１のアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザ１００に適用されるアキュムレータ１２０を例示するブロック図である。
図２において、アキュムレータ１２０は、分子／分母で表される小数値と、誤差信号とを、加算器１２１を用いて加算する。加算器１２１の次段の飽和処理回路１２２では、加算信号ADDが１より大か小かを判断し、１より小さければ、一方の出力ＥＲ＝ＡＤＤとし、且つ、他方の出力ＣＡ＝０とする出力を発し、１と同じもしくは大きければ、一方の出力ＥＲ＝ＡＤＤ−１とし、且つ、他方の出力ＣＡ＝１とする出力を発する。
【００２２】
図３は、図２のアキュムレータ１２０の出力を時系列に沿って周期毎に表す図である。即ち、図３には、アキュムレータ１２０が出力する各信号の時間サイクルが列記されている。
図３より容易に理解される通り、オーバーフロー信号は、０００１０００１・・と周期的に信号を出力する。これにより、分周数を２２２３２２２３・・・と切り替えて、入力されたクロックのエッジを９発カウントする間に、４回のクロックエッジを作り出す。これにより９／４の小数分周を実現する。そして、アキュムレータ１２０から出力されるオーバーフローする以前の積算情報は、誤差信号として、１／４、２／４、３／４、０、１／４、２／４、３／４、０・・・と出力される。
【００２３】
一方、位相調整回路１３０では、アキュムレータ１２０が出力する上述のような誤差信号と既定の参照信号とに基づいて、図４のように位相を調整した信号を作り出し、この信号を位相検出器１１１に出力する。
図４は、図１のアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザにおける位相調整回路１３０の入出力に関係する各信号を表すタイミングチャートである。尚、位相調整回路１３０の構成例については、図６を参照して後述する。
【００２４】
図４を既述の図３と対照して容易に理解される通り、ＶＣＯ１１４の出力の１周期毎に、デジタル信号である誤差信号が１／４周期ずつ遅延した状態を表す値をとる。即ち、図３を参照して既述の通り、その遅延が、１周期を単位として、その１／４、２／４、３／４、０、１／４、２／４、３／４、０・・・となる如く出力される。そして、誤差信号によって表されるその遅延が３／４→０／４となるタイミングで自己の周期が半周期遅延する位相調整信号が出力される。
【００２５】
そして、位相検出器１１１では、図３および図４を参照して説明した位相調整信号（位相調整された参照信号）とフラクショナル分周器１１５の出力である帰還信号とに基づいて、位相検出出力を得る。
図５は、図１のアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザにおける位相検出器１１１への入出力に関係する各信号を表すタイミングチャートである。
【００２６】
図５を参照して理解される通り、ＰＬＬのロック状態でも参照信号と帰還信号との二つの信号には位相の誤差が周期的に生じる。これがフラクショナルスプリアスの原因となる。位相の誤差量は、ＶＣＯ１１４の出力信号の１周期を単位として、その、１／４、２／４、３／４、０、１／４、２／４、３／４、０・・・となる。
図４を参照して既述のとおり、この位相の誤差量に対応するデジタル信号である誤差信号に基づいて、位相調整された参照信号である位相調整信号が出力される。
【００２７】
図１の実施形態では、上述のようにして、フラクショナル分周器１１５から出力される周期的なクロックのエッジのずれをあらかじめ予測し、位相調整回路１３０で参照信号のエッジ（即ち、位相）を調整するため、当該フラクショナルＮ−ＰＬＬ１００が位相をロックした状態では、位相検出器１１１に入力される２つの信号の間に位相差が生じない。従って、ロック状態ではチャージポンプ１１２からＬＰＦ１１３に電荷を出力しないため、ＶＣＯ１１４の入力電圧が周期的に変動することがない。よって、従来のアキュムレータ型フラクショナルＮ−ＰＬＬの課題であったフラクショナルスプリアスを大幅に低減することができる。
【００２８】
このため、本実施の形態におけるアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザでは、フラクショナルスプリアスを生じさせるチャージポンプからの周期的な電荷出力を、新たに保有する別のチャージポンプの出力によってキャンセルするといった別の手法との比較においても、そもそも位相検出器１１１の入力に位相差を生じさせないようにしているために、ＶＣＯ１１４の入力電圧が周期的に変動することがなく、フラクショナルスプリアスの低減効果がより顕著である。
【００２９】
また、図１の実施形態では、図１２を参照して既述のデルタシグマ型フラクショナルＮ−ＰＬＬシンセサイザとの比較においては、フラクショナルスプリアス自体の低減をはかっている点が特徴的である。従って、デルタシグマ型フラクショナルＮ−ＰＬＬシンセサイザでは必要であったＬＰＦのカットオフ周波数の低帯域化が不要となるため、ＬＰＦやＶＣＯを構成する要素から生じた低周波のノイズ成分を効率よく除去することが可能であり、当該フラクショナルＮ−ＰＬＬシンセサイザとしての出力信号の性能（ジッタ）を向上させることが可能である。
【００３０】
更に、一般的なデルタシグマ型フラクショナルＮ−ＰＬＬシンセサイザでは、フラクショナル分周をする際の分母の値を固定値にする必要があり、周波数誤差を伴わずに任意の周波数を作り出すことができないという問題があった。これに対し、本実施の形態では、アキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザの方式を採ることを特徴としており、そのため周波数誤差を伴わずに任意の周波数を作り出すことができるという優れた特徴をも併せ持つ。
【００３１】
図６は、図１のアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザに適用される位相調整回路１３０の一例を表すブロック図である。
図６の位相調整回路１３０は、遅延回路１３１と位相シフト回路１３２とが図示のように接続されて構成されている。この位相調整回路１３０では、入力された参照信号は、遅延回路１３１によって、ある遅延量を持った遅延信号となって出力される。遅延信号と参照信号との位相差は、一定値であることが望ましい。フラクショナル分周器１１５によって、ＶＣＯ１１４の出力信号がＮ分周もしくはＮ＋１分周されるので、参照信号と帰還信号の位相差は、既述の図５におけるように最大でもＶＣＯ１１４の発振周期を超えることはない。しかしながら、遅延信号と参照信号の位相差が、ＶＣＯ１１４の発振周期と同一であることはより望ましい。
【００３２】
尚、ここではフラクショナル分周器１１５として、Ｎ分周もしくはＮ+１分周を行なうデュアルモジュラス周波数分周器を例示したが、この例によらず、Ｎ分周とＮ＋２分周等種々の仕様を採ることができる。Ｎ分周とＮ＋２分周の仕様とする場合は、遅延信号と参照信号の位相差はＶＣＯ１１５の発振周期の２倍と同一であることがより望ましい。
図６の位相調整回路１３０における上述の遅延回路１３１の次段に設けられた位相シフト回路１３２では、遅延回路１３１の出力である遅延信号、既述の参照信号、および、アキュムレータ１２０から供給される誤差信号に基づいて、出力信号たる位相調整信号を生成する。
【００３３】
次に、図６および既述の図４を併せ参照して、位相シフト回路１３２について更に説明する。位相シフト回路１３２は、その両入力である参照信号と遅延信号との立ち上がりエッジ間を位相シフトすることによって位相調整回路１３０の出力たる位相調整信号を生成する。例えば、アキュムレータ１２０からの誤差信号がＶＣＯ１１４の出力信号の１周期を単位として、その、１／４の場合、参照信号と誤差信号の立ち上がりエッジ間のちょうど上述の１／４の位置に位相調整信号の立ち上がりエッジを生成する。次のステップで誤差信号が２／４の場合、参照信号と誤差信号の立ち上がりエッジ間のちょうど真ん中の位置に位相調整信号の立ち上がりエッジを生成する。
【００３４】
図７は、図６の位相調整回路に適用される位相シフト回路を例示するブロック図である。
図７において、位相シフト回路１３２は、トランスコンダクタンス値が電流によって可変のトランスコンダクタンスアンプ２個（１３２１a、１３２１b）とコンパレータ１３２２を備えて構成されている。参照信号と遅延信号は、あらかじめＣＭＬ（カレントモードロジック）の差動信号に変換されている。誤差信号を元に、それぞれのトランスコンダクタンス値をコントロールする。例えば誤差信号が上述の如く１／４の場合、参照信号側と遅延信号側のトランスコンダクタンス値の比を１：３にすることによって所望の位相シフト量を得ることができる。尚、位相シフト回路の構成は図７に例示したものに限定されることはない。
【００３５】
上述の実施の形態では、位相調整回路１３０を帰還信号側ではなく、参照信号側に設けていることを特徴としている。従って、図７の位相シフト回路１３２に入力される信号には周波数変調がかかっていないため、この位相シフト回路１３２０における設計上の制約が緩和されるだけでなく、精度よく位相調整ができるという点も一つの特徴である。
【００３６】
図８は、図６の位相調整回路に適用される遅延回路を例示するブロック図である。
次に、図８を参照して遅延回路１３１について説明する。図８の例では、ＶＣＯ１１４の構成が遅延素子が３段縦続接続されたリングオシレータ構成を成している。また遅延素子の電源は、発振周波数を制御するために可変となっている。遅延回路１３１は、ＶＣＯ１１４を構成する遅延素子を６段縦続接続した構成と採っており、電源も共通としている。上述のように構成することにより、遅延回路１３１の遅延量は、ＶＣＯ１１４の発振周期に精度よく合致した特性を呈する。
【００３７】
なお、ＶＣＯ１１４の構成は図８の例に限られたものではなく、上述のようなリングオシレータの態様を採るに替えて、マルチバイブレータにより構成する態様を採ってもよい。また、リングオシレータの態様を採る場合においても、遅延素子の段数は３段に限定されるものではない。また遅延素子の構成として、例えば、遅延素子の負荷容量を制御して発振周波数をコントロールする態様を採ってもよい。その場合は、遅延回路の各遅延素子も同量の負荷容量とすることによって所要の特性を得ることができる。
【００３８】
図９は、図１のアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザに適用される位相調整回路の他の例を表すブロック図である。
図９の位相調整回路１３０aは、遅延回路１３１aと（選択回路）１３２aとが図示のように接続されて構成されている。この位相調整回路１３０aにおける、既述の図６における位相調整回路１３０との相違点は、遅延量がそれぞれ異なる複数（n)の出力（ＤＣＬＫ[Ｍ−n]）を得るように構成された遅延回路１３１aを適用している点である。
【００３９】
即ち、ＶＣＯ１１４の出力周期に対しＭを自然数としてその１／Ｍ倍、２／Ｍ倍・・・（Ｍ−１）／Ｍ倍の各出力を得るように構成されている点である。そして、複数の遅延出力信号を前記位相シフト回路に供給する。尚、出力周期の１／Ｍ倍は、例えば図８を参照して既述のような遅延回路を用いれば、容易に実現することができる。
図９の位相調整回路１３０aにおける位相シフト回路１３２aは、図１０に示すような選択回路を適用して実現できる。
【００４０】
図１０は、図９の位相調整回路１３０aに適用される位相シフト回路１３２aとしての選択回路を例示するブロック図である。
図１０の選択回路では、既述の誤差信号に応じて選択的に一のスイッチ素子がオンとなるように制御可能な複数のスイッチ素子が並置され、何れか一のオンになった素子によって当該素子に対応する信号を選択的に出力する構成を採る。
【００４１】
例えば遅延回路１３１aから、ＶＣＯ１１４の出力周期の１／４倍、２／４倍、３／４倍の遅延量を持った遅延信号が入力されていれば、誤差信号として１／４、２／４、３／４が入力されたときには、その複数の遅延信号のうちの一つを選択するだけで、所望の位相調整信号を得られる。よって、本実施の形態は非常に少ない素子数の構成で位相シフト回路を構成できるという点が一つの特徴である。
遅延量と誤差信号が同一とならない場合でも、両者が近似した値となるような遅延量を選択すればよい。その場合は、フラクショナルスプリアスを完全に消去することはできないが、遅延量の刻み幅をある程度細かくとっておけば、実用上十分なフラクショナルスプリアス低減効果を奏し得る。
【００４２】
図１１は、図９の位相調整回路に適用される遅延回路を例示するブロック図である。
図１１に例示された遅延回路１３１aでは、遅延量を細密な分解能で選択可能な構成を採っている。即ち、並置された複数の選択スイッチのうち隣接する選択スイッチを同時にＯＮにすることによって、各選択スイッチに対応して供給される遅延量が漸次異なる複数の遅延信号について、隣接する遅延信号間でそれらの補間をとり、両者の中間に該当する位相の信号を生成する。これにより、遅延量の刻み幅が、遅延回路で生成されたものの１／２となるような細密な分解能での遅延量の選択が可能となる。
【００４３】
尚、隣接する遅延信号間でそれらの補間をとる方法は、図１１に例示されたような簡便な方法に限らず、たとえば図８を参照して既述のような所望の遅延量を得るような手法を採ってもよい。その場合は、フラクショナルスプリアスを一層低減することができる。
以上を通して理解されるとおり、図１乃至図１１を参照して説明した技術は、アキュムレータからの誤差信号に基づいて参照信号の位相を制御することを特徴とするアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザの制御方法の技術思想であると観念することができる。
【符号の説明】
【００４４】
１００……………………………アキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザ
１１１、１２１１、１３１１…位相検出器
１１２、１２１２、１３１２…チャージポンプ
１１３、１２１３、１３１３…ＬＰＦ
１１４、１２１４、１３１４…ＶＣＯ
１１５、１２１５、１３１５…フラクショナル分周器
１２０、１２２０、１３２０…アキュムレータ
１２１……………………………加算器
１２２……………………………飽和処理回路
１３０、１３０ａ………………位相調整回路
１３１、１３１ａ………………遅延回路
１３２、１３２ａ………………位相シフト回路
１３００ …………………………フラクショナルＮ−ＰＬＬシンセサイザ
１３２１ａ、１３２１ｂ………トランスコンダクタンスアンプ
１３２２ …………………………コンパレータ
【特許請求の範囲】
【請求項１】
発振出力信号の帰還路に介挿されたフラクショナル分周器の分周数をアキュムレータの出力によって周期的に切り替えることにより小数分周数の帰還信号を得るアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザであって、
前記フラクショナル分周器からの帰還信号が一方の入力端に供給される位相検出器と、
前記アキュムレータからの誤差信号に基づいて既定の参照信号に位相調整を施した位相調整信号を前記位相検出器の他方の入力端に供給する位相調整回路と、
を備えることを特徴とするアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザ。
【請求項２】
前記位相調整回路は、
入力された前記参照信号を遅延させた信号を出力する遅延回路と、
前記参照信号と前記遅延回路から出力される遅延信号とによって前記位相調整信号を生成する位相シフト回路と、
を備えることを特徴とする請求項１に記載のアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザ。
【請求項３】
前記遅延回路は、自己への入力信号を前記発振出力信号の周期分だけ遅延させることを特徴とする請求項２に記載のアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザ。
【請求項４】
前記遅延回路は、前記発振出力信号を生成する発振器を構成する遅延素子と同じ構成を持つことを特徴とする請求項３に記載のアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザ。
【請求項５】
前記位相シフト回路は、前記参照信号と前記遅延回路から出力される遅延信号とが供給されるようになされ、前記アキュムレータからの誤差信号に基づいて該供給された前記参照信号に対して位相シフトを施すことによって前記位相調整信号を生成することを特徴とする請求項２乃至請求項４の何れか一項に記載のアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザ。
【請求項６】
前記遅延回路は、前記発振出力信号の出力周期に対しＭを自然数としてその１／Ｍ、２／Ｍ、…、（Ｍ−１）／Ｍ倍遅延させた複数の出力信号を前記位相シフト回路に供給することを特徴とする請求項２に記載のアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザ。
【請求項７】
前記位相シフト回路は、前記遅延回路から供給される複数の遅延信号のうちの一の遅延信号を前記誤差信号に基づいて選択し出力することを特徴とする請求項６に記載のアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザ。
【請求項８】
前記位相シフト回路は、前記遅延回路から供給された前記複数の遅延信号について隣接する遅延信号間での補間をとった複数の信号のうちの一の信号を前記誤差信号に基づいて選択し出力することを特徴とする請求項６に記載のアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザ。
【請求項９】
アキュムレータからの誤差信号に基づいて参照信号の位相を制御することを特徴とするアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザの制御方法。
【請求項１】
発振出力信号の帰還路に介挿されたフラクショナル分周器の分周数をアキュムレータの出力によって周期的に切り替えることにより小数分周数の帰還信号を得るアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザであって、
前記フラクショナル分周器からの帰還信号が一方の入力端に供給される位相検出器と、
前記アキュムレータからの誤差信号に基づいて既定の参照信号に位相調整を施した位相調整信号を前記位相検出器の他方の入力端に供給する位相調整回路と、
を備えることを特徴とするアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザ。
【請求項２】
前記位相調整回路は、
入力された前記参照信号を遅延させた信号を出力する遅延回路と、
前記参照信号と前記遅延回路から出力される遅延信号とによって前記位相調整信号を生成する位相シフト回路と、
を備えることを特徴とする請求項１に記載のアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザ。
【請求項３】
前記遅延回路は、自己への入力信号を前記発振出力信号の周期分だけ遅延させることを特徴とする請求項２に記載のアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザ。
【請求項４】
前記遅延回路は、前記発振出力信号を生成する発振器を構成する遅延素子と同じ構成を持つことを特徴とする請求項３に記載のアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザ。
【請求項５】
前記位相シフト回路は、前記参照信号と前記遅延回路から出力される遅延信号とが供給されるようになされ、前記アキュムレータからの誤差信号に基づいて該供給された前記参照信号に対して位相シフトを施すことによって前記位相調整信号を生成することを特徴とする請求項２乃至請求項４の何れか一項に記載のアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザ。
【請求項６】
前記遅延回路は、前記発振出力信号の出力周期に対しＭを自然数としてその１／Ｍ、２／Ｍ、…、（Ｍ−１）／Ｍ倍遅延させた複数の出力信号を前記位相シフト回路に供給することを特徴とする請求項２に記載のアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザ。
【請求項７】
前記位相シフト回路は、前記遅延回路から供給される複数の遅延信号のうちの一の遅延信号を前記誤差信号に基づいて選択し出力することを特徴とする請求項６に記載のアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザ。
【請求項８】
前記位相シフト回路は、前記遅延回路から供給された前記複数の遅延信号について隣接する遅延信号間での補間をとった複数の信号のうちの一の信号を前記誤差信号に基づいて選択し出力することを特徴とする請求項６に記載のアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザ。
【請求項９】
アキュムレータからの誤差信号に基づいて参照信号の位相を制御することを特徴とするアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザの制御方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１２−２０４８８３（Ｐ２０１２−２０４８８３Ａ）
【公開日】平成２４年１０月２２日（２０１２．１０．２２）
【国際特許分類】
【出願番号】特願２０１１−６５００９（Ｐ２０１１−６５００９）
【出願日】平成２３年３月２３日（２０１１．３．２３）
【出願人】（３０３０４６２７７）旭化成エレクトロニクス株式会社 (840)
【Ｆターム（参考）】
【公開日】平成２４年１０月２２日（２０１２．１０．２２）
【国際特許分類】
【出願日】平成２３年３月２３日（２０１１．３．２３）
【出願人】（３０３０４６２７７）旭化成エレクトロニクス株式会社 (840)
【Ｆターム（参考）】
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