アクティブインダクタ回路、発振器、及び、フィルタ回路
【課題】 外部接続用の２端子の各入力インピーダンスが等しく差動回路に適用した場合の波形歪を抑制でき、小面積化、低消費電力化の図れるアクティブインダクタ回路を提供する。
【解決手段】 相互コンダクタンスの極性の異なる第１電圧制御電流源回路５Ａ〜５Ｄと第２電圧制御電流源回路６Ａ〜６Ｄの一方の入力と他方の出力、他方の入力と一方の出力
を互いに接続した能動回路１Ａ〜１Ｄの４つを循環的に接続し、各能動回路の４つの接続点の対向する１対間にキャパシタ４を接続し、他の対向する１対を外部接続用の端子対Ｎｘ１，Ｎｘ２として構成する。
【解決手段】 相互コンダクタンスの極性の異なる第１電圧制御電流源回路５Ａ〜５Ｄと第２電圧制御電流源回路６Ａ〜６Ｄの一方の入力と他方の出力、他方の入力と一方の出力
を互いに接続した能動回路１Ａ〜１Ｄの４つを循環的に接続し、各能動回路の４つの接続点の対向する１対間にキャパシタ４を接続し、他の対向する１対を外部接続用の端子対Ｎｘ１，Ｎｘ２として構成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクティブインダクタ回路に関し、更に、アクティブインダクタ回路を使用した発振器、並びに、フィルタ回路に関する。
【背景技術】
【０００２】
インダクタは、無線受信器用の局部発信器やフィルタ回路等に広く用いられる。しかし、一例として図１２に示すような、集積回路（ＩＣ）上に金属薄膜配線を矩形または円形の螺旋状に旋回させて形成した受動素子としてのオンチップインダクタは、チップ上に占める面積が非常に大きくなる傾向がある。このため、小面積化のため、ＭＯＳトランジスタ等の能動素子で構成されるＯＴＡ（Ｏｐｅｒａｔｉｏｎａｌ Ｔｒａｎｓｃｏｎｄｕｃｔａｎｃｅ Ａｍｐｌｉｆｉｅｒ）等の電圧制御電流源回路を用いてインダクタの機能を模擬した回路（アクティブインダクタ回路）を実現する試みが多数なされている（例えば、下記の非特許文献１のＦｉｇ．３（ｄ）及び（ｅ）等参照）。
【０００３】
図１３は、２つの電圧制御電流源４１、４２と１個のキャパシタ４３からなるアクティブインダクタ回路の一例を示す。図１３のアクティブインダクタ回路のインピーダンス値Ｚｉｎは、下記の数１で与えられ、そのインダクタンス値（Ｌ＝Ｚｉｎ／ｓ）は、電圧制御電流源４１、４２の相互コンダクタンス（ｇｍ１，ｇｍ２）、または、キャパシタ４３のキャパシタンス値（電気容量）Ｃ０を調整して制御可能である。
【０００４】
［数１］
Ｚｉｎ＝ｓＣ０／（｜ｇｍ１｜×｜ｇｍ２｜）＝ｓＬ
【０００５】
ここで、電圧制御電流源４１、４２は、夫々非反転入力端子と反転入力端子を備え、非反転入力端子と反転入力端子間の入力電圧が相互コンダクタンスｇｍ１，ｇｍ２によって出力電流に変換される差動入力型の電圧制御電流源回路であり、電圧制御電流源４１の入力電圧は非反転入力端子に入力され、電圧制御電流源４２の入力電圧は反転入力端子に入力されているので、夫々の出力電流の方向を同じとすれば、各相互コンダクタンスｇｍ１，ｇｍ２の極性が相互に正負逆極性となっていると看做すことができる。
【０００６】
また、図１３に示すアクティブインダクタ回路は、１つの端子と接地電位間のインダクタを模擬する回路であり、任意の２端子間に挿入して使用するアクティブインダクタ回路としては適合しない。そこで、図１４に、任意の２端子間に挿入して使用可能なアクティブインダクタ回路の一例として、３つの差動入力型の電圧制御電流源５１〜５３と１個のキャパシタ５４からなるアクティブインダクタ回路を示す。図１４のアクティブインダクタ回路のインピーダンスＺｉｎは、下記の数２で与えられ、そのインダクタンス値（Ｌ＝Ｚｉｎ／ｓ）は、電圧制御電流源８１〜８３の相互コンダクタンス（｜ｇｍ１｜＝｜ｇｍ２｜＝｜ｇｍ３｜＝ｇｍ）、または、キャパシタ５４のキャパシタンス値（電気容量）Ｃ０を調整して制御可能である。
【０００７】
［数２］
Ｚｉｎ＝ｓＣ０／ｇｍ２＝ｓＬ
【０００８】
【非特許文献１】Ｒａｎｄａｌｌ Ｌ．Ｇｅｉｇｅｒ ａｎｄ Ｅｄｇｅｒ Ｓａｎｃｈｅｚ−Ｓｉｎｅｎｃｉｏ，“Ａｃｔｉｖｅ Ｆｉｌｔｅｒ Ｄｅｓｉｇｎ Ｕｓｉｎｇ Ｏｐｅｒａｔｉｏｎａｌ Ｔｒａｎｓｃｏｎｄｕｃｔａｎｃｅ Ａｍｐｌｉｆｉｅｒｓ：Ａ Ｔｕｔｏｒｉａｌ”，ＩＥＥＥ Ｃｉｒｃｕｉｔｓ ａｎｄ ｄｅｖｉｃｅｓ Ｍａｇａｚｉｎｅ，１９８５
【発明の開示】
【発明が解決しようとする課題】
【０００９】
アクティブインダクタ回路は、受動型と比較してチップ占有面積を小さくできる反面、電圧制御電流源部に定常的に電流を流す必要があるため消費電力が増大し、回路内で発生する雑音も問題となる。
【００１０】
アクティブインダクタ回路を利用した電圧制御発振器やフィルタ回路等では、その発生する雑音が課題となる。電流を流すことで雑音発生を抑制することは可能だが、低消費電力化のためには、回路の工夫で雑音を低減することが求められる。
【００１１】
図１４に示すアクティブインダクタ回路は、構造的には、図１３に示すアクティブインダクタ回路の入力端子の極性が相互に反転した２つを組み合わせ、出力端子が同じキャパシタに接続してなる図１５に示すアクティブインダクタ回路に対して、２つの電圧制御電流源５５，５６（図１５参照）を１つの電圧制御電流源（図１４の電圧制御電流源５１）に置換したものである。図１４に示すアクティブインダクタ回路は、他の２つの電圧制御電流源５２，５３の相互コンダクタンスｇｍ２，ｇｍ３が必ずしも等価である必要はなく、回路構成上等価でない場合には、入力端子Ｖ１と出力端子Ｖ２が非対称となる場合もある。また、図１５に示すアクティブインダクタ回路は、差動入力型の電圧制御電流源を用いたが、図１６に示すように、これを単一入力（シングルエンド）の回路構成とすると、入力端子Ｖ１側に入力端子が接続する電圧制御電流源６１と出力端子Ｖ２側に入力端子が接続する電圧制御電流源６４が同じ回路構成とはならず、また、入力端子Ｖ１側に出力端子が接続する電圧制御電流源６２と出力端子Ｖ２側に出力端子が接続する電圧制御電流源６３が同じ回路構成とはならないので、入力端子Ｖ１と出力端子Ｖ２から回路側を見た入力インピーダンスが一致せずに非対称となる。
【００１２】
斯かる非対称なアクティブインダクタ回路を用いて差動回路の電圧制御発振器やフィルタ回路を構成する場合、差動回路の差動端子対間に図１４に示すアクティブインダクタ回路の入力端子Ｖ１と出力端子Ｖ２を夫々接続すると、入力端子Ｖ１と出力端子Ｖ２から回路側を見た入力インピーダンスが異なるため、差動回路による平衡動作が阻害され、差動回路の波形歪の原因となり、所期の電圧制御発振器やフィルタ回路の性能が低下する。
【００１３】
また、図１４に示すアクティブインダクタ回路を集積回路として構成する場合、キャパシタ８４が必要となる。集積回路内に構成するキャパシタ構造、例えば、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）構造やＭＯＭ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｍｅｔａｌ）構造のキャパシタは、集積回路チップ上においてアクティブインダクタ回路の大部分を占める。集積回路の製造コスト削減のためにはキャパシタの小面積化が必要であり、キャパシタの電気容量の削減は小面積化には効果的である。
【００１４】
本発明は、上記問題点に鑑みてなされたものであり、その目的は、第１に、外部接続用の２端子の各入力インピーダンスが等しく差動回路に適用した場合の波形歪を抑制でき、第２に、従来回路に比べて使用するキャパシタの電気容量を低減して小面積化が図れ、第３に低消費電力化の図れるアクティブインダクタ回路を提供する点にある。
【課題を解決するための手段】
【００１５】
上記目的を達成するための本発明に係るアクティブインダクタ回路は、夫々がトランジスタを備えて構成される第１能動回路、第２能動回路、第３能動回路、及び、第４能動回路と、キャパシタとを備えてなるアクティブインダクタ回路であって、少なくとも、前記第１能動回路と前記第３能動回路が同じ回路で、前記第２能動回路と前記第４能動回路が同じ回路であって、前記第１、第２、第３及び第４能動回路の夫々が、入力電圧が第１相互コンダクタンスによって出力電流に変換される第１電圧制御電流源回路と、入力電圧が前記第１相互コンダクタンスと極性の異なる第２相互コンダクタンスによって出力電流に変換される第２電圧制御電流源回路と、第１端子と、第２端子を備え、前記第１電圧制御電流源回路の入力端子と前記第２電圧制御電流源回路の出力端子を前記第１端子と接続し、前記第１電圧制御電流源回路の出力端子と前記第２電圧制御電流源回路の入力端子を前記第２端子と接続して構成され、前記第１能動回路の前記第２端子と、前記第２能動回路の前記第１端子を接続し、前記第２能動回路の前記第２端子と、前記第３能動回路の前記第１端子を接続し、前記第３能動回路の前記第２端子と、前記第４能動回路の前記第１端子を接続し、前記第４能動回路の前記第２端子と、前記第１能動回路の前記第１端子を接続し、前記第１能動回路の前記第２端子と、前記キャパシタの一方端を接続し、前記第３能動回路の前記第２端子と、前記キャパシタの他方端を接続し、前記第１能動回路の前記第１端子と前記第３能動回路の前記第１端子を外部接続用の端子対とすることを第１の特徴とする。
【００１６】
上記第１の特徴のアクティブインダクタ回路によれば、外部接続用の端子の一方が、第１能動回路の第１端子と第４能動回路の第２端子の接続点で、外部接続用の端子の他方が、第３能動回路の第１端子と第２能動回路の第２端子の接続点であり、また、第１能動回路と第３能動回路が同じ回路で、第２能動回路と第４能動回路が同じ回路であるので、外部接続用の端子対から見て対称な回路構成となり、外部接続用の各端子のインピーダンスが等価となり、差動回路に適用した場合に波形歪を抑制できる。また、第１能動回路の第２端子と第２能動回路の第１端子を接続した中間点にキャパシタの一方端を接続し、キャパシタの他方端を接地電位等の固定電位に接続し、第１能動回路の第１端子と第２能動回路の第２端子を外部接続用の端子対とする従来の回路構成（図１５参照）と比較して、同じインダクタンス値を得るためのキャパシタの電気容量が４分の１で済むため、アクティブインダクタ回路の小面積化が図れる。
【００１７】
更に、第１、第２、第３及び第４能動回路が循環的に接続する構成となっているため、後述するように、各能動回路に回路構成によっては、１つの能動回路の第２端子に接続するバイアス電流回路と、次段の能動回路の第１端子に接続するバイアス電流回路の各バイアス電流が相殺できるため、低消費電流化に適した回路構成となっている。
【００１８】
本発明に係るアクティブインダクタ回路は、上記第１の特徴に加えて、更に、前記第１電圧制御電流源回路と前記第２電圧制御電流源回路が、夫々非反転入力端子と反転入力端子を備え、前記非反転入力端子と前記反転入力端子間の入力電圧が相互コンダクタンスによって出力電流に変換される差動入力型の電圧制御電流源回路で構成され、前記第１電圧制御電流源回路が、前記反転入力端子が接地され、前記非反転入力端子が入力端子となる非反転増幅器として構成され、前記第２電圧制御電流源回路が、前記非反転入力端子が接地され、前記反転入力端子が入力端子となる反転増幅器として構成されていることを第２の特徴とする。
【００１９】
本発明に係るアクティブインダクタ回路は、上記第２の特徴に加えて、更に、前記第１能動回路の前記第１電圧制御電流源回路と前記第２能動回路の前記第２電圧制御電流源回路が合体して、前記非反転入力端子が前記第１能動回路の前記第１端子と、前記反転入力端子が前記第２能動回路の前記第２端子と夫々接続する１つの前記差動入力型の電圧制御電流源回路で構成され、前記第３能動回路の前記第１電圧制御電流源回路と前記第４能動回路の前記第２電圧制御電流源回路が合体して、前記非反転入力端子が前記第３能動回路の前記第１端子と、前記反転入力端子が前記第４能動回路の前記第２端子と夫々接続する１つの前記差動入力型の電圧制御電流源回路で構成されていることを第３の特徴とする。
【００２０】
本発明に係るアクティブインダクタ回路は、上記第２または第３の特徴に加えて、更に、前記第１能動回路の前記第２電圧制御電流源回路と前記第４能動回路の前記第１電圧制御電流源回路が合体して、前記反転入力端子が前記第１能動回路の前記第２端子と、前記非反転入力端子が前記第３能動回路の前記第２端子と夫々接続する１つの前記差動入力型の電圧制御電流源回路で構成され、前記第２能動回路の前記第１電圧制御電流源回路と前記第３能動回路の前記第２電圧制御電流源回路が合体して、前記非反転入力端子が前記第１能動回路の前記第２端子と、前記反転入力端子が前記第３能動回路の前記第２端子と夫々接続する１つの前記差動入力型の電圧制御電流源回路で構成されていることを第４の特徴とする。
【００２１】
上記第２乃至第４の特徴のアクティブインダクタ回路によれば、各能動回路において、第１電圧制御電流源回路と第２電圧制御電流源回路を同じ差動入力型の電圧制御電流源回路で構成して、上記第１の特徴のアクティブインダクタ回路を実現でき、その作用効果を奏することができる。更に、第３または第４の特徴のアクティブインダクタ回路のように、一部の差動入力型の電圧制御電流源回路を合体して、各能動回路の回路構成を更に簡素化でき、その結果、低消費電流化及び小面積化を図ることができる。
【００２２】
本発明に係るアクティブインダクタ回路は、上記第１の特徴に加えて、更に、前記第１電圧制御電流源回路と前記第２電圧制御電流源回路が、夫々単一の入力端子と単一の出力端子を備え、前記第１電圧制御電流源回路が非反転増幅器として、前記第２電圧制御電流源回路が反転増幅器として構成されていることを第５の特徴とする。
【００２３】
上記第５の特徴のアクティブインダクタ回路によれば、各能動回路の第１及び第２電圧制御電流源回路を、差動入力型の電圧制御電流源回路より少ないトランジスタ数で構成でき、各能動回路の低消費電流化を更に図ることができる。
【００２４】
更に、第１及び第２電圧制御電流源回路の入力電圧によって制御される各出力電流の向きが、相互コンダクタンスの極性の違いによって反転するため、各出力端子に流れるバイアス電流も第１及び第２電圧制御電流源回路間で相互に逆方向となる。従って、第１、第２、第３及び第４能動回路が循環的に接続する構成となっているため、１つの能動回路の第２端子に接続する第１電圧制御電流源回路のバイアス電流回路と、次段の能動回路の第１端子に接続する第２電圧制御電流源回路のバイアス電流回路の各バイアス電流を相殺してバイアス電流回路を省略できる、低消費電流化に適した回路構成とすることができる。
【００２５】
本発明に係るアクティブインダクタ回路は、上記何れかの特徴に加えて、更に、前記キャパシタが、電気容量が前記キャパシタの２倍の第１キャパシタと第２キャパシタの直列回路で構成され、前記第２キャパシタの一方端と前記第１キャパシタの他方端が相互に接続する中間接続点が、所定の固定電位に接続されていることを第６の特徴とする。
【００２６】
上記第６の特徴のアクティブインダクタ回路によれば、キャパシタの電気容量は従来と同じになってしまうものの、外部接続用の各端子のインピーダンスが等価となり、差動回路に適用した場合に波形歪を抑制できる効果は、上記第１乃至第５の各特徴のアクティブインダクタ回路と同様に奏することができる。
【００２７】
本発明に係るアクティブインダクタ回路は、更に、夫々がトランジスタを備えて構成される第１能動回路、第２能動回路、第３能動回路、及び、第４能動回路と、２つのキャパシタとを備えてなるアクティブインダクタ回路であって、
少なくとも、前記第１能動回路と前記第３能動回路が同じ回路で、前記第２能動回路と前記第４能動回路が同じ回路であって、
前記第１、第２、第３及び第４能動回路の夫々が、非反転入力端子と反転入力端子間の入力電圧が正負両方の相互コンダクタンスによって非反転出力端子の非反転出力電流と反転出力端子の反転出力電流に各別に変換される全差動型の電圧制御電流源回路で構成される第１電圧制御電流源回路と第２電圧制御電流源回路と、第１非反転端子と、第１反転端子と、第２非反転端子と、第２反転端子を備え、前記第１電圧制御電流源回路の前記非反転入力端子と前記第２電圧制御電流源回路の前記非反転出力端子が、前記第１非反転端子と接続し、前記第１電圧制御電流源回路の前記反転入力端子と前記第２電圧制御電流源回路の前記反転出力端子が、前記第１反転端子と接続し、前記第２電圧制御電流源回路の前記反転入力端子と前記第１電圧制御電流源回路の前記非反転出力端子が、前記第２非反転端子と接続し、前記第２電圧制御電流源回路の前記非反転入力端子と前記第１電圧制御電流源回路の前記反転出力端子が、前記第２反転端子と接続して構成され、
前記第１能動回路の前記第２非反転端子と前記第２反転端子が、前記第２能動回路の前記第１非反転端子と前記第１反転端子と夫々接続し、前記第２能動回路の前記第２非反転端子と前記第２反転端子が、前記第３能動回路の前記第１非反転端子と前記第１反転端子と夫々接続し、前記第３能動回路の前記第２非反転端子と前記第２反転端子が、前記第４能動回路の前記第１非反転端子と前記第１反転端子と夫々接続し、前記第４能動回路の前記第２非反転端子と前記第２反転端子が、前記第１能動回路の前記第１非反転端子と前記第１反転端子と夫々接続し、前記第１能動回路の前記第２非反転端子と前記第２反転端子間、または、前記第１能動回路と前記第３能動回路の前記第２非反転端子間に、前記２つキャパシタの一方を接続し、前記第３能動回路の前記第２非反転端子と前記第２反転端子間、または、前記第１能動回路と前記第３能動回路の前記第２反転端子間に、前記２つキャパシタの他方を接続し、前記第１能動回路の前記第１非反転端子または前記第１反転端子、及び、前記第３能動回路の前記第１非反転端子または前記第１反転端子を外部接続用の端子対とすることを第７の特徴とする。
【００２８】
上記第７の特徴のアクティブインダクタ回路は、上記第２の特徴のアクティブインダクタ回路の各能動回路の差動入力型の電圧制御電流源回路で構成された第１及び第２電圧制御電流源回路を、夫々全差動型の電圧制御電流源回路で構成し直したもので、各能動回路において、第１電圧制御電流源回路の反転出力端子を同じ能動回路の第２電圧制御電流源回路の接地されていた非反転入力端子と次段の能動回路の第１電圧制御電流源回路の接地されていた反転入力端子に夫々接続し、第２電圧制御電流源回路の反転出力端子を同じ能動回路の第１電圧制御電流源回路の接地されていた反転入力端子に接続するという各電圧制御電流源回路の反転出力端子に対する接続を追加する調整を行ったものと等価である。また、キャパシタは、上記第２の特徴のアクティブインダクタ回路では、第１能動回路の第２端子（第２非反転端子に相当）と第３能動回路の第２端子（第２非反転端子に相当）間に１つのキャパシタを設けていたが、上記第７の特徴のアクティブインダクタ回路では、第１能動回路の第２非反転端子と第２反転端子間、または、第１能動回路と第３能動回路の第２非反転端子間に、２つキャパシタの一方を接続し、第３能動回路の第２非反転端子と第２反転端子間、または、第１能動回路と第３能動回路の第２反転端子間に、２つキャパシタの他方を接続する調整を行っている。従って、基本的な回路機能及び奏する作用効果を上記第１及び第２のアクティブインダクタ回路と同じであるが、差動出力を差動入力側に帰還させる構成であるため、同じトランジスタ回路を用いて実効的に大きな相互コンダクタンスが得られるため、更なる低消費電力化、及び、全差動型の電圧制御電流源回路を使用しているため、差動回路に適用した場合の整合性がより完全となり、波形歪をより良く抑制できる。尚、上記第７の特徴のアクティブインダクタ回路は、上記第４の特徴のアクティブインダクタ回路を２組重ね合わせた回路構成とも等価となっている。
【００２９】
本発明に係るアクティブインダクタ回路は、上記何れかの特徴に加えて、更に、前記第１、第２、第３及び第４能動回路、並びに、前記キャパシタが、同一基板上に、半導体集積回路として構成されていることを第８の特徴とする。
【００３０】
上記第８の特徴のアクティブインダクタ回路によれば、各段の能動回路を、相互間の必要な整合性を維持して形成できるので、アクティブインダクタ回路の高性能化を図ることができ、更に、回路の小面積化及び小部品点数化が図れる。
【００３１】
本発明に係る発振器は、上記何れかの特徴のアクティブインダクタ回路と、前記アクティブインダクタ回路の前記外部接続用の端子対間に接続する電気容量が固定または可変のキャパシタと、２つのＭＯＳトランジスタを備え、前記アクティブインダクタ回路の前記外部接続用の端子対の一方に、前記２つのＭＯＳトランジスタの一方のドレインと他方のゲートが夫々接続し、前記アクティブインダクタ回路の前記外部接続用の端子対の他方に、前記２つのＭＯＳトランジスタの他方のドレインと一方のゲートが夫々接続し、前記２つのＭＯＳトランジスタの各ソースが、共通の固定電位または電流源に接続して構成されていることを特徴とする。
【００３２】
上記特徴の発振器によれば、使用するアクティブインダクタ回路の作用効果、つまり、低波形歪、低消費電力、小面積の発振器が実現できる。また、使用するアクティブインダクタ回路の各電圧制御電流源回路の相互コンダクタンスを調整することで、或いは、電気容量が可変のキャパシタを使用している場合には、当該キャパシタの電気容量を調整することで、発振器の発振周波数を所望の発振周波数に調整可能である。
【００３３】
本発明に係るフィルタ回路は、上記何れかの特徴のアクティブインダクタ回路と、前記アクティブインダクタ回路の前記外部接続用の端子対間に並列に接続するキャパシタ及び抵抗と、非反転入力端子と反転入力端子間の入力電圧が正負両方の相互コンダクタンスによって非反転出力端子の非反転出力電流と反転出力端子の反転出力電流に各別に変換される全差動型の電圧制御電流源回路と、を備えてなり、前記電圧制御電流源回路の前記非反転出力端子と反転出力端子に、前記アクティブインダクタ回路の前記外部接続用の端子対の一方端子と他方端子が各別に接続して構成されていることを特徴とする。
【００３４】
上記特徴のフィルタ回路によれば、使用するアクティブインダクタ回路の作用効果、つまり、低波形歪、低消費電力、小面積のフィルタ回路が実現できる。また、使用するアクティブインダクタ回路の各電圧制御電流源回路の相互コンダクタンスを調整することで、フィルタ回路のカットオフ周波数を所望のカットオフ周波数に調整可能である。
【発明を実施するための最良の形態】
【００３５】
次に、本発明に係るアクティブインダクタ回路（以下、適宜「本発明回路」と称す）、及び、本発明回路を適用した発振器及びフィルタ回路について、図面を参照して説明する。
【００３６】
〈第１実施形態〉
先ず、本発明回路の基本的な回路構成について説明する。基本的な回路構成の本発明回路１０は、図１に示すように、４つの能動回路１（第１能動回路１Ａ，第２能動回路１Ｂ，第３能動回路１Ｃ，第４能動回路１Ｄ）の夫々が、他の能動回路及び外部回路との接続用に、２つの端子（第１端子Ｎ１と第２端子Ｎ２）を有し、第１能動回路１Ａの第２端子Ｎ２Ａと第２能動回路１Ｂの第１端子Ｎ１Ｂを接続し、第２能動回路１Ｂの第２端子Ｎ２Ｂと第３能動回路１Ｃの第１端子Ｎ１Ｃを接続し、第３能動回路１Ｃの第２端子Ｎ２Ｃと第４能動回路１Ｄの第１端子Ｎ１Ｄを接続し、第４能動回路１Ｄの第２端子Ｎ２Ｄと第１能動回路１Ａの第１端子Ｎ１Ａを接続して、４つの能動回路１Ａ，１Ｂ，１Ｃ，１Ｄを循環的に接続して構成される。
【００３７】
また、電気容量Ｃのキャパシタ４が、第１能動回路１Ａの第２端子Ｎ２Ａと第３能動回路１Ｃの第２端子Ｎ２Ｃの間に接続され、第１能動回路１Ａの第１端子Ｎ１Ａと第３能動回路１Ｃの第１端子Ｎ１Ｃが、夫々外部接続用の端子対Ｎｘ１，Ｎｘ２となっている。
【００３８】
本実施形態では、４つの能動回路１Ａ，１Ｂ，１Ｃ，１Ｄ、及び、キャパシタ４は、同一基板上に、半導体集積回路として構成されている。
【００３９】
本実施形態では、４つの能動回路１Ａ，１Ｂ，１Ｃ，１Ｄの夫々は、２種類の電圧制御電流源回路５，６（第１電圧制御電流源回路５Ａ〜５Ｄ 、第２電圧制御電流源回路６Ａ〜６Ｄ）で構成され、夫々が、非反転入力端子ＩＰと反転入力端子ＩＮを備え、非反転入力端子ＩＰと反転入力端子ＩＮ間の入力電圧（ＶＩＰ−ＶＩＮ）が相互コンダクタンスｇｍ／２によって出力電流Ｉｏｕｔに変換される差動入力型の電圧制御電流源回路で構成された相互コンダクタンスが可変なＯＴＡである。
【００４０】
各能動回路１Ａ，１Ｂ，１Ｃ，１Ｄにおいて、第１電圧制御電流源回路５Ａ〜５Ｄは、反転入力端子ＩＮが接地され、非反転入力端子ＩＰが入力端子となる非反転増幅器として構成され、第２電圧制御電流源回路６Ａ〜６Ｄは、非反転入力端子ＩＰが接地され、反転入力端子ＩＮが入力端子となる反転増幅器として構成され、第１電圧制御電流源回路５Ａ〜５Ｄの出力端子が、第２電圧制御電流源回路６Ａ〜６Ｄの反転入力端子ＩＮに接続し、第２電圧制御電流源回路６Ａ〜６Ｄの出力端子が、第１電圧制御電流源回路５Ａ〜５Ｄの非反転入力端子ＩＰに接続している。
【００４１】
第１及び第２電圧制御電流源回路５，６を構成する差動入力型の電圧制御電流源回路は、例えば、図２（Ａ）に示すようなＣＭＯＳ型の差動増幅器で構成され、その小信号等価回路は、図２（Ｂ）のように表される。ここで、出力電流Ｉｏｕｔの向きは、出力端子から外部に向って流れる電流を正電流とし、入力電圧（ＶＩＰ−ＶＩＮ）の増加に対してＩｏｕｔが増加する場合の相互コンダクタンスｇｍ／２を正として、逆の場合を負とする。本実施形態では、相互コンダクタンスｇｍ／２の極性は、入力端子として使用する入力端子ＩＰ，ＩＮによって切り替えている。
【００４２】
尚、差動入力型の電圧制御電流源回路５，６は、図２（Ａ）の回路構成に限定されるものではない。尚、図中のＭＯＳＦＥＴのシンボルは、ソース端子からゲート端子に向けて矢印のあるのがＰチャネル型ＭＯＳＦＥＴ（ＰＭＯＳ）で、ゲート端子からソース端子に向けて矢印のあるのがＮチャネル型ＭＯＳＦＥＴ（ＮＭＯＳ）であり、図２（Ａ）に示す差動増幅器では、ＰＭＯＳによるカレントミラー回路に、非反転入力端子ＩＰと反転入力端子ＩＮが夫々ゲート端子に接続するＮＭＯＳとバイアス電流源を備えた構成となっている。
【００４３】
図１の上側の第１及び第２能動回路１Ａ，１Ｂで構成されるアクティブインダクタ回路２は、回路構成上、図１５に示す従来のアクティブインダクタ回路の相互コンダクタンスｇｍとキャパシタの電気容量Ｃ０を夫々半分にした構成となっており、数２より、インダクタンス値Ｌ１／２は、従来のアクティブインダクタ回路の２倍となる。図１の下側の第３及び第４能動回路１Ｃ，１Ｄで構成されるアクティブインダクタ回路３は、上側のアクティブインダクタ回路２を左右反転させた構成で、上側のアクティブインダクタ回路２と等価であるので、そのインダクタンス値Ｌ１／２は同じである。
【００４４】
図１に示す本発明回路１０は、上下２つのインダクタンス値Ｌ１／２のアクティブインダクタ回路２，３を並列に接続したものであるので、そのインダクタンス値Ｌは、インダクタンス値Ｌ１／２の半分となり、図１５に示す従来のアクティブインダクタ回路と同じである。しかし、キャパシタ４は、図３に示すように、従来のアクティブインダクタ回路の電気容量Ｃ０を半分にしたものを、第１能動回路１Ａの第２端子Ｎ２Ａと第３能動回路１Ｃの第２端子Ｎ２Ｃの間に２個直列にして接続したものと等価であるので、電気容量Ｃは、従来回路の電気容量Ｃ０の４分の１（Ｃ＝Ｃ０／４）となる。つまり、図３において、２つのキャパシタ４ａ，４ｂの直列回路の両端電位は、中間点のバイアス電位（例えば、接地電位）を中心に平衡動作をする。そのため、２つのキャパシタ４ａ，４ｂを１つのキャパシタ４に置き換えることで電気容量を各キャパシタ４ａ，４ｂの半分で同等の特性を実現できる。
【００４５】
また、各能動回路の差動入力型の電圧制御電流源回路５，６の相互コンダクタンスは従来回路の半分であるため、図１５に示す従来のアクティブインダクタ回路と比較して、個々の能動回路を構成するトランジスタサイズは半分であるが、アクティブインダクタ回路２，３が上下２段に並列に接続されているので、合計での回路規模は、従来のアクティブインダクタ回路は略同じである。つまり、４つの能動回路１Ａ，１Ｂ，１Ｃ，１Ｄの全体での消費電力は、図１５に示す２つの能動回路で構成された従来のアクティブインダクタ回路の消費電力と同じになっている。
【００４６】
従って、図１に示す本発明回路１０は、図１５に示す従来のアクティブインダクタ回路と比較すると、キャパシタ４の面積が４分の１に低減され、小面積化が図られているとともに、外部接続用の端子Ｎｘ１，Ｎｘ２から本発明回路１０側を見た夫々の入力インピーダンスが対称な回路構成によって等しくなっており、後述する差動回路に使用した場合に、入力インピーダンスの非平衡状態に起因する波形歪が抑制される。
【００４７】
次に、図１に示す基本回路構成の本発明回路１０からの第１の変形構成例について説明する。図４に示す第１の変形構成の本発明回路１１では、上側のアクティブインダクタ回路２ａが、本発明回路１０の第１能動回路１Ａの第１電圧制御電流源回路５Ａと第２能動回路１Ｂの第２電圧制御電流源回路６Ｂが合体して、非反転入力端子ＩＰが第１能動回路１Ａの第１端子Ｎ１Ａと、反転入力端子ＮＰが第２能動回路１Ｂの第２端子Ｎ２Ｂと夫々接続する１つの差動入力型の電圧制御電流源回路７Ａに置換されている。また、第３能動回路１Ｃの第１電圧制御電流源回路５Ｃと第４能動回路１Ｄの第２電圧制御電流源回路６Ｄが合体して、非反転入力端子ＩＰが第３能動回路１Ｃの第１端子Ｎ１Ｃと、反転入力端子ＩＮが第４能動回路１Ｄの第２端子Ｎ２Ｄと夫々接続する１つの差動入力型の電圧制御電流源回路７Ｃで構成されている。本発明回路１０と本発明回路１１は、消費電力を除いて回路動作上、等価である。
【００４８】
図４に示す本発明回路１１では、上下夫々のアクティブインダクタ回路２ａ，３ａにおいて、差動入力型の電圧制御電流源回路５Ｂ，５Ｄ，６Ａ，６Ｃ，７Ａ，７Ｃの個数が、図１に示す基本回路構成の本発明回路１０の総数８から上下で１ずつ減少して、総数６に減少しているので、上下夫々のアクティブインダクタ回路２ａ，３ａの占める面積が、図１に示す本発明回路１０の４分の３に小面積化しており、低消費電力化が図られている。
【００４９】
尚、図４に示す本発明回路１１の上下夫々のアクティブインダクタ回路２ａ，３ａは、回路構成上、図１５に示す従来のアクティブインダクタ回路の相互コンダクタンスｇｍとキャパシタの電気容量Ｃ０を夫々半分にした構成となっており、数２より、インダクタンス値Ｌ１／２は、従来のアクティブインダクタ回路の２倍となる。図４の下側のアクティブインダクタ回路３ａは、上側のアクティブインダクタ回路２ａを左右反転させた構成で、上側のアクティブインダクタ回路２ａと等価であるので、そのインダクタンス値Ｌ１／２は同じである。
【００５０】
図４に示す本発明回路１１は、上下２つのインダクタンス値Ｌ１／２のアクティブインダクタ回路２ａ，３ａを並列に接続したものであるので、そのインダクタンス値Ｌは、インダクタンス値Ｌ１／２の半分となり、図１４に示す従来のアクティブインダクタ回路と同じである。しかし、キャパシタ４は、従来のアクティブインダクタ回路の電気容量Ｃ０を半分にしたものを、第１能動回路１Ａの第２端子Ｎ２Ａと第３能動回路１Ｃの第２端子Ｎ２Ｃの間に２個直列にして接続したものと等価であるので、電気容量Ｃは、従来回路の電気容量Ｃ０の４分の１（Ｃ＝Ｃ０／４）となる。
【００５１】
また、差動入力型の電圧制御電流源回路５Ｂ，５Ｄ，６Ａ，６Ｃ，７Ａ，７Ｃの個々の相互コンダクタンスは従来回路の半分であるため、図１４に示す従来のアクティブインダクタ回路と比較して、個々の能動回路を構成するトランジスタサイズは半分であるが、アクティブインダクタ回路２ａ，３ａが上下２段に並列に接続されているので、合計での回路規模は、従来のアクティブインダクタ回路は略同じである。つまり、４つの能動回路１Ａ，１Ｂ，１Ｃ，１Ｄの全体での消費電力は、図１４に示す２つの能動回路で構成された従来のアクティブインダクタ回路の消費電力と同じになっている。
【００５２】
従って、図４に示す本発明回路１１は、図１４に示す従来のアクティブインダクタ回路と比較すると、キャパシタ４の面積が４分の１に低減され、小面積化が図られているとともに、外部接続用の端子Ｎｘ１，Ｎｘ２から本発明回路１１側を見た夫々の入力インピーダンスが対称な回路構成によって等しくなっており、後述する差動回路に使用した場合に、入力インピーダンスの非平衡状態に起因する波形歪が抑制される。
【００５３】
次に、図１に示す基本回路構成の本発明回路１０からの第２の変形構成例について説明する。図５に示す第２の変形構成の本発明回路１２は、図４に示す本発明回路１１をベースに更なる回路変形を施したもので、本発明回路１０〜１２は、消費電力を除いて回路動作上、相互に等価である。
【００５４】
図５に示す第２の変形構成の本発明回路１２では、本発明回路１１の上側のアクティブインダクタ回路２ａの第１能動回路１Ａの第２電圧制御電流源回路６Ａと下側のアクティブインダクタ回路３ａの第４能動回路１Ｄの第１電圧制御電流源回路５Ｄが合体して、反転入力端子ＩＮが第１能動回路１Ａの第２端子Ｎ２Ａと、非反転入力端子ＩＮが第３能動回路１Ｃの第２端子Ｎ２Ｃと夫々接続する１つの差動入力型の電圧制御電流源回路７Ｄで構成され、本発明回路１１の上側のアクティブインダクタ回路２ａの第２能動回路１Ｂの第１電圧制御電流源回路５Ｂと下側のアクティブインダクタ回路３ａの第３能動回路１Ｃの第２電圧制御電流源回路６Ｃが合体して、非反転入力端子ＩＰが第１能動回路１Ａの第２端子Ｎ２Ａと、反転入力端子ＩＮが第３能動回路１Ｃの第２端子Ｎ２Ｃと夫々接続する１つの差動入力型の電圧制御電流源回路７Ｂで構成されている。
【００５５】
図５に示す本発明回路１２では、差動入力型の電圧制御電流源回路７Ａ〜７Ｄの個数が、図４に示す本発明回路１１の総数６から更に２減少して、総数４に減少しているので、電圧制御電流源回路７Ａ〜７Ｄの占める面積が、図４に示す本発明回路１１の３分の２に、図１に示す基本回路構成の本発明回路１０の半分に小面積化しており、低消費電力化が図られている。
【００５６】
尚、図５に示す本発明回路１２は、図１に示す基本回路構成の本発明回路１０及び図４に示す本発明回路１１からの等価回路変換により構成されているので、そのインダクタンス値Ｌは、本発明回路１０及び本発明回路１１と同じである。また、キャパシタ４の電気容量Ｃも、従来回路の電気容量Ｃ０の４分の１（Ｃ＝Ｃ０／４）となっている。
【００５７】
また、各差動入力型の電圧制御電流源回路７Ａ〜７Ｄの相互コンダクタンスは従来回路の半分であるため、図１４に示す従来のアクティブインダクタ回路と比較して、電圧制御電流源回路７Ａ〜７Ｄの総数は３分の４倍に増加しているが、個々の能動回路を構成するトランジスタサイズは半分であるので、合計での回路規模は、従来のアクティブインダクタ回路の３分の２となっている。つまり、４つの電圧制御電流源回路７Ａ〜７Ｄの全体での消費電力は、図１４に示す３つの電圧制御電流源回路で構成された従来のアクティブインダクタ回路の消費電力の３分の２に減少する。
【００５８】
従って、図５に示す本発明回路１２は、図１４に示す従来のアクティブインダクタ回路と比較すると、キャパシタ４の面積が４分の１に低減され、差動入力型の電圧制御電流源回路７Ａ〜７Ｄの回路規模も３分の２に縮小されて小面積化が図られているとともに、外部接続用の端子Ｎｘ１，Ｎｘ２から本発明回路１２側を見た夫々の入力インピーダンスが対称な回路構成によって等しくなっており、後述する差動回路に使用した場合に、入力インピーダンスの非平衡状態に起因する波形歪が抑制され、更に、低消費電力化が図られている。
【００５９】
〈第２実施形態〉
次に、本発明回路の第２実施形態について図６を参照して説明する。図６に示すように、第２実施形態に本発明回路１３は、４つの能動回路１４（第１能動回路１４Ａ、第２能動回路１４Ｂ、第３能動回路１４Ｃ、及び、第４能動回路１４Ｄ）の夫々が、他の能動回路及び外部回路との接続用に、４つの端子（第１非反転端子Ｎ１ｐ、第１反転端子Ｎ１ｎと、第２非反転端子Ｎ２ｐ、第２反転端子Ｎ２ｎ）を有し、第１能動回路１４Ａの第２非反転端子Ｎ２ｐ及び第２反転端子Ｎ２ｎと、第２能動回路１４Ｂの第１非反転端子Ｎ１ｐ及び第１反転端子Ｎ１ｎを各別に接続し、第２能動回路１４Ｂの第２非反転端子Ｎ２ｐ及び第２反転端子Ｎ２ｎと、第３能動回路１４Ｃの第１非反転端子Ｎ１ｐ及び第１反転端子Ｎ１ｎを各別に接続し、第３能動回路１４Ｃの第２非反転端子Ｎ２ｐ及び第２反転端子Ｎ２ｎと、第４能動回路１４Ｄの第１非反転端子Ｎ１ｐ及び第１反転端子Ｎ１ｎを各別に接続し、第４能動回路１４Ｄの第２非反転端子Ｎ２ｐ及び第２反転端子Ｎ２ｎと第１能動回路１４Ａの第１非反転端子Ｎ１ｐ及び第１反転端子Ｎ１ｎを各別に接続して、４つの能動回路１４Ａ，１４Ｂ，１４Ｃ，１４Ｄを循環的に接続して構成される。
【００６０】
また、電気容量Ｃの２つのキャパシタ１５，１６が、第１能動回路１４Ａの第２非反転端子Ｎ２ｐと第２反転端子Ｎ２ｎ間と、第３能動回路１４Ｃの第２非反転端子Ｎ２ｐと第２反転端子Ｎ２ｎ間に夫々接続され、第１能動回路１４Ａの第１非反転端子Ｎ１ｐまたは第１反転端子Ｎ１ｎ、及び、第３能動回路１４Ｃの第１非反転端子Ｎ１ｐまたは第１反転端子Ｎ１ｎが、夫々外部接続用の端子対Ｎｘ１，Ｎｘ２となっている。尚、キャパシタ１５，１６の電気容量Ｃは、第１実施形態の各本発明回路１０〜１２のキャパシタ４の電気容量Ｃと同じ値であり、得られるインダクタンス値も、第１実施形態の各本発明回路１０〜１２と同じである。
【００６１】
本実施形態では、４つの能動回路１４Ａ，１４Ｂ，１４Ｃ，１４Ｄの夫々は、２種類の電圧制御電流源回路８，９（第１電圧制御電流源回路８Ａ〜８Ｄ、第２電圧制御電流源回路９Ａ〜９Ｄ）で構成され、夫々が、非反転入力端子ＩＰ、反転入力端子ＩＮ、非反転出力端子ＯＰ、反転出力端子ＯＮを備え、非反転入力端子ＩＰと反転入力端子ＩＮ間の入力電圧（ＶＩＰ−ＶＩＮ）が、相互コンダクタンスｇｍ／２によって非反転出力端子ＯＰの非反転出力電流Ｉｏｕｔに変換され、相互コンダクタンス−ｇｍ／２によって反転出力端子ＯＮの反転出力電流−Ｉｏｕｔに変換される全差動型の電圧制御電流源回路で構成された相互コンダクタンスが可変なＯＴＡである。
【００６２】
各能動回路１４Ａ，１４Ｂ，１４Ｃ，１４Ｄにおいて、第１電圧制御電流源回路８Ａ〜８Ｄの非反転入力端子ＩＰと第２電圧制御電流源回路９Ａ〜９Ｄの非反転出力端子ＯＰが、第１非反転端子Ｎ１ｐと接続し、第１電圧制御電流源回路８Ａ〜８Ｄの反転入力端子ＩＮと第２電圧制御電流源回路９Ａ〜９Ｄの反転出力端子ＯＮが、第１反転端子Ｎ１ｎと接続し、第２電圧制御電流源回路９Ａ〜９Ｄの反転入力端子ＩＮと第１電圧制御電流源回路８Ａ〜８Ｄの非反転出力端子ＯＰが、第２非反転端子Ｎ２ｐと接続し、第２電圧制御電流源回路９Ａ〜９Ｄの非反転入力端子ＩＰと第１電圧制御電流源回路８Ａ〜８Ｄの反転出力ＯＮ端子が、第２反転端子Ｎ２ｎと接続している。
【００６３】
第１及び第２電圧制御電流源回路８，９を構成する全差動型の電圧制御電流源回路は、例えば、図７（Ａ）に示すようなＣＭＯＳ型の差動増幅器で構成され、その小信号等価回路は、図７（Ｂ）のように表される。尚、全差動型の電圧制御電流源回路８，９は、図７（Ａ）の回路構成に限定されるものではない。
【００６４】
第２実施形態に本発明回路１３は、図１に示す本発明回路１０の各能動回路１Ａ，１Ｂ，１Ｃ，１Ｄの差動入力型の電圧制御電流源回路で構成された第１及び第２電圧制御電流源回路５，６を、夫々全差動型の電圧制御電流源回路８，９で構成し直したもので、各能動回路１４Ａ，１４Ｂ，１４Ｃ，１４Ｄにおいて、第１電圧制御電流源回路８の反転出力端子ＯＮを同じ能動回路の第２電圧制御電流源回路９の非反転入力端子ＩＰと次段の能動回路の第１電圧制御電流源回路８の反転入力端子ＩＮに夫々接続し、第２電圧制御電流源回路９の反転出力端子ＯＮを同じ能動回路の第１電圧制御電流源回路８の反転入力端子ＩＰに接続するという各電圧制御電流源回路８，９の反転出力端子ＯＮに対する接続を追加している。各電圧制御電流源回路８，９の非反転出力端子ＯＰに対する接続は、図１に示す本発明回路１０の第１及び第２電圧制御電流源回路５，６の出力端子の接続と同じである。
【００６５】
第２実施形態の本発明回路１３は、図５に示す本発明回路１２を２組重ね合わせた回路構成とも等価となっており、以上の説明より、基本的な回路機能及び奏する作用効果は、第１実施形態の本発明回路１０〜１２と同じであるが、差動出力を差動入力側に帰還させる構成であるため、同じトランジスタ回路を用いて実効的に大きな相互コンダクタンスが得られるため、更なる低消費電力化、及び、全差動型の電圧制御電流源回路を使用しているため、差動回路に適用した場合の整合性がより完全となり、波形歪をより良く抑制できる。
【００６６】
尚、図６に示す本発明回路１３は、２つのキャパシタ１５，１６が、第１能動回路１４Ａの第２非反転端子Ｎ２ｐと第２反転端子Ｎ２ｎ間と、第３能動回路１４Ｃの第２非反転端子Ｎ２ｐと第２反転端子Ｎ２ｎ間に夫々接続する構成としたが、これに代えて、第１能動回路１４Ａと第３能動回路１４Ｃの第２非反転端子Ｎ２ｐ間と、第１能動回路１４Ａと第３能動回路１４Ｃの第２反転端子Ｎ２ｎ間に夫々接続する構成としても構わない。
【００６７】
〈第３実施形態〉
次に、本発明回路の第３実施形態について図８を参照して説明する。第３実施形態の本発明回路１７は、図８に示すように、第１実施形態の本発明回路１０と同様に、４つの能動回路１８（第１能動回路１８Ａ，第２能動回路１８Ｂ，第３能動回路１８Ｃ，第４能動回路１８Ｄ）の夫々が、他の能動回路及び外部回路との接続用に、２つの端子（第１端子Ｎ１と第２端子Ｎ２）を有し、第１能動回路１８Ａの第２端子Ｎ２Ａと第２能動回路１８Ｂの第１端子Ｎ１Ｂを接続し、第２能動回路１８Ｂの第２端子Ｎ２Ｂと第３能動回路１８Ｃの第１端子Ｎ１Ｃを接続し、第３能動回路１８Ｃの第２端子Ｎ２Ｃと第４能動回路１８Ｄの第１端子Ｎ１Ｄを接続し、第４能動回路１８Ｄの第２端子Ｎ２Ｄと第１能動回路１８Ａの第１端子Ｎ１Ａを接続して、４つの能動回路１８Ａ，１８Ｂ，１８Ｃ，１８Ｄを循環的に接続して構成される。
【００６８】
また、電気容量Ｃのキャパシタ１９が、第１能動回路１８Ａの第２端子Ｎ２Ａと第３能動回路１８Ｃの第２端子Ｎ２Ｃの間に接続され、第１能動回路１８Ａの第１端子Ｎ１Ａと第３能動回路１８Ｃの第１端子Ｎ１Ｃが、夫々外部接続用の端子対Ｎｘ１，Ｎｘ２となっている。キャパシタ１９の電気容量Ｃは、第１実施形態の本発明回路１０〜１２のキャパシタ４の電気容量Ｃと同じであり、得られるインダクタンス値も第１実施形態と同じである。
【００６９】
本実施形態では、４つの能動回路１８Ａ，１８Ｂ，１８Ｃ，１８Ｄの夫々は、２種類のシングルエンド型の電圧制御電流源回路２０，２１（第１電圧制御電流源回路２０Ａ〜２０Ｄ、第２電圧制御電流源回路２１Ａ〜２１Ｄ）で構成されている。第１電圧制御電流源回路２０Ａ〜２０Ｄは、単一の入力端子と単一の出力端子を備え、入力電圧が相互コンダクタンスｇｍ／２によって出力電流Ｉｏｕｔに変換される非反転増幅器として機能し、第２電圧制御電流源回路２１Ａ〜２１Ｄは、単一の入力端子と単一の出力端子を備え、入力電圧が、第１電圧制御電流源回路２０Ａ〜２０Ｄの相互コンダクタンスｇｍ／２とは逆極性の相互コンダクタンス−ｇｍ／２によって出力電流Ｉｏｕｔに変換される反転増幅器として機能する。
【００７０】
各能動回路１８Ａ，１８Ｂ，１８Ｃ，１８Ｄにおいて、第１電圧制御電流源回路２０Ａ〜２０Ｄの出力端子ＯＵＴ１が、第２電圧制御電流源回路２１Ａ〜２１Ｄの入力端子ＩＮ２と接続し、第２電圧制御電流源回路２１Ａ〜２１Ｄの出力端子ＯＵＴ２が、第１電圧制御電流源回路２０Ａ〜２０Ｄの入力端子ＩＮ１と接続している。
【００７１】
第１電圧制御電流源回路２０は、例えば、図９（Ａ）に示すようなＰＭＯＳのカレントミラー回路とＮＭＯＳの入力トランジスタとバイアス電流源で構成され、第２電圧制御電流源回路２１は、例えば、図９（Ｂ）に示すようなＮＭＯＳの入力トランジスタとバイアス電流源で構成される。尚、第１及び第２電圧制御電流源回路２０，２１は、図９（Ａ）、（Ｂ）に示す回路構成に限定されるものではない。
【００７２】
本実施形態では、第１電圧制御電流源回路２０のバイアス電流源は、出力端子ＯＵＴ１と接地電位間に設けられ、第２電圧制御電流源回路２１のバイアス電流源は、出力端子ＯＵＴ２と電源電位間に設けられ、各出力端子ＯＵＴ１，ＯＵＴ２への各バイアス電流の方向が逆になっている。また、上述のように、１つの能動回路の第１電圧制御電流源回路２０の出力端子ＯＵＴ１と次段の能動回路の第２電圧制御電流源回路２１の出力端子ＯＵＴ２が相互に接続する構成となっているため、第１電圧制御電流源回路２０と第２電圧制御電流源回路２１の各バイアス電流が相殺され、夫々のバイアス電流源または何れか一方のバイアス電流源を省略することができ、回路構成の簡素化並びに低消費電力化が図られる。
【００７３】
また、図８に示す本発明回路１７は、図１６に示す従来のアクティブインダクタ回路と比較すると、キャパシタ４の面積が４分の１に低減され、小面積化が図られているとともに、外部接続用の端子Ｎｘ１，Ｎｘ２から本発明回路１７側を見た夫々の入力インピーダンスが対称な回路構成によって等しくなっており、後述する差動回路に使用した場合に、入力インピーダンスの非平衡状態に起因する波形歪が抑制される。
【００７４】
〈第４実施形態〉
次に、上記第１乃至第３実施形態で説明した本発明回路１０〜１３、１７を適用した本発明に係る発振器について図１０を参照して説明する。
【００７５】
図１０に示すように、本発明に係る発振器２２は、本発明回路１０〜１３、１７の何れかと、外部接続用の端子対Ｎｘ１，Ｎｘ２間に接続する電気容量が可変のキャパシタ２３と発振振幅調整用の抵抗２４、及び、２つのＭＯＳトランジスタ２５，２６を備え、外部接続用の端子Ｎｘ１に、ＭＯＳトランジスタ２５のドレインとＭＯＳトランジスタ２６のゲートが夫々接続し、外部接続用の端子Ｎｘ２に、ＭＯＳトランジスタ２６のドレインとＭＯＳトランジスタ２５のゲートが夫々接続し、２つのＭＯＳトランジスタ２５，２６の各ソースが、電流調整用の電流源２７に接続して構成されている。尚、図１０に示す回路構成から、電流源２７を省略して、２つのＭＯＳトランジスタ２５，２６の各ソースを固定電位（例えば、接地電位）に直接接続しても構わない。
【００７６】
図１０に示す発振器２２の発振周波数は、本発明回路１０〜１３、１７の何れかのインダクタンス値、または、キャパシタ２３の電気容量値で決定するため、発振周波数を可変とするには、インダクタンス値または電気容量値の何れか一方を可変とすれば良い。キャパシタ２３を電気容量の調整には、バラクタダイオード等を用いることで実現できる。また、キャパシタ２３を電気容量が固定のキャパシタに置き換えた場合には、本発明回路１０〜１３、１７の何れかのインダクタンス値を、本発明回路を構成する電圧制御電流源回路の相互コンダクタンスを可変として調整すれば良い。
【００７７】
〈第５実施形態〉
次に、上記第１乃至第３実施形態で説明した本発明回路１０〜１３、１７を適用した本発明に係るフィルタ回路について図１１を参照して説明する。尚、図１１に示す回路例では、バンドパスフィルタについて例示する。
【００７８】
図１１に示すように、本発明に係るフィルタ回路２８は、本発明回路１０〜１３、１７の何れかと、外部接続用の端子対Ｎｘ１，Ｎｘ２間に接続する電気容量が可変のキャパシタ２９と発振振幅調整用の抵抗３０、及び、入力電圧を増幅する全差動型の電圧制御電流源回路３１を備え、電圧制御電流源回路３１の非反転出力端子と反転出力端子に、本発明回路１０〜１３、１７の何れかの外部接続用の端子対Ｎｘ１，Ｎｘ２の一方端子と他方端子が各別に接続して構成されている。電圧制御電流源回路３１は、一例として、第２実施形態の本発明回路１３で使用される電圧制御電流源回路８，９と同様の回路構成の差動増幅器で構成できる。
【００７９】
図１１に示すフィルタ回路２８のバンドパスフィルタの中心周波数は、本発明回路１０〜１３、１７の何れかのインダクタンス値、または、キャパシタ２９の電気容量値で決定するため、発振周波数を可変とするには、インダクタンス値または電気容量値の何れか一方を可変とすれば良い。キャパシタ２９を電気容量の調整には、バラクタダイオード等を用いることで実現できる。また、キャパシタ２９を電気容量が固定のキャパシタに置き換えた場合には、本発明回路１０〜１３、１７の何れかのインダクタンス値を、本発明回路を構成する電圧制御電流源回路の相互コンダクタンスを可変として調整すれば良い。
【００８０】
〈別実施形態〉
〈１〉上記各実施形態において、本発明回路、並びに、本発明回路を用いた発振器、フィルタ回路は、同一基板上に、半導体集積回路として構成される場合を想定して詳細に説明したが、必ずしも半導体集積回路として構成されなくても構わない。
【００８１】
〈２〉上記第１乃至第３実施形態において、図２（Ａ）にＣＭＯＳ回路で構成された差動入力型の電圧制御電流源回路の一例を示し、図７（Ａ）にＣＭＯＳ回路で構成された全差動型の電圧制御電流源回路の一例を示し、図９（Ａ）及び（Ｂ）に、ＣＭＯＳ回路及びＮＭＯＳトランジスタで構成した単一入力／単一出力型（シングルエンド型）の電圧制御電流源回路の一例を示したが、各電圧制御電流源回路は、使用するトランジスタやバイアス電流回路の構成等は、図２（Ａ）、図７（Ａ）及び図９に示した回路構成に限定されるものではない。例えば、使用するトランジスタはバイポーラトランジスタであってもよい。
【００８２】
〈３〉上記第４及び第５実施形態では、本発明回路の応用例として、図１０に示す発振器、図１１に示すバンドパスフィルタ回路を例示したが、本発明回路の応用例は、これらの発振器、バンドパスフィルタ回路に限定されるものではない。
【００８３】
更に、本発明回路を応用した電圧制御発振器やフィルタ回路を無線または有線通信機器に搭載することにより、波形歪や機器の出力雑音を抑えることができ、受信感度の改善に繋がる。具体的には、テレビ受像機、携帯電話、無線・有線通信機器等の性能の向上が図れる。
【産業上の利用可能性】
【００８４】
本発明は、アクティブインダクタ回路に利用可能であり、例えば、半導体集積回路内に形成した電圧制御発振器やフィルタ回路に好適に用いられ、更に、これらの電圧制御発振器やフィルタ回路を搭載する通信機器に応用できる。
【図面の簡単な説明】
【００８５】
【図１】本発明に係るアクティブインダクタ回路の第１実施形態における差動入力型の電圧制御電流源を用いた回路構成例を示す回路図
【図２】図１に示す本発明に係るアクティブインダクタ回路に使用される差動入力型の電圧制御電流源の回路構成例、及び、その小信号等価回路を示す回路図
【図３】図１に示す本発明に係るアクティブインダクタ回路のキャパシタを２つのキャパシタの直列回路で構成した別実施形態を示す回路図
【図４】図１に示す本発明に係るアクティブインダクタ回路の第１の変形構成例を示す回路図
【図５】図１に示す本発明に係るアクティブインダクタ回路の第２の変形構成例を示す回路図
【図６】本発明に係るアクティブインダクタ回路の第２実施形態における全差動型の電圧制御電流源を用いた回路構成例を示す回路図
【図７】図６に示す本発明に係るアクティブインダクタ回路に使用される全差動型の電圧制御電流源の回路構成例、及び、その小信号等価回路を示す回路図
【図８】本発明に係るアクティブインダクタ回路の第３実施形態におけるシングルエンド型の電圧制御電流源を用いた回路構成例を示す回路図
【図９】図８に示す本発明に係るアクティブインダクタ回路に使用される２種類のシングルエンド型の電圧制御電流源の回路構成例を示す回路図
【図１０】本発明に係る発振器の一実施形態における回路構成例を示す回路図
【図１１】本発明に係るフィルタ回路の一実施形態における回路構成例を示す回路図
【図１２】受動素子としてのオンチップインダクタの構成例を模式的に示す図
【図１３】２つの差動入力型の電圧制御電流源を用いた従来のアクティブインダクタ回路の一例を示す回路図
【図１４】３つの差動入力型の電圧制御電流源を用いた２端子型の従来のアクティブインダクタ回路の一例を示す回路図
【図１５】４つの差動入力型の電圧制御電流源を用いた２端子型の従来のアクティブインダクタ回路の一例を示す回路図
【図１６】４つのシングルエンド型の電圧制御電流源を用いた２端子型の従来のアクティブインダクタ回路の一例を示す回路図
【符号の説明】
【００８６】
１、１４、１８： 能動回路
１Ａ、１４Ａ、１８Ａ： 第１能動回路
１Ｂ、１４Ｂ、１８Ｂ： 第２能動回路
１Ｃ、１４Ｃ、１８Ｃ： 第３能動回路
１Ｄ、１４Ｄ、１８Ｄ： 第４能動回路
２、２ａ： 第１及び第２能動回路で構成されるアクティブインダクタ回路
３、３ａ： 第３及び第４能動回路で構成されるアクティブインダクタ回路
４、４ａ、４ｂ、１５、１６、１９： キャパシタ
５、６： 差動入力型の電圧制御電流源回路
５Ａ〜５Ｄ： 第１電圧制御電流源回路
６Ａ〜６Ｄ： 第２電圧制御電流源回路
７Ａ〜７Ｄ： 合体後の差動入力型の電圧制御電流源回路
８、９： 全差動型の電圧制御電流源回路
８Ａ〜８Ｄ： 第１電圧制御電流源回路
９Ａ〜９Ｄ： 第２電圧制御電流源回路
１０〜１３、１７： 本発明に係るアクティブインダクタ回路
２０、２１： 全差動型の電圧制御電流源回路
２０Ａ〜２０Ｄ： 第１電圧制御電流源回路
２１Ａ〜２１Ｄ： 第２電圧制御電流源回路
２２： 本発明に係る発振器
２３： 可変キャパシタ
２４： 抵抗
２５，２６： ＭＯＳトランジスタ
２７： 電流源
２８： 本発明に係るフィルタ回路
２９： 可変キャパシタ
３０： 抵抗
３１： 全差動型の電圧制御電流源回路
ＩＰ： 非反転入力端子
ＩＮ： 反転入力端子
ＩＮ１、ＩＮ２： シングルエンド型の電圧制御電流源回路の入力端子
ＯＰ： 非反転出力端子
ＯＮ： 反転出力端子
ＯＵＴ１、ＯＵＴ２： シングルエンド型の電圧制御電流源回路の出力端子
Ｎ１： 能動回路の第１端子
Ｎ１ｐ： 能動回路の第１非反転端子
Ｎ１ｎ： 能動回路の第１反転端子
Ｎ２： 能動回路の第２端子
Ｎ２ｐ： 能動回路の第２非反転端子
Ｎ２ｎ： 能動回路の第２反転端子
Ｎ１Ａ： 第１能動回路の第１端子
Ｎ２Ａ： 第１能動回路の第２端子
Ｎ１Ｂ： 第２能動回路の第１端子
Ｎ２Ｂ： 第２能動回路の第２端子
Ｎ１Ｃ： 第３能動回路の第１端子
Ｎ２Ｃ： 第３能動回路の第２端子
Ｎ１Ｄ： 第４能動回路の第１端子
Ｎ２Ｄ： 第５能動回路の第２端子
Ｎｘ１、Ｎｘ２： 本発明回路の外部接続用の端子対
ＶＤＤ： 電源電位
ＶＧＰ： ゲートバイアス電位
【技術分野】
【０００１】
本発明は、アクティブインダクタ回路に関し、更に、アクティブインダクタ回路を使用した発振器、並びに、フィルタ回路に関する。
【背景技術】
【０００２】
インダクタは、無線受信器用の局部発信器やフィルタ回路等に広く用いられる。しかし、一例として図１２に示すような、集積回路（ＩＣ）上に金属薄膜配線を矩形または円形の螺旋状に旋回させて形成した受動素子としてのオンチップインダクタは、チップ上に占める面積が非常に大きくなる傾向がある。このため、小面積化のため、ＭＯＳトランジスタ等の能動素子で構成されるＯＴＡ（Ｏｐｅｒａｔｉｏｎａｌ Ｔｒａｎｓｃｏｎｄｕｃｔａｎｃｅ Ａｍｐｌｉｆｉｅｒ）等の電圧制御電流源回路を用いてインダクタの機能を模擬した回路（アクティブインダクタ回路）を実現する試みが多数なされている（例えば、下記の非特許文献１のＦｉｇ．３（ｄ）及び（ｅ）等参照）。
【０００３】
図１３は、２つの電圧制御電流源４１、４２と１個のキャパシタ４３からなるアクティブインダクタ回路の一例を示す。図１３のアクティブインダクタ回路のインピーダンス値Ｚｉｎは、下記の数１で与えられ、そのインダクタンス値（Ｌ＝Ｚｉｎ／ｓ）は、電圧制御電流源４１、４２の相互コンダクタンス（ｇｍ１，ｇｍ２）、または、キャパシタ４３のキャパシタンス値（電気容量）Ｃ０を調整して制御可能である。
【０００４】
［数１］
Ｚｉｎ＝ｓＣ０／（｜ｇｍ１｜×｜ｇｍ２｜）＝ｓＬ
【０００５】
ここで、電圧制御電流源４１、４２は、夫々非反転入力端子と反転入力端子を備え、非反転入力端子と反転入力端子間の入力電圧が相互コンダクタンスｇｍ１，ｇｍ２によって出力電流に変換される差動入力型の電圧制御電流源回路であり、電圧制御電流源４１の入力電圧は非反転入力端子に入力され、電圧制御電流源４２の入力電圧は反転入力端子に入力されているので、夫々の出力電流の方向を同じとすれば、各相互コンダクタンスｇｍ１，ｇｍ２の極性が相互に正負逆極性となっていると看做すことができる。
【０００６】
また、図１３に示すアクティブインダクタ回路は、１つの端子と接地電位間のインダクタを模擬する回路であり、任意の２端子間に挿入して使用するアクティブインダクタ回路としては適合しない。そこで、図１４に、任意の２端子間に挿入して使用可能なアクティブインダクタ回路の一例として、３つの差動入力型の電圧制御電流源５１〜５３と１個のキャパシタ５４からなるアクティブインダクタ回路を示す。図１４のアクティブインダクタ回路のインピーダンスＺｉｎは、下記の数２で与えられ、そのインダクタンス値（Ｌ＝Ｚｉｎ／ｓ）は、電圧制御電流源８１〜８３の相互コンダクタンス（｜ｇｍ１｜＝｜ｇｍ２｜＝｜ｇｍ３｜＝ｇｍ）、または、キャパシタ５４のキャパシタンス値（電気容量）Ｃ０を調整して制御可能である。
【０００７】
［数２］
Ｚｉｎ＝ｓＣ０／ｇｍ２＝ｓＬ
【０００８】
【非特許文献１】Ｒａｎｄａｌｌ Ｌ．Ｇｅｉｇｅｒ ａｎｄ Ｅｄｇｅｒ Ｓａｎｃｈｅｚ−Ｓｉｎｅｎｃｉｏ，“Ａｃｔｉｖｅ Ｆｉｌｔｅｒ Ｄｅｓｉｇｎ Ｕｓｉｎｇ Ｏｐｅｒａｔｉｏｎａｌ Ｔｒａｎｓｃｏｎｄｕｃｔａｎｃｅ Ａｍｐｌｉｆｉｅｒｓ：Ａ Ｔｕｔｏｒｉａｌ”，ＩＥＥＥ Ｃｉｒｃｕｉｔｓ ａｎｄ ｄｅｖｉｃｅｓ Ｍａｇａｚｉｎｅ，１９８５
【発明の開示】
【発明が解決しようとする課題】
【０００９】
アクティブインダクタ回路は、受動型と比較してチップ占有面積を小さくできる反面、電圧制御電流源部に定常的に電流を流す必要があるため消費電力が増大し、回路内で発生する雑音も問題となる。
【００１０】
アクティブインダクタ回路を利用した電圧制御発振器やフィルタ回路等では、その発生する雑音が課題となる。電流を流すことで雑音発生を抑制することは可能だが、低消費電力化のためには、回路の工夫で雑音を低減することが求められる。
【００１１】
図１４に示すアクティブインダクタ回路は、構造的には、図１３に示すアクティブインダクタ回路の入力端子の極性が相互に反転した２つを組み合わせ、出力端子が同じキャパシタに接続してなる図１５に示すアクティブインダクタ回路に対して、２つの電圧制御電流源５５，５６（図１５参照）を１つの電圧制御電流源（図１４の電圧制御電流源５１）に置換したものである。図１４に示すアクティブインダクタ回路は、他の２つの電圧制御電流源５２，５３の相互コンダクタンスｇｍ２，ｇｍ３が必ずしも等価である必要はなく、回路構成上等価でない場合には、入力端子Ｖ１と出力端子Ｖ２が非対称となる場合もある。また、図１５に示すアクティブインダクタ回路は、差動入力型の電圧制御電流源を用いたが、図１６に示すように、これを単一入力（シングルエンド）の回路構成とすると、入力端子Ｖ１側に入力端子が接続する電圧制御電流源６１と出力端子Ｖ２側に入力端子が接続する電圧制御電流源６４が同じ回路構成とはならず、また、入力端子Ｖ１側に出力端子が接続する電圧制御電流源６２と出力端子Ｖ２側に出力端子が接続する電圧制御電流源６３が同じ回路構成とはならないので、入力端子Ｖ１と出力端子Ｖ２から回路側を見た入力インピーダンスが一致せずに非対称となる。
【００１２】
斯かる非対称なアクティブインダクタ回路を用いて差動回路の電圧制御発振器やフィルタ回路を構成する場合、差動回路の差動端子対間に図１４に示すアクティブインダクタ回路の入力端子Ｖ１と出力端子Ｖ２を夫々接続すると、入力端子Ｖ１と出力端子Ｖ２から回路側を見た入力インピーダンスが異なるため、差動回路による平衡動作が阻害され、差動回路の波形歪の原因となり、所期の電圧制御発振器やフィルタ回路の性能が低下する。
【００１３】
また、図１４に示すアクティブインダクタ回路を集積回路として構成する場合、キャパシタ８４が必要となる。集積回路内に構成するキャパシタ構造、例えば、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）構造やＭＯＭ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｍｅｔａｌ）構造のキャパシタは、集積回路チップ上においてアクティブインダクタ回路の大部分を占める。集積回路の製造コスト削減のためにはキャパシタの小面積化が必要であり、キャパシタの電気容量の削減は小面積化には効果的である。
【００１４】
本発明は、上記問題点に鑑みてなされたものであり、その目的は、第１に、外部接続用の２端子の各入力インピーダンスが等しく差動回路に適用した場合の波形歪を抑制でき、第２に、従来回路に比べて使用するキャパシタの電気容量を低減して小面積化が図れ、第３に低消費電力化の図れるアクティブインダクタ回路を提供する点にある。
【課題を解決するための手段】
【００１５】
上記目的を達成するための本発明に係るアクティブインダクタ回路は、夫々がトランジスタを備えて構成される第１能動回路、第２能動回路、第３能動回路、及び、第４能動回路と、キャパシタとを備えてなるアクティブインダクタ回路であって、少なくとも、前記第１能動回路と前記第３能動回路が同じ回路で、前記第２能動回路と前記第４能動回路が同じ回路であって、前記第１、第２、第３及び第４能動回路の夫々が、入力電圧が第１相互コンダクタンスによって出力電流に変換される第１電圧制御電流源回路と、入力電圧が前記第１相互コンダクタンスと極性の異なる第２相互コンダクタンスによって出力電流に変換される第２電圧制御電流源回路と、第１端子と、第２端子を備え、前記第１電圧制御電流源回路の入力端子と前記第２電圧制御電流源回路の出力端子を前記第１端子と接続し、前記第１電圧制御電流源回路の出力端子と前記第２電圧制御電流源回路の入力端子を前記第２端子と接続して構成され、前記第１能動回路の前記第２端子と、前記第２能動回路の前記第１端子を接続し、前記第２能動回路の前記第２端子と、前記第３能動回路の前記第１端子を接続し、前記第３能動回路の前記第２端子と、前記第４能動回路の前記第１端子を接続し、前記第４能動回路の前記第２端子と、前記第１能動回路の前記第１端子を接続し、前記第１能動回路の前記第２端子と、前記キャパシタの一方端を接続し、前記第３能動回路の前記第２端子と、前記キャパシタの他方端を接続し、前記第１能動回路の前記第１端子と前記第３能動回路の前記第１端子を外部接続用の端子対とすることを第１の特徴とする。
【００１６】
上記第１の特徴のアクティブインダクタ回路によれば、外部接続用の端子の一方が、第１能動回路の第１端子と第４能動回路の第２端子の接続点で、外部接続用の端子の他方が、第３能動回路の第１端子と第２能動回路の第２端子の接続点であり、また、第１能動回路と第３能動回路が同じ回路で、第２能動回路と第４能動回路が同じ回路であるので、外部接続用の端子対から見て対称な回路構成となり、外部接続用の各端子のインピーダンスが等価となり、差動回路に適用した場合に波形歪を抑制できる。また、第１能動回路の第２端子と第２能動回路の第１端子を接続した中間点にキャパシタの一方端を接続し、キャパシタの他方端を接地電位等の固定電位に接続し、第１能動回路の第１端子と第２能動回路の第２端子を外部接続用の端子対とする従来の回路構成（図１５参照）と比較して、同じインダクタンス値を得るためのキャパシタの電気容量が４分の１で済むため、アクティブインダクタ回路の小面積化が図れる。
【００１７】
更に、第１、第２、第３及び第４能動回路が循環的に接続する構成となっているため、後述するように、各能動回路に回路構成によっては、１つの能動回路の第２端子に接続するバイアス電流回路と、次段の能動回路の第１端子に接続するバイアス電流回路の各バイアス電流が相殺できるため、低消費電流化に適した回路構成となっている。
【００１８】
本発明に係るアクティブインダクタ回路は、上記第１の特徴に加えて、更に、前記第１電圧制御電流源回路と前記第２電圧制御電流源回路が、夫々非反転入力端子と反転入力端子を備え、前記非反転入力端子と前記反転入力端子間の入力電圧が相互コンダクタンスによって出力電流に変換される差動入力型の電圧制御電流源回路で構成され、前記第１電圧制御電流源回路が、前記反転入力端子が接地され、前記非反転入力端子が入力端子となる非反転増幅器として構成され、前記第２電圧制御電流源回路が、前記非反転入力端子が接地され、前記反転入力端子が入力端子となる反転増幅器として構成されていることを第２の特徴とする。
【００１９】
本発明に係るアクティブインダクタ回路は、上記第２の特徴に加えて、更に、前記第１能動回路の前記第１電圧制御電流源回路と前記第２能動回路の前記第２電圧制御電流源回路が合体して、前記非反転入力端子が前記第１能動回路の前記第１端子と、前記反転入力端子が前記第２能動回路の前記第２端子と夫々接続する１つの前記差動入力型の電圧制御電流源回路で構成され、前記第３能動回路の前記第１電圧制御電流源回路と前記第４能動回路の前記第２電圧制御電流源回路が合体して、前記非反転入力端子が前記第３能動回路の前記第１端子と、前記反転入力端子が前記第４能動回路の前記第２端子と夫々接続する１つの前記差動入力型の電圧制御電流源回路で構成されていることを第３の特徴とする。
【００２０】
本発明に係るアクティブインダクタ回路は、上記第２または第３の特徴に加えて、更に、前記第１能動回路の前記第２電圧制御電流源回路と前記第４能動回路の前記第１電圧制御電流源回路が合体して、前記反転入力端子が前記第１能動回路の前記第２端子と、前記非反転入力端子が前記第３能動回路の前記第２端子と夫々接続する１つの前記差動入力型の電圧制御電流源回路で構成され、前記第２能動回路の前記第１電圧制御電流源回路と前記第３能動回路の前記第２電圧制御電流源回路が合体して、前記非反転入力端子が前記第１能動回路の前記第２端子と、前記反転入力端子が前記第３能動回路の前記第２端子と夫々接続する１つの前記差動入力型の電圧制御電流源回路で構成されていることを第４の特徴とする。
【００２１】
上記第２乃至第４の特徴のアクティブインダクタ回路によれば、各能動回路において、第１電圧制御電流源回路と第２電圧制御電流源回路を同じ差動入力型の電圧制御電流源回路で構成して、上記第１の特徴のアクティブインダクタ回路を実現でき、その作用効果を奏することができる。更に、第３または第４の特徴のアクティブインダクタ回路のように、一部の差動入力型の電圧制御電流源回路を合体して、各能動回路の回路構成を更に簡素化でき、その結果、低消費電流化及び小面積化を図ることができる。
【００２２】
本発明に係るアクティブインダクタ回路は、上記第１の特徴に加えて、更に、前記第１電圧制御電流源回路と前記第２電圧制御電流源回路が、夫々単一の入力端子と単一の出力端子を備え、前記第１電圧制御電流源回路が非反転増幅器として、前記第２電圧制御電流源回路が反転増幅器として構成されていることを第５の特徴とする。
【００２３】
上記第５の特徴のアクティブインダクタ回路によれば、各能動回路の第１及び第２電圧制御電流源回路を、差動入力型の電圧制御電流源回路より少ないトランジスタ数で構成でき、各能動回路の低消費電流化を更に図ることができる。
【００２４】
更に、第１及び第２電圧制御電流源回路の入力電圧によって制御される各出力電流の向きが、相互コンダクタンスの極性の違いによって反転するため、各出力端子に流れるバイアス電流も第１及び第２電圧制御電流源回路間で相互に逆方向となる。従って、第１、第２、第３及び第４能動回路が循環的に接続する構成となっているため、１つの能動回路の第２端子に接続する第１電圧制御電流源回路のバイアス電流回路と、次段の能動回路の第１端子に接続する第２電圧制御電流源回路のバイアス電流回路の各バイアス電流を相殺してバイアス電流回路を省略できる、低消費電流化に適した回路構成とすることができる。
【００２５】
本発明に係るアクティブインダクタ回路は、上記何れかの特徴に加えて、更に、前記キャパシタが、電気容量が前記キャパシタの２倍の第１キャパシタと第２キャパシタの直列回路で構成され、前記第２キャパシタの一方端と前記第１キャパシタの他方端が相互に接続する中間接続点が、所定の固定電位に接続されていることを第６の特徴とする。
【００２６】
上記第６の特徴のアクティブインダクタ回路によれば、キャパシタの電気容量は従来と同じになってしまうものの、外部接続用の各端子のインピーダンスが等価となり、差動回路に適用した場合に波形歪を抑制できる効果は、上記第１乃至第５の各特徴のアクティブインダクタ回路と同様に奏することができる。
【００２７】
本発明に係るアクティブインダクタ回路は、更に、夫々がトランジスタを備えて構成される第１能動回路、第２能動回路、第３能動回路、及び、第４能動回路と、２つのキャパシタとを備えてなるアクティブインダクタ回路であって、
少なくとも、前記第１能動回路と前記第３能動回路が同じ回路で、前記第２能動回路と前記第４能動回路が同じ回路であって、
前記第１、第２、第３及び第４能動回路の夫々が、非反転入力端子と反転入力端子間の入力電圧が正負両方の相互コンダクタンスによって非反転出力端子の非反転出力電流と反転出力端子の反転出力電流に各別に変換される全差動型の電圧制御電流源回路で構成される第１電圧制御電流源回路と第２電圧制御電流源回路と、第１非反転端子と、第１反転端子と、第２非反転端子と、第２反転端子を備え、前記第１電圧制御電流源回路の前記非反転入力端子と前記第２電圧制御電流源回路の前記非反転出力端子が、前記第１非反転端子と接続し、前記第１電圧制御電流源回路の前記反転入力端子と前記第２電圧制御電流源回路の前記反転出力端子が、前記第１反転端子と接続し、前記第２電圧制御電流源回路の前記反転入力端子と前記第１電圧制御電流源回路の前記非反転出力端子が、前記第２非反転端子と接続し、前記第２電圧制御電流源回路の前記非反転入力端子と前記第１電圧制御電流源回路の前記反転出力端子が、前記第２反転端子と接続して構成され、
前記第１能動回路の前記第２非反転端子と前記第２反転端子が、前記第２能動回路の前記第１非反転端子と前記第１反転端子と夫々接続し、前記第２能動回路の前記第２非反転端子と前記第２反転端子が、前記第３能動回路の前記第１非反転端子と前記第１反転端子と夫々接続し、前記第３能動回路の前記第２非反転端子と前記第２反転端子が、前記第４能動回路の前記第１非反転端子と前記第１反転端子と夫々接続し、前記第４能動回路の前記第２非反転端子と前記第２反転端子が、前記第１能動回路の前記第１非反転端子と前記第１反転端子と夫々接続し、前記第１能動回路の前記第２非反転端子と前記第２反転端子間、または、前記第１能動回路と前記第３能動回路の前記第２非反転端子間に、前記２つキャパシタの一方を接続し、前記第３能動回路の前記第２非反転端子と前記第２反転端子間、または、前記第１能動回路と前記第３能動回路の前記第２反転端子間に、前記２つキャパシタの他方を接続し、前記第１能動回路の前記第１非反転端子または前記第１反転端子、及び、前記第３能動回路の前記第１非反転端子または前記第１反転端子を外部接続用の端子対とすることを第７の特徴とする。
【００２８】
上記第７の特徴のアクティブインダクタ回路は、上記第２の特徴のアクティブインダクタ回路の各能動回路の差動入力型の電圧制御電流源回路で構成された第１及び第２電圧制御電流源回路を、夫々全差動型の電圧制御電流源回路で構成し直したもので、各能動回路において、第１電圧制御電流源回路の反転出力端子を同じ能動回路の第２電圧制御電流源回路の接地されていた非反転入力端子と次段の能動回路の第１電圧制御電流源回路の接地されていた反転入力端子に夫々接続し、第２電圧制御電流源回路の反転出力端子を同じ能動回路の第１電圧制御電流源回路の接地されていた反転入力端子に接続するという各電圧制御電流源回路の反転出力端子に対する接続を追加する調整を行ったものと等価である。また、キャパシタは、上記第２の特徴のアクティブインダクタ回路では、第１能動回路の第２端子（第２非反転端子に相当）と第３能動回路の第２端子（第２非反転端子に相当）間に１つのキャパシタを設けていたが、上記第７の特徴のアクティブインダクタ回路では、第１能動回路の第２非反転端子と第２反転端子間、または、第１能動回路と第３能動回路の第２非反転端子間に、２つキャパシタの一方を接続し、第３能動回路の第２非反転端子と第２反転端子間、または、第１能動回路と第３能動回路の第２反転端子間に、２つキャパシタの他方を接続する調整を行っている。従って、基本的な回路機能及び奏する作用効果を上記第１及び第２のアクティブインダクタ回路と同じであるが、差動出力を差動入力側に帰還させる構成であるため、同じトランジスタ回路を用いて実効的に大きな相互コンダクタンスが得られるため、更なる低消費電力化、及び、全差動型の電圧制御電流源回路を使用しているため、差動回路に適用した場合の整合性がより完全となり、波形歪をより良く抑制できる。尚、上記第７の特徴のアクティブインダクタ回路は、上記第４の特徴のアクティブインダクタ回路を２組重ね合わせた回路構成とも等価となっている。
【００２９】
本発明に係るアクティブインダクタ回路は、上記何れかの特徴に加えて、更に、前記第１、第２、第３及び第４能動回路、並びに、前記キャパシタが、同一基板上に、半導体集積回路として構成されていることを第８の特徴とする。
【００３０】
上記第８の特徴のアクティブインダクタ回路によれば、各段の能動回路を、相互間の必要な整合性を維持して形成できるので、アクティブインダクタ回路の高性能化を図ることができ、更に、回路の小面積化及び小部品点数化が図れる。
【００３１】
本発明に係る発振器は、上記何れかの特徴のアクティブインダクタ回路と、前記アクティブインダクタ回路の前記外部接続用の端子対間に接続する電気容量が固定または可変のキャパシタと、２つのＭＯＳトランジスタを備え、前記アクティブインダクタ回路の前記外部接続用の端子対の一方に、前記２つのＭＯＳトランジスタの一方のドレインと他方のゲートが夫々接続し、前記アクティブインダクタ回路の前記外部接続用の端子対の他方に、前記２つのＭＯＳトランジスタの他方のドレインと一方のゲートが夫々接続し、前記２つのＭＯＳトランジスタの各ソースが、共通の固定電位または電流源に接続して構成されていることを特徴とする。
【００３２】
上記特徴の発振器によれば、使用するアクティブインダクタ回路の作用効果、つまり、低波形歪、低消費電力、小面積の発振器が実現できる。また、使用するアクティブインダクタ回路の各電圧制御電流源回路の相互コンダクタンスを調整することで、或いは、電気容量が可変のキャパシタを使用している場合には、当該キャパシタの電気容量を調整することで、発振器の発振周波数を所望の発振周波数に調整可能である。
【００３３】
本発明に係るフィルタ回路は、上記何れかの特徴のアクティブインダクタ回路と、前記アクティブインダクタ回路の前記外部接続用の端子対間に並列に接続するキャパシタ及び抵抗と、非反転入力端子と反転入力端子間の入力電圧が正負両方の相互コンダクタンスによって非反転出力端子の非反転出力電流と反転出力端子の反転出力電流に各別に変換される全差動型の電圧制御電流源回路と、を備えてなり、前記電圧制御電流源回路の前記非反転出力端子と反転出力端子に、前記アクティブインダクタ回路の前記外部接続用の端子対の一方端子と他方端子が各別に接続して構成されていることを特徴とする。
【００３４】
上記特徴のフィルタ回路によれば、使用するアクティブインダクタ回路の作用効果、つまり、低波形歪、低消費電力、小面積のフィルタ回路が実現できる。また、使用するアクティブインダクタ回路の各電圧制御電流源回路の相互コンダクタンスを調整することで、フィルタ回路のカットオフ周波数を所望のカットオフ周波数に調整可能である。
【発明を実施するための最良の形態】
【００３５】
次に、本発明に係るアクティブインダクタ回路（以下、適宜「本発明回路」と称す）、及び、本発明回路を適用した発振器及びフィルタ回路について、図面を参照して説明する。
【００３６】
〈第１実施形態〉
先ず、本発明回路の基本的な回路構成について説明する。基本的な回路構成の本発明回路１０は、図１に示すように、４つの能動回路１（第１能動回路１Ａ，第２能動回路１Ｂ，第３能動回路１Ｃ，第４能動回路１Ｄ）の夫々が、他の能動回路及び外部回路との接続用に、２つの端子（第１端子Ｎ１と第２端子Ｎ２）を有し、第１能動回路１Ａの第２端子Ｎ２Ａと第２能動回路１Ｂの第１端子Ｎ１Ｂを接続し、第２能動回路１Ｂの第２端子Ｎ２Ｂと第３能動回路１Ｃの第１端子Ｎ１Ｃを接続し、第３能動回路１Ｃの第２端子Ｎ２Ｃと第４能動回路１Ｄの第１端子Ｎ１Ｄを接続し、第４能動回路１Ｄの第２端子Ｎ２Ｄと第１能動回路１Ａの第１端子Ｎ１Ａを接続して、４つの能動回路１Ａ，１Ｂ，１Ｃ，１Ｄを循環的に接続して構成される。
【００３７】
また、電気容量Ｃのキャパシタ４が、第１能動回路１Ａの第２端子Ｎ２Ａと第３能動回路１Ｃの第２端子Ｎ２Ｃの間に接続され、第１能動回路１Ａの第１端子Ｎ１Ａと第３能動回路１Ｃの第１端子Ｎ１Ｃが、夫々外部接続用の端子対Ｎｘ１，Ｎｘ２となっている。
【００３８】
本実施形態では、４つの能動回路１Ａ，１Ｂ，１Ｃ，１Ｄ、及び、キャパシタ４は、同一基板上に、半導体集積回路として構成されている。
【００３９】
本実施形態では、４つの能動回路１Ａ，１Ｂ，１Ｃ，１Ｄの夫々は、２種類の電圧制御電流源回路５，６（第１電圧制御電流源回路５Ａ〜５Ｄ 、第２電圧制御電流源回路６Ａ〜６Ｄ）で構成され、夫々が、非反転入力端子ＩＰと反転入力端子ＩＮを備え、非反転入力端子ＩＰと反転入力端子ＩＮ間の入力電圧（ＶＩＰ−ＶＩＮ）が相互コンダクタンスｇｍ／２によって出力電流Ｉｏｕｔに変換される差動入力型の電圧制御電流源回路で構成された相互コンダクタンスが可変なＯＴＡである。
【００４０】
各能動回路１Ａ，１Ｂ，１Ｃ，１Ｄにおいて、第１電圧制御電流源回路５Ａ〜５Ｄは、反転入力端子ＩＮが接地され、非反転入力端子ＩＰが入力端子となる非反転増幅器として構成され、第２電圧制御電流源回路６Ａ〜６Ｄは、非反転入力端子ＩＰが接地され、反転入力端子ＩＮが入力端子となる反転増幅器として構成され、第１電圧制御電流源回路５Ａ〜５Ｄの出力端子が、第２電圧制御電流源回路６Ａ〜６Ｄの反転入力端子ＩＮに接続し、第２電圧制御電流源回路６Ａ〜６Ｄの出力端子が、第１電圧制御電流源回路５Ａ〜５Ｄの非反転入力端子ＩＰに接続している。
【００４１】
第１及び第２電圧制御電流源回路５，６を構成する差動入力型の電圧制御電流源回路は、例えば、図２（Ａ）に示すようなＣＭＯＳ型の差動増幅器で構成され、その小信号等価回路は、図２（Ｂ）のように表される。ここで、出力電流Ｉｏｕｔの向きは、出力端子から外部に向って流れる電流を正電流とし、入力電圧（ＶＩＰ−ＶＩＮ）の増加に対してＩｏｕｔが増加する場合の相互コンダクタンスｇｍ／２を正として、逆の場合を負とする。本実施形態では、相互コンダクタンスｇｍ／２の極性は、入力端子として使用する入力端子ＩＰ，ＩＮによって切り替えている。
【００４２】
尚、差動入力型の電圧制御電流源回路５，６は、図２（Ａ）の回路構成に限定されるものではない。尚、図中のＭＯＳＦＥＴのシンボルは、ソース端子からゲート端子に向けて矢印のあるのがＰチャネル型ＭＯＳＦＥＴ（ＰＭＯＳ）で、ゲート端子からソース端子に向けて矢印のあるのがＮチャネル型ＭＯＳＦＥＴ（ＮＭＯＳ）であり、図２（Ａ）に示す差動増幅器では、ＰＭＯＳによるカレントミラー回路に、非反転入力端子ＩＰと反転入力端子ＩＮが夫々ゲート端子に接続するＮＭＯＳとバイアス電流源を備えた構成となっている。
【００４３】
図１の上側の第１及び第２能動回路１Ａ，１Ｂで構成されるアクティブインダクタ回路２は、回路構成上、図１５に示す従来のアクティブインダクタ回路の相互コンダクタンスｇｍとキャパシタの電気容量Ｃ０を夫々半分にした構成となっており、数２より、インダクタンス値Ｌ１／２は、従来のアクティブインダクタ回路の２倍となる。図１の下側の第３及び第４能動回路１Ｃ，１Ｄで構成されるアクティブインダクタ回路３は、上側のアクティブインダクタ回路２を左右反転させた構成で、上側のアクティブインダクタ回路２と等価であるので、そのインダクタンス値Ｌ１／２は同じである。
【００４４】
図１に示す本発明回路１０は、上下２つのインダクタンス値Ｌ１／２のアクティブインダクタ回路２，３を並列に接続したものであるので、そのインダクタンス値Ｌは、インダクタンス値Ｌ１／２の半分となり、図１５に示す従来のアクティブインダクタ回路と同じである。しかし、キャパシタ４は、図３に示すように、従来のアクティブインダクタ回路の電気容量Ｃ０を半分にしたものを、第１能動回路１Ａの第２端子Ｎ２Ａと第３能動回路１Ｃの第２端子Ｎ２Ｃの間に２個直列にして接続したものと等価であるので、電気容量Ｃは、従来回路の電気容量Ｃ０の４分の１（Ｃ＝Ｃ０／４）となる。つまり、図３において、２つのキャパシタ４ａ，４ｂの直列回路の両端電位は、中間点のバイアス電位（例えば、接地電位）を中心に平衡動作をする。そのため、２つのキャパシタ４ａ，４ｂを１つのキャパシタ４に置き換えることで電気容量を各キャパシタ４ａ，４ｂの半分で同等の特性を実現できる。
【００４５】
また、各能動回路の差動入力型の電圧制御電流源回路５，６の相互コンダクタンスは従来回路の半分であるため、図１５に示す従来のアクティブインダクタ回路と比較して、個々の能動回路を構成するトランジスタサイズは半分であるが、アクティブインダクタ回路２，３が上下２段に並列に接続されているので、合計での回路規模は、従来のアクティブインダクタ回路は略同じである。つまり、４つの能動回路１Ａ，１Ｂ，１Ｃ，１Ｄの全体での消費電力は、図１５に示す２つの能動回路で構成された従来のアクティブインダクタ回路の消費電力と同じになっている。
【００４６】
従って、図１に示す本発明回路１０は、図１５に示す従来のアクティブインダクタ回路と比較すると、キャパシタ４の面積が４分の１に低減され、小面積化が図られているとともに、外部接続用の端子Ｎｘ１，Ｎｘ２から本発明回路１０側を見た夫々の入力インピーダンスが対称な回路構成によって等しくなっており、後述する差動回路に使用した場合に、入力インピーダンスの非平衡状態に起因する波形歪が抑制される。
【００４７】
次に、図１に示す基本回路構成の本発明回路１０からの第１の変形構成例について説明する。図４に示す第１の変形構成の本発明回路１１では、上側のアクティブインダクタ回路２ａが、本発明回路１０の第１能動回路１Ａの第１電圧制御電流源回路５Ａと第２能動回路１Ｂの第２電圧制御電流源回路６Ｂが合体して、非反転入力端子ＩＰが第１能動回路１Ａの第１端子Ｎ１Ａと、反転入力端子ＮＰが第２能動回路１Ｂの第２端子Ｎ２Ｂと夫々接続する１つの差動入力型の電圧制御電流源回路７Ａに置換されている。また、第３能動回路１Ｃの第１電圧制御電流源回路５Ｃと第４能動回路１Ｄの第２電圧制御電流源回路６Ｄが合体して、非反転入力端子ＩＰが第３能動回路１Ｃの第１端子Ｎ１Ｃと、反転入力端子ＩＮが第４能動回路１Ｄの第２端子Ｎ２Ｄと夫々接続する１つの差動入力型の電圧制御電流源回路７Ｃで構成されている。本発明回路１０と本発明回路１１は、消費電力を除いて回路動作上、等価である。
【００４８】
図４に示す本発明回路１１では、上下夫々のアクティブインダクタ回路２ａ，３ａにおいて、差動入力型の電圧制御電流源回路５Ｂ，５Ｄ，６Ａ，６Ｃ，７Ａ，７Ｃの個数が、図１に示す基本回路構成の本発明回路１０の総数８から上下で１ずつ減少して、総数６に減少しているので、上下夫々のアクティブインダクタ回路２ａ，３ａの占める面積が、図１に示す本発明回路１０の４分の３に小面積化しており、低消費電力化が図られている。
【００４９】
尚、図４に示す本発明回路１１の上下夫々のアクティブインダクタ回路２ａ，３ａは、回路構成上、図１５に示す従来のアクティブインダクタ回路の相互コンダクタンスｇｍとキャパシタの電気容量Ｃ０を夫々半分にした構成となっており、数２より、インダクタンス値Ｌ１／２は、従来のアクティブインダクタ回路の２倍となる。図４の下側のアクティブインダクタ回路３ａは、上側のアクティブインダクタ回路２ａを左右反転させた構成で、上側のアクティブインダクタ回路２ａと等価であるので、そのインダクタンス値Ｌ１／２は同じである。
【００５０】
図４に示す本発明回路１１は、上下２つのインダクタンス値Ｌ１／２のアクティブインダクタ回路２ａ，３ａを並列に接続したものであるので、そのインダクタンス値Ｌは、インダクタンス値Ｌ１／２の半分となり、図１４に示す従来のアクティブインダクタ回路と同じである。しかし、キャパシタ４は、従来のアクティブインダクタ回路の電気容量Ｃ０を半分にしたものを、第１能動回路１Ａの第２端子Ｎ２Ａと第３能動回路１Ｃの第２端子Ｎ２Ｃの間に２個直列にして接続したものと等価であるので、電気容量Ｃは、従来回路の電気容量Ｃ０の４分の１（Ｃ＝Ｃ０／４）となる。
【００５１】
また、差動入力型の電圧制御電流源回路５Ｂ，５Ｄ，６Ａ，６Ｃ，７Ａ，７Ｃの個々の相互コンダクタンスは従来回路の半分であるため、図１４に示す従来のアクティブインダクタ回路と比較して、個々の能動回路を構成するトランジスタサイズは半分であるが、アクティブインダクタ回路２ａ，３ａが上下２段に並列に接続されているので、合計での回路規模は、従来のアクティブインダクタ回路は略同じである。つまり、４つの能動回路１Ａ，１Ｂ，１Ｃ，１Ｄの全体での消費電力は、図１４に示す２つの能動回路で構成された従来のアクティブインダクタ回路の消費電力と同じになっている。
【００５２】
従って、図４に示す本発明回路１１は、図１４に示す従来のアクティブインダクタ回路と比較すると、キャパシタ４の面積が４分の１に低減され、小面積化が図られているとともに、外部接続用の端子Ｎｘ１，Ｎｘ２から本発明回路１１側を見た夫々の入力インピーダンスが対称な回路構成によって等しくなっており、後述する差動回路に使用した場合に、入力インピーダンスの非平衡状態に起因する波形歪が抑制される。
【００５３】
次に、図１に示す基本回路構成の本発明回路１０からの第２の変形構成例について説明する。図５に示す第２の変形構成の本発明回路１２は、図４に示す本発明回路１１をベースに更なる回路変形を施したもので、本発明回路１０〜１２は、消費電力を除いて回路動作上、相互に等価である。
【００５４】
図５に示す第２の変形構成の本発明回路１２では、本発明回路１１の上側のアクティブインダクタ回路２ａの第１能動回路１Ａの第２電圧制御電流源回路６Ａと下側のアクティブインダクタ回路３ａの第４能動回路１Ｄの第１電圧制御電流源回路５Ｄが合体して、反転入力端子ＩＮが第１能動回路１Ａの第２端子Ｎ２Ａと、非反転入力端子ＩＮが第３能動回路１Ｃの第２端子Ｎ２Ｃと夫々接続する１つの差動入力型の電圧制御電流源回路７Ｄで構成され、本発明回路１１の上側のアクティブインダクタ回路２ａの第２能動回路１Ｂの第１電圧制御電流源回路５Ｂと下側のアクティブインダクタ回路３ａの第３能動回路１Ｃの第２電圧制御電流源回路６Ｃが合体して、非反転入力端子ＩＰが第１能動回路１Ａの第２端子Ｎ２Ａと、反転入力端子ＩＮが第３能動回路１Ｃの第２端子Ｎ２Ｃと夫々接続する１つの差動入力型の電圧制御電流源回路７Ｂで構成されている。
【００５５】
図５に示す本発明回路１２では、差動入力型の電圧制御電流源回路７Ａ〜７Ｄの個数が、図４に示す本発明回路１１の総数６から更に２減少して、総数４に減少しているので、電圧制御電流源回路７Ａ〜７Ｄの占める面積が、図４に示す本発明回路１１の３分の２に、図１に示す基本回路構成の本発明回路１０の半分に小面積化しており、低消費電力化が図られている。
【００５６】
尚、図５に示す本発明回路１２は、図１に示す基本回路構成の本発明回路１０及び図４に示す本発明回路１１からの等価回路変換により構成されているので、そのインダクタンス値Ｌは、本発明回路１０及び本発明回路１１と同じである。また、キャパシタ４の電気容量Ｃも、従来回路の電気容量Ｃ０の４分の１（Ｃ＝Ｃ０／４）となっている。
【００５７】
また、各差動入力型の電圧制御電流源回路７Ａ〜７Ｄの相互コンダクタンスは従来回路の半分であるため、図１４に示す従来のアクティブインダクタ回路と比較して、電圧制御電流源回路７Ａ〜７Ｄの総数は３分の４倍に増加しているが、個々の能動回路を構成するトランジスタサイズは半分であるので、合計での回路規模は、従来のアクティブインダクタ回路の３分の２となっている。つまり、４つの電圧制御電流源回路７Ａ〜７Ｄの全体での消費電力は、図１４に示す３つの電圧制御電流源回路で構成された従来のアクティブインダクタ回路の消費電力の３分の２に減少する。
【００５８】
従って、図５に示す本発明回路１２は、図１４に示す従来のアクティブインダクタ回路と比較すると、キャパシタ４の面積が４分の１に低減され、差動入力型の電圧制御電流源回路７Ａ〜７Ｄの回路規模も３分の２に縮小されて小面積化が図られているとともに、外部接続用の端子Ｎｘ１，Ｎｘ２から本発明回路１２側を見た夫々の入力インピーダンスが対称な回路構成によって等しくなっており、後述する差動回路に使用した場合に、入力インピーダンスの非平衡状態に起因する波形歪が抑制され、更に、低消費電力化が図られている。
【００５９】
〈第２実施形態〉
次に、本発明回路の第２実施形態について図６を参照して説明する。図６に示すように、第２実施形態に本発明回路１３は、４つの能動回路１４（第１能動回路１４Ａ、第２能動回路１４Ｂ、第３能動回路１４Ｃ、及び、第４能動回路１４Ｄ）の夫々が、他の能動回路及び外部回路との接続用に、４つの端子（第１非反転端子Ｎ１ｐ、第１反転端子Ｎ１ｎと、第２非反転端子Ｎ２ｐ、第２反転端子Ｎ２ｎ）を有し、第１能動回路１４Ａの第２非反転端子Ｎ２ｐ及び第２反転端子Ｎ２ｎと、第２能動回路１４Ｂの第１非反転端子Ｎ１ｐ及び第１反転端子Ｎ１ｎを各別に接続し、第２能動回路１４Ｂの第２非反転端子Ｎ２ｐ及び第２反転端子Ｎ２ｎと、第３能動回路１４Ｃの第１非反転端子Ｎ１ｐ及び第１反転端子Ｎ１ｎを各別に接続し、第３能動回路１４Ｃの第２非反転端子Ｎ２ｐ及び第２反転端子Ｎ２ｎと、第４能動回路１４Ｄの第１非反転端子Ｎ１ｐ及び第１反転端子Ｎ１ｎを各別に接続し、第４能動回路１４Ｄの第２非反転端子Ｎ２ｐ及び第２反転端子Ｎ２ｎと第１能動回路１４Ａの第１非反転端子Ｎ１ｐ及び第１反転端子Ｎ１ｎを各別に接続して、４つの能動回路１４Ａ，１４Ｂ，１４Ｃ，１４Ｄを循環的に接続して構成される。
【００６０】
また、電気容量Ｃの２つのキャパシタ１５，１６が、第１能動回路１４Ａの第２非反転端子Ｎ２ｐと第２反転端子Ｎ２ｎ間と、第３能動回路１４Ｃの第２非反転端子Ｎ２ｐと第２反転端子Ｎ２ｎ間に夫々接続され、第１能動回路１４Ａの第１非反転端子Ｎ１ｐまたは第１反転端子Ｎ１ｎ、及び、第３能動回路１４Ｃの第１非反転端子Ｎ１ｐまたは第１反転端子Ｎ１ｎが、夫々外部接続用の端子対Ｎｘ１，Ｎｘ２となっている。尚、キャパシタ１５，１６の電気容量Ｃは、第１実施形態の各本発明回路１０〜１２のキャパシタ４の電気容量Ｃと同じ値であり、得られるインダクタンス値も、第１実施形態の各本発明回路１０〜１２と同じである。
【００６１】
本実施形態では、４つの能動回路１４Ａ，１４Ｂ，１４Ｃ，１４Ｄの夫々は、２種類の電圧制御電流源回路８，９（第１電圧制御電流源回路８Ａ〜８Ｄ、第２電圧制御電流源回路９Ａ〜９Ｄ）で構成され、夫々が、非反転入力端子ＩＰ、反転入力端子ＩＮ、非反転出力端子ＯＰ、反転出力端子ＯＮを備え、非反転入力端子ＩＰと反転入力端子ＩＮ間の入力電圧（ＶＩＰ−ＶＩＮ）が、相互コンダクタンスｇｍ／２によって非反転出力端子ＯＰの非反転出力電流Ｉｏｕｔに変換され、相互コンダクタンス−ｇｍ／２によって反転出力端子ＯＮの反転出力電流−Ｉｏｕｔに変換される全差動型の電圧制御電流源回路で構成された相互コンダクタンスが可変なＯＴＡである。
【００６２】
各能動回路１４Ａ，１４Ｂ，１４Ｃ，１４Ｄにおいて、第１電圧制御電流源回路８Ａ〜８Ｄの非反転入力端子ＩＰと第２電圧制御電流源回路９Ａ〜９Ｄの非反転出力端子ＯＰが、第１非反転端子Ｎ１ｐと接続し、第１電圧制御電流源回路８Ａ〜８Ｄの反転入力端子ＩＮと第２電圧制御電流源回路９Ａ〜９Ｄの反転出力端子ＯＮが、第１反転端子Ｎ１ｎと接続し、第２電圧制御電流源回路９Ａ〜９Ｄの反転入力端子ＩＮと第１電圧制御電流源回路８Ａ〜８Ｄの非反転出力端子ＯＰが、第２非反転端子Ｎ２ｐと接続し、第２電圧制御電流源回路９Ａ〜９Ｄの非反転入力端子ＩＰと第１電圧制御電流源回路８Ａ〜８Ｄの反転出力ＯＮ端子が、第２反転端子Ｎ２ｎと接続している。
【００６３】
第１及び第２電圧制御電流源回路８，９を構成する全差動型の電圧制御電流源回路は、例えば、図７（Ａ）に示すようなＣＭＯＳ型の差動増幅器で構成され、その小信号等価回路は、図７（Ｂ）のように表される。尚、全差動型の電圧制御電流源回路８，９は、図７（Ａ）の回路構成に限定されるものではない。
【００６４】
第２実施形態に本発明回路１３は、図１に示す本発明回路１０の各能動回路１Ａ，１Ｂ，１Ｃ，１Ｄの差動入力型の電圧制御電流源回路で構成された第１及び第２電圧制御電流源回路５，６を、夫々全差動型の電圧制御電流源回路８，９で構成し直したもので、各能動回路１４Ａ，１４Ｂ，１４Ｃ，１４Ｄにおいて、第１電圧制御電流源回路８の反転出力端子ＯＮを同じ能動回路の第２電圧制御電流源回路９の非反転入力端子ＩＰと次段の能動回路の第１電圧制御電流源回路８の反転入力端子ＩＮに夫々接続し、第２電圧制御電流源回路９の反転出力端子ＯＮを同じ能動回路の第１電圧制御電流源回路８の反転入力端子ＩＰに接続するという各電圧制御電流源回路８，９の反転出力端子ＯＮに対する接続を追加している。各電圧制御電流源回路８，９の非反転出力端子ＯＰに対する接続は、図１に示す本発明回路１０の第１及び第２電圧制御電流源回路５，６の出力端子の接続と同じである。
【００６５】
第２実施形態の本発明回路１３は、図５に示す本発明回路１２を２組重ね合わせた回路構成とも等価となっており、以上の説明より、基本的な回路機能及び奏する作用効果は、第１実施形態の本発明回路１０〜１２と同じであるが、差動出力を差動入力側に帰還させる構成であるため、同じトランジスタ回路を用いて実効的に大きな相互コンダクタンスが得られるため、更なる低消費電力化、及び、全差動型の電圧制御電流源回路を使用しているため、差動回路に適用した場合の整合性がより完全となり、波形歪をより良く抑制できる。
【００６６】
尚、図６に示す本発明回路１３は、２つのキャパシタ１５，１６が、第１能動回路１４Ａの第２非反転端子Ｎ２ｐと第２反転端子Ｎ２ｎ間と、第３能動回路１４Ｃの第２非反転端子Ｎ２ｐと第２反転端子Ｎ２ｎ間に夫々接続する構成としたが、これに代えて、第１能動回路１４Ａと第３能動回路１４Ｃの第２非反転端子Ｎ２ｐ間と、第１能動回路１４Ａと第３能動回路１４Ｃの第２反転端子Ｎ２ｎ間に夫々接続する構成としても構わない。
【００６７】
〈第３実施形態〉
次に、本発明回路の第３実施形態について図８を参照して説明する。第３実施形態の本発明回路１７は、図８に示すように、第１実施形態の本発明回路１０と同様に、４つの能動回路１８（第１能動回路１８Ａ，第２能動回路１８Ｂ，第３能動回路１８Ｃ，第４能動回路１８Ｄ）の夫々が、他の能動回路及び外部回路との接続用に、２つの端子（第１端子Ｎ１と第２端子Ｎ２）を有し、第１能動回路１８Ａの第２端子Ｎ２Ａと第２能動回路１８Ｂの第１端子Ｎ１Ｂを接続し、第２能動回路１８Ｂの第２端子Ｎ２Ｂと第３能動回路１８Ｃの第１端子Ｎ１Ｃを接続し、第３能動回路１８Ｃの第２端子Ｎ２Ｃと第４能動回路１８Ｄの第１端子Ｎ１Ｄを接続し、第４能動回路１８Ｄの第２端子Ｎ２Ｄと第１能動回路１８Ａの第１端子Ｎ１Ａを接続して、４つの能動回路１８Ａ，１８Ｂ，１８Ｃ，１８Ｄを循環的に接続して構成される。
【００６８】
また、電気容量Ｃのキャパシタ１９が、第１能動回路１８Ａの第２端子Ｎ２Ａと第３能動回路１８Ｃの第２端子Ｎ２Ｃの間に接続され、第１能動回路１８Ａの第１端子Ｎ１Ａと第３能動回路１８Ｃの第１端子Ｎ１Ｃが、夫々外部接続用の端子対Ｎｘ１，Ｎｘ２となっている。キャパシタ１９の電気容量Ｃは、第１実施形態の本発明回路１０〜１２のキャパシタ４の電気容量Ｃと同じであり、得られるインダクタンス値も第１実施形態と同じである。
【００６９】
本実施形態では、４つの能動回路１８Ａ，１８Ｂ，１８Ｃ，１８Ｄの夫々は、２種類のシングルエンド型の電圧制御電流源回路２０，２１（第１電圧制御電流源回路２０Ａ〜２０Ｄ、第２電圧制御電流源回路２１Ａ〜２１Ｄ）で構成されている。第１電圧制御電流源回路２０Ａ〜２０Ｄは、単一の入力端子と単一の出力端子を備え、入力電圧が相互コンダクタンスｇｍ／２によって出力電流Ｉｏｕｔに変換される非反転増幅器として機能し、第２電圧制御電流源回路２１Ａ〜２１Ｄは、単一の入力端子と単一の出力端子を備え、入力電圧が、第１電圧制御電流源回路２０Ａ〜２０Ｄの相互コンダクタンスｇｍ／２とは逆極性の相互コンダクタンス−ｇｍ／２によって出力電流Ｉｏｕｔに変換される反転増幅器として機能する。
【００７０】
各能動回路１８Ａ，１８Ｂ，１８Ｃ，１８Ｄにおいて、第１電圧制御電流源回路２０Ａ〜２０Ｄの出力端子ＯＵＴ１が、第２電圧制御電流源回路２１Ａ〜２１Ｄの入力端子ＩＮ２と接続し、第２電圧制御電流源回路２１Ａ〜２１Ｄの出力端子ＯＵＴ２が、第１電圧制御電流源回路２０Ａ〜２０Ｄの入力端子ＩＮ１と接続している。
【００７１】
第１電圧制御電流源回路２０は、例えば、図９（Ａ）に示すようなＰＭＯＳのカレントミラー回路とＮＭＯＳの入力トランジスタとバイアス電流源で構成され、第２電圧制御電流源回路２１は、例えば、図９（Ｂ）に示すようなＮＭＯＳの入力トランジスタとバイアス電流源で構成される。尚、第１及び第２電圧制御電流源回路２０，２１は、図９（Ａ）、（Ｂ）に示す回路構成に限定されるものではない。
【００７２】
本実施形態では、第１電圧制御電流源回路２０のバイアス電流源は、出力端子ＯＵＴ１と接地電位間に設けられ、第２電圧制御電流源回路２１のバイアス電流源は、出力端子ＯＵＴ２と電源電位間に設けられ、各出力端子ＯＵＴ１，ＯＵＴ２への各バイアス電流の方向が逆になっている。また、上述のように、１つの能動回路の第１電圧制御電流源回路２０の出力端子ＯＵＴ１と次段の能動回路の第２電圧制御電流源回路２１の出力端子ＯＵＴ２が相互に接続する構成となっているため、第１電圧制御電流源回路２０と第２電圧制御電流源回路２１の各バイアス電流が相殺され、夫々のバイアス電流源または何れか一方のバイアス電流源を省略することができ、回路構成の簡素化並びに低消費電力化が図られる。
【００７３】
また、図８に示す本発明回路１７は、図１６に示す従来のアクティブインダクタ回路と比較すると、キャパシタ４の面積が４分の１に低減され、小面積化が図られているとともに、外部接続用の端子Ｎｘ１，Ｎｘ２から本発明回路１７側を見た夫々の入力インピーダンスが対称な回路構成によって等しくなっており、後述する差動回路に使用した場合に、入力インピーダンスの非平衡状態に起因する波形歪が抑制される。
【００７４】
〈第４実施形態〉
次に、上記第１乃至第３実施形態で説明した本発明回路１０〜１３、１７を適用した本発明に係る発振器について図１０を参照して説明する。
【００７５】
図１０に示すように、本発明に係る発振器２２は、本発明回路１０〜１３、１７の何れかと、外部接続用の端子対Ｎｘ１，Ｎｘ２間に接続する電気容量が可変のキャパシタ２３と発振振幅調整用の抵抗２４、及び、２つのＭＯＳトランジスタ２５，２６を備え、外部接続用の端子Ｎｘ１に、ＭＯＳトランジスタ２５のドレインとＭＯＳトランジスタ２６のゲートが夫々接続し、外部接続用の端子Ｎｘ２に、ＭＯＳトランジスタ２６のドレインとＭＯＳトランジスタ２５のゲートが夫々接続し、２つのＭＯＳトランジスタ２５，２６の各ソースが、電流調整用の電流源２７に接続して構成されている。尚、図１０に示す回路構成から、電流源２７を省略して、２つのＭＯＳトランジスタ２５，２６の各ソースを固定電位（例えば、接地電位）に直接接続しても構わない。
【００７６】
図１０に示す発振器２２の発振周波数は、本発明回路１０〜１３、１７の何れかのインダクタンス値、または、キャパシタ２３の電気容量値で決定するため、発振周波数を可変とするには、インダクタンス値または電気容量値の何れか一方を可変とすれば良い。キャパシタ２３を電気容量の調整には、バラクタダイオード等を用いることで実現できる。また、キャパシタ２３を電気容量が固定のキャパシタに置き換えた場合には、本発明回路１０〜１３、１７の何れかのインダクタンス値を、本発明回路を構成する電圧制御電流源回路の相互コンダクタンスを可変として調整すれば良い。
【００７７】
〈第５実施形態〉
次に、上記第１乃至第３実施形態で説明した本発明回路１０〜１３、１７を適用した本発明に係るフィルタ回路について図１１を参照して説明する。尚、図１１に示す回路例では、バンドパスフィルタについて例示する。
【００７８】
図１１に示すように、本発明に係るフィルタ回路２８は、本発明回路１０〜１３、１７の何れかと、外部接続用の端子対Ｎｘ１，Ｎｘ２間に接続する電気容量が可変のキャパシタ２９と発振振幅調整用の抵抗３０、及び、入力電圧を増幅する全差動型の電圧制御電流源回路３１を備え、電圧制御電流源回路３１の非反転出力端子と反転出力端子に、本発明回路１０〜１３、１７の何れかの外部接続用の端子対Ｎｘ１，Ｎｘ２の一方端子と他方端子が各別に接続して構成されている。電圧制御電流源回路３１は、一例として、第２実施形態の本発明回路１３で使用される電圧制御電流源回路８，９と同様の回路構成の差動増幅器で構成できる。
【００７９】
図１１に示すフィルタ回路２８のバンドパスフィルタの中心周波数は、本発明回路１０〜１３、１７の何れかのインダクタンス値、または、キャパシタ２９の電気容量値で決定するため、発振周波数を可変とするには、インダクタンス値または電気容量値の何れか一方を可変とすれば良い。キャパシタ２９を電気容量の調整には、バラクタダイオード等を用いることで実現できる。また、キャパシタ２９を電気容量が固定のキャパシタに置き換えた場合には、本発明回路１０〜１３、１７の何れかのインダクタンス値を、本発明回路を構成する電圧制御電流源回路の相互コンダクタンスを可変として調整すれば良い。
【００８０】
〈別実施形態〉
〈１〉上記各実施形態において、本発明回路、並びに、本発明回路を用いた発振器、フィルタ回路は、同一基板上に、半導体集積回路として構成される場合を想定して詳細に説明したが、必ずしも半導体集積回路として構成されなくても構わない。
【００８１】
〈２〉上記第１乃至第３実施形態において、図２（Ａ）にＣＭＯＳ回路で構成された差動入力型の電圧制御電流源回路の一例を示し、図７（Ａ）にＣＭＯＳ回路で構成された全差動型の電圧制御電流源回路の一例を示し、図９（Ａ）及び（Ｂ）に、ＣＭＯＳ回路及びＮＭＯＳトランジスタで構成した単一入力／単一出力型（シングルエンド型）の電圧制御電流源回路の一例を示したが、各電圧制御電流源回路は、使用するトランジスタやバイアス電流回路の構成等は、図２（Ａ）、図７（Ａ）及び図９に示した回路構成に限定されるものではない。例えば、使用するトランジスタはバイポーラトランジスタであってもよい。
【００８２】
〈３〉上記第４及び第５実施形態では、本発明回路の応用例として、図１０に示す発振器、図１１に示すバンドパスフィルタ回路を例示したが、本発明回路の応用例は、これらの発振器、バンドパスフィルタ回路に限定されるものではない。
【００８３】
更に、本発明回路を応用した電圧制御発振器やフィルタ回路を無線または有線通信機器に搭載することにより、波形歪や機器の出力雑音を抑えることができ、受信感度の改善に繋がる。具体的には、テレビ受像機、携帯電話、無線・有線通信機器等の性能の向上が図れる。
【産業上の利用可能性】
【００８４】
本発明は、アクティブインダクタ回路に利用可能であり、例えば、半導体集積回路内に形成した電圧制御発振器やフィルタ回路に好適に用いられ、更に、これらの電圧制御発振器やフィルタ回路を搭載する通信機器に応用できる。
【図面の簡単な説明】
【００８５】
【図１】本発明に係るアクティブインダクタ回路の第１実施形態における差動入力型の電圧制御電流源を用いた回路構成例を示す回路図
【図２】図１に示す本発明に係るアクティブインダクタ回路に使用される差動入力型の電圧制御電流源の回路構成例、及び、その小信号等価回路を示す回路図
【図３】図１に示す本発明に係るアクティブインダクタ回路のキャパシタを２つのキャパシタの直列回路で構成した別実施形態を示す回路図
【図４】図１に示す本発明に係るアクティブインダクタ回路の第１の変形構成例を示す回路図
【図５】図１に示す本発明に係るアクティブインダクタ回路の第２の変形構成例を示す回路図
【図６】本発明に係るアクティブインダクタ回路の第２実施形態における全差動型の電圧制御電流源を用いた回路構成例を示す回路図
【図７】図６に示す本発明に係るアクティブインダクタ回路に使用される全差動型の電圧制御電流源の回路構成例、及び、その小信号等価回路を示す回路図
【図８】本発明に係るアクティブインダクタ回路の第３実施形態におけるシングルエンド型の電圧制御電流源を用いた回路構成例を示す回路図
【図９】図８に示す本発明に係るアクティブインダクタ回路に使用される２種類のシングルエンド型の電圧制御電流源の回路構成例を示す回路図
【図１０】本発明に係る発振器の一実施形態における回路構成例を示す回路図
【図１１】本発明に係るフィルタ回路の一実施形態における回路構成例を示す回路図
【図１２】受動素子としてのオンチップインダクタの構成例を模式的に示す図
【図１３】２つの差動入力型の電圧制御電流源を用いた従来のアクティブインダクタ回路の一例を示す回路図
【図１４】３つの差動入力型の電圧制御電流源を用いた２端子型の従来のアクティブインダクタ回路の一例を示す回路図
【図１５】４つの差動入力型の電圧制御電流源を用いた２端子型の従来のアクティブインダクタ回路の一例を示す回路図
【図１６】４つのシングルエンド型の電圧制御電流源を用いた２端子型の従来のアクティブインダクタ回路の一例を示す回路図
【符号の説明】
【００８６】
１、１４、１８： 能動回路
１Ａ、１４Ａ、１８Ａ： 第１能動回路
１Ｂ、１４Ｂ、１８Ｂ： 第２能動回路
１Ｃ、１４Ｃ、１８Ｃ： 第３能動回路
１Ｄ、１４Ｄ、１８Ｄ： 第４能動回路
２、２ａ： 第１及び第２能動回路で構成されるアクティブインダクタ回路
３、３ａ： 第３及び第４能動回路で構成されるアクティブインダクタ回路
４、４ａ、４ｂ、１５、１６、１９： キャパシタ
５、６： 差動入力型の電圧制御電流源回路
５Ａ〜５Ｄ： 第１電圧制御電流源回路
６Ａ〜６Ｄ： 第２電圧制御電流源回路
７Ａ〜７Ｄ： 合体後の差動入力型の電圧制御電流源回路
８、９： 全差動型の電圧制御電流源回路
８Ａ〜８Ｄ： 第１電圧制御電流源回路
９Ａ〜９Ｄ： 第２電圧制御電流源回路
１０〜１３、１７： 本発明に係るアクティブインダクタ回路
２０、２１： 全差動型の電圧制御電流源回路
２０Ａ〜２０Ｄ： 第１電圧制御電流源回路
２１Ａ〜２１Ｄ： 第２電圧制御電流源回路
２２： 本発明に係る発振器
２３： 可変キャパシタ
２４： 抵抗
２５，２６： ＭＯＳトランジスタ
２７： 電流源
２８： 本発明に係るフィルタ回路
２９： 可変キャパシタ
３０： 抵抗
３１： 全差動型の電圧制御電流源回路
ＩＰ： 非反転入力端子
ＩＮ： 反転入力端子
ＩＮ１、ＩＮ２： シングルエンド型の電圧制御電流源回路の入力端子
ＯＰ： 非反転出力端子
ＯＮ： 反転出力端子
ＯＵＴ１、ＯＵＴ２： シングルエンド型の電圧制御電流源回路の出力端子
Ｎ１： 能動回路の第１端子
Ｎ１ｐ： 能動回路の第１非反転端子
Ｎ１ｎ： 能動回路の第１反転端子
Ｎ２： 能動回路の第２端子
Ｎ２ｐ： 能動回路の第２非反転端子
Ｎ２ｎ： 能動回路の第２反転端子
Ｎ１Ａ： 第１能動回路の第１端子
Ｎ２Ａ： 第１能動回路の第２端子
Ｎ１Ｂ： 第２能動回路の第１端子
Ｎ２Ｂ： 第２能動回路の第２端子
Ｎ１Ｃ： 第３能動回路の第１端子
Ｎ２Ｃ： 第３能動回路の第２端子
Ｎ１Ｄ： 第４能動回路の第１端子
Ｎ２Ｄ： 第５能動回路の第２端子
Ｎｘ１、Ｎｘ２： 本発明回路の外部接続用の端子対
ＶＤＤ： 電源電位
ＶＧＰ： ゲートバイアス電位
【特許請求の範囲】
【請求項１】
夫々がトランジスタを備えて構成される第１能動回路、第２能動回路、第３能動回路、及び、第４能動回路と、キャパシタとを備えてなるアクティブインダクタ回路であって、
少なくとも、前記第１能動回路と前記第３能動回路が同じ回路で、前記第２能動回路と前記第４能動回路が同じ回路であって、
前記第１、第２、第３及び第４能動回路の夫々が、
入力電圧が第１相互コンダクタンスによって出力電流に変換される第１電圧制御電流源回路と、入力電圧が前記第１相互コンダクタンスと極性の異なる第２相互コンダクタンスによって出力電流に変換される第２電圧制御電流源回路と、第１端子と、第２端子を備え、前記第１電圧制御電流源回路の入力端子と前記第２電圧制御電流源回路の出力端子を前記第１端子と接続し、前記第１電圧制御電流源回路の出力端子と前記第２電圧制御電流源回路の入力端子を前記第２端子と接続して構成され、
前記第１能動回路の前記第２端子と、前記第２能動回路の前記第１端子を接続し、
前記第２能動回路の前記第２端子と、前記第３能動回路の前記第１端子を接続し、
前記第３能動回路の前記第２端子と、前記第４能動回路の前記第１端子を接続し、
前記第４能動回路の前記第２端子と、前記第１能動回路の前記第１端子を接続し、
前記第１能動回路の前記第２端子と、前記キャパシタの一方端を接続し、
前記第３能動回路の前記第２端子と、前記キャパシタの他方端を接続し、
前記第１能動回路の前記第１端子と前記第３能動回路の前記第１端子を外部接続用の端子対とすることを特徴とするアクティブインダクタ回路。
【請求項２】
前記第１電圧制御電流源回路と前記第２電圧制御電流源回路が、夫々非反転入力端子と反転入力端子を備え、前記非反転入力端子と前記反転入力端子間の入力電圧が相互コンダクタンスによって出力電流に変換される差動入力型の電圧制御電流源回路で構成され、
前記第１電圧制御電流源回路が、前記反転入力端子が接地され、前記非反転入力端子が入力端子となる非反転増幅器として構成され、
前記第２電圧制御電流源回路が、前記非反転入力端子が接地され、前記反転入力端子が入力端子となる反転増幅器として構成されていることを特徴とする請求項１に記載のアクティブインダクタ回路。
【請求項３】
前記第１能動回路の前記第１電圧制御電流源回路と前記第２能動回路の前記第２電圧制御電流源回路が合体して、前記非反転入力端子が前記第１能動回路の前記第１端子と、前記反転入力端子が前記第２能動回路の前記第２端子と夫々接続する１つの前記差動入力型の電圧制御電流源回路で構成され、
前記第３能動回路の前記第１電圧制御電流源回路と前記第４能動回路の前記第２電圧制御電流源回路が合体して、前記非反転入力端子が前記第３能動回路の前記第１端子と、前記反転入力端子が前記第４能動回路の前記第２端子と夫々接続する１つの前記差動入力型の電圧制御電流源回路で構成されていることを特徴とする請求項２に記載のアクティブインダクタ回路。
【請求項４】
前記第１能動回路の前記第２電圧制御電流源回路と前記第４能動回路の前記第１電圧制御電流源回路が合体して、前記反転入力端子が前記第１能動回路の前記第２端子と、前記非反転入力端子が前記第３能動回路の前記第２端子と夫々接続する１つの前記差動入力型の電圧制御電流源回路で構成され、
前記第２能動回路の前記第１電圧制御電流源回路と前記第３能動回路の前記第２電圧制御電流源回路が合体して、前記非反転入力端子が前記第１能動回路の前記第２端子と、前記反転入力端子が前記第３能動回路の前記第２端子と夫々接続する１つの前記差動入力型の電圧制御電流源回路で構成されていることを特徴とする請求項２または３に記載のアクティブインダクタ回路。
【請求項５】
前記第１電圧制御電流源回路と前記第２電圧制御電流源回路が、夫々単一の入力端子と単一の出力端子を備え、前記第１電圧制御電流源回路が非反転増幅器として、前記第２電圧制御電流源回路が反転増幅器として構成されていることを特徴とする請求項１に記載のアクティブインダクタ回路。
【請求項６】
前記キャパシタが、電気容量が前記キャパシタの２倍の第１キャパシタと第２キャパシタの直列回路で構成され、前記第２キャパシタの一方端と前記第１キャパシタの他方端が相互に接続する中間接続点が、所定の固定電位に接続されていることを特徴とする請求項１〜５の何れか１項に記載のアクティブインダクタ回路。
【請求項７】
夫々がトランジスタを備えて構成される第１能動回路、第２能動回路、第３能動回路、及び、第４能動回路と、２つのキャパシタとを備えてなるアクティブインダクタ回路であって、
少なくとも、前記第１能動回路と前記第３能動回路が同じ回路で、前記第２能動回路と前記第４能動回路が同じ回路であって、
前記第１、第２、第３及び第４能動回路の夫々が、
非反転入力端子と反転入力端子間の入力電圧が正負両方の相互コンダクタンスによって非反転出力端子の非反転出力電流と反転出力端子の反転出力電流に各別に変換される全差動型の電圧制御電流源回路で構成される第１電圧制御電流源回路と第２電圧制御電流源回路と、第１非反転端子と、第１反転端子と、第２非反転端子と、第２反転端子を備え、
前記第１電圧制御電流源回路の前記非反転入力端子と前記第２電圧制御電流源回路の前記非反転出力端子が、前記第１非反転端子と接続し、
前記第１電圧制御電流源回路の前記反転入力端子と前記第２電圧制御電流源回路の前記反転出力端子が、前記第１反転端子と接続し、
前記第２電圧制御電流源回路の前記反転入力端子と前記第１電圧制御電流源回路の前記非反転出力端子が、前記第２非反転端子と接続し、
前記第２電圧制御電流源回路の前記非反転入力端子と前記第１電圧制御電流源回路の前記反転出力端子が、前記第２反転端子と接続して構成され、
前記第１能動回路の前記第２非反転端子と前記第２反転端子が、前記第２能動回路の前記第１非反転端子と前記第１反転端子と夫々接続し、
前記第２能動回路の前記第２非反転端子と前記第２反転端子が、前記第３能動回路の前記第１非反転端子と前記第１反転端子と夫々接続し、
前記第３能動回路の前記第２非反転端子と前記第２反転端子が、前記第４能動回路の前記第１非反転端子と前記第１反転端子と夫々接続し、
前記第４能動回路の前記第２非反転端子と前記第２反転端子が、前記第１能動回路の前記第１非反転端子と前記第１反転端子と夫々接続し、
前記第１能動回路の前記第２非反転端子と前記第２反転端子間、または、前記第１能動回路と前記第３能動回路の前記第２非反転端子間に、前記２つキャパシタの一方を接続し、
前記第３能動回路の前記第２非反転端子と前記第２反転端子間、または、前記第１能動回路と前記第３能動回路の前記第２反転端子間に、前記２つキャパシタの他方を接続し、
前記第１能動回路の前記第１非反転端子または前記第１反転端子、及び、前記第３能動回路の前記第１非反転端子または前記第１反転端子を外部接続用の端子対とすることを特徴とするアクティブインダクタ回路。
【請求項８】
前記第１、第２、第３及び第４能動回路、並びに、前記キャパシタが、同一基板上に、半導体集積回路として構成されていることを特徴とする請求項１〜７の何れか１項に記載のアクティブインダクタ回路。
【請求項９】
請求項１〜８の何れか１項に記載のアクティブインダクタ回路と、前記アクティブインダクタ回路の前記外部接続用の端子対間に接続する電気容量が固定または可変のキャパシタと、２つのＭＯＳトランジスタを備え、
前記アクティブインダクタ回路の前記外部接続用の端子対の一方に、前記２つのＭＯＳトランジスタの一方のドレインと他方のゲートが夫々接続し、
前記アクティブインダクタ回路の前記外部接続用の端子対の他方に、前記２つのＭＯＳトランジスタの他方のドレインと一方のゲートが夫々接続し、
前記２つのＭＯＳトランジスタの各ソースが、共通の固定電位または電流源に接続して構成されていることを特徴とする発振器。
【請求項１０】
請求項１〜８の何れか１項に記載のアクティブインダクタ回路と、
前記アクティブインダクタ回路の前記外部接続用の端子対間に並列に接続するキャパシタ及び抵抗と、
非反転入力端子と反転入力端子間の入力電圧が正負両方の相互コンダクタンスによって非反転出力端子の非反転出力電流と反転出力端子の反転出力電流に各別に変換される全差動型の電圧制御電流源回路と、を備えてなり、
前記電圧制御電流源回路の前記非反転出力端子と反転出力端子に、前記アクティブインダクタ回路の前記外部接続用の端子対の一方端子と他方端子が各別に接続して構成されていることを特徴とするフィルタ回路。
【請求項１】
夫々がトランジスタを備えて構成される第１能動回路、第２能動回路、第３能動回路、及び、第４能動回路と、キャパシタとを備えてなるアクティブインダクタ回路であって、
少なくとも、前記第１能動回路と前記第３能動回路が同じ回路で、前記第２能動回路と前記第４能動回路が同じ回路であって、
前記第１、第２、第３及び第４能動回路の夫々が、
入力電圧が第１相互コンダクタンスによって出力電流に変換される第１電圧制御電流源回路と、入力電圧が前記第１相互コンダクタンスと極性の異なる第２相互コンダクタンスによって出力電流に変換される第２電圧制御電流源回路と、第１端子と、第２端子を備え、前記第１電圧制御電流源回路の入力端子と前記第２電圧制御電流源回路の出力端子を前記第１端子と接続し、前記第１電圧制御電流源回路の出力端子と前記第２電圧制御電流源回路の入力端子を前記第２端子と接続して構成され、
前記第１能動回路の前記第２端子と、前記第２能動回路の前記第１端子を接続し、
前記第２能動回路の前記第２端子と、前記第３能動回路の前記第１端子を接続し、
前記第３能動回路の前記第２端子と、前記第４能動回路の前記第１端子を接続し、
前記第４能動回路の前記第２端子と、前記第１能動回路の前記第１端子を接続し、
前記第１能動回路の前記第２端子と、前記キャパシタの一方端を接続し、
前記第３能動回路の前記第２端子と、前記キャパシタの他方端を接続し、
前記第１能動回路の前記第１端子と前記第３能動回路の前記第１端子を外部接続用の端子対とすることを特徴とするアクティブインダクタ回路。
【請求項２】
前記第１電圧制御電流源回路と前記第２電圧制御電流源回路が、夫々非反転入力端子と反転入力端子を備え、前記非反転入力端子と前記反転入力端子間の入力電圧が相互コンダクタンスによって出力電流に変換される差動入力型の電圧制御電流源回路で構成され、
前記第１電圧制御電流源回路が、前記反転入力端子が接地され、前記非反転入力端子が入力端子となる非反転増幅器として構成され、
前記第２電圧制御電流源回路が、前記非反転入力端子が接地され、前記反転入力端子が入力端子となる反転増幅器として構成されていることを特徴とする請求項１に記載のアクティブインダクタ回路。
【請求項３】
前記第１能動回路の前記第１電圧制御電流源回路と前記第２能動回路の前記第２電圧制御電流源回路が合体して、前記非反転入力端子が前記第１能動回路の前記第１端子と、前記反転入力端子が前記第２能動回路の前記第２端子と夫々接続する１つの前記差動入力型の電圧制御電流源回路で構成され、
前記第３能動回路の前記第１電圧制御電流源回路と前記第４能動回路の前記第２電圧制御電流源回路が合体して、前記非反転入力端子が前記第３能動回路の前記第１端子と、前記反転入力端子が前記第４能動回路の前記第２端子と夫々接続する１つの前記差動入力型の電圧制御電流源回路で構成されていることを特徴とする請求項２に記載のアクティブインダクタ回路。
【請求項４】
前記第１能動回路の前記第２電圧制御電流源回路と前記第４能動回路の前記第１電圧制御電流源回路が合体して、前記反転入力端子が前記第１能動回路の前記第２端子と、前記非反転入力端子が前記第３能動回路の前記第２端子と夫々接続する１つの前記差動入力型の電圧制御電流源回路で構成され、
前記第２能動回路の前記第１電圧制御電流源回路と前記第３能動回路の前記第２電圧制御電流源回路が合体して、前記非反転入力端子が前記第１能動回路の前記第２端子と、前記反転入力端子が前記第３能動回路の前記第２端子と夫々接続する１つの前記差動入力型の電圧制御電流源回路で構成されていることを特徴とする請求項２または３に記載のアクティブインダクタ回路。
【請求項５】
前記第１電圧制御電流源回路と前記第２電圧制御電流源回路が、夫々単一の入力端子と単一の出力端子を備え、前記第１電圧制御電流源回路が非反転増幅器として、前記第２電圧制御電流源回路が反転増幅器として構成されていることを特徴とする請求項１に記載のアクティブインダクタ回路。
【請求項６】
前記キャパシタが、電気容量が前記キャパシタの２倍の第１キャパシタと第２キャパシタの直列回路で構成され、前記第２キャパシタの一方端と前記第１キャパシタの他方端が相互に接続する中間接続点が、所定の固定電位に接続されていることを特徴とする請求項１〜５の何れか１項に記載のアクティブインダクタ回路。
【請求項７】
夫々がトランジスタを備えて構成される第１能動回路、第２能動回路、第３能動回路、及び、第４能動回路と、２つのキャパシタとを備えてなるアクティブインダクタ回路であって、
少なくとも、前記第１能動回路と前記第３能動回路が同じ回路で、前記第２能動回路と前記第４能動回路が同じ回路であって、
前記第１、第２、第３及び第４能動回路の夫々が、
非反転入力端子と反転入力端子間の入力電圧が正負両方の相互コンダクタンスによって非反転出力端子の非反転出力電流と反転出力端子の反転出力電流に各別に変換される全差動型の電圧制御電流源回路で構成される第１電圧制御電流源回路と第２電圧制御電流源回路と、第１非反転端子と、第１反転端子と、第２非反転端子と、第２反転端子を備え、
前記第１電圧制御電流源回路の前記非反転入力端子と前記第２電圧制御電流源回路の前記非反転出力端子が、前記第１非反転端子と接続し、
前記第１電圧制御電流源回路の前記反転入力端子と前記第２電圧制御電流源回路の前記反転出力端子が、前記第１反転端子と接続し、
前記第２電圧制御電流源回路の前記反転入力端子と前記第１電圧制御電流源回路の前記非反転出力端子が、前記第２非反転端子と接続し、
前記第２電圧制御電流源回路の前記非反転入力端子と前記第１電圧制御電流源回路の前記反転出力端子が、前記第２反転端子と接続して構成され、
前記第１能動回路の前記第２非反転端子と前記第２反転端子が、前記第２能動回路の前記第１非反転端子と前記第１反転端子と夫々接続し、
前記第２能動回路の前記第２非反転端子と前記第２反転端子が、前記第３能動回路の前記第１非反転端子と前記第１反転端子と夫々接続し、
前記第３能動回路の前記第２非反転端子と前記第２反転端子が、前記第４能動回路の前記第１非反転端子と前記第１反転端子と夫々接続し、
前記第４能動回路の前記第２非反転端子と前記第２反転端子が、前記第１能動回路の前記第１非反転端子と前記第１反転端子と夫々接続し、
前記第１能動回路の前記第２非反転端子と前記第２反転端子間、または、前記第１能動回路と前記第３能動回路の前記第２非反転端子間に、前記２つキャパシタの一方を接続し、
前記第３能動回路の前記第２非反転端子と前記第２反転端子間、または、前記第１能動回路と前記第３能動回路の前記第２反転端子間に、前記２つキャパシタの他方を接続し、
前記第１能動回路の前記第１非反転端子または前記第１反転端子、及び、前記第３能動回路の前記第１非反転端子または前記第１反転端子を外部接続用の端子対とすることを特徴とするアクティブインダクタ回路。
【請求項８】
前記第１、第２、第３及び第４能動回路、並びに、前記キャパシタが、同一基板上に、半導体集積回路として構成されていることを特徴とする請求項１〜７の何れか１項に記載のアクティブインダクタ回路。
【請求項９】
請求項１〜８の何れか１項に記載のアクティブインダクタ回路と、前記アクティブインダクタ回路の前記外部接続用の端子対間に接続する電気容量が固定または可変のキャパシタと、２つのＭＯＳトランジスタを備え、
前記アクティブインダクタ回路の前記外部接続用の端子対の一方に、前記２つのＭＯＳトランジスタの一方のドレインと他方のゲートが夫々接続し、
前記アクティブインダクタ回路の前記外部接続用の端子対の他方に、前記２つのＭＯＳトランジスタの他方のドレインと一方のゲートが夫々接続し、
前記２つのＭＯＳトランジスタの各ソースが、共通の固定電位または電流源に接続して構成されていることを特徴とする発振器。
【請求項１０】
請求項１〜８の何れか１項に記載のアクティブインダクタ回路と、
前記アクティブインダクタ回路の前記外部接続用の端子対間に並列に接続するキャパシタ及び抵抗と、
非反転入力端子と反転入力端子間の入力電圧が正負両方の相互コンダクタンスによって非反転出力端子の非反転出力電流と反転出力端子の反転出力電流に各別に変換される全差動型の電圧制御電流源回路と、を備えてなり、
前記電圧制御電流源回路の前記非反転出力端子と反転出力端子に、前記アクティブインダクタ回路の前記外部接続用の端子対の一方端子と他方端子が各別に接続して構成されていることを特徴とするフィルタ回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図２】
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【図１１】
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【図１５】
【図１６】
【公開番号】特開２００８−２９４５７８（Ｐ２００８−２９４５７８Ａ）
【公開日】平成２０年１２月４日（２００８．１２．４）
【国際特許分類】
【出願番号】特願２００７−１３５８００（Ｐ２００７−１３５８００）
【出願日】平成１９年５月２２日（２００７．５．２２）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【出願人】（３０４０２１４１７）国立大学法人東京工業大学 (1,821)
【Ｆターム（参考）】
【公開日】平成２０年１２月４日（２００８．１２．４）
【国際特許分類】
【出願日】平成１９年５月２２日（２００７．５．２２）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【出願人】（３０４０２１４１７）国立大学法人東京工業大学 (1,821)
【Ｆターム（参考）】
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