アクティブマトリクス型表示装置およびカメラ
【課題】電源線とデータ線との交差部の寄生容量を低減させて表示品質を向上させる。
【解決手段】表示素子とアクティブ素子とを備えた画素１０１が２次元に配列され、一方向に延在する複数のデータ信号線１０２、他方向に延在する複数の電源線１０３を有するアクティブマトリクス型表示装置において、データ信号線１０２と電源線１０３との交差部で電源線の線幅が交差部以外の位置の線幅よりも短くなるようにする、又はデータ信号線と電源線との交差部で電源線を分岐させ、分岐した複数の分岐部の各幅の合計が交差部以外の位置の線幅よりも短くなるようにする。
【解決手段】表示素子とアクティブ素子とを備えた画素１０１が２次元に配列され、一方向に延在する複数のデータ信号線１０２、他方向に延在する複数の電源線１０３を有するアクティブマトリクス型表示装置において、データ信号線１０２と電源線１０３との交差部で電源線の線幅が交差部以外の位置の線幅よりも短くなるようにする、又はデータ信号線と電源線との交差部で電源線を分岐させ、分岐した複数の分岐部の各幅の合計が交差部以外の位置の線幅よりも短くなるようにする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はアクティブマトリクス型表示装置およびカメラに係わり、特に表示素子とアクティブ素子とを備えた画素が２次元に配列され、一方向に延在する複数のデータ信号線、他方向に延在する複数の電源線を有するアクティブマトリクス型表示装置およびカメラに関するものである。
【背景技術】
【０００２】
近年、エレクトロルミネッセンス（ＥＬ）素子が画像表示素子として画像表示パネルに応用されている（以後、ＥＬパネルと称する）。
【０００３】
ＥＬ素子は電流駆動型素子であり、その発光制御方法には電圧設定方式と電流設定方式がある。
【０００４】
特許文献１に記載されているような電圧設定方式の画素回路の構成を図１０に示す。回路構成は次のようになっている。電圧データＶ（ｄａｔａ）はデータ信号線１０２を介してトランジスタＭ１のドレインに入力され、トランジスタＭ３のドレインがＥＬ素子の電流注入端子と接続されている。また制御信号が行制御線１０４、１０５を介して各々トランジスタＭ１のゲート、トランジスタＭ３のゲートに入力される。容量Ｃ１は一端が電源に接続され他端がトランジスタＭ２のゲートとトランジスタＭ１のソースに接続される。トランジスタＭ２のソースは電源（Ｖｃｃ）と接続され、トランジスタＭ２のドレインはトランジスタＭ３のソースと各々接続される。トランジスタＭ３は瞬間的に過大な電流がＥＬ素子に流れないために設けられており、点順次動作を行う場合はトランジスタＭ３を必要としない。また、特許文献１の図２では、信号線駆動回路から有機ＥＬ素子列に沿って配置される複数のデータ線は列方向に配列された一定の線幅を有する電源線と交差した平面構造が示されている。
【０００５】
次に特許文献２に記載されているような電流設定方式の画素回路の構成を図１１に示す。
【０００６】
電流データＩ（ｄａｔａ）はデータ信号線１０２を介してトランジスタＭ３のソースに入力され、トランジスタＭ３のゲートとトランジスタＭ４のゲートは共通の制御線１０５に接続される。トランジスタＭ４のソースはトランジスタＭ３のドレインとトランジスタＭ２のドレイン、トランジスタＭ１のドレインと接続される。トランジスタＭ４のドレインはＥＬ素子の電流注入端子と接続されている。また、トランジスタＭ１のゲートは一端が電源線１０３に接続された容量Ｃ１の他端と、トランジスタＭ２のソースと接続され、トランジスタＭ２のゲートは制御線１０４、トランジスタＭ１のソースは電源線１０３に接続されている。
【０００７】
なお、本発明に関連する技術としては、特許文献３に、液晶表示装置において、ゲート配線とソース配線の交差部容量を低減するために、ゲート配線とソース配線の少なくとも一方の幅を交差部以外より細くすることの記載がある（特許文献３の図２等）。また、特許文献４には、補助容量配線を走査配線に沿って延長することの記載がある（特許文献４の図１（ａ）等）
【特許文献１】特開２００３−２２８２９９号公報
【特許文献２】米国特許第６３７３４５４号明細書
【特許文献３】特開平５−０６１０６９号公報
【特許文献４】特開２００１−０９２３７８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記ＥＬパネルの画素回路部において、例えば、特許文献１の図２に示されるように、データ信号を選択画素に供給する複数の信号線（データ線）と前記データ線と垂直方向に延在する電源線（Ｖｄｄ）が交差する構造をとっている。その場合、データ線と電源線の交差部において交差数分の寄生容量が発生していた。その結果、選択画素回路に正確なデータ信号を安定して書き込むことが十分にできず表示品質を悪化させている課題があった。
【０００９】
本発明は上記課題を鑑みてなされたものであり、ＥＬパネルの画素回路部におけるデータ線と電源線の交差部に発生する寄生容量を低減させ、選択画素に正確な信号を安定して書き込むことを可能にして表示品質を向上させた表示装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明は前記課題を下記の手段によって解決したものである。
【００１１】
本発明のアクティブマトリクス型表示装置は、表示素子とアクティブ素子とを備えた画素が２次元に配列され、一方向に延在する複数のデータ信号線、他方向に延在する複数の電源線を有するアクティブマトリクス型表示装置において、
前記データ信号線と前記電源線との交差部で前記電源線の線幅が前記交差部以外の位置の線幅よりも短いことを特徴とする。
【００１２】
本発明のアクティブマトリクス型表示装置は、表示素子とアクティブ素子とを備えた画素が２次元に配列され、一方向に延在する複数のデータ信号線、他方向に延在する複数の電源線を有するアクティブマトリクス型表示装置において、
前記データ信号線と前記電源線との交差部で前記電源線は分岐しており、分岐した複数の分岐部の各幅の合計が前記交差部以外の位置の線幅よりも短いことを特徴とする。
【発明の効果】
【００１３】
本発明によれば、電源線とデータ線の寄生容量の影響を抑え、電源の信頼性を確保して画素回路部へのデータの書き込み動作を安定化させることができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態について図面を用いて詳細に説明する。
［実施形態１］
図１は本発明の第１実施形態に係わる電流設定方式の画素回路の、電流データが供給される行方向に延在した複数のデータ線と、各画素回路に電源を供給する電源線の一部の平面構造図である。画素回路の構成は図１１に示した構成と同じである。図２は図１のＡ−Ａ断面図である。
【００１５】
図１において、１０１は図１１に示すような電流設定方式の画素回路部であり、１０２はデータ線、１０３は電源線、１０４及び１０５は行制御線を示す。電源線１０３において線幅をデータ線１０２との交差部で交差部以外の他の位置の線幅より短くした構造となっている。この構造により電源線１０３とデータ線１０２の交差部に発生する寄生容量を低減している。こうすることで、選択画素への電流データＩ（ｄａｔａ）の書き込み動作を安定化させることができる。特に、黒レベルを表示するための微小電流（黒電流）を正確に書き込むことが可能となる。線幅が短い部分は図１では電源線１０３の中心に配置しているが、この位置は任意に配置することができる。
【００１６】
なお、電源線はデータ線に対して基本的には並行に配することも可能であるが、以下に説明するように、電源線はデータ線に対して垂直に配することが望ましい。
【００１７】
電源線は、各画素を構成するＥＬ素子の駆動電流の総和電流を流すため、低抵抗となるように他の配線と比較して線幅を太くすることが求められる。図１及び図２に示すように、その構成レイアウトにおいて、高精細な画素を形成するために、各画素回路に有する容量Ｃ１（図１１に図示）は、電源線１０３とオーバーラップするように電極１０６が設けられることで、形成される。また、画素回路領域１０１（１画素）内にトランジスタ４つが配置される。ここで、電源線をデータ線と並行に配置すると、データ線間に容量Ｃ１と４つのトランジスタとをデータ線の並び方向に並べて配置する必要が生じ、高精細な画素形成において不利になる。そのため、電源線はデータ線に対して垂直方向に延在させるレイアウトが望ましい。
【００１８】
図２において、１０７は基板、１０８、１０９は絶縁層である。電極１０６はポリシリコン領域によって形成され、配線層（電極層）の順番は上から、データ線、電源線、容量電極（一端）となっている。図１では交差部の寄生容量がより少なくなるように、電源線１０３と平行となるように交差部での電源線の幅を短くしているが、適宜、交差部での電源線の形状は変更してもよい。
【００１９】
次に上記画素回路を２次元状に配置したＥＬパネルの回路構成を図３に示す。Ｒ（赤）Ｇ（緑）Ｂ（青）入力映像信号１０（以下、入力映像信号）がＥＬパネルの水平画素数の３倍数設けられた列制御回路１に入力される。その後、水平制御信号１１ａは入力回路６に入力され水平制御信号１１を出力して水平シフトレジスタ３に入力される。
【００２０】
補助列制御信号１３ａは入力回路８を介して補助列制御信号１３を出力しゲート回路４及び１６に入力される。水平シフトレジスタ３の各列に対応した出力端子に出力された水平サンプリング信号群１７はゲート回路１６から出力される制御信号２１が入力されたゲート回路１５に入力され、そこで変換された水平サンプリング信号群１８が列制御回路１に入力される。列制御回路１はゲート回路４から出力される制御信号１９が入力されている。垂直制御信号１２ａは入力回路７に入力され垂直制御信号１２を出力して垂直シフトレジスタ５に入力され、走査信号が行制御線１０４、１０５に入力される。
【００２１】
列制御回路１からのデータ信号はデータ線１０２を介して各画素回路に入力される。列制御回路１の１例を図５に示す。入力映像信号（Ｖｉｄｅｏ）はトランジスタＭ１１のソース及びトランジスタＭ１２のソースに入力され、トランジスタＭ１１のゲート、トランジスタＭ１２のゲートは各々水平サンプリング信号ＳＰａ、ＳＰｂが入力される。トランジスタＭ１１のドレインはトランジスタＭ１３のソースと一端がＧＮＤに接地された容量Ｃ１１とに接続される。トランジスタＭ１３のゲートは制御信号Ｐ１に接続される。またトランジスタＭ１２のドレインはトランジスタＭ１４のソースと一端がＧＮＤに接地された容量Ｃ１２とに接続される。トランジスタＭ１４のゲートは制御信号Ｐ２に接続される。トランジスタＭ１３のドレインとトランジスタＭ１４のドレインはトランジスタＭ１５のゲートに接続される。トランジスタＭ１５のソースはＧＮＤに接地され、ドレインから電流データＩ（ｄａｔａ）が出力される。
【００２２】
以上、本実施形態では電流設定方式の画素回路を有する表示パネルについて説明をしたが、電圧設定方式の例えば図１０のような画素回路を有する表示パネルにおいても上述したように電源線幅をデータ線との交差部において短くすることも可能である。そして、選択画素への電圧データＶ（ｄａｔａ）の書き込み動作を安定化させる同様な効果を得ることができる。図４は電流設定方式の画素回路を２次元状に配置したＥＬパネルの回路構成を示す図である。図３の回路構成と異なるのは、入力回路８、ゲート回路４、ゲート回路１５、ゲート回路１６が設けられておらず、水平シフトレジスタ３が列制御回路２２に接続されていることである。
【００２３】
ここで、列制御回路２２では図６に示すように水平サンプリング信号ＳＰがトランジスタＭ０のゲートに接続され、トランジスタＭ０のソースに入力映像信号（Ｖｉｄｅｏ）が入力される。トランジスタＭ０のドレインのドレインの出力から列制御信号１４の電圧データＶ（ｄａｔａ）が出力される。
［実施形態２］
図７はＥＬパネルの画素部における実施形態２の平面構造図であり、図８は図７のＢ−Ｂ断面図である。１０１は例えば図１０や図１１に示すような画素回路部であり、１０２はデータ線、１０３は電源線、１０４及び１０５は行制御線を示す。図８において、１０７は基板、１０８、１０９は絶縁層である。
【００２４】
実施形態１との相違は、電源線１０３においてデータ線１０２との交差部で２本に分岐した構造である点である。電源線幅を短くすると、過電流などによって配線が切断されやすくなる場合がある。本実施形態では、電源線の幅を短くするデータ線との交差部において２本に分岐することによって電源線の信頼性を向上させた構造としている。そして、電源線とデータ線との交差部で、電源線の線幅は交差部以外の位置の線幅よりも短くなっており、実施形態１と同様な効果を得ることができる。なお、本実施形態では電源線１０３とデータ線１０２との交差部で２本に分岐した構造を示したが、３本以上に分岐した構造でもよく本実施形態と同様な効果を得ることができる。
【００２５】
なお、実施形態１及び２において、図１０に示した画素回路及び図１１に示した画素回路は図１０のトランジスタＭ２、図１１のトランジスタＭ１の導電型を反対導電型にして用いても良い（図１０のトランジスタＭ２及び図１１のトランジスタＭ１はｐＭＯＳトランジスタとなっているが、ｎＭＯＳトランジスタに変えてもよい。他のトランジスタはスイッチングトランジスタとして動作するので、基本的には導電型を問わない。）。この場合、ＥＬ素子のアノード、カソードは逆になり、アノードにＶｃｃが接続され、電源線の電圧はＶｃｃではなく、ＧＮＤとなる。
【００２６】
なお交差部の分岐は図７の構成に限定されず、分岐した複数の分岐部の各幅（Ｌ１、Ｌ２）の合計（Ｌ１＋Ｌ２）が交差部以外の位置の線幅（Ｌ）よりも短くなるようになっていればよく（（Ｌ１＋Ｌ２）＜Ｌ）（図７の構成もこの関係を満たしている）、図１２に示したように、電源線１０３の両端に分岐させることも可能である。
［実施形態３］
上述した実施形態１及び実施形態２において電子機器に用いた例について説明する。
【００２７】
図１０はデジタルスチルカメラの一例のブロック図である。図中、２９はシステム全体、２３は被写体を撮像する撮影部、２４は映像信号処理回路、２５は表示パネル、２６はメモリ、２７はＣＰＵ、２８は操作部を示す。撮像部２３で撮影した映像または、メモリ２６に記録された映像を、映像信号処理回路２４で信号処理し、表示パネル２５で見ることができる。ＣＰＵ２７では、操作部２８からの入力によって、撮影部２３、メモリ２６、映像信号処理回路２４などを制御して、状況に適した撮影、記録、再生、表示を行う。
【００２８】
表示パネル２５として上述した実施形態におけるＥＬパネルを用いた場合、電源線とデータ線の寄生容量を抑制し、画素部へのデータ書き込み動作を安定させることによって高品質な表示パネルを提供できる。また、表示パネルはこの他にもデジタルビデオカメラ、ＰＤＡ、携帯電話等の各種電子機器の表示部、テレビ等の表示装置として利用できる。
【００２９】
なお、本発明は上記実施形態に限定されるものではなく、電源線はデータ線と同様に寄生容量を発生する他の配線においてでもよい。また、上記実施形態で示したＥＬ表示装置だけでなく液晶表示装置などのアクティブマトリクス型表示装置にも適用可能である。液晶表示装置において、液晶と並列に接続される補助容量は画素選択スイッチが非選択時に液晶を駆動する電圧を十分に保持できる容量を形成するため、電源線は他の配線よりも線幅を太くして液晶を安定に駆動できる容量を形成することが求められる。そのため、液晶表示装置においても、電源線をデータ線との交差部で、電源線の線幅を交差部以外の位置の線幅よりも短くする、又は電源線を分岐し、分岐した複数の分岐部の各幅の合計を交差部以外の位置の線幅よりも短くする。
【産業上の利用可能性】
【００３０】
本発明はＥＬ表示装置や液晶表示装置等のアクティブ表示装置を用いたデジタルスチルカメラ、デジタルビデオカメラ、ＰＤＡ、携帯電話、テレビ等に用いることができる。
【図面の簡単な説明】
【００３１】
【図１】本発明の実施形態１の画素回路部の平面構造図である。
【図２】図１のＡ−Ａ断面を示す断面図である。
【図３】電流設定方式によるＥＬパネルの回路構成図である。
【図４】電圧設定方式によるＥＬパネルの回路構成図である。
【図５】電流設定方式によるＥＬパネルの列制御回路構成図である。
【図６】電圧設定方式によるＥＬパネルの列制御回路構成図である。
【図７】本発明の実施形態２の画素回路部の平面構造図である。
【図８】図７のＢ−Ｂ断面を示す断面図である。
【図９】実施形態を利用した表示装置のブロック図である。
【図１０】電圧設定方式によるＥＬパネルの画素回路の構成図である。
【図１１】電流設定方式によるＥＬパネルの画素回路の構成図である。
【図１２】交差部の変形例を示す平面図である。
【符号の説明】
【００３２】
１ 列制御回路
２ 画素回路
３ 列シフトレジスタ
４ ゲート回路
５ 行シフトレジスタ
６、７，８ 入力回路
９ 画像表示部
１０ 映像信号線
１１ 水平走査制御信号
１２ 垂直走査制御信号
１３ 副制御信号
１５ 水平サンプリング信号ゲート回路
１６ ゲート回路
１７ 水平サンプリング信号
１８ 水平サンプリング信号
１９ 制御信号
２１ 制御信号
２２ 列制御回路
２３ 撮影部
２４ 映像信号処理回路
２５ 表示パネル
２６ メモリ
２７ ＣＰＵ
２８ 操作部
２９ システム
１０１ 画素回路
１０２ データ線
１０３ 電源線
１０４、１０５ 行制御線
Ｃ１ 容量
Ｖ（ｄａｔａ） 電圧データ信号
Ｉ（ｄａｔａ） 電流データ信号
Ｍ０、Ｍ１〜Ｍ４、Ｍ１１〜Ｍ１５ トランジスタ
【技術分野】
【０００１】
本発明はアクティブマトリクス型表示装置およびカメラに係わり、特に表示素子とアクティブ素子とを備えた画素が２次元に配列され、一方向に延在する複数のデータ信号線、他方向に延在する複数の電源線を有するアクティブマトリクス型表示装置およびカメラに関するものである。
【背景技術】
【０００２】
近年、エレクトロルミネッセンス（ＥＬ）素子が画像表示素子として画像表示パネルに応用されている（以後、ＥＬパネルと称する）。
【０００３】
ＥＬ素子は電流駆動型素子であり、その発光制御方法には電圧設定方式と電流設定方式がある。
【０００４】
特許文献１に記載されているような電圧設定方式の画素回路の構成を図１０に示す。回路構成は次のようになっている。電圧データＶ（ｄａｔａ）はデータ信号線１０２を介してトランジスタＭ１のドレインに入力され、トランジスタＭ３のドレインがＥＬ素子の電流注入端子と接続されている。また制御信号が行制御線１０４、１０５を介して各々トランジスタＭ１のゲート、トランジスタＭ３のゲートに入力される。容量Ｃ１は一端が電源に接続され他端がトランジスタＭ２のゲートとトランジスタＭ１のソースに接続される。トランジスタＭ２のソースは電源（Ｖｃｃ）と接続され、トランジスタＭ２のドレインはトランジスタＭ３のソースと各々接続される。トランジスタＭ３は瞬間的に過大な電流がＥＬ素子に流れないために設けられており、点順次動作を行う場合はトランジスタＭ３を必要としない。また、特許文献１の図２では、信号線駆動回路から有機ＥＬ素子列に沿って配置される複数のデータ線は列方向に配列された一定の線幅を有する電源線と交差した平面構造が示されている。
【０００５】
次に特許文献２に記載されているような電流設定方式の画素回路の構成を図１１に示す。
【０００６】
電流データＩ（ｄａｔａ）はデータ信号線１０２を介してトランジスタＭ３のソースに入力され、トランジスタＭ３のゲートとトランジスタＭ４のゲートは共通の制御線１０５に接続される。トランジスタＭ４のソースはトランジスタＭ３のドレインとトランジスタＭ２のドレイン、トランジスタＭ１のドレインと接続される。トランジスタＭ４のドレインはＥＬ素子の電流注入端子と接続されている。また、トランジスタＭ１のゲートは一端が電源線１０３に接続された容量Ｃ１の他端と、トランジスタＭ２のソースと接続され、トランジスタＭ２のゲートは制御線１０４、トランジスタＭ１のソースは電源線１０３に接続されている。
【０００７】
なお、本発明に関連する技術としては、特許文献３に、液晶表示装置において、ゲート配線とソース配線の交差部容量を低減するために、ゲート配線とソース配線の少なくとも一方の幅を交差部以外より細くすることの記載がある（特許文献３の図２等）。また、特許文献４には、補助容量配線を走査配線に沿って延長することの記載がある（特許文献４の図１（ａ）等）
【特許文献１】特開２００３−２２８２９９号公報
【特許文献２】米国特許第６３７３４５４号明細書
【特許文献３】特開平５−０６１０６９号公報
【特許文献４】特開２００１−０９２３７８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記ＥＬパネルの画素回路部において、例えば、特許文献１の図２に示されるように、データ信号を選択画素に供給する複数の信号線（データ線）と前記データ線と垂直方向に延在する電源線（Ｖｄｄ）が交差する構造をとっている。その場合、データ線と電源線の交差部において交差数分の寄生容量が発生していた。その結果、選択画素回路に正確なデータ信号を安定して書き込むことが十分にできず表示品質を悪化させている課題があった。
【０００９】
本発明は上記課題を鑑みてなされたものであり、ＥＬパネルの画素回路部におけるデータ線と電源線の交差部に発生する寄生容量を低減させ、選択画素に正確な信号を安定して書き込むことを可能にして表示品質を向上させた表示装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明は前記課題を下記の手段によって解決したものである。
【００１１】
本発明のアクティブマトリクス型表示装置は、表示素子とアクティブ素子とを備えた画素が２次元に配列され、一方向に延在する複数のデータ信号線、他方向に延在する複数の電源線を有するアクティブマトリクス型表示装置において、
前記データ信号線と前記電源線との交差部で前記電源線の線幅が前記交差部以外の位置の線幅よりも短いことを特徴とする。
【００１２】
本発明のアクティブマトリクス型表示装置は、表示素子とアクティブ素子とを備えた画素が２次元に配列され、一方向に延在する複数のデータ信号線、他方向に延在する複数の電源線を有するアクティブマトリクス型表示装置において、
前記データ信号線と前記電源線との交差部で前記電源線は分岐しており、分岐した複数の分岐部の各幅の合計が前記交差部以外の位置の線幅よりも短いことを特徴とする。
【発明の効果】
【００１３】
本発明によれば、電源線とデータ線の寄生容量の影響を抑え、電源の信頼性を確保して画素回路部へのデータの書き込み動作を安定化させることができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態について図面を用いて詳細に説明する。
［実施形態１］
図１は本発明の第１実施形態に係わる電流設定方式の画素回路の、電流データが供給される行方向に延在した複数のデータ線と、各画素回路に電源を供給する電源線の一部の平面構造図である。画素回路の構成は図１１に示した構成と同じである。図２は図１のＡ−Ａ断面図である。
【００１５】
図１において、１０１は図１１に示すような電流設定方式の画素回路部であり、１０２はデータ線、１０３は電源線、１０４及び１０５は行制御線を示す。電源線１０３において線幅をデータ線１０２との交差部で交差部以外の他の位置の線幅より短くした構造となっている。この構造により電源線１０３とデータ線１０２の交差部に発生する寄生容量を低減している。こうすることで、選択画素への電流データＩ（ｄａｔａ）の書き込み動作を安定化させることができる。特に、黒レベルを表示するための微小電流（黒電流）を正確に書き込むことが可能となる。線幅が短い部分は図１では電源線１０３の中心に配置しているが、この位置は任意に配置することができる。
【００１６】
なお、電源線はデータ線に対して基本的には並行に配することも可能であるが、以下に説明するように、電源線はデータ線に対して垂直に配することが望ましい。
【００１７】
電源線は、各画素を構成するＥＬ素子の駆動電流の総和電流を流すため、低抵抗となるように他の配線と比較して線幅を太くすることが求められる。図１及び図２に示すように、その構成レイアウトにおいて、高精細な画素を形成するために、各画素回路に有する容量Ｃ１（図１１に図示）は、電源線１０３とオーバーラップするように電極１０６が設けられることで、形成される。また、画素回路領域１０１（１画素）内にトランジスタ４つが配置される。ここで、電源線をデータ線と並行に配置すると、データ線間に容量Ｃ１と４つのトランジスタとをデータ線の並び方向に並べて配置する必要が生じ、高精細な画素形成において不利になる。そのため、電源線はデータ線に対して垂直方向に延在させるレイアウトが望ましい。
【００１８】
図２において、１０７は基板、１０８、１０９は絶縁層である。電極１０６はポリシリコン領域によって形成され、配線層（電極層）の順番は上から、データ線、電源線、容量電極（一端）となっている。図１では交差部の寄生容量がより少なくなるように、電源線１０３と平行となるように交差部での電源線の幅を短くしているが、適宜、交差部での電源線の形状は変更してもよい。
【００１９】
次に上記画素回路を２次元状に配置したＥＬパネルの回路構成を図３に示す。Ｒ（赤）Ｇ（緑）Ｂ（青）入力映像信号１０（以下、入力映像信号）がＥＬパネルの水平画素数の３倍数設けられた列制御回路１に入力される。その後、水平制御信号１１ａは入力回路６に入力され水平制御信号１１を出力して水平シフトレジスタ３に入力される。
【００２０】
補助列制御信号１３ａは入力回路８を介して補助列制御信号１３を出力しゲート回路４及び１６に入力される。水平シフトレジスタ３の各列に対応した出力端子に出力された水平サンプリング信号群１７はゲート回路１６から出力される制御信号２１が入力されたゲート回路１５に入力され、そこで変換された水平サンプリング信号群１８が列制御回路１に入力される。列制御回路１はゲート回路４から出力される制御信号１９が入力されている。垂直制御信号１２ａは入力回路７に入力され垂直制御信号１２を出力して垂直シフトレジスタ５に入力され、走査信号が行制御線１０４、１０５に入力される。
【００２１】
列制御回路１からのデータ信号はデータ線１０２を介して各画素回路に入力される。列制御回路１の１例を図５に示す。入力映像信号（Ｖｉｄｅｏ）はトランジスタＭ１１のソース及びトランジスタＭ１２のソースに入力され、トランジスタＭ１１のゲート、トランジスタＭ１２のゲートは各々水平サンプリング信号ＳＰａ、ＳＰｂが入力される。トランジスタＭ１１のドレインはトランジスタＭ１３のソースと一端がＧＮＤに接地された容量Ｃ１１とに接続される。トランジスタＭ１３のゲートは制御信号Ｐ１に接続される。またトランジスタＭ１２のドレインはトランジスタＭ１４のソースと一端がＧＮＤに接地された容量Ｃ１２とに接続される。トランジスタＭ１４のゲートは制御信号Ｐ２に接続される。トランジスタＭ１３のドレインとトランジスタＭ１４のドレインはトランジスタＭ１５のゲートに接続される。トランジスタＭ１５のソースはＧＮＤに接地され、ドレインから電流データＩ（ｄａｔａ）が出力される。
【００２２】
以上、本実施形態では電流設定方式の画素回路を有する表示パネルについて説明をしたが、電圧設定方式の例えば図１０のような画素回路を有する表示パネルにおいても上述したように電源線幅をデータ線との交差部において短くすることも可能である。そして、選択画素への電圧データＶ（ｄａｔａ）の書き込み動作を安定化させる同様な効果を得ることができる。図４は電流設定方式の画素回路を２次元状に配置したＥＬパネルの回路構成を示す図である。図３の回路構成と異なるのは、入力回路８、ゲート回路４、ゲート回路１５、ゲート回路１６が設けられておらず、水平シフトレジスタ３が列制御回路２２に接続されていることである。
【００２３】
ここで、列制御回路２２では図６に示すように水平サンプリング信号ＳＰがトランジスタＭ０のゲートに接続され、トランジスタＭ０のソースに入力映像信号（Ｖｉｄｅｏ）が入力される。トランジスタＭ０のドレインのドレインの出力から列制御信号１４の電圧データＶ（ｄａｔａ）が出力される。
［実施形態２］
図７はＥＬパネルの画素部における実施形態２の平面構造図であり、図８は図７のＢ−Ｂ断面図である。１０１は例えば図１０や図１１に示すような画素回路部であり、１０２はデータ線、１０３は電源線、１０４及び１０５は行制御線を示す。図８において、１０７は基板、１０８、１０９は絶縁層である。
【００２４】
実施形態１との相違は、電源線１０３においてデータ線１０２との交差部で２本に分岐した構造である点である。電源線幅を短くすると、過電流などによって配線が切断されやすくなる場合がある。本実施形態では、電源線の幅を短くするデータ線との交差部において２本に分岐することによって電源線の信頼性を向上させた構造としている。そして、電源線とデータ線との交差部で、電源線の線幅は交差部以外の位置の線幅よりも短くなっており、実施形態１と同様な効果を得ることができる。なお、本実施形態では電源線１０３とデータ線１０２との交差部で２本に分岐した構造を示したが、３本以上に分岐した構造でもよく本実施形態と同様な効果を得ることができる。
【００２５】
なお、実施形態１及び２において、図１０に示した画素回路及び図１１に示した画素回路は図１０のトランジスタＭ２、図１１のトランジスタＭ１の導電型を反対導電型にして用いても良い（図１０のトランジスタＭ２及び図１１のトランジスタＭ１はｐＭＯＳトランジスタとなっているが、ｎＭＯＳトランジスタに変えてもよい。他のトランジスタはスイッチングトランジスタとして動作するので、基本的には導電型を問わない。）。この場合、ＥＬ素子のアノード、カソードは逆になり、アノードにＶｃｃが接続され、電源線の電圧はＶｃｃではなく、ＧＮＤとなる。
【００２６】
なお交差部の分岐は図７の構成に限定されず、分岐した複数の分岐部の各幅（Ｌ１、Ｌ２）の合計（Ｌ１＋Ｌ２）が交差部以外の位置の線幅（Ｌ）よりも短くなるようになっていればよく（（Ｌ１＋Ｌ２）＜Ｌ）（図７の構成もこの関係を満たしている）、図１２に示したように、電源線１０３の両端に分岐させることも可能である。
［実施形態３］
上述した実施形態１及び実施形態２において電子機器に用いた例について説明する。
【００２７】
図１０はデジタルスチルカメラの一例のブロック図である。図中、２９はシステム全体、２３は被写体を撮像する撮影部、２４は映像信号処理回路、２５は表示パネル、２６はメモリ、２７はＣＰＵ、２８は操作部を示す。撮像部２３で撮影した映像または、メモリ２６に記録された映像を、映像信号処理回路２４で信号処理し、表示パネル２５で見ることができる。ＣＰＵ２７では、操作部２８からの入力によって、撮影部２３、メモリ２６、映像信号処理回路２４などを制御して、状況に適した撮影、記録、再生、表示を行う。
【００２８】
表示パネル２５として上述した実施形態におけるＥＬパネルを用いた場合、電源線とデータ線の寄生容量を抑制し、画素部へのデータ書き込み動作を安定させることによって高品質な表示パネルを提供できる。また、表示パネルはこの他にもデジタルビデオカメラ、ＰＤＡ、携帯電話等の各種電子機器の表示部、テレビ等の表示装置として利用できる。
【００２９】
なお、本発明は上記実施形態に限定されるものではなく、電源線はデータ線と同様に寄生容量を発生する他の配線においてでもよい。また、上記実施形態で示したＥＬ表示装置だけでなく液晶表示装置などのアクティブマトリクス型表示装置にも適用可能である。液晶表示装置において、液晶と並列に接続される補助容量は画素選択スイッチが非選択時に液晶を駆動する電圧を十分に保持できる容量を形成するため、電源線は他の配線よりも線幅を太くして液晶を安定に駆動できる容量を形成することが求められる。そのため、液晶表示装置においても、電源線をデータ線との交差部で、電源線の線幅を交差部以外の位置の線幅よりも短くする、又は電源線を分岐し、分岐した複数の分岐部の各幅の合計を交差部以外の位置の線幅よりも短くする。
【産業上の利用可能性】
【００３０】
本発明はＥＬ表示装置や液晶表示装置等のアクティブ表示装置を用いたデジタルスチルカメラ、デジタルビデオカメラ、ＰＤＡ、携帯電話、テレビ等に用いることができる。
【図面の簡単な説明】
【００３１】
【図１】本発明の実施形態１の画素回路部の平面構造図である。
【図２】図１のＡ−Ａ断面を示す断面図である。
【図３】電流設定方式によるＥＬパネルの回路構成図である。
【図４】電圧設定方式によるＥＬパネルの回路構成図である。
【図５】電流設定方式によるＥＬパネルの列制御回路構成図である。
【図６】電圧設定方式によるＥＬパネルの列制御回路構成図である。
【図７】本発明の実施形態２の画素回路部の平面構造図である。
【図８】図７のＢ−Ｂ断面を示す断面図である。
【図９】実施形態を利用した表示装置のブロック図である。
【図１０】電圧設定方式によるＥＬパネルの画素回路の構成図である。
【図１１】電流設定方式によるＥＬパネルの画素回路の構成図である。
【図１２】交差部の変形例を示す平面図である。
【符号の説明】
【００３２】
１ 列制御回路
２ 画素回路
３ 列シフトレジスタ
４ ゲート回路
５ 行シフトレジスタ
６、７，８ 入力回路
９ 画像表示部
１０ 映像信号線
１１ 水平走査制御信号
１２ 垂直走査制御信号
１３ 副制御信号
１５ 水平サンプリング信号ゲート回路
１６ ゲート回路
１７ 水平サンプリング信号
１８ 水平サンプリング信号
１９ 制御信号
２１ 制御信号
２２ 列制御回路
２３ 撮影部
２４ 映像信号処理回路
２５ 表示パネル
２６ メモリ
２７ ＣＰＵ
２８ 操作部
２９ システム
１０１ 画素回路
１０２ データ線
１０３ 電源線
１０４、１０５ 行制御線
Ｃ１ 容量
Ｖ（ｄａｔａ） 電圧データ信号
Ｉ（ｄａｔａ） 電流データ信号
Ｍ０、Ｍ１〜Ｍ４、Ｍ１１〜Ｍ１５ トランジスタ
【特許請求の範囲】
【請求項１】
表示素子とアクティブ素子とを備えた画素が２次元に配列され、一方向に延在する複数のデータ信号線、他方向に延在する複数の電源線を有するアクティブマトリクス型表示装置において、
前記データ信号線と前記電源線との交差部で前記電源線の線幅が前記交差部以外の位置の線幅よりも短いことを特徴とするアクティブマトリクス型表示装置。
【請求項２】
前記交差部で前記電源線が分岐していることを特徴とする請求項１に記載のアクティブマトリクス型表示装置。
【請求項３】
表示素子とアクティブ素子とを備えた画素が２次元に配列され、一方向に延在する複数のデータ信号線、他方向に延在する複数の電源線を有するアクティブマトリクス型表示装置において、
前記データ信号線と前記電源線との交差部で前記電源線は分岐しており、分岐した複数の分岐部の各幅の合計が前記交差部以外の位置の線幅よりも短いことを特徴とするアクティブマトリクス型表示装置。
【請求項４】
前記データ信号線に加えられるデータ信号は電流信号であることを特徴とする請求項１から３のいずれか１項に記載のアクティブマトリクス型表示装置。
【請求項５】
前記データ信号線に加えられるデータ信号は電圧信号であることを特徴とする請求項１から３のいずれか１項に記載のアクティブマトリクス型表示装置。
【請求項６】
前記表示素子はエレクトロルミネッセンス（ＥＬ）素子であることを特徴とする請求項１から５のいずれか１項に記載のアクティブマトリクス型表示装置。
【請求項７】
請求項１から６のいずれか１項に記載のアクティブマトリクス型表示装置と、被写体を撮像する撮像部と、前記撮像部で撮像された信号を処理する映像信号処理部と、を備え、前記映像信号処理部で信号処理された映像信号を前記アクティブマトリクス型表示装置で表示してなるカメラ。
【請求項１】
表示素子とアクティブ素子とを備えた画素が２次元に配列され、一方向に延在する複数のデータ信号線、他方向に延在する複数の電源線を有するアクティブマトリクス型表示装置において、
前記データ信号線と前記電源線との交差部で前記電源線の線幅が前記交差部以外の位置の線幅よりも短いことを特徴とするアクティブマトリクス型表示装置。
【請求項２】
前記交差部で前記電源線が分岐していることを特徴とする請求項１に記載のアクティブマトリクス型表示装置。
【請求項３】
表示素子とアクティブ素子とを備えた画素が２次元に配列され、一方向に延在する複数のデータ信号線、他方向に延在する複数の電源線を有するアクティブマトリクス型表示装置において、
前記データ信号線と前記電源線との交差部で前記電源線は分岐しており、分岐した複数の分岐部の各幅の合計が前記交差部以外の位置の線幅よりも短いことを特徴とするアクティブマトリクス型表示装置。
【請求項４】
前記データ信号線に加えられるデータ信号は電流信号であることを特徴とする請求項１から３のいずれか１項に記載のアクティブマトリクス型表示装置。
【請求項５】
前記データ信号線に加えられるデータ信号は電圧信号であることを特徴とする請求項１から３のいずれか１項に記載のアクティブマトリクス型表示装置。
【請求項６】
前記表示素子はエレクトロルミネッセンス（ＥＬ）素子であることを特徴とする請求項１から５のいずれか１項に記載のアクティブマトリクス型表示装置。
【請求項７】
請求項１から６のいずれか１項に記載のアクティブマトリクス型表示装置と、被写体を撮像する撮像部と、前記撮像部で撮像された信号を処理する映像信号処理部と、を備え、前記映像信号処理部で信号処理された映像信号を前記アクティブマトリクス型表示装置で表示してなるカメラ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２００７−１２１６２９（Ｐ２００７−１２１６２９Ａ）
【公開日】平成１９年５月１７日（２００７．５．１７）
【国際特許分類】
【出願番号】特願２００５−３１２７８６（Ｐ２００５−３１２７８６）
【出願日】平成１７年１０月２７日（２００５．１０．２７）
【出願人】（０００００１００７）キヤノン株式会社 (59,756)
【Ｆターム（参考）】
【公開日】平成１９年５月１７日（２００７．５．１７）
【国際特許分類】
【出願日】平成１７年１０月２７日（２００５．１０．２７）
【出願人】（０００００１００７）キヤノン株式会社 (59,756)
【Ｆターム（参考）】
[ Back to top ]