説明

アクティブマトリクス型表示装置

【課題】時間分割駆動方式によって階調表現を行う場合に駆動回路の動作周波数を小さく抑制し、また発光時間を最大にした場合の非発光時間をなくす。
【解決手段】各画素回路は、発光素子18と、発光素子18の駆動電流をオンオフするドライバー素子17と、ドライバー素子17のゲート電極と信号線14との接続を制御するスイッチング素子15と、信号線14からドライバー素子17のゲート電極に供給される信号電圧が書き込まれる静電容量16とを含む。1フレームを複数のサブフレームに分割して、各サブフレームにおいて、少なくとも3段階の信号電圧を静電容量16に書き込み、1つのサブフレームにおいて、第2走査線11に信号電圧が書き込まれた後に、少なくとも2段階に変化する電圧を与えることにより、サブフレームをさらに分割したサブサブフレームにおけるドライバー素子17のゲート電極電圧を信号電圧と、制御電圧の組み合わせで制御して、発光素子18の発光期間を制御する。

【発明の詳細な説明】
【技術分野】
【0001】
本発明は、画素毎に画素回路を有するアクティブ型の表示装置、特に画素信号電圧により画素の発光期間を制御することで輝度を変動させるものに関する。
【背景技術】
【0002】
自ら発光する有機エレクトロルミネッセンス(EL)素子を用いた有機EL表示装置は、液晶表示装置で必要なバックライトが不要で装置の薄型化に最適であるとともに、視野角にも制限がないため、次世代の表示装置として実用化が期待されている。また、有機EL表示装置に用いられる有機EL素子は、各発光素子の輝度がそこに流れる電流値により制御される点で、液晶セルがそこに印加される電圧により制御されるのとは異なる。
【0003】
有機EL素子を用いた表示装置におけるアクティブマトリクス方式はパッシブマトリクスに対して、有機EL素子の長寿命化および大画面化において有効な方式であり、研究開発が盛んに行われている。またアクティブマトリクス方式には1フレーム当りに有機ELの発光期間が同一かつ発光期間中の輝度の大きさを変化させることで階調表示を行う電流値変調方式と、有機ELの発光期間における発光輝度が同一かつ発光期間を変化させることで階調表示を行う時間分割方式が提案されている。
【0004】
図9に、従来技術の時間分割方式のアクティブマトリクス方式の有機EL表示装置における画素回路を示す(特許文献1参照)。走査線駆動回路106からは、第1走査線101と第2走査線102の2つの走査線が各画素に対し伸びている。また、電源供給回路107は、各画素に正電圧VDDと、負電圧VSSを供給する。さらに、信号線駆動回路108は、信号線103を介し各画素に信号電圧を供給する。また、第1走査線101はスイッチング素子109のゲートに接続され、このnチャネルのスイッチング素子109は信号線103とpチャネルのドライバー素子104のゲートの接続をオンオフする。第2走査線102は、放電スイッチ素子110のゲートに接続されており、この放電スイッチ素子110は、正電源VDDと、ドライバー素子104のゲートの接続をオンオフする。また、この放電スイッチ素子110には、並列に静電容量111が接続されている。そして、ドライバー素子104の一端は正電源VDDに接続され、他端は発光素子105を介し負電源VSSに接続されている。
【0005】
従って、放電スイッチ素子110をオンすることで静電容量111の両端が短絡され、放電される。放電スイッチ素子110をオフして、スイッチング素子109をオンすることで、信号線103の信号電圧が静電容量111に書き込まれ、この書き込み電圧に応じてドライバー素子104がオンオフされ、発光素子105がオンオフされる。
【0006】
この従来技術によれば、任意の階調は0ビット〜nビットの重み付けをされたサブフレームの発光のオンオフの組み合わせによって1フレームにおける発光期間が決定されて、輝度データに応じた表示がされる。また、この従来技術では、擬似輪郭と呼ばれる視認性の問題を、比較的発光期間の長いビットに対してはこれを時間軸に対して分割かつ分散させて配置することにより低減させている。
【0007】
この方式においては、ドライバー素子104は発光素子105に流れる電流をオン・オフするスイッチとしての役割を担う。すなわち、ドライバー素子104のゲート電圧にはドライバー素子104の閾値電圧よりも十分大きいオン電圧、または閾値電圧よりも十分低いオフ電圧のいずれかが印加される。また、ドライバー素子104がオン状態にあるとき、ドライバー素子104のインピーダンスは発光素子105のインピーダンスより十分小さいため、発光素子105が発光している間に発光素子105に流れる電流値は、発光素子105のインピーダンスによって決定される。このため、ドライバー素子104の閾値電圧や移動度などの素子間バラツキの影響は小さくなる。よって、発光素子105が表示装置内において均一性を保っているならば、表示装置は擬似輪郭を低減させた均一性の良い高品質の画像を表示することが可能となる。
【0008】
図11に別の従来技術の時間分割方式のアクティブマトリクス方式の有機EL表示装置における画素回路を示す(非特許文献1参照)。走査線駆動回路206からは、第1走査線201と第2走査線202の2つの走査線が各画素に対し伸びている。また、電源供給回路207は、各画素に正電源VDD(正電源電圧VDD)と、負電源VSS(負電源電圧VSS)を供給する。さらに、信号線駆動回路208は、信号線203を介し各画素に信号電圧を供給する。また、信号線203は、静電容量211を介しドライバー素子204のゲートに接続されており、ドライバー素子204のソースは正電源VDDに接続されている。
【0009】
また、第1走査線201はnチャネルの第1スイッチング素子209のゲートに接続され、この第1スイッチング素子209はpチャネルのドライバー素子204のゲートドレイン間の接続をオンオフする。第2走査線202は、nチャネルの第2スイッチング素子210のゲートに接続されており、この第2スイッチング素子210は、ドライバー素子204のドレインと、発光素子205のアノードとの間に設けられ、第2スイッチング素子210とドライバー素子204との接続をオンオフする。従って、第2スイッチング素子210をオンした状態で、ドライバー素子204に流れる電流が発光素子205に流れる。
【0010】
このような回路において、図12に示すように、信号線203に信号電圧を供給した状態で、第1スイッチング素子209および第2スイッチング素子210をオンした後、第2スイッチング素子210のみをオフにする。これによって、ドライバー素子204のゲートドレイン間が短絡した状態で、正電源VDDからの電流がドライバー素子204のソース・ゲート間電圧がドライバー素子204の閾値電圧となるまで、ドライバー素子204のゲート電極に流れ、このときのドライバー素子の閾値電圧と信号電圧の差が静電容量211のゲートに設定される。次に、第1走査線を201をLレベルにセットすることで、第1スイッチング素子209がオフされ、静電容量211の充電電圧が確定する。
【0011】
このような信号電圧の書き込み動作は、1行内の各列の画素について並列して行われ、各行(図においてはn行)については、順次に行われる。また、1フレーム期間において全画素への信号電圧の書き込み期間が先に行われ、書き込みが終了した後全画素において発光期間に入る。
【0012】
発光期間中は、信号線203を通して参照電圧として三角波が静電容量211に印加され、三角波の電圧がデータ書き込み期間に画素に書き込まれた信号電圧より低い期間においてドライバー素子204はオン状態となり、発光素子205が発光する。この方式によればドライバー素子204の閾値電圧を補償することができるので、ドライバー素子204の閾値電圧のバラツキの影響は図9に示す方式よりさらに小さくなる。
【0013】
また、この方式によれば、特許文献1に示されているように発光期間が長いビットに対しての分散処理を必要とせず、発光タイミングは常に三角波の頂点を重心として発光するために原理的に擬似輪郭という視覚的問題を発生させることなく、均一性の良い高品質の画像を表示することが可能となる。
【0014】
【特許文献1】特開2002−149113(第24頁第8図、第25項第9図)
【非特許文献1】‘51.1:A 2.5−inch OLED Display with a Three−TFT Pixel Circuit for Clampled Inverter Driving’、Kageyamaら、SID04 DIGEST(第1395頁第3図、第4図)
【発明の開示】
【発明が解決しようとする課題】
【0015】
しかしながら、図9に示す方式では擬似輪郭の低減のために発光期間の長いビットに対して分散処理を行うため、1フレーム中に存在する書き込み回数はnビット階調表示においてはn+m個のサブフレームが存在し、書き込み回数の増大に伴い、消費電力が増加するという問題が発生する。また、特に多階調表示においては、1フレーム中における発光期間を最大にするために、1ビットレベルの書き込みを高速に行う必要がある。ところが、パネルサイズを大きく配線中に存在する寄生容量が増大した場合などにより高速動作を行うことができない場合には、多階調が実現できなくなってしまう。
【0016】
一方、図11に示す方式においては、図12に示すように全ラインのデータ書き込み完了するまで発光期間に移行することができないためにデータ書き込みの高速化を可能にしなければ、1フレーム中における発光期間の割合(以下デューティ比)を大きく確保することが困難であるという問題があった。
【課題を解決するための手段】
【0017】
本発明は、マトリクス状に配置された各画素に画素回路を有するアクティブマトリクス型表示装置であって、各画素回路は、駆動電流によって発光する発光素子と、前記駆動電流の前記発光素子への供給を制御するドライバー素子と、信号線からの信号電圧が書き込まれ、書き込まれた信号電圧に応じた電圧を前記ドライバー素子のゲートに作用させる静電容量と、この静電容量の電位をシフトさせて前記ドライバー素子のゲート電位を制御するゲート電位制御線と、を含み、1フレームを複数のサブフレームに分割して、各サブフレームにおいて、少なくとも3段階の信号電圧を信号線から前記静電容量に書き込み、前記1つのサブフレームにおいて、前記信号電圧が書き込まれた後に、前記ゲート電位制御線によって前記ドライバー素子のゲート電位を変化させることにより、サブフレームをさらに分割したサブサブフレームを形成し、このサブサブフレームにおける前記ドライバー素子のゲート電極電圧を前記信号電圧と、前記ゲート電位制御線の電圧との組み合わせで制御して、前記発光素子の発光期間を制御することを特徴とする。
【0018】
また、前記信号線と前記静電容量との接続はスイッチング素子によって制御されることが好適である。
【0019】
また、前記各サブフレームにおいて、すべてのサブフレーム期間の長さの和が1フレーム期間の長さと等しいことが好適である。
【0020】
また、前記サブサブフレームは、1フレーム中の前半のサブフレームにおいては後半サブサブフレームが優先発光期間であり、後半のサブフレームにおいては前半サブサブフレームが優先発光期間であることが好適である。
【0021】
また、前記サブフレームの長さが等しいことが好適である。
【0022】
また、前記ドライバー素子は電界効果トランジスタであることが好適である。
【0023】
また、前記電界効果トランジスタは薄膜トランジスタであることが好適である。
【0024】
また、前記発光素子は有機ELであることが好適である。
【発明の効果】
【0025】
本発明では、ドライバー素子のゲート電極に接続されている静電容量のゲート電極には接続されていない側の電極にゲート電位制御線を設置し、そのゲート電位制御線を制御することにより、サブフレームをサブサブフレームに分割することによってサブフレームの数を最少化する。そして、このように1つのサブフレームに対して書き込まれた信号電圧と制御線電圧との関係によりさらに小さなサブサブフレームを用意することにより、書き込み回数を低減させ、駆動回路の低速化および低消費電力化を可能にする。また、データ書き込みおよび静電容量を介したドライバー素子のゲート電極制御処理を順次走査処理により行うことで、90%以上のデューティ比を確保することを可能にする。
【発明を実施するための最良の形態】
【0026】
以下、本発明の実施形態について、図面に基づいて説明する。
【0027】
以下に、図面を用いて本発明の具体的な態様を説明する。ただし、発明の範囲を図示例に限定するものではない。
【0028】
図1に本発明が適用された表示装置、図2Aにその動作を説明するためのタイミングチャートを示す。
【0029】
電源供給回路4には、電圧VDDに維持される正電源線12および電圧VSSに維持される負電源線13が接続されており、これらが各画素に伸びている。また、信号線駆動回路2からは、各画素の輝度信号に対応する信号電圧を供給する信号線14が各列に沿って伸びている。さらに、走査線駆動回路3からは、各画素における信号電圧の取り込みを制御する第1および第2走査線10,11が各行に沿って伸びている。
【0030】
各画素には、nチャネルのスイッチング素子15、静電容量16、pチャネルのドライバー素子17、発光素子18が設けられている。スイッチング素子15は、ドレインもしくはソースが信号線14に接続され、ソースもしくはドレインがドライバー素子17のゲートに接続され、ゲートは第1走査線10に接続されている。なお、スイッチング素子15は、pチャネルとしてもよい。
【0031】
また、ドライバー素子17のゲートには静電容量16の一端が接続され、静電容量16の他端は、第2走査線11に接続されている。ドライバー素子17のソースは、正電源線12に接続され、ドレインは発光素子18のアノード電極に接続されている。そして、発光素子18のカソード電極は、負電源線13に接続されている。
【0032】
上記表示装置の動作について、図2Aおよび図2Bのタイミングチャート、図3A〜図3Cの動作状態、図5の状態図を用いて説明する。
【0033】
図2A、図2Bに示されるように、1フレームは複数のサブフレームから構成されており、1つのサブフレームはデータ書き込み期間と2つのサブサブフレームに分割され、これらサブサブフレームは第2走査線11のレベルによって決定される。サブフレームは、それぞれ第2走査線11のレベルにより、図5の状態Aもしくは状態Bに相当する。
【0034】
まず、信号線駆動回路2により信号線14の信号電圧をV0,V0−VD1,V0−VD1−VD2のいずれかの電圧とし、走査線駆動回路3により第2走査線11を低電圧VLとした後、走査線駆動回路3により第1走査線10をスイッチング素子15が導通状態となるようにする(図3A)。その後、画素は、第2走査線11の状態により、状態Aもしくは状態Bのいずれかのサブサブフレームに入る。すなわち、第2走査線11がVLの時は状態A、VHのときは状態Bとなる(図5)。
【0035】
このとき、ドライバー素子17の閾値電圧をVtとしたとき以下の条件が成立するようにVH,VL,V0,VD1,VD2を設定する。ただし、画素内に閾値電圧補償回路を導入した場合には、Vt=0として設定する。
【0036】
[数1]
VDD−V0 < −Vt
VDD−(V0−VD1) > −Vt
VDD−(V0−VD1)−(VH−VL) < −Vt
VDD−(V0−VD1−VD2)−(VH−VL) > −Vt
【0037】
つまり、信号電圧がV0の時は、第2走査線11の電圧がVLの時でもドライバー素子17は、サブサブフレームが状態Aおよび状態Bのいずれでも発光条件Vsg+Vt>0が成立せず、そのサブフレームは完全に非発光となる。
【0038】
信号電圧がV0−VD1の時には、第2走査線11の電圧がVL(状態A:優先してオンする優先サブサブフレーム)の時は、ドライバー素子17のゲート電圧はVsg+Vt>0が成立して、ドライバー素子17はオンとなり発光素子18が発光する。一方、第2走査線11の電圧がVH(状態B)の時は、ドライバー素子17はVsg+Vt<0となり、ドライバー素子17はオフとなって発光素子18は発光しない。これによって、1つのサブサブフレームのみが発光条件を満たし状態Aのサブサブフレーム期間のみ発光する。
【0039】
信号電圧がV0−VD1−VD2の時には、第2走査線11の電圧がVHの時でもドライバー素子17は、サブサブフレームが状態Aおよび状態Bのいずれでも発光条件Vsg+Vt<0が成立し、そのサブフレーム期間は全て発光する。
【0040】
ここで、一つのサブフレーム中における状態Aと状態Bとのサブサブフレームの時間比は、第2走査線11のタイミングによって制御される。従って、第2走査線11のデューティー比を制御することで、サブサブフレームの時間比を制御することができる。また、図2Bにあるように任意のサブフレームにおいて状態Aと状態Bの順序を変更することもできる。
【0041】
例えば6ビット階調(輝度レベル0〜63)の表示装置を構成する場合において、特許文献1の方式によれば1フレームにおいて画像のフレーム周波数が60Hzの場合、60x9=540Hzのサブフレームレートで87.5%のデューティ比を実現できる。一方、本実施形態の図7Dの方式によれば60x6=360Hzのサブフレームレートで95.5%のデューティ比を確保できる。
【0042】
また、サブサブフレームにおける状態Aおよび状態Bの期間比および順序を任意に変更することが可能なので、特許文献1にあるようなリフレッシュ回数をn+m回というように増やすことなく、非特許文献1のような図13にある発光特性に近似させることで、擬似輪郭を低減させることが可能になる。さらに、擬似輪郭を発生しない非特許文献1の方式に対しても、本実施形態の方式はデューティ比をほぼ100%確保することができるので、発光時における発光素子の電流密度を低減させ、発光素子の長寿命化および低電圧化が可能になるというメリットがある。
【0043】
また、図4A〜図4Cには、他の実施形態における構成および動作が示されている。この例では、ドライバー素子17のゲートには、他端が電源供給回路4から供給される定電圧に維持される静電容量19の一端が接続されている。従って、図4Aに示すように、Vdataが信号線14からドライバー素子17のゲートに供給されたときには、静電容量19にも充電される。そして、図4Bに示すように、スイッチング素子15がオフされた場合にも、ドライバー素子17のゲート電圧はVdataに維持されるが、走査線駆動回路3によって第2走査線11がVgLからVgHに変化した場合には、ドライバー素子17のゲート電圧は、Vdata+[C1/(C2+C2)](VgH−VgL)に変化する。ここで、C1は静電容量16の容量値、C2は静電容量19の容量値である。なお、静電容量19の他端が接続される電源電圧は、一定電圧であればどのような電圧でもよいが、電源供給回路4が有している電圧が好適であり、VSSなどが好適である。
【0044】
このような構成によって、上述と同様の動作が得られる。
【0045】
図7Aには、4ビット(16階調)の場合の制御の一例を示してある。この場合、サブフレーム1〜4の4つのサブフレームを用意する。そして、サブフレーム1はトータル4の長さで2つのサブサブフレームを3:1に分け後半が優先、サブフレーム2はトータル4の長さで2つのサブサブフレームを2:2に分け後半が優先、サブフレーム3はトータル4の長さで2つのサブサブフレームを2:2に分け前半が優先、サブフレーム4はトータル3の長さで2つのサブサブフレームを2:1に分け前半が優先とする。このようにすると、各サブサブフレームのオンオフによって、階調0〜15に対応するすべてのデューティー比を実現できる。そして、これらのオンオフのための信号は、サブフレームのレートに対応していればよく、フレームレートの4倍の周波数で足りる。なお、この図7において、「1」を記載したサブサブフレームが発光する。また、4ビット(16階調)の表示を4サブフレームで実現するサブサブフレームの設定例は、例えば図7Bにあるようにすべてのサブフレームの長さを等しくしたものなど他にもある。
【0046】
同様にして、5ビット(32階調)の場合は、5サブフレームで、可能であり、サブフレーム1はトータル7の長さで2つのサブサブフレームを6:1に分け後半が優先、サブフレーム2はトータル6の長さで2つのサブサブフレームを4:2に分け後半が優先、サブフレーム3はトータル6の長さで2つのサブサブフレームを3:3に分け前半が優先、サブフレーム4はトータル6の長さで2つのサブサブフレームを4:2に分け前半が優先、サブフレーム5はトータル6の長さで2つのサブサブフレームを5:1に分け前半が優先とする。このようにすると、各サブサブフレームのオンオフによって、階調0〜31に対応するすべてのデューティー比を実現できる。
【0047】
さらに、階調数をさらに大きくした場合に、サブフレーム数およびサブサブフレームにおける分割割合を増やすことによって、対応できる。例えば、図7Cのように、6ビット(64階調)についても、6つのサブフレームを用意し、10:1,9:2、7:4、6:4、8:2、9:1のサブサブフレームを設けることで0〜100%のデューティー比を実現できる。また、6ビット(64階調)の表示を6サブフレームで実現するサブサブフレームの設定例は図7Dに示すように他にもある。
【0048】
ここで、表示に必要な階調数に対応するサブフレームの数は、サブサブフレームによる階調数に応じて、次のように決定される。
【0049】
表示装置の階調数をnビットとし、サブフレームの数をmとする。また、各サブフレームが表現する階調は[2n/m]もしくは[2n/m]−1(ここで、[]はガウス記号)および(l(≦2p)もしくは2n−l,p=0,1,2,…,p≦m/2)とする。
【0050】
「実施例1」
デューティ比がほぼ100[%]である場合は、次のように決定できる。
(A)m=2k(k=1,2,3,・・・)のとき、1サブフレーム当りの階調数は2n/2kであり、図8(A)から全ての階調を表現するための条件は、
【数2】

となる。上式を満たす最小のkで表されるmのサブフレーム数が望ましい。
(B)m=2k+1(k=0,1,2,・・・)のとき、1サブフレーム当りの階調数は2n/(2k+1)であり、図8(B)から全ての階調を表現するための条件は
【数3】

となる。上式を満たす最小のkで表されるmのサブフレーム数が望ましい。
【0051】
「実施例2」
デューティ比がほぼ100(m−1)/m[%]である場合、次のように決定される。
(C)m=2k(k=1,2,3,...)のとき、1サブフレーム当りの階調数は2n/(2k+1)であり、図8(C)から全ての階調を表現するための条件は
【数4】

となる。上式を満たす最小のkで表されるmのサブフレーム数が望ましい。
(D)m=2k+1(k=0,1,2,・・・のとき、1サブフレーム当りの階調数は2n/2kであり、図8(D)から全ての階調を表現するための条件は
【数5】

となる。上式を満たす最小のkで表されるmのサブフレーム数が望ましい。
【0052】
このようにして、本実施形態によれば、表現したい階調数をサブサブフレームを利用して、表現する。1サブフレーム内の2つのサブサブフレームのデューティー比は、これを変更してもサブフレームの周波数は変化しない。従って、サブフレームの表示レートを小さく保ちつつ、大きな階調の表示を達成することができる。
【0053】
図14には、画素回路の他の構成例が示されている。この例では、発光素子18のアノードが正電源線12に接続され、カソードがnチャネルのドライバー素子17のドレインに接続され、ドライバー素子17のソースが負電源線13に接続されている。また、ドライバー素子17のドレイン・ゲート間には短絡用スイッチング素子21が設けられ、この短絡用スイッチング素子21のゲートには第1走査線10が接続されている。また、ドライバー素子17のゲートと、スイッチング素子15のソースもしくはドレイン(信号線14に接続されていない側)との間には静電容量16が配置されている。
【0054】
この構成によれば、図15A〜15Cに示したように、第1の走査線10をHレベルとすることで、スイッチング素子15および短絡用スイッチング素子21がオンし、ドライバー素子17のゲートに負電源線13の電圧VSSに対し、しきい値電圧Vt分だけ高い電圧が書き込まれ、またスイッチング素子15と静電容量16の接続部には、信号電圧が書き込まれる。そして、第1走査線10をLレベルとした後、第2走査線の電圧を所定電圧として、第3走査線22をHレベルとすれば、ドライバー素子17のゲート電圧を図16に示すように、上述の場合と同様に制御することができる。このようにして、この画素回路によれば、Vt補償が行われる。
【図面の簡単な説明】
【0055】
【図1】本発明の実施形態の構成を示す図である。
【図2A】実施形態のタイミングチャートである。
【図2B】実施形態のタイミングチャートである。
【図3A】実施形態のデータ書き込み状態を示す図である。
【図3B】実施形態の発光状態を示す図である。
【図3C】実施形態の発光状態を示す図である。
【図4A】他の実施形態のデータ書き込み状態を示す図である。
【図4B】他の実施形態の発光状態を示す図である。
【図4C】他の実施形態の発光状態を示す図である。
【図5】本発明の入力信号と第2走査線による状態図
【図6A】本発明において利用される走査線駆動回路例1を示す図である。
【図6B】本発明において利用される走査線駆動回路例2を示す図である。
【図7A】本発明の4ビットの階調表示装置への適用例を示す図である。
【図7B】本発明の4ビットの階調表示装置への他の適用例を示す図である。
【図7C】本発明の6ビットの階調表示装置への適用例を示す図である。
【図7D】本発明の6ビットの階調表示装置への他の適用例を示す図である。
【図8】すべての階調に夜表現を可能にする条件について説明する図である。
【図9】従来の画素回路の構成を示す図である。
【図10】従来の画素回路のタイミングチャートを示す図である。
【図11】従来の別の画素回路の構成を示す図である。
【図12】従来の別の画素回路2のタイミングチャートを示す図である。
【図13】従来の別の画素回路2の6ビット階調における発光の様子を示す図である。
【図14】他の画素回路の構成例を示す図である。
【図15A】他の画素回路の動作を説明する図である。
【図15B】他の画素回路の動作を説明する図である。
【図15C】他の画素回路の動作を説明する図である。
【図16】他の画素回路の動作を説明する図である。
【符号の説明】
【0056】
10 第1走査線、11 第2走査線、12 正電源線、13 負電源線、14 信号線、15 スイッチング素子、16 静電容量、17 ドライバー素子、18 発光素子。

【特許請求の範囲】
【請求項1】
マトリクス状に配置された各画素に画素回路を有するアクティブマトリクス型表示装置であって、
各画素回路は、
駆動電流によって発光する発光素子と、
前記駆動電流の前記発光素子への供給を制御するドライバー素子と、
信号線からの信号電圧が書き込まれ、書き込まれた信号電圧に応じた電圧を前記ドライバー素子のゲートに作用させる静電容量と、
この静電容量の電位をシフトさせて前記ドライバー素子のゲート電位を制御するゲート電位制御線と、
を含み、
1フレームを複数のサブフレームに分割して、各サブフレームにおいて、少なくとも3段階の信号電圧を信号線から前記静電容量に書き込み、
前記1つのサブフレームにおいて、前記信号電圧が書き込まれた後に、前記ゲート電位制御線によって前記ドライバー素子のゲート電位を変化させることにより、サブフレームをさらに分割したサブサブフレームを形成し、このサブサブフレームにおける前記ドライバー素子のゲート電極電圧を前記信号電圧と、前記ゲート電位制御線の電圧との組み合わせで制御して、前記発光素子の発光期間を制御することを特徴とするアクティブマトリクス型表示装置。
【請求項2】
請求項1に記載の装置において、
前記信号線と前記静電容量との接続はスイッチング素子によって制御されることを特徴とするアクティブマトリクス型表示装置。
【請求項3】
請求項1または2に記載の装置において、
前記各サブフレームにおいて、すべてのサブフレーム期間の長さの和が1フレーム期間の長さと等しいことを特徴とするアクティブマトリクス型表示装置。
【請求項4】
請求項1〜3のいずれか1つに記載の装置において、
前記サブサブフレームは、1フレーム中の前半のサブフレームにおいては後半サブサブフレームが優先発光期間であり、後半のサブフレームにおいては前半サブサブフレームが優先発光期間であることを特徴とするアクティブマトリクス型表示装置。
【請求項5】
請求項1〜4のいずれか1つに記載の装置において、
前記サブフレームの長さが等しいことを特徴とするアクティブマトリクス型表示装置。
【請求項6】
請求項1〜5のいずれか1つに記載のアクティブマトリクス型表示装置において、
前記ドライバー素子は電界効果トランジスタであることを特徴とするアクティブマトリクス型表示装置。
【請求項7】
請求項6に記載の装置において、
前記電界効果トランジスタは薄膜トランジスタであることを特徴とするアクティブマトリクス型表示装置。
【請求項8】
請求項1〜7のいずれか1つに記載の装置において、
前記発光素子は有機ELであることを特徴とするアクティブマトリクス型表示装置。

【図1】
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【図2A】
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【図2B】
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【図3A】
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【図3B】
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【図3C】
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【図4A】
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【図4B】
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【図4C】
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【図5】
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【図6A】
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【図6B】
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【図7A】
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【図7B】
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【図7C】
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【図7D】
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【図8】
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【図9】
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【図10】
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【図11】
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【図12】
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【図13】
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【図14】
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【図15A】
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【図15B】
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【図15C】
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【図16】
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【公開番号】特開2007−65218(P2007−65218A)
【公開日】平成19年3月15日(2007.3.15)
【国際特許分類】
【出願番号】特願2005−250303(P2005−250303)
【出願日】平成17年8月30日(2005.8.30)
【出願人】(590000846)イーストマン コダック カンパニー (1,594)
【Fターム(参考)】