説明

アクティブ・マトリクス・エレクトロルミネッセント・ディスプレイ・ピクセルとその製造方法

【課題】アクティブ・マトリクス・エレクトロルミネッセント・ディスプレイにおいて、ELセルの切り替え電子回路は低電圧のMOSトランジスタおよび高電圧のMOSトランジスタを含み、後者のMOSトランジスタのブレイクダウン電圧を向上する高電圧トランジスタを提供する。
【解決手段】高電圧のトランジスタ112は、ドレイン領域234およびソース領域232との間にドリフト領域202を有しており、ゲート電極218は絶縁層212によって前記ドリフト領域から分離されると共に、前記絶縁層によって前記ドリフト領域に平行なゲート電極218であって、前記ゲート電極は前記ドリフト領域を部分的に覆い、前記ドリフト領域に近接すると共に、前記ドリフト領域から離れて間隔を置いて配置され、前記ドリフト領域内に実質的に一様な電界を生じさせるための容量分割回路網224と、を備える。

【発明の詳細な説明】
【技術分野】
【0001】
本発明はアクティブ・マトリクス・エレクトロルミネッセント・ディスプレイ(active matrix electroluminescent displays)に関係し、更に詳しくはピクセル切り替え電子回路とピクセルのエレクトロルミネッセント・セルとの間に電界シールドを有するエレクトロルミネッセント・ディスプレイ・ピクセルに関する。
【0002】
なお、アクティブ・マトリクス・エレクトロルミネッセント・ディスプレイ・ピクセルとその製造方法 アメリカ合衆国政府は、契約番号MDA972-92-C-0037に従って本発明の権利を有する。
【背景技術】
【0003】
薄いフィルムのアクティブ・マトリクス・エレクトロルミネッセント(EL)・ディスプレイ(AMELD)は、その分野ではよく知られ、フラット・パネル・ディスプレイとして様々な応用に使用されている。典型的なディスプレイは、行(row)と列(column)とに配置される複数の画素(picture element)(ピクセル)を含んでいる。各々のピクセルは、一対の電極と一対の絶縁体との間にEL燐光物質(phospher)の活性層(active layer)を有するELセルを含んでいる。加えて、各々のピクセルはセルの光の供給(illumination)を制御する切り替え回路の構成部分(circuitry)を含んでいる。
【0004】
米国特許5,302,966号に開示されている先行技術のAMELDは、それぞれのピクセルに関連づけられ、ELセルへの高電圧の印加(application)を制御するための切り替え回路を含む。切り替え回路は、セレクト線に接続されるゲートと、データ線に接続されるソースと、第2のトランジスタのゲートに接続される共に、第1のキャパシタを通して(through)グランドに接続されるドレインと、を有する第1のトランジスタを備える。第2のトランジスタのドレインはグランド電位へ接続され、ソースは第2のキャパシタを通してグランドとELセルの一方の電極へ接続されている。ELセルの第2の電極は、ELセル内(wihtin)の燐光物質を励起させるための高電圧の交流電流源へ接続されている。セルの切り替え回路の構成部分を構成できるトランジスタの多くの他の配置も開示されている。動作においては、データ線およびセレクト線に適切に活性を与え(energize)、特定の切り替え回路、例えばトランジスタ対が、特定のELセルに高電圧を加える。電圧がELセルに加えられて、ELセルに電流が流れると、その中にある燐光物質層が発光状態になる。
【0005】
高密度のELセルを有するAMELDでは、ELセルに加えられる高電圧により発生される電界は、セルの切り替え回路の構成部分の動作に影響を与える。特に、電界は、活性化しているELセルに近接して配置されるデータ線およびセレクト線だけでなくトランジスタへも結合する。結果として、電界の誤った結合に応答して、ELセルは誤って活性化され(activated)たり、非活性化され(deactivated)たりする。
【発明の開示】
【発明が解決しようとする課題】
【0006】
本発明は、各々のELセルのための切り替え電子回路と各々のELセルとの間に導電体の電界シールドを組み入れることによって、先行技術のAMELDに関連づけられる不都合を克服する。特に、このようなシールドを持つピクセルの製造方法では、ELセル切り替え回路の構成部分はサブストレート上に形成され、その後に絶縁層がその回路の構成部分の上を覆って形成され、その後に導電層(電界のシールド)が絶縁層を覆って形成される。誘電層がシールドを覆って形成される。スルーホールが、切り替え回路の構成部分とELセルとの間に電気的接続が行われるように、誘電層とシールドを通して設けられる。従来においては、ELセルは誘電層の表面上に(top)形成されている。ELセルの一方の電極はスルーホールを通して切り替え回路の構成部分へ接続され、ELセルの別の電極は高電圧の交流電流源に接続されている。電界のシールドは、グランドへ接続されている。結果として、シールドは切り替え回路、特に蓄積ノードをELセルから隔離して(isolate)、ELセルに生成されるあらゆる電界が切り替え電子回路の動作を妨害しないことを確実にする。
【0007】
さらに、それぞれのセルのための切り替え回路の構成部分は2個のトランジスタ、つまり低電圧のトランジスタと高電圧のトランジスタ含む。低電圧のトランジスタは、セレクト線上およびデータ線上の信号によって制御される。活性化される時は、低電圧のトランジスタが高電圧のトランジスタのゲートを充電することによって高電圧のトランジスタを活性化する。ゲートの電荷は、トランジスタのゲート電極と電界シールドとの間に蓄積される。加えて、高電圧のトランジスタのブレイクダウン電圧を向上させるために、容量分割回路網(capacitive divider network)がトランジスタのドリフト領域に近接して形成される。回路網は、回路網として、高電圧のトランジスタのドリフト領域上にわたって(over)電界を一様に分布させる。
【課題を解決するための手段】
【0008】
本発明では、ドリフト領域(202)によって分離されるドレイン領域(234)およびソース領域(232)と、絶縁層(212)によって前記ドリフト領域から分離されると共に、前記絶縁層によって前記ドリフト領域に平行なゲート電極(218)であって、前記ゲート電極は前記ドリフト領域を部分的に覆い、前記ドリフト領域に近接すると共に、前記ドリフト領域から離れて間隔を置いて配置され、前記ドリフト領域内(within)に実質的に一様な電界を生じさせるための容量分割回路網(222)とを備える高電圧のトランジスタが提供される。
【0009】
容量分割回路網は、高電圧の電極(250)と、絶縁層(248)によって前記高電圧の電極から離れて間隔を置いて配置され、前記高電圧の電極から電荷を集める(accumulate)ための複数の第1の導電性の要素(246)と、絶縁層(212)によって前記複数の第1の導電性の要素から離れて間隔を置いて配置され、結合された電荷を前記複数の第1の導電性の要素から集める(accumulating)ための複数の第2の導電性の要素(224)と、前記第2のトランジスタの前記ドリフト領域は、絶縁層によって前記複数の第2の導電性の要素から離れて間隔を置いて配置される共に、絶縁層によって前記複数の第2の導電性の要素に平行であって、前記複数の第2の導電性の要素上に集められる(accumulated)電荷が前記ドリフト領域内(within)に実質的に一様な電界を生じさせることを特徴とする。ここで、第1の導電性の要素の各々は、複数の第2の導電性の要素内の複数の第2の導電性の要素の少なくとも1個と部分的に重なる。
【0010】
また、本発明では、エレクトロルミネッセントディスプレイ内に(within)ピクセル(102)を製造する方法であって、切り替え回路(106)に接続されるエレクトロルミネッセントセル(108)を通して電流を制御するための前記切り替え回路をサブストレート(206)上に形成するステップと、絶縁層(212)を前記切り替え回路上に堆積するステップと、前記絶縁層と前記エレクトロルミネッセントセルとの間に、前記エレクトロルミネッセントセル内(within)の電界を前記切り替え回路から隔てる(isolate)電界シールド(104)を堆積するステップとを備える方法が提供される。この方法は、ドレイン領域(234)とソース領域(232)との間に、高電圧のトランジスタのためのドリフト領域(202)を形成するステップと、前記ドリフト領域を覆って絶縁層(212)を形成するステップと、前記絶縁層上にゲート電極(218)を堆積するステップであって、前記電界シールドおよび前記ゲート電極が蓄積キャパシタ(118)を形成するように、前記ゲート電極は前記ドリフト領域に部分的に重なると共に、前記電界シールドと平行である、をさらに備える。また、エレクトロルミネッセントセルにドレイン領域を接続するための抵抗体をドレイン領域に形成するステップをさらに備える。
【0011】
製造する方法は、ドレイン領域(234)とソース領域(232)との間に、トランジスタ(112)のためのドリフト領域(202)とを形成するステップと、前記ドリフト領域を覆って絶縁層(212)を形成するステップと、ゲート電極(218)を前記絶縁層上に堆積するステップであって、前記ゲート電極は部分的に前記ドリフト領域と重なり、第1の複数の容量要素(224)を前記絶縁層上に堆積するステップであって、前記要素は前記ドリフト領域の一部に重なり、且つ前記要素は前記ゲート電極によって重なられることなく、前記容量要素および前記ゲート電極を覆って第2の絶縁層(212)を形成するステップと、第2の複数の容量要素(246)を前記第2の絶縁層上に形成するステップであって、前記第2の複数の容量要素は前記第1の複数の容量要素に部分的に重なり、前記第2の複数の容量要素を覆って第3の絶縁層(248)を形成するステップと、前記エレクトロルミネッセントセルの高電圧の電極(250)を前記第3の絶縁層上に堆積するステップであって、前記高電圧の電極は、高電圧が前記高電圧の電極に加えられるとき、電荷が前記第1および第2の複数の電極上に集まる(accumulate)と共に、前記ドリフト領域に一様に電界を分布させるようにする、をさらに備える。
【0012】
ドレイン領域(234)とソース領域(232)との間に、トランジスタ(112)のためのドリフト領域(202)とを形成するステップと、前記ドリフト領域を覆って絶縁層(212)を形成するステップと、ゲート電極(218)を前記絶縁層上に堆積するステップであって、前記ゲート電極は前記ドリフト領域に部分的に重り、前記ドリフト領域から離れて間隔を置いて配置されると共に、前記ドリフト領域に近接して配置され、前記ドリフト領域内(within)に実質的に一様な電界を生じさせるための容量分割回路網(222)を形成するステップと、を備える高電圧のトランジスタ(112)を製造する方法を提供する。容量分割回路網を形成するステップは、第1の複数の容量要素(224)を前記絶縁層上に堆積するステップであって、要素はドリフト領域の一部に重なり、且つ前記要素は前記ゲート電極によって重なられることなく、容量要素およびゲート電極を覆って第2の絶縁層(212)を形成するステップと、第2の複数の容量要素(246)を第2の絶縁層上に堆積するステップであって、第2の複数の容量要素は第1の複数の容量要素に部分的に重なり、第2の複数の容量要素を覆って第3の絶縁層(248)を形成するステップと、第3の絶縁層上に高電圧の電極(250)を堆積するステップであって、高電圧の電極は、高電圧が高電圧の電極に加えられるとき、電荷が前記第1および第2の複数の電極上に集まる(accumulate)と共に、ドリフト領域に一様に電界を分布させるようにする、を備える。
【発明の効果】
【0013】
本発明の高電圧のトランジスタは、各々のELセルのための切り替え電子回路と各々のELセルとの間に導電体の電界シールドを組み入れることができる。
【発明を実施するための最良の形態】
【0014】
図1は、アクティブ・マトリクス・エレクトロルミネッセント・ディスプレイ(AMELD)100の概略図である。AMELDは、AMELDピクセルの行と列の配列とを含む。簡単にするために、図1では、これらのAMELDピクセル102の一つを示している。選択された実施例に一致して、ピクセル102は切り替え回路106とELセル108との間に電界シールド104を含む。
【0015】
ピクセル102の特定の構造に関して、切り替え回路106は、セレクト線114およびデータ線116を使用して切り替えできる一対のトランジスタ110および112を含む。回路106を形成するために、トランジスタ110は、典型的には低電圧の金属酸化物半導体(MOS)トランジスタであり、これはセレクト線114に接続されるゲートと、データ線116に接続されるソースと、第2のトランジスタ112のゲートに接続されると共に、第1のキャパシタ118を通してシールド104へ接続されるドレインと、を有している。電界シールドはグランドへ接続されている。詳細には以下で議論するが、第1のキャパシタは、シールド104とトランジスタ112のゲート電極との間にあるキャパシタンスとして実際には明示される。切り替え回路を完全させるために、トランジスタ112は、典型的には高電圧のMOSトランジスタであるが、これはデータ線116に接続されるソースとELセル108の一方の電極へ接続されるドレインとを有する。高電圧のバス122は、高電圧(例えば、250ボルト)の交流電流(AC)源120にELセルの第2の電極を接続する。
【0016】
切り替え回路106を形成するために使用されるトランジスタは、多数の設計のうちのどれか1個でよい。典型的には、第1のトランジスタは(10ボルトより小さい)低いブレイクダウン電圧のMOSトランジスタである。第2のトランジスタは、典型的には(150ボルトを越える)高いブレイクダウン電圧を有する2重拡散(double diffused)MOS(DMOS)である。トランジスタは、nチャネル、pチャネル装置あるいはそれらの組み合わせのいずれか、例えば2個のNMOSトランジスタ、2個のトランジスタあるいは一組のNMOSおよびPMOSトランジスタが可能である。AMELDのための切り替え回路の構成部分の製造の更なる議論のために、読み手は、参照文献に基づいて組み入れられた米国特許5,302,966号を参考にすべきである。
【0017】
切り替え回路の別の配置においては、第2のトランジスタのドレインは抵抗を経由してELセルの一方の電極に接続される。抵抗は、典型的には50〜100kΩであり、典型的には第2のトランジスタのドリフト領域に形成される。この抵抗は、第2のトランジスタを通して流れるドレイン電流を制限し、制限として過度のドレイン電流から回路を保護する。
【0018】
動作においては、像は、インターレス・スキャン・モード(interlace scan mode)あるいはプログレッシブ・スキャン・モード(progressive scan mode)のいずれかのフレームのシーケンスとして、AMELD上に表示される。個々のスキャン中、フレーム時間はイルミネイト(ILLUMINATE)期間と分離ロード(separate LOAD)期間とにさらに分割される。ロード期間中では、アナログ・ディジタル変換器124と低インピーダンスバッファ126とは、切り替え回路の構成部分における蓄積のためのデータを生成する。データは、トランジスタ110を通してデータ線116からロードされ、キャパシタ118に蓄積される。特に、データ線はディスプレイ全体に対して順次に一時に一本活性化される。個々のデータ線が活性中に、多数のセレクト線(a select number of select lines)が活性化(ストローブ(strobed))される。活性化されるデータ線およびセレクト線の合流点のところに配置されているあらゆるトランジスタ110がオンに変化させられ、それだけでデータ線上の電圧がトランジスタ112を充電する。この電荷は、まず、ゲートと電界シールドとの間にある(キャパシタ118として表示されている)キャパシタに蓄積される。この電荷の蓄積は図2Lへ関して詳細に議論される。電荷がトランジスタ112のゲート上に集まる(accumulate)につれて、トランジスタが伝導を始める、つまりトランジスタがオンに変化させられる。ロード期間の完了において、照らされることを意図される各々のピクセル内にある高電圧のトランジスタがオンに変化させられる。それだけで、イルミネイト期間中に、バス122を通してディスプレイ内の全てのピクセルに接続される高電圧のAC源が活性化されて、同時に全てのピクセルへAC電圧を加える。しかしながら、電流は、活性化されたトランジスタ112を有するピクセルのみにおいて、ELセルとトランジスタ112とを通してAC源からデータ線116に流れる。結果として、各々のフレームのイルミネイト期間中に、活性しているピクセルは関連づけられるELセルからエレクトロルミネッセンス(electroluminescent)光を生成する。
【0019】
図2A〜2Lは図1に示されるAMELDピクセルを製造するプロセスを概略的に示す。結局、例示されるピクセルは、切り替え回路の構成部分として2個のNMOS装置を含む。以下の議論から、その分野の熟練した人々は、切り替え回路の構成部分を形成するために、PMOS装置あるいは一組のPMOS装置およびNMOS装置のようなトランジスタの他の組み合わせを製造することができる。
【0020】
図2Aに示すように、製造プロセスは、N層200をエッチングして、別個の部分からなる(discrete)島状部(island)202と204を形成することと共に始まる。N層は、おおよそ0.35[μm]から1[μm]の厚さであり、1[μm]厚さのSiO2サブストレート206によって支持されている。N層は燐がドープされたシリコン層である。別個の部分からなる島状部202と204は、トランジスタ112および110がそれぞれ形成される領域を意味する。
【0021】
図2Bは、トランジスタ112のためのNドリフト領域は、イオン、例えば燐を110[keV]で島状部202へ注入することによって生成される。図2Cでは、トランジスタ110のためにPウエルが、イオン、例えばボロンを80[keV]で島状部204へ注入することによって生成される。これら2つの注入ステップは、活性トランジスタ領域(active transisitor areas)を定義する。
【0022】
図2Dでは、LOCOS酸化プロセスが使用して、島状部を覆って最初に酸化物層208を成長することによって、シリコンの島状部を覆う厚い酸化物層と薄い酸化物層との両方を形成する。その後に、第2の酸化物層212をNドリフト領域の左側上に成長することが可能なマスクとしてシリコン窒化物層210が、酸化物層208を覆って形成される。それで、酸化物層は、Nドリフト領域の右側214上では薄く、Nドリフト領域の左側216上では厚い。図2Eでは、シリコン窒化物層210はエッチングによって除かれ、Nドリフト領域を覆ってステップ形状(step shaped)の酸化物層を残す。
【0023】
図2Fでは、第1ポリシリコン層(poly1)を堆積すると共に、パターン形成し、ゲート218および220とトランジスタ110のゲートへ接続されるセレクト線(図示せず)とを形成する。加えて、poly1層の左側が容量分割回路網222の要素224になる(form)。下に記載されるように、次のポリシリコン層が堆積されるとき、回路網222の残りの要素が堆積される。図2Gに示されるように、P型領域226は40[keV]ビームを用いてボロンイオンを注入することにより形成される。注入されたイオンは、4時間程度、約1150[℃]にその構造物(structure)を加熱することによって、シリコンを通してドライブされる。その後に、別の酸化物層が構造物の全体を覆って成長される。結果として生じる構造物は、図2Hに示されている。
【0024】
図2Iに示すように、4個のN+領域が110[keV]で砒素原子のイオンビームを使用して植え込まれる(implanted)。これらの領域は、トランジスタのソース領域およびドレイン領域を形成する。特に、領域234および232がそれぞれトランジスタ112のソースおよびドレインであると共に、領域228および230はトランジスタ110のソースおよびドレインをそれぞれ形成する。その後に、酸化物層がピクセルエリア(pixel area)の全体にわたって(over)形成される。
【0025】
図2Jは、トランジスタ110および112のソース領域およびドレイン領域をアクセスする(access)ための開口部をエッチングした後に結果として生じる構造を示し、第2ポリシリコン層(poly2)を堆積すると共に、poly2層をパターン形成し、ソース領域228および232へデータ線116を接続するための導電パッド236および240だけでなくデータ線116も形成する。加えて、パターン形成されたpoly2層がドレイン領域234および230のための導電接続パッド238および242を形成するように、開口部がエッチングされる。また、poly2層はトランジスタ110のドレインへトランジスタ112のゲートを接続するために使用されるが、簡単のために、この接続は示されていない。
【0026】
図2Kは、酸化物層244がピクセルエリアの全体にわたって(over)ほぼ200[nm]の厚さに成長された後に結果として生じる構造を示し、第3ポリシリコン層(poly3)を堆積すると共に、パターン形成し、シールド104を形成する。また、この層が形成されるとき、容量分割回路網222の要素246が形成される。これらの要素は、下に横たわる回路網の要素224から離れて間隔をおいて配置される。しかしながら、要素246の端部は、要素224の端部と2[μm]程度で重なる。回路網の動作は、図4と関連して以下で詳細に記述される。
【0027】
容量回路網の要素および電界シールドとしてポリシリコンを使用する別の例として、高融点金属、例えばタングステンを使用することができる。一般的に、電界シールドを形成するために使用される物質に対する唯一の要求は、導電体であって、800[℃]より高い融点をもっていることである。ELセルによって発生される電界の隔離(isolation)を容易にするために、シールドはグランドに接続される(簡単のためにこの接続は示されていない)。
【0028】
電界のシールド104が一旦形成されると、従来のELセル108はピクセルエリアにわたって(over)形成される。特に、図2Lに示すように、1μmの厚さのボロフォスフォシリケート・ガラス(borophosphosilicate glass:BPSG)層248が構造物の全体を覆って堆積される。その後に、BPSG層と下に横たわる酸化物層とをエッチングし、トランジスタ112のドレイン接続パッド240への開口部を生成して、伝導体、例えばポリシリコン(poly4層)あるいはアルミニウムを堆積すると共に、パターン形成し、ELセル電極250の一つを形成する。ZnS燐光体、あるいはいくつかの他の適当なエレクトロルミネッセント物質の層252が、2層の誘電物質と組み合わされて、構造物の全体を覆って堆積される。このZnS燐光体と誘電体の組み合わせは、(参照番号252で示される)誘電体−半導体−誘電体(dielectric-semiconductor-dielectric:DSD)堆積として、その分野で知られている。最後に、インジウム・スズ酸化物(induim tin oxide:ITO)を構造物の全体を覆って堆積して、ELセル108を完成させる。上述のプロセスは、ピクセルにトランジスタとELセルを共に製造するために18マスクステップを利用する。
【0029】
上述の記述は、半導体の分野において一般に行われている仕方で本発明のピクセルを製造すること、つまりサブストレートの一面上に全体の装置を製造することを議論した。図3に示される本発明のピクセルの構造の別の実施例では、ピクセルの構造物はサブストレート206の両側に製造される。図3の別の実施例では、N+領域228、230、232および234は、4時間、1150[℃]においてピクセルの構造物を加熱することによって、トランジスタの構造物を通して十分にドライブされる。その後に、シリコンサブストレート206を貫いて(through)開口部がエッチングされ、金属の接続物300(例えば、アルミニウムのメタライゼーション)が、通常は構造物の"裏側"である面に堆積される。それで、トランジスタの相互接続ならびにデータ線およびセレクト線への接続が、構造物の裏面上で達成される。
【0030】
重要にも、図2Lおよび図3に示される実施例では、シールド104は切り替え回路106とELセル108との間にある。ELセルの活性中に発生される電界から切り替え回路、特に蓄積ノードを隔てる(isolate)ように、シールドはグランドへ接続される。それで、電界は切り替え回路の動作を妨害しない。加えて、高電圧のトランジスタのゲートに近接するシールドを置くことは、低電圧のトランジスタを通してデータ線から移送されたデータを蓄積するための十分に明示されたキャパシタを形成する(つまり、ゲート電極とシールドとがキャパシタを形成する)。
【0031】
本発明の別の側面は、高電圧のトランジスタ112のドリフト領域202に電界を一様に分布させるために容量分割で結合する回路網を使用することである。
【0032】
図4は高電圧のトランジスタ112の容量回路網222の断面図である。容量回路網222はpoly1層(要素224)、poly3層(要素246)およびpoly4層(ELセル電極250)の部分から形成される。回路網のこれらの部分は、トランジスタ112のドリフト領域202のすぐ上にある。要素246の端部は、2μm程度で要素224の端部と重なり合う。それで、容量結合が重なり合う要素間に存在する。この結合は、破線のキャパシタ400によって表示される。加えて、要素246の各々と電極250との間に容量結合は存在し(破線のキャパシタ402によって示される)、また要素224の各々とドリフト領域202との間に(破線のキャパシタ404によって示されるものとして)存在する。この容量回路網は、ドリフト領域に電界を一様に分布させる。このような一様性によってトランジスタの高いブレイクダウン電圧が達成される。このような回路網用いることなしでは、電界は高電圧あるいはグランドいずれかの直接の影響によりドリフト領域の範囲内(within)の特定の点で集中する傾向になり、低い電圧でトランジスタのブレイクダウンを引き起こす。この容量回路網を含むことによって、電界はドリフト領域にわたってより一様に分布させられ、ブレイクダウン電圧が増加する。このような回路網は高電圧のMOSトランジスタの全ての形式で役立ち、AMELDに使用される高電圧のMOSトランジスタのみに制限されるものとして構成されるべきではない。
【0033】
本発明の教えを含む様々な実施例がこの中に詳細に示され、且つ記述されたけれども、この分野の熟練した人々はこれらの教えを含む様々な多数の他の具体例を容易に考案できる。
【図面の簡単な説明】
【0034】
【図1】電界シールドを含むAMELDピクセルの概要図である。
【図2A】AMELDピクセルを製造するためのプロセスにおけるステップの概略断面実例図である。
【図2B】AMELDピクセルを製造するためのプロセスにおけるステップの概略断面実例図である。
【図2C】AMELDピクセルを製造するためのプロセスにおけるステップの概略断面実例図である。
【図2D】AMELDピクセルを製造するためのプロセスにおけるステップの概略断面実例図である。
【図2E】AMELDピクセルを製造するためのプロセスにおけるステップの概略断面実例図である。
【図2F】AMELDピクセルを製造するためのプロセスにおけるステップの概略断面実例図である。
【図2G】AMELDピクセルを製造するためのプロセスにおけるステップの概略断面実例図である。
【図2H】AMELDピクセルを製造するためのプロセスにおけるステップの概略断面実例図である。
【図2I】AMELDピクセルを製造するためのプロセスにおけるステップの概略断面実例図である。
【図2J】AMELDピクセルを製造するためのプロセスにおけるステップの概略断面実例図である。
【図2K】AMELDピクセルを製造するためのプロセスにおけるステップの概略断面実例図である。
【図2L】AMELDピクセルを製造するためのプロセスにおけるステップの概略断面実例図である。
【図3】AMELDピクセルの別の実施例の概略断面実例図である。
【図4】高電圧のトランジスタ内(within)にある容量分割回路網の断面図である。
【符号の説明】
【0035】
202 ドリフト領域
212 絶縁層
218 ゲート電極
222 容量分割回路網
232 ソース領域
234 ドレイン領域

【特許請求の範囲】
【請求項1】
ドリフト領域(202)によって分離されるドレイン領域(234)およびソース領域(232)と、
絶縁層(212)によって前記ドリフト領域から分離されると共に、前記絶縁層によって前記ドリフト領域に平行なゲート電極(218)であって、前記ゲート電極は前記ドリフト領域を部分的に覆い、
前記ドリフト領域に近接すると共に、前記ドリフト領域から離れて間隔を置いて配置され、前記ドリフト領域内(within)に実質的に一様な電界を生じさせるための容量分割回路網(222)と、を備える高電圧のトランジスタ(112)。
【請求項2】
前記容量分割回路網は、
高電圧の電極(250)と、
絶縁層(248)によって前記高電圧の電極から離れて間隔を置いて配置され、前記高電圧の電極から電荷を集める(accumulate)ための複数の第1の導電性の要素(246)と、
絶縁層(212)によって前記複数の第1の導電性の要素から離れて間隔を置いて配置され、結合された電荷を前記複数の第1の導電性の要素から集める(accumulating)ための複数の第2の導電性の要素(224)と、
前記第2のトランジスタの前記ドリフト領域は、絶縁層によって前記複数の第2の導電性の要素から離れて間隔を置いて配置される共に、絶縁層によって前記複数の第2の導電性の要素に平行であって、前記複数の第2の導電性の要素上に集められる(accumulated)電荷が前記ドリフト領域内(within)に実質的に一様な電界を生じさせる、を更に備える請求項1に記載のトランジスタ。
【請求項3】
前記第1の導電性の要素の各々は、前記複数の第2の導電性の要素内の前記複数の第2の導電性の要素の少なくとも1個と部分的に重なる請求項2のトランジスタ。
【請求項4】
エレクトロルミネッセントディスプレイ内に(within)ピクセル(102)を製造する方法であって、
切り替え回路(106)に接続されるエレクトロルミネッセントセル(108)を通して電流を制御するための前記切り替え回路をサブストレート(206)上に形成するステップと、
絶縁層(212)を前記切り替え回路上に堆積するステップと、
前記絶縁層と前記エレクトロルミネッセントセルとの間に、前記エレクトロルミネッセントセル内(within)の電界を前記切り替え回路から隔てる(isolate)電界シールド(104)を堆積するステップと、を備える方法。
【請求項5】
ドレイン領域(234)とソース領域(232)との間に、高電圧のトランジスタのためのドリフト領域(202)を形成するステップと、
前記ドリフト領域を覆って絶縁層(212)を形成するステップと、
前記絶縁層上にゲート電極(218)を堆積するステップであって、前記電界シールドおよび前記ゲート電極が蓄積キャパシタ(118)を形成するように、前記ゲート電極は前記ドリフト領域に部分的に重なると共に、前記電界シールドと平行である、を更に備える請求項4の方法。
【請求項6】
前記エレクトロルミネッセントセルに前記ドレイン領域を接続するための抵抗体を前記ドレイン領域に形成するステップを更に備える請求項5の方法。
【請求項7】
ドレイン領域(234)とソース領域(232)との間に、トランジスタ(112)のためのドリフト領域(202)とを形成するステップと、
前記ドリフト領域を覆って絶縁層(212)を形成するステップと、
ゲート電極(218)を前記絶縁層上に堆積するステップであって、前記ゲート電極は部分的に前記ドリフト領域と重なり、
第1の複数の容量要素(224)を前記絶縁層上に堆積するステップであって、前記要素は前記ドリフト領域の一部に重なり、且つ前記要素は前記ゲート電極によって重なられることなく、
前記容量要素および前記ゲート電極を覆って第2の絶縁層(212)を形成するステップと、
第2の複数の容量要素(246)を前記第2の絶縁層上に形成するステップであって、前記第2の複数の容量要素は前記第1の複数の容量要素に部分的に重なり、
前記第2の複数の容量要素を覆って第3の絶縁層(248)を形成するステップと、
前記エレクトロルミネッセントセルの高電圧の電極(250)を前記第3の絶縁層上に堆積するステップであって、前記高電圧の電極は、高電圧が前記高電圧の電極に加えられるとき、電荷が前記第1および第2の複数の電極上に集まる(accumulate)と共に、前記ドリフト領域に一様に電界を分布させるようにする、を更に備える請求項4の方法。
【請求項8】
ドレイン領域(234)とソース領域(232)との間に、トランジスタ(112)のためのドリフト領域(202)とを形成するステップと、
前記ドリフト領域を覆って絶縁層(212)を形成するステップと、
ゲート電極(218)を前記絶縁層上に堆積するステップであって、前記ゲート電極は前記ドリフト領域に部分的に重り、
前記ドリフト領域から離れて間隔を置いて配置されると共に、前記ドリフト領域に近接して配置され、前記ドリフト領域内(within)に実質的に一様な電界を生じさせるための容量分割回路網(222)を形成するステップと、を備える高電圧のトランジスタ(112)を製造する方法。
【請求項9】
前記容量分割回路網を形成するステップは、 第1の複数の容量要素(224)を前記絶縁層上に堆積するステップであって、前記要素は前記ドリフト領域の一部に重なり、且つ前記要素は前記ゲート電極によって重なられることなく、
前記容量要素および前記ゲート電極を覆って第2の絶縁層(212)を形成するステップと、
第2の複数の容量要素(246)を前記第2の絶縁層上に堆積するステップであって、前記第2の複数の容量要素は前記第1の複数の容量要素に部分的に重なり、
前記第2の複数の容量要素を覆って第3の絶縁層(248)を形成するステップと、
前記第3の絶縁層上に高電圧の電極(250)を堆積するステップであって、前記高電圧の電極は、高電圧が前記高電圧の電極に加えられるとき、電荷が前記第1および第2の複数の電極上に集まる(accumulate)と共に、前記ドリフト領域に一様に電界を分布させるようにする、を備える請求項8の方法。

【図1】
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【図2A】
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【図2B】
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【図2C】
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【図2D】
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【図2E】
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【図2F】
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【図2G】
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【図2H】
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【図2I】
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【図2J】
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【図2K】
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【図2L】
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【図3】
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【図4】
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【公開番号】特開2007−134728(P2007−134728A)
【公開日】平成19年5月31日(2007.5.31)
【国際特許分類】
【出願番号】特願2006−308986(P2006−308986)
【出願日】平成18年11月15日(2006.11.15)
【分割の表示】特願平8−508253の分割
【原出願日】平成7年8月24日(1995.8.24)
【出願人】(505377290)宇東科技股▲ふん▼有限公司 (1)
【Fターム(参考)】