アドレスデコーディング方法とこれを用いた半導体メモリ装置
【課題】半導体メモリ装置の読み出し動作および書き込み動作フェイルを防止することができる半導体メモリ装置を提供する。
【解決手段】読み出し信号または書き込み信号に応答して、選択的にイネーブルされる第１テストモード信号ないし第３テストモード信号に応じて遅延量が調整されるストローブクロックを生成するストローブクロック生成部１０と、ストローブクロックの第１レベルに応答してアドレスをラッチし、ストローブクロックの第２レベルに応答して、アドレスをデコーディングして内部アドレスを生成する内部アドレス生成部２０と、内部アドレスをデコーディングして選択的にイネーブルされる出力イネーブル信号を生成する出力イネーブル信号生成部３０と、を備える。
【解決手段】読み出し信号または書き込み信号に応答して、選択的にイネーブルされる第１テストモード信号ないし第３テストモード信号に応じて遅延量が調整されるストローブクロックを生成するストローブクロック生成部１０と、ストローブクロックの第１レベルに応答してアドレスをラッチし、ストローブクロックの第２レベルに応答して、アドレスをデコーディングして内部アドレスを生成する内部アドレス生成部２０と、内部アドレスをデコーディングして選択的にイネーブルされる出力イネーブル信号を生成する出力イネーブル信号生成部３０と、を備える。
【発明の詳細な説明】
【背景技術】
【０００１】
半導体メモリ装置は、動作モードに応じてデータを格納し、これを出力するための装置である。例えば、中央処理装置（ＣＰＵ）などでデータを要求すると、半導体メモリ装置は、データを要求する装置から入力されたアドレスに対応するデータを出力する読み出し動作を行ったり、そのアドレスに対応する位置にデータ要求装置から提供されるデータを格納する書き込み動作を行う。
【０００２】
このような読み出し動作および書き込み動作はアドレス経路を通して行われる。このアドレス経路には、ロウアドレスによってワードラインを選択した後、メモリセルに格納されたデータをセンスアンプによって増幅させる経路であるロウアドレス経路と、カラムアドレスによって複数の出力イネーブル信号Ｙｉ＜ｎ＞のうちの１つを選択する経路であるカラムアドレス経路と、がある。このうち、カラムアドレス経路に関する動作（以下、「カラム動作」という。）は、カラムデコーダで構成されたカラム回路によって制御されるが、カラム経路回路は、カラムアドレスをデコーディングして複数の出力イネーブル信号Ｙｉ＜ｎ＞のうちの１つを選択的にイネーブルさせ、イネーブルされた出力イネーブル信号Ｙｉ＜ｎ＞によって選択されたビットラインに載せられたデータを入出力ラインに伝送する動作を行う。
【０００３】
また、カラム動作は、アドレスをストロービングするためのストローブクロックＣＳＴＲを用いて出力イネーブル信号Ｙｉ＜ｎ＞を生成する。実際に、半導体メモリ装置は、データを読み出したり書き込むための複数の制御回路およびデータ伝送ラインを備えており、複数の制御回路およびデータ伝送ラインによるローディング（Ｌｏａｄｉｎｇ）の変化、およびカラム動作におけるＰＶＴ特性（Ｐｒｏｃｅｓｓ、Ｖｏｌｔａｇｅ、Ｔｅｍｐｅｒａｔｕｒｅ）の変化により、ストローブクロックＣＳＴＲの入力時点が変化することがある。
【０００４】
従来技術のカラム動作において、アドレスをデコーディングして出力イネーブル信号をイネーブルさせる動作を説明するが、ＰＶＴ特性の変化によってストローブクロックＣＳＴＲの入力時点が早い場合（ＦＡＳＴ）と遅い場合（ＳＬＯＷ）とに分けて説明すると、次のとおりである。
【０００５】
図１は、従来技術のカラム動作において、ストローブクロックに応じてアドレスをデコーディングして生成される出力イネーブル信号のタイミング図である。
【０００６】
まず、ストローブクロックＣＳＴＲの入力時点が早い場合（ＦＡＳＴ）、第１組み合わせのアドレスＡＤＤ＜１：５＞に応じて生成される内部アドレスＩＡＤＤ１＜１：４＞，ＩＡＤＤ２＜１：８＞をデコーディングして、ストローブクロックＣＳＴＲがイネーブルされる「Ａ」期間に出力イネーブル信号Ｙｉ＜ｎ＞がイネーブルされる。しかし、ストローブクロックＣＳＴＲの入力時点が内部アドレスＩＡＤＤ１＜１：４＞，ＩＡＤＤ２＜１：８＞のセットアップ時間より早い（ＦＡＳＴ）時点に入力されるため、出力イネーブル信号Ｙｉ＜ｎ＞のパルス幅が小さく形成され、半導体メモリ装置の読み出し動作および書き込み動作にエラーが発生することがある。
【０００７】
次に、ストローブクロックＣＳＴＲの入力時点が遅い場合（ＳＬＯＷ）、第１組み合わせのアドレスＡＤＤ＜１：５＞に応じて生成される内部アドレスＩＡＤＤ１＜１：４＞，ＩＡＤＤ２＜１：８＞をデコーディングして、ストローブクロックＣＳＴＲがイネーブルされる「Ｂ」期間に出力イネーブル信号Ｙｉ＜ｎ＞がイネーブルされる。しかし、ストローブクロックＣＳＴＲの入力時点が遅延されて入力されるため、第２組み合わせのアドレスＡＤＤ＜１：５＞に応じて生成された内部アドレスＩＡＤＤ１＜１：４＞，ＩＡＤＤ２＜１：８＞の入力時点と、ストローブクロックＣＳＴＲのイネーブル期間とが重なる。これにより、第１組み合わせのアドレスＡＤＤ＜１：５＞に応じてイネーブルされる出力イネーブル信号Ｙｉ＜ｎ＞と、第２組み合わせのアドレスＡＤＤ＜１：５＞に応じてイネーブルされる出力イネーブル信号Ｙｉ＜ｎ＋１＞とがイネーブルされることとなり、半導体メモリ装置の読み出し動作および書き込み動作にエラーが発生することがある。
【０００８】
なお、上記背景技術に関する先行技術文献としては、例えば下記特許文献１及び特許文献２が挙げられる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】米国特許公開第２００１／０００８２８２ Ａ１号公報
【特許文献２】韓国特許第１００８８４６０４ Ｂ１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明は、ストローブクロックの入力時点を、アドレスのセットアップタイム後に遅延させ、ストローブクロックの立ち上がりエッジに同期する出力イネーブル信号を生成することにより、半導体メモリ装置の読み出し動作および書き込み動作フェイルを防止することができる半導体メモリ装置を提供する。
【課題を解決するための手段】
【００１１】
そこで、本発明は、読み出し信号または書き込み信号に応答して、選択的にイネーブルされる第１テストモード信号ないし第３テストモード信号に応じて遅延量が調整されるストローブクロックを生成するストローブクロック生成部と、前記ストローブクロックの第１レベルに応答してアドレスをラッチし、前記ストローブクロックの第２レベルに応答して、前記アドレスをデコーディングして内部アドレスを生成する内部アドレス生成部と、前記内部アドレスをデコーディングして選択的にイネーブルされる出力イネーブル信号を生成する出力イネーブル信号生成部と、を備える半導体メモリ装置を提供する。
【００１２】
また、本発明は、読み出し信号または書き込み信号に応答して、選択的にイネーブルされる第１テストモード信号ないし第３テストモード信号に応じて遅延量が調整されるストローブクロックを生成する第１ステップと、前記ストローブクロックの第１レベルに応答してアドレスをラッチする第２ステップと、前記ストローブクロックの第２レベルに応答して、前記アドレスをデコーディングして選択的にイネーブルされる出力イネーブル信号を生成する第３ステップと、を含むアドレスデコーディング方法を提供する。
【図面の簡単な説明】
【００１３】
【図１】従来技術のカラム動作において、ストローブクロックに応じてアドレスをデコーディングして生成される出力イネーブル信号のタイミング図である。
【図２】本発明の一実施形態に係る半導体メモリ装置の構成を示すブロック図である。
【図３】図２に示す半導体メモリ装置に備えられたストローブクロック生成部の回路図である。
【図４】図２に示す半導体メモリ装置に備えられた第１内部アドレス生成部の回路図である。
【図５】図２に示す半導体メモリ装置に備えられた第２内部アドレス生成部の回路図である。
【図６】図２に示す半導体メモリ装置に備えられた第２内部アドレス生成部の他の実施形態に係る回路図である。
【図７】本発明の一実施形態に係るカラム動作において、ストローブクロックに応じてアドレスをデコーディングして生成される出力イネーブル信号のタイミング図である。
【発明を実施するための形態】
【００１４】
図２は、本発明の一実施形態に係る半導体メモリ装置の構成を示すブロック図である。
【００１５】
図２に示すように、半導体メモリ装置は、読み出し信号ＲＤまたは書き込み信号ＷＴに応答して、選択的にイネーブルされる第１ないし第３テストモード信号ＴＭ＜１：３＞に応じて遅延量が調整されるストローブクロックＣＳＴＲＮを生成するストローブクロック生成部１０と、ストローブクロックＣＳＴＲＮの第１レベルに応答してアドレスＡＤＤ＜１：５＞をラッチし、ストローブクロックＣＳＴＲＮの第２レベルに応答して、アドレスＡＤＤ＜１：５＞をデコーディングして第１内部アドレスＩＡＤＤ１＜１：４＞および第２内部アドレスＩＡＤＤ２＜１：８＞を生成する内部アドレス生成部２０と、第１内部アドレスＩＡＤＤ１＜１：４＞および第２内部アドレスＩＡＤＤ２＜１：８＞をデコーディングして選択的にイネーブルされる出力イネーブル信号Ｙｉ＜１：３２＞を生成する出力イネーブル信号生成部３０と、を備える。
【００１６】
以下、ストローブクロック生成部１０の構成を、図３を参照してより具体的に説明する。
【００１７】
図３を参照すると、ストローブクロック生成部１０は、読み出し信号ＲＤまたは書き込み信号ＷＴをバッファリングして第１ないし第３遅延信号Ｄｅｌａｙ＜１：３＞を生成する遅延信号生成部１１と、第１ないし第３テストモード信号ＴＭ＜１：３＞に応答して、第１ないし第３遅延信号Ｄｅｌａｙ＜１：３＞のうちの少なくともいずれか１つをバッファリングしてストローブクロックＣＳＴＲＮとして出力するストローブクロック出力部１２と、から構成される。
【００１８】
遅延信号生成部１１は、読み出し信号ＲＤまたは書き込み信号ＷＴを所定期間遅延して第１遅延信号Ｄｅｌａｙ＜１＞を生成する第１遅延信号生成部１１０と、第１遅延信号Ｄｅｌａｙ＜１＞を所定期間遅延して第２遅延信号Ｄｅｌａｙ＜２＞を生成する第２遅延信号生成部１１１と、第２遅延信号Ｄｅｌａｙ＜２＞を所定期間遅延して第３遅延信号Ｄｅｌａｙ＜３＞を生成する第３遅延信号生成部１１２と、から構成される。ここで、第３遅延信号Ｄｅｌａｙ＜３＞の遅延量は第２遅延信号Ｄｅｌａｙ＜２＞の遅延量より大きく、第２遅延信号Ｄｅｌａｙ＜２＞の遅延量は第１遅延信号Ｄｅｌａｙ＜１＞より大きい。また読み出し信号ＲＤは、半導体メモリ装置が読み出し動作する場合にイネーブルされ、書き込み信号ＷＴは、半導体メモリ装置が書き込み動作する場合にイネーブルされる信号である。
【００１９】
ストローブクロック出力部１２は、第１遅延信号Ｄｅｌａｙ＜１＞と第１テストモード信号ＴＭ＜１＞とをＮＡＮＤ演算して出力するＮＡＮＤゲートＮＤ１０と、第２遅延信号Ｄｅｌａｙ＜２＞と第２テストモード信号ＴＭ＜２＞とをＮＡＮＤ演算して出力するＮＡＮＤゲートＮＤ１１と、第３遅延信号Ｄｅｌａｙ＜３＞と第３テストモード信号ＴＭ＜３＞とをＮＡＮＤ演算して出力するＮＡＮＤゲートＮＤ１２と、ＮＡＮＤゲートＮＤ１０〜ＮＤ１２の出力信号をＮＡＮＤ演算してストローブクロックＣＳＴＲＮを生成するＮＡＮＤゲートＮＤ１３と、から構成される。ここでストローブクロックＣＳＴＲＮの遅延量は、第１テストモード信号ＴＭ＜１＞がイネーブルされる場合には第１遅延信号Ｄｅｌａｙ＜１＞の遅延量を有し、第２テストモード信号ＴＭ＜２＞がイネーブルされる場合には第２遅延信号Ｄｅｌａｙ＜２＞の遅延量を有し、第３テストモード信号ＴＭ＜３＞がイネーブルされる場合には第３遅延信号Ｄｅｌａｙ＜３＞の遅延量を有する。また、第１ないし第３テストモード信号ＴＭ＜１：３＞は、テストモードに入って選択的にイネーブルされるか、またはヒューズカッティングの可否によって選択的にイネーブルされる信号である。
【００２０】
内部アドレス生成部２０は、第１および第２アドレスＡＤＤ＜１：２＞をデコーディングして第１内部アドレスＩＡＤＤ１＜１：４＞を生成する第１内部アドレス生成部２１と、第３ないし第５アドレスＡＤＤ＜３：５＞をデコーディングして第２内部アドレスＩＡＤＤ２＜１：８＞を生成する第２内部アドレス生成部２２と、から構成される。
【００２１】
以下、第１内部アドレス生成部２１の構成を、図４を参照してより具体的に説明する。
【００２２】
図４を参照すると、第１内部アドレス生成部２１は、第１および第２アドレスＡＤＤ＜１：２＞をデコーディングして第１デコーディング信号ＤＥＣ１＜１：４＞を生成する第１入力デコーダ２１０と、ストローブクロックＣＳＴＲＮに応答して、第１デコーディング信号ＤＥＣ１＜１：４＞をバッファリングして第１ノードｎｄ２０に出力する第１バッファ部２１１と、ストローブクロックＣＳＴＲＮに応答して第１ノードｎｄ２０の信号をラッチする第１ラッチ部２１２と、第１ラッチ部２１２の出力信号とストローブクロックＣＳＴＲＮとをＡＮＤ演算して第１内部アドレスＩＡＤＤ１＜１：４＞を生成する論理部２１３と、から構成される。第１バッファ部２１１は、ストローブクロックＣＳＴＲＮのレベルが論理ローレベル（第１レベル）の期間に第１デコーディング信号ＤＥＣ１＜１：４＞を反転バッファリングして第１ノードｎｄ２０に出力する。第１ラッチ部２１２は、第１ノードｎｄ２０の信号を反転バッファリングして出力し、ストローブクロックＣＳＴＲＮのレベルが論理ローレベル（第１レベル）の期間に第１ノードｎｄ２０の信号をラッチする。
【００２３】
以下、第２内部アドレス生成部２２の構成を、図５を参照してより具体的に説明する。
【００２４】
図５を参照すると、第２内部アドレス生成部２２は、ストローブクロックＣＳＴＲＮに応答して第３ないし第５アドレスＡＤＤ＜３：５＞をバッファリングし、第２ノードｎｄ２１に出力する第２バッファ部２２０と、ストローブクロックＣＳＴＲＮに応答して第２ノードｎｄ２１の信号をラッチし、反転バッファリングして反転アドレスＢＡＤＤ＜１：３＞を生成する第２ラッチ部２２１と、反転アドレスＢＡＤＤ＜１：３＞をデコーディングして第２内部アドレスＩＡＤＤ２＜１：８＞を生成する出力デコーダ２２２と、から構成される。第２バッファ部２２０は、ストローブクロックＣＳＴＲＮのレベルが論理ローレベル（第１レベル）の期間に第３ないし第５アドレスＡＤＤ＜３：５＞を反転バッファリングして第２ノードｎｄ２１に出力する。第２ラッチ部２２１は、第２ノードｎｄ２１の信号を反転バッファリングして反転アドレスＢＡＤＤ＜１：３＞として出力し、ストローブクロックＣＳＴＲＮのレベルが論理ローレベル（第１レベル）の期間に第２ノードｎｄ２１の信号をラッチする。出力デコーダ２２２は、反転アドレスＢＡＤＤ＜１：３＞をデコーディングして第２内部アドレスＩＡＤＤ２＜１：８＞を生成する。
【００２５】
このように構成された半導体メモリ装置の動作を、図７を参照して、ストローブクロックＣＳＴＲＮの論理レベルに応じて第１ないし第５アドレスＡＤＤ＜１：５＞をデコーディングして出力イネーブル信号Ｙｉ＜１：３２＞を生成する動作を説明するが、第２テストモード信号ＴＭ＜２＞がイネーブルされる場合を例として説明すると、次のとおりである。
【００２６】
まず、ストローブクロック生成部１０は、テストモードまたはヒューズカッティングによってイネーブルされる第２テストモード信号ＴＭ＜２＞に応じて第１遅延信号Ｄｅｌａｙ＜１＞より遅延量が大きく、第３遅延信号Ｄｅｌａｙ＜３＞より遅延量が小さい第２遅延信号Ｄｅｌａｙ＜２＞をバッファリングして、「Ｘ」期間にイネーブルされるストローブクロックＣＳＴＲＮを生成する。
【００２７】
次に、第１内部アドレス生成部２１の第１入力デコーダ２１０は、第１および第２アドレスＡＤＤ＜１：２＞をデコーディングして第１デコーディング信号ＤＥＣ１＜１：４＞を生成し、第１バッファ部２１１は、ストローブクロックＣＳＴＲＮのレベルが論理ローレベル（第１レベル）の「Ｘ」期間の前の期間に第１デコーディング信号ＤＥＣ１＜１：４＞を反転バッファリングして第１ノードｎｄ２０に出力する。第１ラッチ部２１２は、ストローブクロックＣＳＴＲＮのレベルが論理ローレベル（第１レベル）の「Ｘ」期間の前の期間に第１ノードｎｄ２０の信号をラッチし、第１ノードｎｄ２０の信号を反転バッファリングして出力する。論理部２１３は、第１ラッチ部２１２の出力信号とストローブクロックＣＳＴＲＮとをＡＮＤ演算して第１内部アドレスＩＡＤＤ１＜１：４＞を生成する。すなわち、第１内部アドレス生成部２１は、ストローブクロックＣＳＴＲＮのレベルが論理ローレベル（第１レベル）の「Ｘ」期間の前の期間に第１および第２アドレスＡＤＤ＜１：２＞をデコーディングして生成された第１デコーディング信号ＤＥＣ１＜１：４＞を受けてラッチし、ストローブクロックＣＳＴＲＮのレベルが論理ハイレベル（第２レベル）の「Ｘ」期間に第１デコーディング信号ＤＥＣ１＜１：４＞をデコーディングして第１内部アドレスＩＡＤＤ１＜１：４＞を生成する。
【００２８】
第２内部アドレス生成部２２の第２バッファ部２２０は、ストローブクロックＣＳＴＲＮのレベルが論理ローレベル（第１レベル）の「Ｘ」期間の前の期間に第３ないし第５アドレスＡＤＤ＜３：５＞を反転バッファリングして第２ノードｎｄ２１に出力する。第２ラッチ部２２１は、ストローブクロックＣＳＴＲＮのレベルが論理ローレベル（第１レベル）の「Ｘ」期間の前の期間に第２ノードｎｄ２１の信号をラッチし、第２ノードｎｄ２１の信号を反転バッファリングして反転アドレスＢＡＤＤ＜１：３＞として出力する。出力デコーダ２２２は、反転アドレスＢＡＤＤ＜１：３＞をデコーディングして第２内部アドレスＩＡＤＤ２＜１：８＞を生成する。すなわち第２内部アドレス生成部２２は、ストローブクロックＣＳＴＲＮのレベルが論理ローレベル（第１レベル）の「Ｘ」期間の前の期間に第３ないし第５アドレスＡＤＤ＜３：５＞を受けてラッチし、ストローブクロックＣＳＴＲＮのレベルが論理ハイレベル（第２レベル）の「Ｘ」期間に第３ないし第５アドレスＡＤＤ＜３：５＞をバッファリングして生成された反転アドレスＢＡＤＤ＜１：３＞をデコーディングして、第２内部アドレスＩＡＤＤ２＜１：８＞を生成する。
【００２９】
次に、出力イネーブル信号生成部３０は、第１内部アドレスＩＡＤＤ１＜１：４＞および第２内部アドレスＩＡＤＤ２＜１：８＞をデコーディングして選択的にイネーブルされる出力イネーブル信号Ｙｉ＜１：３２＞を生成する。
【００３０】
このように構成された半導体メモリ装置は、ストローブクロックＣＳＴＲＮの入力時点を、内部アドレスのセットアップタイムより大きい遅延量で遅延させて生成する。そして、ストローブクロックＣＳＴＲＮのレベルが論理ローレベル（第１レベル）の期間にアドレスをラッチし、ストローブクロックＣＳＴＲＮのレベルが論理ハイレベル（第２レベル）の期間にラッチされたアドレスをデコーディングして出力イネーブルＹｉ＜１：３２＞を生成するため、半導体メモリ装置の読み出し動作および書き込み動作フェイルを防止することができる。
【００３１】
図６は、図２に示す半導体メモリ装置に備えられた第２内部アドレス生成部の他の実施形態に係る回路図である。
【００３２】
図６を参照すると、第２内部アドレス生成部２２は、第３ないし第５アドレスＡＤＤ＜３：５＞をデコーディングして第２デコーディング信号ＤＥＣ２＜１：８＞を生成する第２入力デコーダ２２３と、ストローブクロックＣＳＴＲＮに応答して、第２デコーディング信号ＤＥＣ２＜１：８＞を反転バッファリングして第３ノードｎｄ２３に出力する第３バッファ部２２４と、ストローブクロックＣＳＴＲＮに応答して、第３ノードｎｄ２３の信号をラッチする第３ラッチ部２２５と、第３ラッチ部２２５の出力信号をバッファリングして第２内部アドレスＩＡＤＤ２＜１：８＞として出力する遅延部２２６と、から構成される。第３バッファ部２２４は、ストローブクロックＣＳＴＲＮのレベルが論理ローレベル（第１レベル）の期間に第２デコーディング信号ＤＥＣ２＜１：８＞を反転バッファリングして第３ノードｎｄ２３に出力する。第３ラッチ部２２５は、第３ノードｎｄ２３の信号を反転バッファリングして出力し、ストローブクロックＣＳＴＲＮのレベルが論理ローレベル（第１レベル）の期間に第３ノードｎｄ２３の信号をラッチする。
【００３３】
このように、本発明の他の実施形態で構成された半導体メモリ装置の動作を、図７を参照して、ストローブクロックＣＳＴＲＮの論理レベルに応じて第１ないし第５アドレスＡＤＤ＜１：５＞をデコーディングして出力イネーブル信号Ｙｉ＜１：３２＞を生成する動作を説明するが、第２テストモード信号ＴＭ＜２＞がイネーブルされる場合を例として説明すると、次のとおりである。
【００３４】
まず、ストローブクロック生成部１０は、テストモードまたはヒューズカッティングによってイネーブルされる第２テストモード信号ＴＭ＜２＞に応じて第１遅延信号Ｄｅｌａｙ＜１＞より遅延量が大きく、第３遅延信号Ｄｅｌａｙ＜３＞より遅延量が小さい第２遅延信号Ｄｅｌａｙ＜２＞をバッファリングして、「Ｘ」期間にイネーブルされるストローブクロックＣＳＴＲＮを生成する。
【００３５】
次に、第１内部アドレス生成部２１の第１入力デコーダ２１０は、第１および第２アドレスＡＤＤ＜１：２＞をデコーディングして第１デコーディング信号ＤＥＣ１＜１：４＞を生成し、第１バッファ部２２１は、ストローブクロックＣＳＴＲＮのレベルが論理ローレベル（第１レベル）の「Ｘ」期間の前の期間に第１デコーディング信号ＤＥＣ１＜１：４＞をバッファリングして第１ノードｎｄ２０に出力する。第１ラッチ部２２２は、ストローブクロックＣＳＴＲＮのレベルが論理ローレベル（第１レベル）の「Ｘ」期間の前の期間に第１ノードｎｄ２０の信号をラッチする。論理部２２３は、第１ラッチ部２２２の出力信号とストローブクロックＣＳＴＲＮとをＡＮＤ演算して第１内部アドレスＩＡＤＤ１＜１：４＞を生成する。すなわち、第１内部アドレス生成部２１は、ストローブクロックＣＳＴＲＮのレベルが論理ローレベル（第１レベル）の「Ｘ」期間の前の期間に第１および第２アドレスＡＤＤ＜１：２＞をデコーディングして生成された第１デコーディング信号ＤＥＣ１＜１：４＞を受けてラッチし、ストローブクロックＣＳＴＲＮのレベルが論理ハイレベル（第２レベル）の「Ｘ」期間に第１デコーディング信号ＤＥＣ１＜１：４＞をデコーディングして第１内部アドレスＩＡＤＤ１＜１：４＞を生成する。
【００３６】
第２内部アドレス生成部２２の第２入力デコーダ２２３は、第３ないし第５アドレスＡＤＤ＜３：５＞をデコーディングして第２デコーディング信号ＤＥＣ２＜１：８＞を生成し、第３バッファ部２２４は、ストローブクロックＣＳＴＲＮのレベルが論理ローレベル（第１レベル）の「Ｘ」期間の前の期間に第２デコーディング信号ＤＥＣ２＜１：８＞を反転バッファリングして第３ノードｎｄ２３に出力する。第３ラッチ部２２５は、ストローブクロックＣＳＴＲＮのレベルが論理ローレベル（第１レベル）の「Ｘ」期間の前の期間に第３ノードｎｄ２３の信号をラッチし、反転バッファリングして出力する。遅延部２２６は、第３ラッチ部２２５の出力信号をバッファリングして第２内部アドレスＩＡＤＤ２＜１：８＞を生成する。すなわち、第２内部アドレス生成部２２は、第３ないし第５アドレスＡＤＤ＜３：５＞をデコーディングして第２デコーディング信号ＤＥＣ２＜１：８＞を生成し、ストローブクロックＣＳＴＲＮのレベルが論理ローレベル（第１レベル）の「Ｘ」期間の前の期間に第２デコーディング信号ＤＥＣ２＜１：８＞を受けてラッチし、これをバッファリングして第２内部アドレスＩＡＤＤ２＜１：８＞を生成する。
【００３７】
次に、出力イネーブル信号生成部３０は、第１および第２内部アドレスＩＡＤＤ１＜１：４＞，ＩＡＤＤ２＜１：８＞をデコーディングして選択的にイネーブルされる出力イネーブル信号Ｙｉ＜１：３２＞を生成する。
【００３８】
以上、本実施形態の半導体メモリ装置は、ストローブクロックＣＳＴＲＮの入力時点を、内部アドレスのセットアップタイムより大きい遅延量で遅延させて生成し、このとき、ストローブクロックＣＳＴＲＮの論理レベルに応じて外部から入力される第１組み合わせの第１ないし第５アドレスＡＤＤ＜１：５＞をラッチし、ストローブクロックＣＳＴＲＮがイネーブルされた時点にラッチされた第１ないし第５アドレスＡＤＤ＜１：５＞をデコーディングしてストローブクロックＣＳＴＲＮの立ち上がりエッジに同期する第１ないし第３２出力イネーブル信号Ｙｉ＜１：３２＞を生成するため、正しい出力イネーブル信号を生成することができ、半導体メモリ装置の読み出し動作および書き込み動作フェイルを防止することができる。
【背景技術】
【０００１】
半導体メモリ装置は、動作モードに応じてデータを格納し、これを出力するための装置である。例えば、中央処理装置（ＣＰＵ）などでデータを要求すると、半導体メモリ装置は、データを要求する装置から入力されたアドレスに対応するデータを出力する読み出し動作を行ったり、そのアドレスに対応する位置にデータ要求装置から提供されるデータを格納する書き込み動作を行う。
【０００２】
このような読み出し動作および書き込み動作はアドレス経路を通して行われる。このアドレス経路には、ロウアドレスによってワードラインを選択した後、メモリセルに格納されたデータをセンスアンプによって増幅させる経路であるロウアドレス経路と、カラムアドレスによって複数の出力イネーブル信号Ｙｉ＜ｎ＞のうちの１つを選択する経路であるカラムアドレス経路と、がある。このうち、カラムアドレス経路に関する動作（以下、「カラム動作」という。）は、カラムデコーダで構成されたカラム回路によって制御されるが、カラム経路回路は、カラムアドレスをデコーディングして複数の出力イネーブル信号Ｙｉ＜ｎ＞のうちの１つを選択的にイネーブルさせ、イネーブルされた出力イネーブル信号Ｙｉ＜ｎ＞によって選択されたビットラインに載せられたデータを入出力ラインに伝送する動作を行う。
【０００３】
また、カラム動作は、アドレスをストロービングするためのストローブクロックＣＳＴＲを用いて出力イネーブル信号Ｙｉ＜ｎ＞を生成する。実際に、半導体メモリ装置は、データを読み出したり書き込むための複数の制御回路およびデータ伝送ラインを備えており、複数の制御回路およびデータ伝送ラインによるローディング（Ｌｏａｄｉｎｇ）の変化、およびカラム動作におけるＰＶＴ特性（Ｐｒｏｃｅｓｓ、Ｖｏｌｔａｇｅ、Ｔｅｍｐｅｒａｔｕｒｅ）の変化により、ストローブクロックＣＳＴＲの入力時点が変化することがある。
【０００４】
従来技術のカラム動作において、アドレスをデコーディングして出力イネーブル信号をイネーブルさせる動作を説明するが、ＰＶＴ特性の変化によってストローブクロックＣＳＴＲの入力時点が早い場合（ＦＡＳＴ）と遅い場合（ＳＬＯＷ）とに分けて説明すると、次のとおりである。
【０００５】
図１は、従来技術のカラム動作において、ストローブクロックに応じてアドレスをデコーディングして生成される出力イネーブル信号のタイミング図である。
【０００６】
まず、ストローブクロックＣＳＴＲの入力時点が早い場合（ＦＡＳＴ）、第１組み合わせのアドレスＡＤＤ＜１：５＞に応じて生成される内部アドレスＩＡＤＤ１＜１：４＞，ＩＡＤＤ２＜１：８＞をデコーディングして、ストローブクロックＣＳＴＲがイネーブルされる「Ａ」期間に出力イネーブル信号Ｙｉ＜ｎ＞がイネーブルされる。しかし、ストローブクロックＣＳＴＲの入力時点が内部アドレスＩＡＤＤ１＜１：４＞，ＩＡＤＤ２＜１：８＞のセットアップ時間より早い（ＦＡＳＴ）時点に入力されるため、出力イネーブル信号Ｙｉ＜ｎ＞のパルス幅が小さく形成され、半導体メモリ装置の読み出し動作および書き込み動作にエラーが発生することがある。
【０００７】
次に、ストローブクロックＣＳＴＲの入力時点が遅い場合（ＳＬＯＷ）、第１組み合わせのアドレスＡＤＤ＜１：５＞に応じて生成される内部アドレスＩＡＤＤ１＜１：４＞，ＩＡＤＤ２＜１：８＞をデコーディングして、ストローブクロックＣＳＴＲがイネーブルされる「Ｂ」期間に出力イネーブル信号Ｙｉ＜ｎ＞がイネーブルされる。しかし、ストローブクロックＣＳＴＲの入力時点が遅延されて入力されるため、第２組み合わせのアドレスＡＤＤ＜１：５＞に応じて生成された内部アドレスＩＡＤＤ１＜１：４＞，ＩＡＤＤ２＜１：８＞の入力時点と、ストローブクロックＣＳＴＲのイネーブル期間とが重なる。これにより、第１組み合わせのアドレスＡＤＤ＜１：５＞に応じてイネーブルされる出力イネーブル信号Ｙｉ＜ｎ＞と、第２組み合わせのアドレスＡＤＤ＜１：５＞に応じてイネーブルされる出力イネーブル信号Ｙｉ＜ｎ＋１＞とがイネーブルされることとなり、半導体メモリ装置の読み出し動作および書き込み動作にエラーが発生することがある。
【０００８】
なお、上記背景技術に関する先行技術文献としては、例えば下記特許文献１及び特許文献２が挙げられる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】米国特許公開第２００１／０００８２８２ Ａ１号公報
【特許文献２】韓国特許第１００８８４６０４ Ｂ１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明は、ストローブクロックの入力時点を、アドレスのセットアップタイム後に遅延させ、ストローブクロックの立ち上がりエッジに同期する出力イネーブル信号を生成することにより、半導体メモリ装置の読み出し動作および書き込み動作フェイルを防止することができる半導体メモリ装置を提供する。
【課題を解決するための手段】
【００１１】
そこで、本発明は、読み出し信号または書き込み信号に応答して、選択的にイネーブルされる第１テストモード信号ないし第３テストモード信号に応じて遅延量が調整されるストローブクロックを生成するストローブクロック生成部と、前記ストローブクロックの第１レベルに応答してアドレスをラッチし、前記ストローブクロックの第２レベルに応答して、前記アドレスをデコーディングして内部アドレスを生成する内部アドレス生成部と、前記内部アドレスをデコーディングして選択的にイネーブルされる出力イネーブル信号を生成する出力イネーブル信号生成部と、を備える半導体メモリ装置を提供する。
【００１２】
また、本発明は、読み出し信号または書き込み信号に応答して、選択的にイネーブルされる第１テストモード信号ないし第３テストモード信号に応じて遅延量が調整されるストローブクロックを生成する第１ステップと、前記ストローブクロックの第１レベルに応答してアドレスをラッチする第２ステップと、前記ストローブクロックの第２レベルに応答して、前記アドレスをデコーディングして選択的にイネーブルされる出力イネーブル信号を生成する第３ステップと、を含むアドレスデコーディング方法を提供する。
【図面の簡単な説明】
【００１３】
【図１】従来技術のカラム動作において、ストローブクロックに応じてアドレスをデコーディングして生成される出力イネーブル信号のタイミング図である。
【図２】本発明の一実施形態に係る半導体メモリ装置の構成を示すブロック図である。
【図３】図２に示す半導体メモリ装置に備えられたストローブクロック生成部の回路図である。
【図４】図２に示す半導体メモリ装置に備えられた第１内部アドレス生成部の回路図である。
【図５】図２に示す半導体メモリ装置に備えられた第２内部アドレス生成部の回路図である。
【図６】図２に示す半導体メモリ装置に備えられた第２内部アドレス生成部の他の実施形態に係る回路図である。
【図７】本発明の一実施形態に係るカラム動作において、ストローブクロックに応じてアドレスをデコーディングして生成される出力イネーブル信号のタイミング図である。
【発明を実施するための形態】
【００１４】
図２は、本発明の一実施形態に係る半導体メモリ装置の構成を示すブロック図である。
【００１５】
図２に示すように、半導体メモリ装置は、読み出し信号ＲＤまたは書き込み信号ＷＴに応答して、選択的にイネーブルされる第１ないし第３テストモード信号ＴＭ＜１：３＞に応じて遅延量が調整されるストローブクロックＣＳＴＲＮを生成するストローブクロック生成部１０と、ストローブクロックＣＳＴＲＮの第１レベルに応答してアドレスＡＤＤ＜１：５＞をラッチし、ストローブクロックＣＳＴＲＮの第２レベルに応答して、アドレスＡＤＤ＜１：５＞をデコーディングして第１内部アドレスＩＡＤＤ１＜１：４＞および第２内部アドレスＩＡＤＤ２＜１：８＞を生成する内部アドレス生成部２０と、第１内部アドレスＩＡＤＤ１＜１：４＞および第２内部アドレスＩＡＤＤ２＜１：８＞をデコーディングして選択的にイネーブルされる出力イネーブル信号Ｙｉ＜１：３２＞を生成する出力イネーブル信号生成部３０と、を備える。
【００１６】
以下、ストローブクロック生成部１０の構成を、図３を参照してより具体的に説明する。
【００１７】
図３を参照すると、ストローブクロック生成部１０は、読み出し信号ＲＤまたは書き込み信号ＷＴをバッファリングして第１ないし第３遅延信号Ｄｅｌａｙ＜１：３＞を生成する遅延信号生成部１１と、第１ないし第３テストモード信号ＴＭ＜１：３＞に応答して、第１ないし第３遅延信号Ｄｅｌａｙ＜１：３＞のうちの少なくともいずれか１つをバッファリングしてストローブクロックＣＳＴＲＮとして出力するストローブクロック出力部１２と、から構成される。
【００１８】
遅延信号生成部１１は、読み出し信号ＲＤまたは書き込み信号ＷＴを所定期間遅延して第１遅延信号Ｄｅｌａｙ＜１＞を生成する第１遅延信号生成部１１０と、第１遅延信号Ｄｅｌａｙ＜１＞を所定期間遅延して第２遅延信号Ｄｅｌａｙ＜２＞を生成する第２遅延信号生成部１１１と、第２遅延信号Ｄｅｌａｙ＜２＞を所定期間遅延して第３遅延信号Ｄｅｌａｙ＜３＞を生成する第３遅延信号生成部１１２と、から構成される。ここで、第３遅延信号Ｄｅｌａｙ＜３＞の遅延量は第２遅延信号Ｄｅｌａｙ＜２＞の遅延量より大きく、第２遅延信号Ｄｅｌａｙ＜２＞の遅延量は第１遅延信号Ｄｅｌａｙ＜１＞より大きい。また読み出し信号ＲＤは、半導体メモリ装置が読み出し動作する場合にイネーブルされ、書き込み信号ＷＴは、半導体メモリ装置が書き込み動作する場合にイネーブルされる信号である。
【００１９】
ストローブクロック出力部１２は、第１遅延信号Ｄｅｌａｙ＜１＞と第１テストモード信号ＴＭ＜１＞とをＮＡＮＤ演算して出力するＮＡＮＤゲートＮＤ１０と、第２遅延信号Ｄｅｌａｙ＜２＞と第２テストモード信号ＴＭ＜２＞とをＮＡＮＤ演算して出力するＮＡＮＤゲートＮＤ１１と、第３遅延信号Ｄｅｌａｙ＜３＞と第３テストモード信号ＴＭ＜３＞とをＮＡＮＤ演算して出力するＮＡＮＤゲートＮＤ１２と、ＮＡＮＤゲートＮＤ１０〜ＮＤ１２の出力信号をＮＡＮＤ演算してストローブクロックＣＳＴＲＮを生成するＮＡＮＤゲートＮＤ１３と、から構成される。ここでストローブクロックＣＳＴＲＮの遅延量は、第１テストモード信号ＴＭ＜１＞がイネーブルされる場合には第１遅延信号Ｄｅｌａｙ＜１＞の遅延量を有し、第２テストモード信号ＴＭ＜２＞がイネーブルされる場合には第２遅延信号Ｄｅｌａｙ＜２＞の遅延量を有し、第３テストモード信号ＴＭ＜３＞がイネーブルされる場合には第３遅延信号Ｄｅｌａｙ＜３＞の遅延量を有する。また、第１ないし第３テストモード信号ＴＭ＜１：３＞は、テストモードに入って選択的にイネーブルされるか、またはヒューズカッティングの可否によって選択的にイネーブルされる信号である。
【００２０】
内部アドレス生成部２０は、第１および第２アドレスＡＤＤ＜１：２＞をデコーディングして第１内部アドレスＩＡＤＤ１＜１：４＞を生成する第１内部アドレス生成部２１と、第３ないし第５アドレスＡＤＤ＜３：５＞をデコーディングして第２内部アドレスＩＡＤＤ２＜１：８＞を生成する第２内部アドレス生成部２２と、から構成される。
【００２１】
以下、第１内部アドレス生成部２１の構成を、図４を参照してより具体的に説明する。
【００２２】
図４を参照すると、第１内部アドレス生成部２１は、第１および第２アドレスＡＤＤ＜１：２＞をデコーディングして第１デコーディング信号ＤＥＣ１＜１：４＞を生成する第１入力デコーダ２１０と、ストローブクロックＣＳＴＲＮに応答して、第１デコーディング信号ＤＥＣ１＜１：４＞をバッファリングして第１ノードｎｄ２０に出力する第１バッファ部２１１と、ストローブクロックＣＳＴＲＮに応答して第１ノードｎｄ２０の信号をラッチする第１ラッチ部２１２と、第１ラッチ部２１２の出力信号とストローブクロックＣＳＴＲＮとをＡＮＤ演算して第１内部アドレスＩＡＤＤ１＜１：４＞を生成する論理部２１３と、から構成される。第１バッファ部２１１は、ストローブクロックＣＳＴＲＮのレベルが論理ローレベル（第１レベル）の期間に第１デコーディング信号ＤＥＣ１＜１：４＞を反転バッファリングして第１ノードｎｄ２０に出力する。第１ラッチ部２１２は、第１ノードｎｄ２０の信号を反転バッファリングして出力し、ストローブクロックＣＳＴＲＮのレベルが論理ローレベル（第１レベル）の期間に第１ノードｎｄ２０の信号をラッチする。
【００２３】
以下、第２内部アドレス生成部２２の構成を、図５を参照してより具体的に説明する。
【００２４】
図５を参照すると、第２内部アドレス生成部２２は、ストローブクロックＣＳＴＲＮに応答して第３ないし第５アドレスＡＤＤ＜３：５＞をバッファリングし、第２ノードｎｄ２１に出力する第２バッファ部２２０と、ストローブクロックＣＳＴＲＮに応答して第２ノードｎｄ２１の信号をラッチし、反転バッファリングして反転アドレスＢＡＤＤ＜１：３＞を生成する第２ラッチ部２２１と、反転アドレスＢＡＤＤ＜１：３＞をデコーディングして第２内部アドレスＩＡＤＤ２＜１：８＞を生成する出力デコーダ２２２と、から構成される。第２バッファ部２２０は、ストローブクロックＣＳＴＲＮのレベルが論理ローレベル（第１レベル）の期間に第３ないし第５アドレスＡＤＤ＜３：５＞を反転バッファリングして第２ノードｎｄ２１に出力する。第２ラッチ部２２１は、第２ノードｎｄ２１の信号を反転バッファリングして反転アドレスＢＡＤＤ＜１：３＞として出力し、ストローブクロックＣＳＴＲＮのレベルが論理ローレベル（第１レベル）の期間に第２ノードｎｄ２１の信号をラッチする。出力デコーダ２２２は、反転アドレスＢＡＤＤ＜１：３＞をデコーディングして第２内部アドレスＩＡＤＤ２＜１：８＞を生成する。
【００２５】
このように構成された半導体メモリ装置の動作を、図７を参照して、ストローブクロックＣＳＴＲＮの論理レベルに応じて第１ないし第５アドレスＡＤＤ＜１：５＞をデコーディングして出力イネーブル信号Ｙｉ＜１：３２＞を生成する動作を説明するが、第２テストモード信号ＴＭ＜２＞がイネーブルされる場合を例として説明すると、次のとおりである。
【００２６】
まず、ストローブクロック生成部１０は、テストモードまたはヒューズカッティングによってイネーブルされる第２テストモード信号ＴＭ＜２＞に応じて第１遅延信号Ｄｅｌａｙ＜１＞より遅延量が大きく、第３遅延信号Ｄｅｌａｙ＜３＞より遅延量が小さい第２遅延信号Ｄｅｌａｙ＜２＞をバッファリングして、「Ｘ」期間にイネーブルされるストローブクロックＣＳＴＲＮを生成する。
【００２７】
次に、第１内部アドレス生成部２１の第１入力デコーダ２１０は、第１および第２アドレスＡＤＤ＜１：２＞をデコーディングして第１デコーディング信号ＤＥＣ１＜１：４＞を生成し、第１バッファ部２１１は、ストローブクロックＣＳＴＲＮのレベルが論理ローレベル（第１レベル）の「Ｘ」期間の前の期間に第１デコーディング信号ＤＥＣ１＜１：４＞を反転バッファリングして第１ノードｎｄ２０に出力する。第１ラッチ部２１２は、ストローブクロックＣＳＴＲＮのレベルが論理ローレベル（第１レベル）の「Ｘ」期間の前の期間に第１ノードｎｄ２０の信号をラッチし、第１ノードｎｄ２０の信号を反転バッファリングして出力する。論理部２１３は、第１ラッチ部２１２の出力信号とストローブクロックＣＳＴＲＮとをＡＮＤ演算して第１内部アドレスＩＡＤＤ１＜１：４＞を生成する。すなわち、第１内部アドレス生成部２１は、ストローブクロックＣＳＴＲＮのレベルが論理ローレベル（第１レベル）の「Ｘ」期間の前の期間に第１および第２アドレスＡＤＤ＜１：２＞をデコーディングして生成された第１デコーディング信号ＤＥＣ１＜１：４＞を受けてラッチし、ストローブクロックＣＳＴＲＮのレベルが論理ハイレベル（第２レベル）の「Ｘ」期間に第１デコーディング信号ＤＥＣ１＜１：４＞をデコーディングして第１内部アドレスＩＡＤＤ１＜１：４＞を生成する。
【００２８】
第２内部アドレス生成部２２の第２バッファ部２２０は、ストローブクロックＣＳＴＲＮのレベルが論理ローレベル（第１レベル）の「Ｘ」期間の前の期間に第３ないし第５アドレスＡＤＤ＜３：５＞を反転バッファリングして第２ノードｎｄ２１に出力する。第２ラッチ部２２１は、ストローブクロックＣＳＴＲＮのレベルが論理ローレベル（第１レベル）の「Ｘ」期間の前の期間に第２ノードｎｄ２１の信号をラッチし、第２ノードｎｄ２１の信号を反転バッファリングして反転アドレスＢＡＤＤ＜１：３＞として出力する。出力デコーダ２２２は、反転アドレスＢＡＤＤ＜１：３＞をデコーディングして第２内部アドレスＩＡＤＤ２＜１：８＞を生成する。すなわち第２内部アドレス生成部２２は、ストローブクロックＣＳＴＲＮのレベルが論理ローレベル（第１レベル）の「Ｘ」期間の前の期間に第３ないし第５アドレスＡＤＤ＜３：５＞を受けてラッチし、ストローブクロックＣＳＴＲＮのレベルが論理ハイレベル（第２レベル）の「Ｘ」期間に第３ないし第５アドレスＡＤＤ＜３：５＞をバッファリングして生成された反転アドレスＢＡＤＤ＜１：３＞をデコーディングして、第２内部アドレスＩＡＤＤ２＜１：８＞を生成する。
【００２９】
次に、出力イネーブル信号生成部３０は、第１内部アドレスＩＡＤＤ１＜１：４＞および第２内部アドレスＩＡＤＤ２＜１：８＞をデコーディングして選択的にイネーブルされる出力イネーブル信号Ｙｉ＜１：３２＞を生成する。
【００３０】
このように構成された半導体メモリ装置は、ストローブクロックＣＳＴＲＮの入力時点を、内部アドレスのセットアップタイムより大きい遅延量で遅延させて生成する。そして、ストローブクロックＣＳＴＲＮのレベルが論理ローレベル（第１レベル）の期間にアドレスをラッチし、ストローブクロックＣＳＴＲＮのレベルが論理ハイレベル（第２レベル）の期間にラッチされたアドレスをデコーディングして出力イネーブルＹｉ＜１：３２＞を生成するため、半導体メモリ装置の読み出し動作および書き込み動作フェイルを防止することができる。
【００３１】
図６は、図２に示す半導体メモリ装置に備えられた第２内部アドレス生成部の他の実施形態に係る回路図である。
【００３２】
図６を参照すると、第２内部アドレス生成部２２は、第３ないし第５アドレスＡＤＤ＜３：５＞をデコーディングして第２デコーディング信号ＤＥＣ２＜１：８＞を生成する第２入力デコーダ２２３と、ストローブクロックＣＳＴＲＮに応答して、第２デコーディング信号ＤＥＣ２＜１：８＞を反転バッファリングして第３ノードｎｄ２３に出力する第３バッファ部２２４と、ストローブクロックＣＳＴＲＮに応答して、第３ノードｎｄ２３の信号をラッチする第３ラッチ部２２５と、第３ラッチ部２２５の出力信号をバッファリングして第２内部アドレスＩＡＤＤ２＜１：８＞として出力する遅延部２２６と、から構成される。第３バッファ部２２４は、ストローブクロックＣＳＴＲＮのレベルが論理ローレベル（第１レベル）の期間に第２デコーディング信号ＤＥＣ２＜１：８＞を反転バッファリングして第３ノードｎｄ２３に出力する。第３ラッチ部２２５は、第３ノードｎｄ２３の信号を反転バッファリングして出力し、ストローブクロックＣＳＴＲＮのレベルが論理ローレベル（第１レベル）の期間に第３ノードｎｄ２３の信号をラッチする。
【００３３】
このように、本発明の他の実施形態で構成された半導体メモリ装置の動作を、図７を参照して、ストローブクロックＣＳＴＲＮの論理レベルに応じて第１ないし第５アドレスＡＤＤ＜１：５＞をデコーディングして出力イネーブル信号Ｙｉ＜１：３２＞を生成する動作を説明するが、第２テストモード信号ＴＭ＜２＞がイネーブルされる場合を例として説明すると、次のとおりである。
【００３４】
まず、ストローブクロック生成部１０は、テストモードまたはヒューズカッティングによってイネーブルされる第２テストモード信号ＴＭ＜２＞に応じて第１遅延信号Ｄｅｌａｙ＜１＞より遅延量が大きく、第３遅延信号Ｄｅｌａｙ＜３＞より遅延量が小さい第２遅延信号Ｄｅｌａｙ＜２＞をバッファリングして、「Ｘ」期間にイネーブルされるストローブクロックＣＳＴＲＮを生成する。
【００３５】
次に、第１内部アドレス生成部２１の第１入力デコーダ２１０は、第１および第２アドレスＡＤＤ＜１：２＞をデコーディングして第１デコーディング信号ＤＥＣ１＜１：４＞を生成し、第１バッファ部２２１は、ストローブクロックＣＳＴＲＮのレベルが論理ローレベル（第１レベル）の「Ｘ」期間の前の期間に第１デコーディング信号ＤＥＣ１＜１：４＞をバッファリングして第１ノードｎｄ２０に出力する。第１ラッチ部２２２は、ストローブクロックＣＳＴＲＮのレベルが論理ローレベル（第１レベル）の「Ｘ」期間の前の期間に第１ノードｎｄ２０の信号をラッチする。論理部２２３は、第１ラッチ部２２２の出力信号とストローブクロックＣＳＴＲＮとをＡＮＤ演算して第１内部アドレスＩＡＤＤ１＜１：４＞を生成する。すなわち、第１内部アドレス生成部２１は、ストローブクロックＣＳＴＲＮのレベルが論理ローレベル（第１レベル）の「Ｘ」期間の前の期間に第１および第２アドレスＡＤＤ＜１：２＞をデコーディングして生成された第１デコーディング信号ＤＥＣ１＜１：４＞を受けてラッチし、ストローブクロックＣＳＴＲＮのレベルが論理ハイレベル（第２レベル）の「Ｘ」期間に第１デコーディング信号ＤＥＣ１＜１：４＞をデコーディングして第１内部アドレスＩＡＤＤ１＜１：４＞を生成する。
【００３６】
第２内部アドレス生成部２２の第２入力デコーダ２２３は、第３ないし第５アドレスＡＤＤ＜３：５＞をデコーディングして第２デコーディング信号ＤＥＣ２＜１：８＞を生成し、第３バッファ部２２４は、ストローブクロックＣＳＴＲＮのレベルが論理ローレベル（第１レベル）の「Ｘ」期間の前の期間に第２デコーディング信号ＤＥＣ２＜１：８＞を反転バッファリングして第３ノードｎｄ２３に出力する。第３ラッチ部２２５は、ストローブクロックＣＳＴＲＮのレベルが論理ローレベル（第１レベル）の「Ｘ」期間の前の期間に第３ノードｎｄ２３の信号をラッチし、反転バッファリングして出力する。遅延部２２６は、第３ラッチ部２２５の出力信号をバッファリングして第２内部アドレスＩＡＤＤ２＜１：８＞を生成する。すなわち、第２内部アドレス生成部２２は、第３ないし第５アドレスＡＤＤ＜３：５＞をデコーディングして第２デコーディング信号ＤＥＣ２＜１：８＞を生成し、ストローブクロックＣＳＴＲＮのレベルが論理ローレベル（第１レベル）の「Ｘ」期間の前の期間に第２デコーディング信号ＤＥＣ２＜１：８＞を受けてラッチし、これをバッファリングして第２内部アドレスＩＡＤＤ２＜１：８＞を生成する。
【００３７】
次に、出力イネーブル信号生成部３０は、第１および第２内部アドレスＩＡＤＤ１＜１：４＞，ＩＡＤＤ２＜１：８＞をデコーディングして選択的にイネーブルされる出力イネーブル信号Ｙｉ＜１：３２＞を生成する。
【００３８】
以上、本実施形態の半導体メモリ装置は、ストローブクロックＣＳＴＲＮの入力時点を、内部アドレスのセットアップタイムより大きい遅延量で遅延させて生成し、このとき、ストローブクロックＣＳＴＲＮの論理レベルに応じて外部から入力される第１組み合わせの第１ないし第５アドレスＡＤＤ＜１：５＞をラッチし、ストローブクロックＣＳＴＲＮがイネーブルされた時点にラッチされた第１ないし第５アドレスＡＤＤ＜１：５＞をデコーディングしてストローブクロックＣＳＴＲＮの立ち上がりエッジに同期する第１ないし第３２出力イネーブル信号Ｙｉ＜１：３２＞を生成するため、正しい出力イネーブル信号を生成することができ、半導体メモリ装置の読み出し動作および書き込み動作フェイルを防止することができる。
【特許請求の範囲】
【請求項１】
読み出し信号または書き込み信号に応答して、選択的にイネーブルされる第１テストモード信号ないし第３テストモード信号に応じて遅延量が調整されるストローブクロックを生成するストローブクロック生成部と、
前記ストローブクロックの第１レベルに応答してアドレスをラッチし、前記ストローブクロックの第２レベルに応答して、前記アドレスをデコーディングして内部アドレスを生成する内部アドレス生成部と、
前記内部アドレスをデコーディングして選択的にイネーブルされる出力イネーブル信号を生成する出力イネーブル信号生成部と、
を備えることを特徴とする半導体メモリ装置。
【請求項２】
前記読み出し信号は、半導体メモリ装置が読み出し動作する場合にイネーブルされ、前記書き込み信号は、半導体メモリ装置が書き込み動作する場合にイネーブルされる信号であることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記第１テストモード信号ないし第３テストモード信号は、テストモードに入って選択的にイネーブルされるか、またはヒューズカッティングの可否によって選択的にイネーブルされる信号であることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項４】
前記ストローブクロック生成部は、
前記読み出し信号または前記書き込み信号をバッファリングして第１遅延信号ないし第３遅延信号を生成する遅延信号生成部と、
前記第１テストモード信号ないし第３テストモード信号に応答して、前記第１遅延信号ないし第３遅延信号のうちの少なくともいずれか１つをバッファリングして前記ストローブクロックとして出力するストローブクロック出力部と、
を備えることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項５】
前記第３遅延信号の遅延量は前記第２遅延信号の遅延量より大きく、前記第２遅延信号の遅延量は前記第１遅延信号の遅延量より大きいことを特徴とする請求項４に記載の半導体メモリ装置。
【請求項６】
前記遅延信号生成部は、
前記読み出し信号または前記書き込み信号を所定期間遅延して前記第１遅延信号を生成する第１遅延信号生成部と、
前記第１遅延信号を所定期間遅延して前記第２遅延信号を生成する第２遅延信号生成部と、
前記第２遅延信号を所定期間遅延して前記第３遅延信号を生成する第３遅延信号生成部と、
を備えることを特徴とする請求項４に記載の含む半導体メモリ装置。
【請求項７】
前記内部アドレス生成部は、
第１アドレスおよび第２アドレスをデコーディングして第１内部アドレスを生成する第１内部アドレス生成部と、
第３アドレスないし第５アドレスをデコーディングして第２内部アドレスを生成する第２内部アドレス生成部と、
を備えることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項８】
前記第１内部アドレス生成部は、
前記第１アドレスおよび第２アドレスをデコーディングして第１デコーディング信号を生成する第１入力デコーダと、
前記ストローブクロックに応答して、前記第１デコーディング信号をバッファリングして第１ノードに出力する第１バッファ部と、
前記ストローブクロックに応答して、前記第１ノードの信号をラッチする第１ラッチ部と、
前記第１ラッチ部の出力信号と前記ストローブクロックとを論理演算して前記第１内部アドレスとして出力する論理部と、
を備えることを特徴とする請求項７に記載の半導体メモリ装置。
【請求項９】
前記第２内部アドレス生成部は、
前記ストローブクロックに応答して、前記第３アドレスないし第５アドレスをバッファリングして第２ノードに出力する第２バッファ部と、
前記ストローブクロックに応答して、前記第２ノードの信号をラッチして反転アドレスを生成する第２ラッチ部と、
前記反転アドレスをデコーディングして前記第２内部アドレスを生成する出力デコーダと、
を備えることを特徴とする請求項７に記載の半導体メモリ装置。
【請求項１０】
前記第２内部アドレス生成部は、
前記第３アドレスないし第５アドレスをデコーディングして第２デコーディング信号を生成する第２入力デコーダと、
前記ストローブクロックに応答して、前記第２デコーディング信号をバッファリングして第３ノードに出力する第３バッファ部と、
前記ストローブクロックに応答して、前記第３ノードの信号をラッチする第３ラッチ部と、
前記第３ラッチ部の出力信号をバッファリングして前記第２内部アドレスとして出力する遅延部と、
を備えることを特徴とする請求項７に記載の半導体メモリ装置。
【請求項１１】
読み出し信号または書き込み信号に応答して、選択的にイネーブルされる第１テストモード信号ないし第３テストモード信号に応じて遅延量が調整されるストローブクロックを生成する第１ステップと、
前記ストローブクロックの第１レベルに応答して、アドレスをラッチする第２ステップと、
前記ストローブクロックの第２レベルに応答して、前記アドレスをデコーディングして選択的にイネーブルされる出力イネーブル信号を生成する第３ステップと、
を含むことを特徴とするアドレスデコーディング方法。
【請求項１２】
第１ステップは、
前記読み出し信号または前記書き込み信号を所定期間遅延して第１遅延信号ないし第３遅延信号を生成する遅延信号生成ステップと、
前記第１テストモード信号ないし第３テストモード信号に応答して、前記第１遅延信号ないし第３遅延信号のうちの少なくともいずれか１つをバッファリングして前記ストローブクロックを生成するストローブクロック生成ステップと、
を含むことを特徴とする請求項１１に記載のアドレスデコーディング方法。
【請求項１３】
前記ストローブクロックは、前記第１テストモード信号ないし第３テストモード信号に応答して、前記第１遅延信号ないし第３遅延信号のうちの少なくともいずれか１つがバッファリングされて生成されることを特徴とする請求項１２に記載のアドレスデコーディング方法。
【請求項１４】
前記第３遅延信号の遅延量は前記第２遅延信号の遅延量より大きく、前記第２遅延信号の遅延量は前記第１遅延信号の遅延量より大きいことを特徴とする請求項１２に記載のアドレスデコーディング方法。
【請求項１５】
前記第３ステップは、
前記ストローブクロックの前記第２レベルに応答して、前記アドレスをデコーディングして内部アドレスを生成する内部アドレス生成ステップと、
前記内部アドレスをデコーディングして選択的にイネーブルされる前記出力イネーブル信号を生成する出力イネーブル信号生成ステップと、
を含むことを特徴とする請求項１１に記載のアドレスデコーディング方法。
【請求項１】
読み出し信号または書き込み信号に応答して、選択的にイネーブルされる第１テストモード信号ないし第３テストモード信号に応じて遅延量が調整されるストローブクロックを生成するストローブクロック生成部と、
前記ストローブクロックの第１レベルに応答してアドレスをラッチし、前記ストローブクロックの第２レベルに応答して、前記アドレスをデコーディングして内部アドレスを生成する内部アドレス生成部と、
前記内部アドレスをデコーディングして選択的にイネーブルされる出力イネーブル信号を生成する出力イネーブル信号生成部と、
を備えることを特徴とする半導体メモリ装置。
【請求項２】
前記読み出し信号は、半導体メモリ装置が読み出し動作する場合にイネーブルされ、前記書き込み信号は、半導体メモリ装置が書き込み動作する場合にイネーブルされる信号であることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記第１テストモード信号ないし第３テストモード信号は、テストモードに入って選択的にイネーブルされるか、またはヒューズカッティングの可否によって選択的にイネーブルされる信号であることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項４】
前記ストローブクロック生成部は、
前記読み出し信号または前記書き込み信号をバッファリングして第１遅延信号ないし第３遅延信号を生成する遅延信号生成部と、
前記第１テストモード信号ないし第３テストモード信号に応答して、前記第１遅延信号ないし第３遅延信号のうちの少なくともいずれか１つをバッファリングして前記ストローブクロックとして出力するストローブクロック出力部と、
を備えることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項５】
前記第３遅延信号の遅延量は前記第２遅延信号の遅延量より大きく、前記第２遅延信号の遅延量は前記第１遅延信号の遅延量より大きいことを特徴とする請求項４に記載の半導体メモリ装置。
【請求項６】
前記遅延信号生成部は、
前記読み出し信号または前記書き込み信号を所定期間遅延して前記第１遅延信号を生成する第１遅延信号生成部と、
前記第１遅延信号を所定期間遅延して前記第２遅延信号を生成する第２遅延信号生成部と、
前記第２遅延信号を所定期間遅延して前記第３遅延信号を生成する第３遅延信号生成部と、
を備えることを特徴とする請求項４に記載の含む半導体メモリ装置。
【請求項７】
前記内部アドレス生成部は、
第１アドレスおよび第２アドレスをデコーディングして第１内部アドレスを生成する第１内部アドレス生成部と、
第３アドレスないし第５アドレスをデコーディングして第２内部アドレスを生成する第２内部アドレス生成部と、
を備えることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項８】
前記第１内部アドレス生成部は、
前記第１アドレスおよび第２アドレスをデコーディングして第１デコーディング信号を生成する第１入力デコーダと、
前記ストローブクロックに応答して、前記第１デコーディング信号をバッファリングして第１ノードに出力する第１バッファ部と、
前記ストローブクロックに応答して、前記第１ノードの信号をラッチする第１ラッチ部と、
前記第１ラッチ部の出力信号と前記ストローブクロックとを論理演算して前記第１内部アドレスとして出力する論理部と、
を備えることを特徴とする請求項７に記載の半導体メモリ装置。
【請求項９】
前記第２内部アドレス生成部は、
前記ストローブクロックに応答して、前記第３アドレスないし第５アドレスをバッファリングして第２ノードに出力する第２バッファ部と、
前記ストローブクロックに応答して、前記第２ノードの信号をラッチして反転アドレスを生成する第２ラッチ部と、
前記反転アドレスをデコーディングして前記第２内部アドレスを生成する出力デコーダと、
を備えることを特徴とする請求項７に記載の半導体メモリ装置。
【請求項１０】
前記第２内部アドレス生成部は、
前記第３アドレスないし第５アドレスをデコーディングして第２デコーディング信号を生成する第２入力デコーダと、
前記ストローブクロックに応答して、前記第２デコーディング信号をバッファリングして第３ノードに出力する第３バッファ部と、
前記ストローブクロックに応答して、前記第３ノードの信号をラッチする第３ラッチ部と、
前記第３ラッチ部の出力信号をバッファリングして前記第２内部アドレスとして出力する遅延部と、
を備えることを特徴とする請求項７に記載の半導体メモリ装置。
【請求項１１】
読み出し信号または書き込み信号に応答して、選択的にイネーブルされる第１テストモード信号ないし第３テストモード信号に応じて遅延量が調整されるストローブクロックを生成する第１ステップと、
前記ストローブクロックの第１レベルに応答して、アドレスをラッチする第２ステップと、
前記ストローブクロックの第２レベルに応答して、前記アドレスをデコーディングして選択的にイネーブルされる出力イネーブル信号を生成する第３ステップと、
を含むことを特徴とするアドレスデコーディング方法。
【請求項１２】
第１ステップは、
前記読み出し信号または前記書き込み信号を所定期間遅延して第１遅延信号ないし第３遅延信号を生成する遅延信号生成ステップと、
前記第１テストモード信号ないし第３テストモード信号に応答して、前記第１遅延信号ないし第３遅延信号のうちの少なくともいずれか１つをバッファリングして前記ストローブクロックを生成するストローブクロック生成ステップと、
を含むことを特徴とする請求項１１に記載のアドレスデコーディング方法。
【請求項１３】
前記ストローブクロックは、前記第１テストモード信号ないし第３テストモード信号に応答して、前記第１遅延信号ないし第３遅延信号のうちの少なくともいずれか１つがバッファリングされて生成されることを特徴とする請求項１２に記載のアドレスデコーディング方法。
【請求項１４】
前記第３遅延信号の遅延量は前記第２遅延信号の遅延量より大きく、前記第２遅延信号の遅延量は前記第１遅延信号の遅延量より大きいことを特徴とする請求項１２に記載のアドレスデコーディング方法。
【請求項１５】
前記第３ステップは、
前記ストローブクロックの前記第２レベルに応答して、前記アドレスをデコーディングして内部アドレスを生成する内部アドレス生成ステップと、
前記内部アドレスをデコーディングして選択的にイネーブルされる前記出力イネーブル信号を生成する出力イネーブル信号生成ステップと、
を含むことを特徴とする請求項１１に記載のアドレスデコーディング方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１３−１０１７３７（Ｐ２０１３−１０１７３７Ａ）
【公開日】平成２５年５月２３日（２０１３．５．２３）
【国際特許分類】
【出願番号】特願２０１２−１０１４５５（Ｐ２０１２−１０１４５５）
【出願日】平成２４年４月２６日（２０１２．４．２６）
【出願人】（３１００２４０３３）エスケーハイニックス株式会社 (122)
【氏名又は名称原語表記】ＳＫ ｈｙｎｉｘ Ｉｎｃ．
【住所又は居所原語表記】２０９１， Ｇｙｅｏｎｇｃｈｕｎｇ−ｄａｅｒｏ，Ｂｕｂａｌ−ｅｕｂ，Ｉｃｈｅｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成２５年５月２３日（２０１３．５．２３）
【国際特許分類】
【出願日】平成２４年４月２６日（２０１２．４．２６）
【出願人】（３１００２４０３３）エスケーハイニックス株式会社 (122)
【氏名又は名称原語表記】ＳＫ ｈｙｎｉｘ Ｉｎｃ．
【住所又は居所原語表記】２０９１， Ｇｙｅｏｎｇｃｈｕｎｇ−ｄａｅｒｏ，Ｂｕｂａｌ−ｅｕｂ，Ｉｃｈｅｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
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