アモルファス半導体によるオープン・ベース・フォトトランジスタ・アレイ
【課題】イメージング装置において高い利得を実現し、所望のＳ／Ｎ比を得る。
【解決手段】イメージング装置の光センサアレイは、シリコンのような複数アモルファス半導体から形成されるバイポーラフォトトランジスタを使用する。該トランジスタは、オープンベース素子であって、入射する光子によって発生する正孔により、ベース領域への電流注入が生じる。また、コレクタ領域は、好ましくはアモルファスシリコンの真性層で形成される。該トランジスタは、バイポーラ電流が集積される集積モードか、もしくは、光の強度に応答する電流がモニタされる静的モードで動作する。
【解決手段】イメージング装置の光センサアレイは、シリコンのような複数アモルファス半導体から形成されるバイポーラフォトトランジスタを使用する。該トランジスタは、オープンベース素子であって、入射する光子によって発生する正孔により、ベース領域への電流注入が生じる。また、コレクタ領域は、好ましくはアモルファスシリコンの真性層で形成される。該トランジスタは、バイポーラ電流が集積される集積モードか、もしくは、光の強度に応答する電流がモニタされる静的モードで動作する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、イメージング・アレイに関するものであり、とりわけ、入射光に対する光センサの感度向上に関するものである。
【背景技術】
【０００２】
イメージング・センサの１次元アレイまたは２次元アレイを処理回路要素に接続して、アレイが向けられた領域に関するイメージ情報が生成されるようにすることが可能である。各センサは、それが受光する光に応答した信号を発生する。この信号は、センサが受光する光のカラー強度を表すことが可能である。
【０００３】
多くのイメージング用途において、電荷結合素子（ＣＣＤ）が用いられている。ＣＣＤアレイの素子は、入射光によって発生する電荷を集積するが、この電荷は、ＣＣＤアレイが製作される半導体チップの表面に沿ったポテンシャル井戸に蓄積される。アレイの蓄積された電荷は、チップに組み込まれていない他の回路要素に信号を転送するオン・チップ回路要素に順次シフトされる。
【０００４】
ＣＣＤは、意図された目的についてはうまく機能するが、各素子（すなわち、ピクセル）において得られる「利得」は、１未満である。利得は、電流レベル（出力電流／光子電流）または電子レベル（出力電子／入力光子）で測定可能である。電子レベルにおける最大の利得が１の場合、特定の素子の出力におけるＳ／Ｎ比が制限される。
【０００５】
Ｔｈｅｉｌ他に対する米国特許第６，０１８，１８７号には、ＣＣＤテクノロジに対する代替案としてＰＩＮダイオードの利用の記載がある。ピクセル相互接続構造が、シリコン基板のような基板の上部表面に形成されている。ピクセル相互接続構造は、基板表面の選択位置から光センサ・アレイの底部電極まで延びる導電性バイアを備えた、酸化珪素または窒化珪素のような誘電体層である。好ましくは底部電極は、ｎ型ドーパントを含むアモルファス・シリコンから形成される。底部電極の上には、連続真性層が形成される。ｐドープしたアモルファス・シリコンの連続層によって、真性層がカバーされ、透明導体によって、ｐドープ層がカバーされる。結果として、底部電極のそれぞれについて、ＰＩＮダイオードが形成される。ＰＩＮダイオードは、基板表面より上方に配置されるので、「高設」センサである。ピクセルの相互接続構造によって、高設ＰＩＮダイオードは、基板レベルで製作された処理回路要素と電気的にリンクすることが可能になる。
【０００６】
Ｍｅａｄ他に対する米国特許第５，７６３，９０９号には、ＣＣＤテクノロジとは無関係な代替案の記載がある。バイポーラ・フォトトランジスタは、シリコン基板にドーパントを導入することによって製作される。従来のドーパント注入ステップが利用される。バイポーラ・フォトトランジスタ・アレイが形成されると、特定行におけるフォトトランジスタのベースが、共通行選択線に容量結合される。特定列における全てのフォトトランジスタのエミッタが、共通列選択線に接続される。こうして、各フォトトランジスタを個別に選択することが可能になる。フォトトランジスタ・アレイによって、ＣＣＤテクノロジの利用によって得られるよりも大きい利得が得られるようになる。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、フォトセンサ・アレイ内の個々のフォトセンサが、比較的高い利得レベルを実現して、所望のＳ／Ｎ比を得ることが可能になる、イメージング装置を提供することにある。
【課題を解決するための手段】
【０００８】
複数アモルファス半導体層から形成されるバイポーラ・フォトトランジスタを利用することによって、イメージング用途に関する感光性が向上する。望ましい実施態様の場合、バイポーラ・フォトトランジスタは、オープン・ベース素子である。入射光子によって発生する正孔によって、ベース正孔電流注入が生じ、光電流のバイポーラ利得が実現する。
【０００９】
望ましい構造の場合、各フォトトランジスタは、アモルファス・シリコンのエミッタ、ベース、及び、コレクタ層から形成されるが、他のアモルファス半導体材料（フルオレン・ビチオフェン共重合体の半導体重合体のような）を代用することも可能である。ベース及びエミッタ層は、ＮＰＮバイポーラ・トランジスタまたはＰＮＰバイポーラ・トランジスタを形成するようにドープされ、コレクタ層は、ドープされないか、あるいは、ごくわずかしかドープされない、すなわち、コレクタ層は、真性層である。ＮＰＮ実施態様の場合、エミッタ層は、ｎ型ドーパントの濃度が高い、アモルファス・シリコンの第１の堆積層とすることが可能である。ベース層は、ｐ型ドーパントを含むアモルファス・シリコンとして、エミッタ層の上に堆積させられる。次に、コレクタ層は、連続したアモルファス・シリコン層とすることもできるし、あるいは、誘電体によって各ピクセルが隣接ピクセルから分離された層とすることも可能である。ｎドープしたアモルファス・シリコンの薄層が、真性コレクタ層の上に形成される。最後に、透明上部電極が堆積させられる。そして、真性コレクタ層が形成される。エミッタ層は、底部電極として機能することができるが、バイポーラ・トランジスタを形成する層の堆積前に、独立した電極層を形成するのが望ましい。ＰＮＰ応用例の場合、ベース層とエミッタ層の導電タイプが逆にされ、さらに、真性層の上の薄膜層の導電タイプも逆にされる。
【００１０】
各フォトトランジスタは、全バイポーラ電流が定期読み取りに備えて集積される集積モードで動作することが可能である。あるいはまた、各フォトトランジスタは、特定ノードにおける電圧をモニタすることによって検知される信号が静的モードで動作することが可能である。前述のように、フォトトランジスタは、オープン・ベース素子である。従って、ベース層は、外部からの制御を受けない。真性コレクタ層に光が入射すると、層内に正孔及び電子が発生する。ＮＰＮ実施態様の場合、光子によって発生する正孔が、ベース層まで伝導され、ベース正孔電流注入の働きをする。フォトトランジスタのオープン・ベース状態の結果として、バイポーラ利得が得られる。
【００１１】
フォトトランジスタ・アレイは、オフ基板回路要素に転送するため、出力信号を検知及び／または増幅する処理回路要素として、同じ基板上に形成されるのが望ましい。本発明の利点は、フォトトランジスタ・レベルで得られる電流利得によって、装置の感度が向上するという点である。光の強度変化の結果として生じる出力の揺らぎと「ノイズ」との弁別がいっそう容易になる。
【発明を実施するための最良の形態】
【００１２】
図１を参照すると、フォトトランジスタ・アレイ１４の１対のＮＰＮフォトトランジスタ１０及び１２が、いくつかの異なるアモルファス半導体層から形成されている。アモルファス半導体層は、アモルファス・シリコンから形成されていると解説される。しかし、有機半導体フルオレン・ビチオフェン共重合体のような他の材料も適合する。フォトトランジスタのそれぞれについて、エミッタ１６は、ｎ＋＋層であり、ベース１８は、ｐ＋層であり、コレクタ２０は、真性層である。第４のアモルファス・シリコン層２２は、真性コレクタ層の上に形成されている。この第４の層は、ｎ＋導電タイプである。
【００１３】
望ましい実施態様の場合、エミッタ１６、ベース１８、及び、コレクタ２０を形成するアモルファス層が、処理回路要素が形成される、シリコン基板のような基板２４上に堆積させられる。典型的な処理回路要素には、ソース／ドレイン領域２８及び３０と、ゲート３２を備える単一トランジスタ２６がある。当該技術において周知のように、ソース／ドレイン領域は、イオン注入によって形成され、ゲート３２は、酸化物層の上にポリシリコン層を堆積させることによって製作される。２つの電界酸化物領域（ＦＯＸ）３４及び３６の間に、トランジスタが形成される。
【００１４】
フォトトランジスタ１０及び１２と基板２４内に埋め込まれた処理回路要素の間の接続は、Ｔｈｅｉｌ他に対する米国特許第６，０１８，１８７号に関連して上述のようなピクセル相互接続構造３８によって施される。ピクセル相互接続構造３８上の電極４０及び４２と、この相互接続構造を通る導電性バイア４４及び４６のアライメントがとられる。バイアによって、電極が基板２４の表面の導電性経路４８及び５０に電気的に接続される。さらに詳細に後述するように、導電性経路は、基板２４の下に位置する回路要素または外部回路要素に接続されている。回路接続は、フローティング・ノードとすることも可能なノード５２及び５４として表されている。可能性の１つとして、フォトトランジスタが、集積モードで動作して、２つのノード５２及び５４間における電圧変化をモニタする場合、ノード５２及び５４は、電気的「高」より低いレベルで選択的にリセットすることが可能である。上部電極層５６は、ノード５８に接続することによってＶＤＤまたは別の高電圧定数に接続される。
【００１５】
図１に示す構造を製作する場合、基板２４のレベルに形成されるプロセス回路要素は、既知の技法を用いて設けることが可能である。この回路要素は、ＣＭＯＳ（相補形金属酸化膜シリコン）、ＢｉＣＭＯＳ、または、バイポーラとすることが可能である。ピクセル相互接続構造３８は、バイア４４及び４６がタングステンから形成された、酸化珪素または窒化珪素の層とすることが可能である。タングステン・バイアによって、細くて比較的長い相互接続部を設けることが可能になる。タングステン・バイアは、化学蒸着（ＣＶＤ）プロセスを利用して形成することが可能である。しかし、他の材料及び他のプロセスを代用することも可能である。
【００１６】
オプションにより、電極４０及び４２が２つ以上の層から形成される。例えば、厚さが約５００オングストロームのチタンまたはタングステンからなる下部金属層を利用して、電極のドープした上部半導体層からの集電を強化することが可能である。ドープした半導体は、ｎ型導電性のアモルファス・シリコンとすることが可能である。ドープした半導体材料を利用する場合、動作中にバイアスがかかった場合に、材料が完全な空乏状態になるのを阻止するため、層は十分な厚さとドーパント濃度を備えていなければならない。しかし、エミッタ１６を形成して、バイア４４及び４６に接触させることもできるし、あるいは、バイアに直接接触している薄い金属層に接触させることもできるので、電極４０及び４２は、全ての用途において必要とされるわけではない。
【００１７】
エミッタ１６、ベース１８、及び、コレクタ２０、並びに、薄層２２を形成する層は、アモルファス・シリコンが望ましい。シリコン含有ガスを用いて、プラズマ強化化学蒸着（ＰＥＣＶＤ）を利用した層の堆積を実施することが可能である。シリコンに加えて、このガスには、水素が含まれているので、４層のそれぞれが、アモルファスＳｉ：Ｈになる。ドープした層の場合、適合するドーパントが含まれている。例えば、ベースの形成にはリンのガスＰＨ３を利用することが可能であり、エミッタ１６及び上部薄層２２の形成にはホウ素ガスＢ２Ｈ６を利用することが可能である。
【００１８】
図１には、フォトトランジスタ１０の動作を説明するため、いくつかの記号が含まれている。入射光子は、ｈｖによって表されている。入射光子によって、電子・正孔対が発生する。電子の流れは、記号ｅ−ｐｈに関連した矢印によって示されており、正孔の流れは、記号ｈ＋ｐｈによって表されている。同様に、フォトトランジスタにバイアスを加えた結果としての電子及び正孔の流れは、それぞれ、システムｅ−ｂｉｐｏｌａｒ及びｈ＋ｂｉｐｏｌａｒによって表されている。電子と正孔の再結合を無視すれば、フォトトランジスタ１０の電流利得（β）は、Ｉｂｉｐｏｌａｒ／Ｉｐｈｏｔｏｎとみなすことが可能である。
【００１９】
図１に示すように、正孔ｈ＋ｐｈはベース１８まで流れる。これらの正孔は、ベース正孔電流注入の働きをする。ベースは、電気的に開放状態のままであるため、光電流のバイポーラ利得が得られる。図２及び３では、従来のフォトダイオード６０を通る電流の流れと図１のオープン・ベース・フォトトランジスタ１０を通る電流の流れが比較されている。図２の場合、フォトダイオード６０は、フォトダイオードが受光する光の強度に直接応答する電流Ｉｐｈｏｔｏｎを発生する。図３の場合、コレクタ領域２０からベース領域１８に同様の電流が発生する。電流の利得は、ＶＤＤノード５８から電気的接地ノード５２に電流が流れることによって得られる。本発明にとってクリティカルではないが、電流利得は、用途に従って、５〜１００に設定することが可能である。従って、図１及び３のフォトトランジスタ１０によれば、図２のフォトダイオード６０を利用する場合に比べて大幅に改良されることになる。
【００２０】
アモルファス・シリコンによるオープン・ベース・フォトトランジスタ・アレイの製作に対する代替案の１つとして、連続ベース層及びコレクタ領域を形成する連続真性層にパターン形成して、セグメント化トランジスタが得られるようにすることも可能である。図４を参照すると、誘電体６６によって、第１のフォトトランジスタ１０のコレクタ６２及びベース６３が、第２のフォトトランジスタ１２のコレクタ６４及びベース６５から分離される。誘電体を形成するために選択される材料はクリティカルではない。オプションにより、ベース６３及び６５とコレクタ６２及び６４は、空気によって離隔することも可能である。図４には、誘電体６６によって分割されたｎ＋層２２が、示されている。代替案の１つとして、２つのフォトトランジスタ１０及び１２の動作に影響しないので、薄層２２を連続させることも可能である。もう１つの代替案として、薄層２２と電極層５６は、両方とも、誘電体６６によってセグメント化することも可能である。しかし、これには、フォトトランジスタのそれぞれに対する個別接続が必要になる。多数のデバイスを備えるフォトトランジスタ・アレイの場合、個別接続を必要とするのは望ましくない可能性がある。
【００２１】
図５には、本発明のもう１つの実施態様が例示されている。この実施態様の場合、第１及び第２のフォトトランジスタ６８及び７０はＰＮＰ素子である。２つのフォトトランジスタは、図示のように、電極７２及び７４を備えているが、図５には示されていない基板との相互接続用の接点として、ｐ＋＋エミッタ７６を利用することによって、電極を省略することが可能である。エミッタは、ＰＥＣＶＤのような既知の技法を利用して堆積させられるアモルファス・シリコン層である。アモルファス・シリコン層は、直接基板上に堆積させることもできるし、あるいは、図１に関連して解説したタイプのようなピクセル相互接続構造上に堆積させることも可能である。
【００２２】
第２のアモルファス・シリコン層は、堆積させられると、２つのフォトトランジスタ６８及び７０のそれぞれに対するオープン・ベース７８として機能する。各ベースには、ｎ＋導電性のドーパントが含まれている。真性アモルファス・シリコン層は、フォトトランジスタのそれぞれに対するコレクタ８０を形成する。真性層には、故意に導入されたドーパントが含まれていないか、あるいは、ごく低レベルのドーパントが含まれている。
【００２３】
真性層８０の上には、ｐ＋ドーパントを含む薄層８２がある。最後に、上部電極８４は、導電性材料から形成される。
【００２４】
ＰＮＰフォトトランジスタ６８及び７０の働きについては、当事者には容易に明らかになるであろう。電気接続は、図１の関連して解説のものと逆である。すなわち、上部電極８４は、電気的アースまたは低レベルの定電圧に接続される。底部電極７２及び７４は、下に位置する基板回路要素または外部回路要素のフローティング・ノードに接続される。光子が入射する結果として発生する電子及び正孔は、逆方向に伝搬し、オープン・ベース７８まで伝搬すると、電流注入が生じ、バイポーラ利得が光電流に応答可能になる。
【００２５】
図１から５に関連して解説したオープン・ベース・フォトトランジスタは、特定ノードにおける電圧の増大をモニタすることによって信号が検知される静的モードで動作することが可能で、あるいは集積することによって信号が検知される、集積モードで動作させることが可能である。集積モードについては、図６及び７に関連して解説し、静的モードについては、図８及び９に関連して解説することにする。
【００２６】
図６の場合、図１のＮＰＮフォトトランジスタ１０は、そのエミッタ１６が、積分コンデンサ８６及びトランジスタ８８によって電気的アースにリンクされた、フローティング・ノード５２に接続されている。積分コンデンサは、フォトトランジスタ１０を通る光電流によって決まる電位まで充電する。積分コンデンサは、故意に追加回路素子とすることもできるし、あるいは、フローティング・ノードに接続された他の寄生キャパシタンス以外の、フォトトランジスタのベースとコレクタの間の寄生キャパシタンスとすることが可能である。トランジスタ８８は、集積時間の開始時に、フローティング・ノードを高電圧より低い電位に「リセット」するために利用される。リセットは、トランジスタ８８を短期間にわたって「オン」状態にし、次に、「オフ」状態にして、集積期間を開始することによって実施される。集積される電荷は、ソース・フォロワの働きによってビット線９０を介して読み取ることが可能である。トランジスタ９２及び９４は、書き込みアクセス線９６が、トランジスタ９４を「オン」状態にする信号を受信すると、積分コンデンサの電圧をビット線に転送する。当該技術において周知のように、フォトセンサ・アレイは、行選択線及び列選択線を選択的に起動することによって、順次操作することが可能である。トランジスタ９４が、「オフ」状態にある場合、積分コンデンサ８６が充電される。定期的に読み取られるのはこの電荷である。集積期間は、フローティング・ノードのリセットと書き込みアクセス線９６における適正な信号の受信との間における時間である。
【００２７】
図１及び６を比較すると、エミッタ１６、ベース１８、及び、コレクタ２０は、アモルファス・シリコン層によって形成される。トランジスタ８８、９２、及び、９４は、シリコン基板４に内に形成される。例えば、基板の表面に沿った導電経路４８が、トランジスタ２６のゲート３２に接続される場合、図６のトランジスタ９２は、図１のトランジスタ２６とすることが可能である。
【００２８】
図７には、そのコレクタ８０が電気的アースに接続され、そのエミッタ７６がトランジスタ９８のソース／ドレイン領域に接続された、図５のＰＮＰフォトトランジスタ６８が示されている。トランジスタ９８の他のソース／ドレイン領域は、ＶＤＤに接続されている。トランジスタ９８は、集積時間の開始時に、フローティング・ノード１００を電気的アースを超える電位にリセットするために利用される。フォトトランジスタ６８のコレクタ８０は、積分コンデンサ１０２に接続されているが、このコンデンサは、前述のように、独立した回路要素とすることもできるし、あるいは、フォトトランジスタの寄生ベース・コレクタ・キャパシタンス及びフローティング・ノードに接続された他の寄生キャパシタンスとすることも可能である。積分コンデンサの両端間における電圧は、集積時間中にフォトトランジスタを通る全電流によって決まる。この電圧は、書き込み線１０８によって、トランジスタ１０６が「オン」状態になると、トランジスタ１０４及び１０６によってビット線１１０に転送される。従って、ビット線１１０に転送される信号は、集積時間中にフォトトランジスタ６８が受光する光の強度によって決まることになる。当該技術において周知のように、フォトトランジスタの２次元アレイは、トランジスタを選択的に起動することによって順次アクセスすることが可能である。
【００２９】
図８の場合、図１のオープン・ベース・フォトトランジスタ１０が、静的モードで動作させられる。このモードにおいて、回路は、フォトトランジスタのエミッタ１６に接続されたノード５２における電圧の上昇をモニタする。書き込みアクセス・ライン１１２に沿った信号によって、トランジスタ１１４は選択的に「オン」状態になる。アースと出力ライン１１８の間には、負荷抵抗器１１６が接続されている。フォトトランジスタ１０の読み取り動作中、負荷抵抗器の両端間における電圧降下は、下記の方程式によって示されるように、フォトトランジスタを通る電流によって決まることになる：
【００３０】
【数１】
【００３１】
図９において、ＰＮＰトランジスタ６８は、静的モード動作で利用されている。書き込みアクセス・ライン１２２に沿った信号によって、トランジスタ１２０を選択的に起動することによって、出力ライン１２４に沿った電圧をフォトトランジスタ６８の出力として読み取ることが可能である。負荷抵抗器１２６の両端間における電圧降下は、フォトトランジスタを通る電流によって決まる。
【００３２】
図６〜９に示す回路は、アモルファス・シリコンによるオープン・ベース・フォトトランジスタに関する可能性のある応用例である。しかし、本発明を逸脱することなく、他の応用例を利用することも可能である。さらに、アモルファス・シリコンの代わりに、他のアモルファス半導体を利用することも可能である。
【００３３】
以上の説明及び添付の図面から、当該技術者には本発明に対するさまざまな修正が明らかになるであろう。従って、本発明は、付属の特許請求の範囲によってのみ制限されるものとする。しかしながら、本発明の広汎な応用の可能性に鑑み、以下に本発明の実施態様を幾つか例示する。
【００３４】
（実施態様１）イメージング装置であって、基板（２４）と、前記基板上のアモルファス半導体バイポーラ・フォトトランジスタ（１０及び１２；６８及び７０）からなるアレイが含まれており、前記バイポーラ・フォトトランジスタのそれぞれに、複数のアモルファス半導体層が含まれることと、前記複数のアモルファス半導体層に、少なくとも１つのｐ型層（１８；６３及び６５；７６）と、少なくとも１つのｎ型層（１６；７８）が含まれることと、前記バイポーラ・フォトトランジスタの出力（５２および５４）が前記フォトトランジスタが受光する光に応答することを特徴とする、イメージング装置。
【００３５】
（実施態様２）前記バイポーラ・フォトトランジスタ（１０及び１２；６８及び７０）が、オープン・ベース素子であることと、各前記バイポーラ・フォトトランジスタが、電気的に開放されたアモルファス半導体ベース層（１８；６３及び６５；７８）を備えていることを特徴とする、実施態様１に記載のイメージング装置。
【００３６】
（実施態様３）各前記バイポーラ・フォトトランジスタ（１０及び１２；６８及び７０）に、真性コレクタ層（２０；６２及び６４；８０）が含まれることを特徴とする、実施態様２に記載のイメージング装置。
【００３７】
（実施態様４）電気的に開放されたアモルファス半導体ベース層（１８；６３及び６５；７８）の少なくとも一部が、前記基板（２４）と前記真性コレクタ層（２０；６２及び６４；８０）の間に位置することと、前記アモルファス半導体ベース層が、アモルファス・シリコンであることを特徴とする、実施態様３に記載のイメージング装置。
【００３８】
（実施態様５）さらに、少なくとも部分的に前記基板（２４）内に形成されている処理回路要素（２６）が含まれることを特徴とする、実施態様１に記載のイメージング装置。
【００３９】
（実施態様６）各前記バイポーラ・フォトトランジスタ（１０及び１２；６８及び７０）は、電極（４０及び４２；７２及び７４）によって前記処理回路要素（２６）に電気的に結合されることを特徴とする、実施態様５に記載のイメージング装置。
【００４０】
（実施態様７）各前記バイポーラ・フォトトランジスタ（１０及び１２）が、ｐ型アモルファス半導体ベース層（１８；６３及び６５）によって、真性コレクタ層（２０；６２及び６４）から間隔をあけて配置されたｎ型アモルファス半導体エミッタ層（１６）を備える、オープン・ベースＮＰＮバイポーラ・トランジスタであることを特徴とする、実施態様１に記載のイメージング装置。
【００４１】
（実施態様８）各前記バイポーラ・フォトトランジスタ（１０及び１２）に、真性コレクタ層（２０；６２及び６４）と接触した第２のｎ型アモルファス半導体層が含まれており、さらに、透明上部電極（５６）が含まれていることを特徴とする、実施態様７に記載のイメージング装置。
【００４２】
（実施態様９）各前記バイポーラ・フォトトランジスタ（６８及び７０）が、ｎ型アモルファス半導体ベース層（７８）によって、真性コレクタ層（８０）から間隔をあけて配置されたｐ型アモルファス半導体エミッタ層（７６）を備える、オープン・ベースＰＮＰバイポーラ・トランジスタであることを特徴とする、請求項１に記載のイメージング装置。
【図面の簡単な説明】
【００４３】
【図１】本発明による２つのオープン・ベース・バイポーラ・フォトトランジスタの側断面図である。
【図２】従来のフォトダイオードの概略図である。
【図３】図１のオープン・ベース・フォトトランジスタの１つと電気的同等物に関する概略図である。
【図４】真性コレクタ層がピクセル位置に従って分割された、図１のフォトトランジスタの側断面図である。
【図５】図１のＮＰＮフォトトランジスタに対する代替案としての、１対のＰＮＰフォトトランジスタの側断面図である。
【図６】集積モードで動作する図１のＮＰＮフォトトランジスタの概略図である。
【図７】集積モードで動作する図５のＰＮＰフォトトランジスタの概略図である。
【図８】静的モードで動作する図１のＮＰＮフォトトランジスタの概略図である。
【図９】静的モードで動作する図５のＰＮＰフォトトランジスタの概略図である。
【符号の説明】
【００４４】
１０ バイポーラ・フォトトランジスタ
１２ バイポーラ・フォトトランジスタ
１６ ｎ型層
１８ ｐ型層
２０ 真性コレクタ層
２４ 基板
２６ 処理回路要素
４０ 電極
４２ 電極
５２ バイポーラ・フォトトランジスタの出力
５４ バイポーラ・フォトトランジスタの出力
５６ 透明上部電極
６２ 真性コレクタ層
６３ ｐ型層
６４ 真性コレクタ層
６５ ｐ型層
６８ バイポーラ・フォトトランジスタ
７０ バイポーラ・フォトトランジスタ
７２ 電極
７４ 電極
７６ ｐ型層
７８ ｎ型層
８０ 真性コレクタ層
【技術分野】
【０００１】
本発明は、一般に、イメージング・アレイに関するものであり、とりわけ、入射光に対する光センサの感度向上に関するものである。
【背景技術】
【０００２】
イメージング・センサの１次元アレイまたは２次元アレイを処理回路要素に接続して、アレイが向けられた領域に関するイメージ情報が生成されるようにすることが可能である。各センサは、それが受光する光に応答した信号を発生する。この信号は、センサが受光する光のカラー強度を表すことが可能である。
【０００３】
多くのイメージング用途において、電荷結合素子（ＣＣＤ）が用いられている。ＣＣＤアレイの素子は、入射光によって発生する電荷を集積するが、この電荷は、ＣＣＤアレイが製作される半導体チップの表面に沿ったポテンシャル井戸に蓄積される。アレイの蓄積された電荷は、チップに組み込まれていない他の回路要素に信号を転送するオン・チップ回路要素に順次シフトされる。
【０００４】
ＣＣＤは、意図された目的についてはうまく機能するが、各素子（すなわち、ピクセル）において得られる「利得」は、１未満である。利得は、電流レベル（出力電流／光子電流）または電子レベル（出力電子／入力光子）で測定可能である。電子レベルにおける最大の利得が１の場合、特定の素子の出力におけるＳ／Ｎ比が制限される。
【０００５】
Ｔｈｅｉｌ他に対する米国特許第６，０１８，１８７号には、ＣＣＤテクノロジに対する代替案としてＰＩＮダイオードの利用の記載がある。ピクセル相互接続構造が、シリコン基板のような基板の上部表面に形成されている。ピクセル相互接続構造は、基板表面の選択位置から光センサ・アレイの底部電極まで延びる導電性バイアを備えた、酸化珪素または窒化珪素のような誘電体層である。好ましくは底部電極は、ｎ型ドーパントを含むアモルファス・シリコンから形成される。底部電極の上には、連続真性層が形成される。ｐドープしたアモルファス・シリコンの連続層によって、真性層がカバーされ、透明導体によって、ｐドープ層がカバーされる。結果として、底部電極のそれぞれについて、ＰＩＮダイオードが形成される。ＰＩＮダイオードは、基板表面より上方に配置されるので、「高設」センサである。ピクセルの相互接続構造によって、高設ＰＩＮダイオードは、基板レベルで製作された処理回路要素と電気的にリンクすることが可能になる。
【０００６】
Ｍｅａｄ他に対する米国特許第５，７６３，９０９号には、ＣＣＤテクノロジとは無関係な代替案の記載がある。バイポーラ・フォトトランジスタは、シリコン基板にドーパントを導入することによって製作される。従来のドーパント注入ステップが利用される。バイポーラ・フォトトランジスタ・アレイが形成されると、特定行におけるフォトトランジスタのベースが、共通行選択線に容量結合される。特定列における全てのフォトトランジスタのエミッタが、共通列選択線に接続される。こうして、各フォトトランジスタを個別に選択することが可能になる。フォトトランジスタ・アレイによって、ＣＣＤテクノロジの利用によって得られるよりも大きい利得が得られるようになる。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、フォトセンサ・アレイ内の個々のフォトセンサが、比較的高い利得レベルを実現して、所望のＳ／Ｎ比を得ることが可能になる、イメージング装置を提供することにある。
【課題を解決するための手段】
【０００８】
複数アモルファス半導体層から形成されるバイポーラ・フォトトランジスタを利用することによって、イメージング用途に関する感光性が向上する。望ましい実施態様の場合、バイポーラ・フォトトランジスタは、オープン・ベース素子である。入射光子によって発生する正孔によって、ベース正孔電流注入が生じ、光電流のバイポーラ利得が実現する。
【０００９】
望ましい構造の場合、各フォトトランジスタは、アモルファス・シリコンのエミッタ、ベース、及び、コレクタ層から形成されるが、他のアモルファス半導体材料（フルオレン・ビチオフェン共重合体の半導体重合体のような）を代用することも可能である。ベース及びエミッタ層は、ＮＰＮバイポーラ・トランジスタまたはＰＮＰバイポーラ・トランジスタを形成するようにドープされ、コレクタ層は、ドープされないか、あるいは、ごくわずかしかドープされない、すなわち、コレクタ層は、真性層である。ＮＰＮ実施態様の場合、エミッタ層は、ｎ型ドーパントの濃度が高い、アモルファス・シリコンの第１の堆積層とすることが可能である。ベース層は、ｐ型ドーパントを含むアモルファス・シリコンとして、エミッタ層の上に堆積させられる。次に、コレクタ層は、連続したアモルファス・シリコン層とすることもできるし、あるいは、誘電体によって各ピクセルが隣接ピクセルから分離された層とすることも可能である。ｎドープしたアモルファス・シリコンの薄層が、真性コレクタ層の上に形成される。最後に、透明上部電極が堆積させられる。そして、真性コレクタ層が形成される。エミッタ層は、底部電極として機能することができるが、バイポーラ・トランジスタを形成する層の堆積前に、独立した電極層を形成するのが望ましい。ＰＮＰ応用例の場合、ベース層とエミッタ層の導電タイプが逆にされ、さらに、真性層の上の薄膜層の導電タイプも逆にされる。
【００１０】
各フォトトランジスタは、全バイポーラ電流が定期読み取りに備えて集積される集積モードで動作することが可能である。あるいはまた、各フォトトランジスタは、特定ノードにおける電圧をモニタすることによって検知される信号が静的モードで動作することが可能である。前述のように、フォトトランジスタは、オープン・ベース素子である。従って、ベース層は、外部からの制御を受けない。真性コレクタ層に光が入射すると、層内に正孔及び電子が発生する。ＮＰＮ実施態様の場合、光子によって発生する正孔が、ベース層まで伝導され、ベース正孔電流注入の働きをする。フォトトランジスタのオープン・ベース状態の結果として、バイポーラ利得が得られる。
【００１１】
フォトトランジスタ・アレイは、オフ基板回路要素に転送するため、出力信号を検知及び／または増幅する処理回路要素として、同じ基板上に形成されるのが望ましい。本発明の利点は、フォトトランジスタ・レベルで得られる電流利得によって、装置の感度が向上するという点である。光の強度変化の結果として生じる出力の揺らぎと「ノイズ」との弁別がいっそう容易になる。
【発明を実施するための最良の形態】
【００１２】
図１を参照すると、フォトトランジスタ・アレイ１４の１対のＮＰＮフォトトランジスタ１０及び１２が、いくつかの異なるアモルファス半導体層から形成されている。アモルファス半導体層は、アモルファス・シリコンから形成されていると解説される。しかし、有機半導体フルオレン・ビチオフェン共重合体のような他の材料も適合する。フォトトランジスタのそれぞれについて、エミッタ１６は、ｎ＋＋層であり、ベース１８は、ｐ＋層であり、コレクタ２０は、真性層である。第４のアモルファス・シリコン層２２は、真性コレクタ層の上に形成されている。この第４の層は、ｎ＋導電タイプである。
【００１３】
望ましい実施態様の場合、エミッタ１６、ベース１８、及び、コレクタ２０を形成するアモルファス層が、処理回路要素が形成される、シリコン基板のような基板２４上に堆積させられる。典型的な処理回路要素には、ソース／ドレイン領域２８及び３０と、ゲート３２を備える単一トランジスタ２６がある。当該技術において周知のように、ソース／ドレイン領域は、イオン注入によって形成され、ゲート３２は、酸化物層の上にポリシリコン層を堆積させることによって製作される。２つの電界酸化物領域（ＦＯＸ）３４及び３６の間に、トランジスタが形成される。
【００１４】
フォトトランジスタ１０及び１２と基板２４内に埋め込まれた処理回路要素の間の接続は、Ｔｈｅｉｌ他に対する米国特許第６，０１８，１８７号に関連して上述のようなピクセル相互接続構造３８によって施される。ピクセル相互接続構造３８上の電極４０及び４２と、この相互接続構造を通る導電性バイア４４及び４６のアライメントがとられる。バイアによって、電極が基板２４の表面の導電性経路４８及び５０に電気的に接続される。さらに詳細に後述するように、導電性経路は、基板２４の下に位置する回路要素または外部回路要素に接続されている。回路接続は、フローティング・ノードとすることも可能なノード５２及び５４として表されている。可能性の１つとして、フォトトランジスタが、集積モードで動作して、２つのノード５２及び５４間における電圧変化をモニタする場合、ノード５２及び５４は、電気的「高」より低いレベルで選択的にリセットすることが可能である。上部電極層５６は、ノード５８に接続することによってＶＤＤまたは別の高電圧定数に接続される。
【００１５】
図１に示す構造を製作する場合、基板２４のレベルに形成されるプロセス回路要素は、既知の技法を用いて設けることが可能である。この回路要素は、ＣＭＯＳ（相補形金属酸化膜シリコン）、ＢｉＣＭＯＳ、または、バイポーラとすることが可能である。ピクセル相互接続構造３８は、バイア４４及び４６がタングステンから形成された、酸化珪素または窒化珪素の層とすることが可能である。タングステン・バイアによって、細くて比較的長い相互接続部を設けることが可能になる。タングステン・バイアは、化学蒸着（ＣＶＤ）プロセスを利用して形成することが可能である。しかし、他の材料及び他のプロセスを代用することも可能である。
【００１６】
オプションにより、電極４０及び４２が２つ以上の層から形成される。例えば、厚さが約５００オングストロームのチタンまたはタングステンからなる下部金属層を利用して、電極のドープした上部半導体層からの集電を強化することが可能である。ドープした半導体は、ｎ型導電性のアモルファス・シリコンとすることが可能である。ドープした半導体材料を利用する場合、動作中にバイアスがかかった場合に、材料が完全な空乏状態になるのを阻止するため、層は十分な厚さとドーパント濃度を備えていなければならない。しかし、エミッタ１６を形成して、バイア４４及び４６に接触させることもできるし、あるいは、バイアに直接接触している薄い金属層に接触させることもできるので、電極４０及び４２は、全ての用途において必要とされるわけではない。
【００１７】
エミッタ１６、ベース１８、及び、コレクタ２０、並びに、薄層２２を形成する層は、アモルファス・シリコンが望ましい。シリコン含有ガスを用いて、プラズマ強化化学蒸着（ＰＥＣＶＤ）を利用した層の堆積を実施することが可能である。シリコンに加えて、このガスには、水素が含まれているので、４層のそれぞれが、アモルファスＳｉ：Ｈになる。ドープした層の場合、適合するドーパントが含まれている。例えば、ベースの形成にはリンのガスＰＨ３を利用することが可能であり、エミッタ１６及び上部薄層２２の形成にはホウ素ガスＢ２Ｈ６を利用することが可能である。
【００１８】
図１には、フォトトランジスタ１０の動作を説明するため、いくつかの記号が含まれている。入射光子は、ｈｖによって表されている。入射光子によって、電子・正孔対が発生する。電子の流れは、記号ｅ−ｐｈに関連した矢印によって示されており、正孔の流れは、記号ｈ＋ｐｈによって表されている。同様に、フォトトランジスタにバイアスを加えた結果としての電子及び正孔の流れは、それぞれ、システムｅ−ｂｉｐｏｌａｒ及びｈ＋ｂｉｐｏｌａｒによって表されている。電子と正孔の再結合を無視すれば、フォトトランジスタ１０の電流利得（β）は、Ｉｂｉｐｏｌａｒ／Ｉｐｈｏｔｏｎとみなすことが可能である。
【００１９】
図１に示すように、正孔ｈ＋ｐｈはベース１８まで流れる。これらの正孔は、ベース正孔電流注入の働きをする。ベースは、電気的に開放状態のままであるため、光電流のバイポーラ利得が得られる。図２及び３では、従来のフォトダイオード６０を通る電流の流れと図１のオープン・ベース・フォトトランジスタ１０を通る電流の流れが比較されている。図２の場合、フォトダイオード６０は、フォトダイオードが受光する光の強度に直接応答する電流Ｉｐｈｏｔｏｎを発生する。図３の場合、コレクタ領域２０からベース領域１８に同様の電流が発生する。電流の利得は、ＶＤＤノード５８から電気的接地ノード５２に電流が流れることによって得られる。本発明にとってクリティカルではないが、電流利得は、用途に従って、５〜１００に設定することが可能である。従って、図１及び３のフォトトランジスタ１０によれば、図２のフォトダイオード６０を利用する場合に比べて大幅に改良されることになる。
【００２０】
アモルファス・シリコンによるオープン・ベース・フォトトランジスタ・アレイの製作に対する代替案の１つとして、連続ベース層及びコレクタ領域を形成する連続真性層にパターン形成して、セグメント化トランジスタが得られるようにすることも可能である。図４を参照すると、誘電体６６によって、第１のフォトトランジスタ１０のコレクタ６２及びベース６３が、第２のフォトトランジスタ１２のコレクタ６４及びベース６５から分離される。誘電体を形成するために選択される材料はクリティカルではない。オプションにより、ベース６３及び６５とコレクタ６２及び６４は、空気によって離隔することも可能である。図４には、誘電体６６によって分割されたｎ＋層２２が、示されている。代替案の１つとして、２つのフォトトランジスタ１０及び１２の動作に影響しないので、薄層２２を連続させることも可能である。もう１つの代替案として、薄層２２と電極層５６は、両方とも、誘電体６６によってセグメント化することも可能である。しかし、これには、フォトトランジスタのそれぞれに対する個別接続が必要になる。多数のデバイスを備えるフォトトランジスタ・アレイの場合、個別接続を必要とするのは望ましくない可能性がある。
【００２１】
図５には、本発明のもう１つの実施態様が例示されている。この実施態様の場合、第１及び第２のフォトトランジスタ６８及び７０はＰＮＰ素子である。２つのフォトトランジスタは、図示のように、電極７２及び７４を備えているが、図５には示されていない基板との相互接続用の接点として、ｐ＋＋エミッタ７６を利用することによって、電極を省略することが可能である。エミッタは、ＰＥＣＶＤのような既知の技法を利用して堆積させられるアモルファス・シリコン層である。アモルファス・シリコン層は、直接基板上に堆積させることもできるし、あるいは、図１に関連して解説したタイプのようなピクセル相互接続構造上に堆積させることも可能である。
【００２２】
第２のアモルファス・シリコン層は、堆積させられると、２つのフォトトランジスタ６８及び７０のそれぞれに対するオープン・ベース７８として機能する。各ベースには、ｎ＋導電性のドーパントが含まれている。真性アモルファス・シリコン層は、フォトトランジスタのそれぞれに対するコレクタ８０を形成する。真性層には、故意に導入されたドーパントが含まれていないか、あるいは、ごく低レベルのドーパントが含まれている。
【００２３】
真性層８０の上には、ｐ＋ドーパントを含む薄層８２がある。最後に、上部電極８４は、導電性材料から形成される。
【００２４】
ＰＮＰフォトトランジスタ６８及び７０の働きについては、当事者には容易に明らかになるであろう。電気接続は、図１の関連して解説のものと逆である。すなわち、上部電極８４は、電気的アースまたは低レベルの定電圧に接続される。底部電極７２及び７４は、下に位置する基板回路要素または外部回路要素のフローティング・ノードに接続される。光子が入射する結果として発生する電子及び正孔は、逆方向に伝搬し、オープン・ベース７８まで伝搬すると、電流注入が生じ、バイポーラ利得が光電流に応答可能になる。
【００２５】
図１から５に関連して解説したオープン・ベース・フォトトランジスタは、特定ノードにおける電圧の増大をモニタすることによって信号が検知される静的モードで動作することが可能で、あるいは集積することによって信号が検知される、集積モードで動作させることが可能である。集積モードについては、図６及び７に関連して解説し、静的モードについては、図８及び９に関連して解説することにする。
【００２６】
図６の場合、図１のＮＰＮフォトトランジスタ１０は、そのエミッタ１６が、積分コンデンサ８６及びトランジスタ８８によって電気的アースにリンクされた、フローティング・ノード５２に接続されている。積分コンデンサは、フォトトランジスタ１０を通る光電流によって決まる電位まで充電する。積分コンデンサは、故意に追加回路素子とすることもできるし、あるいは、フローティング・ノードに接続された他の寄生キャパシタンス以外の、フォトトランジスタのベースとコレクタの間の寄生キャパシタンスとすることが可能である。トランジスタ８８は、集積時間の開始時に、フローティング・ノードを高電圧より低い電位に「リセット」するために利用される。リセットは、トランジスタ８８を短期間にわたって「オン」状態にし、次に、「オフ」状態にして、集積期間を開始することによって実施される。集積される電荷は、ソース・フォロワの働きによってビット線９０を介して読み取ることが可能である。トランジスタ９２及び９４は、書き込みアクセス線９６が、トランジスタ９４を「オン」状態にする信号を受信すると、積分コンデンサの電圧をビット線に転送する。当該技術において周知のように、フォトセンサ・アレイは、行選択線及び列選択線を選択的に起動することによって、順次操作することが可能である。トランジスタ９４が、「オフ」状態にある場合、積分コンデンサ８６が充電される。定期的に読み取られるのはこの電荷である。集積期間は、フローティング・ノードのリセットと書き込みアクセス線９６における適正な信号の受信との間における時間である。
【００２７】
図１及び６を比較すると、エミッタ１６、ベース１８、及び、コレクタ２０は、アモルファス・シリコン層によって形成される。トランジスタ８８、９２、及び、９４は、シリコン基板４に内に形成される。例えば、基板の表面に沿った導電経路４８が、トランジスタ２６のゲート３２に接続される場合、図６のトランジスタ９２は、図１のトランジスタ２６とすることが可能である。
【００２８】
図７には、そのコレクタ８０が電気的アースに接続され、そのエミッタ７６がトランジスタ９８のソース／ドレイン領域に接続された、図５のＰＮＰフォトトランジスタ６８が示されている。トランジスタ９８の他のソース／ドレイン領域は、ＶＤＤに接続されている。トランジスタ９８は、集積時間の開始時に、フローティング・ノード１００を電気的アースを超える電位にリセットするために利用される。フォトトランジスタ６８のコレクタ８０は、積分コンデンサ１０２に接続されているが、このコンデンサは、前述のように、独立した回路要素とすることもできるし、あるいは、フォトトランジスタの寄生ベース・コレクタ・キャパシタンス及びフローティング・ノードに接続された他の寄生キャパシタンスとすることも可能である。積分コンデンサの両端間における電圧は、集積時間中にフォトトランジスタを通る全電流によって決まる。この電圧は、書き込み線１０８によって、トランジスタ１０６が「オン」状態になると、トランジスタ１０４及び１０６によってビット線１１０に転送される。従って、ビット線１１０に転送される信号は、集積時間中にフォトトランジスタ６８が受光する光の強度によって決まることになる。当該技術において周知のように、フォトトランジスタの２次元アレイは、トランジスタを選択的に起動することによって順次アクセスすることが可能である。
【００２９】
図８の場合、図１のオープン・ベース・フォトトランジスタ１０が、静的モードで動作させられる。このモードにおいて、回路は、フォトトランジスタのエミッタ１６に接続されたノード５２における電圧の上昇をモニタする。書き込みアクセス・ライン１１２に沿った信号によって、トランジスタ１１４は選択的に「オン」状態になる。アースと出力ライン１１８の間には、負荷抵抗器１１６が接続されている。フォトトランジスタ１０の読み取り動作中、負荷抵抗器の両端間における電圧降下は、下記の方程式によって示されるように、フォトトランジスタを通る電流によって決まることになる：
【００３０】
【数１】
【００３１】
図９において、ＰＮＰトランジスタ６８は、静的モード動作で利用されている。書き込みアクセス・ライン１２２に沿った信号によって、トランジスタ１２０を選択的に起動することによって、出力ライン１２４に沿った電圧をフォトトランジスタ６８の出力として読み取ることが可能である。負荷抵抗器１２６の両端間における電圧降下は、フォトトランジスタを通る電流によって決まる。
【００３２】
図６〜９に示す回路は、アモルファス・シリコンによるオープン・ベース・フォトトランジスタに関する可能性のある応用例である。しかし、本発明を逸脱することなく、他の応用例を利用することも可能である。さらに、アモルファス・シリコンの代わりに、他のアモルファス半導体を利用することも可能である。
【００３３】
以上の説明及び添付の図面から、当該技術者には本発明に対するさまざまな修正が明らかになるであろう。従って、本発明は、付属の特許請求の範囲によってのみ制限されるものとする。しかしながら、本発明の広汎な応用の可能性に鑑み、以下に本発明の実施態様を幾つか例示する。
【００３４】
（実施態様１）イメージング装置であって、基板（２４）と、前記基板上のアモルファス半導体バイポーラ・フォトトランジスタ（１０及び１２；６８及び７０）からなるアレイが含まれており、前記バイポーラ・フォトトランジスタのそれぞれに、複数のアモルファス半導体層が含まれることと、前記複数のアモルファス半導体層に、少なくとも１つのｐ型層（１８；６３及び６５；７６）と、少なくとも１つのｎ型層（１６；７８）が含まれることと、前記バイポーラ・フォトトランジスタの出力（５２および５４）が前記フォトトランジスタが受光する光に応答することを特徴とする、イメージング装置。
【００３５】
（実施態様２）前記バイポーラ・フォトトランジスタ（１０及び１２；６８及び７０）が、オープン・ベース素子であることと、各前記バイポーラ・フォトトランジスタが、電気的に開放されたアモルファス半導体ベース層（１８；６３及び６５；７８）を備えていることを特徴とする、実施態様１に記載のイメージング装置。
【００３６】
（実施態様３）各前記バイポーラ・フォトトランジスタ（１０及び１２；６８及び７０）に、真性コレクタ層（２０；６２及び６４；８０）が含まれることを特徴とする、実施態様２に記載のイメージング装置。
【００３７】
（実施態様４）電気的に開放されたアモルファス半導体ベース層（１８；６３及び６５；７８）の少なくとも一部が、前記基板（２４）と前記真性コレクタ層（２０；６２及び６４；８０）の間に位置することと、前記アモルファス半導体ベース層が、アモルファス・シリコンであることを特徴とする、実施態様３に記載のイメージング装置。
【００３８】
（実施態様５）さらに、少なくとも部分的に前記基板（２４）内に形成されている処理回路要素（２６）が含まれることを特徴とする、実施態様１に記載のイメージング装置。
【００３９】
（実施態様６）各前記バイポーラ・フォトトランジスタ（１０及び１２；６８及び７０）は、電極（４０及び４２；７２及び７４）によって前記処理回路要素（２６）に電気的に結合されることを特徴とする、実施態様５に記載のイメージング装置。
【００４０】
（実施態様７）各前記バイポーラ・フォトトランジスタ（１０及び１２）が、ｐ型アモルファス半導体ベース層（１８；６３及び６５）によって、真性コレクタ層（２０；６２及び６４）から間隔をあけて配置されたｎ型アモルファス半導体エミッタ層（１６）を備える、オープン・ベースＮＰＮバイポーラ・トランジスタであることを特徴とする、実施態様１に記載のイメージング装置。
【００４１】
（実施態様８）各前記バイポーラ・フォトトランジスタ（１０及び１２）に、真性コレクタ層（２０；６２及び６４）と接触した第２のｎ型アモルファス半導体層が含まれており、さらに、透明上部電極（５６）が含まれていることを特徴とする、実施態様７に記載のイメージング装置。
【００４２】
（実施態様９）各前記バイポーラ・フォトトランジスタ（６８及び７０）が、ｎ型アモルファス半導体ベース層（７８）によって、真性コレクタ層（８０）から間隔をあけて配置されたｐ型アモルファス半導体エミッタ層（７６）を備える、オープン・ベースＰＮＰバイポーラ・トランジスタであることを特徴とする、請求項１に記載のイメージング装置。
【図面の簡単な説明】
【００４３】
【図１】本発明による２つのオープン・ベース・バイポーラ・フォトトランジスタの側断面図である。
【図２】従来のフォトダイオードの概略図である。
【図３】図１のオープン・ベース・フォトトランジスタの１つと電気的同等物に関する概略図である。
【図４】真性コレクタ層がピクセル位置に従って分割された、図１のフォトトランジスタの側断面図である。
【図５】図１のＮＰＮフォトトランジスタに対する代替案としての、１対のＰＮＰフォトトランジスタの側断面図である。
【図６】集積モードで動作する図１のＮＰＮフォトトランジスタの概略図である。
【図７】集積モードで動作する図５のＰＮＰフォトトランジスタの概略図である。
【図８】静的モードで動作する図１のＮＰＮフォトトランジスタの概略図である。
【図９】静的モードで動作する図５のＰＮＰフォトトランジスタの概略図である。
【符号の説明】
【００４４】
１０ バイポーラ・フォトトランジスタ
１２ バイポーラ・フォトトランジスタ
１６ ｎ型層
１８ ｐ型層
２０ 真性コレクタ層
２４ 基板
２６ 処理回路要素
４０ 電極
４２ 電極
５２ バイポーラ・フォトトランジスタの出力
５４ バイポーラ・フォトトランジスタの出力
５６ 透明上部電極
６２ 真性コレクタ層
６３ ｐ型層
６４ 真性コレクタ層
６５ ｐ型層
６８ バイポーラ・フォトトランジスタ
７０ バイポーラ・フォトトランジスタ
７２ 電極
７４ 電極
７６ ｐ型層
７８ ｎ型層
８０ 真性コレクタ層
【特許請求の範囲】
【請求項１】
イメージング装置であって、
少なくとも１つのトランジスタ（26）を含む処理回路要素を備えている基板（24）と、
前記基板上のアモルファス半導体バイポーラ・フォトトランジスタ（10、12；68、70）からなるアレイと、前記バイポーラ・フォトトランジスタのそれぞれが、エミッタ（16：76）、ベース（18；63、65；78）、コレクタ（20；62、64；80）を有するとともに、少なくとも１つのｐ型層（18；63、65；76）及び少なくとも１つのｎ型層（16；78）を含む複数のアモルファス半導体層を含み、各バイポーラ・フォトトランジスタが、当該フォトトランジスタに受光された光を表す信号をもたらすように構成されている出力（52、54）を有し、各バイポーラ・フォトトランジスタのコレクタが真性コレクタ層（20）を含み、
前記バイポーラ・トランジスタを前記処理回路要素に接続するように配列されている導電性バイア（44、46）を含む、前記基板と前記アモルファス半導体層の間の相互接続構造（38）と、からなり
前記アモルファスシリコンフォトトランジスタ（10、12；68、70）のそれぞれが、当該アモルファス半導体バイポーラ・フォトトランジスタ（10、12；68、70）のコレクタ（20；62、64；80）とベース（18；63、65；78）の間の寄生キャパシタンスを含む積分コンデンサ（102）に接続されていることを特徴とするイメージング装置。
【請求項２】
前記バイポーラ・フォトトランジスタ（10、12；68、70）が、オープン・ベース素子であることと、各前記バイポーラ・フォトトランジスタのベースが、電気的に開放されたアモルファス半導体ベース層（18；63、65；78）であることを特徴とする請求項１に記載のイメージング装置。
【請求項３】
前記電気的に開放されたアモルファス半導体ベース層（18；63、65；78）の少なくとも部分が、前記基板（24）と前記真性コレクタ層（20；62、64；80）の間にあり、前記アモルファス半導体ベース層がアモルファスシリコンであることを特徴とする、請求項２に記載のイメージング装置。
【請求項４】
各前記バイポーラ・フォトトランジスタ（10、12；68、70）が、電極（40、42；72、74）及び前記導電性バイア（44、46）により前記処理回路要素（26）に電気的に結合されることを特徴とする請求項１に記載のイメージング装置。
【請求項５】
各前記バイポーラ・フォトトランジスタ（10、12）が、ｐ型アモルファス半導体ベース層（18；63、65）によって、前記真性コレクタ層（20；62、64）から間隔をあけて配置されたｎ型アモルファス半導体エミッタ層（16）を備える、オープン・ベースＮＰＮバイポーラ・トランジスタであることを特徴とする請求項１に記載のイメージング装置。
【請求項６】
各前記バイポーラ・フォトトランジスタ（10、12）が、前記真性コレクタ層（20；62、64）と接触した第２のｎ型アモルファス半導体層を含み、さらに、透明上部電極（56）が含まれていることを特徴とする請求項５に記載のイメージング装置。
【請求項７】
各前記バイポーラ・フォトトランジスタ（68、78）が、ｎ型アモルファス半導体ベース層（78）によって、前記真性コレクタ層（80）から間隔をあけて配置されたｐ型アモルファス半導体エミッタ層（76）を備える、オープン・ベースＰＮＰバイポーラ・トランジスタであることを特徴とする請求項１に記載のイメージング装置。
【請求項８】
前記積分コンデンサがさらに、前記アモルファス半導体バイポーラ・フォトトランジスタ（10、12；68、70）のコレクタとベースの間の前記寄生キャパシタンスから隔置されているキャパシタ（102）を含むことを特徴とする請求項１に記載のイメージング装置。
【請求項１】
イメージング装置であって、
少なくとも１つのトランジスタ（26）を含む処理回路要素を備えている基板（24）と、
前記基板上のアモルファス半導体バイポーラ・フォトトランジスタ（10、12；68、70）からなるアレイと、前記バイポーラ・フォトトランジスタのそれぞれが、エミッタ（16：76）、ベース（18；63、65；78）、コレクタ（20；62、64；80）を有するとともに、少なくとも１つのｐ型層（18；63、65；76）及び少なくとも１つのｎ型層（16；78）を含む複数のアモルファス半導体層を含み、各バイポーラ・フォトトランジスタが、当該フォトトランジスタに受光された光を表す信号をもたらすように構成されている出力（52、54）を有し、各バイポーラ・フォトトランジスタのコレクタが真性コレクタ層（20）を含み、
前記バイポーラ・トランジスタを前記処理回路要素に接続するように配列されている導電性バイア（44、46）を含む、前記基板と前記アモルファス半導体層の間の相互接続構造（38）と、からなり
前記アモルファスシリコンフォトトランジスタ（10、12；68、70）のそれぞれが、当該アモルファス半導体バイポーラ・フォトトランジスタ（10、12；68、70）のコレクタ（20；62、64；80）とベース（18；63、65；78）の間の寄生キャパシタンスを含む積分コンデンサ（102）に接続されていることを特徴とするイメージング装置。
【請求項２】
前記バイポーラ・フォトトランジスタ（10、12；68、70）が、オープン・ベース素子であることと、各前記バイポーラ・フォトトランジスタのベースが、電気的に開放されたアモルファス半導体ベース層（18；63、65；78）であることを特徴とする請求項１に記載のイメージング装置。
【請求項３】
前記電気的に開放されたアモルファス半導体ベース層（18；63、65；78）の少なくとも部分が、前記基板（24）と前記真性コレクタ層（20；62、64；80）の間にあり、前記アモルファス半導体ベース層がアモルファスシリコンであることを特徴とする、請求項２に記載のイメージング装置。
【請求項４】
各前記バイポーラ・フォトトランジスタ（10、12；68、70）が、電極（40、42；72、74）及び前記導電性バイア（44、46）により前記処理回路要素（26）に電気的に結合されることを特徴とする請求項１に記載のイメージング装置。
【請求項５】
各前記バイポーラ・フォトトランジスタ（10、12）が、ｐ型アモルファス半導体ベース層（18；63、65）によって、前記真性コレクタ層（20；62、64）から間隔をあけて配置されたｎ型アモルファス半導体エミッタ層（16）を備える、オープン・ベースＮＰＮバイポーラ・トランジスタであることを特徴とする請求項１に記載のイメージング装置。
【請求項６】
各前記バイポーラ・フォトトランジスタ（10、12）が、前記真性コレクタ層（20；62、64）と接触した第２のｎ型アモルファス半導体層を含み、さらに、透明上部電極（56）が含まれていることを特徴とする請求項５に記載のイメージング装置。
【請求項７】
各前記バイポーラ・フォトトランジスタ（68、78）が、ｎ型アモルファス半導体ベース層（78）によって、前記真性コレクタ層（80）から間隔をあけて配置されたｐ型アモルファス半導体エミッタ層（76）を備える、オープン・ベースＰＮＰバイポーラ・トランジスタであることを特徴とする請求項１に記載のイメージング装置。
【請求項８】
前記積分コンデンサがさらに、前記アモルファス半導体バイポーラ・フォトトランジスタ（10、12；68、70）のコレクタとベースの間の前記寄生キャパシタンスから隔置されているキャパシタ（102）を含むことを特徴とする請求項１に記載のイメージング装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２００８−１４１１９８（Ｐ２００８−１４１１９８Ａ）
【公開日】平成２０年６月１９日（２００８．６．１９）
【国際特許分類】
【出願番号】特願２００７−３０７３６１（Ｐ２００７−３０７３６１）
【出願日】平成１９年１１月２８日（２００７．１１．２８）
【分割の表示】特願２００２−３９７３１（Ｐ２００２−３９７３１）の分割
【原出願日】平成１４年２月１８日（２００２．２．１８）
【出願人】（５０６０７６６０６）アバゴ・テクノロジーズ・ジェネラル・アイピー（シンガポール）プライベート・リミテッド (129)
【Ｆターム（参考）】
【公開日】平成２０年６月１９日（２００８．６．１９）
【国際特許分類】
【出願日】平成１９年１１月２８日（２００７．１１．２８）
【分割の表示】特願２００２−３９７３１（Ｐ２００２−３９７３１）の分割
【原出願日】平成１４年２月１８日（２００２．２．１８）
【出願人】（５０６０７６６０６）アバゴ・テクノロジーズ・ジェネラル・アイピー（シンガポール）プライベート・リミテッド (129)
【Ｆターム（参考）】
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