インターフェイス回路
【課題】ホスト機器とサブ機器との間の双方向データ伝送を行うインターフェイス回路において、待機時の消費電流をゼロにする機能を実現し、かつ安定した起動シーケンスを実現する。
【解決手段】ホスト機器１側で、差動信号の電位は、アイドル／スタンバイ状態においてプルアップ素子４によって電源電位にプルアップされている。ノーマル状態に移行するとき、差動信号が出力されるにつれて、コモンモード電位が電源電位から徐々に低下していく。サブ機器２側では、レベル検知回路１０によってコモンモード電位が所定レベルよりも下がったことを検知したとき、ノーマル状態になったと判断し、起動する。レベル検知回路１０は、通常状態で消費電流が生じないバッファタイプの回路構成で実現される。
【解決手段】ホスト機器１側で、差動信号の電位は、アイドル／スタンバイ状態においてプルアップ素子４によって電源電位にプルアップされている。ノーマル状態に移行するとき、差動信号が出力されるにつれて、コモンモード電位が電源電位から徐々に低下していく。サブ機器２側では、レベル検知回路１０によってコモンモード電位が所定レベルよりも下がったことを検知したとき、ノーマル状態になったと判断し、起動する。レベル検知回路１０は、通常状態で消費電流が生じないバッファタイプの回路構成で実現される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ホスト機器とメモリカード等のサブ機器との間で双方向に差動信号を用いたデータ伝送を実行するインターフェイス回路に関する。
【背景技術】
【０００２】
近年、ホスト機器とメモリカード等のサブ機器との間におけるデータ伝送方式に、様々なインターフェイスが用いられている。その中で、伝送速度を高速化する１つの手段として、差動方式が採用されている（例えば、特許文献１参照）。差動方式を用いれば、低振幅での通信が可能になり、インピーダンス整合を取った状態の理想的な伝送路であれば、数ｍ単位の長距離においても単純な容量負荷としては見えないため、高速に信号伝送を実現することができる。
【０００３】
一般に、差動方式の伝送を実現するためのインターフェイス回路は、一定の電流源で動作する回路構成のアナログ回路が多く用いられるため、消費電流が多い。
【０００４】
差動インターフェイス回路の消費電流を低減する方法としては、例えば、差動インターフェイスに対し、Wakeupバッファとバイアス検出アンプを搭載し、差動の状態をそれらWakeupバッファとバイアス検出アンプによって検知してから消費電流の多い回路を起動させる方式が提案されている。（例えば、特許文献２参照）
【０００５】
また、待機時の消費電流を低減させる方法としては、例えば、差動インターフェイスに対し、差動振幅を検出するアンプ回路を設け、EXOR回路等の組み合わせ回路とによって信号入力を判定する方式が提案されている。（例えば、特許文献３参照）
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−１８６０７７号公報
【特許文献２】特許第３９８７１６３号公報
【特許文献３】米国特許出願公報第２００８／０２１８２３８号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００７】
近年の携帯端末等のモバイルＡＶ機器においては、待機時の消費電流は、例え数μアンペア程度であっても、電池の保持期間の減少に繋がってしまうため、例えば、機器の待機時間スペックの下方設定を強いられるといった問題を引き起こす。すなわち、システム仕様上、待機時間の消費電流は限りなくゼロに近いことが好ましい。
【０００８】
一方、従来の差動インターフェイスの回路方式では、待機時の消費電流をある程度削減することは可能になる。しかしながら、少なくともインターフェイスの起動を検知するための検知回路だけは、機器の待機時においても動作させておく必要がある。したがって、この検知回路について、その消費電流を限りなくゼロに近づけることが要望される。
【０００９】
そこで、本発明は、ホスト機器とサブ機器との間の双方向データ伝送を行うインターフェイス回路において、待機時の消費電流をゼロにする機能を実現し、かつ安定した起動シーケンスを実現することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の一態様では、ホスト機器とサブ機器との間で双方向に差動信号を用いたデータ伝送を実行するインターフェイス回路において、
前記ホスト機器側および前記サブ機器側の少なくともいずれか一方が、データ伝送のアイドル／スタンバイ状態において、差動信号の電位を電源電圧にプルアップする機能を有しており、
前記サブ機器は、
前記差動信号のコモンモード電位のレベルを検知するレベル検知回路を備え、
前記レベル検知回路によってコモンモード電位が所定レベルよりも下がったことが検知されたとき、データ伝送がノーマル状態になったと判断し、起動する。
【００１１】
この態様によると、データ伝送のアイドル／スタンバイ状態において、差動信号の電位は電源電位にプルアップされている。そして、アイドル／スタンバイ状態からノーマル状態に移行するとき、差動信号が出力されるにつれて、コモンモード電位が電源電位から徐々に低下していく。サブ機器側では、レベル検知回路によって、コモンモード電位が所定レベルよりも下がったことを検知したとき、データ伝送がノーマル状態になったと判断し、起動する。このレベル検知回路は、コモンモード電位が所定レベルよりも下がったことが検知できればよいので、通常状態で消費電流が生じないバッファタイプの回路構成で実現することができる。すなわち、機器の待機時において、その消費電流を限りなくゼロに近づけることが可能になる。
【発明の効果】
【００１２】
本発明によると、インターフェイスのレベル検知回路を消費電流ゼロでの構成を実現でき、また、起動シーケンスも安定した双方向データ伝送を実現することができる。
【図面の簡単な説明】
【００１３】
【図１】実施形態に係るインターフェイス回路を含む構成を示す図である。
【図２】実施形態に係るレベル検知回路の構成の一例である。
【図３】実施形態に係るレベル検知回路の構成の一例である。
【図４】実施形態に係るレベル検知回路の構成の一例である。
【図５】実施形態に係るレベル検知回路の構成の一例である。
【図６】実施形態に係る起動時の電位レベルの変化を示す図である。
【図７】実施形態に係るレベル検知回路のシミュレーション結果を示す図である。
【図８】実施形態に係る起動シーケンスの概念を示す図である。
【図９】比較例としてのレベル検知回路の一例の構成を示す図である。
【図１０】比較例としてのレベル検知回路の一例の構成を示す図である。
【図１１】比較例としてのレベル検知回路の一例の構成を示す図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施形態を図面に基づいて詳細に説明する。
【００１５】
図１は本実施形態に係るインターフェイス回路を含む構成を示す図である。図１に示すように、本実施形態に係るインターフェイス回路は、ホスト機器１とサブ機器２との間で、双方向に、差動信号を用いたデータ伝送を実行する。ホスト機器１には第１のＬＳＩが搭載され、サブ機器２には第２のＬＳＩが搭載される。なお、第１のＬＳＩと第２のＬＳＩのそれぞれについても、インターフェイス回路と呼ぶものとする。
【００１６】
本実施形態では、ホスト機器１側が、データ伝送のアイドル／スタンバイ状態において、差動クロックの電位を電源電圧にプルアップする機能を有している。そして、サブ機器２は、送信された差動クロックのコモンモード電位のレベルを検知するレベル検知回路１０を備えており、レベル検知回路１０によってコモンモード電位レベルが所定レベルよりも下がったことが検知されたとき、データ伝送がノーマル状態になったと判断し、起動する。すなわち、ホスト機器１の動作開始を、差動信号のコモンモード電位の変化によってサブ機器２が検知し、その後、サブ機器２に搭載されたインターフェイス回路が起動される。
【００１７】
具体的には、次のような動作が行われる。ホスト機器１のインターフェイスが起動を開始するとき、通常、まず電源が入り、その後パワーダウン信号が解除され、所定のシーケンスによって起動される。その後、ホスト機器１とサブ機器２との通信を開始するときは、まず、ホスト機器１の差動クロック信号が差動ドライバ３を介してサブ機器２に向けて出力される。初期のアイドル／スタンバイ状態では、伝送路の電位は、プルアップ素子４によって電源電圧のレベル例えば１．８Ｖに固定されている。その後、差動クロックが出力されるにつれて、差動間の中間電位となるコモンモード電位は、ノーマル伝送時の安定電位例えば０．２Ｖ電位付近に向けて下降し、収束に向かう。
【００１８】
サブ機器２側のレベル検知回路１０は、差動信号のレベルを直接モニタするより、コモンモード電位をモニタする構成にすることが望ましい。レベル検知回路１０の１段目は、基本的には一般的なバッファで構成されており、電源電圧の約半分の電位付近に閾値があるため、１．８Ｖ電源等のインターフェイスにおいては０．９Ｖ付近に閾値が決まる。つまり、コモンモード電位がアイドル／スタンバイ状態の電源電圧からノーマル状態の０．２Ｖ付近まで降下する間に、レベル検知回路１０は、コモンモード電位レベルが所定レベルよりも下がったことを検知する。
【００１９】
このように本実施形態によると、単純なバッファで構成されたレベル検知回路を設けるだけで、データ伝送がノーマル状態になったことを検知することが可能になる。すなわち、ノーマル状態になったことを検知するために特別な制御も必要でなく、また、アイドル／スタンバイ状態でもアクティブにしておく必要があるコンパレータ回路を用いる必要もない。したがって、双方向伝送インターフェイスにおいて、アイドル／スタンバイ状態における消費電力を限りなくゼロに近づけることが可能になる。
【００２０】
また、サブ機器２は、レベル検知回路１０によるレベル検知によってデータ伝送がノーマル状態になったと判断した後、次のような起動シーケンスを行う。まず、差動レシーバを起動させる。その後、ＰＬＬを起動することによってクロックを出力させる。しかしながら、ＰＬＬの出力クロックは安定に時間がかかるため、ロック検知回路、位相調整回路およびシリアルパラレル変換回路などフリップフロップを含むデジタル回路は、ＰＬＬの出力クロックがロックした後に、起動させるシーケンスが望ましい。
【００２１】
あるいは、ＰＬＬを起動するとともに、差動レシーバで受信したクロックを、ＰＬＬをバイパスした状態で上位層へダイレクトに転送する。これにより、ＰＬＬのロック時間を待たずとも安定したクロックを上位層に渡すことができる。この場合は、ロック検知回路、位相調整回路およびシリアルパラレル変換回路などフリップフロップを含むデジタル回路を、上位層からリセットした後に、起動させるシーケンスが望ましい。
【００２２】
このようなシーケンスにより、アナログ回路とデジタル回路を混載したインターフェイス回路の起動において、アナログ回路で差動のレベルを検知した後、デジタル回路も安定して動作させられるため、誤動作を防止することができる。
【００２３】
図２はレベル検知回路１０の構成の一例を示す図である。図２に示すレベル検知回路１０は、コモンモード電位を入力とする第１のインバータ１１と、第１のインバータ１１の後段に直列に接続された第２のインバータ１２とを備えている。この構成は、データ伝送のアイドル／スタンバイ状態において消費電流は実質的にゼロである。さらに、ドレインが電源に接続されるとともに、ソースが第１のインバータ１１を構成する縦積みされたＮＭＯＳトランジスタ１１ａ，１１ｂ間のノードに接続されており、かつ、ゲートに第１のインバータ１１の出力ノードが接続されているＮＭＯＳトランジスタ１３を備えている。このＮＭＯＳトランジスタ１３を設けたことによって、ヒステリシス動作が実現される。すなわち、コモンモード電位が“Ｌ”から“Ｈ”に遷移する場合と“Ｈ”から“Ｌ”に遷移する場合とで、第１のインバータ１１の閾値が異なる電位になる。したがって、図２の構成は、コモンモード電位のノイズに強くなるように、反応しない電位領域すなわち不感帯領域を有している。
【００２４】
図３はレベル検知回路１０の構成の他の例を示す図である。図３に示すレベル検知回路１０は、図２と同様に、コモンモード電位を入力とする第１のインバータ１４と、第１のインバータ１４の後段に直列に接続された第２のインバータ１２とを備えている。さらに、ドレインがグランドに接続されるとともに、ソースが第１のインバータ１４を構成する縦積みされたＰＭＯＳトランジスタ１４ａ，１４ｂ間のノードに接続されており、かつ、ゲートに第１のインバータ１４の出力ノードが接続されているＰＭＯＳトランジスタ１５を備えている。このＰＭＯＳトランジスタ１５を設けたことによって、図２と同様にヒステリシス動作が実現され、よって図３の構成は、コモンモード電位のノイズに強くなるように、不感帯領域を有している。
【００２５】
図２および図３のような構成によって、アイドル／スタンバイ状態での消費電流をゼロにしつつ、差動インターフェイスの起動を検知することが可能になり、かつ、コモンモード電位のノイズに対して耐性を持つことができる。
【００２６】
図４はレベル検知回路１０の構成の他の例を示す図である。図４に示すレベル検知回路１０は、図２および図３と同様に、コモンモード電位を入力とする第１のインバータ１６と、第１のインバータ１６の後段に直列に接続された第２のインバータ１２とを備えている。さらに、図２に示したＮＭＯＳトランジスタ１３と図３に示したＰＭＯＳトランジスタ１５の両方を備えている。このような構成によって、トランジスタの性能やサイズにも依存するが、一般的にトランジスタサイズが同じだとすると、ＰＭＯＳトランジスタのみやＮＭＯＳトランジスタのみでヒステリシスを実現した場合と比較して、より広い不感帯領域を確保することができる。
【００２７】
図５はレベル検知回路１０の構成の他の例を示す図である。図５に示すレベル検知回路１０は、コンパレータタイプの回路構成であるが、図２〜図４に示したインバータ２段構成のレベル検知回路と基本的に同等の機能を有している。図５において、コンパレータ１７は、コモンモード電位と所定の参照電位とを入力としている。参照電位は、直列に接続された抵抗１８ａ，１８ｂによって電源電圧を抵抗分割することによって、生成されている。また、コンパレータ１７の電流源となるＰＭＯＳトランジスタ１７ａは、ゲートにコモンモード電位と同一電位が与えられている。
【００２８】
このような構成によって、アイドル／スタンバイ状態において、コモンモード電位が電源電圧にプルアップされていることから、コンパレータ１７の電流源となるＰＭＯＳトランジスタ１７ａは、ゲート電位が電源電圧になるため、電流が流れない。すなわち、アイドル／スタンバイ状態において、レベル検知回路１０の消費電流をゼロにすることができる。一方、ホスト機器がデータ伝送を開始すると、コモンモード電位が例えば０．２Ｖ程度まで降下するため、電源電圧レベルから０．２Ｖまでの遷移期間を含め、コンパレータ１７はアクティブになる。すなわち、アイドル／スタンバイ状態での消費電流をゼロにしつつ、差動インターフェイスの起動を検知することが可能になる。
【００２９】
図９〜図１１は比較例としてのレベル検知回路の一例を示す。図９のレベル検知回路では、コンパレータの電流源となるＰＭＯＳトランジスタに所定電位ＶＲＥＦが印加されているため、一定の電流が定常的に流れている。図１０の構成は、単純な構成ではあるが、プロセスや温度の特性ばらつきに弱いだけでなく、レベル低下を一旦検知してしまうと、その後、電流が流れ続ける、という問題がある。また図１１の構成は、電流源を持たないコンパレータタイプの回路構成であるが、図１０の構成と同様に、プロセスや温度の特性ばらつきに弱いだけでなく、レベル低下を一旦検知してしまうと、その後電流が流れ続けてしまう、という問題がある。
【００３０】
図６は本実施形態における起動時の電位レベルの変化を示す図である。図６に示すように、データ伝送がアイドル／スタンバイ状態のときは、差動信号のレベルはいずれも電源電位ＶＤＤになっている。この状態からノーマル状態に移行する場合には、差動信号のプラス／マイナスの関係を保ったまま、すなわち、差動信号が“Ｈ”(High)または“Ｌ”(Low)を示したまま、コモンモード電位を下げていくのが好ましい。これにより、差動信号の値がトグルしたままコモンモード電位を下げる場合に比べて、コモンモードノイズによるコモンモード電位の揺れが少なくなり、より安定するため、レベル検知回路の誤動作を防止することができる。
【００３１】
図７は本実施形態に係るレベル検知回路の実際のシミュレーション結果を示す図である。Ｙ軸が検知した電位を示し、Ｘ軸は温度とトランジスタのプロセスバリエーションを示す。ｔｙｐはアベレージの特性のことを示し、ｓはトランジスタの反応が遅いＳｌｏｗ、ｆは反応の速いＦａｓｔのことを示す。この結果は、図２〜図５のレベル検知回路によって、どの条件においても、ヒステリシス動作を実現することができ、反応しない不感帯領域を実現できることを証明する。
【００３２】
図８は本実施形態に係るレベル検知後の推奨起動シーケンスを示す図である。まず、サブ機器側は初期状態において完全に停止した状態である。ホスト機器が差動信号を送信開始するとともに、サブ機器のレベル検知回路が、アイドル／スタンバイ状態からのアクティブ遷移の検知をコモンモードの電位レベルで行う。サブ機器はその後、起動シーケンスによって、差動レシーバを起動させ、その後ＰＬＬを起動し、ロック検知や位相調整回路やシリアルパラレル変換回路などフリップフロップを含むデジタル回路を起動させる。
【００３３】
具体的には、ＰＬＬを起動すると同時に、差動レシーバで受信したクロックを、ＰＬＬをバイパスした状態で上位層へダイレクトに転送するため、まずＲＥＦＣＬＫ＿ＣＡＲＤの信号が出力される。上位層からパワーダウン信号となるＮＰＷＤＮ信号を解除して、アクティブ状態にさせる。その後、ＰＬＬの出力信号となるＰＬＬＣＬＫ信号が発振し始めるが、通常しばらくの間位相引き込み等の安定時間がかかるため、周波数が不安定な状態が続く。その後にＰＬＬのデジタル回路部のリセット信号となるＮＲＥＳＥＴ＿ＲＸ＿ＰＬＬ信号を解除し、サブ機器の受信側デジタル回路のリセット信号となるＮＲＥＳＥＴ＿ＲＸ信号を解除することで、ＰＬＬの位相調整回路やシリアルパラレル変換回路などフリップフロップを含むデジタル回路をリセットし、安定した起動シーケンスを実現することが可能となる。
【００３４】
また、実際の回路実装としては、ＰＬＬの出力クロックのロック状態を検知するロック検知回路を搭載し、起動後にＰＬＬが安定したことを検知してアサートされるＬＯＣＫＤＥＴ信号を元に、ホスト機器とカード機器間通信のノーマル伝送状態へとシフトするシーケンスが望ましい。
【００３５】
これにより、アナログ回路とデジタル回路を混載したインターフェイス回路の起動を、差動信号レベルを検知することによって行うことができ、その後安定してノーマル伝送状態へシフトさせるシーケンスが実現できる。
【００３６】
なお、図１に示すように、ホスト機器１側が、データ伝送のアイドル／スタンバイ状態において、プルアップ素子５によって差動信号の電位を電源電圧にプルアップする機能を有しており、かつ、差動データ端子におけるコモンモード電位を検知するレベル検知回路２０を備えているようにしてもよい。
【００３７】
また、サブ機器２側が、データ伝送のアイドル／スタンバイ状態において、プルアップ素子６によって差動信号の電位を電源電圧にプルアップする機能を有しており、かつ、差動クロック端子におけるコモンモード電位を検知する第１のレベル検知回路１０と、差動データ端子におけるコモンモード電位を検知する第２のレベル検知回路３０とを備えているようにしてもよい。
【産業上の利用可能性】
【００３８】
本発明のインターフェイス回路では、待機時において消費電流がゼロの構成を実現でき、起動シーケンスも安定した双方向データ伝送を実現することができるので、例えば、携帯端末等モバイル機器のＳＤカード用インターフェイスに有用である。
【符号の説明】
【００３９】
１ ホスト機器
２ サブ機器
１０ レベル検知回路
１１，１４，１６ 第１のインバータ
１１ａ，１１ｂ 縦積みされたＮＭＯＳトランジスタ
１２ 第２のインバータ
１３ ＮＭＯＳトランジスタ
１４ａ，１４ｂ 縦積みされたＰＭＯＳトランジスタ
１５ ＰＭＯＳトランジスタ
１７ コンパレータ
１７ａ 電流源となるトランジスタ
【技術分野】
【０００１】
本発明は、ホスト機器とメモリカード等のサブ機器との間で双方向に差動信号を用いたデータ伝送を実行するインターフェイス回路に関する。
【背景技術】
【０００２】
近年、ホスト機器とメモリカード等のサブ機器との間におけるデータ伝送方式に、様々なインターフェイスが用いられている。その中で、伝送速度を高速化する１つの手段として、差動方式が採用されている（例えば、特許文献１参照）。差動方式を用いれば、低振幅での通信が可能になり、インピーダンス整合を取った状態の理想的な伝送路であれば、数ｍ単位の長距離においても単純な容量負荷としては見えないため、高速に信号伝送を実現することができる。
【０００３】
一般に、差動方式の伝送を実現するためのインターフェイス回路は、一定の電流源で動作する回路構成のアナログ回路が多く用いられるため、消費電流が多い。
【０００４】
差動インターフェイス回路の消費電流を低減する方法としては、例えば、差動インターフェイスに対し、Wakeupバッファとバイアス検出アンプを搭載し、差動の状態をそれらWakeupバッファとバイアス検出アンプによって検知してから消費電流の多い回路を起動させる方式が提案されている。（例えば、特許文献２参照）
【０００５】
また、待機時の消費電流を低減させる方法としては、例えば、差動インターフェイスに対し、差動振幅を検出するアンプ回路を設け、EXOR回路等の組み合わせ回路とによって信号入力を判定する方式が提案されている。（例えば、特許文献３参照）
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−１８６０７７号公報
【特許文献２】特許第３９８７１６３号公報
【特許文献３】米国特許出願公報第２００８／０２１８２３８号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００７】
近年の携帯端末等のモバイルＡＶ機器においては、待機時の消費電流は、例え数μアンペア程度であっても、電池の保持期間の減少に繋がってしまうため、例えば、機器の待機時間スペックの下方設定を強いられるといった問題を引き起こす。すなわち、システム仕様上、待機時間の消費電流は限りなくゼロに近いことが好ましい。
【０００８】
一方、従来の差動インターフェイスの回路方式では、待機時の消費電流をある程度削減することは可能になる。しかしながら、少なくともインターフェイスの起動を検知するための検知回路だけは、機器の待機時においても動作させておく必要がある。したがって、この検知回路について、その消費電流を限りなくゼロに近づけることが要望される。
【０００９】
そこで、本発明は、ホスト機器とサブ機器との間の双方向データ伝送を行うインターフェイス回路において、待機時の消費電流をゼロにする機能を実現し、かつ安定した起動シーケンスを実現することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の一態様では、ホスト機器とサブ機器との間で双方向に差動信号を用いたデータ伝送を実行するインターフェイス回路において、
前記ホスト機器側および前記サブ機器側の少なくともいずれか一方が、データ伝送のアイドル／スタンバイ状態において、差動信号の電位を電源電圧にプルアップする機能を有しており、
前記サブ機器は、
前記差動信号のコモンモード電位のレベルを検知するレベル検知回路を備え、
前記レベル検知回路によってコモンモード電位が所定レベルよりも下がったことが検知されたとき、データ伝送がノーマル状態になったと判断し、起動する。
【００１１】
この態様によると、データ伝送のアイドル／スタンバイ状態において、差動信号の電位は電源電位にプルアップされている。そして、アイドル／スタンバイ状態からノーマル状態に移行するとき、差動信号が出力されるにつれて、コモンモード電位が電源電位から徐々に低下していく。サブ機器側では、レベル検知回路によって、コモンモード電位が所定レベルよりも下がったことを検知したとき、データ伝送がノーマル状態になったと判断し、起動する。このレベル検知回路は、コモンモード電位が所定レベルよりも下がったことが検知できればよいので、通常状態で消費電流が生じないバッファタイプの回路構成で実現することができる。すなわち、機器の待機時において、その消費電流を限りなくゼロに近づけることが可能になる。
【発明の効果】
【００１２】
本発明によると、インターフェイスのレベル検知回路を消費電流ゼロでの構成を実現でき、また、起動シーケンスも安定した双方向データ伝送を実現することができる。
【図面の簡単な説明】
【００１３】
【図１】実施形態に係るインターフェイス回路を含む構成を示す図である。
【図２】実施形態に係るレベル検知回路の構成の一例である。
【図３】実施形態に係るレベル検知回路の構成の一例である。
【図４】実施形態に係るレベル検知回路の構成の一例である。
【図５】実施形態に係るレベル検知回路の構成の一例である。
【図６】実施形態に係る起動時の電位レベルの変化を示す図である。
【図７】実施形態に係るレベル検知回路のシミュレーション結果を示す図である。
【図８】実施形態に係る起動シーケンスの概念を示す図である。
【図９】比較例としてのレベル検知回路の一例の構成を示す図である。
【図１０】比較例としてのレベル検知回路の一例の構成を示す図である。
【図１１】比較例としてのレベル検知回路の一例の構成を示す図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施形態を図面に基づいて詳細に説明する。
【００１５】
図１は本実施形態に係るインターフェイス回路を含む構成を示す図である。図１に示すように、本実施形態に係るインターフェイス回路は、ホスト機器１とサブ機器２との間で、双方向に、差動信号を用いたデータ伝送を実行する。ホスト機器１には第１のＬＳＩが搭載され、サブ機器２には第２のＬＳＩが搭載される。なお、第１のＬＳＩと第２のＬＳＩのそれぞれについても、インターフェイス回路と呼ぶものとする。
【００１６】
本実施形態では、ホスト機器１側が、データ伝送のアイドル／スタンバイ状態において、差動クロックの電位を電源電圧にプルアップする機能を有している。そして、サブ機器２は、送信された差動クロックのコモンモード電位のレベルを検知するレベル検知回路１０を備えており、レベル検知回路１０によってコモンモード電位レベルが所定レベルよりも下がったことが検知されたとき、データ伝送がノーマル状態になったと判断し、起動する。すなわち、ホスト機器１の動作開始を、差動信号のコモンモード電位の変化によってサブ機器２が検知し、その後、サブ機器２に搭載されたインターフェイス回路が起動される。
【００１７】
具体的には、次のような動作が行われる。ホスト機器１のインターフェイスが起動を開始するとき、通常、まず電源が入り、その後パワーダウン信号が解除され、所定のシーケンスによって起動される。その後、ホスト機器１とサブ機器２との通信を開始するときは、まず、ホスト機器１の差動クロック信号が差動ドライバ３を介してサブ機器２に向けて出力される。初期のアイドル／スタンバイ状態では、伝送路の電位は、プルアップ素子４によって電源電圧のレベル例えば１．８Ｖに固定されている。その後、差動クロックが出力されるにつれて、差動間の中間電位となるコモンモード電位は、ノーマル伝送時の安定電位例えば０．２Ｖ電位付近に向けて下降し、収束に向かう。
【００１８】
サブ機器２側のレベル検知回路１０は、差動信号のレベルを直接モニタするより、コモンモード電位をモニタする構成にすることが望ましい。レベル検知回路１０の１段目は、基本的には一般的なバッファで構成されており、電源電圧の約半分の電位付近に閾値があるため、１．８Ｖ電源等のインターフェイスにおいては０．９Ｖ付近に閾値が決まる。つまり、コモンモード電位がアイドル／スタンバイ状態の電源電圧からノーマル状態の０．２Ｖ付近まで降下する間に、レベル検知回路１０は、コモンモード電位レベルが所定レベルよりも下がったことを検知する。
【００１９】
このように本実施形態によると、単純なバッファで構成されたレベル検知回路を設けるだけで、データ伝送がノーマル状態になったことを検知することが可能になる。すなわち、ノーマル状態になったことを検知するために特別な制御も必要でなく、また、アイドル／スタンバイ状態でもアクティブにしておく必要があるコンパレータ回路を用いる必要もない。したがって、双方向伝送インターフェイスにおいて、アイドル／スタンバイ状態における消費電力を限りなくゼロに近づけることが可能になる。
【００２０】
また、サブ機器２は、レベル検知回路１０によるレベル検知によってデータ伝送がノーマル状態になったと判断した後、次のような起動シーケンスを行う。まず、差動レシーバを起動させる。その後、ＰＬＬを起動することによってクロックを出力させる。しかしながら、ＰＬＬの出力クロックは安定に時間がかかるため、ロック検知回路、位相調整回路およびシリアルパラレル変換回路などフリップフロップを含むデジタル回路は、ＰＬＬの出力クロックがロックした後に、起動させるシーケンスが望ましい。
【００２１】
あるいは、ＰＬＬを起動するとともに、差動レシーバで受信したクロックを、ＰＬＬをバイパスした状態で上位層へダイレクトに転送する。これにより、ＰＬＬのロック時間を待たずとも安定したクロックを上位層に渡すことができる。この場合は、ロック検知回路、位相調整回路およびシリアルパラレル変換回路などフリップフロップを含むデジタル回路を、上位層からリセットした後に、起動させるシーケンスが望ましい。
【００２２】
このようなシーケンスにより、アナログ回路とデジタル回路を混載したインターフェイス回路の起動において、アナログ回路で差動のレベルを検知した後、デジタル回路も安定して動作させられるため、誤動作を防止することができる。
【００２３】
図２はレベル検知回路１０の構成の一例を示す図である。図２に示すレベル検知回路１０は、コモンモード電位を入力とする第１のインバータ１１と、第１のインバータ１１の後段に直列に接続された第２のインバータ１２とを備えている。この構成は、データ伝送のアイドル／スタンバイ状態において消費電流は実質的にゼロである。さらに、ドレインが電源に接続されるとともに、ソースが第１のインバータ１１を構成する縦積みされたＮＭＯＳトランジスタ１１ａ，１１ｂ間のノードに接続されており、かつ、ゲートに第１のインバータ１１の出力ノードが接続されているＮＭＯＳトランジスタ１３を備えている。このＮＭＯＳトランジスタ１３を設けたことによって、ヒステリシス動作が実現される。すなわち、コモンモード電位が“Ｌ”から“Ｈ”に遷移する場合と“Ｈ”から“Ｌ”に遷移する場合とで、第１のインバータ１１の閾値が異なる電位になる。したがって、図２の構成は、コモンモード電位のノイズに強くなるように、反応しない電位領域すなわち不感帯領域を有している。
【００２４】
図３はレベル検知回路１０の構成の他の例を示す図である。図３に示すレベル検知回路１０は、図２と同様に、コモンモード電位を入力とする第１のインバータ１４と、第１のインバータ１４の後段に直列に接続された第２のインバータ１２とを備えている。さらに、ドレインがグランドに接続されるとともに、ソースが第１のインバータ１４を構成する縦積みされたＰＭＯＳトランジスタ１４ａ，１４ｂ間のノードに接続されており、かつ、ゲートに第１のインバータ１４の出力ノードが接続されているＰＭＯＳトランジスタ１５を備えている。このＰＭＯＳトランジスタ１５を設けたことによって、図２と同様にヒステリシス動作が実現され、よって図３の構成は、コモンモード電位のノイズに強くなるように、不感帯領域を有している。
【００２５】
図２および図３のような構成によって、アイドル／スタンバイ状態での消費電流をゼロにしつつ、差動インターフェイスの起動を検知することが可能になり、かつ、コモンモード電位のノイズに対して耐性を持つことができる。
【００２６】
図４はレベル検知回路１０の構成の他の例を示す図である。図４に示すレベル検知回路１０は、図２および図３と同様に、コモンモード電位を入力とする第１のインバータ１６と、第１のインバータ１６の後段に直列に接続された第２のインバータ１２とを備えている。さらに、図２に示したＮＭＯＳトランジスタ１３と図３に示したＰＭＯＳトランジスタ１５の両方を備えている。このような構成によって、トランジスタの性能やサイズにも依存するが、一般的にトランジスタサイズが同じだとすると、ＰＭＯＳトランジスタのみやＮＭＯＳトランジスタのみでヒステリシスを実現した場合と比較して、より広い不感帯領域を確保することができる。
【００２７】
図５はレベル検知回路１０の構成の他の例を示す図である。図５に示すレベル検知回路１０は、コンパレータタイプの回路構成であるが、図２〜図４に示したインバータ２段構成のレベル検知回路と基本的に同等の機能を有している。図５において、コンパレータ１７は、コモンモード電位と所定の参照電位とを入力としている。参照電位は、直列に接続された抵抗１８ａ，１８ｂによって電源電圧を抵抗分割することによって、生成されている。また、コンパレータ１７の電流源となるＰＭＯＳトランジスタ１７ａは、ゲートにコモンモード電位と同一電位が与えられている。
【００２８】
このような構成によって、アイドル／スタンバイ状態において、コモンモード電位が電源電圧にプルアップされていることから、コンパレータ１７の電流源となるＰＭＯＳトランジスタ１７ａは、ゲート電位が電源電圧になるため、電流が流れない。すなわち、アイドル／スタンバイ状態において、レベル検知回路１０の消費電流をゼロにすることができる。一方、ホスト機器がデータ伝送を開始すると、コモンモード電位が例えば０．２Ｖ程度まで降下するため、電源電圧レベルから０．２Ｖまでの遷移期間を含め、コンパレータ１７はアクティブになる。すなわち、アイドル／スタンバイ状態での消費電流をゼロにしつつ、差動インターフェイスの起動を検知することが可能になる。
【００２９】
図９〜図１１は比較例としてのレベル検知回路の一例を示す。図９のレベル検知回路では、コンパレータの電流源となるＰＭＯＳトランジスタに所定電位ＶＲＥＦが印加されているため、一定の電流が定常的に流れている。図１０の構成は、単純な構成ではあるが、プロセスや温度の特性ばらつきに弱いだけでなく、レベル低下を一旦検知してしまうと、その後、電流が流れ続ける、という問題がある。また図１１の構成は、電流源を持たないコンパレータタイプの回路構成であるが、図１０の構成と同様に、プロセスや温度の特性ばらつきに弱いだけでなく、レベル低下を一旦検知してしまうと、その後電流が流れ続けてしまう、という問題がある。
【００３０】
図６は本実施形態における起動時の電位レベルの変化を示す図である。図６に示すように、データ伝送がアイドル／スタンバイ状態のときは、差動信号のレベルはいずれも電源電位ＶＤＤになっている。この状態からノーマル状態に移行する場合には、差動信号のプラス／マイナスの関係を保ったまま、すなわち、差動信号が“Ｈ”(High)または“Ｌ”(Low)を示したまま、コモンモード電位を下げていくのが好ましい。これにより、差動信号の値がトグルしたままコモンモード電位を下げる場合に比べて、コモンモードノイズによるコモンモード電位の揺れが少なくなり、より安定するため、レベル検知回路の誤動作を防止することができる。
【００３１】
図７は本実施形態に係るレベル検知回路の実際のシミュレーション結果を示す図である。Ｙ軸が検知した電位を示し、Ｘ軸は温度とトランジスタのプロセスバリエーションを示す。ｔｙｐはアベレージの特性のことを示し、ｓはトランジスタの反応が遅いＳｌｏｗ、ｆは反応の速いＦａｓｔのことを示す。この結果は、図２〜図５のレベル検知回路によって、どの条件においても、ヒステリシス動作を実現することができ、反応しない不感帯領域を実現できることを証明する。
【００３２】
図８は本実施形態に係るレベル検知後の推奨起動シーケンスを示す図である。まず、サブ機器側は初期状態において完全に停止した状態である。ホスト機器が差動信号を送信開始するとともに、サブ機器のレベル検知回路が、アイドル／スタンバイ状態からのアクティブ遷移の検知をコモンモードの電位レベルで行う。サブ機器はその後、起動シーケンスによって、差動レシーバを起動させ、その後ＰＬＬを起動し、ロック検知や位相調整回路やシリアルパラレル変換回路などフリップフロップを含むデジタル回路を起動させる。
【００３３】
具体的には、ＰＬＬを起動すると同時に、差動レシーバで受信したクロックを、ＰＬＬをバイパスした状態で上位層へダイレクトに転送するため、まずＲＥＦＣＬＫ＿ＣＡＲＤの信号が出力される。上位層からパワーダウン信号となるＮＰＷＤＮ信号を解除して、アクティブ状態にさせる。その後、ＰＬＬの出力信号となるＰＬＬＣＬＫ信号が発振し始めるが、通常しばらくの間位相引き込み等の安定時間がかかるため、周波数が不安定な状態が続く。その後にＰＬＬのデジタル回路部のリセット信号となるＮＲＥＳＥＴ＿ＲＸ＿ＰＬＬ信号を解除し、サブ機器の受信側デジタル回路のリセット信号となるＮＲＥＳＥＴ＿ＲＸ信号を解除することで、ＰＬＬの位相調整回路やシリアルパラレル変換回路などフリップフロップを含むデジタル回路をリセットし、安定した起動シーケンスを実現することが可能となる。
【００３４】
また、実際の回路実装としては、ＰＬＬの出力クロックのロック状態を検知するロック検知回路を搭載し、起動後にＰＬＬが安定したことを検知してアサートされるＬＯＣＫＤＥＴ信号を元に、ホスト機器とカード機器間通信のノーマル伝送状態へとシフトするシーケンスが望ましい。
【００３５】
これにより、アナログ回路とデジタル回路を混載したインターフェイス回路の起動を、差動信号レベルを検知することによって行うことができ、その後安定してノーマル伝送状態へシフトさせるシーケンスが実現できる。
【００３６】
なお、図１に示すように、ホスト機器１側が、データ伝送のアイドル／スタンバイ状態において、プルアップ素子５によって差動信号の電位を電源電圧にプルアップする機能を有しており、かつ、差動データ端子におけるコモンモード電位を検知するレベル検知回路２０を備えているようにしてもよい。
【００３７】
また、サブ機器２側が、データ伝送のアイドル／スタンバイ状態において、プルアップ素子６によって差動信号の電位を電源電圧にプルアップする機能を有しており、かつ、差動クロック端子におけるコモンモード電位を検知する第１のレベル検知回路１０と、差動データ端子におけるコモンモード電位を検知する第２のレベル検知回路３０とを備えているようにしてもよい。
【産業上の利用可能性】
【００３８】
本発明のインターフェイス回路では、待機時において消費電流がゼロの構成を実現でき、起動シーケンスも安定した双方向データ伝送を実現することができるので、例えば、携帯端末等モバイル機器のＳＤカード用インターフェイスに有用である。
【符号の説明】
【００３９】
１ ホスト機器
２ サブ機器
１０ レベル検知回路
１１，１４，１６ 第１のインバータ
１１ａ，１１ｂ 縦積みされたＮＭＯＳトランジスタ
１２ 第２のインバータ
１３ ＮＭＯＳトランジスタ
１４ａ，１４ｂ 縦積みされたＰＭＯＳトランジスタ
１５ ＰＭＯＳトランジスタ
１７ コンパレータ
１７ａ 電流源となるトランジスタ
【特許請求の範囲】
【請求項１】
ホスト機器とサブ機器との間で双方向に差動信号を用いたデータ伝送を実行するインターフェイス回路であって、
前記ホスト機器側および前記サブ機器側の少なくともいずれか一方が、データ伝送のアイドル／スタンバイ状態において、差動信号の電位を電源電圧にプルアップする機能を有しており、
前記サブ機器は、
前記差動信号のコモンモード電位のレベルを検知するレベル検知回路を備え、
前記レベル検知回路によってコモンモード電位が所定レベルよりも下がったことが検知されたとき、データ伝送がノーマル状態になったと判断し、起動する
ことを特徴とするインターフェイス回路。
【請求項２】
請求項１記載のインターフェイス回路において、
前記レベル検知回路は、
前記コモンモード電位を入力とする第１のインバータと、
前記第１のインバータの後段に直列に接続された第２のインバータと、
ドレインが電源に接続されるとともに、ソースが前記第１のインバータを構成する縦積みされた複数のＮＭＯＳトランジスタの間のノードに接続されており、かつ、ゲートに前記第１のインバータの出力ノードが接続されているＮＭＯＳトランジスタとを備えたものである
ことを特徴とするインターフェイス回路。
【請求項３】
請求項１記載のインターフェイス回路において、
前記レベル検知回路は、
前記コモンモード電位を入力とする第１のインバータと、
前記第１のインバータの後段に直列に接続された第２のインバータと、
ドレインがグランドに接続されるとともに、ソースが前記第１のインバータを構成する縦積みされた複数のＰＭＯＳトランジスタの間のノードに接続されており、かつ、ゲートに前記第１のインバータの出力ノードが接続されているＰＭＯＳトランジスタとを備えたものである
ことを特徴とするインターフェイス回路。
【請求項４】
請求項１記載のインターフェイス回路において、
前記レベル検知回路は、
前記コモンモード電位を入力とする第１のインバータと、
前記第１のインバータの後段に直列に接続された第２のインバータと、
ドレインが電源に接続されるとともに、ソースが前記第１のインバータを構成する縦積みされた複数のＮＭＯＳトランジスタの間のノードに接続されており、かつ、ゲートに前記第１のインバータの出力ノードが接続されているＮＭＯＳトランジスタと、
ドレインがグランドに接続されるとともに、ソースが前記第１のインバータを構成する縦積みされた複数のＰＭＯＳトランジスタの間のノードに接続されており、かつ、ゲートに前記第１のインバータの出力ノードが接続されているＰＭＯＳトランジスタとを備えたものである
ことを特徴とするインターフェイス回路。
【請求項５】
請求項１に記載のインターフェイス回路において、
前記レベル検知回路は、
前記コモンモード電位と、所定の参照電位とを入力とするコンパレータを備え、
前記コンパレータの電流源となるトランジスタは、ゲートに、前記コモンモード電位が与えられている
ことを特徴とするインターフェイス回路。
【請求項６】
請求項１に記載のインターフェイス回路において、
前記サブ機器は、前記レベル検知回路によるレベル検知によってデータ伝送がノーマル状態になったと判断した後、起動シーケンスにおいて、
差動レシーバを起動させ、
その後、ＰＬＬを起動させ、
その後、ロック検知回路、位相調整回路およびシリアルパラレル変換回路などフリップフロップを含むデジタル回路を起動させる
ことを特徴とするインターフェイス回路。
【請求項７】
請求項１に記載のインターフェイス回路において、
前記サブ機器は、前記レベル検知回路によるレベル検知によってデータ伝送がノーマル状態になったと判断した後、起動シーケンスにおいて、
差動レシーバを起動させ、
その後、ＰＬＬを起動するとともに、差動レシーバで受信したクロックを、ＰＬＬをバイパスして上位層へ転送し、
その後、ロック検知回路、位相調整回路およびシリアルパラレル変換回路などフリップフロップを含むデジタル回路を、上位層からリセットした後に起動させる
ことを特徴とするインターフェイス回路。
【請求項８】
請求項１記載のインターフェイス回路において、
前記ホスト機器側および前記サブ機器側の少なくともいずれか一方は、アイドル／スタンバイ状態からノーマル状態に移行するとき、差動信号がHighまたはLowを示す状態を保ったまま、コモンモード電位を下げる
ことを特徴とするインターフェイス回路。
【請求項９】
ホスト機器とサブ機器との間で双方向に差動信号を用いたデータ伝送を実行するために、前記ホスト機器に搭載されたインターフェイス回路であって、
データ伝送のアイドル／スタンバイ状態において、差動信号の電位を電源電圧にプルアップする機能を有しており、かつ、
差動データ端子におけるコモンモード電位を検知するレベル検知回路を備えている
ことを特徴とするインターフェイス回路。
【請求項１０】
ホスト機器とサブ機器との間で双方向に差動信号を用いたデータ伝送を実行するために、前記サブ機器に搭載されたインターフェイス回路であって、
データ伝送のアイドル／スタンバイ状態において、差動信号の電位を電源電圧にプルアップする機能を有しており、かつ、
差動クロック端子におけるコモンモード電位を検知する第１のレベル検知回路と、
差動データ端子におけるコモンモード電位を検知する第２のレベル検知回路とを備えている
ことを特徴とするインターフェイス回路。
【請求項１】
ホスト機器とサブ機器との間で双方向に差動信号を用いたデータ伝送を実行するインターフェイス回路であって、
前記ホスト機器側および前記サブ機器側の少なくともいずれか一方が、データ伝送のアイドル／スタンバイ状態において、差動信号の電位を電源電圧にプルアップする機能を有しており、
前記サブ機器は、
前記差動信号のコモンモード電位のレベルを検知するレベル検知回路を備え、
前記レベル検知回路によってコモンモード電位が所定レベルよりも下がったことが検知されたとき、データ伝送がノーマル状態になったと判断し、起動する
ことを特徴とするインターフェイス回路。
【請求項２】
請求項１記載のインターフェイス回路において、
前記レベル検知回路は、
前記コモンモード電位を入力とする第１のインバータと、
前記第１のインバータの後段に直列に接続された第２のインバータと、
ドレインが電源に接続されるとともに、ソースが前記第１のインバータを構成する縦積みされた複数のＮＭＯＳトランジスタの間のノードに接続されており、かつ、ゲートに前記第１のインバータの出力ノードが接続されているＮＭＯＳトランジスタとを備えたものである
ことを特徴とするインターフェイス回路。
【請求項３】
請求項１記載のインターフェイス回路において、
前記レベル検知回路は、
前記コモンモード電位を入力とする第１のインバータと、
前記第１のインバータの後段に直列に接続された第２のインバータと、
ドレインがグランドに接続されるとともに、ソースが前記第１のインバータを構成する縦積みされた複数のＰＭＯＳトランジスタの間のノードに接続されており、かつ、ゲートに前記第１のインバータの出力ノードが接続されているＰＭＯＳトランジスタとを備えたものである
ことを特徴とするインターフェイス回路。
【請求項４】
請求項１記載のインターフェイス回路において、
前記レベル検知回路は、
前記コモンモード電位を入力とする第１のインバータと、
前記第１のインバータの後段に直列に接続された第２のインバータと、
ドレインが電源に接続されるとともに、ソースが前記第１のインバータを構成する縦積みされた複数のＮＭＯＳトランジスタの間のノードに接続されており、かつ、ゲートに前記第１のインバータの出力ノードが接続されているＮＭＯＳトランジスタと、
ドレインがグランドに接続されるとともに、ソースが前記第１のインバータを構成する縦積みされた複数のＰＭＯＳトランジスタの間のノードに接続されており、かつ、ゲートに前記第１のインバータの出力ノードが接続されているＰＭＯＳトランジスタとを備えたものである
ことを特徴とするインターフェイス回路。
【請求項５】
請求項１に記載のインターフェイス回路において、
前記レベル検知回路は、
前記コモンモード電位と、所定の参照電位とを入力とするコンパレータを備え、
前記コンパレータの電流源となるトランジスタは、ゲートに、前記コモンモード電位が与えられている
ことを特徴とするインターフェイス回路。
【請求項６】
請求項１に記載のインターフェイス回路において、
前記サブ機器は、前記レベル検知回路によるレベル検知によってデータ伝送がノーマル状態になったと判断した後、起動シーケンスにおいて、
差動レシーバを起動させ、
その後、ＰＬＬを起動させ、
その後、ロック検知回路、位相調整回路およびシリアルパラレル変換回路などフリップフロップを含むデジタル回路を起動させる
ことを特徴とするインターフェイス回路。
【請求項７】
請求項１に記載のインターフェイス回路において、
前記サブ機器は、前記レベル検知回路によるレベル検知によってデータ伝送がノーマル状態になったと判断した後、起動シーケンスにおいて、
差動レシーバを起動させ、
その後、ＰＬＬを起動するとともに、差動レシーバで受信したクロックを、ＰＬＬをバイパスして上位層へ転送し、
その後、ロック検知回路、位相調整回路およびシリアルパラレル変換回路などフリップフロップを含むデジタル回路を、上位層からリセットした後に起動させる
ことを特徴とするインターフェイス回路。
【請求項８】
請求項１記載のインターフェイス回路において、
前記ホスト機器側および前記サブ機器側の少なくともいずれか一方は、アイドル／スタンバイ状態からノーマル状態に移行するとき、差動信号がHighまたはLowを示す状態を保ったまま、コモンモード電位を下げる
ことを特徴とするインターフェイス回路。
【請求項９】
ホスト機器とサブ機器との間で双方向に差動信号を用いたデータ伝送を実行するために、前記ホスト機器に搭載されたインターフェイス回路であって、
データ伝送のアイドル／スタンバイ状態において、差動信号の電位を電源電圧にプルアップする機能を有しており、かつ、
差動データ端子におけるコモンモード電位を検知するレベル検知回路を備えている
ことを特徴とするインターフェイス回路。
【請求項１０】
ホスト機器とサブ機器との間で双方向に差動信号を用いたデータ伝送を実行するために、前記サブ機器に搭載されたインターフェイス回路であって、
データ伝送のアイドル／スタンバイ状態において、差動信号の電位を電源電圧にプルアップする機能を有しており、かつ、
差動クロック端子におけるコモンモード電位を検知する第１のレベル検知回路と、
差動データ端子におけるコモンモード電位を検知する第２のレベル検知回路とを備えている
ことを特徴とするインターフェイス回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１３−４２１９５（Ｐ２０１３−４２１９５Ａ）
【公開日】平成２５年２月２８日（２０１３．２．２８）
【国際特許分類】
【出願番号】特願２００９−２８４１３８（Ｐ２００９−２８４１３８）
【出願日】平成２１年１２月１５日（２００９．１２．１５）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２５年２月２８日（２０１３．２．２８）
【国際特許分類】
【出願日】平成２１年１２月１５日（２００９．１２．１５）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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