インターポーザ
【課題】 半導体パッケージの内部で電磁ノイズを吸収し、半導体パッケージ内の電磁干渉、および半導体パッケージとその近傍の部品あるいは回路との間の電磁干渉を抑制することが可能なインターポーザを提供すること。
【解決手段】 電極端子を有する半導体素子を搭載可能に構成され、下面に実装用端子を備え、前記電極端子と前記実装用端子との間を接続する信号線、電源線またはグラウンド線からなる配線７を備える配線基板を有するインターポーザであって、配線７の上に、無電解めっきにより形成されたフェライト膜８が配線７に沿って配置され、フェライト膜８は、Ｎｉ−Ｚｎ系フェライトまたはＭｎ−Ｚｎ系フェライトの少なくとも一方を有する膜厚１μｍ〜２０μｍの膜であり、前記フェライト膜と前記配線とが０〜５０μｍの間隔で配置されている。
【解決手段】 電極端子を有する半導体素子を搭載可能に構成され、下面に実装用端子を備え、前記電極端子と前記実装用端子との間を接続する信号線、電源線またはグラウンド線からなる配線７を備える配線基板を有するインターポーザであって、配線７の上に、無電解めっきにより形成されたフェライト膜８が配線７に沿って配置され、フェライト膜８は、Ｎｉ−Ｚｎ系フェライトまたはＭｎ−Ｚｎ系フェライトの少なくとも一方を有する膜厚１μｍ〜２０μｍの膜であり、前記フェライト膜と前記配線とが０〜５０μｍの間隔で配置されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電子機器において使用される半導体素子のパッケージに用いるインターポーザに関し、特に、電子機器や電子部品から発生する電磁ノイズを除去する機能を有するインターポーザに関する。
【背景技術】
【０００２】
従来、電子機器の電磁ノイズ対策は、主として、機器が外部に放射する電磁ノイズの規制に対応すること、すなわち外部の電子機器との間の電磁干渉問題を対象としていた。しかしながら、電子機器の高周波化、小型化、多機能化の進展に伴い、機器内部の電子部品間あるいは電子回路間の電磁干渉対策が必要不可欠となっている。さらには、部品実装と配線の高密度化等により、機器内部の電磁環境は複雑化し、既存の電磁ノイズ対策部品だけでは対応しきれない問題も発生することが予想される。そこで、主なノイズ源である半導体部品を内蔵したパッケージ（以後、半導体パッケージと呼ぶ）の内部で電磁ノイズを吸収し、半導体パッケージ内の配線間の電磁干渉、または半導体パッケージとその近傍の部品もしくは回路との間の電磁干渉を抑制する技術の開発が求められている。
【０００３】
半導体部品のパーケージ技術として、上面に半導体素子のベアチップを搭載し、下面に回路基板への実装用端子を備え、半導体素子の電極と実装用端子間の配線とを備えた基板、すなわちインターポーザが用いられている。図１３はＩＣチップを搭載し、外部回路基板に実装された従来のインターポーザの一例を模式的に示す側面図である。図１３において、インターポーザ３０は、上面に半導体素子であるＩＣチップ３１を搭載し、下面に実装用端子３３を備え、ＩＣチップ３１の電極端子と実装用端子３３との間を接続する信号線、電源線またはグラウンド線などからなる配線を有する配線基板３２を備え、外部回路基板３４上に実装されている。また、配線基板３２とＩＣチップ３１はモールド材３５によりモールドされている。
【０００４】
電磁干渉を抑制する技術としては、一般的に磁性体により電磁ノイズを吸収、遮断して抑制する方法が知られている。従来、インターポーザに磁性体を集積化して電磁干渉を抑制する方法が特許文献１〜３に記載されている。例えば、特許文献１では、インターポーザのＩＣチップが搭載された面とは反対側の面の外層にインダクタを配置し、このインダクタとＩＣチップの間の層にバルク状のフェライトを埋め込むことにより、ＩＣチップとインダクタ間の電磁干渉抑制を図っている。また、特許文献２では、インターポーザに搭載されたＭＲＡＭ素子を保護するために、例えば、数十μｍ厚のＦｅ基合金などからなる磁気シールド層を、インターポーザの内層に形成している。また、特許文献３では、例えばフェライト粉と樹脂などからなる磁性層を有するインダクタをインターポーザの内層に形成している。
【０００５】
一方、特許文献４などに記載されているように、フェライトめっき膜は、高周波数帯域でも高い透磁率を保つため、その損失特性により電磁ノイズを効果的に吸収するという機能がある。フェライトめっきとは、基体表面に、金属イオンとして少なくとも第１鉄イオン（Ｆｅ２＋）を含む水溶液を接触させて、基体表面に第１鉄イオンまたはこれと他の水酸化金属イオンを吸着させ、続いて吸着した第１鉄イオンを酸化させることにより第２鉄イオン（Ｆｅ３＋）を得、これが水溶液中の水酸化金属イオンとの間でフェライト結晶化反応を起こすことによって基体表面にフェライト膜を形成することをいう。フェライトめっきは水溶液プロセスを用いた無電解めっきであり、熱処理しなくても比較的高い比抵抗と優れた磁気特性を併せ持つ膜が得られる、という特長がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−３０２８０３号公報
【特許文献２】特開２００５−１５８９８５号公報
【特許文献３】特開２００３−３１８５４９号公報
【特許文献４】特開２００４−１０７１０７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
インターポーザにおいて電磁干渉対策を行う場合、特許文献１の方法では、インターポーザと、インターポーザの外部の部品や回路との間の電磁干渉対策としては効果が期待できない。さらに、フェライトはバルク状であるため、インターポーザの薄型化には対応できないという問題があった。また、特許文献２の方法は、主に直流や低い周波数における磁気シールドを対象とした技術であり、金属材料を用いることを想定しているため、高周波の電磁干渉対策としては効果が期待できない。さらに、高周波においてはその磁気シールドにより配線間のクロストークが増大してしまう危険性が高いという問題がある。また、特許文献３の方法は、インダクタを内蔵するインターポーザに関するものであること、および、非磁性の樹脂にフェライト粉末を混ぜたものを用いることを想定しているため磁気特性が劣ることから、電磁ノイズを磁性体の損失特性を利用して吸収する効果は期待できないという問題があった。
【０００８】
すなわち、主なノイズ源である半導体パッケージの内部で電磁ノイズを吸収し、半導体パッケージ内の電磁干渉の抑制と、半導体パッケージとその近傍の部品や回路との間の電磁干渉の抑制を同時に実現することは、特許文献１〜特許文献３の従来技術では困難である。
【０００９】
そこで、本発明の課題は、半導体パッケージの内部で電磁ノイズを吸収し、半導体パッケージ内の電磁干渉、および半導体パッケージとその近傍の部品や回路との間の電磁干渉を抑制することが可能なインターポーザを提供することにある。
【課題を解決するための手段】
【００１０】
上記の課題を解決するために、本発明のインターポーザは、電極端子を有する半導体素子を搭載可能に構成され、下面に回路基板に実装するための実装用端子を備え、前記電極端子と前記実装用端子との間を接続する信号線、電源線またはグラウンド線からなる配線を備える配線基板を有するインターポーザであって、前記配線の少なくとも一つの配線の近傍に、無電解めっきにより形成されたフェライト膜が前記配線に沿って配置され、前記フェライト膜は、Ｎｉ−Ｚｎ系フェライトまたはＭｎ−Ｚｎ系フェライトの少なくとも一方を有する膜厚１μｍ〜２０μｍの膜であり、前記フェライト膜と前記配線とが０〜５０μｍの間隔で配置されていることを特徴とする。
【００１１】
ここで、前記フェライト膜と前記配線との間隔が１０μｍ未満であり、かつ、前記フェライト膜の比抵抗が１０Ωｃｍ以上であってもよい。
【００１２】
また、前記フェライト膜と前記配線との間隔が１０〜５０μｍであり、かつ、前記フェライト膜の比抵抗が１０Ωｃｍ未満であってもよい。
【００１３】
また、前記フェライト膜は前記配線のうちの互いに隣接する少なくとも２つの配線の上側または下側を覆うように配置され、前記の互いに隣接する配線の間において前記フェライト膜が存在しないスリット状の部分を有していてもよい。
【００１４】
本発明において、前記フェライト膜と前記配線との間隔が１０μｍより小さい場合には、前記配線を伝搬する高周波伝導ノイズを効果的に除去し、かつ前記フェライト膜によるクロストーク増加などの悪影響を極力小さくするために、前記フェライト膜の比抵抗が１０Ωｃｍ以上であることが望ましい。
【００１５】
また、前記フェライト膜と前記配線との間隔が１０μｍ以上である場合には、前記配線を伝搬する高周波伝導ノイズを効果的に除去するためには、前記フェライト膜の比抵抗は１０Ωｃｍより小さいこと、さらに、前記フェライト膜と前記配線との間隔が５０μｍ以下であることが望ましい。
【００１６】
前記フェライト膜が互いに隣接する２つの配線の上側または下側を覆うように配置される場合、前記の互いに隣接する配線の間に前記フェライト膜が存在しないスリット状の部分を設けることにより、前記フェライト膜による隣接する配線間のクロストークの増加を小さく抑えることができる。このスリットを設ける場合は、前記フェライト膜の比抵抗は１０Ωｃｍより小さくても良い。スリットを設ける場合、そのスリットの幅は、クロストーク増加を抑えるためには１０μｍ以上であることが望ましく、かつ、伝導ノイズ吸収効果を維持するためには、隣接する配線間の距離の２分の１以下が望ましい。
【００１７】
本発明において、前記フェライト膜の比抵抗が１０Ωｃｍ以上である場合には、伝導ノイズ抑制効果を最大化するために、前記フェライト膜と前記配線との間隔は小さい方が良い。前記フェライト膜と前記配線とが接していてもよい。前記フェライト膜の比抵抗が１０Ωｃｍより小さい場合には、伝導ノイズ抑制効果を最大化しかつ前記フェライト膜によるクロストーク増加などの悪影響を極力小さくするために、前記フェライト膜と前記配線との間隔は１０〜３０μｍ程度が望ましい。
【００１８】
本発明において、フェライト膜の厚さを１μｍ以上と規定したのは、十分な伝導ノイズ抑制効果を得るためである。また、フェライト膜の厚さを２０μｍ以下と規定したのは、２０μｍより大きくなると、インターポーザを構成する基板の厚さが著しく増加してしまうからである。また、本発明においては、フェライト膜を、インターポーザを構成する基板の表面の配線上を覆うように配置すること、基板上の配線下に配置すること、基板の内層に配置すること、または、それらの組み合わせが可能であり、フェライト膜の厚さの合計が１〜２０μｍであれば良い。さらに、フェライト膜をパターン化して、配線に沿うように配線の間に配置することも可能である。
【００１９】
本発明において、前記フェライト膜が、信号線、電源線またはグラウンド線からなる配線の少なくとも一つの配線の近傍に配置される、としたのは、本発明で除去しようとする伝導ノイズは信号線、電源線およびグラウンド線のいずれにおいても発生し得るものであり、しかもインターポーザの動作環境により、伝導ノイズを除去すべき配線が異なるためである。前記の動作環境とは、例えばインターポーザを構成する基板の配線レイアウト、基板に搭載される半導体素子のクロック周波数、インターポーザが無線通信機器内に搭載される場合にはその通信周波数などである。本発明においては、全ての配線の近傍に前記フェライト膜を配置することもできるが、インターポーザの動作環境に応じて、マスキングなどの方法により、選択的にフェライト膜を配置しても良い。
【発明の効果】
【００２０】
本発明に用いるフェライト膜は、無電解めっきにより形成されたフェライト膜、すなわちフェライトめっきにより形成されたフェライトめっき薄膜である。フェライトめっきは水溶液プロセスを用いた無電解めっきであり、本発明のインターポーザを構成するプリント配線基板等に直接成膜することができ、熱処理しなくても比較的高い比抵抗と優れた磁気特性を併せ持つ膜が得られる、という特長がある。フェライトめっき薄膜は、高周波数帯域でも高い透磁率を保つため、本発明のように電磁ノイズの発生源である半導体素子に限りなく近い配線上に直接成膜することにより、フェライトめっき薄膜の損失特性により電磁ノイズを効果的に吸収することができる。
【００２１】
このように、電磁ノイズの発生源により近い位置でノイズを吸収し、半導体パッケージ内部あるいは電子機器内部での電磁干渉を抑制することができる。したがって、例えば携帯電話端末など無線通信機器においては、その端末内で発生する電磁ノイズにより通信品質が劣化する不具合を解消することができる。
【００２２】
また、本発明に用いるフェライト膜の比抵抗が比較的高いので、基板の配線の近傍にフェライト膜を配置することによる悪影響、例えば、電磁ノイズの反射やクロストークの増大、電磁ノイズの再放射などが少なく、従来の金属などの導電性が高いシールド材料を用いた電磁干渉抑制対策よりもメリットが大きい。
【００２３】
また、本発明に用いるフェライト膜は厚さ１〜２０μｍでもノイズ抑制効果が高いため、フェライト膜による基板厚さの増加が少なくて済むので、従来のバルク状のフェライトを基板に付設したり、磁性粉末と樹脂の混合物を基板に付設したりする方法よりもメリットが大きい。
【００２４】
本発明は、フェライト膜として使用するＮｉ−Ｚｎ系フェライト膜またはＭｎ−Ｚｎ系フェライト膜の組成を変えることによって、複素透磁率の周波数特性を調整し、伝導ノイズ抑制効果が所望の周波数で高くなるように調整することができる。
【００２５】
以上のように、本発明により、半導体パッケージの内部で電磁ノイズを吸収し、半導体パッケージ内の電磁干渉、および半導体パッケージとその近傍の部品や回路との間の電磁干渉を抑制することが可能なインターポーザが得られる。
【図面の簡単な説明】
【００２６】
【図１】本発明によるインターポーザの第１〜３の実施の形態の配線基板の一部を模式的に示す斜視図。
【図２】本発明によるインターポーザの第１〜３の実施の形態の配線基板に係わる実施例に用いるフェライト膜の製造方法を模式的に示す側面図。
【図３】本発明によるインターポーザの第１の実施の形態の配線基板に係わる実施例および比較例の伝送特性の実測結果を示す図。
【図４】本発明によるインターポーザの第２の実施の形態に係わる実施例の配線基板の伝送特性の実測結果を示す図。
【図５】本発明によるインターポーザの第３の実施の形態に係わる実施例および比較例の配線基板の伝送特性の実測結果を示す図。
【図６】本発明によるインターポーザのクロストーク評価の対象とした模擬的な配線基板を示す斜視図。
【図７】本発明によるインターポーザのフェライト膜の比抵抗を変えた場合のクロストーク量を計算した結果の一例を示す図。
【図８】本発明によるインターポーザのクロストーク評価の対象とした模擬的な配線基板を示す断面図。
【図９】本発明によるインターポーザの配線基体とフェライト膜との間の空隙層の大きさ（ｇａｐ）を変えた場合のクロストーク量を計算した結果の一例を示す図。
【図１０】本発明によるインターポーザのクロストーク評価の対象とした模擬的な配線基板を示す斜視図。
【図１１】本発明によるインターポーザのクロストーク評価の対象とした模擬的な配線基板を示す断面図。
【図１２】本発明によるインターポーザの配線基板のフェライト膜のスリットの幅を変えた場合のクロストーク量を計算した結果の一例を示す図。
【図１３】ＩＣチップを搭載し、外部回路基板に実装された従来のインターポーザの一例を模式的に示す側面図。
【発明を実施するための形態】
【００２７】
以下、本発明を実施するための形態を、図面を参照しながら詳細に説明する。
【００２８】
図１は、本発明によるインターポーザの第１の実施の形態の配線基板の一部を模式的に示す斜視図である。本実施の形態のインターポーザは、電極端子を有するＩＣチップを搭載可能に構成され、下面に回路基板に実装するための実装用端子を備え、前記電極端子と前記実装用端子との間を接続する信号線、電源線またはグラウンド線からなる配線を備える配線基板を有するインターポーザであり、図１においては、そのインターポーザを構成する配線基板の一部を示している。すなわち、本実施の形態のインターポーザの配線基板の一部は、配線基体３と、配線基体３に設けた配線７の上に配置されたフェライト膜８とからなっている。図１のように、配線７は、小さな配線ピッチＰＩを有するＩＣチップ用の電極端子と大きな配線ピッチＰＯを有する実装用端子側の電極端子を接続する配線であり、配線長がＬであって、その両端部以外の部分にフェライト膜８が設けられており、そのフェライト膜長はＬＦである。また、本実施の形態においては、フェライト膜としてＮｉ−Ｚｎ系フェライト膜を用いている。
【００２９】
次に、本発明によるインターポーザの第２の実施の形態について説明する。本実施の形態のインターポーザの配線基板も図１に示した第１の実施の形態と同じ配線基体３を用い、配線７の上に同様にフェライト膜が配置されるが、フェライト膜の組成は第１の実施の形態とは異なるものである。すなわち、本実施の形態においては、フェライト膜としてＭｎ−Ｚｎ系フェライト膜を用いている。
【００３０】
次に、本発明によるインターポーザの第３の実施の形態について説明する。本実施の形態のインターポーザの配線基板においても、図１に示した第１の実施の形態と同じ配線基体３を用い、配線７の上にフェライト膜が配置されるが、本実施の形態においては、フェライト膜が配線７の上に絶縁膜を介して、配線７との間に一定の間隔を設けて配置される点が異なっている。
【実施例】
【００３１】
（実施例１）
次に、本実施の形態のインターポーザの配線基板の具体的な一実施例（以下、実施例１とする）について説明する。配線基体３において、厚さ５０μｍのポリイミドフィルム６上に、銅の配線層をパターン化して作製された配線７が形成されている。本実施例においては、配線基体３の配線７の上に、直接、無電解めっきにより形成されたフェライト膜８が配置されている。また、本実施例においては、配線長Ｌは５ｍｍ、フェライト膜長ＬＦは３ｍｍ、配線幅Ｗは６ｍｍ、配線ピッチＰＩは３００μｍ、配線ピッチＰＯは６５０μｍである。
【００３２】
次に、実施例１のフェライト膜８の作製方法について説明する。図２は、本発明によるインターポーザの第１の実施の形態の配線基板に係わる実施例に用いるフェライト膜の製造方法を模式的に示す側面図である。図２に示すように、成膜装置の回転テーブル１４の上に、配線が形成された配線基体３を設置し、回転テーブル１４の中心軸１０の周りに回転させながら脱酸素イオン交換水を供給しながら９０℃まで加熱した。ついで、装置内に窒素ガスを導入し脱酸素雰囲気を形成した。次に、脱酸素イオン交換水中にＦｅＣｌ２・４Ｈ２Ｏ、ＮｉＣｌ２・６Ｈ２Ｏ、ＺｎＣｌ２をそれぞれ所望の量溶かした反応液と、脱酸素イオン交換水中にＮａＮＯ２とＣＨ３ＣＯＯＮＨ４をそれぞれ所望の量溶かした酸化液とを、それぞれ反応液ノズル１と酸化液ノズル２より配線基体３に対してそれぞれ４０ｍｌ／分の流量で供給した。その後、取り出した配線基体３には黒色のフェライト膜が形成されており、Ｘ線回折によりスピネル構造単相のフェライト膜であることを確認した。また、走査型電子顕微鏡（ＳＥＭ−ＥＤＳ）によりＮｉ、Ｚｎ、Ｆｅ、Ｏを主成分とする組成Ｎｉ０．２Ｚｎ０．３Ｆｅ２．５Ｏ４のＮｉ−Ｚｎ系フェライト膜であることを確認し、膜厚を求めた。また、得られた膜の複素透磁率の実部μ’は１００ＭＨｚ以下程度の低い周波数では周波数に対してほぼ一定であり、その値は約４０であった。また、複素透磁率の虚部μ”は１００ＭＨｚ以下程度の低い周波数ではほぼ０であり、１００ＭＨｚ近傍から立ち上がり、約３５０ＭＨｚで最大値である約３０となり、さらに高い周波数では、装置の測定周波数限界である３ＧＨｚまでなだらかに減少し、３ＧＨｚでも約１０という比較的高い値を示した。得られた膜の比抵抗は１×１０３Ωｃｍであることを確認した。
【００３３】
次に、フェライト膜の厚さを１μｍ、３μｍおよび２０μｍとした配線基板の実施例、および０．５μｍとした比較例を作製し、伝送特性Ｓ２１を評価した。図１のように、配線７の中の中央の２本の配線の両端を、それぞれマイクロプローブを介してネットワークアナライザのポート１とポート２に接続して測定した。なお、ポート１、ポート２とも入力インピーダンスは５０Ωである。図３は本発明によるインターポーザの第１の実施の形態の配線基板に係わる実施例および比較例の伝送特性の実測結果を示す図である。膜厚０．５μｍの比較例ではフェライト膜なしの場合との顕著な差異は見られないが、膜厚１μｍ、３μｍおよび２０μｍの実施例の場合にはフェライト膜なしの場合と比べて高周波数帯域での減衰が顕著に見られ、その減衰量は膜厚が大きくなるほど大きい。
【００３４】
（実施例２）
次に、本実施の形態のインターポーザの配線基板の具体的な一実施例（以下、実施例２とする）について説明する。実施例２においても、配線基体３、配線７、フェライト膜８などの配置や形状は実施例１と同じであり、配線長Ｌは５ｍｍ、フェライト膜長ＬＦは３ｍｍ、配線幅Ｗは６ｍｍ、配線ピッチＰＩは３００μｍ、配線ピッチＰＯは６５０μｍである。本実施例のフェライト膜の作製方法を以下に説明する。図２に示すように、実施例１と同様に、成膜装置の回転テーブル１４の上に、配線基体３を設置し、回転させながら脱酸素イオン交換水を供給しながら９０℃まで加熱した。ついで、装置内に窒素ガスを導入し脱酸素雰囲気を形成した。脱酸素イオン交換水中にＦｅＣｌ２・４Ｈ２Ｏ、ＭｎＣｌ２・４Ｈ２Ｏ、ＺｎＣｌ２をそれぞれ所望の量溶かした反応液と、脱酸素イオン交換水中にＣＨ３ＣＯＯＮａ、（ＮＨ４）２ＣＯ３、ＮａＮＯ２、ＮａＯＨをそれぞれ所望の量溶かした酸化液とを、それぞれ反応液ノズル１と酸化液ノズル２より、配線基体３に対して４０ｍｌ／分の流量で供給した。その後、取り出した配線基体３には黒色のフェライト膜が形成されており、Ｘ線回折によりスピネル構造単相のフェライト膜であることを確認した。また、走査型電子顕微鏡（ＳＥＭ−ＥＤＳ）によりＭｎ、Ｚｎ、Ｆｅ、Ｏを主成分とする組成Ｍｎ０．２Ｚｎ０．３Ｆｅ２．５Ｏ４のＭｎ−Ｚｎ系フェライト膜であることを確認し、膜厚を求めた。また、得られた膜の複素透磁率の実部μ’は１００ＭＨｚ以下程度の低い周波数では周波数に対してほぼ一定で、その値は約４０であった。また、複素透磁率の虚部μ”は１００ＭＨｚ以下程度の低い周波数ではほぼ０であり、１００ＭＨｚ近傍から立ち上がり、約３５０ＭＨｚで最大値である約３０となり、さらに高い周波数では、装置の測定周波数限界である３ＧＨｚまでなだらかに減少し、３ＧＨｚでも約１０という比較的高い値を示した。また、得られた膜の比抵抗は１×１０４Ωｃｍであることを確認した。
【００３５】
フェライト膜の厚さを３μｍとして配線基板を作製し、実施例１と同様な方法により、配線７の中の中央の２本の配線の両端間の伝送特性Ｓ２１を測定した。図４は本発明によるインターポーザの第２の実施の形態に係わる実施例の配線基板の伝送特性の実測結果を示す図である。本実施例のＭｎ−Ｚｎ系フェライト膜においても、Ｎｉ−Ｚｎ系フェライト膜の膜厚３μｍの場合とほぼ同等の減衰が見られた。
【００３６】
（実施例３）
次に、本実施の形態のインターポーザの配線基板の具体的な一実施例（以下、実施例３とする）について説明する。実施例３においても、フェライト膜が配線７の上に絶縁膜を介して配線７との間に一定の間隔を設けて配置される点以外の点においては、配線基体３、配線７、フェライト膜８などの配置や形状は実施例１と同じであり、配線長Ｌは５ｍｍ、フェライト膜長ＬＦは３ｍｍ、配線幅Ｗは６ｍｍ、配線ピッチＰＩは３００μｍ、配線ピッチＰＯは６５０μｍである。本実施例の配線基板の作製方法は、配線基体３の配線７の上に先ず絶縁性のソルダーレジスト膜を成膜し、そのソルダーレジスト膜の上にフェライト膜を成膜した。フェライト膜は実施例１と同じＮｉ−Ｚｎ系フェライト膜を実施例１と同じ製造方法で作製した。得られたフェライト膜は、実施例１のフェライト膜と同じ組成であり、同じ複素透磁率の周波数特性を有する膜であることを確認した。また、膜の比抵抗は１×１０３Ωｃｍであることを確認した。
【００３７】
フェライト膜の厚さを３μｍとし、ソルダーレジスト膜の厚さが１０μｍ、５０μｍである配線基板の実施例とフェライト膜の厚さが６０μｍである配線基板の比較例を作製し、実施例１と同様な方法により、配線７の中の中央の２本の配線の両端間の伝送特性Ｓ２１の評価を行った。図５は本発明によるインターポーザの第３の実施の形態に係わる実施例および比較例の配線基板の伝送特性の実測結果を示す図である。ソルダーレジスト膜の膜厚、すなわちフェライト膜と配線７との間隔が６０μｍの比較例の場合には、フェライトなしの場合との差異は顕著に見られないが、フェライト膜と配線７との間隔が１０μｍおよび５０μｍの実施例の場合にはフェライトなしの場合と比べて高周波数帯域での減衰が顕著に見られ、その減衰量はフェライト膜と配線７との間隔が小さくなるほど大きい。
【００３８】
次に、上記の実施例１および実施例２のように、配線７上に直接フェライト膜を配置した場合について、配線基板の配線間に生ずるクロストークの評価を、有限要素法を用いた３次元電磁界シミュレーションにより行なった結果について説明する。図６は本発明によるインターポーザのクロストーク評価の対象とした模擬的な配線基板を示す斜視図である。配線基体４は、図１に示した配線基体３の裏面、すなわち厚さ５０μｍのポリイミドフィルム６の下に、グランドとして厚さ１８μｍの銅箔５を配置したものである。ポリイミドフィルム６の上には図１と同様に銅の配線７が形成され、配線７の上に直接、フェライト膜８が形成されている。配線基体３、配線７、フェライト膜８などの配置や形状は実施例１と同じであり、配線長Ｌは５ｍｍ、フェライト膜長ＬＦは３ｍｍ、配線幅Ｗは６ｍｍ、配線ピッチＰＩは３００μｍ、配線ピッチＰＯは６５０μｍである。図６のように、配線７の中の中央の２本の配線の一方の一端と下面のグランド間、すなわちポート１に信号を入力した場合に、隣接する他方の一端と下面のグランド間、すなわちポート２にクロストークとなって漏れる信号の大きさを計算した。ポート１側またはポート２側にＩＣチップが搭載されることを想定しており、それらの配線の他端は５０Ω抵抗で終端している。
【００３９】
図７は、本発明によるインターポーザのフェライト膜の比抵抗を変えた場合のクロストーク量を計算した結果の一例を示す図である。フェライト膜の膜厚を３μｍ、フェライト膜の比透磁率をμ’＝４０、μ”＝０、フェライト膜の比誘電率をε’＝６０、ε”＝０とし、フェライト膜の比抵抗を変えた場合のクロストーク量を計算した結果である。フェライト膜の比抵抗は、０．１Ωｃｍ、１Ωｃｍ、１０Ωｃｍ、１０００Ωｃｍと変化させた。フェライト膜の比抵抗が低いほどクロストーク量が増加しているが、フェライト膜の比抵抗が１０Ωｃｍ以上あればクロストークの増加は少なく抑えられていることが分かる。
【００４０】
次に、上記の実施例３のように、配線７上に間隔を設けてフェライト膜を配置した場合について、配線基板の配線間に生ずるクロストークの評価を、有限要素法を用いた３次元電磁界シミュレーションにより行なった結果について説明する。図８は本発明によるインターポーザのクロストーク評価の対象とした模擬的な配線基板を示す断面図である。配線基体４は、図６に示した配線基体４と同じであり、ポリイミドフィルム６の下に、グランドとして厚さ１８μｍの銅箔５を配置したものである。但し、ここでは、図８に示すように、配線７の上に空隙層９を介して、フェライト膜８が形成されているものとした。計算は図６と同様に、配線７の中の中央の２本の配線の一方の一端と下面のグランド間、すなわちポート１に信号を入力した場合に、隣接する他方の一端と下面のグランド間、すなわちポート２にクロストークとなって漏れる信号の大きさを計算した。ポート１およびポート２の他端は５０Ω抵抗で終端している。
【００４１】
図９は、本発明によるインターポーザの配線基体とフェライト膜との間の空隙層の大きさ（ｇａｐ）を変えた場合のクロストーク量を計算した結果の一例を示す図である。フェライト膜厚を３μｍ、フェライト膜の比抵抗を１０−１Ωｃｍ、フェライト膜の比透磁率をμ’＝４０、μ”＝０、フェライト膜の比誘電率をε’＝６０、ε”＝０とし、空隙層９の大きさを変えた場合のクロストーク量を計算した結果である。空隙層の大きさは、５μｍ、１０μｍ、２０μｍ、４０μｍ、６０μｍとした。なお、空隙層の比透磁率は、μ’＝１、μ”＝０、空隙層の比誘電率は、ε’＝１、ε”＝０とした。図９に示すとおり、空隙層９の大きさが１０μｍ以上では、フェライト膜によるクロストークの増加が低く抑えられている。
【００４２】
次に、配線７上に直接フェライト膜を配置し、隣接する２つの配線の間にフェライト膜が存在しないスリット状の部分を設けた場合について、その配線間に生ずるクロストークの評価を、有限要素法を用いた３次元電磁界シミュレーションにより行なった結果について説明する。図１０は本発明によるインターポーザのクロストーク評価の対象とした模擬的な配線基板を示す斜視図であり、図１１は本発明によるインターポーザのクロストーク評価の対象とした模擬的な配線基板を示す断面図である。配線基体４は、図６に示した配線基体４と同じであり、ポリイミドフィルム６の下に、グランドとして厚さ１８μｍの銅箔５を配置したものである。フェライト膜１８は直接、配線７上に配置されているが、但し、ここでは、フェライト膜１８には、図１０、図１１に示すように、配線７の中の中央のポート１およびポート２を構成する配線間にスリット１９を設けている。クロストークの計算は、上記の場合と同様に、ポート１に信号を入力した場合に、隣接するポート２にクロストークとなって漏れる信号の大きさを計算した。ポート１およびポート２の他端は５０Ω抵抗で終端している。
【００４３】
図１２は、本発明によるインターポーザの配線基板のフェライト膜のスリットの幅を変えた場合のクロストーク量を計算した結果の一例を示す図である。フェライト膜厚を３μｍ、フェライト膜の比抵抗を１０−１Ωｃｍ、フェライト膜の比透磁率をμ’＝４０、μ”＝０、フェライト膜の比誘電率をε’＝６０、ε”＝０とし、フェライト膜１９のスリット１０の幅を変えた場合のクロストーク量を計算した結果である。スリット幅は、１０μｍ、５０μｍ、１００μｍと変化させた。図１２に示すように、スリット１０の幅が１０μｍ以上では、フェライト膜によるクロストークの増加が低く抑えられている。
【００４４】
なお、本発明は上記の実施例に限定されるものではないことはいうまでもなく、インターポーザに搭載する半導体素子や抑制の対象とするノイズなどに応じて設計変更可能である。例えば、インターポーザを構成する配線基板の形状、材料、構成、配線パターン、層構造、フェライト膜の設置場所や対象とする配線など任意に選択できる。
【符号の説明】
【００４５】
１ 反応液ノズル
２ 酸化液ノズル
３、４ 配線基体
５ 銅箔
６ ポリイミドフィルム
７ 配線
８、１８ フェライト膜
９ 空隙層
１０ 中心軸
１４ 回転テーブル
１９ スリット
３０ インターポーザ
３１ ＩＣチップ
３２ 配線基板
３３ 実装用端子
３４ 外部回路基板
３５ モールド材
【技術分野】
【０００１】
本発明は電子機器において使用される半導体素子のパッケージに用いるインターポーザに関し、特に、電子機器や電子部品から発生する電磁ノイズを除去する機能を有するインターポーザに関する。
【背景技術】
【０００２】
従来、電子機器の電磁ノイズ対策は、主として、機器が外部に放射する電磁ノイズの規制に対応すること、すなわち外部の電子機器との間の電磁干渉問題を対象としていた。しかしながら、電子機器の高周波化、小型化、多機能化の進展に伴い、機器内部の電子部品間あるいは電子回路間の電磁干渉対策が必要不可欠となっている。さらには、部品実装と配線の高密度化等により、機器内部の電磁環境は複雑化し、既存の電磁ノイズ対策部品だけでは対応しきれない問題も発生することが予想される。そこで、主なノイズ源である半導体部品を内蔵したパッケージ（以後、半導体パッケージと呼ぶ）の内部で電磁ノイズを吸収し、半導体パッケージ内の配線間の電磁干渉、または半導体パッケージとその近傍の部品もしくは回路との間の電磁干渉を抑制する技術の開発が求められている。
【０００３】
半導体部品のパーケージ技術として、上面に半導体素子のベアチップを搭載し、下面に回路基板への実装用端子を備え、半導体素子の電極と実装用端子間の配線とを備えた基板、すなわちインターポーザが用いられている。図１３はＩＣチップを搭載し、外部回路基板に実装された従来のインターポーザの一例を模式的に示す側面図である。図１３において、インターポーザ３０は、上面に半導体素子であるＩＣチップ３１を搭載し、下面に実装用端子３３を備え、ＩＣチップ３１の電極端子と実装用端子３３との間を接続する信号線、電源線またはグラウンド線などからなる配線を有する配線基板３２を備え、外部回路基板３４上に実装されている。また、配線基板３２とＩＣチップ３１はモールド材３５によりモールドされている。
【０００４】
電磁干渉を抑制する技術としては、一般的に磁性体により電磁ノイズを吸収、遮断して抑制する方法が知られている。従来、インターポーザに磁性体を集積化して電磁干渉を抑制する方法が特許文献１〜３に記載されている。例えば、特許文献１では、インターポーザのＩＣチップが搭載された面とは反対側の面の外層にインダクタを配置し、このインダクタとＩＣチップの間の層にバルク状のフェライトを埋め込むことにより、ＩＣチップとインダクタ間の電磁干渉抑制を図っている。また、特許文献２では、インターポーザに搭載されたＭＲＡＭ素子を保護するために、例えば、数十μｍ厚のＦｅ基合金などからなる磁気シールド層を、インターポーザの内層に形成している。また、特許文献３では、例えばフェライト粉と樹脂などからなる磁性層を有するインダクタをインターポーザの内層に形成している。
【０００５】
一方、特許文献４などに記載されているように、フェライトめっき膜は、高周波数帯域でも高い透磁率を保つため、その損失特性により電磁ノイズを効果的に吸収するという機能がある。フェライトめっきとは、基体表面に、金属イオンとして少なくとも第１鉄イオン（Ｆｅ２＋）を含む水溶液を接触させて、基体表面に第１鉄イオンまたはこれと他の水酸化金属イオンを吸着させ、続いて吸着した第１鉄イオンを酸化させることにより第２鉄イオン（Ｆｅ３＋）を得、これが水溶液中の水酸化金属イオンとの間でフェライト結晶化反応を起こすことによって基体表面にフェライト膜を形成することをいう。フェライトめっきは水溶液プロセスを用いた無電解めっきであり、熱処理しなくても比較的高い比抵抗と優れた磁気特性を併せ持つ膜が得られる、という特長がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−３０２８０３号公報
【特許文献２】特開２００５−１５８９８５号公報
【特許文献３】特開２００３−３１８５４９号公報
【特許文献４】特開２００４−１０７１０７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
インターポーザにおいて電磁干渉対策を行う場合、特許文献１の方法では、インターポーザと、インターポーザの外部の部品や回路との間の電磁干渉対策としては効果が期待できない。さらに、フェライトはバルク状であるため、インターポーザの薄型化には対応できないという問題があった。また、特許文献２の方法は、主に直流や低い周波数における磁気シールドを対象とした技術であり、金属材料を用いることを想定しているため、高周波の電磁干渉対策としては効果が期待できない。さらに、高周波においてはその磁気シールドにより配線間のクロストークが増大してしまう危険性が高いという問題がある。また、特許文献３の方法は、インダクタを内蔵するインターポーザに関するものであること、および、非磁性の樹脂にフェライト粉末を混ぜたものを用いることを想定しているため磁気特性が劣ることから、電磁ノイズを磁性体の損失特性を利用して吸収する効果は期待できないという問題があった。
【０００８】
すなわち、主なノイズ源である半導体パッケージの内部で電磁ノイズを吸収し、半導体パッケージ内の電磁干渉の抑制と、半導体パッケージとその近傍の部品や回路との間の電磁干渉の抑制を同時に実現することは、特許文献１〜特許文献３の従来技術では困難である。
【０００９】
そこで、本発明の課題は、半導体パッケージの内部で電磁ノイズを吸収し、半導体パッケージ内の電磁干渉、および半導体パッケージとその近傍の部品や回路との間の電磁干渉を抑制することが可能なインターポーザを提供することにある。
【課題を解決するための手段】
【００１０】
上記の課題を解決するために、本発明のインターポーザは、電極端子を有する半導体素子を搭載可能に構成され、下面に回路基板に実装するための実装用端子を備え、前記電極端子と前記実装用端子との間を接続する信号線、電源線またはグラウンド線からなる配線を備える配線基板を有するインターポーザであって、前記配線の少なくとも一つの配線の近傍に、無電解めっきにより形成されたフェライト膜が前記配線に沿って配置され、前記フェライト膜は、Ｎｉ−Ｚｎ系フェライトまたはＭｎ−Ｚｎ系フェライトの少なくとも一方を有する膜厚１μｍ〜２０μｍの膜であり、前記フェライト膜と前記配線とが０〜５０μｍの間隔で配置されていることを特徴とする。
【００１１】
ここで、前記フェライト膜と前記配線との間隔が１０μｍ未満であり、かつ、前記フェライト膜の比抵抗が１０Ωｃｍ以上であってもよい。
【００１２】
また、前記フェライト膜と前記配線との間隔が１０〜５０μｍであり、かつ、前記フェライト膜の比抵抗が１０Ωｃｍ未満であってもよい。
【００１３】
また、前記フェライト膜は前記配線のうちの互いに隣接する少なくとも２つの配線の上側または下側を覆うように配置され、前記の互いに隣接する配線の間において前記フェライト膜が存在しないスリット状の部分を有していてもよい。
【００１４】
本発明において、前記フェライト膜と前記配線との間隔が１０μｍより小さい場合には、前記配線を伝搬する高周波伝導ノイズを効果的に除去し、かつ前記フェライト膜によるクロストーク増加などの悪影響を極力小さくするために、前記フェライト膜の比抵抗が１０Ωｃｍ以上であることが望ましい。
【００１５】
また、前記フェライト膜と前記配線との間隔が１０μｍ以上である場合には、前記配線を伝搬する高周波伝導ノイズを効果的に除去するためには、前記フェライト膜の比抵抗は１０Ωｃｍより小さいこと、さらに、前記フェライト膜と前記配線との間隔が５０μｍ以下であることが望ましい。
【００１６】
前記フェライト膜が互いに隣接する２つの配線の上側または下側を覆うように配置される場合、前記の互いに隣接する配線の間に前記フェライト膜が存在しないスリット状の部分を設けることにより、前記フェライト膜による隣接する配線間のクロストークの増加を小さく抑えることができる。このスリットを設ける場合は、前記フェライト膜の比抵抗は１０Ωｃｍより小さくても良い。スリットを設ける場合、そのスリットの幅は、クロストーク増加を抑えるためには１０μｍ以上であることが望ましく、かつ、伝導ノイズ吸収効果を維持するためには、隣接する配線間の距離の２分の１以下が望ましい。
【００１７】
本発明において、前記フェライト膜の比抵抗が１０Ωｃｍ以上である場合には、伝導ノイズ抑制効果を最大化するために、前記フェライト膜と前記配線との間隔は小さい方が良い。前記フェライト膜と前記配線とが接していてもよい。前記フェライト膜の比抵抗が１０Ωｃｍより小さい場合には、伝導ノイズ抑制効果を最大化しかつ前記フェライト膜によるクロストーク増加などの悪影響を極力小さくするために、前記フェライト膜と前記配線との間隔は１０〜３０μｍ程度が望ましい。
【００１８】
本発明において、フェライト膜の厚さを１μｍ以上と規定したのは、十分な伝導ノイズ抑制効果を得るためである。また、フェライト膜の厚さを２０μｍ以下と規定したのは、２０μｍより大きくなると、インターポーザを構成する基板の厚さが著しく増加してしまうからである。また、本発明においては、フェライト膜を、インターポーザを構成する基板の表面の配線上を覆うように配置すること、基板上の配線下に配置すること、基板の内層に配置すること、または、それらの組み合わせが可能であり、フェライト膜の厚さの合計が１〜２０μｍであれば良い。さらに、フェライト膜をパターン化して、配線に沿うように配線の間に配置することも可能である。
【００１９】
本発明において、前記フェライト膜が、信号線、電源線またはグラウンド線からなる配線の少なくとも一つの配線の近傍に配置される、としたのは、本発明で除去しようとする伝導ノイズは信号線、電源線およびグラウンド線のいずれにおいても発生し得るものであり、しかもインターポーザの動作環境により、伝導ノイズを除去すべき配線が異なるためである。前記の動作環境とは、例えばインターポーザを構成する基板の配線レイアウト、基板に搭載される半導体素子のクロック周波数、インターポーザが無線通信機器内に搭載される場合にはその通信周波数などである。本発明においては、全ての配線の近傍に前記フェライト膜を配置することもできるが、インターポーザの動作環境に応じて、マスキングなどの方法により、選択的にフェライト膜を配置しても良い。
【発明の効果】
【００２０】
本発明に用いるフェライト膜は、無電解めっきにより形成されたフェライト膜、すなわちフェライトめっきにより形成されたフェライトめっき薄膜である。フェライトめっきは水溶液プロセスを用いた無電解めっきであり、本発明のインターポーザを構成するプリント配線基板等に直接成膜することができ、熱処理しなくても比較的高い比抵抗と優れた磁気特性を併せ持つ膜が得られる、という特長がある。フェライトめっき薄膜は、高周波数帯域でも高い透磁率を保つため、本発明のように電磁ノイズの発生源である半導体素子に限りなく近い配線上に直接成膜することにより、フェライトめっき薄膜の損失特性により電磁ノイズを効果的に吸収することができる。
【００２１】
このように、電磁ノイズの発生源により近い位置でノイズを吸収し、半導体パッケージ内部あるいは電子機器内部での電磁干渉を抑制することができる。したがって、例えば携帯電話端末など無線通信機器においては、その端末内で発生する電磁ノイズにより通信品質が劣化する不具合を解消することができる。
【００２２】
また、本発明に用いるフェライト膜の比抵抗が比較的高いので、基板の配線の近傍にフェライト膜を配置することによる悪影響、例えば、電磁ノイズの反射やクロストークの増大、電磁ノイズの再放射などが少なく、従来の金属などの導電性が高いシールド材料を用いた電磁干渉抑制対策よりもメリットが大きい。
【００２３】
また、本発明に用いるフェライト膜は厚さ１〜２０μｍでもノイズ抑制効果が高いため、フェライト膜による基板厚さの増加が少なくて済むので、従来のバルク状のフェライトを基板に付設したり、磁性粉末と樹脂の混合物を基板に付設したりする方法よりもメリットが大きい。
【００２４】
本発明は、フェライト膜として使用するＮｉ−Ｚｎ系フェライト膜またはＭｎ−Ｚｎ系フェライト膜の組成を変えることによって、複素透磁率の周波数特性を調整し、伝導ノイズ抑制効果が所望の周波数で高くなるように調整することができる。
【００２５】
以上のように、本発明により、半導体パッケージの内部で電磁ノイズを吸収し、半導体パッケージ内の電磁干渉、および半導体パッケージとその近傍の部品や回路との間の電磁干渉を抑制することが可能なインターポーザが得られる。
【図面の簡単な説明】
【００２６】
【図１】本発明によるインターポーザの第１〜３の実施の形態の配線基板の一部を模式的に示す斜視図。
【図２】本発明によるインターポーザの第１〜３の実施の形態の配線基板に係わる実施例に用いるフェライト膜の製造方法を模式的に示す側面図。
【図３】本発明によるインターポーザの第１の実施の形態の配線基板に係わる実施例および比較例の伝送特性の実測結果を示す図。
【図４】本発明によるインターポーザの第２の実施の形態に係わる実施例の配線基板の伝送特性の実測結果を示す図。
【図５】本発明によるインターポーザの第３の実施の形態に係わる実施例および比較例の配線基板の伝送特性の実測結果を示す図。
【図６】本発明によるインターポーザのクロストーク評価の対象とした模擬的な配線基板を示す斜視図。
【図７】本発明によるインターポーザのフェライト膜の比抵抗を変えた場合のクロストーク量を計算した結果の一例を示す図。
【図８】本発明によるインターポーザのクロストーク評価の対象とした模擬的な配線基板を示す断面図。
【図９】本発明によるインターポーザの配線基体とフェライト膜との間の空隙層の大きさ（ｇａｐ）を変えた場合のクロストーク量を計算した結果の一例を示す図。
【図１０】本発明によるインターポーザのクロストーク評価の対象とした模擬的な配線基板を示す斜視図。
【図１１】本発明によるインターポーザのクロストーク評価の対象とした模擬的な配線基板を示す断面図。
【図１２】本発明によるインターポーザの配線基板のフェライト膜のスリットの幅を変えた場合のクロストーク量を計算した結果の一例を示す図。
【図１３】ＩＣチップを搭載し、外部回路基板に実装された従来のインターポーザの一例を模式的に示す側面図。
【発明を実施するための形態】
【００２７】
以下、本発明を実施するための形態を、図面を参照しながら詳細に説明する。
【００２８】
図１は、本発明によるインターポーザの第１の実施の形態の配線基板の一部を模式的に示す斜視図である。本実施の形態のインターポーザは、電極端子を有するＩＣチップを搭載可能に構成され、下面に回路基板に実装するための実装用端子を備え、前記電極端子と前記実装用端子との間を接続する信号線、電源線またはグラウンド線からなる配線を備える配線基板を有するインターポーザであり、図１においては、そのインターポーザを構成する配線基板の一部を示している。すなわち、本実施の形態のインターポーザの配線基板の一部は、配線基体３と、配線基体３に設けた配線７の上に配置されたフェライト膜８とからなっている。図１のように、配線７は、小さな配線ピッチＰＩを有するＩＣチップ用の電極端子と大きな配線ピッチＰＯを有する実装用端子側の電極端子を接続する配線であり、配線長がＬであって、その両端部以外の部分にフェライト膜８が設けられており、そのフェライト膜長はＬＦである。また、本実施の形態においては、フェライト膜としてＮｉ−Ｚｎ系フェライト膜を用いている。
【００２９】
次に、本発明によるインターポーザの第２の実施の形態について説明する。本実施の形態のインターポーザの配線基板も図１に示した第１の実施の形態と同じ配線基体３を用い、配線７の上に同様にフェライト膜が配置されるが、フェライト膜の組成は第１の実施の形態とは異なるものである。すなわち、本実施の形態においては、フェライト膜としてＭｎ−Ｚｎ系フェライト膜を用いている。
【００３０】
次に、本発明によるインターポーザの第３の実施の形態について説明する。本実施の形態のインターポーザの配線基板においても、図１に示した第１の実施の形態と同じ配線基体３を用い、配線７の上にフェライト膜が配置されるが、本実施の形態においては、フェライト膜が配線７の上に絶縁膜を介して、配線７との間に一定の間隔を設けて配置される点が異なっている。
【実施例】
【００３１】
（実施例１）
次に、本実施の形態のインターポーザの配線基板の具体的な一実施例（以下、実施例１とする）について説明する。配線基体３において、厚さ５０μｍのポリイミドフィルム６上に、銅の配線層をパターン化して作製された配線７が形成されている。本実施例においては、配線基体３の配線７の上に、直接、無電解めっきにより形成されたフェライト膜８が配置されている。また、本実施例においては、配線長Ｌは５ｍｍ、フェライト膜長ＬＦは３ｍｍ、配線幅Ｗは６ｍｍ、配線ピッチＰＩは３００μｍ、配線ピッチＰＯは６５０μｍである。
【００３２】
次に、実施例１のフェライト膜８の作製方法について説明する。図２は、本発明によるインターポーザの第１の実施の形態の配線基板に係わる実施例に用いるフェライト膜の製造方法を模式的に示す側面図である。図２に示すように、成膜装置の回転テーブル１４の上に、配線が形成された配線基体３を設置し、回転テーブル１４の中心軸１０の周りに回転させながら脱酸素イオン交換水を供給しながら９０℃まで加熱した。ついで、装置内に窒素ガスを導入し脱酸素雰囲気を形成した。次に、脱酸素イオン交換水中にＦｅＣｌ２・４Ｈ２Ｏ、ＮｉＣｌ２・６Ｈ２Ｏ、ＺｎＣｌ２をそれぞれ所望の量溶かした反応液と、脱酸素イオン交換水中にＮａＮＯ２とＣＨ３ＣＯＯＮＨ４をそれぞれ所望の量溶かした酸化液とを、それぞれ反応液ノズル１と酸化液ノズル２より配線基体３に対してそれぞれ４０ｍｌ／分の流量で供給した。その後、取り出した配線基体３には黒色のフェライト膜が形成されており、Ｘ線回折によりスピネル構造単相のフェライト膜であることを確認した。また、走査型電子顕微鏡（ＳＥＭ−ＥＤＳ）によりＮｉ、Ｚｎ、Ｆｅ、Ｏを主成分とする組成Ｎｉ０．２Ｚｎ０．３Ｆｅ２．５Ｏ４のＮｉ−Ｚｎ系フェライト膜であることを確認し、膜厚を求めた。また、得られた膜の複素透磁率の実部μ’は１００ＭＨｚ以下程度の低い周波数では周波数に対してほぼ一定であり、その値は約４０であった。また、複素透磁率の虚部μ”は１００ＭＨｚ以下程度の低い周波数ではほぼ０であり、１００ＭＨｚ近傍から立ち上がり、約３５０ＭＨｚで最大値である約３０となり、さらに高い周波数では、装置の測定周波数限界である３ＧＨｚまでなだらかに減少し、３ＧＨｚでも約１０という比較的高い値を示した。得られた膜の比抵抗は１×１０３Ωｃｍであることを確認した。
【００３３】
次に、フェライト膜の厚さを１μｍ、３μｍおよび２０μｍとした配線基板の実施例、および０．５μｍとした比較例を作製し、伝送特性Ｓ２１を評価した。図１のように、配線７の中の中央の２本の配線の両端を、それぞれマイクロプローブを介してネットワークアナライザのポート１とポート２に接続して測定した。なお、ポート１、ポート２とも入力インピーダンスは５０Ωである。図３は本発明によるインターポーザの第１の実施の形態の配線基板に係わる実施例および比較例の伝送特性の実測結果を示す図である。膜厚０．５μｍの比較例ではフェライト膜なしの場合との顕著な差異は見られないが、膜厚１μｍ、３μｍおよび２０μｍの実施例の場合にはフェライト膜なしの場合と比べて高周波数帯域での減衰が顕著に見られ、その減衰量は膜厚が大きくなるほど大きい。
【００３４】
（実施例２）
次に、本実施の形態のインターポーザの配線基板の具体的な一実施例（以下、実施例２とする）について説明する。実施例２においても、配線基体３、配線７、フェライト膜８などの配置や形状は実施例１と同じであり、配線長Ｌは５ｍｍ、フェライト膜長ＬＦは３ｍｍ、配線幅Ｗは６ｍｍ、配線ピッチＰＩは３００μｍ、配線ピッチＰＯは６５０μｍである。本実施例のフェライト膜の作製方法を以下に説明する。図２に示すように、実施例１と同様に、成膜装置の回転テーブル１４の上に、配線基体３を設置し、回転させながら脱酸素イオン交換水を供給しながら９０℃まで加熱した。ついで、装置内に窒素ガスを導入し脱酸素雰囲気を形成した。脱酸素イオン交換水中にＦｅＣｌ２・４Ｈ２Ｏ、ＭｎＣｌ２・４Ｈ２Ｏ、ＺｎＣｌ２をそれぞれ所望の量溶かした反応液と、脱酸素イオン交換水中にＣＨ３ＣＯＯＮａ、（ＮＨ４）２ＣＯ３、ＮａＮＯ２、ＮａＯＨをそれぞれ所望の量溶かした酸化液とを、それぞれ反応液ノズル１と酸化液ノズル２より、配線基体３に対して４０ｍｌ／分の流量で供給した。その後、取り出した配線基体３には黒色のフェライト膜が形成されており、Ｘ線回折によりスピネル構造単相のフェライト膜であることを確認した。また、走査型電子顕微鏡（ＳＥＭ−ＥＤＳ）によりＭｎ、Ｚｎ、Ｆｅ、Ｏを主成分とする組成Ｍｎ０．２Ｚｎ０．３Ｆｅ２．５Ｏ４のＭｎ−Ｚｎ系フェライト膜であることを確認し、膜厚を求めた。また、得られた膜の複素透磁率の実部μ’は１００ＭＨｚ以下程度の低い周波数では周波数に対してほぼ一定で、その値は約４０であった。また、複素透磁率の虚部μ”は１００ＭＨｚ以下程度の低い周波数ではほぼ０であり、１００ＭＨｚ近傍から立ち上がり、約３５０ＭＨｚで最大値である約３０となり、さらに高い周波数では、装置の測定周波数限界である３ＧＨｚまでなだらかに減少し、３ＧＨｚでも約１０という比較的高い値を示した。また、得られた膜の比抵抗は１×１０４Ωｃｍであることを確認した。
【００３５】
フェライト膜の厚さを３μｍとして配線基板を作製し、実施例１と同様な方法により、配線７の中の中央の２本の配線の両端間の伝送特性Ｓ２１を測定した。図４は本発明によるインターポーザの第２の実施の形態に係わる実施例の配線基板の伝送特性の実測結果を示す図である。本実施例のＭｎ−Ｚｎ系フェライト膜においても、Ｎｉ−Ｚｎ系フェライト膜の膜厚３μｍの場合とほぼ同等の減衰が見られた。
【００３６】
（実施例３）
次に、本実施の形態のインターポーザの配線基板の具体的な一実施例（以下、実施例３とする）について説明する。実施例３においても、フェライト膜が配線７の上に絶縁膜を介して配線７との間に一定の間隔を設けて配置される点以外の点においては、配線基体３、配線７、フェライト膜８などの配置や形状は実施例１と同じであり、配線長Ｌは５ｍｍ、フェライト膜長ＬＦは３ｍｍ、配線幅Ｗは６ｍｍ、配線ピッチＰＩは３００μｍ、配線ピッチＰＯは６５０μｍである。本実施例の配線基板の作製方法は、配線基体３の配線７の上に先ず絶縁性のソルダーレジスト膜を成膜し、そのソルダーレジスト膜の上にフェライト膜を成膜した。フェライト膜は実施例１と同じＮｉ−Ｚｎ系フェライト膜を実施例１と同じ製造方法で作製した。得られたフェライト膜は、実施例１のフェライト膜と同じ組成であり、同じ複素透磁率の周波数特性を有する膜であることを確認した。また、膜の比抵抗は１×１０３Ωｃｍであることを確認した。
【００３７】
フェライト膜の厚さを３μｍとし、ソルダーレジスト膜の厚さが１０μｍ、５０μｍである配線基板の実施例とフェライト膜の厚さが６０μｍである配線基板の比較例を作製し、実施例１と同様な方法により、配線７の中の中央の２本の配線の両端間の伝送特性Ｓ２１の評価を行った。図５は本発明によるインターポーザの第３の実施の形態に係わる実施例および比較例の配線基板の伝送特性の実測結果を示す図である。ソルダーレジスト膜の膜厚、すなわちフェライト膜と配線７との間隔が６０μｍの比較例の場合には、フェライトなしの場合との差異は顕著に見られないが、フェライト膜と配線７との間隔が１０μｍおよび５０μｍの実施例の場合にはフェライトなしの場合と比べて高周波数帯域での減衰が顕著に見られ、その減衰量はフェライト膜と配線７との間隔が小さくなるほど大きい。
【００３８】
次に、上記の実施例１および実施例２のように、配線７上に直接フェライト膜を配置した場合について、配線基板の配線間に生ずるクロストークの評価を、有限要素法を用いた３次元電磁界シミュレーションにより行なった結果について説明する。図６は本発明によるインターポーザのクロストーク評価の対象とした模擬的な配線基板を示す斜視図である。配線基体４は、図１に示した配線基体３の裏面、すなわち厚さ５０μｍのポリイミドフィルム６の下に、グランドとして厚さ１８μｍの銅箔５を配置したものである。ポリイミドフィルム６の上には図１と同様に銅の配線７が形成され、配線７の上に直接、フェライト膜８が形成されている。配線基体３、配線７、フェライト膜８などの配置や形状は実施例１と同じであり、配線長Ｌは５ｍｍ、フェライト膜長ＬＦは３ｍｍ、配線幅Ｗは６ｍｍ、配線ピッチＰＩは３００μｍ、配線ピッチＰＯは６５０μｍである。図６のように、配線７の中の中央の２本の配線の一方の一端と下面のグランド間、すなわちポート１に信号を入力した場合に、隣接する他方の一端と下面のグランド間、すなわちポート２にクロストークとなって漏れる信号の大きさを計算した。ポート１側またはポート２側にＩＣチップが搭載されることを想定しており、それらの配線の他端は５０Ω抵抗で終端している。
【００３９】
図７は、本発明によるインターポーザのフェライト膜の比抵抗を変えた場合のクロストーク量を計算した結果の一例を示す図である。フェライト膜の膜厚を３μｍ、フェライト膜の比透磁率をμ’＝４０、μ”＝０、フェライト膜の比誘電率をε’＝６０、ε”＝０とし、フェライト膜の比抵抗を変えた場合のクロストーク量を計算した結果である。フェライト膜の比抵抗は、０．１Ωｃｍ、１Ωｃｍ、１０Ωｃｍ、１０００Ωｃｍと変化させた。フェライト膜の比抵抗が低いほどクロストーク量が増加しているが、フェライト膜の比抵抗が１０Ωｃｍ以上あればクロストークの増加は少なく抑えられていることが分かる。
【００４０】
次に、上記の実施例３のように、配線７上に間隔を設けてフェライト膜を配置した場合について、配線基板の配線間に生ずるクロストークの評価を、有限要素法を用いた３次元電磁界シミュレーションにより行なった結果について説明する。図８は本発明によるインターポーザのクロストーク評価の対象とした模擬的な配線基板を示す断面図である。配線基体４は、図６に示した配線基体４と同じであり、ポリイミドフィルム６の下に、グランドとして厚さ１８μｍの銅箔５を配置したものである。但し、ここでは、図８に示すように、配線７の上に空隙層９を介して、フェライト膜８が形成されているものとした。計算は図６と同様に、配線７の中の中央の２本の配線の一方の一端と下面のグランド間、すなわちポート１に信号を入力した場合に、隣接する他方の一端と下面のグランド間、すなわちポート２にクロストークとなって漏れる信号の大きさを計算した。ポート１およびポート２の他端は５０Ω抵抗で終端している。
【００４１】
図９は、本発明によるインターポーザの配線基体とフェライト膜との間の空隙層の大きさ（ｇａｐ）を変えた場合のクロストーク量を計算した結果の一例を示す図である。フェライト膜厚を３μｍ、フェライト膜の比抵抗を１０−１Ωｃｍ、フェライト膜の比透磁率をμ’＝４０、μ”＝０、フェライト膜の比誘電率をε’＝６０、ε”＝０とし、空隙層９の大きさを変えた場合のクロストーク量を計算した結果である。空隙層の大きさは、５μｍ、１０μｍ、２０μｍ、４０μｍ、６０μｍとした。なお、空隙層の比透磁率は、μ’＝１、μ”＝０、空隙層の比誘電率は、ε’＝１、ε”＝０とした。図９に示すとおり、空隙層９の大きさが１０μｍ以上では、フェライト膜によるクロストークの増加が低く抑えられている。
【００４２】
次に、配線７上に直接フェライト膜を配置し、隣接する２つの配線の間にフェライト膜が存在しないスリット状の部分を設けた場合について、その配線間に生ずるクロストークの評価を、有限要素法を用いた３次元電磁界シミュレーションにより行なった結果について説明する。図１０は本発明によるインターポーザのクロストーク評価の対象とした模擬的な配線基板を示す斜視図であり、図１１は本発明によるインターポーザのクロストーク評価の対象とした模擬的な配線基板を示す断面図である。配線基体４は、図６に示した配線基体４と同じであり、ポリイミドフィルム６の下に、グランドとして厚さ１８μｍの銅箔５を配置したものである。フェライト膜１８は直接、配線７上に配置されているが、但し、ここでは、フェライト膜１８には、図１０、図１１に示すように、配線７の中の中央のポート１およびポート２を構成する配線間にスリット１９を設けている。クロストークの計算は、上記の場合と同様に、ポート１に信号を入力した場合に、隣接するポート２にクロストークとなって漏れる信号の大きさを計算した。ポート１およびポート２の他端は５０Ω抵抗で終端している。
【００４３】
図１２は、本発明によるインターポーザの配線基板のフェライト膜のスリットの幅を変えた場合のクロストーク量を計算した結果の一例を示す図である。フェライト膜厚を３μｍ、フェライト膜の比抵抗を１０−１Ωｃｍ、フェライト膜の比透磁率をμ’＝４０、μ”＝０、フェライト膜の比誘電率をε’＝６０、ε”＝０とし、フェライト膜１９のスリット１０の幅を変えた場合のクロストーク量を計算した結果である。スリット幅は、１０μｍ、５０μｍ、１００μｍと変化させた。図１２に示すように、スリット１０の幅が１０μｍ以上では、フェライト膜によるクロストークの増加が低く抑えられている。
【００４４】
なお、本発明は上記の実施例に限定されるものではないことはいうまでもなく、インターポーザに搭載する半導体素子や抑制の対象とするノイズなどに応じて設計変更可能である。例えば、インターポーザを構成する配線基板の形状、材料、構成、配線パターン、層構造、フェライト膜の設置場所や対象とする配線など任意に選択できる。
【符号の説明】
【００４５】
１ 反応液ノズル
２ 酸化液ノズル
３、４ 配線基体
５ 銅箔
６ ポリイミドフィルム
７ 配線
８、１８ フェライト膜
９ 空隙層
１０ 中心軸
１４ 回転テーブル
１９ スリット
３０ インターポーザ
３１ ＩＣチップ
３２ 配線基板
３３ 実装用端子
３４ 外部回路基板
３５ モールド材
【特許請求の範囲】
【請求項１】
電極端子を有する半導体素子を搭載可能に構成され、下面に回路基板に実装するための実装用端子を備え、前記電極端子と前記実装用端子との間を接続する信号線、電源線またはグラウンド線からなる配線を備える配線基板を有するインターポーザであって、前記配線の少なくとも一つの配線の近傍に、無電解めっきにより形成されたフェライト膜が前記配線に沿って配置され、前記フェライト膜は、Ｎｉ−Ｚｎ系フェライトまたはＭｎ−Ｚｎ系フェライトの少なくとも一方を有する膜厚１μｍ〜２０μｍの膜であり、前記フェライト膜と前記配線とが０〜５０μｍの間隔で配置されていることを特徴とするインターポーザ。
【請求項２】
前記フェライト膜と前記配線との間隔が１０μｍ未満であり、かつ、前記フェライト膜の比抵抗が１０Ωｃｍ以上であることを特徴とする請求項１に記載のインターポーザ。
【請求項３】
前記フェライト膜と前記配線との間隔が１０〜５０μｍであり、かつ、前記フェライト膜の比抵抗が１０Ωｃｍ未満であることを特徴とする請求項１に記載のインターポーザ。
【請求項４】
前記フェライト膜は前記配線のうちの互いに隣接する少なくとも２つの配線の上側または下側を覆うように配置され、前記の互いに隣接する配線の間において前記フェライト膜が存在しないスリット状の部分を有することを特徴とする請求項１〜３のいすれか１項に記載のインターポーザ。
【請求項１】
電極端子を有する半導体素子を搭載可能に構成され、下面に回路基板に実装するための実装用端子を備え、前記電極端子と前記実装用端子との間を接続する信号線、電源線またはグラウンド線からなる配線を備える配線基板を有するインターポーザであって、前記配線の少なくとも一つの配線の近傍に、無電解めっきにより形成されたフェライト膜が前記配線に沿って配置され、前記フェライト膜は、Ｎｉ−Ｚｎ系フェライトまたはＭｎ−Ｚｎ系フェライトの少なくとも一方を有する膜厚１μｍ〜２０μｍの膜であり、前記フェライト膜と前記配線とが０〜５０μｍの間隔で配置されていることを特徴とするインターポーザ。
【請求項２】
前記フェライト膜と前記配線との間隔が１０μｍ未満であり、かつ、前記フェライト膜の比抵抗が１０Ωｃｍ以上であることを特徴とする請求項１に記載のインターポーザ。
【請求項３】
前記フェライト膜と前記配線との間隔が１０〜５０μｍであり、かつ、前記フェライト膜の比抵抗が１０Ωｃｍ未満であることを特徴とする請求項１に記載のインターポーザ。
【請求項４】
前記フェライト膜は前記配線のうちの互いに隣接する少なくとも２つの配線の上側または下側を覆うように配置され、前記の互いに隣接する配線の間において前記フェライト膜が存在しないスリット状の部分を有することを特徴とする請求項１〜３のいすれか１項に記載のインターポーザ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１３−４９４７（Ｐ２０１３−４９４７Ａ）
【公開日】平成２５年１月７日（２０１３．１．７）
【国際特許分類】
【出願番号】特願２０１１−１３８０８５（Ｐ２０１１−１３８０８５）
【出願日】平成２３年６月２２日（２０１１．６．２２）
【出願人】（０００１３４２５７）ＮＥＣトーキン株式会社 (1,832)
【Ｆターム（参考）】
【公開日】平成２５年１月７日（２０１３．１．７）
【国際特許分類】
【出願日】平成２３年６月２２日（２０１１．６．２２）
【出願人】（０００１３４２５７）ＮＥＣトーキン株式会社 (1,832)
【Ｆターム（参考）】
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