インダクタチップ、その製造方法及び実装方法
【課題】複数のインダクタを積層した薄型のインダクタチップを提供する。
【解決手段】インダクタチップは、基板１と、この基板１上において上下に離隔して配置された複数層の薄膜のインダクタ３−１〜３−４と、この各層毎のインダクタ３−１〜３−４をそれぞれ被覆する複数層の層間絶縁膜４−１〜４−４と、横方向に離隔して配置されて各層のインダクタ３−１〜３−４にそれぞれ接続された複数のプラグ６と、この複数のプラグ６の上端にそれぞれ接合され、最上層の層間絶縁膜４−１上において離隔して配置された複数のパッド７とを備えている。各層のインダクタ３−１〜３−４は、スパイラル状パターンをそれぞれ有し、この各パターンが各層毎に横方向にずらして配置されている。複数のプラグ６は、層間絶縁膜４−１〜４−４を貫通して最上層の層間絶縁膜４−４の表面に引き出されている。
【解決手段】インダクタチップは、基板１と、この基板１上において上下に離隔して配置された複数層の薄膜のインダクタ３−１〜３−４と、この各層毎のインダクタ３−１〜３−４をそれぞれ被覆する複数層の層間絶縁膜４−１〜４−４と、横方向に離隔して配置されて各層のインダクタ３−１〜３−４にそれぞれ接続された複数のプラグ６と、この複数のプラグ６の上端にそれぞれ接合され、最上層の層間絶縁膜４−１上において離隔して配置された複数のパッド７とを備えている。各層のインダクタ３−１〜３−４は、スパイラル状パターンをそれぞれ有し、この各パターンが各層毎に横方向にずらして配置されている。複数のプラグ６は、層間絶縁膜４−１〜４−４を貫通して最上層の層間絶縁膜４−４の表面に引き出されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄型受動部品の１つである薄型インダクタ部品、特に、インダクタを高密度に積層したインダクタチップとその製造方法及び実装方法に関するものである。
【背景技術】
【０００２】
従来、薄型受動部品を積層する技術としては、例えば、次のような文献に記載されるものがあった。
【０００３】
【非特許文献１】荻野等「集積受動素子の開発」、第１７回エレクトロニクス実装学術講演大会集、２００３年３月、１３Ｂ−１６、ｐ．１７７−１７８
【非特許文献２】益・岡田「シリコン上の高周波受動素子技術」、応用物理、２００４年９月、第７３巻、第９号、ｐ．１１７２−１１７８
【０００４】
非特許文献１に示されているように、近年の電子機器の小型化は、急激であり、特に、携帯電話に代表されるモバイル機器は小型・軽量化の要求が高く、かつ、高機能化の要求も高まっている。携帯電話等の高周波（ＲＦ）送受信回路回路を含むデバイスは、コンデンサ、抵抗、インダクタ等の受動部品を多く搭載する。現在での実装面積におけるこの受動部品の割合は６０％程度を占めており、小型化の大きな障害となっている。そこで、非特許文献１では、薄膜多層配線技術を適用し、ガラス基板上に銅配線を用いてＱ値の高いインダクタ及び特性の良好なキャパシタを実現し、又、これらを集積化することでＲＦフィルタを試作し、従来比１／３の実装面積となる集積化受動素子を実現している。
【０００５】
又、非特許文献２に示されているように、シリコン上に高周波用受動部品を搭載する開発も進んでいる。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従来の受動部品は部品単体で、ある程度の大きさと厚みがあるために、表面実装する以外に実装方法がなく、従って実装面積を削減するためには部品の大きさを小さくするしか方法がなく、その方向で小型化が進められてきた。しかし、その小型化も限界に近くなってきており、物性的にも限界に近づいている。更に、部品の小型化に伴い、部品を実装するマウンタ（搭載機）が対応できなくなってきている。
【０００７】
即ち、受動部品では１つの部品がある程度の大きさと厚みを有しているために、平面的に表面実装しなければならないので、今後の小型軽量、高機能化のための実装面積の減少と実装部品点数の増加に対応できない。特に、受動部品の１つであるインダクタは、これを基板上において平面的に形成しようとすると、形成面積が非常に大きくなるので、小型化が限界に達してきており、この限界を超えて小型化できても、小さすぎて実際にマウンタでハンドリング（把持）することが不可能になる。
【０００８】
本発明は、上記のような限界をなくし、狭い実装面積に、多くのインダクタを実装する薄型のインダクタチップとその製造方法及び実装方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
前記課題を解決するために、本発明のインダクタチップは、基板と、前記基板上において上下に離隔して配置された複数層の薄膜のインダクタと、前記各層毎のインダクタをそれぞれ被覆する複数層の層間絶縁膜と、横方向に離隔して配置されて前記各層のインダクタにそれぞれ接続された複数のプラグと、前記複数のプラグの上端にそれぞれ接合され、前記最上層の層間絶縁膜上において離隔して配置された複数の電極とを備えている。
【００１０】
ここで、前記複数層のインダクタは、各層毎に所定形状のパターンを有し、前記各パターンが前記各層毎に横方向にずらして配置されている。前記複数のプラグは、前記複数層の層間絶縁膜を上方向に貫通して前記最上層の層間絶縁膜の表面に引き出されている。又、前記各パターンは、例えば、前記各層毎に回転角度をずらして、又は、前記各層毎に平行移動によりずらして、配置されている。
【００１１】
本発明のインダクタチップの製造方法は、基板上にプロテクト絶縁膜を形成するプロテクト絶縁膜形成工程と、下層のインダクタ形成工程と、下層の層間絶縁膜形成工程と、上層のインダクタ・層間絶縁膜形成工程と、プラグ形成工程と、電極形成工程と、パッシベーション膜・開口形成工程とを有している。
【００１２】
前記下層のインダクタ形成工程では、前記プロテクト絶縁膜上に下層のメタル膜を形成し、前記下層のメタル膜をパターニング及びエッチングして、下層のスパイラル状パターンを有する下層の薄膜のインダクタを形成する。下層の層間絶縁膜形成工程では、前記下層のインダクタを含む前記プロテクト絶縁膜の全面に、下層の層間絶縁膜を形成する。前記上層のインダクタ・層間絶縁膜形成工程では、前記下層の層間絶縁膜上に上層のメタル膜を形成し、前記上層のメタル膜をパターニング及びエッチングして、前記下層のスパイラル状パターンに対して横方向にずれて配置された上層のスパイラル状薄膜パターンを有する上層の薄膜のインダクタを形成する上層のインダクタ形成処理と、前記上層のインダクタを含む前記下層の層間絶縁膜の全面に、上層の層間絶縁膜を形成する上層の層間絶縁膜形成処理と、を交互に繰り返す。前記各層のスパイラル状パターンは、例えば、前記各層毎に回転角度をずらして、又は、前記各層毎に平行移動によりずらして、形成される。
【００１３】
前記プラグ形成工程では、横方向に離隔して開孔される複数のコンタクトホール（接続孔）であって、前記各コンタクトホールの下端がこれに対応する前記各層のインダクタにそれぞれ位置し、前記各コンタクトホースの上端が前記最上層の層間絶縁膜の表面に位置し、前記複数層の層間絶縁膜を上方向に貫通する前記複数のコンタクトホールを形成し、前記各コンタクトホール中にメタルをそれぞれ充填して複数のプラグを形成する。前記電極形成工程では、前記複数のプラグの上端にそれぞれ接合され、前記最上層の層間絶縁膜上において離隔して配置された複数の電極を形成する。更に、前記パッシベーション膜・開口形成工程では、前記複数の電極を含む前記最上層の層間絶縁膜の全面にパッシベーション膜を形成し、前記パッシベーション膜における前記複数の電極箇所をエッチングにより開口して前記複数の電極を露出させる。
【００１４】
本発明のインダクタチップの実装方法では、前記インダクタチップを用い、前記基板をバックグラインド（底面研磨）により薄膜化し、プリント基板を含む他の基板に埋め込むようにしている。
【発明の効果】
【００１５】
請求項１〜７に係る発明によれば、次のような効果を有している。
（Ａ） 積層構造のインダクタチップにより、複数のインダクタを有するアレイを容易に製造できる。しかも、基板をバックグラインドにより薄型化することにより、インダクタチップの全体の厚さを例えば数十μｍという薄型に容易にできる。
【００１６】
（Ｂ） 複数のプラグの位置が重ならないように、各層のインダクタのパターンをずらした状態で積層し、それらのプラグを介して複数の電極に接続する構造であるので、各電極を離間した状態で容易に配置形成でき、製造も容易である。
【００１７】
請求項８に係る発明によれば、次のような効果を有している。
（Ｃ） 基板をバックグラインドにより薄型化するので、インダクタチップの全体の厚さを例えば数十μｍという薄型に容易にできる。このような薄型のインダクタチップを実装する場合、複数のインダクタを一度に実装できるので、実装面積を削減でき、実装コストも削減できる。
【００１８】
（Ｄ） 各電極は離間した状態で配置されているので、実装時における外部回路との結線作業が容易になり、より実装コストを削減できる。従って、例えば積層構造の薄型の部品内蔵プリント基板等を容易に製造できる。
【発明を実施するための最良の形態】
【００１９】
本発明のインダクタチップは、シリコン基板等の基板と、アルミニュウム等で形成され、前記基板上において上下に離隔して配置された複数層の薄膜のインダクタと、前記各層毎のインダクタをそれぞれ被覆する複数層の層間絶縁膜と、タングステン（Ｗ）等で形成され、横方向に離隔して配置されて前記各層のインダクタにそれぞれ接続された複数のプラグと、アルミニュウム等で形成され、前記複数のプラグの上端にそれぞれ接合され、前記最上層の層間絶縁膜上において離隔して配置された複数の電極とを備えている。
【００２０】
ここで、前記各層のインダクタは、スパイラル状パターンをそれぞれ有し、前記各パターンが前記各層毎に横方向にずらして配置されている。例えば、前記各パターンは、前記各層毎に回転角度をずらして、又は、前記各層毎に平行移動によりずらして、配置されている。前記複数のプラグは、前記複数層の層間絶縁膜を上方向に貫通して前記最上層の層間絶縁膜の表面に引き出されている。
【実施例１】
【００２１】
（構造）
図１（ａ）、（ｂ）は本発明の実施例１を示すインダクタチップの概略の構成図であり、同図（ａ）は表面から見た平面図、及び同図（ｂ）はその縦断面図である。
【００２２】
このインダクタチップは、全体の厚さが例えば１００μｍ以下、好ましくは５０μｍ以下の積層構造をしており、底面がバックグラインドにより薄膜化（例えば、１００μｍ以下、好ましくは５０μｍ以下に薄膜化）される基板（例えば、シリコン基板、ガラス基板、アルミナ基板、ガラス・アルミナ基板等）１を有している。基板１上には保護用のプロテクト絶縁膜（例えば、プロテクト酸化膜等）２が被着され、この絶縁膜２上に、複数層（例えば、４層）の角形のスパイラル状インダクタ３−１〜３−４が、ｐ−ＴＥＯＳ等を用いて形成された層間絶縁膜４−１〜４−４を介して積層されている。各層のスパイラル状インダクタ３−１〜３−４は、フォトリソグラフィ等により形成された同一形状の薄膜メタルパターン（例えば、薄膜アルミニュウムパターン、薄膜銅パターン等）からなる積層構造となっている。この積層構造では、絶縁膜２上に１層目のインダクタ３−１が形成されて１層目の層間絶縁膜４−１により覆われ、プラグ位置が重ならないように、その上に所定角度（例えば、９０°）右回転して２層目のインダクタ３−２が形成されて２層目の層間絶縁膜４−２により覆われ、プラグ位置が重ならないように、その上に１８０°右回転して３層目のインダクタ３−３が形成されて３層目の層間絶縁膜４−３２により覆われ、更に、プラグ位置が重ならないように、その上に２７０°右回転して４層目のインダクタ３−４が形成されて４層目の層間絶縁膜４−４により覆われている。
【００２３】
各層のインダクタ３−１〜３−４の初端部と終端部とに位置する垂直方向には、複数のコンタクトホール５が形成され、これらのコンタクトホール５中に結線用メタル（例えば、タングステン等）が埋設されて複数のプラグ６が形成されている。複数のプラグ６の上端面は、４層目の層間絶縁膜４−４の表面と同一面に位置しており、それらのプラグ６の上端面上に、メタル（例えば、アルミニュウム等）からなる複数の電極（例えば、パッド７）７−１ａ，７−１ｂ〜７−４ａ，７−４ｂが形成されている。
【００２４】
図１（ｂ）に示すように、パッド７−１ａはプラグ６を介して１層目のインダクタ３−１の初端部に接続され、それと離間したパッド７−１ｂはプラグ６を介して１層目のインダクタ３−１の終端部に接続されている。同様に、パッド７−２ａと７−２ｂは各プラグ６を介して２層目のインダクタ３−２の初端部と終端部に接続され、パッド７−３ａと７−３ｂは各プラグ６を介して３層目のインダクタ３−３の初端部と終端部に接続され、パッド７−４ａと７−４ｂは各プラグ６を介して４層目のインダクタ３−４の初端部と終端部に接続されている。４層目の層間絶縁膜４−４は、窒化膜（ＳｉＮ）等の不活性化膜であるパッシベーション膜（以下「ＰＶ膜」という。）８により覆われ、このＰＶ膜８における各パッド７−１ａ，７−１ｂ〜７−４ａ，７−４ｂ箇所のみに開口部９が形成されてその各パッド７−１ａ，７−１ｂ〜７−４ａ，７−４ｂが露出している。
【００２５】
（製造方法）
図２（ａ）、（ｂ）〜図５（ａ）、（ｂ）は、図１のインダクタチップの製造方法例を示す概略の工程図であり、図２（ａ）、（ｂ）は１層目のインダクタ３−１箇所の平面図とその縦断面図、図３（ａ）、（ｂ）は２層目のインダクタ３−２箇所の平面図とその縦断面図、図４（ａ）、（ｂ）は３層目のインダクタ３−３箇所の平面図とその縦断面図、及び図５（ａ）、（ｂ）は４層目のインダクタ３−４箇所の平面図とその縦断面図である。
【００２６】
図１のインダクタチップは、例えば、以下のような工程（１）〜（５）により製造される。
【００２７】
（１） 図２の工程
例えば、シリコンウェハ１Ａの上に水蒸気を流しつつ加熱し、プロテククト酸化膜である絶縁膜２を形成する。その上にアルミニウムをスパッタリング法により全面に形成し、レジストを塗布し、ＵＶキュア（紫外線熱処理）した後、露光機で露光し、現像し、エッチング装置によりエッチングを行って、所定間隔離れて配置された複数の１層目の角形スパイラル状インダクタ３−１を形成する。各１層目のインダクタ３−１は、左上の初端部３−１ａから右回転方向に巻装され、終端部３−１ｂが中央左下に位置している。
【００２８】
（２） 図３の工程
複数の１層目のインダクタ３−１を含む絶縁膜２の全面に、ｐ−ＴＥＯＳを用いて化学的気相成長法（以下「ＣＶＤ法」という。）により１層目の層間絶縁膜４−１を形成し、その上に、図２と同様に、所定間隔離れた複数の２層目の角形スパイラル状インダクタ３−２を形成する。この際、各２層目のインダクタ３−２のパターンは、各１層目のインダクタ３−１のパターンに対して例えば右回りに９０°回転させて形成する。そのため、各２層目のインダクタ３−２の初端部３−２ａは右上に移動し、終端部３−２ｂが中央左上に移動している。
【００２９】
（３） 図４の工程
複数の２層目のインダクタ３−２を含む１層目の層間絶縁膜４−１の全面に、ｐ−ＴＥＯＳを用いてＣＶＤ法により２層目の層間絶縁膜４−２を形成し、その上に、図２と同様に、所定間隔離れた複数の３層目の角形スパイラル状インダクタ３−３を形成する。この際、各３層目のインダクタ３−３のパターンは、各１層目のインダクタ３−１のパターンに対して例えば右回りに１８０°回転させて形成する。そのため、各３層目のインダクタ３−３の初端部３−３ａは右下に移動し、終端部３−３ｂが中央右上に移動している。
【００３０】
（４） 図５の工程
複数の３層目のインダクタ３−３を含む２層目の層間絶縁膜４−２の全面に、ｐ−ＴＥＯＳを用いてＣＶＤ法により３層目の層間絶縁膜４−３を形成し、その上に、図２と同様に、所定間隔離れた複数の４層目の角形スパイラル状インダクタ３−４を形成する。この際、各４層目のインダクタ３−４のパターンは、各１層目のインダクタ３−１のパターンに対して例えば右回りに２７０°回転させて形成する。そのため、各４層目のインダクタ３−４の初端部３−４ａは左下に移動し、終端部３−４ｂが中央右下に移動している。
【００３１】
（５） 図１の工程
複数の４層目のインダクタ３−４を含む３層目の層間絶縁膜４−３の全面に、ＣＶＤ法により４層目の層間絶縁膜４−４を形成する。各層のインダクタ３−１〜３−４の初端部３−１ａ〜３−４ａと終端部３−１ｂ〜３−４ｂに、それぞれ垂直方向のコンタクトホール５を形成し、その中に、ＣＶＤ法によりタングステンのフラグ６を埋め込む。そして、表面にあるタングステンを、化学的機械的研磨法（以下「ＣＭＰ法」という。）により取り去る。次に、スパッタリング法により、全面にアルミニュウム膜を形成し、このアルミニュウム膜をフォトリソグラフィを用いて選択的にエッチングし、プラグ６の上にアルミニュウム膜からなる複数のパッド７を形成する。
【００３２】
複数のパッド７を含む４層目の層間絶縁膜４−４上に、ＣＶＤ法により、窒化膜からなるＰＶ膜８を形成する。フォトリソグラフィにより、複数のパッド７上のＰＶ膜８のみをエッチングして複数の開口部９を形成し、その複数のパッド７を露出させる。これにより、積層構造のインダクタ３−１〜３−４を有するインダクタアレイが形成できる。このインダクタアレイが形成されたシリコンウェハ１Ａをバックグラインドして薄膜化し、ダイシング（切断）により個片化すれば、図１に示す積層構造のインダクタチップが得られる。
【００３３】
このようにして製造されたインダクタチップは、例えば、実装時においてプリント基板等の上にダイスボンディング（固着）し、そのインダクタチップのパッド７−１ａ，７−１ｂ〜７−４ａ，７−４ｂを必要な他の部品とワイヤボンディング（ワイヤ接続）等で結線することにより、所望の回路動作を行わせることができる。又、インダクタチップを基板内等に埋め込む際には、半田ボールや導電性ペースト等を用いて接続することもできる。
【００３４】
（効果等）
本実施例１では、次の（ａ）〜（ｄ）のような効果等を有している。
【００３５】
（ａ） 積層構造のインダクタチップにより、複数のインダクタ３−１〜３−４を有するアレイを容易に製造できる。しかも、基板１をバックグラインドにより薄型化するので、インダクタチップの全体の厚さを例えば数十μｍという薄型に容易にできる。このような薄型のインダクタチップを使用する場合、複数のインダクタ３−１〜３−４を一度に実装できるので、実装面積を削減でき、実装コストも削減できる。
【００３６】
（ｂ） 複数のプラグ６の位置が重ならないように、各層のインダクタ３−１〜３−４のパターンを所定角度（例えば、９０°）回転させた状態で積層し、これらを垂直方向に埋設したプラグ６を介してパッド７−１ａ，７−１ｂ〜７−４ａ，７−４ｂに接続する構造であるので、各パッド７−１ａ，７−１ｂ〜７−４ａ，７−４ｂを離間した状態で容易に配置形成でき、製造も容易である。しかも、実装時における外部回路との結線作業が容易になり、より実装コストを削減できる。
【００３７】
（ｃ） インダクタ３−１〜３−４の積層数、或いはインダクタパターンの回転方向や回転角度は、図示のものに限定されず、任意の積層数や角度でよく、例えば、インダクタ３−１〜３−４の積層数等に応じてインダクタパターンの回転角度を適宜設定すればよい。又、各インダクタ３−１〜３−４のパターンは、円形スパイラル状等の他の形状にしてもよい。
【００３８】
（ｄ） 使用材料や製造工程等は、種々変更できる。例えば、基板１としてガラス基板、アルミナ基板、或いはガラス・アルミナ基板等、保護用の絶縁膜２として窒化膜等を使用してもよい。スパイラル状インダクタ３−１〜３−４やパッド７として使用しているアルミニュウム箔は、エッチングが容易であるが、これ以外の銅箔等を使用してもよい。銅箔は、エッチングがしづらいので、電気メッキ法等で形成することになるが、導電性がアルミニュウムよりも良い。又、層間絶縁膜４−１〜４−４としてｐ−ＴＥＯＳ以外の材料、プラグ６としてアルミニュウム等、ＰＶ膜８として樹脂等を使用してもよく、それに応じて製造方法を適宜変更すればよい。
【実施例２】
【００３９】
（構造・製造方法）
図６（ａ）、（ｂ）は本発明の実施例２を示すインダクタチップの概略の構成図であり、同図（ａ）は表面から見た平面図、及び同図（ｂ）はその縦断面図である。この図６において、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。
【００４０】
実施例１では、各層の角形スパイラル状インダクタ３−１〜３−４を９０℃ずつ右回転させて形成し、複数のプラグ６の位置が重ならないようにしているが、本実施例２では、各層の角形スパイラル状インダクタ３−１〜３−４の形成位置を任意の方向に平行移動することにより、複数のプラグ６の位置が重ならないようにしている点のみが異なる。
【００４１】
図６（ｂ）の平面図では、各層のインダクタ３−１〜３−４が平行移動して形成され、これに接続されたパッド７−１ａ，７−１ｂ〜７−４ａ，７−４ｂがチップ表面の片側のみに配置された例が示されている。その他の構成や、製造方法は、実施例１とほぼ同様である。
【００４２】
（効果等）
本実施例２では、実施例１の（ａ）〜（ｄ）の効果等を有する他に、更に次の（ｅ）のような効果等がある。
【００４３】
（ｅ） 図７は、図６（ａ）の他の平面図である。
本実施例２では、実施例１のように各層のインダクタ３−１〜３−４を回転させないで平行移動しているので、これに接続されるパッド７−１ａ，７−１ｂ〜７−４ａ，７−４ｂをインダクタチップ表面の片側に局在させることができる。そのため、図７に示すように、インダクタチップ表面の他の片側に空き領域を設けることができ、この空き領域に他の小型のチップ等の部品１０を積層することができる。このように、本実施例２では、複数のインダクタ３−１〜３−４を積層することにより、高密度実装が可能になり、その上、他のチップ等の部品１０を積層することが可能になるので、更なる高密度化を達成できる。
【実施例３】
【００４４】
図８は、本発明の実施例３を示すインダクタチップを用いた部品内蔵プリント基板の概略の断面図である。
【００４５】
この図８では、上記実施例１、２の薄型のインダクタチップ２０等をプリント基板に内蔵させた部品内蔵プリント基板の実装例が示されている。この部品内蔵プリント基板の製造では、例えば、薄型のインダクタチップ２０の他に、予め薄型の抵抗チップ２１、コンデンサチップ２２、及び半導体集積回路チップ（以下「ＬＳＩチップ」という。）２３等の薄型部品を製造しておく。そして、プリント基板本体２４上に、例えば、コンデンサチップ２２及びＬＳＩチップ２３等を固着し、アルミニュウム箔、銅箔等の１層目配線層２５−１により結線し、これらを樹脂絶縁膜２６により被覆して１層目を形成する。更に、１層目の上に、インダクタチップ２０及び抵抗チップ２１等を固着し、１層目配線層２５−１にビアホール２７を介して接続された２層目配線層２５−２によって結線し、これらを樹脂絶縁膜２６により被覆して２層目を形成する等すれば、図８のような積層構造の薄型の部品内蔵プリント基板を容易に製造できる。
【００４６】
インダクタチップ２０等の他の実装例としては、例えば、プリント基板本体２４内に図示しない収納凹部を形成し、この収納凹部内にインダクタチップ２０等を搭載して樹脂絶縁膜２６等により被覆する等、種々の実装形態が可能である。
【図面の簡単な説明】
【００４７】
【図１】本発明の実施例１を示すインダクタチップの概略の構成図である。
【図２】図１の１層目のインダクタ３−１箇所の平面図とその縦断面図である。
【図３】図１の２層目のインダクタ３−２箇所の平面図とその縦断面図である。
【図４】図１の３層目のインダクタ３−３箇所の平面図とその縦断面図である。
【図５】図１の４層目のインダクタ３−４箇所の平面図とその縦断面図である。
【図６】本発明の実施例２を示すインダクタチップの概略の構成図である。
【図７】図６（ａ）の他の平面図である。
【図８】本発明の実施例３を示す部品内蔵プリント基板の概略の断面図である。
【符号の説明】
【００４８】
１ 基板
１Ａ シリコンウェハ
２ プロテクト酸化膜
３−１〜３−４ インダクタ
４−１〜４−４ 層間絶縁膜
５ コンタクトホール
６ プラグ
７ パッド
８ パッシベーション膜（ＰＶ膜）
９ 開口部
１０ 部品
２０ インダクタチップ
２４ プリント基板本体
【技術分野】
【０００１】
本発明は、薄型受動部品の１つである薄型インダクタ部品、特に、インダクタを高密度に積層したインダクタチップとその製造方法及び実装方法に関するものである。
【背景技術】
【０００２】
従来、薄型受動部品を積層する技術としては、例えば、次のような文献に記載されるものがあった。
【０００３】
【非特許文献１】荻野等「集積受動素子の開発」、第１７回エレクトロニクス実装学術講演大会集、２００３年３月、１３Ｂ−１６、ｐ．１７７−１７８
【非特許文献２】益・岡田「シリコン上の高周波受動素子技術」、応用物理、２００４年９月、第７３巻、第９号、ｐ．１１７２−１１７８
【０００４】
非特許文献１に示されているように、近年の電子機器の小型化は、急激であり、特に、携帯電話に代表されるモバイル機器は小型・軽量化の要求が高く、かつ、高機能化の要求も高まっている。携帯電話等の高周波（ＲＦ）送受信回路回路を含むデバイスは、コンデンサ、抵抗、インダクタ等の受動部品を多く搭載する。現在での実装面積におけるこの受動部品の割合は６０％程度を占めており、小型化の大きな障害となっている。そこで、非特許文献１では、薄膜多層配線技術を適用し、ガラス基板上に銅配線を用いてＱ値の高いインダクタ及び特性の良好なキャパシタを実現し、又、これらを集積化することでＲＦフィルタを試作し、従来比１／３の実装面積となる集積化受動素子を実現している。
【０００５】
又、非特許文献２に示されているように、シリコン上に高周波用受動部品を搭載する開発も進んでいる。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従来の受動部品は部品単体で、ある程度の大きさと厚みがあるために、表面実装する以外に実装方法がなく、従って実装面積を削減するためには部品の大きさを小さくするしか方法がなく、その方向で小型化が進められてきた。しかし、その小型化も限界に近くなってきており、物性的にも限界に近づいている。更に、部品の小型化に伴い、部品を実装するマウンタ（搭載機）が対応できなくなってきている。
【０００７】
即ち、受動部品では１つの部品がある程度の大きさと厚みを有しているために、平面的に表面実装しなければならないので、今後の小型軽量、高機能化のための実装面積の減少と実装部品点数の増加に対応できない。特に、受動部品の１つであるインダクタは、これを基板上において平面的に形成しようとすると、形成面積が非常に大きくなるので、小型化が限界に達してきており、この限界を超えて小型化できても、小さすぎて実際にマウンタでハンドリング（把持）することが不可能になる。
【０００８】
本発明は、上記のような限界をなくし、狭い実装面積に、多くのインダクタを実装する薄型のインダクタチップとその製造方法及び実装方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
前記課題を解決するために、本発明のインダクタチップは、基板と、前記基板上において上下に離隔して配置された複数層の薄膜のインダクタと、前記各層毎のインダクタをそれぞれ被覆する複数層の層間絶縁膜と、横方向に離隔して配置されて前記各層のインダクタにそれぞれ接続された複数のプラグと、前記複数のプラグの上端にそれぞれ接合され、前記最上層の層間絶縁膜上において離隔して配置された複数の電極とを備えている。
【００１０】
ここで、前記複数層のインダクタは、各層毎に所定形状のパターンを有し、前記各パターンが前記各層毎に横方向にずらして配置されている。前記複数のプラグは、前記複数層の層間絶縁膜を上方向に貫通して前記最上層の層間絶縁膜の表面に引き出されている。又、前記各パターンは、例えば、前記各層毎に回転角度をずらして、又は、前記各層毎に平行移動によりずらして、配置されている。
【００１１】
本発明のインダクタチップの製造方法は、基板上にプロテクト絶縁膜を形成するプロテクト絶縁膜形成工程と、下層のインダクタ形成工程と、下層の層間絶縁膜形成工程と、上層のインダクタ・層間絶縁膜形成工程と、プラグ形成工程と、電極形成工程と、パッシベーション膜・開口形成工程とを有している。
【００１２】
前記下層のインダクタ形成工程では、前記プロテクト絶縁膜上に下層のメタル膜を形成し、前記下層のメタル膜をパターニング及びエッチングして、下層のスパイラル状パターンを有する下層の薄膜のインダクタを形成する。下層の層間絶縁膜形成工程では、前記下層のインダクタを含む前記プロテクト絶縁膜の全面に、下層の層間絶縁膜を形成する。前記上層のインダクタ・層間絶縁膜形成工程では、前記下層の層間絶縁膜上に上層のメタル膜を形成し、前記上層のメタル膜をパターニング及びエッチングして、前記下層のスパイラル状パターンに対して横方向にずれて配置された上層のスパイラル状薄膜パターンを有する上層の薄膜のインダクタを形成する上層のインダクタ形成処理と、前記上層のインダクタを含む前記下層の層間絶縁膜の全面に、上層の層間絶縁膜を形成する上層の層間絶縁膜形成処理と、を交互に繰り返す。前記各層のスパイラル状パターンは、例えば、前記各層毎に回転角度をずらして、又は、前記各層毎に平行移動によりずらして、形成される。
【００１３】
前記プラグ形成工程では、横方向に離隔して開孔される複数のコンタクトホール（接続孔）であって、前記各コンタクトホールの下端がこれに対応する前記各層のインダクタにそれぞれ位置し、前記各コンタクトホースの上端が前記最上層の層間絶縁膜の表面に位置し、前記複数層の層間絶縁膜を上方向に貫通する前記複数のコンタクトホールを形成し、前記各コンタクトホール中にメタルをそれぞれ充填して複数のプラグを形成する。前記電極形成工程では、前記複数のプラグの上端にそれぞれ接合され、前記最上層の層間絶縁膜上において離隔して配置された複数の電極を形成する。更に、前記パッシベーション膜・開口形成工程では、前記複数の電極を含む前記最上層の層間絶縁膜の全面にパッシベーション膜を形成し、前記パッシベーション膜における前記複数の電極箇所をエッチングにより開口して前記複数の電極を露出させる。
【００１４】
本発明のインダクタチップの実装方法では、前記インダクタチップを用い、前記基板をバックグラインド（底面研磨）により薄膜化し、プリント基板を含む他の基板に埋め込むようにしている。
【発明の効果】
【００１５】
請求項１〜７に係る発明によれば、次のような効果を有している。
（Ａ） 積層構造のインダクタチップにより、複数のインダクタを有するアレイを容易に製造できる。しかも、基板をバックグラインドにより薄型化することにより、インダクタチップの全体の厚さを例えば数十μｍという薄型に容易にできる。
【００１６】
（Ｂ） 複数のプラグの位置が重ならないように、各層のインダクタのパターンをずらした状態で積層し、それらのプラグを介して複数の電極に接続する構造であるので、各電極を離間した状態で容易に配置形成でき、製造も容易である。
【００１７】
請求項８に係る発明によれば、次のような効果を有している。
（Ｃ） 基板をバックグラインドにより薄型化するので、インダクタチップの全体の厚さを例えば数十μｍという薄型に容易にできる。このような薄型のインダクタチップを実装する場合、複数のインダクタを一度に実装できるので、実装面積を削減でき、実装コストも削減できる。
【００１８】
（Ｄ） 各電極は離間した状態で配置されているので、実装時における外部回路との結線作業が容易になり、より実装コストを削減できる。従って、例えば積層構造の薄型の部品内蔵プリント基板等を容易に製造できる。
【発明を実施するための最良の形態】
【００１９】
本発明のインダクタチップは、シリコン基板等の基板と、アルミニュウム等で形成され、前記基板上において上下に離隔して配置された複数層の薄膜のインダクタと、前記各層毎のインダクタをそれぞれ被覆する複数層の層間絶縁膜と、タングステン（Ｗ）等で形成され、横方向に離隔して配置されて前記各層のインダクタにそれぞれ接続された複数のプラグと、アルミニュウム等で形成され、前記複数のプラグの上端にそれぞれ接合され、前記最上層の層間絶縁膜上において離隔して配置された複数の電極とを備えている。
【００２０】
ここで、前記各層のインダクタは、スパイラル状パターンをそれぞれ有し、前記各パターンが前記各層毎に横方向にずらして配置されている。例えば、前記各パターンは、前記各層毎に回転角度をずらして、又は、前記各層毎に平行移動によりずらして、配置されている。前記複数のプラグは、前記複数層の層間絶縁膜を上方向に貫通して前記最上層の層間絶縁膜の表面に引き出されている。
【実施例１】
【００２１】
（構造）
図１（ａ）、（ｂ）は本発明の実施例１を示すインダクタチップの概略の構成図であり、同図（ａ）は表面から見た平面図、及び同図（ｂ）はその縦断面図である。
【００２２】
このインダクタチップは、全体の厚さが例えば１００μｍ以下、好ましくは５０μｍ以下の積層構造をしており、底面がバックグラインドにより薄膜化（例えば、１００μｍ以下、好ましくは５０μｍ以下に薄膜化）される基板（例えば、シリコン基板、ガラス基板、アルミナ基板、ガラス・アルミナ基板等）１を有している。基板１上には保護用のプロテクト絶縁膜（例えば、プロテクト酸化膜等）２が被着され、この絶縁膜２上に、複数層（例えば、４層）の角形のスパイラル状インダクタ３−１〜３−４が、ｐ−ＴＥＯＳ等を用いて形成された層間絶縁膜４−１〜４−４を介して積層されている。各層のスパイラル状インダクタ３−１〜３−４は、フォトリソグラフィ等により形成された同一形状の薄膜メタルパターン（例えば、薄膜アルミニュウムパターン、薄膜銅パターン等）からなる積層構造となっている。この積層構造では、絶縁膜２上に１層目のインダクタ３−１が形成されて１層目の層間絶縁膜４−１により覆われ、プラグ位置が重ならないように、その上に所定角度（例えば、９０°）右回転して２層目のインダクタ３−２が形成されて２層目の層間絶縁膜４−２により覆われ、プラグ位置が重ならないように、その上に１８０°右回転して３層目のインダクタ３−３が形成されて３層目の層間絶縁膜４−３２により覆われ、更に、プラグ位置が重ならないように、その上に２７０°右回転して４層目のインダクタ３−４が形成されて４層目の層間絶縁膜４−４により覆われている。
【００２３】
各層のインダクタ３−１〜３−４の初端部と終端部とに位置する垂直方向には、複数のコンタクトホール５が形成され、これらのコンタクトホール５中に結線用メタル（例えば、タングステン等）が埋設されて複数のプラグ６が形成されている。複数のプラグ６の上端面は、４層目の層間絶縁膜４−４の表面と同一面に位置しており、それらのプラグ６の上端面上に、メタル（例えば、アルミニュウム等）からなる複数の電極（例えば、パッド７）７−１ａ，７−１ｂ〜７−４ａ，７−４ｂが形成されている。
【００２４】
図１（ｂ）に示すように、パッド７−１ａはプラグ６を介して１層目のインダクタ３−１の初端部に接続され、それと離間したパッド７−１ｂはプラグ６を介して１層目のインダクタ３−１の終端部に接続されている。同様に、パッド７−２ａと７−２ｂは各プラグ６を介して２層目のインダクタ３−２の初端部と終端部に接続され、パッド７−３ａと７−３ｂは各プラグ６を介して３層目のインダクタ３−３の初端部と終端部に接続され、パッド７−４ａと７−４ｂは各プラグ６を介して４層目のインダクタ３−４の初端部と終端部に接続されている。４層目の層間絶縁膜４−４は、窒化膜（ＳｉＮ）等の不活性化膜であるパッシベーション膜（以下「ＰＶ膜」という。）８により覆われ、このＰＶ膜８における各パッド７−１ａ，７−１ｂ〜７−４ａ，７−４ｂ箇所のみに開口部９が形成されてその各パッド７−１ａ，７−１ｂ〜７−４ａ，７−４ｂが露出している。
【００２５】
（製造方法）
図２（ａ）、（ｂ）〜図５（ａ）、（ｂ）は、図１のインダクタチップの製造方法例を示す概略の工程図であり、図２（ａ）、（ｂ）は１層目のインダクタ３−１箇所の平面図とその縦断面図、図３（ａ）、（ｂ）は２層目のインダクタ３−２箇所の平面図とその縦断面図、図４（ａ）、（ｂ）は３層目のインダクタ３−３箇所の平面図とその縦断面図、及び図５（ａ）、（ｂ）は４層目のインダクタ３−４箇所の平面図とその縦断面図である。
【００２６】
図１のインダクタチップは、例えば、以下のような工程（１）〜（５）により製造される。
【００２７】
（１） 図２の工程
例えば、シリコンウェハ１Ａの上に水蒸気を流しつつ加熱し、プロテククト酸化膜である絶縁膜２を形成する。その上にアルミニウムをスパッタリング法により全面に形成し、レジストを塗布し、ＵＶキュア（紫外線熱処理）した後、露光機で露光し、現像し、エッチング装置によりエッチングを行って、所定間隔離れて配置された複数の１層目の角形スパイラル状インダクタ３−１を形成する。各１層目のインダクタ３−１は、左上の初端部３−１ａから右回転方向に巻装され、終端部３−１ｂが中央左下に位置している。
【００２８】
（２） 図３の工程
複数の１層目のインダクタ３−１を含む絶縁膜２の全面に、ｐ−ＴＥＯＳを用いて化学的気相成長法（以下「ＣＶＤ法」という。）により１層目の層間絶縁膜４−１を形成し、その上に、図２と同様に、所定間隔離れた複数の２層目の角形スパイラル状インダクタ３−２を形成する。この際、各２層目のインダクタ３−２のパターンは、各１層目のインダクタ３−１のパターンに対して例えば右回りに９０°回転させて形成する。そのため、各２層目のインダクタ３−２の初端部３−２ａは右上に移動し、終端部３−２ｂが中央左上に移動している。
【００２９】
（３） 図４の工程
複数の２層目のインダクタ３−２を含む１層目の層間絶縁膜４−１の全面に、ｐ−ＴＥＯＳを用いてＣＶＤ法により２層目の層間絶縁膜４−２を形成し、その上に、図２と同様に、所定間隔離れた複数の３層目の角形スパイラル状インダクタ３−３を形成する。この際、各３層目のインダクタ３−３のパターンは、各１層目のインダクタ３−１のパターンに対して例えば右回りに１８０°回転させて形成する。そのため、各３層目のインダクタ３−３の初端部３−３ａは右下に移動し、終端部３−３ｂが中央右上に移動している。
【００３０】
（４） 図５の工程
複数の３層目のインダクタ３−３を含む２層目の層間絶縁膜４−２の全面に、ｐ−ＴＥＯＳを用いてＣＶＤ法により３層目の層間絶縁膜４−３を形成し、その上に、図２と同様に、所定間隔離れた複数の４層目の角形スパイラル状インダクタ３−４を形成する。この際、各４層目のインダクタ３−４のパターンは、各１層目のインダクタ３−１のパターンに対して例えば右回りに２７０°回転させて形成する。そのため、各４層目のインダクタ３−４の初端部３−４ａは左下に移動し、終端部３−４ｂが中央右下に移動している。
【００３１】
（５） 図１の工程
複数の４層目のインダクタ３−４を含む３層目の層間絶縁膜４−３の全面に、ＣＶＤ法により４層目の層間絶縁膜４−４を形成する。各層のインダクタ３−１〜３−４の初端部３−１ａ〜３−４ａと終端部３−１ｂ〜３−４ｂに、それぞれ垂直方向のコンタクトホール５を形成し、その中に、ＣＶＤ法によりタングステンのフラグ６を埋め込む。そして、表面にあるタングステンを、化学的機械的研磨法（以下「ＣＭＰ法」という。）により取り去る。次に、スパッタリング法により、全面にアルミニュウム膜を形成し、このアルミニュウム膜をフォトリソグラフィを用いて選択的にエッチングし、プラグ６の上にアルミニュウム膜からなる複数のパッド７を形成する。
【００３２】
複数のパッド７を含む４層目の層間絶縁膜４−４上に、ＣＶＤ法により、窒化膜からなるＰＶ膜８を形成する。フォトリソグラフィにより、複数のパッド７上のＰＶ膜８のみをエッチングして複数の開口部９を形成し、その複数のパッド７を露出させる。これにより、積層構造のインダクタ３−１〜３−４を有するインダクタアレイが形成できる。このインダクタアレイが形成されたシリコンウェハ１Ａをバックグラインドして薄膜化し、ダイシング（切断）により個片化すれば、図１に示す積層構造のインダクタチップが得られる。
【００３３】
このようにして製造されたインダクタチップは、例えば、実装時においてプリント基板等の上にダイスボンディング（固着）し、そのインダクタチップのパッド７−１ａ，７−１ｂ〜７−４ａ，７−４ｂを必要な他の部品とワイヤボンディング（ワイヤ接続）等で結線することにより、所望の回路動作を行わせることができる。又、インダクタチップを基板内等に埋め込む際には、半田ボールや導電性ペースト等を用いて接続することもできる。
【００３４】
（効果等）
本実施例１では、次の（ａ）〜（ｄ）のような効果等を有している。
【００３５】
（ａ） 積層構造のインダクタチップにより、複数のインダクタ３−１〜３−４を有するアレイを容易に製造できる。しかも、基板１をバックグラインドにより薄型化するので、インダクタチップの全体の厚さを例えば数十μｍという薄型に容易にできる。このような薄型のインダクタチップを使用する場合、複数のインダクタ３−１〜３−４を一度に実装できるので、実装面積を削減でき、実装コストも削減できる。
【００３６】
（ｂ） 複数のプラグ６の位置が重ならないように、各層のインダクタ３−１〜３−４のパターンを所定角度（例えば、９０°）回転させた状態で積層し、これらを垂直方向に埋設したプラグ６を介してパッド７−１ａ，７−１ｂ〜７−４ａ，７−４ｂに接続する構造であるので、各パッド７−１ａ，７−１ｂ〜７−４ａ，７−４ｂを離間した状態で容易に配置形成でき、製造も容易である。しかも、実装時における外部回路との結線作業が容易になり、より実装コストを削減できる。
【００３７】
（ｃ） インダクタ３−１〜３−４の積層数、或いはインダクタパターンの回転方向や回転角度は、図示のものに限定されず、任意の積層数や角度でよく、例えば、インダクタ３−１〜３−４の積層数等に応じてインダクタパターンの回転角度を適宜設定すればよい。又、各インダクタ３−１〜３−４のパターンは、円形スパイラル状等の他の形状にしてもよい。
【００３８】
（ｄ） 使用材料や製造工程等は、種々変更できる。例えば、基板１としてガラス基板、アルミナ基板、或いはガラス・アルミナ基板等、保護用の絶縁膜２として窒化膜等を使用してもよい。スパイラル状インダクタ３−１〜３−４やパッド７として使用しているアルミニュウム箔は、エッチングが容易であるが、これ以外の銅箔等を使用してもよい。銅箔は、エッチングがしづらいので、電気メッキ法等で形成することになるが、導電性がアルミニュウムよりも良い。又、層間絶縁膜４−１〜４−４としてｐ−ＴＥＯＳ以外の材料、プラグ６としてアルミニュウム等、ＰＶ膜８として樹脂等を使用してもよく、それに応じて製造方法を適宜変更すればよい。
【実施例２】
【００３９】
（構造・製造方法）
図６（ａ）、（ｂ）は本発明の実施例２を示すインダクタチップの概略の構成図であり、同図（ａ）は表面から見た平面図、及び同図（ｂ）はその縦断面図である。この図６において、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。
【００４０】
実施例１では、各層の角形スパイラル状インダクタ３−１〜３−４を９０℃ずつ右回転させて形成し、複数のプラグ６の位置が重ならないようにしているが、本実施例２では、各層の角形スパイラル状インダクタ３−１〜３−４の形成位置を任意の方向に平行移動することにより、複数のプラグ６の位置が重ならないようにしている点のみが異なる。
【００４１】
図６（ｂ）の平面図では、各層のインダクタ３−１〜３−４が平行移動して形成され、これに接続されたパッド７−１ａ，７−１ｂ〜７−４ａ，７−４ｂがチップ表面の片側のみに配置された例が示されている。その他の構成や、製造方法は、実施例１とほぼ同様である。
【００４２】
（効果等）
本実施例２では、実施例１の（ａ）〜（ｄ）の効果等を有する他に、更に次の（ｅ）のような効果等がある。
【００４３】
（ｅ） 図７は、図６（ａ）の他の平面図である。
本実施例２では、実施例１のように各層のインダクタ３−１〜３−４を回転させないで平行移動しているので、これに接続されるパッド７−１ａ，７−１ｂ〜７−４ａ，７−４ｂをインダクタチップ表面の片側に局在させることができる。そのため、図７に示すように、インダクタチップ表面の他の片側に空き領域を設けることができ、この空き領域に他の小型のチップ等の部品１０を積層することができる。このように、本実施例２では、複数のインダクタ３−１〜３−４を積層することにより、高密度実装が可能になり、その上、他のチップ等の部品１０を積層することが可能になるので、更なる高密度化を達成できる。
【実施例３】
【００４４】
図８は、本発明の実施例３を示すインダクタチップを用いた部品内蔵プリント基板の概略の断面図である。
【００４５】
この図８では、上記実施例１、２の薄型のインダクタチップ２０等をプリント基板に内蔵させた部品内蔵プリント基板の実装例が示されている。この部品内蔵プリント基板の製造では、例えば、薄型のインダクタチップ２０の他に、予め薄型の抵抗チップ２１、コンデンサチップ２２、及び半導体集積回路チップ（以下「ＬＳＩチップ」という。）２３等の薄型部品を製造しておく。そして、プリント基板本体２４上に、例えば、コンデンサチップ２２及びＬＳＩチップ２３等を固着し、アルミニュウム箔、銅箔等の１層目配線層２５−１により結線し、これらを樹脂絶縁膜２６により被覆して１層目を形成する。更に、１層目の上に、インダクタチップ２０及び抵抗チップ２１等を固着し、１層目配線層２５−１にビアホール２７を介して接続された２層目配線層２５−２によって結線し、これらを樹脂絶縁膜２６により被覆して２層目を形成する等すれば、図８のような積層構造の薄型の部品内蔵プリント基板を容易に製造できる。
【００４６】
インダクタチップ２０等の他の実装例としては、例えば、プリント基板本体２４内に図示しない収納凹部を形成し、この収納凹部内にインダクタチップ２０等を搭載して樹脂絶縁膜２６等により被覆する等、種々の実装形態が可能である。
【図面の簡単な説明】
【００４７】
【図１】本発明の実施例１を示すインダクタチップの概略の構成図である。
【図２】図１の１層目のインダクタ３−１箇所の平面図とその縦断面図である。
【図３】図１の２層目のインダクタ３−２箇所の平面図とその縦断面図である。
【図４】図１の３層目のインダクタ３−３箇所の平面図とその縦断面図である。
【図５】図１の４層目のインダクタ３−４箇所の平面図とその縦断面図である。
【図６】本発明の実施例２を示すインダクタチップの概略の構成図である。
【図７】図６（ａ）の他の平面図である。
【図８】本発明の実施例３を示す部品内蔵プリント基板の概略の断面図である。
【符号の説明】
【００４８】
１ 基板
１Ａ シリコンウェハ
２ プロテクト酸化膜
３−１〜３−４ インダクタ
４−１〜４−４ 層間絶縁膜
５ コンタクトホール
６ プラグ
７ パッド
８ パッシベーション膜（ＰＶ膜）
９ 開口部
１０ 部品
２０ インダクタチップ
２４ プリント基板本体
【特許請求の範囲】
【請求項１】
基板と、
前記基板上において上下に離隔して配置された複数層の薄膜のインダクタであって、前記各層のインダクタは所定形状のパターンを有し、前記各パターンが前記各層毎に横方向にずらして配置された前記複数層のインダクタと、
前記各層毎のインダクタをそれぞれ被覆する複数層の層間絶縁膜と、
横方向に離隔して配置されて前記各層のインダクタにそれぞれ接続された複数のプラグであって、前記複数層の層間絶縁膜を上方向に貫通して前記最上層の層間絶縁膜の表面に引き出された前記複数のプラグと、
前記複数のプラグの上端にそれぞれ接合され、前記最上層の層間絶縁膜上において離隔して配置された複数の電極と、
を備えたことを特徴とするインダクタチップ。
【請求項２】
請求項１記載のインダクタチップにおいて、
前記各パターンは、前記各層毎に回転角度をずらして、又は、前記各層毎に平行移動によりずらして、配置されていることを特徴とするインダクタチップ。
【請求項３】
請求項１又は２記載のインダクタチップにおいて、
前記基板と前記最下層のインダクタとの間に、プロテクト絶縁膜が形成され、
前記最上層の層間絶縁膜は、前記複数の電極を露出させた状態でパッシベーション膜により被覆されていることを特徴とするインダクタチップ。
【請求項４】
請求項１〜３のいずれか１項に記載のインダクタチップにおいて、
前記基板は、シリコン基板、ガラス基板、アルミナ基板、又は、ガラス・アルミナ基板のいずれか１つにより構成され、
前記インダクタ及び／又は前記電極は、アルミニュウム又は銅により形成されていることを特徴とするインダクタチップ。
【請求項５】
基板上にプロテクト絶縁膜を形成するプロテクト絶縁膜形成工程と、
前記プロテクト絶縁膜上に下層のメタル膜を形成し、前記下層のメタル膜をパターニング及びエッチングして、下層のスパイラル状パターンを有する下層の薄膜のインダクタを形成する下層のインダクタ形成工程と、
前記下層のインダクタを含む前記プロテクト絶縁膜の全面に、下層の層間絶縁膜を形成する下層の層間絶縁膜形成工程と、
前記下層の層間絶縁膜上に上層のメタル膜を形成し、前記上層のメタル膜をパターニング及びエッチングして、前記下層のスパイラル状パターンに対して横方向にずれて配置された上層のスパイラル状薄膜パターンを有する上層の薄膜のインダクタを形成する上層のインダクタ形成処理と、前記上層のインダクタを含む前記下層の層間絶縁膜の全面に、上層の層間絶縁膜を形成する上層の層間絶縁膜形成処理と、を交互に繰り返す上層のインダクタ・層間絶縁膜形成工程と、
横方向に離隔して開孔される複数のコンタクトホールであって、前記各コンタクトホールの下端がこれに対応する前記各層のインダクタにそれぞれ位置し、前記各コンタクトホースの上端が前記最上層の層間絶縁膜の表面に位置し、前記複数層の層間絶縁膜を上方向に貫通する前記複数のコンタクトホールを形成し、前記各コンタクトホール中にメタルをそれぞれ充填して複数のプラグを形成するプラグ形成工程と、
前記複数のプラグの上端にそれぞれ接合され、前記最上層の層間絶縁膜上において離隔して配置された複数の電極を形成する電極形成工程と、
前記複数の電極を含む前記最上層の層間絶縁膜の全面にパッシベーション膜を形成し、前記パッシベーション膜における前記複数の電極箇所をエッチングにより開口して前記複数の電極を露出させるパッシベーション膜・開口形成工程と、
を有することを特徴とするインダクタチップの製造方法。
【請求項６】
請求項５記載のインダクタチップの製造方法において、
前記各層のスパイラル状パターンは、前記各層毎に回転角度をずらして、又は、前記各層毎に平行移動によりずらして、形成されることを特徴とするインダクタチップの製造方法。
【請求項７】
請求項５又は６記載のインダクタチップの製造方法において、
前記基板として、シリコン基板、ガラス基板、アルミナ基板、又は、ガラス・アルミナ基板のいずれか１つを用い、
前記インダクタ及び／又は前記電極は、アルミニュウム又は銅により形成することを特徴とするインダクタチップの製造方法。
【請求項８】
請求項１〜４のいずれか１項に記載のインダクタチップを用い、
前記基板をバックグラインドにより薄膜化し、プリント基板を含む他の基板に埋め込むことを特徴とするインダクタチップの実装方法。
【請求項１】
基板と、
前記基板上において上下に離隔して配置された複数層の薄膜のインダクタであって、前記各層のインダクタは所定形状のパターンを有し、前記各パターンが前記各層毎に横方向にずらして配置された前記複数層のインダクタと、
前記各層毎のインダクタをそれぞれ被覆する複数層の層間絶縁膜と、
横方向に離隔して配置されて前記各層のインダクタにそれぞれ接続された複数のプラグであって、前記複数層の層間絶縁膜を上方向に貫通して前記最上層の層間絶縁膜の表面に引き出された前記複数のプラグと、
前記複数のプラグの上端にそれぞれ接合され、前記最上層の層間絶縁膜上において離隔して配置された複数の電極と、
を備えたことを特徴とするインダクタチップ。
【請求項２】
請求項１記載のインダクタチップにおいて、
前記各パターンは、前記各層毎に回転角度をずらして、又は、前記各層毎に平行移動によりずらして、配置されていることを特徴とするインダクタチップ。
【請求項３】
請求項１又は２記載のインダクタチップにおいて、
前記基板と前記最下層のインダクタとの間に、プロテクト絶縁膜が形成され、
前記最上層の層間絶縁膜は、前記複数の電極を露出させた状態でパッシベーション膜により被覆されていることを特徴とするインダクタチップ。
【請求項４】
請求項１〜３のいずれか１項に記載のインダクタチップにおいて、
前記基板は、シリコン基板、ガラス基板、アルミナ基板、又は、ガラス・アルミナ基板のいずれか１つにより構成され、
前記インダクタ及び／又は前記電極は、アルミニュウム又は銅により形成されていることを特徴とするインダクタチップ。
【請求項５】
基板上にプロテクト絶縁膜を形成するプロテクト絶縁膜形成工程と、
前記プロテクト絶縁膜上に下層のメタル膜を形成し、前記下層のメタル膜をパターニング及びエッチングして、下層のスパイラル状パターンを有する下層の薄膜のインダクタを形成する下層のインダクタ形成工程と、
前記下層のインダクタを含む前記プロテクト絶縁膜の全面に、下層の層間絶縁膜を形成する下層の層間絶縁膜形成工程と、
前記下層の層間絶縁膜上に上層のメタル膜を形成し、前記上層のメタル膜をパターニング及びエッチングして、前記下層のスパイラル状パターンに対して横方向にずれて配置された上層のスパイラル状薄膜パターンを有する上層の薄膜のインダクタを形成する上層のインダクタ形成処理と、前記上層のインダクタを含む前記下層の層間絶縁膜の全面に、上層の層間絶縁膜を形成する上層の層間絶縁膜形成処理と、を交互に繰り返す上層のインダクタ・層間絶縁膜形成工程と、
横方向に離隔して開孔される複数のコンタクトホールであって、前記各コンタクトホールの下端がこれに対応する前記各層のインダクタにそれぞれ位置し、前記各コンタクトホースの上端が前記最上層の層間絶縁膜の表面に位置し、前記複数層の層間絶縁膜を上方向に貫通する前記複数のコンタクトホールを形成し、前記各コンタクトホール中にメタルをそれぞれ充填して複数のプラグを形成するプラグ形成工程と、
前記複数のプラグの上端にそれぞれ接合され、前記最上層の層間絶縁膜上において離隔して配置された複数の電極を形成する電極形成工程と、
前記複数の電極を含む前記最上層の層間絶縁膜の全面にパッシベーション膜を形成し、前記パッシベーション膜における前記複数の電極箇所をエッチングにより開口して前記複数の電極を露出させるパッシベーション膜・開口形成工程と、
を有することを特徴とするインダクタチップの製造方法。
【請求項６】
請求項５記載のインダクタチップの製造方法において、
前記各層のスパイラル状パターンは、前記各層毎に回転角度をずらして、又は、前記各層毎に平行移動によりずらして、形成されることを特徴とするインダクタチップの製造方法。
【請求項７】
請求項５又は６記載のインダクタチップの製造方法において、
前記基板として、シリコン基板、ガラス基板、アルミナ基板、又は、ガラス・アルミナ基板のいずれか１つを用い、
前記インダクタ及び／又は前記電極は、アルミニュウム又は銅により形成することを特徴とするインダクタチップの製造方法。
【請求項８】
請求項１〜４のいずれか１項に記載のインダクタチップを用い、
前記基板をバックグラインドにより薄膜化し、プリント基板を含む他の基板に埋め込むことを特徴とするインダクタチップの実装方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２００６−１８６０３７（Ｐ２００６−１８６０３７Ａ）
【公開日】平成１８年７月１３日（２００６．７．１３）
【国際特許分類】
【出願番号】特願２００４−３７６６６０（Ｐ２００４−３７６６６０）
【出願日】平成１６年１２月２７日（２００４．１２．２７）
【出願人】（００００００２９５）沖電気工業株式会社 (6,645)
【出願人】（５９６０９１００４）株式会社マルチ (18)
【出願人】（８９９００００６８）学校法人早稲田大学 (602)
【出願人】（５０２２７３０９６）株式会社関東学院大学表面工学研究所 (52)
【Ｆターム（参考）】
【公開日】平成１８年７月１３日（２００６．７．１３）
【国際特許分類】
【出願日】平成１６年１２月２７日（２００４．１２．２７）
【出願人】（００００００２９５）沖電気工業株式会社 (6,645)
【出願人】（５９６０９１００４）株式会社マルチ (18)
【出願人】（８９９００００６８）学校法人早稲田大学 (602)
【出願人】（５０２２７３０９６）株式会社関東学院大学表面工学研究所 (52)
【Ｆターム（参考）】
[ Back to top ]