ウェアレベル制御ロジックを含むメモリシステム
【課題】不揮発性メモリのバッファ領域のウェアレベルを緩和するメモリシステムが提供される。
【解決手段】本発明によるメモリシステムは使用者領域とバッファ領域を有する不揮発性メモリと、前記不揮発性メモリのウェアレベル情報に基づいて、前記使用者領域の一部ブロックを前記バッファ領域に転換する動作を管理するためのウェアレベル制御ロジックと、を含む。前記ウェアレベル情報は前記使用者領域のプログラム−消去サイクル情報、ＥＣＣエラー率情報、又は消去ループ回数情報であり得る。本発明によると、バッファ領域のＰ／Ｅサイクル耐久性（ｅｎｄｕｒａｎｃｅ）を増加するか、或いはＥＣＣエラー率や消去ループ回数の増加率を減らすことによって、メモリシステムの性能を向上させ得る。
【解決手段】本発明によるメモリシステムは使用者領域とバッファ領域を有する不揮発性メモリと、前記不揮発性メモリのウェアレベル情報に基づいて、前記使用者領域の一部ブロックを前記バッファ領域に転換する動作を管理するためのウェアレベル制御ロジックと、を含む。前記ウェアレベル情報は前記使用者領域のプログラム−消去サイクル情報、ＥＣＣエラー率情報、又は消去ループ回数情報であり得る。本発明によると、バッファ領域のＰ／Ｅサイクル耐久性（ｅｎｄｕｒａｎｃｅ）を増加するか、或いはＥＣＣエラー率や消去ループ回数の増加率を減らすことによって、メモリシステムの性能を向上させ得る。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体メモリ装置に関し、さらに具体的には不揮発性メモリに基づくメモリシステム、及びそのモード転換動作に関する。
【背景技術】
【０００２】
半導体メモリ装置は一般的にＤＲＡＭ、ＳＲＡＭ等のような揮発性メモリ装置とＥＥＰＲＯＭ、ＦＲＡＭ（登録商標）、ＰＲＡＭ、ＭＲＡＭ、フラッシュメモリ等のような不揮発性メモリ装置とに区分することができる。揮発性メモリ装置は電源が遮断される時、格納したデータを失うが、不揮発性メモリは電源が遮断されでも格納したデータを保存する。特に、フラッシュメモリは速い読出し速度、低い電力消費、大容量データ格納等の長所を有する。このようなことから、フラッシュメモリを含むメモリシステムはデータ保存媒体として広く使われている。
不揮発性メモリを含むメモリシステムはファイルデータを効率的に管理し、システムの性能を向上するために、データを使用者領域(ｕｓｅｒ ａｒｅａ)に格納する前にバッファ領域に格納する。このようなプログラム方式によれば、マージ動作（ｍｅｒｇｅ ｏｐｅｒａｔｉｏｎ）やブロック消去（ｂｌｏｃｋ ｅｒａｓｅ）回数等を減らし得る。そして、メモリコントローラ内のＳＲＡＭバッファの使用量を減らすことができる長所がある。
しかし、このようなプログラム方式はバッファ領域に格納するファイルデータのサイズが大きくなることから、バッファ領域の空間が不足する可能性があり、バッファ領域と使用者領域との間のファイルデータの移動が頻繁に発生してメモリシステムの性能が低下し得る。また、全てプログラム動作の時にバッファ領域を使用するので、バッファ領域のウェアレベル（ｗｅａｒ ｌｅｖｅｌ）が使用者領域に比べて速く増加する問題点がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許出願公開第２００６−０１５２９８１号明細書
【特許文献２】韓国特許出願公開第１０−２００８−００６９８２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の目的は不揮発性メモリのバッファ領域のウェアレベルを緩和するメモリシステムを提供することにある。
【課題を解決するための手段】
【０００５】
本発明の実施形態によるメモリシステムは使用者領域とバッファ領域とを有する不揮発性メモリと、前記不揮発性メモリのウェアレベル情報に基づいて、前記使用者領域の一部ブロックを前記バッファ領域に転換する動作（以下、‘モード転換動作’と称する）を管理するためのウェアレベル制御ロジックと、を含む。
【０００６】
実施形態として、前記使用者領域にはメモリセル当たりＮ（Ｎは２以上である自然数）ビットデータが格納され、前記バッファ領域にはメモリセル当たりＭ（ＭはＮより小さい自然数）ビットデータが格納される。前記バッファ領域にはシングルビットデータが格納され得る。不揮発性メモリは外部から入力されたデータを前記バッファ領域に格納した次に、前記バッファ領域に格納されたデータを前記使用者領域へ移動する。
【０００７】
他の実施形態として、前記ウェアレベル情報は前記使用者領域のプログラム−消去サイクル情報であり得る。前記ウェアレベル制御ロジックは前記プログラム−消去サイクル情報にしたがって、段階的にモード転換動作を遂行できる。
【０００８】
その他の実施形態として、前記ウェアレベル情報はＥＣＣエラー率情報であり得る。前記ウェアレベル制御ロジックは前記ＥＣＣエラー率情報にしたがって、段階的にモード転換動作を遂行できる。
【０００９】
その他の実施形態として、前記ウェアレベル情報は消去ループ回数情報であり得る。前記ウェアレベル制御ロジックは前記消去ループ回数情報にしたがって、段階的にモード転換動作を遂行できる。
【発明の効果】
【００１０】
本発明によるメモリシステムはウェアレベル情報（例えば、プログラム−消去サイクル、ＥＣＣエラー率、消去ループ回数等）に基づいて、使用者領域の一部メモリブロックを段階的にバッファ領域にモード転換を遂行できる。本発明によると、バッファ領域のＰ／Ｅサイクル耐久性（ｅｎｄｕｒａｎｃｅ）を増加するか、或いはＥＣＣエラー率や消去ループ回数の増加率を減らすことによって、メモリシステムの性能を向上させることができる。
【図面の簡単な説明】
【００１１】
【図１】本発明によるメモリシステムを概略的に示すブロック図である。
【図２】プログラム−消去サイクルに基づいてモード転換動作を説明するためのブロック図である。
【図３】図２に図示されたメモリシステムのプログラム−消去サイクルにしたがう使用者領域及びバッファ領域の耐久性を示す表である。
【図４Ａ】図２に図示されたメモリシステムのプログラム−消去サイクルにしたがうモード変換動作を説明するための概念図である。
【図４Ｂ】図２に図示されたメモリシステムのプログラム−消去サイクルにしたがうモード変換動作を説明するための概念図である。
【図５】図２に図示されたメモリシステムのモード転換動作を遂行するためのマッピングテーブルを例示的に示す表である。
【図６】ＥＣＣエラー率に基づいたモード転換動作を説明するためのブロック図である。
【図７Ａ】図６に図示されたメモリシステムのＥＣＣエラー率にしたがうモード変換動作を説明するための概念図である。
【図７Ｂ】図６に図示されたメモリシステムのＥＣＣエラー率にしたがうモード変換動作を説明するための概念図である。
【図８】消去ループ回数に基づいたモード転換動作を説明するためのブロック図である。
【図９】図８に図示された消去ループカウンターを説明するためのダイヤグラムである。
【図１０Ａ】図８に図示されたメモリシステムの消去ループ回数にしたがうモード変換動作を説明するための概念図である。
【図１０Ｂ】図８に図示されたメモリシステムの消去ループ回数にしたがうモード変換動作を説明するための概念図である。
【図１１】本発明によるメモリシステムの多様な適用例を示すブロック図である。
【図１２】本発明によるメモリシステムの多様な適用例を示すブロック図である。
【図１３】本発明の実施形態によるメモリシステムをメモリカードシステムに適用した例を示すブロック図である。
【図１４】本発明の実施形態によるメモリシステムをソリッドステートドライブ（ＳＳＤ）システムに適用した例を示すブロック図である。
【図１５】図１４に図示されたＳＳＤコントローラの構成を例示的に示すブロック図である。
【図１６】本発明の実施形態によるメモリシステムを電子装置で具現された例を示すブロック図である。
【図１７】本発明に使用されるフラッシュメモリを例示的に示すブロック図である。
【図１８】図１７に図示されたメモリブロックＢＬＫ１の３次元構造を例示的に示す斜視図である。
【図１９】図１８に図示されたメモリブロックＢＬＫ１の等価回路図である。
【発明を実施するための形態】
【００１２】
以下で、本発明が属する技術分野で通常の知識を有する者が本発明の技術的思想を容易に実施できる程度、詳細に説明するために、本発明の実施形態を添付された図面を参照して説明する。
【００１３】
図１は本発明によるメモリシステムを概略的に示すブロック図である。図１を参照すれば、本発明によるメモリシステム１００は不揮発性メモリ（ＮＶＭ、１１０）及びメモリコントローラ１２０を含む。
【００１４】
不揮発性メモリ１１０はメモリコントローラ１２０によって制御され、メモリコントローラ１２０の要請に対応する動作（例えば、読出し又は書込み動作等）を遂行できる。不揮発性メモリ１１０は使用者領域１１１とバッファ領域１１２とを含む。使用者領域１１１は低速動作を遂行するメモリ（以下、低速不揮発性メモリ）で具現され、バッファ領域１１２は高速動作を遂行するメモリ（以下、高速不揮発性メモリ）で具現され得る。
【００１５】
高速不揮発性メモリは高速動作に適合であり、低速不揮発性メモリは低速動作に適合なマッピングスキームを使用するように構成され得る。例えば、低速不揮発性メモリを構成する使用者領域１１１はブロックマッピングスキームを通じて管理され、高速不揮発性メモリを構成するバッファ領域１１２はページマッピングスキームを通じて管理され得る。ページマッピングスキームは動作性能（例えば、書込み性能）の低下を発生させるマージ動作を必要としないので、バッファ領域１１２は高速に動作できる。反面に、ブロックマッピングスキームは動作性能（例えば、書込み性能）の低下を発生させるマージ動作を必要とするので、使用者領域１１１は相対的に低速に動作する。
【００１６】
一方、バッファ領域１１２はセル当たり１−ビットデータを格納する単一レベルセルフラッシュメモリ（ＳＬＣ ｆｌａｓｈ ｍｅｍｏｒｙ）で構成され、使用者領域１１１はセル当たりＮ−ビットデータＮは２又はそれより大きい整数）を格納するマルチ−レベルセルフラッシュメモリ（ＭＬＣ ｆｌａｓｈ ｍｅｍｏｒｙ）で構成され得る。又は、使用者及びバッファ領域１１１、１１２の各々はマルチ−レベルフラッシュメモリで構成され得る。例えば、使用者領域１１１はセル当たりＮ−ビットデータを格納し、バッファ領域１１２はセル当たりＭ−ビットデータを格納できる。ここで、ＭはＮより小さい自然数である。一方、使用者領域１１１とバッファ領域１１２とは１つのメモリ装置で具現されるか、或いは別のメモリ装置で具現されることもあり得る。
【００１７】
メモリコントローラ１２０は外部（例えば、ホスト）の要請に応答して不揮発性メモリ１１０に対する読出し及び書込み動作を制御する。メモリコントローラ１２０はホストインターフェイス１２１、メモリインターフェイス１２２、制御ユニット１２３、ＲＡＭ１２４、ＥＣＣ回路１２５、及びウェアレベル制御ロジック（Ｗｅａｒ Ｌｅｖｅｌ Ｃｏｎｔｒｏｌ Ｌｏｇｉｃ）１２６を含む。
【００１８】
ホストインターフェイス１２１は外部（例えば、ホスト）とのインターフェイスを提供し、メモリインターフェイス１２２は不揮発性メモリ１１０とのインターフェイスを提供する。ホストインターフェイス１２１は１つ又はそれより多いチャンネル（又は、ポート）（図示せず）を通じてホスト（図示せず）に連結され得る。例えば、ホストインターフェイス１２１はＰＡＴＡバス（ｐａｒａｌｌｅｌ ＡＴ ａｔｔａｃｈｍｅｎｔ ｂｕｓ）とＳＡＴＡバス（ｓｅｒｉａｌ ＡＴ ａｔｔａｃｈｍｅｎｔ）との中でいずれか１つ又はこれら全てを通じてホストと連結され得る。又は、ホストインターフェイス１２１はＳＣＳＩ、ＵＳＢ等を通じて外部に連結されることもあり得る。
【００１９】
制御ユニット１２３は不揮発性メモリ１１０に対する全般的な動作（例えば、読出し、書込み、ファイルシステム管理等）を制御することができる。例えば、たとえ図面には図示していないが、制御ユニット１２３は中央処理装置（ＣＰＵ）、プロセッサー（ｐｒｏｃｅｓｓｏｒ）、ＳＲＡＭ、ＤＭＡ制御器等を含むことができる。例示的な制御ユニット１２３は特許文献１に開示され、本出願の参照として包含される。
【００２０】
制御ユニット１２３は不揮発性メモリ１１０のバッファ領域１１２に格納されたデータを使用者領域１１１へ移す動作を管理することができる。ここで、バッファ領域１１２に格納されたデータはフラッシュ動作によってＲＡＭ１２４でダンプされたデータであってよく、ホストの書込み要請によって外部から提供されたデータであってもよい。
【００２１】
バッファ領域１１２で使用者領域１１１へデータを移す動作は多様な方式を通じて遂行できる。例えば、バッファ領域１１２の余裕空間が予め設定された空間（例えば、３０％）以下であるか否かにしたがって開始され得る。他の例として、決められた時間毎に周期的に開始されてもよい。その他の例として、不揮発性メモリ１１０のアイドル時間（ｉｄｌｅ ｔｉｍｅ）を感知することによって開始されることもあり得る。
【００２２】
ＲＡＭ１２４は制御ユニット１２３の制御にしたがって動作し、ワークメモリ（ｗｏｒｋ ｍｅｍｏｒｙ）、バッファメモリ（ｂｕｆｆｅｒ ｍｅｍｏｒｙ）、キャッシュメモリ（ｃａｃｈｅ ｍｅｍｏｒｙ）等として使用され得る。ＲＡＭ１２４は１つのチップで構成されるか、或いは不揮発性メモリ１１０の各領域に対応する複数のチップで構成され得る。
【００２３】
ＲＡＭ１２４がワークメモリとして使用される場合に、制御ユニット１２３によって処理されるデータが臨時格納される。ＲＡＭ１２４がバッファメモリとして使用される場合には、ホストから不揮発性メモリ１１０へ又は不揮発性メモリ１１０からホストへ伝送されるデータをバッファリングするのに使用される。ＲＡＭ１２４がキャッシュメモリとして使用される場合（以下、キャッシュスキームと称する）に、ＲＡＭ１２４は低速の不揮発性メモリ１１０が高速に動作するようにする。キャッシュスキームによれば、キャッシュメモリ（ＲＡＭ、１２４）に格納されたファイルデータが不揮発性メモリ１１０のバッファ領域１１２にダンプ（ｄｕｍｐ）される。制御ユニット１２３はダンプ動作にしたがうマッピングテーブル（ｍａｐｐｉｎｇ ｔａｂｌｅ）を管理することができる。
【００２４】
ＲＡＭ１２４は不揮発性メモリ１１０がフラッシュメモリである場合にフラッシュ変換階層ＦＴＬを駆動するための駆動メモリとして使用され得る。フラッシュ変換階層ＦＴＬはフラッシュメモリのマージ動作（ｍｅｒｇｅ ｏｐｅｒａｔｉｏｎ）やマッピングテーブル（ｍａｐｐｉｎｇ ｔａｂｌｅ）等を管理するのに使用される。
【００２５】
一方、ホスト（図示せず）は書込み（ｗｒｉｔｅ）、読出し（ｒｅａｄ）の以外にフラッシュキャッシュ（ｆｌｕｓｈ ｃａｃｈｅ）のようなコマンドをメモリシステム１００へ提供する。メモリシステム１００はフラッシュキャッシュコマンドを受信する時、データ一貫性（ｄａｔａ ｃｏｎｓｉｓｔｅｎｃｙ）を維持するために、キャッシュメモリ１２４に格納されているファイルデータを不揮発性メモリ１１０のバッファ領域１１２に格納する。このような一連の動作をフラッシュ動作（ｆｌｕｓｈ ｏｐｅｒａｔｉｏｎ）と称する。制御ユニット１２３はフラッシュ動作の時にキャッシュメモリ１２４のファイルデータを不揮発性メモリ１１０のバッファ領域１１２にダンプする動作を管理することができる。
【００２６】
ＥＣＣ回路１２５は不揮発性メモリ１１０から受信したデータのエラービットを訂正するためのエラー訂正コードＥＣＣを生成する。ＥＣＣ回路１２５は不揮発性メモリ１１０に提供されるデータのエラー訂正エンコーディングを遂行して、パリティー（ｐａｒｉｔｙ）ビットが付加されたデータを形成する。パリティービットは不揮発性メモリ１１０に格納され得る。また、ＥＣＣ回路１２５は出力されたデータに対してエラー訂正デコーディングを遂行し、遂行結果にしたがってエラー訂正デコーディングの成功の可否を判断することができる。ＥＣＣ回路１２５は判断結果にしたがって指示信号を出力し、パリティービットを使用してデータのエラービットを訂正できる。
【００２７】
ＥＣＣ回路１２５はＬＤＰＣ（ｌｏｗ ｄｅｎｓｉｔｙ ｐａｒｉｔｙ ｃｈｅｃｋ） ｃｏｄｅ、ＢＣＨ ｃｏｄｅ、ｔｕｒｂｏ ｃｏｄｅ、リードソロモンコード（Ｒｅｅｄ−Ｓｏｌｏｍｏｎ ｃｏｄｅ）、ｃｏｎｖｏｌｕｔｉｏｎ ｃｏｄｅ、ＲＳＣ（ｒｅｃｕｒｓｉｖｅ ｓｙｓｔｅｍａｔｉｃ ｃｏｄｅ）、ＴＣＭ（ｔｒｅｌｌｉｓ−ｃｏｄｅｄ ｍｏｄｕｌａｔｉｏｎ）、ＢＣＭ（Ｂｌｏｃｋ ｃｏｄｅｄ ｍｏｄｕｌａｔｉｏｎ）等の符号化変調（ｃｏｄｅｄ ｍｏｄｕｌａｔｉｏｎ）を使用してエラーを訂正することができる。ＥＣＣ回路１２５はエラーを訂正するための回路、システム又は装置を全て含むことができる。
【００２８】
ウェアレベル制御ロジック１２６は不揮発性メモリ１１０のウェアレベル（ｗｅａｒ ｌｅｖｅｌ）に基づいて、使用者領域１１１の一部ブロックをバッファ領域１１２に転換する動作を管理することができる。このような動作をモード転換動作（ｍｏｄｅ ｃｈａｎｇｅ ｏｐｅｒａｔｉｏｎ）と称する。ウェアレベル制御ロジック１２６は不揮発性メモリ１１０のウェアレベルが一定のレベルに到達する時、使用者領域１１１の１つ又はその以上のメモリブロックをＭＬＣモードからＳＬＣモードに転換する動作を管理することができる。
【００２９】
ウェアレベル制御ロジック１２６はハードウェアやソフトウェアで具現され得る。即ち、ウェアレベル制御ロジック１２６はメモリコントローラ１２０内に１つのチップやモジュールで設置されるか、或いはフロッピー（登録商標）ディスクやコンパクトディスク又はＵＳＢ等のような外装メモリを通じて連結されることもあり得る。一方、ウェアレベル制御ロジック１２６は使用者によってプログラムできる形態で具現されることもあり得る。
【００３０】
不揮発性メモリ１１０のウェアレベルはプログラム−消去サイクル（Ｐ／Ｅサイクル）、ＥＣＣエラー率、又は消去ループ回数等のようなパラメーター（以下、ウェアレベルパラメーターと称する）を通じて知ることができる。不揮発性メモリ１１０は一般的にＰ／Ｅサイクル、ＥＣＣエラー率、消去ループ回数が増加するほど、ウェアレベル（ｗｅａｒ ｌｅｖｅｌ）が増加する。以下では、ウェアレベルパラメーターに基づいたメモリシステム１００のモード転換動作が詳細に説明される。
【００３１】
図２はプログラム−消去サイクルに基づいてモード転換動作を説明するためのブロック図である。図２を参照すれば、メモリシステム２００は不揮発性メモリ２１０及びメモリコントローラ２２０を含む。不揮発性メモリ２１０は使用者領域２１１及びバッファ領域２１２を含む。使用者領域２１１はメモリセル当たり２ビット以上を格納するＭＬＣ領域にモード設定され、バッファ領域２１２はシングルビットを格納するＳＬＣ領域にモード設定されている。
【００３２】
不揮発性メモリ２１０はプログラム−消去動作を反複して遂行できる許容限度が定まっている。これをＰ／Ｅサイクル耐久性（ｅｎｄｕｒａｎｃｅ）と称する。Ｐ／Ｅサイクル耐久性はメモリセル当たり格納するデータビット数にしたがって異なり得る。一般的にセル当たり格納するデータビット数が小さいほど、Ｐ／Ｅサイクル耐久性は増加する。
【００３３】
一方、使用者領域２１１にプログラムされる全てのデータは先にバッファ領域２１２に格納される。その次にバッファ領域２１２で使用者領域２１１へデータを移す動作が遂行される。このようなプログラム方式をＯＢＰ（Ｏｎ−ｃｈｉｐ Ｂｕｆｆｅｒｅｄ Ｐｒｏｇｒａｍ）と称する。ＯＢＰ方式によれば、バッファ領域２１２に対するプログラム−消去動作が反復的に遂行されるので、バッファ領域２１２のＰ／Ｅサイクル耐久性が良くなければならない。図２に図示されたメモリシステム２００は使用者領域２１１の一部をバッファ領域２１２へモード転換することによって、バッファ領域２１２のＰ／Ｅサイクル耐久性を増加することができる。
【００３４】
続いて、図２を参照すれば、メモリコントローラ２２０は制御ユニット２２３及びウェアレベル制御ロジック２２６を含む。制御ユニット２２３は不揮発性メモリ２１０のプログラム−消去サイクルＰ／Ｅに関する情報をウェアレベル制御ロジック２２６へ提供する。ウェアレベル制御ロジック２２６はＰ／Ｅ情報に基づいて、使用者領域２１１の一部メモリブロックに対するモード転換動作（ｍｏｄｅ ｃｈａｎｇｅ ｏｐｅｒａｔｉｏｎ）を遂行する。
【００３５】
例えば、不揮発性メモリ２１０は１００個のメモリブロックで構成され、使用者領域２１１は９８個の３ビットＭＬＣメモリブロックで構成され、バッファ領域２１２は２個のＳＬＣメモリブロックで構成されていると仮定する。ウェアレベル制御ロジック２２６はＰ／Ｅサイクルが予め決められた回数に到達する時、使用者領域２１１の一部ＭＬＣメモリブロックをＳＬＣメモリブロックに転換する。
【００３６】
図３は図２に図示されたメモリシステムのプログラム−消去サイクルにしたがう使用者領域及びバッファ領域の耐久性を示す表である。図３は、ＳＬＣバッファ領域（図２参照、２１２）は２％であり、３ビットＭＬＣ使用者領域（図２参照、２１１）は９８％であると仮定する。また、図３はＭＬＣ使用者領域２１１にプログラムされる全てデータは先にＳＬＣバッファ領域２１２に格納されると仮定する。
【００３７】
図３を参照すれば、ＭＬＣ使用者領域２１１の耐久性（ＭＬＣ［Ｅ］）が０．５Ｋ、１．０Ｋ、１．５Ｋである時、ＳＬＣバッファ領域２１２の耐久性（ＳＬＣ［Ｅ］）は各々７５Ｋ、１５０Ｋ、２２５Ｋである。ＭＬＣ使用者領域２１１のＰ／Ｅサイクルを１０００回保障するためには、不揮発性メモリ（図２参照、２００）はＳＬＣバッファ領域（図２参照、２１２）のＰ／Ｅサイクルを１５０、０００回を保障しなければならない。ＳＬＣバッファ領域２１２及びＭＬＣ使用者領域２１１の耐久性の相関関係は数式１のように表現できる。
【００３８】
[数式１]
ＳＬＣ［Ｅ］＝ＭＬＣ［Ｅ］×３×（ＭＬＣブロック数／ＳＬＣブロック数）
【００３９】
ＳＬＣバッファ領域の耐久性（ＳＬＣ［Ｅ］）はＭＬＣ使用者領域の耐久性（ＭＬＣ［Ｅ］）が増加するほど、増加し、ＳＬＣバッファ領域のブロック数が多くほど、減少する。ＳＬＣバッファ領域２１２の耐久性はＭＬＣ使用者領域２１１の耐久性より１０倍以上大きい。これはＭＬＣ使用者領域２１１として使用した一部メモリブロックをＳＬＣバッファ領域２１２へモードを転換しても９０％以上の耐久性をそのまま使用することを意味する。
【００４０】
図４Ａ及び図４Ｂは図２に図示されたメモリシステムのプログラム−消去サイクルにしたがうモード変換動作を説明するための概念図である。図４Ａは不揮発性メモリ（図２参照、２１０のＭＬＣ使用者領域（図２参照、２１１）のＰ／Ｅサイクル使用パーセント（％）にしたがうモード転換動作を示し、図４ＢはＳＬＣバッファ領域２１２のＰ／Ｅサイクル使用パーセント（％）にしたがうモード転換動作を示す。
【００４１】
図４Ａを参照すれば、ＭＬＣ使用者領域２１１のＰ／Ｅサイクル初期（０％）に、ＭＬＣ使用者領域２１１は９８％であり、ＳＬＣバッファ領域２１２は２％である。即ち、不揮発性メモリ２１０は全体１００個のメモリブロックの中で９８個のメモリブロックを使用者領域として使用し、２個のメモリブロックをバッファ領域として使用されている。
【００４２】
ＭＬＣ使用者領域２１１のＰ／Ｅサイクルが２５％遂行された場合に、ＭＬＣ使用者領域２１１の一部メモリブロック（例えば、２個のメモリブロック）はＳＬＣバッファ領域２１２に転換される。
【００４３】
例えば、ＭＬＣ使用者領域２１１のＰ／Ｅサイクル耐久性が１０００回であるとすれば、Ｐ／Ｅサイクルが２５０回遂行される時、ＭＬＣ使用者領域２１１の２個のメモリブロックはＳＬＣバッファ領域２１２に転換される。そして、ＳＬＣバッファ領域２１２として使用されたメモリブロックはウェアアウト（ｗｅａｒ−ｏｕｔ）として処理されてバッドブロック（ｂａｄ ｂｌｏｃｋ）になる。上の例で、ＳＬＣバッファ領域２１２に転換されたメモリブロックは１００Ｋ以上のＰ／Ｅサイクルに該当する耐久性を有することができる（図３参照）。
【００４４】
ＭＬＣ使用者領域２１１のＰ／Ｅサイクルが５０％遂行された場合に、ＭＬＣ使用者領域２１１の他の一部メモリブロックがＳＬＣバッファ領域２１２に転換される。上の例で、Ｐ／Ｅサイクルが５００回遂行される時、ＭＬＣ使用者領域２１１の２個のメモリブロックはＳＬＣバッファ領域２１２に転換される。そして、ＳＬＣバッファ領域２１２として使用されたメモリブロックはウェアアウト（ｗｅａｒ−ｏｕｔ）として処理される。この時、ＭＬＣ使用者領域２１１のメモリブロックは９４個である。
【００４５】
同様に、ＭＬＣ使用者領域２１１のＰ／Ｅサイクルが７５％遂行された場合に、ＭＬＣ使用者領域２１１のその他の一部メモリブロックがＳＬＣバッファ領域２１２に転換される。上の例で、Ｐ／Ｅサイクルが７５０回遂行される時、ＭＬＣ使用者領域２１１の２個のメモリブロックはＳＬＣバッファ領域２１２に転換される。そして、ＳＬＣバッファ領域２１２として使用されたメモリブロックはウェアアウト（ｗｅａｒ−ｏｕｔ）として処理される。この時、ＭＬＣ使用者領域２１１のメモリブロックは９２個である。
【００４６】
図４Ｂを参照すれば、ＳＬＣ使用者領域２１２のＰ／Ｅサイクル初期（０％）で、不揮発性メモリ２１０は全体１００個のメモリブロックの中で９８個のメモリブロックを使用者領域として使用し、２個のメモリブロックをバッファ領域として使用している。
【００４７】
ＳＬＣバッファ領域２１２のＰ／Ｅサイクルが７０％遂行された場合に、ＭＬＣ使用者領域２１１の２個のメモリブロックはＳＬＣバッファ領域２１２に転換される。この時、ＳＬＣバッファ領域２１２は４個のメモリブロックを有する。新しくＳＬＣバッファ領域に転換されたメモリブロックは既存のＳＬＣバッファ領域２１２のメモリブロックより多いＰ／Ｅサイクルを有することができる。全体的にＳＬＣバッファ領域２１２のＰ／Ｅサイクル耐久性は増える。
【００４８】
ＳＬＣバッファ領域２１２のＰ／Ｅサイクルが８０％遂行された場合に、ＭＬＣ使用者領域２１１の他の一部メモリブロックがＳＬＣバッファ領域２１２に転換される。この時、最初からＳＬＣバッファ領域２１２として使用されたメモリブロックはウェアアウト（ｗｅａｒ−ｏｕｔ）として処理され得る。この時、ＭＬＣ使用者領域２１１のメモリブロックは９４個である。
【００４９】
同様に、ＳＬＣバッファ領域２１２のＰ／Ｅサイクルが９０％遂行された場合に、ＭＬＣ使用者領域２１１のその他の一部メモリブロックがＳＬＣバッファ領域２１２に転換される。そして、ＳＬＣバッファ領域２１２として使用された４個のメモリブロックはウェアアウト（ｗｅａｒ−ｏｕｔ）として処理され得る。この時、ＭＬＣ使用者領域２１１のメモリブロックは９２個である。
【００５０】
図４Ａ及び図４ＢはＰ／Ｅサイクルにしたがって４段階に分かられて使用者領域２１１をバッファ領域２１２に転換する例を示す。使用者領域２１１は初期に９８％の使用量を有し、徐々に減って最終的に９２％の使用量を有する。しかし、使用者領域２１１の空間が減る代わりに、バッファ領域２１２のＰ／Ｅサイクル耐久性は大きく増大されて、全体的にメモリシステム２００の性能は大きく向上され得る。
【００５１】
図５は図２に図示されたメモリシステムのモード転換動作を遂行するためのマッピングテーブルを例示的に示す。図５に図示されたマッピングテーブルはＭＬＣ使用者領域（図２参照、２１１）のＰ／Ｅサイクルが２５％遂行された場合を示す。
【００５２】
図５を参照すれば、不揮発性メモリ（図２参照、２１０）は１００個のメモリブロック００１〜１００を有する。第１及び第２メモリブロック００１、００２はＰ／Ｅサイクル初期にＳＬＣモード、即ちＳＬＣバッファ領域（図２参照、２１２）に割当されている。第３乃至第１００メモリブロック００３〜１００はＭＬＣモード、即ちＭＬＣ使用者領域２１１に割当されている。ＭＬＣ使用者領域２１１のＰ／Ｅサイクルが２５％遂行されれば、第１及び第２メモリブロック００１、００２はウェア−アウトされ、第３及び第４メモリブロック００３、００４はＳＬＣモードに転換される。即ち、第３及び第４メモリブロック００３、００４はＳＬＣバッファ領域２１２にモード転換される。
【００５３】
再び図２を参照すれば、本発明の実施形態によるメモリシステム２００はプログラム−消去サイクル（Ｐ／Ｅ ｃｙｃｌｅ）情報に基づいて、使用者領域２１１の一部メモリブロックを段階的にバッファ領域２１２にモード転換を遂行できる。本発明によると、バッファ領域２１２のＰ／Ｅサイクル耐久性が良くなることによって、メモリシステム２００の性能が向上され得る。
【００５４】
図６はＥＣＣエラー率に基づいたモード転換動作を説明するためのブロック図である。図６を参照すれば、メモリシステム３００は不揮発性メモリ３１０及びメモリコントローラ３２０を含む。不揮発性メモリ３１０は使用者領域３１１及びバッファ領域３１２を含み、メモリコントローラ３２０はＥＣＣ回路３２５及びウェアレベル制御ロジック３２６を含む。
【００５５】
不揮発性メモリ３１０を使用する分だけ、ＥＣＣエラー率は増加する。ＥＣＣ回路３２５はエラーを訂正できる最大ビット数が定まっている。ＯＢＰ方式によれば、バッファ領域３１２に対するプログラムや読出し動作が反復的に遂行されるので、使用者領域３１１よりバッファ領域３１２のＥＣＣエラー率がさらに速い速度で増加する。図６に図示されたメモリシステム３００は使用者領域３１１の一部をバッファ領域３１２にモード転換することによって、バッファ領域３１２のＥＣＣエラー増加率を減らすことができる。
【００５６】
続いて、図６を参照すれば、ＥＣＣ回路３２５は不揮発性メモリ３１０のＥＣＣエラー率（ｅｒｒｏｒ ｒａｔｅ）に関する情報をウェアレベル制御ロジック３２６へ提供する。ウェアレベル制御ロジック３２６はＥＣＣエラー率に基づいて、使用者領域３１１の一部メモリブロックに対するモード転換動作を遂行する。例えば、ウェアレベル制御ロジック３２６はＥＣＣエラー率が予め決められたエラー率に到達する時、使用者領域３１１の一部メモリブロックをバッファ領域３１２に転換する。
【００５７】
図７Ａ及び図７Ｂは図６に図示されたメモリシステムのＥＣＣエラー率にしたがうモード変換動作を説明するための概念図である。図７ＡはＭＬＣ使用者領域のＥＣＣエラー率にしたがうモード変換動作を示し、図７ＢはＳＬＣバッファ領域のＥＣＣエラー率にしたがう全て変換動作を示す。図７Ａ及び図７Ｂでは説明を簡単にするため、ＥＣＣ回路（図６参照、３２５）の訂正可能であるＥＣＣエラービットは１００であることと仮定する。
【００５８】
図７Ａを参照すれば、ＭＬＣ使用者領域３１１のＥＣＣエラー率が０％〜１０％である区間で、ＭＬＣ使用者領域３１１は９９個のメモリブロックを有し、ＳＬＣバッファ領域は１個のメモリブロックを有すると仮定する。ＥＣＣエラー率が１０％〜２０％である場合に、ＭＬＣ使用者領域３１１の一部メモリブロック（例えば、１つのメモリブロック）はＳＬＣバッファ領域３１２に転換される。そして、ＳＬＣバッファ領域３１２として使用されたメモリブロックはウェアアウト（ｗｅａｒ−ｏｕｔ）として処理される。この時、ＭＬＣ使用者領域３１１は９８個のメモリブロックに構成される。このような方法に、ＥＣＣエラー率が９０％〜１００％である場合に、ＭＬＣ使用者領域３１１の９個のメモリブロックはＳＬＣバッファ領域３１２に転換される。この時、ＭＬＣ使用者領域３１１は９０個のメモリブロックに構成される。
【００５９】
図７Ｂを参照すれば、ＳＬＣバッファ領域３１２のＥＣＣエラー率が０％〜８０％である区間で、ＭＬＣ使用者領域３１１は９９個のメモリブロックを有し、ＳＬＣバッファ領域は１個のメモリブロックを有すると仮定する。ＳＬＣバッファ領域３１２のＥＣＣエラー率が２％ずつ増加することによって、ＭＬＣ使用者領域３１１の１つのメモリブロックはＳＬＣバッファ領域３１２に転換される。そして、ＥＣＣエラー率が１００％になる前に、ＳＬＣバッファ領域３１２として使用された一部メモリブロックはウェアアウト（ｗｅａｒ−ｏｕｔ）として処理され得る。
【００６０】
図７Ａ及び図７ＢはＥＣＣエラー率にしたがって１０段階に分けられて使用者領域３１１をバッファ領域３１２に転換する例を示す。使用者領域３１１は初期に９９％の使用量を有し、徐々に減って最終的に９０％の使用量を有する。しかし、使用者領域３１１の空間が減った変わりに、バッファ領域３１２のビットエラー増加率は減少して、全体的にメモリシステム３００の性能は向上され得る。
【００６１】
図８は消去ループ回数に基づいたモード転換動作を説明するためのブロック図である。図８を参照すれば、メモリシステム４００は不揮発性メモリ４１０及びメモリコントローラ４２０を含む。不揮発性メモリ４１０は使用者領域４１１、バッファ領域４１２、及び消去ループカウンター４１３を含む。メモリコントローラ４２０はウェアレベル制御ロジック４２６を含む。
【００６２】
不揮発性メモリ４１０を使用する分だけ、消去ループ（Ｅｒａｓｅ Ｌｏｏｐ）の回数は増加する。消去ループ回数は不揮発性メモリ４１０のウェアレベルパラメーターとして使用され得る。消去ループカウンター（図８参照、４１３）は最大消去ループ回数が定まっている。ＯＢＰ方式によれば、バッファ領域４１２に対するプログラム、読出し、消去動作が反復的に遂行されるので、使用者領域４１１よりバッファ領域４１２のウェアレベル（ｗｅａｒ−ｌｅｖｅｌ）がさらに速い速度で増加する。図８に図示されたメモリシステム４００は使用者領域４１１の一部をバッファ領域４１２にモード転換することによって、バッファ領域４１２の消去ループ回数の増加率を減らすことができる。
【００６３】
消去ループカウンター４１３は不揮発性メモリ４１０の消去ループ回数に関する情報をウェアレベル制御ロジック４２６へ提供する。ウェアレベル制御ロジック４２６は消去ループ回数に基づいて、使用者領域４１１の一部メモリブロックに対するモード転換動作を遂行する。例えば、ウェアレベル制御ロジック４２６は消去ループ回数が予め決められた回数に到達する時、使用者領域４１１の一部ＭＬＣメモリブロックをＳＬＣメモリブロックに転換する。
【００６４】
図９は図８に図示された消去ループカウンターを説明するためのダイヤグラムである。図９を参照すれば、不揮発性メモリ（図８参照、４１０）の各々のメモリセルは閾値電圧によってプログラム状態Ｐ及び消去状態Ｅを有することができる。プログラム状態は１つ又はその以上であり得る。メモリブロックに消去電圧が提供されれば、メモリセルの閾値電圧は消去状態Ｅへ移動される。以後、メモリセルが消去状態にあるか否かを検証するために消去検証電圧Ｖｅが提供される。このような消去動作は全てメモリセルが消去状態Ｅになるまで反複される。
【００６５】
図９を参照すれば、第１消去ループ（ＥＬ＝１）の間に消去状態Ｅに到達しないメモリセルが存在するので、第２消去ループ（ＥＬ＝２）が進行される。第２消去ループ（ＥＬ＝２）でも消去状態Ｅに至らなかったセルが存在するので、第３消去ループ（ＥＬ＝３）が遂行される。第３消去ループ（ＥＬ＝３）で全てメモリセルが消去状態になる。この時、消去ループカウンター（図８参照、４１３）に該当する消去ループ回数情報をウェアレベル制御ロジック（図８参照、４２６）へ提供する。
【００６６】
図１０Ａ及び図１０Ｂは図８に図示されたメモリシステムの消去ループ回数にしたがうモード変換動作を説明するための概念図である。図１０ＡはＭＬＣ使用者領域４１１の消去ループ回数にしたがうモード転換動作を示し、図１０ＢはＳＬＣバッファ領域４１２のモード転換動作を示す。図１０Ａ及び図１０Ｂでは説明を簡単にするため、消去ループカウンター（図８参照、４１３）の最大消去ループカウント回数は１０であることと仮定する。
【００６７】
図１０Ａを参照すれば、ＭＬＣ使用者領域４１１の消去ループ回数が最大消去ループカウント回数の０％〜５０％の区間にある場合、ＭＬＣ使用者領域４１１は９５％であり、ＳＬＣバッファ領域は５％である。即ち、消去ループ回数が０〜５である区間で、不揮発性メモリ４１０は全体１００個のメモリブロックの中で９５個のメモリブロックを使用者領域として使用し、５個のメモリブロックをバッファ領域として使用する。
【００６８】
消去ループ回数が６〜１０である場合に、ＭＬＣ使用者領域４１１の一部メモリブロック（例えば、５個のメモリブロック）はＳＬＣバッファ領域４１２に転換される。そして、ＳＬＣバッファ領域４１２として使用されたメモリブロックはウェアアウト（ｗｅａｒ−ｏｕｔ）として処理される。上の例で、ＭＬＣ使用者領域４１１は９０個のメモリブロックで構成される。
【００６９】
図１０Ｂを参照すれば、ＳＬＣ使用者領域４１２の消去ループ回数が最大消去ループカウント回数の０％〜９０％の区間にある場合、ＭＬＣ使用者領域４１１は９５％であり、ＳＬＣバッファ領域は５％である。そして消去ループ回数が最大消去ループカウント回数の９０％〜１００％である場合に、ＭＬＣ使用者領域４１１の一部メモリブロック（例えば、５個のメモリブロック）はＳＬＣバッファ領域４１２に転換される。そして、ＳＬＣバッファ領域４１２として使用されたメモリブロックはウェアアウト（ｗｅａｒ−ｏｕｔ）として処理される。上の例で、ＭＬＣ使用者領域４１１は９０個のメモリブロックで構成される。
【００７０】
図１０Ａ及び図１０Ｂは消去ループ回数にしたがって２段階に分けて使用者領域４１１をバッファ領域４１２に転換する例を示す。使用者領域４１１は初期に９５％の使用量を有し、徐々に減って最終的に９０％の使用量を有する。しかし、使用者領域４１１の空間が減った代わりに、バッファ領域４１２の消去ループ回数の増加率が減るので、全体的にメモリシステム４００の性能は向上され得る。
【００７１】
本発明の実施形態によるメモリシステムは様々な製品に適用又は応用され得る。本発明の実施形態によるメモリシステムはパーソナルコンピューター、デジタルカメラ、ビデオカメラ(camcorder)、携帯電話、ＭＰ３、ＰＭＰ、ＰＳＰ、ＰＤＡ等のような電子装置のみでなく、メモリカード、ＵＳＢメモリ、ソリッドステートドライブ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ、以下、ＳＳＤと称する）等のような格納装置で具現され得る。
【００７２】
図１１及び図１２は本発明によるメモリシステムの多様な適用例を示すブロック図である。図１１及び図１２を参照すれば、メモリシステム１０００、２０００は格納装置１１００、２１００及びホスト１２００、２２００を含む。格納装置１１００、２１００はフラッシュメモリ１１１０、２１１０及びメモリコントローラ１１２０、２１２０を含む。
【００７３】
格納装置１１００、２１００はメモリカード（例えば、ＳＤ、ＭＭＣ等）や着脱可能である移動式格納装置（例えば、ＵＳＢメモリ等）のような格納媒体を含む。格納装置１１００、２１００はホスト１２００、２２００に連結されて使用され得る。格納装置１１００、２１００はホストインターフェイスを通じてホストとデータを通信する。格納装置１１００、２１００はホスト１２００、２２００から電源が供給されて内部動作を遂行できる。
【００７４】
図１１を参照すれば、ウェアレベル制御ロジック１１０１はフラッシュメモリ１１１０内に包含され得る。図１２を参照すれば、ウェアレベル制御ロジック２２０１はホスト２２００内に包含され得る。本発明の実施形態によるメモリシステム１０００、２０００はウェアレベル制御ロジックを利用して、フラッシュメモリの使用者領域の一部をバッファ領域に転換することによって、全体システムの性能を向上させ得る。
【００７５】
図１３は本発明の実施形態によるメモリシステムをメモリカードシステムに適用した例を示すブロック図である。メモリカードシステム３０００はホスト３１００とメモリカード３２００とを含む。ホスト３１００はホストコントローラ３１１０、ホスト接続ユニット３１２０、及びＤＲＡＭ３１３０を含む。
【００７６】
ホスト３１００はメモリカード３２００にデータを書き込むか、或いはメモリカード３２００に格納されたデータを読み出す。ホストコントローラ３１１０はコマンド（例えば、書込みコマンド）、ホスト３１００の内のクロック発生器（図示せず）で発生したクロック信号ＣＬＫ、及びデータＤＡＴを、ホスト接続ユニット３１２０を通じてメモリカード３２００へ伝送する。ＤＲＡＭ３１３０はホスト３１００のメインメモリである。
【００７７】
メモリカード３２００はカード接続ユニット３２１０、カードコントローラ３２２０、及びフラッシュメモリ３２３０を含む。カードコントローラ３２２０はカード接続ユニット３２１０を通じて受信されたコマンドに応答して、カードコントローラ３２２０内にあるクロック発生器（図示せず）で発生したクロック信号に同期してデータをフラッシュメモリ３２３０に格納する。フラッシュメモリ３２３０はホスト３１００から伝送されたデータを格納する。例えば、ホスト３１００がデジタルカメラである場合には映像データを格納する。
【００７８】
図１３に図示されたメモリカードシステム３０００はホストコントローラ３１１０、カードコントローラ３２２０、又はフラッシュメモリ３２３０の内部にウェアレベル制御ロジック（図示せず）を含むことができる。上述したように、本発明はウェアレベル制御ロジックを利用して、フラッシュメモリの使用者領域の一部をバッファ領域に転換することによって、全体システムの性能を向上させ得る。
【００７９】
図１４は本発明の実施形態によるメモリシステムをソリッドステートドライブ（ＳＳＤ）システムに適用した例を示すブロック図である。図１４を参照すれば、ＳＳＤシステム４０００はホスト４１００とＳＳＤ４２００とを含む。ホスト４１００はホストインターフェイス４１１１、ホストコントローラ４１２０、及びＤＲＡＭ４１３０を含む。
【００８０】
ホスト４１００はＳＳＤ４２００にデータを書き込むか、或いはＳＳＤ４２００に格納されたデータを読み出す。ホストコントローラ４１２０はコマンド、アドレス、制御信号等の信号ＳＧＬをホストインターフェイス４１１１を通じてＳＳＤ４２００へ伝送する。ＤＲＡＭ４１３０はホスト４１００のメインメモリである。
【００８１】
ＳＳＤ４２００はホストインターフェイス４２１１を通じてホスト４１００と信号ＳＧＬを通信し、電源コネクター（ｐｏｗｅｒ ｃｏｎｎｅｃｔｏｒ）４２２１を通じて電源が入力される。ＳＳＤ４２００は複数の不揮発性メモリ４２０１〜４２０ｎ、ＳＳＤコントローラ４２１０、及び補助電源装置４２２０を含むことができる。ここで、複数の不揮発性メモリ４２０１〜４２０ｎはＮＡＮＤフラッシュメモリ以外にもＰＲＡＭ、ＭＲＡＭ、ＲｅＲＡＭ、ＦＲＡＭ（登録商標）等で具現され得る。
【００８２】
複数の不揮発性メモリ４２０１〜４２０ｎはＳＳＤ４２００の格納媒体として使用される。複数の不揮発性メモリ４２０１〜４２０ｎは複数のチャンネルＣＨ１〜ＣＨｎを通じてＳＳＤコントローラ４２１０に連結され得る。１つのチャンネルには１つ又はその以上の不揮発性メモリが連結され得る。１つのチャンネルに連結される不揮発性メモリは同一のデータバスに連結され得る。
【００８３】
ＳＳＤコントローラ４２１０はホストインターフェイス４２１１を通じてホスト４１００と信号ＳＧＬを通信する。ここで、信号ＳＧＬにはコマンド、アドレス、データ等が包含され得る。ＳＳＤコントローラ４２１０はホスト４１００のコマンドにしたがって該当不揮発性メモリにデータを書き込むか、或いは該当不揮発性メモリからデータを読出す。ＳＳＤコントローラ４２１０の内部構成は図１５を参照して詳細に説明される。
【００８４】
補助電源装置４２２０は電源コネクター４２２１を通じてホスト４１００に連結される。補助電源装置４２２０はホスト４１００から電源ＰＷＲを受信し、充電することができる。一方、補助電源装置４２２０はＳＳＤ４２００の内部に位置するか、或いはＳＳＤ４２００の外に位置することもできる。例えば、補助電源装置４２２０はメインボードに位置し、ＳＳＤ４２００へ補助電源を提供することもできる。
【００８５】
図１５は図１４に図示されたＳＳＤコントローラ４２１０の構成を例示的に示すブロック図である。図１５を参照すれば、ＳＳＤコントローラ４２１０はＮＶＭインターフェイス４２１１、ホストインターフェイス４２１２、ウェアレベル制御ロジック４２１３、制御ユニット４２１４、及びＳＲＡＭ４２１５を含む。
【００８６】
ＮＶＭインターフェイス４２１１はホスト４１００のメインメモリから伝達されたデータを各々のチャンネルＣＨ１〜ＣＨｎへスキャッタリング（Ｓｃａｔｔｅｒｉｎｇ）する。そして、ＮＶＭインターフェイス４２１１は不揮発性メモリ４２０１〜４２０ｎから読み出したデータをホストインターフェイス４２１２を経由してホスト４１００へ伝達する。
【００８７】
ホストインターフェイス４２１２はホスト４１００のプロトコルに対応してＳＳＤ４２００とのインターフェイシングを提供する。ホストインターフェイス４２１２はＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、ＳＣＳＩ（Ｓｍａｌｌ Ｃｏｍｐｕｔｅｒ Ｓｙｓｔｅｍ Ｉｎｔｅｒｆａｃｅ）、ＰＣＩ ｅｘｐｒｅｓｓ、ＡＴＡ、ＰＡＴＡ（Ｐａｒａｌｌｅｌ ＡＴＡ）、ＳＡＴＡ（Ｓｅｒｉａｌ ＡＴＡ）、ＳＡＳ（Ｓｅｒｉａｌ Ａｔｔａｃｈｅｄ ＳＣＳＩ）等を利用してホスト４１００と通信できる。また、ホストインターフェイス４２１２はホスト４１００がＳＳＤ４２００をハードディスクドライブ（ＨＤＤ）として認識するようにサポートするディスクエミュレーション（Ｄｉｓｋ Ｅｍｕｌａｔｉｏｎ）機能を遂行できる。
【００８８】
ウェアレベル制御ロジック４２１３は上述したように不揮発性メモリ４２０１〜４２０ｎのモード転換動作を管理することができる。制御ユニット４２１４はホスト４１００から入力された信号ＳＧＬを分析し、処理する。制御ユニット４２１４はホストインターフェイス４２１２やＮＶＭインターフェイス４２１１を通じてホスト４１００や不揮発性メモリ４２０１〜４２０ｎを制御する。制御ユニット４２１４はＳＳＤ４２００を駆動するためのファームウェアにしたがって不揮発性メモリ４２０１〜４２０ｎの動作を制御する。
【００８９】
ＳＲＡＭ４２１５は不揮発性メモリ４２０１〜４２０ｎの効率的な管理をするために使用されるソフトウェアＳ／Ｗを駆動するのに使用され得る。また、ＳＲＡＭ４２１５はホスト４１００のメインメモリから入力されたメタデータを格納するか、或いはキャッシュデータを格納できる。急なパワーオフ動作の時に、ＳＲＡＭ４２１５に格納されたメタデータやキャッシュデータは補助電源装置４２２０を利用して不揮発性メモリ４２０１〜４２０ｎに格納され得る。
【００９０】
再び図１４を参照すれば、本発明の実施形態によるＳＳＤシステム４０００は上述したように、ウェアレベル制御ロジックを利用して、フラッシュメモリの使用者領域の一部をバッファ領域に転換することによって、全体システムの性能を向上させ得る。
【００９１】
図１６は本発明の実施形態によるメモリシステムを電子装置で具現された例を示すブロック図である。ここで、電子装置５０００はパーソナルコンピューター（ＰＣ）で具現されるか、或いはノート型コンピューター、携帯電話、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）、及びカメラ等のような携帯用電子装置で具現され得る。
【００９２】
図１６を参照すれば、電子装置５０００はメモリシステム５１００、電源装置５２００、補助電源装置５２５０、中央処理装置５３００、ＤＲＡＭ５４００、及び使用者インターフェイス５５００を含む。メモリシステム５１００はフラッシュメモリ５１１０及びメモリコントローラ５１２０を含む。メモリシステム５１００は電子装置５０００内に備えられ得る。
【００９３】
上述したように、本発明による電子装置５０００はウェアレベル制御ロジックを利用して、フラッシュメモリの使用者領域の一部をバッファ領域に転換することによって、全体システムの性能を向上させ得る。
【００９４】
本発明の実施形態によるメモリシステムは２次元構造を有するフラッシュメモリのみでなく、３次元構造を有するフラッシュメモリにも適用され得る。図１７は本発明に使用されるフラッシュメモリを例示的に示すブロック図である。図１７を参照すれば、フラッシュメモリ６０００は３次元セルアレイ６１１０、データ入出力回路６１２０、アドレスデコーダー６１３０、及び制御ロジック６１４０を含む。
【００９５】
３次元セルアレイ６１１０は複数のメモリブロックＢＬＫ１〜ＢＬＫｚを含む。各々のメモリブロックは３次元構造（又は垂直構造）を有することができる。２次元構造（又は水平構造）を有するメモリブロックでは、メモリセルが基板と水平方向に形成される。しかし、３次元構造を有するメモリブロックでは、メモリセルが基板と垂直方向に形成される。各々のメモリブロックはフラッシュメモリ６１００の消去単位を成す。
【００９６】
データ入出力回路６１２０は複数のビットラインＢＬｓを通じて３次元セルアレイ６１１０に連結される。データ入出力回路６１２０は外部からデータＤＡＴＡが入力されるか、或いは３次元セルアレイ６１１０から読み出したデータＤＡＴＡを外部へ出力する。アドレスデコーダー６１３０は複数のワードラインＷＬｓ及び選択ラインＧＳＬ、ＳＳＬを通じて３次元セルアレイ６１１０に連結される。アドレスデコーダー６１３０はアドレスＡＤＤＲを受信しワードラインを選択する。
【００９７】
制御ロジック６１４０はフラッシュメモリ６０００のプログラム、読出し、消去等の動作を制御する。例えば、制御ロジック６１４０はプログラム動作の時に、アドレスデコーダー６１３０を制御することによって、選択ワードラインにプログラム電圧が提供されるようにし、データ入出力回路６１２０を制御することによって、データがプログラムされるようにすることができる。
【００９８】
図１８は図１７に図示されたメモリブロックＢＬＫ１の３次元構造を例示的に示す斜視図である。図１８を参照すれば、メモリブロックＢＬＫ１は基板ＳＵＢと垂直方向に形成されている。基板ＳＵＢにはｎ＋ドーピング領域が形成される。基板ＳＵＢの上にはゲート電極膜（ｇａｔｅ ｅｌｅｃｔｒｏｄｅ ｌａｙｅｒ）と絶縁膜（ｉｎｓｕｌａｔｉｏｎ ｌａｙｅｒ）とが交互に蒸着される。そして、ゲート電極膜（ｇａｔｅ ｅｌｅｃｔｒｏｄｅ ｌａｙｅｒ）と絶縁膜（ｉｎｓｕｌａｔｉｏｎ ｌａｙｅｒ）との間には電荷格納膜（ｃｈａｒｇｅ ｓｔｏｒａｇｅ ｌａｙｅｒ）が形成され得る。
【００９９】
ゲート電極膜と絶縁膜とを垂直方向にパターニング（ｖｅｒｔｉｃａｌ ｐａｔｔｅｒｎｉｎｇ）すれば、Ｖ字形状のピラー（ｐｉｌｌａｒ）が形成される。ピラーはゲート電極膜と絶縁膜を貫通して基板ＳＵＢに連結される。ピラー（Ｐｉｌｌａｒ）の外殻部分（Ｏ）はチャンネル半導体に構成されることが可能で、内部Ｉはシリコン酸化物（Ｓｉｌｉｃｏｎ Ｏｘｉｄｅ）のような絶縁物質で構成され得る。
【０１００】
続いて、図１８を参照すれば、メモリブロックＢＬＫ１のゲート電極膜（ｇａｔｅ ｅｌｅｃｔｒｏｄｅ ｌａｙｅｒ）は接地選択ラインＧＳＬ、複数のワードラインＷＬ１〜ＷＬ８、及びストリング選択ラインＳＳＬに連結され得る。そして、メモリブロックＢＬＫ１のピラー（ｐｉｌｌａｒ）は複数のビットラインＢＬ１〜ＢＬ３に連結され得る。図１８では、１つのメモリブロックＢＬＫ１が２つの選択ラインＧＳＬ、ＳＳＬ、８個のワードラインＷＬ１〜ＷＬ８、及び３個のビットラインＢＬ１〜ＢＬ３を有することと図示されているが、実際にはこれらより多いか、或いは少ないことがあり得る。
【０１０１】
図１９は図１８に図示されたメモリブロックＢＬＫ１の等価回路図である。図１９を参照すれば、ビットラインＢＬ１〜ＢＬ３と共通ソースラインＣＳＬとの間にはＮＡＮＤストリングＮＳ１１〜ＮＳ３３が連結されている。各々のＮＡＮＤストリング（例えば、ＮＳ１１はストリング選択トランジスターＳＳＴ、複数のメモリセルＭＣ１〜ＭＣ８、及び接地選択トランジスターＧＳＴを含む。
【０１０２】
ストリング選択トランジスターＳＳＴはストリング選択ライン（Ｓｔｒｉｎｇ Ｓｅｌｅｃｔｉｏｎ Ｌｉｎｅ；ＳＳＬ１〜ＳＳＬ３）に連結されている。複数のメモリセルＭＣ１〜ＭＣ８は各々対応するワードラインＷＬ１〜ＷＬ８に連結されている。そして接地選択トランジスターＧＳＴは接地選択ライン（Ｇｒｏｕｎｄ Ｓｅｌｅｃｔｉｏｎ Ｌｉｎｅ；ＧＳＬ１〜ＧＳＬ３）に連結されている。ストリング選択トランジスター（ＳＳＴはビットラインＢＬ）はビットラインに連結されている。接地選択トランジスター（ＧＳＴは共通ソースラインＣＳＬ；Ｃｏｍｍｏｎ Ｓｏｕｒｃｅ Ｌｉｎｅ）に連結されている。
【０１０３】
続いて図１９を参照すれば、同一高さのワードライン（例えば、ＷＬ１）は共通に連結され、接地選択ラインＧＳＬ１〜ＧＳＬ３及びストリング選択ラインＳＳＬ１〜ＳＳＬ３は分離されている。第１ワードラインＷＬ１に連結され、ＮＡＮＤストリングＮＳ１１、ＮＳ１２、ＮＳ１３に属しているメモリセル（以下、ページと称する）をプログラムする場合には、第１ワードラインＷＬ１と第１選択ラインＳＳＬ１、ＧＳＬ１とが選択される。
【０１０４】
本発明の範囲又は、技術的思想を逸脱することなしに本発明の実施形態が多様に修正や変更され得ることは当業者にとって自明である。上述した内容に鑑み、それらの本発明の修正及び変更は、以下の請求項及び、それと均等なものの範囲内に属する。
【符号の説明】
【０１０５】
１００、２００、３００、４００ ・・・メモリシステム
１１０ ・・・不揮発性メモリ
１１１ ・・・使用者領域
１１２ ・・・バッファ領域
１２０ ・・・メモリコントローラ
１２１ ・・・ホストインターフェイス
１２２ ・・・メモリインターフェイス
１２３ ・・・制御ユニット
１２４ ・・・ＲＡＭ
１２５ ・・・ＥＣＣ回路
１２６ ・・・ウェアレベル制御ロジック
【技術分野】
【０００１】
本発明は半導体メモリ装置に関し、さらに具体的には不揮発性メモリに基づくメモリシステム、及びそのモード転換動作に関する。
【背景技術】
【０００２】
半導体メモリ装置は一般的にＤＲＡＭ、ＳＲＡＭ等のような揮発性メモリ装置とＥＥＰＲＯＭ、ＦＲＡＭ（登録商標）、ＰＲＡＭ、ＭＲＡＭ、フラッシュメモリ等のような不揮発性メモリ装置とに区分することができる。揮発性メモリ装置は電源が遮断される時、格納したデータを失うが、不揮発性メモリは電源が遮断されでも格納したデータを保存する。特に、フラッシュメモリは速い読出し速度、低い電力消費、大容量データ格納等の長所を有する。このようなことから、フラッシュメモリを含むメモリシステムはデータ保存媒体として広く使われている。
不揮発性メモリを含むメモリシステムはファイルデータを効率的に管理し、システムの性能を向上するために、データを使用者領域(ｕｓｅｒ ａｒｅａ)に格納する前にバッファ領域に格納する。このようなプログラム方式によれば、マージ動作（ｍｅｒｇｅ ｏｐｅｒａｔｉｏｎ）やブロック消去（ｂｌｏｃｋ ｅｒａｓｅ）回数等を減らし得る。そして、メモリコントローラ内のＳＲＡＭバッファの使用量を減らすことができる長所がある。
しかし、このようなプログラム方式はバッファ領域に格納するファイルデータのサイズが大きくなることから、バッファ領域の空間が不足する可能性があり、バッファ領域と使用者領域との間のファイルデータの移動が頻繁に発生してメモリシステムの性能が低下し得る。また、全てプログラム動作の時にバッファ領域を使用するので、バッファ領域のウェアレベル（ｗｅａｒ ｌｅｖｅｌ）が使用者領域に比べて速く増加する問題点がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許出願公開第２００６−０１５２９８１号明細書
【特許文献２】韓国特許出願公開第１０−２００８−００６９８２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の目的は不揮発性メモリのバッファ領域のウェアレベルを緩和するメモリシステムを提供することにある。
【課題を解決するための手段】
【０００５】
本発明の実施形態によるメモリシステムは使用者領域とバッファ領域とを有する不揮発性メモリと、前記不揮発性メモリのウェアレベル情報に基づいて、前記使用者領域の一部ブロックを前記バッファ領域に転換する動作（以下、‘モード転換動作’と称する）を管理するためのウェアレベル制御ロジックと、を含む。
【０００６】
実施形態として、前記使用者領域にはメモリセル当たりＮ（Ｎは２以上である自然数）ビットデータが格納され、前記バッファ領域にはメモリセル当たりＭ（ＭはＮより小さい自然数）ビットデータが格納される。前記バッファ領域にはシングルビットデータが格納され得る。不揮発性メモリは外部から入力されたデータを前記バッファ領域に格納した次に、前記バッファ領域に格納されたデータを前記使用者領域へ移動する。
【０００７】
他の実施形態として、前記ウェアレベル情報は前記使用者領域のプログラム−消去サイクル情報であり得る。前記ウェアレベル制御ロジックは前記プログラム−消去サイクル情報にしたがって、段階的にモード転換動作を遂行できる。
【０００８】
その他の実施形態として、前記ウェアレベル情報はＥＣＣエラー率情報であり得る。前記ウェアレベル制御ロジックは前記ＥＣＣエラー率情報にしたがって、段階的にモード転換動作を遂行できる。
【０００９】
その他の実施形態として、前記ウェアレベル情報は消去ループ回数情報であり得る。前記ウェアレベル制御ロジックは前記消去ループ回数情報にしたがって、段階的にモード転換動作を遂行できる。
【発明の効果】
【００１０】
本発明によるメモリシステムはウェアレベル情報（例えば、プログラム−消去サイクル、ＥＣＣエラー率、消去ループ回数等）に基づいて、使用者領域の一部メモリブロックを段階的にバッファ領域にモード転換を遂行できる。本発明によると、バッファ領域のＰ／Ｅサイクル耐久性（ｅｎｄｕｒａｎｃｅ）を増加するか、或いはＥＣＣエラー率や消去ループ回数の増加率を減らすことによって、メモリシステムの性能を向上させることができる。
【図面の簡単な説明】
【００１１】
【図１】本発明によるメモリシステムを概略的に示すブロック図である。
【図２】プログラム−消去サイクルに基づいてモード転換動作を説明するためのブロック図である。
【図３】図２に図示されたメモリシステムのプログラム−消去サイクルにしたがう使用者領域及びバッファ領域の耐久性を示す表である。
【図４Ａ】図２に図示されたメモリシステムのプログラム−消去サイクルにしたがうモード変換動作を説明するための概念図である。
【図４Ｂ】図２に図示されたメモリシステムのプログラム−消去サイクルにしたがうモード変換動作を説明するための概念図である。
【図５】図２に図示されたメモリシステムのモード転換動作を遂行するためのマッピングテーブルを例示的に示す表である。
【図６】ＥＣＣエラー率に基づいたモード転換動作を説明するためのブロック図である。
【図７Ａ】図６に図示されたメモリシステムのＥＣＣエラー率にしたがうモード変換動作を説明するための概念図である。
【図７Ｂ】図６に図示されたメモリシステムのＥＣＣエラー率にしたがうモード変換動作を説明するための概念図である。
【図８】消去ループ回数に基づいたモード転換動作を説明するためのブロック図である。
【図９】図８に図示された消去ループカウンターを説明するためのダイヤグラムである。
【図１０Ａ】図８に図示されたメモリシステムの消去ループ回数にしたがうモード変換動作を説明するための概念図である。
【図１０Ｂ】図８に図示されたメモリシステムの消去ループ回数にしたがうモード変換動作を説明するための概念図である。
【図１１】本発明によるメモリシステムの多様な適用例を示すブロック図である。
【図１２】本発明によるメモリシステムの多様な適用例を示すブロック図である。
【図１３】本発明の実施形態によるメモリシステムをメモリカードシステムに適用した例を示すブロック図である。
【図１４】本発明の実施形態によるメモリシステムをソリッドステートドライブ（ＳＳＤ）システムに適用した例を示すブロック図である。
【図１５】図１４に図示されたＳＳＤコントローラの構成を例示的に示すブロック図である。
【図１６】本発明の実施形態によるメモリシステムを電子装置で具現された例を示すブロック図である。
【図１７】本発明に使用されるフラッシュメモリを例示的に示すブロック図である。
【図１８】図１７に図示されたメモリブロックＢＬＫ１の３次元構造を例示的に示す斜視図である。
【図１９】図１８に図示されたメモリブロックＢＬＫ１の等価回路図である。
【発明を実施するための形態】
【００１２】
以下で、本発明が属する技術分野で通常の知識を有する者が本発明の技術的思想を容易に実施できる程度、詳細に説明するために、本発明の実施形態を添付された図面を参照して説明する。
【００１３】
図１は本発明によるメモリシステムを概略的に示すブロック図である。図１を参照すれば、本発明によるメモリシステム１００は不揮発性メモリ（ＮＶＭ、１１０）及びメモリコントローラ１２０を含む。
【００１４】
不揮発性メモリ１１０はメモリコントローラ１２０によって制御され、メモリコントローラ１２０の要請に対応する動作（例えば、読出し又は書込み動作等）を遂行できる。不揮発性メモリ１１０は使用者領域１１１とバッファ領域１１２とを含む。使用者領域１１１は低速動作を遂行するメモリ（以下、低速不揮発性メモリ）で具現され、バッファ領域１１２は高速動作を遂行するメモリ（以下、高速不揮発性メモリ）で具現され得る。
【００１５】
高速不揮発性メモリは高速動作に適合であり、低速不揮発性メモリは低速動作に適合なマッピングスキームを使用するように構成され得る。例えば、低速不揮発性メモリを構成する使用者領域１１１はブロックマッピングスキームを通じて管理され、高速不揮発性メモリを構成するバッファ領域１１２はページマッピングスキームを通じて管理され得る。ページマッピングスキームは動作性能（例えば、書込み性能）の低下を発生させるマージ動作を必要としないので、バッファ領域１１２は高速に動作できる。反面に、ブロックマッピングスキームは動作性能（例えば、書込み性能）の低下を発生させるマージ動作を必要とするので、使用者領域１１１は相対的に低速に動作する。
【００１６】
一方、バッファ領域１１２はセル当たり１−ビットデータを格納する単一レベルセルフラッシュメモリ（ＳＬＣ ｆｌａｓｈ ｍｅｍｏｒｙ）で構成され、使用者領域１１１はセル当たりＮ−ビットデータＮは２又はそれより大きい整数）を格納するマルチ−レベルセルフラッシュメモリ（ＭＬＣ ｆｌａｓｈ ｍｅｍｏｒｙ）で構成され得る。又は、使用者及びバッファ領域１１１、１１２の各々はマルチ−レベルフラッシュメモリで構成され得る。例えば、使用者領域１１１はセル当たりＮ−ビットデータを格納し、バッファ領域１１２はセル当たりＭ−ビットデータを格納できる。ここで、ＭはＮより小さい自然数である。一方、使用者領域１１１とバッファ領域１１２とは１つのメモリ装置で具現されるか、或いは別のメモリ装置で具現されることもあり得る。
【００１７】
メモリコントローラ１２０は外部（例えば、ホスト）の要請に応答して不揮発性メモリ１１０に対する読出し及び書込み動作を制御する。メモリコントローラ１２０はホストインターフェイス１２１、メモリインターフェイス１２２、制御ユニット１２３、ＲＡＭ１２４、ＥＣＣ回路１２５、及びウェアレベル制御ロジック（Ｗｅａｒ Ｌｅｖｅｌ Ｃｏｎｔｒｏｌ Ｌｏｇｉｃ）１２６を含む。
【００１８】
ホストインターフェイス１２１は外部（例えば、ホスト）とのインターフェイスを提供し、メモリインターフェイス１２２は不揮発性メモリ１１０とのインターフェイスを提供する。ホストインターフェイス１２１は１つ又はそれより多いチャンネル（又は、ポート）（図示せず）を通じてホスト（図示せず）に連結され得る。例えば、ホストインターフェイス１２１はＰＡＴＡバス（ｐａｒａｌｌｅｌ ＡＴ ａｔｔａｃｈｍｅｎｔ ｂｕｓ）とＳＡＴＡバス（ｓｅｒｉａｌ ＡＴ ａｔｔａｃｈｍｅｎｔ）との中でいずれか１つ又はこれら全てを通じてホストと連結され得る。又は、ホストインターフェイス１２１はＳＣＳＩ、ＵＳＢ等を通じて外部に連結されることもあり得る。
【００１９】
制御ユニット１２３は不揮発性メモリ１１０に対する全般的な動作（例えば、読出し、書込み、ファイルシステム管理等）を制御することができる。例えば、たとえ図面には図示していないが、制御ユニット１２３は中央処理装置（ＣＰＵ）、プロセッサー（ｐｒｏｃｅｓｓｏｒ）、ＳＲＡＭ、ＤＭＡ制御器等を含むことができる。例示的な制御ユニット１２３は特許文献１に開示され、本出願の参照として包含される。
【００２０】
制御ユニット１２３は不揮発性メモリ１１０のバッファ領域１１２に格納されたデータを使用者領域１１１へ移す動作を管理することができる。ここで、バッファ領域１１２に格納されたデータはフラッシュ動作によってＲＡＭ１２４でダンプされたデータであってよく、ホストの書込み要請によって外部から提供されたデータであってもよい。
【００２１】
バッファ領域１１２で使用者領域１１１へデータを移す動作は多様な方式を通じて遂行できる。例えば、バッファ領域１１２の余裕空間が予め設定された空間（例えば、３０％）以下であるか否かにしたがって開始され得る。他の例として、決められた時間毎に周期的に開始されてもよい。その他の例として、不揮発性メモリ１１０のアイドル時間（ｉｄｌｅ ｔｉｍｅ）を感知することによって開始されることもあり得る。
【００２２】
ＲＡＭ１２４は制御ユニット１２３の制御にしたがって動作し、ワークメモリ（ｗｏｒｋ ｍｅｍｏｒｙ）、バッファメモリ（ｂｕｆｆｅｒ ｍｅｍｏｒｙ）、キャッシュメモリ（ｃａｃｈｅ ｍｅｍｏｒｙ）等として使用され得る。ＲＡＭ１２４は１つのチップで構成されるか、或いは不揮発性メモリ１１０の各領域に対応する複数のチップで構成され得る。
【００２３】
ＲＡＭ１２４がワークメモリとして使用される場合に、制御ユニット１２３によって処理されるデータが臨時格納される。ＲＡＭ１２４がバッファメモリとして使用される場合には、ホストから不揮発性メモリ１１０へ又は不揮発性メモリ１１０からホストへ伝送されるデータをバッファリングするのに使用される。ＲＡＭ１２４がキャッシュメモリとして使用される場合（以下、キャッシュスキームと称する）に、ＲＡＭ１２４は低速の不揮発性メモリ１１０が高速に動作するようにする。キャッシュスキームによれば、キャッシュメモリ（ＲＡＭ、１２４）に格納されたファイルデータが不揮発性メモリ１１０のバッファ領域１１２にダンプ（ｄｕｍｐ）される。制御ユニット１２３はダンプ動作にしたがうマッピングテーブル（ｍａｐｐｉｎｇ ｔａｂｌｅ）を管理することができる。
【００２４】
ＲＡＭ１２４は不揮発性メモリ１１０がフラッシュメモリである場合にフラッシュ変換階層ＦＴＬを駆動するための駆動メモリとして使用され得る。フラッシュ変換階層ＦＴＬはフラッシュメモリのマージ動作（ｍｅｒｇｅ ｏｐｅｒａｔｉｏｎ）やマッピングテーブル（ｍａｐｐｉｎｇ ｔａｂｌｅ）等を管理するのに使用される。
【００２５】
一方、ホスト（図示せず）は書込み（ｗｒｉｔｅ）、読出し（ｒｅａｄ）の以外にフラッシュキャッシュ（ｆｌｕｓｈ ｃａｃｈｅ）のようなコマンドをメモリシステム１００へ提供する。メモリシステム１００はフラッシュキャッシュコマンドを受信する時、データ一貫性（ｄａｔａ ｃｏｎｓｉｓｔｅｎｃｙ）を維持するために、キャッシュメモリ１２４に格納されているファイルデータを不揮発性メモリ１１０のバッファ領域１１２に格納する。このような一連の動作をフラッシュ動作（ｆｌｕｓｈ ｏｐｅｒａｔｉｏｎ）と称する。制御ユニット１２３はフラッシュ動作の時にキャッシュメモリ１２４のファイルデータを不揮発性メモリ１１０のバッファ領域１１２にダンプする動作を管理することができる。
【００２６】
ＥＣＣ回路１２５は不揮発性メモリ１１０から受信したデータのエラービットを訂正するためのエラー訂正コードＥＣＣを生成する。ＥＣＣ回路１２５は不揮発性メモリ１１０に提供されるデータのエラー訂正エンコーディングを遂行して、パリティー（ｐａｒｉｔｙ）ビットが付加されたデータを形成する。パリティービットは不揮発性メモリ１１０に格納され得る。また、ＥＣＣ回路１２５は出力されたデータに対してエラー訂正デコーディングを遂行し、遂行結果にしたがってエラー訂正デコーディングの成功の可否を判断することができる。ＥＣＣ回路１２５は判断結果にしたがって指示信号を出力し、パリティービットを使用してデータのエラービットを訂正できる。
【００２７】
ＥＣＣ回路１２５はＬＤＰＣ（ｌｏｗ ｄｅｎｓｉｔｙ ｐａｒｉｔｙ ｃｈｅｃｋ） ｃｏｄｅ、ＢＣＨ ｃｏｄｅ、ｔｕｒｂｏ ｃｏｄｅ、リードソロモンコード（Ｒｅｅｄ−Ｓｏｌｏｍｏｎ ｃｏｄｅ）、ｃｏｎｖｏｌｕｔｉｏｎ ｃｏｄｅ、ＲＳＣ（ｒｅｃｕｒｓｉｖｅ ｓｙｓｔｅｍａｔｉｃ ｃｏｄｅ）、ＴＣＭ（ｔｒｅｌｌｉｓ−ｃｏｄｅｄ ｍｏｄｕｌａｔｉｏｎ）、ＢＣＭ（Ｂｌｏｃｋ ｃｏｄｅｄ ｍｏｄｕｌａｔｉｏｎ）等の符号化変調（ｃｏｄｅｄ ｍｏｄｕｌａｔｉｏｎ）を使用してエラーを訂正することができる。ＥＣＣ回路１２５はエラーを訂正するための回路、システム又は装置を全て含むことができる。
【００２８】
ウェアレベル制御ロジック１２６は不揮発性メモリ１１０のウェアレベル（ｗｅａｒ ｌｅｖｅｌ）に基づいて、使用者領域１１１の一部ブロックをバッファ領域１１２に転換する動作を管理することができる。このような動作をモード転換動作（ｍｏｄｅ ｃｈａｎｇｅ ｏｐｅｒａｔｉｏｎ）と称する。ウェアレベル制御ロジック１２６は不揮発性メモリ１１０のウェアレベルが一定のレベルに到達する時、使用者領域１１１の１つ又はその以上のメモリブロックをＭＬＣモードからＳＬＣモードに転換する動作を管理することができる。
【００２９】
ウェアレベル制御ロジック１２６はハードウェアやソフトウェアで具現され得る。即ち、ウェアレベル制御ロジック１２６はメモリコントローラ１２０内に１つのチップやモジュールで設置されるか、或いはフロッピー（登録商標）ディスクやコンパクトディスク又はＵＳＢ等のような外装メモリを通じて連結されることもあり得る。一方、ウェアレベル制御ロジック１２６は使用者によってプログラムできる形態で具現されることもあり得る。
【００３０】
不揮発性メモリ１１０のウェアレベルはプログラム−消去サイクル（Ｐ／Ｅサイクル）、ＥＣＣエラー率、又は消去ループ回数等のようなパラメーター（以下、ウェアレベルパラメーターと称する）を通じて知ることができる。不揮発性メモリ１１０は一般的にＰ／Ｅサイクル、ＥＣＣエラー率、消去ループ回数が増加するほど、ウェアレベル（ｗｅａｒ ｌｅｖｅｌ）が増加する。以下では、ウェアレベルパラメーターに基づいたメモリシステム１００のモード転換動作が詳細に説明される。
【００３１】
図２はプログラム−消去サイクルに基づいてモード転換動作を説明するためのブロック図である。図２を参照すれば、メモリシステム２００は不揮発性メモリ２１０及びメモリコントローラ２２０を含む。不揮発性メモリ２１０は使用者領域２１１及びバッファ領域２１２を含む。使用者領域２１１はメモリセル当たり２ビット以上を格納するＭＬＣ領域にモード設定され、バッファ領域２１２はシングルビットを格納するＳＬＣ領域にモード設定されている。
【００３２】
不揮発性メモリ２１０はプログラム−消去動作を反複して遂行できる許容限度が定まっている。これをＰ／Ｅサイクル耐久性（ｅｎｄｕｒａｎｃｅ）と称する。Ｐ／Ｅサイクル耐久性はメモリセル当たり格納するデータビット数にしたがって異なり得る。一般的にセル当たり格納するデータビット数が小さいほど、Ｐ／Ｅサイクル耐久性は増加する。
【００３３】
一方、使用者領域２１１にプログラムされる全てのデータは先にバッファ領域２１２に格納される。その次にバッファ領域２１２で使用者領域２１１へデータを移す動作が遂行される。このようなプログラム方式をＯＢＰ（Ｏｎ−ｃｈｉｐ Ｂｕｆｆｅｒｅｄ Ｐｒｏｇｒａｍ）と称する。ＯＢＰ方式によれば、バッファ領域２１２に対するプログラム−消去動作が反復的に遂行されるので、バッファ領域２１２のＰ／Ｅサイクル耐久性が良くなければならない。図２に図示されたメモリシステム２００は使用者領域２１１の一部をバッファ領域２１２へモード転換することによって、バッファ領域２１２のＰ／Ｅサイクル耐久性を増加することができる。
【００３４】
続いて、図２を参照すれば、メモリコントローラ２２０は制御ユニット２２３及びウェアレベル制御ロジック２２６を含む。制御ユニット２２３は不揮発性メモリ２１０のプログラム−消去サイクルＰ／Ｅに関する情報をウェアレベル制御ロジック２２６へ提供する。ウェアレベル制御ロジック２２６はＰ／Ｅ情報に基づいて、使用者領域２１１の一部メモリブロックに対するモード転換動作（ｍｏｄｅ ｃｈａｎｇｅ ｏｐｅｒａｔｉｏｎ）を遂行する。
【００３５】
例えば、不揮発性メモリ２１０は１００個のメモリブロックで構成され、使用者領域２１１は９８個の３ビットＭＬＣメモリブロックで構成され、バッファ領域２１２は２個のＳＬＣメモリブロックで構成されていると仮定する。ウェアレベル制御ロジック２２６はＰ／Ｅサイクルが予め決められた回数に到達する時、使用者領域２１１の一部ＭＬＣメモリブロックをＳＬＣメモリブロックに転換する。
【００３６】
図３は図２に図示されたメモリシステムのプログラム−消去サイクルにしたがう使用者領域及びバッファ領域の耐久性を示す表である。図３は、ＳＬＣバッファ領域（図２参照、２１２）は２％であり、３ビットＭＬＣ使用者領域（図２参照、２１１）は９８％であると仮定する。また、図３はＭＬＣ使用者領域２１１にプログラムされる全てデータは先にＳＬＣバッファ領域２１２に格納されると仮定する。
【００３７】
図３を参照すれば、ＭＬＣ使用者領域２１１の耐久性（ＭＬＣ［Ｅ］）が０．５Ｋ、１．０Ｋ、１．５Ｋである時、ＳＬＣバッファ領域２１２の耐久性（ＳＬＣ［Ｅ］）は各々７５Ｋ、１５０Ｋ、２２５Ｋである。ＭＬＣ使用者領域２１１のＰ／Ｅサイクルを１０００回保障するためには、不揮発性メモリ（図２参照、２００）はＳＬＣバッファ領域（図２参照、２１２）のＰ／Ｅサイクルを１５０、０００回を保障しなければならない。ＳＬＣバッファ領域２１２及びＭＬＣ使用者領域２１１の耐久性の相関関係は数式１のように表現できる。
【００３８】
[数式１]
ＳＬＣ［Ｅ］＝ＭＬＣ［Ｅ］×３×（ＭＬＣブロック数／ＳＬＣブロック数）
【００３９】
ＳＬＣバッファ領域の耐久性（ＳＬＣ［Ｅ］）はＭＬＣ使用者領域の耐久性（ＭＬＣ［Ｅ］）が増加するほど、増加し、ＳＬＣバッファ領域のブロック数が多くほど、減少する。ＳＬＣバッファ領域２１２の耐久性はＭＬＣ使用者領域２１１の耐久性より１０倍以上大きい。これはＭＬＣ使用者領域２１１として使用した一部メモリブロックをＳＬＣバッファ領域２１２へモードを転換しても９０％以上の耐久性をそのまま使用することを意味する。
【００４０】
図４Ａ及び図４Ｂは図２に図示されたメモリシステムのプログラム−消去サイクルにしたがうモード変換動作を説明するための概念図である。図４Ａは不揮発性メモリ（図２参照、２１０のＭＬＣ使用者領域（図２参照、２１１）のＰ／Ｅサイクル使用パーセント（％）にしたがうモード転換動作を示し、図４ＢはＳＬＣバッファ領域２１２のＰ／Ｅサイクル使用パーセント（％）にしたがうモード転換動作を示す。
【００４１】
図４Ａを参照すれば、ＭＬＣ使用者領域２１１のＰ／Ｅサイクル初期（０％）に、ＭＬＣ使用者領域２１１は９８％であり、ＳＬＣバッファ領域２１２は２％である。即ち、不揮発性メモリ２１０は全体１００個のメモリブロックの中で９８個のメモリブロックを使用者領域として使用し、２個のメモリブロックをバッファ領域として使用されている。
【００４２】
ＭＬＣ使用者領域２１１のＰ／Ｅサイクルが２５％遂行された場合に、ＭＬＣ使用者領域２１１の一部メモリブロック（例えば、２個のメモリブロック）はＳＬＣバッファ領域２１２に転換される。
【００４３】
例えば、ＭＬＣ使用者領域２１１のＰ／Ｅサイクル耐久性が１０００回であるとすれば、Ｐ／Ｅサイクルが２５０回遂行される時、ＭＬＣ使用者領域２１１の２個のメモリブロックはＳＬＣバッファ領域２１２に転換される。そして、ＳＬＣバッファ領域２１２として使用されたメモリブロックはウェアアウト（ｗｅａｒ−ｏｕｔ）として処理されてバッドブロック（ｂａｄ ｂｌｏｃｋ）になる。上の例で、ＳＬＣバッファ領域２１２に転換されたメモリブロックは１００Ｋ以上のＰ／Ｅサイクルに該当する耐久性を有することができる（図３参照）。
【００４４】
ＭＬＣ使用者領域２１１のＰ／Ｅサイクルが５０％遂行された場合に、ＭＬＣ使用者領域２１１の他の一部メモリブロックがＳＬＣバッファ領域２１２に転換される。上の例で、Ｐ／Ｅサイクルが５００回遂行される時、ＭＬＣ使用者領域２１１の２個のメモリブロックはＳＬＣバッファ領域２１２に転換される。そして、ＳＬＣバッファ領域２１２として使用されたメモリブロックはウェアアウト（ｗｅａｒ−ｏｕｔ）として処理される。この時、ＭＬＣ使用者領域２１１のメモリブロックは９４個である。
【００４５】
同様に、ＭＬＣ使用者領域２１１のＰ／Ｅサイクルが７５％遂行された場合に、ＭＬＣ使用者領域２１１のその他の一部メモリブロックがＳＬＣバッファ領域２１２に転換される。上の例で、Ｐ／Ｅサイクルが７５０回遂行される時、ＭＬＣ使用者領域２１１の２個のメモリブロックはＳＬＣバッファ領域２１２に転換される。そして、ＳＬＣバッファ領域２１２として使用されたメモリブロックはウェアアウト（ｗｅａｒ−ｏｕｔ）として処理される。この時、ＭＬＣ使用者領域２１１のメモリブロックは９２個である。
【００４６】
図４Ｂを参照すれば、ＳＬＣ使用者領域２１２のＰ／Ｅサイクル初期（０％）で、不揮発性メモリ２１０は全体１００個のメモリブロックの中で９８個のメモリブロックを使用者領域として使用し、２個のメモリブロックをバッファ領域として使用している。
【００４７】
ＳＬＣバッファ領域２１２のＰ／Ｅサイクルが７０％遂行された場合に、ＭＬＣ使用者領域２１１の２個のメモリブロックはＳＬＣバッファ領域２１２に転換される。この時、ＳＬＣバッファ領域２１２は４個のメモリブロックを有する。新しくＳＬＣバッファ領域に転換されたメモリブロックは既存のＳＬＣバッファ領域２１２のメモリブロックより多いＰ／Ｅサイクルを有することができる。全体的にＳＬＣバッファ領域２１２のＰ／Ｅサイクル耐久性は増える。
【００４８】
ＳＬＣバッファ領域２１２のＰ／Ｅサイクルが８０％遂行された場合に、ＭＬＣ使用者領域２１１の他の一部メモリブロックがＳＬＣバッファ領域２１２に転換される。この時、最初からＳＬＣバッファ領域２１２として使用されたメモリブロックはウェアアウト（ｗｅａｒ−ｏｕｔ）として処理され得る。この時、ＭＬＣ使用者領域２１１のメモリブロックは９４個である。
【００４９】
同様に、ＳＬＣバッファ領域２１２のＰ／Ｅサイクルが９０％遂行された場合に、ＭＬＣ使用者領域２１１のその他の一部メモリブロックがＳＬＣバッファ領域２１２に転換される。そして、ＳＬＣバッファ領域２１２として使用された４個のメモリブロックはウェアアウト（ｗｅａｒ−ｏｕｔ）として処理され得る。この時、ＭＬＣ使用者領域２１１のメモリブロックは９２個である。
【００５０】
図４Ａ及び図４ＢはＰ／Ｅサイクルにしたがって４段階に分かられて使用者領域２１１をバッファ領域２１２に転換する例を示す。使用者領域２１１は初期に９８％の使用量を有し、徐々に減って最終的に９２％の使用量を有する。しかし、使用者領域２１１の空間が減る代わりに、バッファ領域２１２のＰ／Ｅサイクル耐久性は大きく増大されて、全体的にメモリシステム２００の性能は大きく向上され得る。
【００５１】
図５は図２に図示されたメモリシステムのモード転換動作を遂行するためのマッピングテーブルを例示的に示す。図５に図示されたマッピングテーブルはＭＬＣ使用者領域（図２参照、２１１）のＰ／Ｅサイクルが２５％遂行された場合を示す。
【００５２】
図５を参照すれば、不揮発性メモリ（図２参照、２１０）は１００個のメモリブロック００１〜１００を有する。第１及び第２メモリブロック００１、００２はＰ／Ｅサイクル初期にＳＬＣモード、即ちＳＬＣバッファ領域（図２参照、２１２）に割当されている。第３乃至第１００メモリブロック００３〜１００はＭＬＣモード、即ちＭＬＣ使用者領域２１１に割当されている。ＭＬＣ使用者領域２１１のＰ／Ｅサイクルが２５％遂行されれば、第１及び第２メモリブロック００１、００２はウェア−アウトされ、第３及び第４メモリブロック００３、００４はＳＬＣモードに転換される。即ち、第３及び第４メモリブロック００３、００４はＳＬＣバッファ領域２１２にモード転換される。
【００５３】
再び図２を参照すれば、本発明の実施形態によるメモリシステム２００はプログラム−消去サイクル（Ｐ／Ｅ ｃｙｃｌｅ）情報に基づいて、使用者領域２１１の一部メモリブロックを段階的にバッファ領域２１２にモード転換を遂行できる。本発明によると、バッファ領域２１２のＰ／Ｅサイクル耐久性が良くなることによって、メモリシステム２００の性能が向上され得る。
【００５４】
図６はＥＣＣエラー率に基づいたモード転換動作を説明するためのブロック図である。図６を参照すれば、メモリシステム３００は不揮発性メモリ３１０及びメモリコントローラ３２０を含む。不揮発性メモリ３１０は使用者領域３１１及びバッファ領域３１２を含み、メモリコントローラ３２０はＥＣＣ回路３２５及びウェアレベル制御ロジック３２６を含む。
【００５５】
不揮発性メモリ３１０を使用する分だけ、ＥＣＣエラー率は増加する。ＥＣＣ回路３２５はエラーを訂正できる最大ビット数が定まっている。ＯＢＰ方式によれば、バッファ領域３１２に対するプログラムや読出し動作が反復的に遂行されるので、使用者領域３１１よりバッファ領域３１２のＥＣＣエラー率がさらに速い速度で増加する。図６に図示されたメモリシステム３００は使用者領域３１１の一部をバッファ領域３１２にモード転換することによって、バッファ領域３１２のＥＣＣエラー増加率を減らすことができる。
【００５６】
続いて、図６を参照すれば、ＥＣＣ回路３２５は不揮発性メモリ３１０のＥＣＣエラー率（ｅｒｒｏｒ ｒａｔｅ）に関する情報をウェアレベル制御ロジック３２６へ提供する。ウェアレベル制御ロジック３２６はＥＣＣエラー率に基づいて、使用者領域３１１の一部メモリブロックに対するモード転換動作を遂行する。例えば、ウェアレベル制御ロジック３２６はＥＣＣエラー率が予め決められたエラー率に到達する時、使用者領域３１１の一部メモリブロックをバッファ領域３１２に転換する。
【００５７】
図７Ａ及び図７Ｂは図６に図示されたメモリシステムのＥＣＣエラー率にしたがうモード変換動作を説明するための概念図である。図７ＡはＭＬＣ使用者領域のＥＣＣエラー率にしたがうモード変換動作を示し、図７ＢはＳＬＣバッファ領域のＥＣＣエラー率にしたがう全て変換動作を示す。図７Ａ及び図７Ｂでは説明を簡単にするため、ＥＣＣ回路（図６参照、３２５）の訂正可能であるＥＣＣエラービットは１００であることと仮定する。
【００５８】
図７Ａを参照すれば、ＭＬＣ使用者領域３１１のＥＣＣエラー率が０％〜１０％である区間で、ＭＬＣ使用者領域３１１は９９個のメモリブロックを有し、ＳＬＣバッファ領域は１個のメモリブロックを有すると仮定する。ＥＣＣエラー率が１０％〜２０％である場合に、ＭＬＣ使用者領域３１１の一部メモリブロック（例えば、１つのメモリブロック）はＳＬＣバッファ領域３１２に転換される。そして、ＳＬＣバッファ領域３１２として使用されたメモリブロックはウェアアウト（ｗｅａｒ−ｏｕｔ）として処理される。この時、ＭＬＣ使用者領域３１１は９８個のメモリブロックに構成される。このような方法に、ＥＣＣエラー率が９０％〜１００％である場合に、ＭＬＣ使用者領域３１１の９個のメモリブロックはＳＬＣバッファ領域３１２に転換される。この時、ＭＬＣ使用者領域３１１は９０個のメモリブロックに構成される。
【００５９】
図７Ｂを参照すれば、ＳＬＣバッファ領域３１２のＥＣＣエラー率が０％〜８０％である区間で、ＭＬＣ使用者領域３１１は９９個のメモリブロックを有し、ＳＬＣバッファ領域は１個のメモリブロックを有すると仮定する。ＳＬＣバッファ領域３１２のＥＣＣエラー率が２％ずつ増加することによって、ＭＬＣ使用者領域３１１の１つのメモリブロックはＳＬＣバッファ領域３１２に転換される。そして、ＥＣＣエラー率が１００％になる前に、ＳＬＣバッファ領域３１２として使用された一部メモリブロックはウェアアウト（ｗｅａｒ−ｏｕｔ）として処理され得る。
【００６０】
図７Ａ及び図７ＢはＥＣＣエラー率にしたがって１０段階に分けられて使用者領域３１１をバッファ領域３１２に転換する例を示す。使用者領域３１１は初期に９９％の使用量を有し、徐々に減って最終的に９０％の使用量を有する。しかし、使用者領域３１１の空間が減った変わりに、バッファ領域３１２のビットエラー増加率は減少して、全体的にメモリシステム３００の性能は向上され得る。
【００６１】
図８は消去ループ回数に基づいたモード転換動作を説明するためのブロック図である。図８を参照すれば、メモリシステム４００は不揮発性メモリ４１０及びメモリコントローラ４２０を含む。不揮発性メモリ４１０は使用者領域４１１、バッファ領域４１２、及び消去ループカウンター４１３を含む。メモリコントローラ４２０はウェアレベル制御ロジック４２６を含む。
【００６２】
不揮発性メモリ４１０を使用する分だけ、消去ループ（Ｅｒａｓｅ Ｌｏｏｐ）の回数は増加する。消去ループ回数は不揮発性メモリ４１０のウェアレベルパラメーターとして使用され得る。消去ループカウンター（図８参照、４１３）は最大消去ループ回数が定まっている。ＯＢＰ方式によれば、バッファ領域４１２に対するプログラム、読出し、消去動作が反復的に遂行されるので、使用者領域４１１よりバッファ領域４１２のウェアレベル（ｗｅａｒ−ｌｅｖｅｌ）がさらに速い速度で増加する。図８に図示されたメモリシステム４００は使用者領域４１１の一部をバッファ領域４１２にモード転換することによって、バッファ領域４１２の消去ループ回数の増加率を減らすことができる。
【００６３】
消去ループカウンター４１３は不揮発性メモリ４１０の消去ループ回数に関する情報をウェアレベル制御ロジック４２６へ提供する。ウェアレベル制御ロジック４２６は消去ループ回数に基づいて、使用者領域４１１の一部メモリブロックに対するモード転換動作を遂行する。例えば、ウェアレベル制御ロジック４２６は消去ループ回数が予め決められた回数に到達する時、使用者領域４１１の一部ＭＬＣメモリブロックをＳＬＣメモリブロックに転換する。
【００６４】
図９は図８に図示された消去ループカウンターを説明するためのダイヤグラムである。図９を参照すれば、不揮発性メモリ（図８参照、４１０）の各々のメモリセルは閾値電圧によってプログラム状態Ｐ及び消去状態Ｅを有することができる。プログラム状態は１つ又はその以上であり得る。メモリブロックに消去電圧が提供されれば、メモリセルの閾値電圧は消去状態Ｅへ移動される。以後、メモリセルが消去状態にあるか否かを検証するために消去検証電圧Ｖｅが提供される。このような消去動作は全てメモリセルが消去状態Ｅになるまで反複される。
【００６５】
図９を参照すれば、第１消去ループ（ＥＬ＝１）の間に消去状態Ｅに到達しないメモリセルが存在するので、第２消去ループ（ＥＬ＝２）が進行される。第２消去ループ（ＥＬ＝２）でも消去状態Ｅに至らなかったセルが存在するので、第３消去ループ（ＥＬ＝３）が遂行される。第３消去ループ（ＥＬ＝３）で全てメモリセルが消去状態になる。この時、消去ループカウンター（図８参照、４１３）に該当する消去ループ回数情報をウェアレベル制御ロジック（図８参照、４２６）へ提供する。
【００６６】
図１０Ａ及び図１０Ｂは図８に図示されたメモリシステムの消去ループ回数にしたがうモード変換動作を説明するための概念図である。図１０ＡはＭＬＣ使用者領域４１１の消去ループ回数にしたがうモード転換動作を示し、図１０ＢはＳＬＣバッファ領域４１２のモード転換動作を示す。図１０Ａ及び図１０Ｂでは説明を簡単にするため、消去ループカウンター（図８参照、４１３）の最大消去ループカウント回数は１０であることと仮定する。
【００６７】
図１０Ａを参照すれば、ＭＬＣ使用者領域４１１の消去ループ回数が最大消去ループカウント回数の０％〜５０％の区間にある場合、ＭＬＣ使用者領域４１１は９５％であり、ＳＬＣバッファ領域は５％である。即ち、消去ループ回数が０〜５である区間で、不揮発性メモリ４１０は全体１００個のメモリブロックの中で９５個のメモリブロックを使用者領域として使用し、５個のメモリブロックをバッファ領域として使用する。
【００６８】
消去ループ回数が６〜１０である場合に、ＭＬＣ使用者領域４１１の一部メモリブロック（例えば、５個のメモリブロック）はＳＬＣバッファ領域４１２に転換される。そして、ＳＬＣバッファ領域４１２として使用されたメモリブロックはウェアアウト（ｗｅａｒ−ｏｕｔ）として処理される。上の例で、ＭＬＣ使用者領域４１１は９０個のメモリブロックで構成される。
【００６９】
図１０Ｂを参照すれば、ＳＬＣ使用者領域４１２の消去ループ回数が最大消去ループカウント回数の０％〜９０％の区間にある場合、ＭＬＣ使用者領域４１１は９５％であり、ＳＬＣバッファ領域は５％である。そして消去ループ回数が最大消去ループカウント回数の９０％〜１００％である場合に、ＭＬＣ使用者領域４１１の一部メモリブロック（例えば、５個のメモリブロック）はＳＬＣバッファ領域４１２に転換される。そして、ＳＬＣバッファ領域４１２として使用されたメモリブロックはウェアアウト（ｗｅａｒ−ｏｕｔ）として処理される。上の例で、ＭＬＣ使用者領域４１１は９０個のメモリブロックで構成される。
【００７０】
図１０Ａ及び図１０Ｂは消去ループ回数にしたがって２段階に分けて使用者領域４１１をバッファ領域４１２に転換する例を示す。使用者領域４１１は初期に９５％の使用量を有し、徐々に減って最終的に９０％の使用量を有する。しかし、使用者領域４１１の空間が減った代わりに、バッファ領域４１２の消去ループ回数の増加率が減るので、全体的にメモリシステム４００の性能は向上され得る。
【００７１】
本発明の実施形態によるメモリシステムは様々な製品に適用又は応用され得る。本発明の実施形態によるメモリシステムはパーソナルコンピューター、デジタルカメラ、ビデオカメラ(camcorder)、携帯電話、ＭＰ３、ＰＭＰ、ＰＳＰ、ＰＤＡ等のような電子装置のみでなく、メモリカード、ＵＳＢメモリ、ソリッドステートドライブ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ、以下、ＳＳＤと称する）等のような格納装置で具現され得る。
【００７２】
図１１及び図１２は本発明によるメモリシステムの多様な適用例を示すブロック図である。図１１及び図１２を参照すれば、メモリシステム１０００、２０００は格納装置１１００、２１００及びホスト１２００、２２００を含む。格納装置１１００、２１００はフラッシュメモリ１１１０、２１１０及びメモリコントローラ１１２０、２１２０を含む。
【００７３】
格納装置１１００、２１００はメモリカード（例えば、ＳＤ、ＭＭＣ等）や着脱可能である移動式格納装置（例えば、ＵＳＢメモリ等）のような格納媒体を含む。格納装置１１００、２１００はホスト１２００、２２００に連結されて使用され得る。格納装置１１００、２１００はホストインターフェイスを通じてホストとデータを通信する。格納装置１１００、２１００はホスト１２００、２２００から電源が供給されて内部動作を遂行できる。
【００７４】
図１１を参照すれば、ウェアレベル制御ロジック１１０１はフラッシュメモリ１１１０内に包含され得る。図１２を参照すれば、ウェアレベル制御ロジック２２０１はホスト２２００内に包含され得る。本発明の実施形態によるメモリシステム１０００、２０００はウェアレベル制御ロジックを利用して、フラッシュメモリの使用者領域の一部をバッファ領域に転換することによって、全体システムの性能を向上させ得る。
【００７５】
図１３は本発明の実施形態によるメモリシステムをメモリカードシステムに適用した例を示すブロック図である。メモリカードシステム３０００はホスト３１００とメモリカード３２００とを含む。ホスト３１００はホストコントローラ３１１０、ホスト接続ユニット３１２０、及びＤＲＡＭ３１３０を含む。
【００７６】
ホスト３１００はメモリカード３２００にデータを書き込むか、或いはメモリカード３２００に格納されたデータを読み出す。ホストコントローラ３１１０はコマンド（例えば、書込みコマンド）、ホスト３１００の内のクロック発生器（図示せず）で発生したクロック信号ＣＬＫ、及びデータＤＡＴを、ホスト接続ユニット３１２０を通じてメモリカード３２００へ伝送する。ＤＲＡＭ３１３０はホスト３１００のメインメモリである。
【００７７】
メモリカード３２００はカード接続ユニット３２１０、カードコントローラ３２２０、及びフラッシュメモリ３２３０を含む。カードコントローラ３２２０はカード接続ユニット３２１０を通じて受信されたコマンドに応答して、カードコントローラ３２２０内にあるクロック発生器（図示せず）で発生したクロック信号に同期してデータをフラッシュメモリ３２３０に格納する。フラッシュメモリ３２３０はホスト３１００から伝送されたデータを格納する。例えば、ホスト３１００がデジタルカメラである場合には映像データを格納する。
【００７８】
図１３に図示されたメモリカードシステム３０００はホストコントローラ３１１０、カードコントローラ３２２０、又はフラッシュメモリ３２３０の内部にウェアレベル制御ロジック（図示せず）を含むことができる。上述したように、本発明はウェアレベル制御ロジックを利用して、フラッシュメモリの使用者領域の一部をバッファ領域に転換することによって、全体システムの性能を向上させ得る。
【００７９】
図１４は本発明の実施形態によるメモリシステムをソリッドステートドライブ（ＳＳＤ）システムに適用した例を示すブロック図である。図１４を参照すれば、ＳＳＤシステム４０００はホスト４１００とＳＳＤ４２００とを含む。ホスト４１００はホストインターフェイス４１１１、ホストコントローラ４１２０、及びＤＲＡＭ４１３０を含む。
【００８０】
ホスト４１００はＳＳＤ４２００にデータを書き込むか、或いはＳＳＤ４２００に格納されたデータを読み出す。ホストコントローラ４１２０はコマンド、アドレス、制御信号等の信号ＳＧＬをホストインターフェイス４１１１を通じてＳＳＤ４２００へ伝送する。ＤＲＡＭ４１３０はホスト４１００のメインメモリである。
【００８１】
ＳＳＤ４２００はホストインターフェイス４２１１を通じてホスト４１００と信号ＳＧＬを通信し、電源コネクター（ｐｏｗｅｒ ｃｏｎｎｅｃｔｏｒ）４２２１を通じて電源が入力される。ＳＳＤ４２００は複数の不揮発性メモリ４２０１〜４２０ｎ、ＳＳＤコントローラ４２１０、及び補助電源装置４２２０を含むことができる。ここで、複数の不揮発性メモリ４２０１〜４２０ｎはＮＡＮＤフラッシュメモリ以外にもＰＲＡＭ、ＭＲＡＭ、ＲｅＲＡＭ、ＦＲＡＭ（登録商標）等で具現され得る。
【００８２】
複数の不揮発性メモリ４２０１〜４２０ｎはＳＳＤ４２００の格納媒体として使用される。複数の不揮発性メモリ４２０１〜４２０ｎは複数のチャンネルＣＨ１〜ＣＨｎを通じてＳＳＤコントローラ４２１０に連結され得る。１つのチャンネルには１つ又はその以上の不揮発性メモリが連結され得る。１つのチャンネルに連結される不揮発性メモリは同一のデータバスに連結され得る。
【００８３】
ＳＳＤコントローラ４２１０はホストインターフェイス４２１１を通じてホスト４１００と信号ＳＧＬを通信する。ここで、信号ＳＧＬにはコマンド、アドレス、データ等が包含され得る。ＳＳＤコントローラ４２１０はホスト４１００のコマンドにしたがって該当不揮発性メモリにデータを書き込むか、或いは該当不揮発性メモリからデータを読出す。ＳＳＤコントローラ４２１０の内部構成は図１５を参照して詳細に説明される。
【００８４】
補助電源装置４２２０は電源コネクター４２２１を通じてホスト４１００に連結される。補助電源装置４２２０はホスト４１００から電源ＰＷＲを受信し、充電することができる。一方、補助電源装置４２２０はＳＳＤ４２００の内部に位置するか、或いはＳＳＤ４２００の外に位置することもできる。例えば、補助電源装置４２２０はメインボードに位置し、ＳＳＤ４２００へ補助電源を提供することもできる。
【００８５】
図１５は図１４に図示されたＳＳＤコントローラ４２１０の構成を例示的に示すブロック図である。図１５を参照すれば、ＳＳＤコントローラ４２１０はＮＶＭインターフェイス４２１１、ホストインターフェイス４２１２、ウェアレベル制御ロジック４２１３、制御ユニット４２１４、及びＳＲＡＭ４２１５を含む。
【００８６】
ＮＶＭインターフェイス４２１１はホスト４１００のメインメモリから伝達されたデータを各々のチャンネルＣＨ１〜ＣＨｎへスキャッタリング（Ｓｃａｔｔｅｒｉｎｇ）する。そして、ＮＶＭインターフェイス４２１１は不揮発性メモリ４２０１〜４２０ｎから読み出したデータをホストインターフェイス４２１２を経由してホスト４１００へ伝達する。
【００８７】
ホストインターフェイス４２１２はホスト４１００のプロトコルに対応してＳＳＤ４２００とのインターフェイシングを提供する。ホストインターフェイス４２１２はＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、ＳＣＳＩ（Ｓｍａｌｌ Ｃｏｍｐｕｔｅｒ Ｓｙｓｔｅｍ Ｉｎｔｅｒｆａｃｅ）、ＰＣＩ ｅｘｐｒｅｓｓ、ＡＴＡ、ＰＡＴＡ（Ｐａｒａｌｌｅｌ ＡＴＡ）、ＳＡＴＡ（Ｓｅｒｉａｌ ＡＴＡ）、ＳＡＳ（Ｓｅｒｉａｌ Ａｔｔａｃｈｅｄ ＳＣＳＩ）等を利用してホスト４１００と通信できる。また、ホストインターフェイス４２１２はホスト４１００がＳＳＤ４２００をハードディスクドライブ（ＨＤＤ）として認識するようにサポートするディスクエミュレーション（Ｄｉｓｋ Ｅｍｕｌａｔｉｏｎ）機能を遂行できる。
【００８８】
ウェアレベル制御ロジック４２１３は上述したように不揮発性メモリ４２０１〜４２０ｎのモード転換動作を管理することができる。制御ユニット４２１４はホスト４１００から入力された信号ＳＧＬを分析し、処理する。制御ユニット４２１４はホストインターフェイス４２１２やＮＶＭインターフェイス４２１１を通じてホスト４１００や不揮発性メモリ４２０１〜４２０ｎを制御する。制御ユニット４２１４はＳＳＤ４２００を駆動するためのファームウェアにしたがって不揮発性メモリ４２０１〜４２０ｎの動作を制御する。
【００８９】
ＳＲＡＭ４２１５は不揮発性メモリ４２０１〜４２０ｎの効率的な管理をするために使用されるソフトウェアＳ／Ｗを駆動するのに使用され得る。また、ＳＲＡＭ４２１５はホスト４１００のメインメモリから入力されたメタデータを格納するか、或いはキャッシュデータを格納できる。急なパワーオフ動作の時に、ＳＲＡＭ４２１５に格納されたメタデータやキャッシュデータは補助電源装置４２２０を利用して不揮発性メモリ４２０１〜４２０ｎに格納され得る。
【００９０】
再び図１４を参照すれば、本発明の実施形態によるＳＳＤシステム４０００は上述したように、ウェアレベル制御ロジックを利用して、フラッシュメモリの使用者領域の一部をバッファ領域に転換することによって、全体システムの性能を向上させ得る。
【００９１】
図１６は本発明の実施形態によるメモリシステムを電子装置で具現された例を示すブロック図である。ここで、電子装置５０００はパーソナルコンピューター（ＰＣ）で具現されるか、或いはノート型コンピューター、携帯電話、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）、及びカメラ等のような携帯用電子装置で具現され得る。
【００９２】
図１６を参照すれば、電子装置５０００はメモリシステム５１００、電源装置５２００、補助電源装置５２５０、中央処理装置５３００、ＤＲＡＭ５４００、及び使用者インターフェイス５５００を含む。メモリシステム５１００はフラッシュメモリ５１１０及びメモリコントローラ５１２０を含む。メモリシステム５１００は電子装置５０００内に備えられ得る。
【００９３】
上述したように、本発明による電子装置５０００はウェアレベル制御ロジックを利用して、フラッシュメモリの使用者領域の一部をバッファ領域に転換することによって、全体システムの性能を向上させ得る。
【００９４】
本発明の実施形態によるメモリシステムは２次元構造を有するフラッシュメモリのみでなく、３次元構造を有するフラッシュメモリにも適用され得る。図１７は本発明に使用されるフラッシュメモリを例示的に示すブロック図である。図１７を参照すれば、フラッシュメモリ６０００は３次元セルアレイ６１１０、データ入出力回路６１２０、アドレスデコーダー６１３０、及び制御ロジック６１４０を含む。
【００９５】
３次元セルアレイ６１１０は複数のメモリブロックＢＬＫ１〜ＢＬＫｚを含む。各々のメモリブロックは３次元構造（又は垂直構造）を有することができる。２次元構造（又は水平構造）を有するメモリブロックでは、メモリセルが基板と水平方向に形成される。しかし、３次元構造を有するメモリブロックでは、メモリセルが基板と垂直方向に形成される。各々のメモリブロックはフラッシュメモリ６１００の消去単位を成す。
【００９６】
データ入出力回路６１２０は複数のビットラインＢＬｓを通じて３次元セルアレイ６１１０に連結される。データ入出力回路６１２０は外部からデータＤＡＴＡが入力されるか、或いは３次元セルアレイ６１１０から読み出したデータＤＡＴＡを外部へ出力する。アドレスデコーダー６１３０は複数のワードラインＷＬｓ及び選択ラインＧＳＬ、ＳＳＬを通じて３次元セルアレイ６１１０に連結される。アドレスデコーダー６１３０はアドレスＡＤＤＲを受信しワードラインを選択する。
【００９７】
制御ロジック６１４０はフラッシュメモリ６０００のプログラム、読出し、消去等の動作を制御する。例えば、制御ロジック６１４０はプログラム動作の時に、アドレスデコーダー６１３０を制御することによって、選択ワードラインにプログラム電圧が提供されるようにし、データ入出力回路６１２０を制御することによって、データがプログラムされるようにすることができる。
【００９８】
図１８は図１７に図示されたメモリブロックＢＬＫ１の３次元構造を例示的に示す斜視図である。図１８を参照すれば、メモリブロックＢＬＫ１は基板ＳＵＢと垂直方向に形成されている。基板ＳＵＢにはｎ＋ドーピング領域が形成される。基板ＳＵＢの上にはゲート電極膜（ｇａｔｅ ｅｌｅｃｔｒｏｄｅ ｌａｙｅｒ）と絶縁膜（ｉｎｓｕｌａｔｉｏｎ ｌａｙｅｒ）とが交互に蒸着される。そして、ゲート電極膜（ｇａｔｅ ｅｌｅｃｔｒｏｄｅ ｌａｙｅｒ）と絶縁膜（ｉｎｓｕｌａｔｉｏｎ ｌａｙｅｒ）との間には電荷格納膜（ｃｈａｒｇｅ ｓｔｏｒａｇｅ ｌａｙｅｒ）が形成され得る。
【００９９】
ゲート電極膜と絶縁膜とを垂直方向にパターニング（ｖｅｒｔｉｃａｌ ｐａｔｔｅｒｎｉｎｇ）すれば、Ｖ字形状のピラー（ｐｉｌｌａｒ）が形成される。ピラーはゲート電極膜と絶縁膜を貫通して基板ＳＵＢに連結される。ピラー（Ｐｉｌｌａｒ）の外殻部分（Ｏ）はチャンネル半導体に構成されることが可能で、内部Ｉはシリコン酸化物（Ｓｉｌｉｃｏｎ Ｏｘｉｄｅ）のような絶縁物質で構成され得る。
【０１００】
続いて、図１８を参照すれば、メモリブロックＢＬＫ１のゲート電極膜（ｇａｔｅ ｅｌｅｃｔｒｏｄｅ ｌａｙｅｒ）は接地選択ラインＧＳＬ、複数のワードラインＷＬ１〜ＷＬ８、及びストリング選択ラインＳＳＬに連結され得る。そして、メモリブロックＢＬＫ１のピラー（ｐｉｌｌａｒ）は複数のビットラインＢＬ１〜ＢＬ３に連結され得る。図１８では、１つのメモリブロックＢＬＫ１が２つの選択ラインＧＳＬ、ＳＳＬ、８個のワードラインＷＬ１〜ＷＬ８、及び３個のビットラインＢＬ１〜ＢＬ３を有することと図示されているが、実際にはこれらより多いか、或いは少ないことがあり得る。
【０１０１】
図１９は図１８に図示されたメモリブロックＢＬＫ１の等価回路図である。図１９を参照すれば、ビットラインＢＬ１〜ＢＬ３と共通ソースラインＣＳＬとの間にはＮＡＮＤストリングＮＳ１１〜ＮＳ３３が連結されている。各々のＮＡＮＤストリング（例えば、ＮＳ１１はストリング選択トランジスターＳＳＴ、複数のメモリセルＭＣ１〜ＭＣ８、及び接地選択トランジスターＧＳＴを含む。
【０１０２】
ストリング選択トランジスターＳＳＴはストリング選択ライン（Ｓｔｒｉｎｇ Ｓｅｌｅｃｔｉｏｎ Ｌｉｎｅ；ＳＳＬ１〜ＳＳＬ３）に連結されている。複数のメモリセルＭＣ１〜ＭＣ８は各々対応するワードラインＷＬ１〜ＷＬ８に連結されている。そして接地選択トランジスターＧＳＴは接地選択ライン（Ｇｒｏｕｎｄ Ｓｅｌｅｃｔｉｏｎ Ｌｉｎｅ；ＧＳＬ１〜ＧＳＬ３）に連結されている。ストリング選択トランジスター（ＳＳＴはビットラインＢＬ）はビットラインに連結されている。接地選択トランジスター（ＧＳＴは共通ソースラインＣＳＬ；Ｃｏｍｍｏｎ Ｓｏｕｒｃｅ Ｌｉｎｅ）に連結されている。
【０１０３】
続いて図１９を参照すれば、同一高さのワードライン（例えば、ＷＬ１）は共通に連結され、接地選択ラインＧＳＬ１〜ＧＳＬ３及びストリング選択ラインＳＳＬ１〜ＳＳＬ３は分離されている。第１ワードラインＷＬ１に連結され、ＮＡＮＤストリングＮＳ１１、ＮＳ１２、ＮＳ１３に属しているメモリセル（以下、ページと称する）をプログラムする場合には、第１ワードラインＷＬ１と第１選択ラインＳＳＬ１、ＧＳＬ１とが選択される。
【０１０４】
本発明の範囲又は、技術的思想を逸脱することなしに本発明の実施形態が多様に修正や変更され得ることは当業者にとって自明である。上述した内容に鑑み、それらの本発明の修正及び変更は、以下の請求項及び、それと均等なものの範囲内に属する。
【符号の説明】
【０１０５】
１００、２００、３００、４００ ・・・メモリシステム
１１０ ・・・不揮発性メモリ
１１１ ・・・使用者領域
１１２ ・・・バッファ領域
１２０ ・・・メモリコントローラ
１２１ ・・・ホストインターフェイス
１２２ ・・・メモリインターフェイス
１２３ ・・・制御ユニット
１２４ ・・・ＲＡＭ
１２５ ・・・ＥＣＣ回路
１２６ ・・・ウェアレベル制御ロジック
【特許請求の範囲】
【請求項１】
使用者領域とバッファ領域とを有する不揮発性メモリと、
前記不揮発性メモリのウェアレベル情報に基づいて、前記使用者領域の一部メモリブロックを前記バッファ領域に転換する動作（以下、‘モード転換動作’と称する）を管理するためのウェアレベル制御ロジックと、を含むメモリシステム。
【請求項２】
前記ウェアレベル情報は前記バッファ領域のウェアレベル情報であることを特徴とする請求項１に記載のメモリシステム。
【請求項３】
前記ウェアレベル情報はプログラム−消去サイクル情報であることを特徴とする請求項２に記載のメモリシステム。
【請求項４】
前記ウェアレベル情報はＥＣＣエラー率情報であることを特徴とする請求項２に記載のメモリシステム。
【請求項５】
前記ウェアレベル情報は消去ループ回数情報であることを特徴とする請求項２に記載のメモリシステム。
【請求項６】
前記ウェアレベル情報は前記使用者領域のウェアレベル情報であることを特徴とする請求項１に記載のメモリシステム。
【請求項７】
前記ウェアレベル情報はプログラム−消去サイクル情報であることを特徴とする請求項６に記載のメモリシステム。
【請求項８】
前記ウェアレベル情報はＥＣＣエラー率情報であることを特徴とする請求項６に記載のメモリシステム。
【請求項９】
前記ウェアレベル情報は消去ループ回数情報であることを特徴とする請求項６に記載のメモリシステム。
【請求項１０】
前記使用者領域にはメモリセル当たりＮ（Ｎは２以上である自然数）ビットデータが格納され、前記バッファ領域にはメモリセル当たりＭ（ＭはＮより小さい自然数）ビットデータが格納される請求項１に記載のメモリシステム。
【請求項１】
使用者領域とバッファ領域とを有する不揮発性メモリと、
前記不揮発性メモリのウェアレベル情報に基づいて、前記使用者領域の一部メモリブロックを前記バッファ領域に転換する動作（以下、‘モード転換動作’と称する）を管理するためのウェアレベル制御ロジックと、を含むメモリシステム。
【請求項２】
前記ウェアレベル情報は前記バッファ領域のウェアレベル情報であることを特徴とする請求項１に記載のメモリシステム。
【請求項３】
前記ウェアレベル情報はプログラム−消去サイクル情報であることを特徴とする請求項２に記載のメモリシステム。
【請求項４】
前記ウェアレベル情報はＥＣＣエラー率情報であることを特徴とする請求項２に記載のメモリシステム。
【請求項５】
前記ウェアレベル情報は消去ループ回数情報であることを特徴とする請求項２に記載のメモリシステム。
【請求項６】
前記ウェアレベル情報は前記使用者領域のウェアレベル情報であることを特徴とする請求項１に記載のメモリシステム。
【請求項７】
前記ウェアレベル情報はプログラム−消去サイクル情報であることを特徴とする請求項６に記載のメモリシステム。
【請求項８】
前記ウェアレベル情報はＥＣＣエラー率情報であることを特徴とする請求項６に記載のメモリシステム。
【請求項９】
前記ウェアレベル情報は消去ループ回数情報であることを特徴とする請求項６に記載のメモリシステム。
【請求項１０】
前記使用者領域にはメモリセル当たりＮ（Ｎは２以上である自然数）ビットデータが格納され、前記バッファ領域にはメモリセル当たりＭ（ＭはＮより小さい自然数）ビットデータが格納される請求項１に記載のメモリシステム。
【図１】
【図２】
【図３】
【図４Ａ】
【図４Ｂ】
【図５】
【図６】
【図７Ａ】
【図７Ｂ】
【図８】
【図９】
【図１０Ａ】
【図１０Ｂ】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４Ａ】
【図４Ｂ】
【図５】
【図６】
【図７Ａ】
【図７Ｂ】
【図８】
【図９】
【図１０Ａ】
【図１０Ｂ】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２０１３−１１４６７９（Ｐ２０１３−１１４６７９Ａ）
【公開日】平成２５年６月１０日（２０１３．６．１０）
【国際特許分類】
【出願番号】特願２０１２−２４９９８４（Ｐ２０１２−２４９９８４）
【出願日】平成２４年１１月１４日（２０１２．１１．１４）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ−ｒｏ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成２５年６月１０日（２０１３．６．１０）
【国際特許分類】
【出願日】平成２４年１１月１４日（２０１２．１１．１４）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ−ｒｏ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
【Ｆターム（参考）】
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