カルコゲナイド勾配を有するカルコゲナイド含有半導体
【課題】相変化メモリ及びオボニック閾値スイッチを備えるカルコゲニド含有半導体を提供する。
【解決手段】カルコゲナイド含有半導体デバイス１０は、第１の組成層１２と、第２の組成層１６と、薄膜１２及び１６の組成の混合物で形成された中間勾配薄膜１４とを含んでもよい。勾配薄膜１４は、カルコゲナイド薄膜から離れるにつれ、カルコゲナイド濃度が減少してもよく、その一方で、他の薄膜材料の濃度は、勾配薄膜厚にわたって、カルコゲナイド薄膜から離れるにつれ増加する。
【解決手段】カルコゲナイド含有半導体デバイス１０は、第１の組成層１２と、第２の組成層１６と、薄膜１２及び１６の組成の混合物で形成された中間勾配薄膜１４とを含んでもよい。勾配薄膜１４は、カルコゲナイド薄膜から離れるにつれ、カルコゲナイド濃度が減少してもよく、その一方で、他の薄膜材料の濃度は、勾配薄膜厚にわたって、カルコゲナイド薄膜から離れるにつれ増加する。
【発明の詳細な説明】
【技術分野】
【０００１】
これは、一般に相変化メモリ及びオボニック閾値スイッチを備えるカルコゲニド含有半導体に関する。
【背景技術】
【０００２】
カルコゲニド含有半導体は、他の層とインターフェースするカルコゲナイド層を備える。従来から、カルコゲナイド層と他の隣接層との間の密着性は問題が多い。カルコゲナイドは、純粋な金属には良好に密着するが、純粋な金属は、カルコゲナイド含有薄膜の汚染度が高くなり、所望されないドーピング及びカルコゲナイドの材料欠陥を引き起こす。従って、金属窒化物等の金属混成物は、一般的に隣接層に使用される。
【０００３】
相変化メモリは、情報を記憶するために、アモルファスの多い相とアモルファスの少ない（すなわち、結晶質の多い）相との間で変化するカルコゲナイドを含む。オボニック閾値スイッチは、相変化メモリにおいて選択デバイスとして用いられてもよい。スイッチ内のカルコゲナイドは、一般にアモルファス相に留まる。
【図面の簡単な説明】
【０００４】
【図１】図１は、一実施形態に係るカルコゲナイド含有半導体デバイスの拡大簡略化された横断面図である。
【図２】図２は、一実施形態に係る、図１に示したデバイスを横切る横断面に対する組成のグラフである。
【図３】図３は、更に他の実施形態の拡大簡略化された横断面図である。
【発明を実施するための形態】
【０００５】
図１を参照すると、カルコゲナイド含有半導体デバイス１０は、第１の組成層１２と、第２の組成層１６と、薄膜１２及び１６の組成の混合物で形成された中間勾配薄膜とを含んでもよい。薄膜１２又は１６の少なくとも１つは、カルコゲナイドを含む。カルコゲナイドは、例えば、ゲルマニウム、アンチモン、テルル（ＧＳＴ）であってもよく、かつ、デバイス１０は、相変化メモリであってもよい。他の実施例として、カルコゲナイドは、アモルファス相に正常に留まるオボニック閾値スイッチに関連して一般的に使用されるカルコゲナイドであってもよい。このように、カルコゲナイド薄膜は、他の薄膜の上部にある薄膜１２であってもよく、又は、カルコゲナイド薄膜は、薄膜１６によって表される場合、他の薄膜の下にあってもよい。
【０００６】
例えば、カルコゲナイド薄膜１６が、他の薄膜の下にあるとき、他の薄膜１２は、金属窒化膜等の電極であってもよい。同様に、カルコゲナイド薄膜１２は、他の薄膜１６の上にあるとき、他の薄膜１６は、再度その相を変化させるようにカルコゲナイドのジュール加熱を提供する、電極又は加熱層であってもよい。
【０００７】
更に、カルコゲナイド薄膜１２又はカルコゲナイド薄膜１６は、シリコン酸化物又はシリコン窒化物等の絶縁薄膜１２又は絶縁薄膜１６とインターフェースしてもよい。これらの絶縁薄膜は、いくつかの状況において、カルコゲナイド薄膜の上又は下にあってもよい。他の場合において、カルコゲナイド薄膜１２又はカルコゲナイド薄膜１６は、カルコゲナイド薄膜と、金属窒化物、絶縁体、及び基板等の他の薄膜との間の密着性を改良するために、チタン薄膜等の純粋な金属インターフェース薄膜とインターフェースしてもよい。
【０００８】
図に示したように、薄膜１２及び薄膜１６間の密着性は、組成Ｂの薄膜１６に隣接するところで完全に組成Ｂから、薄膜１４と組成Ａの薄膜１２との間のインターフェースにおいて完全に組成Ａになるように、組成が変わる介在性勾配薄膜１４を提供することによって改良されてもよい。一実施形態において、原子組成における転移は、勾配薄膜の正確な中心のそれぞれにおいて５０原子％で線形的であってもよい。他の非線形勾配が、同様に使用されてもよい。更に、いくつか例示すると、５０％原子組成点が、勾配薄膜１４において非集中化し得るように、段階的な勾配、湾曲した勾配、及び、集中化していないか又は薄膜１４にわたって規則的でない勾配が使用されてもよい。
【０００９】
図１に示した構造１０を形成するために、例えば、カルコゲナイドバルク薄膜は、標準的なアルゴンスパッタリングによって堆積されてもよい。その後、堆積工程は、勾配薄膜１４を作製してもよい。例えば、薄膜１２として窒化チタン等の金属窒化物を形成するために、金属反応性スパッタリングの標準値に至るまで、スパッタチャンバ内の窒素ガス容量の導入及び増加があってもよい。その後、勾配薄膜１４が成長するにつれ、カルコゲナイドのスパッタ電力は減少して０まで下がる。同時に、カルコゲナイドのみの層から窒化チタンのみの層までのアルゴン組成の調節と同様に、チタンのスパッタ電力は、０から窒化チタン堆積の標準値まで増加する。これは、カルコゲナイドから窒化チタンまでの連続的勾配組成を有する薄膜１４を作製する。その後、従来の窒化チタンのスパッタリングが、進行してもよい。
【００１０】
同様に、カルコゲナイドは、酸化シリコン又は窒化シリコン等の誘電薄膜１６上に堆積されてもよい。例えば、入ってくるウェーハは、主として、窒化チタンケイ素加熱材料に露出された酸化シリコン及び窒化シリコンを有してもよい。カルコゲナイドバルク堆積に先行して、勾配を備える薄い薄膜１４は、シリコンの物理蒸着スパッタリングを含めて、堆積される。シリコンは、酸化シリコン、窒化シリコン、及び窒化チタンケイ素を含む、全ての露出された材料上で良好な密着性を確実にし得る。勾配薄膜１４の僅か数ナノメートルの堆積後、シリコンスパッタリングソースは、シリコン堆積を停止するように、０まで低減されてもよい。その間に、カルコゲナイドのスパッタ電力は、スイッチが入れられ、カルコゲナイドスパッタリングの標準値まで増加される。その後、カルコゲナイドのみが、薄膜１２を形成するために堆積される。そのとき、標準キャップ形成層が、施されるか、又は再度、上記のような勾配を有する。
【００１１】
ゆえに、いくつかの実施形態において、図３に示したように、使用された複数の勾配薄膜があってもよい。例えば、組成Ｂの薄膜２６がカルコゲナイドであるところにおいて、薄膜２６の上に第１の勾配薄膜２４を、薄膜２６の下に第２の勾配薄膜２８を有してもよい。組成Ａの薄膜及び組成Ｃの薄膜３０に応じて、第１及び第２の勾配薄膜は異なる薄膜であってもよい。例えば、第１の勾配薄膜２４は、カルコゲナイドと窒化チタンとの間に勾配を有するように、組成Ａの薄膜２２は、窒化チタンであってもよく、その一方で、組成Ｃの薄膜３０は、シリコン又は酸化シリコン、窒化シリコン、又は、窒化チタンケイ素であってもよく、かつ、それらの材料の濃度が、勾配薄膜を横切って減少するとともに、カルコゲナイドの濃度が勾配薄膜にわたって増加する勾配薄膜を含んでもよい。
【００１２】
勾配薄膜は極めて薄く、いくつかの実施形態においては５ナノメートル未満であり、いくつかの実施形態においては１０オングストローム未満である。
【００１３】
材料の状態又は相を変えるようにプログラミングすることは、アドレス配線に電圧電位を印加することによって達成されてもよく、それによって、相変化材料を含むメモリ要素にわたって電圧電位を生成してもよい。電圧電位が、任意の選択デバイス及びメモリ要素の閾値電圧より大きいとき、その後、電流は、印加された電圧電位に応答して相変化材料を通じて流れてもよく、結果として相変化材料の加熱に至ってもよい。
【００１４】
一実施形態において、この加熱は、メモリの状態又は材料の相を変化させてもよい。材料の相又は状態を変化させることは、メモリ材料の電気特性を変化させてもよく、例えば、メモリ材料の相を変化させることによって、材料の抵抗又は閾値電圧が、変化させられてもよい。メモリ材料はまた、プログラマブル抵抗材料として参照されてもよい。
【００１５】
「リセット」状態において、メモリ材料は、アモルファス状態又はセミアモルファス状態であってもよく、かつ、「セット」状態において、メモリ材料は、結晶状態又は半結晶状態であってもよい。アモルファス状態又はセミアモルファス状態におけるメモリ材料の抵抗は、結晶状態又は半結晶状態におけるメモリ材料の抵抗より大きくてもよい。アモルファス状態を有するリセット及び結晶状態を有するセットそれぞれの連携は従来技術であること、及び、少なくとも従来技術に反する技術が採用されてもよいことが理解されるべきである。
【００１６】
電流を用いて、メモリ材料が融解するように比較的高温まで加熱して、その後、アモルファス状態のメモリ材料をガラス化するとともに、「リセット」（例えば、メモリ材料を論理的「０」値にプログラム）することを抑制されてもよい。大量のメモリ材料を比較的低目の結晶温度まで加熱することは、メモリ材料を結晶化又は脆弱化するとともに、メモリ材料を「セット」（例えば、メモリ材料を論理的「１」値にプログラム）してもよい。メモリ材料の様々な抵抗は、電流の量及び大量のメモリ材料を通る期間を変化させることによって情報を記憶するように達成されてもよい。
【００１７】
オボニック閾値スイッチは、スイッチを横切って印加された電圧電位量に応じて、より詳細には、スイッチを通る電流が、後でデバイスをオン状態にトリガする、閾値電流又は閾値電圧を超えるか否かに応じて、オン又はオフのどちらかである。オフ状態は、実質的に非電導性であり、オン状態は、オフ状態よりも低抵抗を有して実質的に導電性である。
【００１８】
一実施形態では、オン状態において、スイッチにわたる電圧は保持電圧Ｖｈｏｌｄ＋ＩＲｏｎに等しく、ここでＲｏｎは、挿入されたＸ軸切片Ｖｈｏｌｄからの動的抵抗である。例えば、オボニック閾値スイッチは、閾値電圧Ｖｔｈを有してもよく、かつ、スイッチの閾値電圧より小さい電圧電位がスイッチにわたって印加される場合、電流が僅かに通過するか又は全く通過しないように、スイッチは、オフ又は比較的高抵抗状態に留まってもよい。
【００１９】
代替的に、選択デバイスの閾値電圧よりも大きい電圧電位が、デバイスにわたって印加される場合、かなりの電流がスイッチを通過するように、デバイスはターンオンしてもよく、すなわち、比較的低抵抗状態で動作してもよい。換言すれば、１つの又は複数に連続して結合されたスイッチは、予め定められた電圧よりも小さく、例えば、スイッチにわたって印加されたような閾値電圧よりも小さく、実質的に非導電性状態であってもよい。予め定められた電圧より大きい電圧がスイッチにわたって印加される場合、スイッチは、実質的に導電性であってもよい。
【００２０】
一実施形態において、各スイッチは、カルコゲナイド合金であるスイッチ材料を含んでもよい。スイッチ材料は、一般に約１メガオームより大きい高抵抗のオフ状態と、電流又はポテンシャルの印加によって保持電流と直列に一般に約１０００オーム未満である比較的低抵抗状態との間で、繰り返し反転してスイッチされ得る２つの電極間に配置された実質的にアモルファス状態の材料であってもよい。
【００２１】
各スイッチは、アモルファス状態にある相変化メモリのＩＶ曲線と同様のＩＶ曲線を有する二端子デバイスである。しかしながら、相変化メモリ要素と異なり、オボニック閾値スイッチは相を変化させない。すなわち、オボニック閾値スイッチのスイッチング材料は、相プログラマブル材料ではなく、その結果、スイッチは、情報を記憶することが可能なメモリデバイスでなくてもよい。例えば、スイッチング材料は、恒久的にアモルファスのままであってもよく、ＩＶ特性は、動作寿命全体を通じて同じままであってもよい。
【００２２】
スイッチにわたって印加された電圧が閾値電圧Ｖｔｈより小さい、低電圧、低電場モードにおいて、スイッチは、オフであるか又は非電導性であってもよく、比較的高抵抗を示す。デバイスを導電性の比較的低抵抗のオン状態にスイッチする、十分な電圧すなわち閾値電圧が印加されるか、又は、十分な電流すなわち閾値電流が印加されるまで、スイッチは、オフ状態のままであってもよい。略閾値電圧より大きな電圧電位がデバイスにわたって印加される後、デバイスにわたる電圧電位は、降下するか、又は保持電圧Ｖｈｏｌｄまでスナップバックしてもよい。スナップバックは、閾値電圧とスイッチの保持電圧との間の電圧差を参照してもよい。
【００２３】
オン状態において、スイッチを通過する電流が増加されながら、スイッチをわたる電圧電位は保持電圧に近いままであってもよい。スイッチを通過する電流が、保持電流未満に降下するまで、スイッチはオンのままであってもよい。この値未満では、閾値電圧及び閾値電流を再び超えるまで、スイッチは、ターンオフするか、又は、比較的高抵抗、非導電性のオフ状態に戻ってもよい。
【００２４】
本発明の全体を通して「一実施形態」又は「ある実施形態」という言及は、実施形態に関連して記載された特定の特徴、構造、又は特性は、本発明に包含された少なくとも一手段に含まれることを意味する。それゆえ、「一実施形態」または「ある実施形態において」という表現方法は、必ずしも同一の実施形態に言及するものではない。更に、記載された特定の特徴、構造、又は特性は、説明された特定の実施形態とは異なる他の適当な形態に設けられてもよく、全てのこのような形態は、本願の特許請求の範囲内に包含され得る。
【００２５】
本発明は、限定数の実施形態に関して記載されてきたが、当業者はこれらから無数の変形又は変更を認識する。添付の特許請求の範囲は、本発明の真の原理及び範囲に該当する全てのこのような変形又は変更を包含するように意図される。
【技術分野】
【０００１】
これは、一般に相変化メモリ及びオボニック閾値スイッチを備えるカルコゲニド含有半導体に関する。
【背景技術】
【０００２】
カルコゲニド含有半導体は、他の層とインターフェースするカルコゲナイド層を備える。従来から、カルコゲナイド層と他の隣接層との間の密着性は問題が多い。カルコゲナイドは、純粋な金属には良好に密着するが、純粋な金属は、カルコゲナイド含有薄膜の汚染度が高くなり、所望されないドーピング及びカルコゲナイドの材料欠陥を引き起こす。従って、金属窒化物等の金属混成物は、一般的に隣接層に使用される。
【０００３】
相変化メモリは、情報を記憶するために、アモルファスの多い相とアモルファスの少ない（すなわち、結晶質の多い）相との間で変化するカルコゲナイドを含む。オボニック閾値スイッチは、相変化メモリにおいて選択デバイスとして用いられてもよい。スイッチ内のカルコゲナイドは、一般にアモルファス相に留まる。
【図面の簡単な説明】
【０００４】
【図１】図１は、一実施形態に係るカルコゲナイド含有半導体デバイスの拡大簡略化された横断面図である。
【図２】図２は、一実施形態に係る、図１に示したデバイスを横切る横断面に対する組成のグラフである。
【図３】図３は、更に他の実施形態の拡大簡略化された横断面図である。
【発明を実施するための形態】
【０００５】
図１を参照すると、カルコゲナイド含有半導体デバイス１０は、第１の組成層１２と、第２の組成層１６と、薄膜１２及び１６の組成の混合物で形成された中間勾配薄膜とを含んでもよい。薄膜１２又は１６の少なくとも１つは、カルコゲナイドを含む。カルコゲナイドは、例えば、ゲルマニウム、アンチモン、テルル（ＧＳＴ）であってもよく、かつ、デバイス１０は、相変化メモリであってもよい。他の実施例として、カルコゲナイドは、アモルファス相に正常に留まるオボニック閾値スイッチに関連して一般的に使用されるカルコゲナイドであってもよい。このように、カルコゲナイド薄膜は、他の薄膜の上部にある薄膜１２であってもよく、又は、カルコゲナイド薄膜は、薄膜１６によって表される場合、他の薄膜の下にあってもよい。
【０００６】
例えば、カルコゲナイド薄膜１６が、他の薄膜の下にあるとき、他の薄膜１２は、金属窒化膜等の電極であってもよい。同様に、カルコゲナイド薄膜１２は、他の薄膜１６の上にあるとき、他の薄膜１６は、再度その相を変化させるようにカルコゲナイドのジュール加熱を提供する、電極又は加熱層であってもよい。
【０００７】
更に、カルコゲナイド薄膜１２又はカルコゲナイド薄膜１６は、シリコン酸化物又はシリコン窒化物等の絶縁薄膜１２又は絶縁薄膜１６とインターフェースしてもよい。これらの絶縁薄膜は、いくつかの状況において、カルコゲナイド薄膜の上又は下にあってもよい。他の場合において、カルコゲナイド薄膜１２又はカルコゲナイド薄膜１６は、カルコゲナイド薄膜と、金属窒化物、絶縁体、及び基板等の他の薄膜との間の密着性を改良するために、チタン薄膜等の純粋な金属インターフェース薄膜とインターフェースしてもよい。
【０００８】
図に示したように、薄膜１２及び薄膜１６間の密着性は、組成Ｂの薄膜１６に隣接するところで完全に組成Ｂから、薄膜１４と組成Ａの薄膜１２との間のインターフェースにおいて完全に組成Ａになるように、組成が変わる介在性勾配薄膜１４を提供することによって改良されてもよい。一実施形態において、原子組成における転移は、勾配薄膜の正確な中心のそれぞれにおいて５０原子％で線形的であってもよい。他の非線形勾配が、同様に使用されてもよい。更に、いくつか例示すると、５０％原子組成点が、勾配薄膜１４において非集中化し得るように、段階的な勾配、湾曲した勾配、及び、集中化していないか又は薄膜１４にわたって規則的でない勾配が使用されてもよい。
【０００９】
図１に示した構造１０を形成するために、例えば、カルコゲナイドバルク薄膜は、標準的なアルゴンスパッタリングによって堆積されてもよい。その後、堆積工程は、勾配薄膜１４を作製してもよい。例えば、薄膜１２として窒化チタン等の金属窒化物を形成するために、金属反応性スパッタリングの標準値に至るまで、スパッタチャンバ内の窒素ガス容量の導入及び増加があってもよい。その後、勾配薄膜１４が成長するにつれ、カルコゲナイドのスパッタ電力は減少して０まで下がる。同時に、カルコゲナイドのみの層から窒化チタンのみの層までのアルゴン組成の調節と同様に、チタンのスパッタ電力は、０から窒化チタン堆積の標準値まで増加する。これは、カルコゲナイドから窒化チタンまでの連続的勾配組成を有する薄膜１４を作製する。その後、従来の窒化チタンのスパッタリングが、進行してもよい。
【００１０】
同様に、カルコゲナイドは、酸化シリコン又は窒化シリコン等の誘電薄膜１６上に堆積されてもよい。例えば、入ってくるウェーハは、主として、窒化チタンケイ素加熱材料に露出された酸化シリコン及び窒化シリコンを有してもよい。カルコゲナイドバルク堆積に先行して、勾配を備える薄い薄膜１４は、シリコンの物理蒸着スパッタリングを含めて、堆積される。シリコンは、酸化シリコン、窒化シリコン、及び窒化チタンケイ素を含む、全ての露出された材料上で良好な密着性を確実にし得る。勾配薄膜１４の僅か数ナノメートルの堆積後、シリコンスパッタリングソースは、シリコン堆積を停止するように、０まで低減されてもよい。その間に、カルコゲナイドのスパッタ電力は、スイッチが入れられ、カルコゲナイドスパッタリングの標準値まで増加される。その後、カルコゲナイドのみが、薄膜１２を形成するために堆積される。そのとき、標準キャップ形成層が、施されるか、又は再度、上記のような勾配を有する。
【００１１】
ゆえに、いくつかの実施形態において、図３に示したように、使用された複数の勾配薄膜があってもよい。例えば、組成Ｂの薄膜２６がカルコゲナイドであるところにおいて、薄膜２６の上に第１の勾配薄膜２４を、薄膜２６の下に第２の勾配薄膜２８を有してもよい。組成Ａの薄膜及び組成Ｃの薄膜３０に応じて、第１及び第２の勾配薄膜は異なる薄膜であってもよい。例えば、第１の勾配薄膜２４は、カルコゲナイドと窒化チタンとの間に勾配を有するように、組成Ａの薄膜２２は、窒化チタンであってもよく、その一方で、組成Ｃの薄膜３０は、シリコン又は酸化シリコン、窒化シリコン、又は、窒化チタンケイ素であってもよく、かつ、それらの材料の濃度が、勾配薄膜を横切って減少するとともに、カルコゲナイドの濃度が勾配薄膜にわたって増加する勾配薄膜を含んでもよい。
【００１２】
勾配薄膜は極めて薄く、いくつかの実施形態においては５ナノメートル未満であり、いくつかの実施形態においては１０オングストローム未満である。
【００１３】
材料の状態又は相を変えるようにプログラミングすることは、アドレス配線に電圧電位を印加することによって達成されてもよく、それによって、相変化材料を含むメモリ要素にわたって電圧電位を生成してもよい。電圧電位が、任意の選択デバイス及びメモリ要素の閾値電圧より大きいとき、その後、電流は、印加された電圧電位に応答して相変化材料を通じて流れてもよく、結果として相変化材料の加熱に至ってもよい。
【００１４】
一実施形態において、この加熱は、メモリの状態又は材料の相を変化させてもよい。材料の相又は状態を変化させることは、メモリ材料の電気特性を変化させてもよく、例えば、メモリ材料の相を変化させることによって、材料の抵抗又は閾値電圧が、変化させられてもよい。メモリ材料はまた、プログラマブル抵抗材料として参照されてもよい。
【００１５】
「リセット」状態において、メモリ材料は、アモルファス状態又はセミアモルファス状態であってもよく、かつ、「セット」状態において、メモリ材料は、結晶状態又は半結晶状態であってもよい。アモルファス状態又はセミアモルファス状態におけるメモリ材料の抵抗は、結晶状態又は半結晶状態におけるメモリ材料の抵抗より大きくてもよい。アモルファス状態を有するリセット及び結晶状態を有するセットそれぞれの連携は従来技術であること、及び、少なくとも従来技術に反する技術が採用されてもよいことが理解されるべきである。
【００１６】
電流を用いて、メモリ材料が融解するように比較的高温まで加熱して、その後、アモルファス状態のメモリ材料をガラス化するとともに、「リセット」（例えば、メモリ材料を論理的「０」値にプログラム）することを抑制されてもよい。大量のメモリ材料を比較的低目の結晶温度まで加熱することは、メモリ材料を結晶化又は脆弱化するとともに、メモリ材料を「セット」（例えば、メモリ材料を論理的「１」値にプログラム）してもよい。メモリ材料の様々な抵抗は、電流の量及び大量のメモリ材料を通る期間を変化させることによって情報を記憶するように達成されてもよい。
【００１７】
オボニック閾値スイッチは、スイッチを横切って印加された電圧電位量に応じて、より詳細には、スイッチを通る電流が、後でデバイスをオン状態にトリガする、閾値電流又は閾値電圧を超えるか否かに応じて、オン又はオフのどちらかである。オフ状態は、実質的に非電導性であり、オン状態は、オフ状態よりも低抵抗を有して実質的に導電性である。
【００１８】
一実施形態では、オン状態において、スイッチにわたる電圧は保持電圧Ｖｈｏｌｄ＋ＩＲｏｎに等しく、ここでＲｏｎは、挿入されたＸ軸切片Ｖｈｏｌｄからの動的抵抗である。例えば、オボニック閾値スイッチは、閾値電圧Ｖｔｈを有してもよく、かつ、スイッチの閾値電圧より小さい電圧電位がスイッチにわたって印加される場合、電流が僅かに通過するか又は全く通過しないように、スイッチは、オフ又は比較的高抵抗状態に留まってもよい。
【００１９】
代替的に、選択デバイスの閾値電圧よりも大きい電圧電位が、デバイスにわたって印加される場合、かなりの電流がスイッチを通過するように、デバイスはターンオンしてもよく、すなわち、比較的低抵抗状態で動作してもよい。換言すれば、１つの又は複数に連続して結合されたスイッチは、予め定められた電圧よりも小さく、例えば、スイッチにわたって印加されたような閾値電圧よりも小さく、実質的に非導電性状態であってもよい。予め定められた電圧より大きい電圧がスイッチにわたって印加される場合、スイッチは、実質的に導電性であってもよい。
【００２０】
一実施形態において、各スイッチは、カルコゲナイド合金であるスイッチ材料を含んでもよい。スイッチ材料は、一般に約１メガオームより大きい高抵抗のオフ状態と、電流又はポテンシャルの印加によって保持電流と直列に一般に約１０００オーム未満である比較的低抵抗状態との間で、繰り返し反転してスイッチされ得る２つの電極間に配置された実質的にアモルファス状態の材料であってもよい。
【００２１】
各スイッチは、アモルファス状態にある相変化メモリのＩＶ曲線と同様のＩＶ曲線を有する二端子デバイスである。しかしながら、相変化メモリ要素と異なり、オボニック閾値スイッチは相を変化させない。すなわち、オボニック閾値スイッチのスイッチング材料は、相プログラマブル材料ではなく、その結果、スイッチは、情報を記憶することが可能なメモリデバイスでなくてもよい。例えば、スイッチング材料は、恒久的にアモルファスのままであってもよく、ＩＶ特性は、動作寿命全体を通じて同じままであってもよい。
【００２２】
スイッチにわたって印加された電圧が閾値電圧Ｖｔｈより小さい、低電圧、低電場モードにおいて、スイッチは、オフであるか又は非電導性であってもよく、比較的高抵抗を示す。デバイスを導電性の比較的低抵抗のオン状態にスイッチする、十分な電圧すなわち閾値電圧が印加されるか、又は、十分な電流すなわち閾値電流が印加されるまで、スイッチは、オフ状態のままであってもよい。略閾値電圧より大きな電圧電位がデバイスにわたって印加される後、デバイスにわたる電圧電位は、降下するか、又は保持電圧Ｖｈｏｌｄまでスナップバックしてもよい。スナップバックは、閾値電圧とスイッチの保持電圧との間の電圧差を参照してもよい。
【００２３】
オン状態において、スイッチを通過する電流が増加されながら、スイッチをわたる電圧電位は保持電圧に近いままであってもよい。スイッチを通過する電流が、保持電流未満に降下するまで、スイッチはオンのままであってもよい。この値未満では、閾値電圧及び閾値電流を再び超えるまで、スイッチは、ターンオフするか、又は、比較的高抵抗、非導電性のオフ状態に戻ってもよい。
【００２４】
本発明の全体を通して「一実施形態」又は「ある実施形態」という言及は、実施形態に関連して記載された特定の特徴、構造、又は特性は、本発明に包含された少なくとも一手段に含まれることを意味する。それゆえ、「一実施形態」または「ある実施形態において」という表現方法は、必ずしも同一の実施形態に言及するものではない。更に、記載された特定の特徴、構造、又は特性は、説明された特定の実施形態とは異なる他の適当な形態に設けられてもよく、全てのこのような形態は、本願の特許請求の範囲内に包含され得る。
【００２５】
本発明は、限定数の実施形態に関して記載されてきたが、当業者はこれらから無数の変形又は変更を認識する。添付の特許請求の範囲は、本発明の真の原理及び範囲に該当する全てのこのような変形又は変更を包含するように意図される。
【特許請求の範囲】
【請求項１】
カルコゲナイド濃度が勾配薄膜厚にわたって変化するように、カルコゲナイドと他の薄膜との間に勾配薄膜を備えるカルコゲナイド含有半導体デバイスを形成することを含むことを特徴とする方法。
【請求項２】
対向する面を有する勾配薄膜を備える前記デバイスを形成することを含み、一面が前記カルコゲナイドに隣接し、前記カルコゲナイドから離れるにつれ、カルコゲナイド濃度が薄膜厚にわたって減少することを特徴とする請求項１に記載の方法。
【請求項３】
相変化メモリを形成することを含むことを特徴とする請求項１に記載の方法。
【請求項４】
オボニック閾値スイッチを形成することを含むことを特徴とする請求項１に記載の方法。
【請求項５】
前記勾配薄膜の一面にカルコゲナイドを形成するとともに、前記勾配薄膜の他の面に電極を形成することを含むことを特徴とする請求項１に記載の方法。
【請求項６】
前記勾配薄膜の一面にカルコゲナイドを形成するとともに、前記勾配薄膜の他の面に絶縁体を形成することを含むことを特徴とする請求項１に記載の方法。
【請求項７】
前記勾配薄膜の一面にカルコゲナイドを形成するとともに、前記勾配薄膜の他の面に他の薄膜を形成し、前記勾配薄膜は前記他の薄膜を形成する材料の濃度を含み、前記濃度は前記勾配薄膜厚にわたって、前記カルコゲナイドから前記他の薄膜まで移行するにつれ増加することを特徴とする請求項１に記載の方法。
【請求項８】
カルコゲナイド層と、
前記カルコゲナイド層と接触する第２の層と、
前記第２の層と接触する第３の層と、
を具備してなり、前記第２の層は、カルコゲナイドと、前記第３の層も形成する材料とを含み、前記カルコゲナイドの濃度は、第２の層を通りカルコゲナイド層から離れるにつれ減少することを特徴とする装置。
【請求項９】
前記装置は、相変化メモリであることを特徴とする請求項８に記載の装置。
【請求項１０】
前記装置は、オボニック閾値スイッチであることを特徴とする請求項８に記載の装置。
【請求項１１】
前記材料濃度は、第２の層において、前記カルコゲナイドから前記第３の層まで移行するにつれ増加することを特徴とする請求項８に記載の装置。
【請求項１２】
前記第２の層におけるカルコゲナイドの原子パーセントは、前記カルコゲナイドから前記第３の層まで線形的に減少することを特徴とする請求項８に記載の装置。
【請求項１３】
前記第２の層から前記カルコゲナイド層の反対側の前記カルコゲナイド層上に第４の層を備え、前記装置は前記第４の層上に第５の層を備え、前記第４の層のカルコゲナイド濃度は、前記第４の層の厚さにわたって、前記カルコゲナイド層から前記第５の層まで移行するにつれ減少することを特徴とする請求項８に記載の装置。
【請求項１４】
前記第２の層の厚さは、５ナノメートルよりも小さいことを特徴とする請求項８に記載の装置。
【請求項１５】
前記第２の層の厚さは、１０オングストロームよりも小さいことを特徴とする請求項１４に記載の装置。
【請求項１６】
カルコゲナイド層と、
非カルコゲナイド層と、
前記非カルコゲナイド層と前記カルコゲナイド層との間に中間層と、
を具備してなり、前記中間層は、カルコゲナイドと、非カルコゲナイド層を形成する材料との混合物を含むことを特徴とするカルコゲナイド含有半導体。
【請求項１７】
前記非カルコゲナイド層は、絶縁体であることを特徴とする請求項１６に記載のデバイス。
【請求項１８】
前記非カルコゲナイド層は、導電体であることを特徴とする請求項１６に記載のデバイス。
【請求項１９】
カルコゲナイド濃度が、前記カルコゲナイド層から前記非カルコゲナイド層まで移行するにつれ、前記中間層にわたって線形的に減少することを特徴とする請求項１６に記載のデバイス。
【請求項２０】
非カルコゲナイド濃度は、前記中間層をわたって、前記カルコゲナイド層から前記非カルコゲナイド層まで移行して線形的に増加することを特徴とする請求項１９に記載のデバイス。
【請求項１】
カルコゲナイド濃度が勾配薄膜厚にわたって変化するように、カルコゲナイドと他の薄膜との間に勾配薄膜を備えるカルコゲナイド含有半導体デバイスを形成することを含むことを特徴とする方法。
【請求項２】
対向する面を有する勾配薄膜を備える前記デバイスを形成することを含み、一面が前記カルコゲナイドに隣接し、前記カルコゲナイドから離れるにつれ、カルコゲナイド濃度が薄膜厚にわたって減少することを特徴とする請求項１に記載の方法。
【請求項３】
相変化メモリを形成することを含むことを特徴とする請求項１に記載の方法。
【請求項４】
オボニック閾値スイッチを形成することを含むことを特徴とする請求項１に記載の方法。
【請求項５】
前記勾配薄膜の一面にカルコゲナイドを形成するとともに、前記勾配薄膜の他の面に電極を形成することを含むことを特徴とする請求項１に記載の方法。
【請求項６】
前記勾配薄膜の一面にカルコゲナイドを形成するとともに、前記勾配薄膜の他の面に絶縁体を形成することを含むことを特徴とする請求項１に記載の方法。
【請求項７】
前記勾配薄膜の一面にカルコゲナイドを形成するとともに、前記勾配薄膜の他の面に他の薄膜を形成し、前記勾配薄膜は前記他の薄膜を形成する材料の濃度を含み、前記濃度は前記勾配薄膜厚にわたって、前記カルコゲナイドから前記他の薄膜まで移行するにつれ増加することを特徴とする請求項１に記載の方法。
【請求項８】
カルコゲナイド層と、
前記カルコゲナイド層と接触する第２の層と、
前記第２の層と接触する第３の層と、
を具備してなり、前記第２の層は、カルコゲナイドと、前記第３の層も形成する材料とを含み、前記カルコゲナイドの濃度は、第２の層を通りカルコゲナイド層から離れるにつれ減少することを特徴とする装置。
【請求項９】
前記装置は、相変化メモリであることを特徴とする請求項８に記載の装置。
【請求項１０】
前記装置は、オボニック閾値スイッチであることを特徴とする請求項８に記載の装置。
【請求項１１】
前記材料濃度は、第２の層において、前記カルコゲナイドから前記第３の層まで移行するにつれ増加することを特徴とする請求項８に記載の装置。
【請求項１２】
前記第２の層におけるカルコゲナイドの原子パーセントは、前記カルコゲナイドから前記第３の層まで線形的に減少することを特徴とする請求項８に記載の装置。
【請求項１３】
前記第２の層から前記カルコゲナイド層の反対側の前記カルコゲナイド層上に第４の層を備え、前記装置は前記第４の層上に第５の層を備え、前記第４の層のカルコゲナイド濃度は、前記第４の層の厚さにわたって、前記カルコゲナイド層から前記第５の層まで移行するにつれ減少することを特徴とする請求項８に記載の装置。
【請求項１４】
前記第２の層の厚さは、５ナノメートルよりも小さいことを特徴とする請求項８に記載の装置。
【請求項１５】
前記第２の層の厚さは、１０オングストロームよりも小さいことを特徴とする請求項１４に記載の装置。
【請求項１６】
カルコゲナイド層と、
非カルコゲナイド層と、
前記非カルコゲナイド層と前記カルコゲナイド層との間に中間層と、
を具備してなり、前記中間層は、カルコゲナイドと、非カルコゲナイド層を形成する材料との混合物を含むことを特徴とするカルコゲナイド含有半導体。
【請求項１７】
前記非カルコゲナイド層は、絶縁体であることを特徴とする請求項１６に記載のデバイス。
【請求項１８】
前記非カルコゲナイド層は、導電体であることを特徴とする請求項１６に記載のデバイス。
【請求項１９】
カルコゲナイド濃度が、前記カルコゲナイド層から前記非カルコゲナイド層まで移行するにつれ、前記中間層にわたって線形的に減少することを特徴とする請求項１６に記載のデバイス。
【請求項２０】
非カルコゲナイド濃度は、前記中間層をわたって、前記カルコゲナイド層から前記非カルコゲナイド層まで移行して線形的に増加することを特徴とする請求項１９に記載のデバイス。
【図１】
【図２】
【図３】
【図２】
【図３】
【公開番号】特開２０１２−１０４８２６（Ｐ２０１２−１０４８２６Ａ）
【公開日】平成２４年５月３１日（２０１２．５．３１）
【国際特許分類】
【外国語出願】
【出願番号】特願２０１１−２４２５４１（Ｐ２０１１−２４２５４１）
【出願日】平成２３年１１月４日（２０１１．１１．４）
【出願人】（５９５１６８５４３）マイクロン テクノロジー， インク． (444)
【Ｆターム（参考）】
【公開日】平成２４年５月３１日（２０１２．５．３１）
【国際特許分類】
【出願番号】特願２０１１−２４２５４１（Ｐ２０１１−２４２５４１）
【出願日】平成２３年１１月４日（２０１１．１１．４）
【出願人】（５９５１６８５４３）マイクロン テクノロジー， インク． (444)
【Ｆターム（参考）】
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