キャパシタの形成方法
【目的】 本発明は、スタックト型キャパシタ形成プロセスの短縮を目的とする。
【構成】 拡散層４を有する半導体基板１上に層間絶縁膜６を堆積し、この絶縁膜６上に第１のマスクパターンを形成し、このパターンを用いて前記層間絶縁膜６をエッチングして前記拡散層４上に接続孔７を形成する工程と、この接続孔７の内部及び開口部周囲に第１の導電膜８を選択的に形成する工程と、この第１の導電膜８上にキャパシタ絶縁膜９を形成する工程と、全面に第２の導電膜１０を堆積する工程と、この第２の導電膜１０上に第２のマスクパターンを形成し、このパターンを用いて前記第２の絶縁膜をエッチングして電極パターンを形成する工程とを有する。
【構成】 拡散層４を有する半導体基板１上に層間絶縁膜６を堆積し、この絶縁膜６上に第１のマスクパターンを形成し、このパターンを用いて前記層間絶縁膜６をエッチングして前記拡散層４上に接続孔７を形成する工程と、この接続孔７の内部及び開口部周囲に第１の導電膜８を選択的に形成する工程と、この第１の導電膜８上にキャパシタ絶縁膜９を形成する工程と、全面に第２の導電膜１０を堆積する工程と、この第２の導電膜１０上に第２のマスクパターンを形成し、このパターンを用いて前記第２の絶縁膜をエッチングして電極パターンを形成する工程とを有する。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ダイナミックメモリのキャパシタを形成する方法に係わり、トランジスタよりも上部にキャパシタを形成するスタックト型キャパシタを形成する方法に関する。
【０００２】
【従来の技術】半導体メモリの中で最も広い用途を持つダイナミックメモリ（ＤＲＡＭ）は、トランジスタ１個とキャパシタ１個でセルを構成し、１ビットの情報を記憶する。放射線の影響を受けずにＤＲＡＭとして安定に動作するには、１セル当たり２０〜３０ｆＦの容量が必要であると考えられている。平面キャパシタで、この必要な容量を確保しつつ集積度を向上させるのは、もはや限界に達しており、そのため、最近のＤＲＡＭでは、シリコン基板内に穴を掘ってその側面を利用する（トレンチキャパシタ）方法、あるいは上に積み上げて面積を稼ぐ（スタックトキャパシタ）方法等の三次元的にセルを構成する方法が採用されている。このような立体的に形成する方法で、平面的にはわずかな面積内に２０〜３０ｆＦの容量を持つキャパシタを実現しているのであるが、三次元的で複雑な構造となる分だけ従来の平面キャパシタに比較して製造工程が長く、そのため必要な製造設備も増え、結果的にチップコストが高くなるという問題点がある。
【０００３】例えば、トランジスタの上にキャパシタを積み上げるスタックト型キャパシタを形成する場合について図４を参照しつつ説明する。トランジスタを形成した半導体基板１上に層間絶縁膜６を堆積し、リソグラフィとエッチング工程により拡散層４上に穴を開ける（図４R>４（ａ））。その上に、例えば多結晶シリコンのような導電膜８を堆積する（図４（ｂ））。再び、リソグラフィとエッチング工程によりキャパシタの下部電極部分を形成する（図４（ｃ））。下部電極部分上に、例えばシリコン酸化膜のようなキャパシタ絶縁膜９を堆積する（図４（ｄ））。更に、リソグラフィとエッチング工程によりキャパシタ絶縁膜９のパターンを形成する（図４（ｅ））。その上で、例えばタングステンのような上部電極金属膜１３を堆積する（図４（ｆ））。最後に再び、リソグラフィ工程により電極パターンを形成しエッチングを行う（図４（ｇ））。このように、スタックト型キャパシタを形成するために、実にリソグラフィ工程４回、エッチング工程４回を必要とする。ちなみに、従来の平面型キャパシタ場合、リソグラフィ工程は１回で済むのである。リソグラフィ工程が増加した分だけ露光現像装置が必要となり、その設備を設置するためのクリーンルーム面積は増大し、その運転コストが増大する。さらに、製造工程数が長いため製造工程に多くの時間を要し、結果的に出来上がったメモリデバイスの値段は極めて高いものとなる。
【０００４】
【発明が解決しようとする課題】上記のように、従来スタックト型キャパシタを形成する工程は長い。中でもリソグラフィ装置やエッチング装置は高価であり、生産能力も高くないので、これらの工程を減らすことができるならば、チップコストの低減に大きな寄与をなすことができる。
【０００５】本発明は、上記実状を鑑みてなされたものであり、リソグラフィ工程やエッチング工程を避け、セルフアライン技術を用いて、安価にスタックト型キャパシタを形成する方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】前述した課題を解決するために本発明の第１は、拡散層を有する半導体基板上に層間絶縁膜を堆積し、この絶縁膜上に第１のマスクパターンを形成し、このパターンを用いて前記層間絶縁膜をエッチングして前記拡散層上に接続孔を形成する工程と、この接続孔の内部及び開口部周囲に第１の導電膜を選択的に形成する工程と、この第１の導電膜上にキャパシタ絶縁膜を選択的に形成する工程と、全面に第２の導電膜を堆積する工程と、この第２の導電膜上に第２のマスクパターンを形成し、このパターンを用いて前記第２の導電膜をエッチングして電極パターンを形成する工程とを有するキャパシタの形成方法を提供する。
【０００７】また、本発明の第２は、拡散層を有する半導体基板上に層間絶縁膜を堆積し、この絶縁膜上に第１のマスクパターンを形成し、このパターンを用いて前記層間絶縁膜をエッチングして前記拡散層上に接続孔を形成する工程と、全面に第１の導電膜を堆積する工程と、熱処理によりこの第１の導電膜を分離せしめ、前記接続孔の内部及び開孔部周囲にこの第１の導電膜を残留せしめる工程と、前記第１の導電膜上にキャパシタ絶縁膜を選択的に形成する工程と、全面に第２の導電膜を堆積する工程と、この第２の導電膜上に第２のマスクパターンを形成し、このパターンを用いて前記第２の導電膜をエッチングして電極パターンを形成する工程とを有するキャパシタの形成方法を提供する。
【０００８】さらに、本発明の第３は、拡散層を有する半導体基板上に層間絶縁膜を堆積し、この絶縁膜上に第１のマスクパターンを形成し、このパターンを用いて前記層間絶縁膜をエッチングして前記拡散層上に接続孔を形成する工程と、この接続孔内及び接続孔周囲に第１の導電膜を選択的に堆積する工程と、全面にキャパシタ絶縁膜を堆積する工程と、全面に第２の導電膜を堆積する工程と、この第２の導電膜上に第２のマスクパターンを形成し、このパターンを用いて前記第２の導電膜とキャパシタ絶縁膜とを続けてエッチングして電極パターンを形成する工程と有するキャパシタの形成方法を提供する。
【０００９】
【作用】本発明の第１によるキャパシタ形成方法であれば、拡散層上に形成された接続孔の内部及び開口部周囲に第１の導電膜を選択的に形成する工程、及びこの第１の導電膜上にキャパシタ絶縁膜を選択的に形成する工程の各工程において、それぞれ従来のプロセスと比較して、リソグラフィ工程とエッチング工程を１回ずつ減らすことが可能となる。従って、全工程としては、リソグラフィ工程とエッチング工程を２回ずつ減らすことができることとなる。
【００１０】本発明の第２によるキャパシタ形成方法であれば、層間絶縁膜上、接続孔の内部及び開孔部周囲に堆積した第１の導電膜を熱処理により分離せしめ、接続孔の内部及び開孔部周囲にこの第１の導電膜を残留せしめる。この工程において、リソグラフィ工程とエッチング工程を１回ずつ減る。この後、前記第１の導電膜上にキャパシタ絶縁膜を選択的に形成することによっても、リソグラフィ工程とエッチング工程が１回ずつ減るので、全工程としては、従来のプロセスと比較して、リソグラフィ工程とエッチング工程を２回ずつ減らすことが可能となる。
【００１１】本発明の第３によるキャパシタ形成方法であれば、拡散層上に形成された接続孔の内部及び開口部周囲に第１の導電膜を選択的に形成する。この工程において、リソグラフィ工程とエッチング工程が１回ずつ減る。この後、全面にキャパシタ絶縁膜及び第２の導電膜を続けて堆積し、この第２の導電膜上にマスクパターンを形成し、このパターンを用いて前記第２の導電膜とキャパシタ絶縁膜とを続けてエッチングして電極パターンを形成することにより、リソグラフィ工程とエッチング工程を１回ずつ減るので、全工程としては、従来のプロセスと比較して、リソグラフィ工程とエッチング工程を２回ずつ減らすことが可能となる。
【００１２】
【実施例】以下、本発明による実施例を図面を参照しつつ説明する。
実施例１図１は、本発明の一実施例のキャパシタ形成方法を示す工程断面図である。
【００１３】シリコン基板１上に、素子分離領域２、ゲート酸化膜３、拡散層（ソース・ドレイン領域）４、及びゲート電極５が形成されている。この上に、シリコン酸化膜６をＣＶＤ法により約１μｍに堆積し、リソグラフィ工程により接続孔のパターンを形成する。その後、ＣＨＦ3 ガスを使用する反応性イオンエッチングにより接続孔７を形成し、酸素プラズマアッシングによりレジストを剥離する。
【００１４】次に、シリコン酸化膜６のエッチングによって生じた損傷層を、下記プロセスにより除去した。まず、この基板１を硫酸と過酸化水素混合溶液中で煮沸し、水洗の後０．５％のＨＦ水溶液に浸漬して表面に形成された酸化膜を除去した。さらに、この基板１をコリン溶液に浸漬し、表面からおよそ３０ｎｍほどシリコン層のエッチングを行った。最後に水洗して乾燥した（図１R>１（ａ））。
【００１５】次に、この基板１を減圧ＣＶＤ装置内に入れ、温度６００℃に保ち、１０-6Ｔｏｒｒ以下に排気した後、ＳｉＨ4 ガスを流量２０ｍｌ／ｍｉｎで導入し、圧力を０．１Ｔｏｒｒに設定し、シリコンの選択エピタキシャル成長を行った。接続孔７の深さ以上にシリコンを成長させると、図１（ｂ）に示すようにシリコンエピ層８を接続孔７の周囲に広げることができる。
【００１６】この基板１を弗酸等により表面に付着した汚染物質を除去した。その後、この基板１を、９５０℃で酸化し、厚さ１０ｎｍのシリコン酸化膜９を形成した（図１（ｃ））。
【００１７】続いて、その上に減圧ＣＶＤ法により多結晶シリコン膜１０を堆積し、ＰＯＣｌ3 を用いて９００℃、３０分間の燐拡散を行った（図１（ｄ））。この上に、フォトレジストを用いてリソグラフィにより電極パターンを形成し、塩素ガスを使用する反応性イオンエッチングにより多結晶シリコン膜１０のエッチングを行い、最後にレジストを酸素プラズマアッシングにより除去した（図１（ｅ））。
【００１８】このようにして、リソグラフィ工程２回でキャパシタを構成することができる。
実施例２図２は、本発明の他の実施例のキャパシタ形成方法を示す工程断面図である。
【００１９】なお、図１と同一部分には同一符号を付し、詳細な説明を省略する。前記実施例１と同様に、ＣＶＤで堆積されたシリコン酸化膜６のエッチングが行われ、エッチングによる損傷層の除去まで行った（図２（ａ））。このとき、接続孔７の開口径は約２００〜４００ｎｍ、開口の深さは約８００〜１２００ｎｍが適当である。
【００２０】次に、シリコン基板１を減圧ＣＶＤ装置内に入れ、Ｓｉ2 Ｈ6 ガスを１００ｍｌ／ｍｉｎの流量で導入し圧力を０．０６Ｔｏｒｒに保って、この基板１上全面にアモルファスシリコン膜１１を厚さ約３０ｎｍに堆積した（図２（ｂ））。ここで、アモルファスシリコン膜１１の膜厚は８０ｎｍ以下であることが好ましい。
【００２１】次に、Ｓｉ2 Ｈ6 ガスを排気し、１０-7Ｔｏｒｒ台まで排気し、そのままの圧力を保って、１時間熱処理を行った。ここで重要なことは、熱処理中にアモルファスシリコン膜１１の表面に酸化膜が形成されないようにすることである。なお、上記熱処理の条件は、圧力１０-4Ｔｏｒｒ以下、温度４５０℃乃至６００℃の範囲で行うと良い。
【００２２】その後、ＣＶＤ装置から取り出し、一部の試料を破断しその断面をＳＥＭで観察したところ、図２（ｃ）に示すごとく、接続孔の上部に単結晶シリコン粒１２が形成されていることが認められた。
【００２３】この基板１を拡散炉内に導入し、酸素雰囲気中８５０℃で酸化し、シリコン粒１２の周囲に厚さ１０ｎｍの酸化膜９を形成した（図２（ｄ））。続いて、減圧ＣＶＤ装置内で、ＳｉＨ4 を使用して再び多結晶シリコン膜１０を堆積し、ＰＯＣｌ3 を用いて多結晶シリコン膜１０内に燐拡散を行った（図２（ｅ））。
【００２４】次にフォトレジストを塗布し、上部電極のパターンを形成し、塩素ガスを使用する反応性イオンエッチングにより多結晶シリコン膜１０のエッチングを行い、最後に、レジストを剥離した。このようにして、下部電極のパターンニングを行うことなく、スタックト型のキャパシタを形成することができた（図２（ｆ））。
【００２５】なお、本実施例において１回で接続孔を埋め込むことができない場合は、複数回に分けて埋め込むと良い。
実施例３図３は、本発明のさらに他の実施例のキャパシタ形成方法を示す工程断面図である。
【００２６】なお、図１及び図２と同一部分には同一符号を付し、詳細な説明を省略する。前記実施例１と同様に、ＣＶＤで堆積されたシリコン酸化膜６のエッチングが行われ、エッチングによる損傷層の除去まで行った（図２（ａ））。
【００２７】次に、シリコン基板１を減圧ＣＶＤ装置内に入れ、ＷＦ6 とＳｉＨ4 の混合ガス（ＷＦ6 流量１０ｍｌ／ｍｉｎ、ＳｉＨ4 流量６ｍｌ／ｍｉｎ）を導入し、圧力を５ｍＴｏｒｒ、基板温度を２６０℃で２分間タングステン１３の選択成長を行った。よく知られているように、タングステンはシリコン上のみ選択的に堆積する。接続孔深さ以上にタングステンを堆積させると、タングステンは接続孔上にオーバーフローし、図３（ｂ）で示したような形となる。
【００２８】この上に、ＳｉＨ2 Ｃｌ2 −ＮＨ3 系を使用する減圧ＣＶＤ法により厚さ５ｎｍのシリコン窒化膜１４を堆積し、続いて酸素雰囲気中９５０℃で酸化してＮＯ膜１５を形成した（図３（ｃ））。
【００２９】さらに、この上に再びＳｉＨ4 を使用する減圧ＣＶＤ法により多結晶シリコン膜１０を形成、ＰＯＣｌ3 雰囲気下９５０℃で３０分間燐拡散を行い上部電極を形成した（図３（ｄ））。
【００３０】次にフォトリソグラフィ法により上部電極パターンを形成し、塩素ガスを使用する反応性イオンエッチングにより多結晶シリコン膜１０とＮＯ膜１５を連続的にエッチングを行った（図３（ｅ））。
【００３１】この実施例においては、同じマスクを用いてキャパシタ絶縁膜のエッチングを上部電極のエッチングに引き続いて行うため、リソグラフィ工程とエッチング工程は、前記実施例１及び実施例２と同様に、現在の工程と比較してそれぞれ２工程づつ減少しており十分に効果がある。
【００３２】
【発明の効果】以上詳述してきたように、本発明のキャパシタの形成方法によれば、従来のプロセスと比較して、リソグラフィ工程とエッチング工程を少なくとも２回づつ減らすことが可能となる。
【図面の簡単な説明】
【図１】 本発明の一実施例のキャパシタ形成方法を示す工程断面図。
【図２】 本発明の他の実施例のキャパシタ形成方法を示す工程断面図。
【図３】 本発明のさらに他の実施例のキャパシタ形成方法を示す工程断面図。
【図４】 従来技術のキャパシタ形成方法を示す工程断面図。
【符号の説明】
１・・・シリコン基板
２・・・素子分離領域
３・・・ゲート酸化膜
４・・・ソース・ドレイン領域
５・・・ゲート電極
６・・・シリコン酸化膜
７・・・接続孔
８・・・シリコンエピ層
９・・・シリコン酸化膜
１０・・多結晶シリコン膜
１１・・アモルファスシリコン膜
１２・・単結晶シリコン粒
１３・・タングステン膜
１４・・シリコン窒化膜
１５・・ＮＯ膜
【０００１】
【産業上の利用分野】本発明は、ダイナミックメモリのキャパシタを形成する方法に係わり、トランジスタよりも上部にキャパシタを形成するスタックト型キャパシタを形成する方法に関する。
【０００２】
【従来の技術】半導体メモリの中で最も広い用途を持つダイナミックメモリ（ＤＲＡＭ）は、トランジスタ１個とキャパシタ１個でセルを構成し、１ビットの情報を記憶する。放射線の影響を受けずにＤＲＡＭとして安定に動作するには、１セル当たり２０〜３０ｆＦの容量が必要であると考えられている。平面キャパシタで、この必要な容量を確保しつつ集積度を向上させるのは、もはや限界に達しており、そのため、最近のＤＲＡＭでは、シリコン基板内に穴を掘ってその側面を利用する（トレンチキャパシタ）方法、あるいは上に積み上げて面積を稼ぐ（スタックトキャパシタ）方法等の三次元的にセルを構成する方法が採用されている。このような立体的に形成する方法で、平面的にはわずかな面積内に２０〜３０ｆＦの容量を持つキャパシタを実現しているのであるが、三次元的で複雑な構造となる分だけ従来の平面キャパシタに比較して製造工程が長く、そのため必要な製造設備も増え、結果的にチップコストが高くなるという問題点がある。
【０００３】例えば、トランジスタの上にキャパシタを積み上げるスタックト型キャパシタを形成する場合について図４を参照しつつ説明する。トランジスタを形成した半導体基板１上に層間絶縁膜６を堆積し、リソグラフィとエッチング工程により拡散層４上に穴を開ける（図４R>４（ａ））。その上に、例えば多結晶シリコンのような導電膜８を堆積する（図４（ｂ））。再び、リソグラフィとエッチング工程によりキャパシタの下部電極部分を形成する（図４（ｃ））。下部電極部分上に、例えばシリコン酸化膜のようなキャパシタ絶縁膜９を堆積する（図４（ｄ））。更に、リソグラフィとエッチング工程によりキャパシタ絶縁膜９のパターンを形成する（図４（ｅ））。その上で、例えばタングステンのような上部電極金属膜１３を堆積する（図４（ｆ））。最後に再び、リソグラフィ工程により電極パターンを形成しエッチングを行う（図４（ｇ））。このように、スタックト型キャパシタを形成するために、実にリソグラフィ工程４回、エッチング工程４回を必要とする。ちなみに、従来の平面型キャパシタ場合、リソグラフィ工程は１回で済むのである。リソグラフィ工程が増加した分だけ露光現像装置が必要となり、その設備を設置するためのクリーンルーム面積は増大し、その運転コストが増大する。さらに、製造工程数が長いため製造工程に多くの時間を要し、結果的に出来上がったメモリデバイスの値段は極めて高いものとなる。
【０００４】
【発明が解決しようとする課題】上記のように、従来スタックト型キャパシタを形成する工程は長い。中でもリソグラフィ装置やエッチング装置は高価であり、生産能力も高くないので、これらの工程を減らすことができるならば、チップコストの低減に大きな寄与をなすことができる。
【０００５】本発明は、上記実状を鑑みてなされたものであり、リソグラフィ工程やエッチング工程を避け、セルフアライン技術を用いて、安価にスタックト型キャパシタを形成する方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】前述した課題を解決するために本発明の第１は、拡散層を有する半導体基板上に層間絶縁膜を堆積し、この絶縁膜上に第１のマスクパターンを形成し、このパターンを用いて前記層間絶縁膜をエッチングして前記拡散層上に接続孔を形成する工程と、この接続孔の内部及び開口部周囲に第１の導電膜を選択的に形成する工程と、この第１の導電膜上にキャパシタ絶縁膜を選択的に形成する工程と、全面に第２の導電膜を堆積する工程と、この第２の導電膜上に第２のマスクパターンを形成し、このパターンを用いて前記第２の導電膜をエッチングして電極パターンを形成する工程とを有するキャパシタの形成方法を提供する。
【０００７】また、本発明の第２は、拡散層を有する半導体基板上に層間絶縁膜を堆積し、この絶縁膜上に第１のマスクパターンを形成し、このパターンを用いて前記層間絶縁膜をエッチングして前記拡散層上に接続孔を形成する工程と、全面に第１の導電膜を堆積する工程と、熱処理によりこの第１の導電膜を分離せしめ、前記接続孔の内部及び開孔部周囲にこの第１の導電膜を残留せしめる工程と、前記第１の導電膜上にキャパシタ絶縁膜を選択的に形成する工程と、全面に第２の導電膜を堆積する工程と、この第２の導電膜上に第２のマスクパターンを形成し、このパターンを用いて前記第２の導電膜をエッチングして電極パターンを形成する工程とを有するキャパシタの形成方法を提供する。
【０００８】さらに、本発明の第３は、拡散層を有する半導体基板上に層間絶縁膜を堆積し、この絶縁膜上に第１のマスクパターンを形成し、このパターンを用いて前記層間絶縁膜をエッチングして前記拡散層上に接続孔を形成する工程と、この接続孔内及び接続孔周囲に第１の導電膜を選択的に堆積する工程と、全面にキャパシタ絶縁膜を堆積する工程と、全面に第２の導電膜を堆積する工程と、この第２の導電膜上に第２のマスクパターンを形成し、このパターンを用いて前記第２の導電膜とキャパシタ絶縁膜とを続けてエッチングして電極パターンを形成する工程と有するキャパシタの形成方法を提供する。
【０００９】
【作用】本発明の第１によるキャパシタ形成方法であれば、拡散層上に形成された接続孔の内部及び開口部周囲に第１の導電膜を選択的に形成する工程、及びこの第１の導電膜上にキャパシタ絶縁膜を選択的に形成する工程の各工程において、それぞれ従来のプロセスと比較して、リソグラフィ工程とエッチング工程を１回ずつ減らすことが可能となる。従って、全工程としては、リソグラフィ工程とエッチング工程を２回ずつ減らすことができることとなる。
【００１０】本発明の第２によるキャパシタ形成方法であれば、層間絶縁膜上、接続孔の内部及び開孔部周囲に堆積した第１の導電膜を熱処理により分離せしめ、接続孔の内部及び開孔部周囲にこの第１の導電膜を残留せしめる。この工程において、リソグラフィ工程とエッチング工程を１回ずつ減る。この後、前記第１の導電膜上にキャパシタ絶縁膜を選択的に形成することによっても、リソグラフィ工程とエッチング工程が１回ずつ減るので、全工程としては、従来のプロセスと比較して、リソグラフィ工程とエッチング工程を２回ずつ減らすことが可能となる。
【００１１】本発明の第３によるキャパシタ形成方法であれば、拡散層上に形成された接続孔の内部及び開口部周囲に第１の導電膜を選択的に形成する。この工程において、リソグラフィ工程とエッチング工程が１回ずつ減る。この後、全面にキャパシタ絶縁膜及び第２の導電膜を続けて堆積し、この第２の導電膜上にマスクパターンを形成し、このパターンを用いて前記第２の導電膜とキャパシタ絶縁膜とを続けてエッチングして電極パターンを形成することにより、リソグラフィ工程とエッチング工程を１回ずつ減るので、全工程としては、従来のプロセスと比較して、リソグラフィ工程とエッチング工程を２回ずつ減らすことが可能となる。
【００１２】
【実施例】以下、本発明による実施例を図面を参照しつつ説明する。
実施例１図１は、本発明の一実施例のキャパシタ形成方法を示す工程断面図である。
【００１３】シリコン基板１上に、素子分離領域２、ゲート酸化膜３、拡散層（ソース・ドレイン領域）４、及びゲート電極５が形成されている。この上に、シリコン酸化膜６をＣＶＤ法により約１μｍに堆積し、リソグラフィ工程により接続孔のパターンを形成する。その後、ＣＨＦ3 ガスを使用する反応性イオンエッチングにより接続孔７を形成し、酸素プラズマアッシングによりレジストを剥離する。
【００１４】次に、シリコン酸化膜６のエッチングによって生じた損傷層を、下記プロセスにより除去した。まず、この基板１を硫酸と過酸化水素混合溶液中で煮沸し、水洗の後０．５％のＨＦ水溶液に浸漬して表面に形成された酸化膜を除去した。さらに、この基板１をコリン溶液に浸漬し、表面からおよそ３０ｎｍほどシリコン層のエッチングを行った。最後に水洗して乾燥した（図１R>１（ａ））。
【００１５】次に、この基板１を減圧ＣＶＤ装置内に入れ、温度６００℃に保ち、１０-6Ｔｏｒｒ以下に排気した後、ＳｉＨ4 ガスを流量２０ｍｌ／ｍｉｎで導入し、圧力を０．１Ｔｏｒｒに設定し、シリコンの選択エピタキシャル成長を行った。接続孔７の深さ以上にシリコンを成長させると、図１（ｂ）に示すようにシリコンエピ層８を接続孔７の周囲に広げることができる。
【００１６】この基板１を弗酸等により表面に付着した汚染物質を除去した。その後、この基板１を、９５０℃で酸化し、厚さ１０ｎｍのシリコン酸化膜９を形成した（図１（ｃ））。
【００１７】続いて、その上に減圧ＣＶＤ法により多結晶シリコン膜１０を堆積し、ＰＯＣｌ3 を用いて９００℃、３０分間の燐拡散を行った（図１（ｄ））。この上に、フォトレジストを用いてリソグラフィにより電極パターンを形成し、塩素ガスを使用する反応性イオンエッチングにより多結晶シリコン膜１０のエッチングを行い、最後にレジストを酸素プラズマアッシングにより除去した（図１（ｅ））。
【００１８】このようにして、リソグラフィ工程２回でキャパシタを構成することができる。
実施例２図２は、本発明の他の実施例のキャパシタ形成方法を示す工程断面図である。
【００１９】なお、図１と同一部分には同一符号を付し、詳細な説明を省略する。前記実施例１と同様に、ＣＶＤで堆積されたシリコン酸化膜６のエッチングが行われ、エッチングによる損傷層の除去まで行った（図２（ａ））。このとき、接続孔７の開口径は約２００〜４００ｎｍ、開口の深さは約８００〜１２００ｎｍが適当である。
【００２０】次に、シリコン基板１を減圧ＣＶＤ装置内に入れ、Ｓｉ2 Ｈ6 ガスを１００ｍｌ／ｍｉｎの流量で導入し圧力を０．０６Ｔｏｒｒに保って、この基板１上全面にアモルファスシリコン膜１１を厚さ約３０ｎｍに堆積した（図２（ｂ））。ここで、アモルファスシリコン膜１１の膜厚は８０ｎｍ以下であることが好ましい。
【００２１】次に、Ｓｉ2 Ｈ6 ガスを排気し、１０-7Ｔｏｒｒ台まで排気し、そのままの圧力を保って、１時間熱処理を行った。ここで重要なことは、熱処理中にアモルファスシリコン膜１１の表面に酸化膜が形成されないようにすることである。なお、上記熱処理の条件は、圧力１０-4Ｔｏｒｒ以下、温度４５０℃乃至６００℃の範囲で行うと良い。
【００２２】その後、ＣＶＤ装置から取り出し、一部の試料を破断しその断面をＳＥＭで観察したところ、図２（ｃ）に示すごとく、接続孔の上部に単結晶シリコン粒１２が形成されていることが認められた。
【００２３】この基板１を拡散炉内に導入し、酸素雰囲気中８５０℃で酸化し、シリコン粒１２の周囲に厚さ１０ｎｍの酸化膜９を形成した（図２（ｄ））。続いて、減圧ＣＶＤ装置内で、ＳｉＨ4 を使用して再び多結晶シリコン膜１０を堆積し、ＰＯＣｌ3 を用いて多結晶シリコン膜１０内に燐拡散を行った（図２（ｅ））。
【００２４】次にフォトレジストを塗布し、上部電極のパターンを形成し、塩素ガスを使用する反応性イオンエッチングにより多結晶シリコン膜１０のエッチングを行い、最後に、レジストを剥離した。このようにして、下部電極のパターンニングを行うことなく、スタックト型のキャパシタを形成することができた（図２（ｆ））。
【００２５】なお、本実施例において１回で接続孔を埋め込むことができない場合は、複数回に分けて埋め込むと良い。
実施例３図３は、本発明のさらに他の実施例のキャパシタ形成方法を示す工程断面図である。
【００２６】なお、図１及び図２と同一部分には同一符号を付し、詳細な説明を省略する。前記実施例１と同様に、ＣＶＤで堆積されたシリコン酸化膜６のエッチングが行われ、エッチングによる損傷層の除去まで行った（図２（ａ））。
【００２７】次に、シリコン基板１を減圧ＣＶＤ装置内に入れ、ＷＦ6 とＳｉＨ4 の混合ガス（ＷＦ6 流量１０ｍｌ／ｍｉｎ、ＳｉＨ4 流量６ｍｌ／ｍｉｎ）を導入し、圧力を５ｍＴｏｒｒ、基板温度を２６０℃で２分間タングステン１３の選択成長を行った。よく知られているように、タングステンはシリコン上のみ選択的に堆積する。接続孔深さ以上にタングステンを堆積させると、タングステンは接続孔上にオーバーフローし、図３（ｂ）で示したような形となる。
【００２８】この上に、ＳｉＨ2 Ｃｌ2 −ＮＨ3 系を使用する減圧ＣＶＤ法により厚さ５ｎｍのシリコン窒化膜１４を堆積し、続いて酸素雰囲気中９５０℃で酸化してＮＯ膜１５を形成した（図３（ｃ））。
【００２９】さらに、この上に再びＳｉＨ4 を使用する減圧ＣＶＤ法により多結晶シリコン膜１０を形成、ＰＯＣｌ3 雰囲気下９５０℃で３０分間燐拡散を行い上部電極を形成した（図３（ｄ））。
【００３０】次にフォトリソグラフィ法により上部電極パターンを形成し、塩素ガスを使用する反応性イオンエッチングにより多結晶シリコン膜１０とＮＯ膜１５を連続的にエッチングを行った（図３（ｅ））。
【００３１】この実施例においては、同じマスクを用いてキャパシタ絶縁膜のエッチングを上部電極のエッチングに引き続いて行うため、リソグラフィ工程とエッチング工程は、前記実施例１及び実施例２と同様に、現在の工程と比較してそれぞれ２工程づつ減少しており十分に効果がある。
【００３２】
【発明の効果】以上詳述してきたように、本発明のキャパシタの形成方法によれば、従来のプロセスと比較して、リソグラフィ工程とエッチング工程を少なくとも２回づつ減らすことが可能となる。
【図面の簡単な説明】
【図１】 本発明の一実施例のキャパシタ形成方法を示す工程断面図。
【図２】 本発明の他の実施例のキャパシタ形成方法を示す工程断面図。
【図３】 本発明のさらに他の実施例のキャパシタ形成方法を示す工程断面図。
【図４】 従来技術のキャパシタ形成方法を示す工程断面図。
【符号の説明】
１・・・シリコン基板
２・・・素子分離領域
３・・・ゲート酸化膜
４・・・ソース・ドレイン領域
５・・・ゲート電極
６・・・シリコン酸化膜
７・・・接続孔
８・・・シリコンエピ層
９・・・シリコン酸化膜
１０・・多結晶シリコン膜
１１・・アモルファスシリコン膜
１２・・単結晶シリコン粒
１３・・タングステン膜
１４・・シリコン窒化膜
１５・・ＮＯ膜
【特許請求の範囲】
【請求項１】 拡散層を有する半導体基板上に層間絶縁膜を堆積し、この絶縁膜上に第１のマスクパターンを形成し、このパターンを用いて前記層間絶縁膜をエッチングして前記拡散層上に接続孔を形成する工程と、この接続孔の内部及び開口部周囲に第１の導電膜を選択的に形成する工程と、この第１の導電膜上にキャパシタ絶縁膜を選択的に形成する工程と、全面に第２の導電膜を堆積する工程と、この第２の導電膜上に第２のマスクパターンを形成し、このパターンを用いて前記第２の導電膜をエッチングして電極パターンを形成する工程とを有することを特徴とするキャパシタの形成方法。
【請求項２】 前記接続孔の内部及び開口部周囲に第１の導電膜を選択的に形成積する工程は、減圧ＣＶＤによりシリコンを選択的にエピタキシャル成長せしめる工程を含むことを特徴とする請求項１記載のキャパシタの形成方法。
【請求項３】 拡散層を有する半導体基板上に層間絶縁膜を堆積し、この絶縁膜上に第１のマスクパターンを形成し、このパターンを用いて前記層間絶縁膜をエッチングして前記拡散層上に接続孔を形成する工程と、全面に第１の導電膜を堆積する工程と、熱処理によりこの第１の導電膜を分離せしめ、前記接続孔の内部及び開孔部周囲にこの第１の導電膜を残留せしめる工程と、前記第１の導電膜上にキャパシタ絶縁膜を選択的に形成する工程と、全面に第２の導電膜を堆積する工程と、この第２の導電膜上に第２のマスクパターンを形成し、このパターンを用いて前記第２の導電膜をエッチングして電極パターンを形成する工程とを有することを特徴とするキャパシタの形成方法。
【請求項４】 前記全面に第１の導電膜を堆積する工程は、減圧ＣＶＤによりアモルファスシリコンを堆積せしめる工程を含み、前記接続孔に前記第１の導電膜を残留せしめる工程は、前記アモルファスシリコンの表面に酸化膜が形成されることを抑制しながら、圧力１０-4Ｔｏｒｒ以下、温度４５０℃乃至６００℃の範囲の条件下で、前記第１の導電膜を加熱する工程を含むことを特徴とする請求項３記載のキャパシタの形成方法。
【請求項５】 前記第１の導電膜上にキャパシタ絶縁膜を選択的に形成する工程は、前記第１の導電膜表面を酸化せしめることを特徴とする請求項１又は３記載のキャパシタの形成方法。
【請求項６】 拡散層を有する半導体基板上に層間絶縁膜を堆積し、この絶縁膜上に第１のマスクパターンを形成し、このパターンを用いて前記層間絶縁膜をエッチングして前記拡散層上に接続孔を形成する工程と、この接続孔内及び接続孔周囲に第１の導電膜を選択的に堆積する工程と、全面にキャパシタ絶縁膜を堆積する工程と、全面に第２の導電膜を堆積する工程と、この第２の導電膜上に第２のマスクパターンを形成し、このパターンを用いて前記第２の導電膜とキャパシタ絶縁膜とを続けてエッチングして電極パターンを形成する工程と有することを特徴とするキャパシタの形成方法。
【請求項７】 前記半導体基板はシリコンからなり、前記接続孔内及び接続孔周囲に第１の導電膜を選択的に堆積する工程は、減圧ＣＶＤによりタングステンをシリコン上のみに選択的に形成する工程を含むことを特徴とする請求項６記載のキャパシタの形成方法。
【請求項８】 前記キャパシタ絶縁膜が、シリコン酸化膜、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層膜，シリコン窒化膜／シリコン酸化膜の積層膜、または高誘電体膜のいずれかであることを特徴とする請求項１乃至３記載のキャパシタの形成方法。
【請求項１】 拡散層を有する半導体基板上に層間絶縁膜を堆積し、この絶縁膜上に第１のマスクパターンを形成し、このパターンを用いて前記層間絶縁膜をエッチングして前記拡散層上に接続孔を形成する工程と、この接続孔の内部及び開口部周囲に第１の導電膜を選択的に形成する工程と、この第１の導電膜上にキャパシタ絶縁膜を選択的に形成する工程と、全面に第２の導電膜を堆積する工程と、この第２の導電膜上に第２のマスクパターンを形成し、このパターンを用いて前記第２の導電膜をエッチングして電極パターンを形成する工程とを有することを特徴とするキャパシタの形成方法。
【請求項２】 前記接続孔の内部及び開口部周囲に第１の導電膜を選択的に形成積する工程は、減圧ＣＶＤによりシリコンを選択的にエピタキシャル成長せしめる工程を含むことを特徴とする請求項１記載のキャパシタの形成方法。
【請求項３】 拡散層を有する半導体基板上に層間絶縁膜を堆積し、この絶縁膜上に第１のマスクパターンを形成し、このパターンを用いて前記層間絶縁膜をエッチングして前記拡散層上に接続孔を形成する工程と、全面に第１の導電膜を堆積する工程と、熱処理によりこの第１の導電膜を分離せしめ、前記接続孔の内部及び開孔部周囲にこの第１の導電膜を残留せしめる工程と、前記第１の導電膜上にキャパシタ絶縁膜を選択的に形成する工程と、全面に第２の導電膜を堆積する工程と、この第２の導電膜上に第２のマスクパターンを形成し、このパターンを用いて前記第２の導電膜をエッチングして電極パターンを形成する工程とを有することを特徴とするキャパシタの形成方法。
【請求項４】 前記全面に第１の導電膜を堆積する工程は、減圧ＣＶＤによりアモルファスシリコンを堆積せしめる工程を含み、前記接続孔に前記第１の導電膜を残留せしめる工程は、前記アモルファスシリコンの表面に酸化膜が形成されることを抑制しながら、圧力１０-4Ｔｏｒｒ以下、温度４５０℃乃至６００℃の範囲の条件下で、前記第１の導電膜を加熱する工程を含むことを特徴とする請求項３記載のキャパシタの形成方法。
【請求項５】 前記第１の導電膜上にキャパシタ絶縁膜を選択的に形成する工程は、前記第１の導電膜表面を酸化せしめることを特徴とする請求項１又は３記載のキャパシタの形成方法。
【請求項６】 拡散層を有する半導体基板上に層間絶縁膜を堆積し、この絶縁膜上に第１のマスクパターンを形成し、このパターンを用いて前記層間絶縁膜をエッチングして前記拡散層上に接続孔を形成する工程と、この接続孔内及び接続孔周囲に第１の導電膜を選択的に堆積する工程と、全面にキャパシタ絶縁膜を堆積する工程と、全面に第２の導電膜を堆積する工程と、この第２の導電膜上に第２のマスクパターンを形成し、このパターンを用いて前記第２の導電膜とキャパシタ絶縁膜とを続けてエッチングして電極パターンを形成する工程と有することを特徴とするキャパシタの形成方法。
【請求項７】 前記半導体基板はシリコンからなり、前記接続孔内及び接続孔周囲に第１の導電膜を選択的に堆積する工程は、減圧ＣＶＤによりタングステンをシリコン上のみに選択的に形成する工程を含むことを特徴とする請求項６記載のキャパシタの形成方法。
【請求項８】 前記キャパシタ絶縁膜が、シリコン酸化膜、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層膜，シリコン窒化膜／シリコン酸化膜の積層膜、または高誘電体膜のいずれかであることを特徴とする請求項１乃至３記載のキャパシタの形成方法。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開平６−３３４１４３
【公開日】平成６年（１９９４）１２月２日
【国際特許分類】
【出願番号】特願平５−１２３０００
【出願日】平成５年（１９９３）５月２６日
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【公開日】平成６年（１９９４）１２月２日
【国際特許分類】
【出願日】平成５年（１９９３）５月２６日
【出願人】（０００００３０７８）株式会社東芝 (54,554)
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