クロックデータリカバリ回路およびそれを内蔵する送受信半導体集積回路

【課題】高いジッタ耐性を有して多相クロックの位相数と消費電力と半導体チップ面積との増大を軽減する。
【解決手段】クロックデータリカバリ回路１のエッジ検出器１０５の複数のエッジ検出回路１０５Ｍの各回路は、第１と第２のエッジ検出回路１０５Ｍ１、２を含む。第１の検出回路１０５Ｍ１は受信データ信号のデータエッジがエッジ検出位相から−１位相よりも進相なことを検出して第１出力信号を生成して、第２の検出回路１０５Ｍ２は受信データ信号のデータエッジがエッジ検出位相から＋１位相よりも遅相なことを検出して第２出力信号を生成する。第１または第２の出力信号に応答して、エッジ検出位相が−１位相分または＋１位相分変更される。受信データ信号のデータエッジの±１位相の範囲内の存在が検出された場合には、次回のエッジ検出位相は現在の状態に維持される。

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【特許請求の範囲】
【請求項１】
サンプリング回路とエッジ検出器と位相選択信号生成回路とクロックデータ生成回路とを具備するクロックデータリカバリ回路であって、
前記サンプリング回路は受信データ信号を多相クロック信号によってサンプリングすることによって、複数のサンプリング信号を生成して、
前記エッジ検出器は、前記複数のサンプリング信号と前記多相クロック信号に応答して、複数のエッジ検出信号を生成して、
前記位相選択信号生成回路は、前記複数のエッジ検出信号と前記多相クロック信号に応答して、複数の位相選択信号を生成して、
前記クロックデータ生成回路は、前記複数のサンプリング信号と前記複数の位相選択信号と前記多相クロック信号とに応答して、再生クロックと再生データとを生成して、
前記エッジ検出器は複数のエッジ検出回路を含み、前記エッジ検出器の前記複数のエッジ検出回路は前記複数のサンプリング信号と前記多相クロック信号とに応答して、前記複数のエッジ検出信号を生成して、
前記複数のエッジ検出回路の各エッジ検出回路は、第１のエッジ検出回路と第２のエッジ検出回路とを含み、
前記第１のエッジ検出回路は、現在供給されている前記受信データ信号のデータエッジが、前記多相クロック信号のうちの前記各エッジ検出回路のデータエッジ検出位相に対応する１個のエッジ検出クロック信号のエッジ検出位相から前記多相クロック信号の−１位相よりも進んでいることを検出した場合には、第１のエッジ検出出力信号を生成して、
前記第２のエッジ検出回路は、現在供給されている前記受信データ信号のデータエッジが、前記多相クロック信号のうちの前記各エッジ検出回路のデータエッジ検出位相に対応する１個のエッジ検出クロック信号のエッジ検出位相から前記多相クロック信号の＋１位相よりも遅れていることを検出した場合には、第２のエッジ検出出力信号を生成して、
前記エッジ検出器の次回のエッジ検出位相は、前記第１のエッジ検出出力信号または前記第２のエッジ検出出力信号に応答して、前記１個のエッジ検出クロック信号の前記エッジ検出位相から前記−１位相分または前記＋１位相分変更され、
前記第１のエッジ検出回路と前記第２のエッジ検出回路は、現在供給されている前記受信データ信号のデータエッジが前記多相クロック信号のうちの前記各エッジ検出回路のデータエッジ検出位相に対応する１個のエッジ検出クロック信号のエッジ検出位相から前記多相クロック信号の±１位相の範囲に存在することを検出可能とされ、
前記第１のエッジ検出回路と前記第２のエッジ検出回路が現在供給されている前記受信データ信号の前記データエッジが前記±１位相の範囲に存在することを検出した場合には、前記エッジ検出器の次回のエッジ検出位相は前記１個のエッジ検出クロック信号の前記エッジ検出位相に維持される
ことを特徴とするクロックデータリカバリ回路。
【請求項２】
請求項１において、
前記位相選択信号生成回路は、前記複数のエッジ検出信号と前記多相クロック信号に応答して、複数のゲート制御信号を更に生成して、
前記位相選択信号生成回路から生成される前記複数のゲート制御信号は、前記エッジ検出器の前記複数のエッジ検出回路に供給され、
前記エッジ検出器から生成される前記複数のエッジ検出信号のうちの１個のエッジ検出信号は、前記多相クロック信号のうちの現在供給されている前記受信データ信号の前記データエッジに対応する１個のクロック信号を示すための所定の電圧レベルに設定され、
前記所定の電圧レベルに設定された前記１個のエッジ検出信号に応答して、前記位相選択信号生成回路から生成される前記複数のゲート制御信号のうちの１個のゲート制御信号は、所定の信号レベルに設定され、
前記エッジ検出器の前記複数のエッジ検出回路のうちの前記所定の信号レベルに設定される前記１個のゲート制御信号が供給される１個のエッジ検出回路は活性状態に制御され、前記エッジ検出器の前記複数のエッジ検出回路のそれ以外のエッジ検出回路は非活性状態に制御される
ことを特徴とするクロックデータリカバリ回路。
【請求項３】
請求項２において、
前記位相選択信号生成回路は、前記複数の位相選択信号と前記複数のゲート制御信号を生成する複数の位相選択信号生成回路を含み、
前記複数の位相選択信号生成回路の各位相選択信号生成回路から生成される１個の位相選択信号と１個のゲート制御信号とは、実質的に０．５ユニットインターバルの位相差を有する
ことを特徴とするクロックデータリカバリ回路。
【請求項４】
請求項３において、
前記複数のエッジ検出回路の前記各エッジ検出回路の前記第１のエッジ検出回路と前記第２のエッジ検出回路は、第１排他的論理和回路と第２排他的論理和回路をそれぞれ含み、
前記第１のエッジ検出回路の前記第１排他的論理和回路には第１入力信号と第１参照信号とが供給され、前記第２のエッジ検出回路の前記第２排他的論理和回路には第２入力信号と第２参照信号とが供給され、
前記第１排他的論理和回路に供給される前記第１入力信号は、前記各エッジ検出回路の前記データエッジ検出位相に対応する前記１個のエッジ検出クロック信号と比較して前記多相クロック信号の−１位相分進んだ１位相進相クロック信号によって前記受信データ信号をサンプリングして形成された１位相進相サンプリング信号であり、
前記第１排他的論理和回路に供給される前記第１参照信号は、前記各エッジ検出回路の前記データエッジ検出位相に対応する前記１個のエッジ検出クロック信号と比較して前記多相クロック信号の−２位相分またはそれ以上進んだ複数位相進相クロック信号によって前記受信データ信号をサンプリングして形成された複数位相進相サンプリング信号であり、
前記第２排他的論理和回路に供給される前記第２入力信号は、前記各エッジ検出回路の前記データエッジ検出位相に対応する前記１個のエッジ検出クロック信号と比較して前記多相クロック信号の＋１位相分遅れた１位相遅相クロック信号によって前記受信データ信号をサンプリングして形成された１位相遅相サンプリング信号であり、
前記第２排他的論理和回路に供給される前記第２参照信号は、前記各エッジ検出回路の前記データエッジ検出位相に対応する前記１個のエッジ検出クロック信号と比較して前記多相クロック信号の＋２位相分またはそれ以上進んだ複数位相遅相クロック信号によって前記受信データ信号をサンプリングして形成された複数位相遅相サンプリング信号であり、
前記複数のエッジ検出回路の前記各エッジ検出回路は、前記第１排他的論理和回路の所定レベルの出力信号に応答して、前記第１のエッジ検出出力信号を生成して、
前記複数のエッジ検出回路の前記各エッジ検出回路は、前記第２排他的論理和回路の所定レベルの出力信号に応答して、前記第２のエッジ検出出力信号を生成する
ことを特徴とするクロックデータリカバリ回路。
【請求項５】
請求項３において、
電源電圧投入時もしくはスタンバイ解除時の初期化動作では、前記位相選択信号生成回路から生成される前記複数のゲート制御信号のうちの任意の１個のゲート制御信号は、前記所定の信号レベルに設定され、
前記初期化動作では、更に前記位相選択信号生成回路から生成される前記複数の位相選択信号のうちの前記任意の１個のゲート制御信号と実質的に０．５ユニットインターバルの位相差を有する１個の位相選択信号が、前記所定の信号レベルに設定される
ことを特徴とするクロックデータリカバリ回路。
【請求項６】
請求項３において、
前記現在供給されている前記受信データ信号の前記データエッジと比較して次に供給されている受信データ信号のデータエッジが前記多相クロック信号の少なくとも２位相分遷移する場合には、下記追従動作が実行され、
前記追従動作によって、前記エッジ検出器の前記次回のエッジ検出位相と前記クロックデータ生成回路から生成される前記再生クロックの位相は、前記第１のエッジ検出出力信号または前記第２のエッジ検出出力信号に応答した前記エッジ検出位相から前記−１位相分または前記＋１位相分の変更による状態遷移を少なくとも２度実行して、前記受信データ信号の前記データエッジの変化に追従する
ことを特徴とするクロックデータリカバリ回路。
【請求項７】
請求項３において、
前記複数のエッジ検出回路の前記各エッジ検出回路は、第３のエッジ検出回路と第４のエッジ検出回路とを更に含み、
前記第１のエッジ検出回路は、現在供給されている前記受信データ信号のデータエッジが、前記多相クロック信号のうちの前記各エッジ検出回路のデータエッジ検出位相に対応する１個のエッジ検出クロック信号のエッジ検出位相から前記多相クロック信号の前記−１位相から−２位相との間に進んでいることを検出した場合には、前記第１のエッジ検出出力信号を生成して、
前記第２のエッジ検出回路は、現在供給されている前記受信データ信号のデータエッジが、前記多相クロック信号のうちの前記各エッジ検出回路のデータエッジ検出位相に対応する１個のエッジ検出クロック信号のエッジ検出位相から前記多相クロック信号の前記＋１位相から＋２相との間に遅れていることを検出した場合には、前記第２のエッジ検出出力信号を生成して、
前記エッジ検出器の次回のエッジ検出位相は、前記第１のエッジ検出出力信号または前記第２のエッジ検出出力信号に応答して、前記１個のエッジ検出クロック信号の前記エッジ検出位相から前記−１位相分または前記＋１位相分変更され、
前記第３のエッジ検出回路は、現在供給されている前記受信データ信号のデータエッジが、前記多相クロック信号のうちの前記各エッジ検出回路のデータエッジ検出位相に対応する１個のエッジ検出クロック信号のエッジ検出位相から前記多相クロック信号の前記−２位相から−３位相との間に進んでいることを検出した場合には、前記第３のエッジ検出出力信号を生成して、
前記第４のエッジ検出回路は、現在供給されている前記受信データ信号のデータエッジが、前記多相クロック信号のうちの前記各エッジ検出回路のデータエッジ検出位相に対応する１個のエッジ検出クロック信号のエッジ検出位相から前記多相クロック信号の前記＋２位相から＋３相との間に遅れていることを検出した場合には、前記第４のエッジ検出出力信号を生成して、
前記エッジ検出器の前記次回のエッジ検出位相は、前記第３のエッジ検出出力信号または前記第４のエッジ検出出力信号に応答して、前記１個のエッジ検出クロック信号の前記エッジ検出位相から前記−２位相分または前記＋２位相分変更される
ことを特徴とするクロックデータリカバリ回路。
【請求項８】
請求項７において、
前記現在供給されている前記受信データ信号の前記データエッジと比較して次に供給されている受信データ信号のデータエッジが前記多相クロック信号の少なくとも２位相分遷移する場合には、下記追従動作が実行され、
前記追従動作によって、前記エッジ検出器の前記次回のエッジ検出位相と前記クロックデータ生成回路から生成される前記再生クロックの位相は、前記第３のエッジ検出出力信号または前記第４のエッジ検出出力信号に応答した前記エッジ検出位相から前記−２位相分または前記＋２位相分の変更による状態遷移を１度実行して、前記受信データ信号の前記データエッジの変化に追従する
ことを特徴とするクロックデータリカバリ回路。
【請求項９】
請求項３において、
前記エッジ検出器は、前記複数のエッジ検出回路の複数の出力端子に接続された複数の積分器を更に含み、
前記複数の積分器の各積分器は、前記複数のエッジ検出回路の前記各エッジ検出回路の前記第１のエッジ検出回路の第１エッジ検出結果と前記第２のエッジ検出回路の第２エッジ検出結果の平均化処理を実行する
ことを特徴とするクロックデータリカバリ回路。
【請求項１０】
請求項３において、
前記クロックデータリカバリ回路は、前記クロックデータリカバリ回路の外部から供給される外部クロック信号に応答して前記多相クロックを生成する多相クロック生成回路を更に具備して、
前記クロックデータリカバリ回路の内部で、前記多相クロック生成回路から生成される前記多相クロックが、前記サンプリング回路と前記エッジ検出器と前記位相選択信号生成回路と前記クロックデータ生成回路とに供給される
ことを特徴とするクロックデータリカバリ回路。
【請求項１１】
請求項３において、
前記多相クロックを生成する前記多相クロック生成回路は、位相比較器とチャージポンプとループフィルタと電圧制御遅延線路を含むディレイド・ロックド・ループによって構成された
ことを特徴とするクロックデータリカバリ回路。
【請求項１２】
クロックデータリカバリ回路と、デシリアライザと、シリアライザと、ＰＬＬ回路とを含むインターフェースユニットを有する送受信半導体集積回路であって、
パラレル・シリアル変換器としての前記シリアライザは、パラレル送信信号と前記ＰＬＬ回路から生成されるＰＬＬクロックとからシリアル送信信号を生成するものであり、
前記クロックデータリカバリ回路は、受信データ信号と前記ＰＬＬ回路から生成される前記ＰＬＬクロックとに応答して、再生クロックと再生データとを生成するものであり、
シリアル・パラレル変換器としての前記デシリアライザは、前記クロックデータリカバリ回路から生成される前記再生クロックと前記再生データとからパラレル受信データを生成するものであり、
前記クロックデータリカバリ回路は、サンプリング回路とエッジ検出器と位相選択信号生成回路とクロックデータ生成回路とを具備して、
前記サンプリング回路は受信データ信号を多相クロック信号によってサンプリングすることによって、複数のサンプリング信号を生成して、
前記エッジ検出器は、前記複数のサンプリング信号と前記多相クロック信号に応答して、複数のエッジ検出信号を生成して、
前記位相選択信号生成回路は、前記複数のエッジ検出信号と前記多相クロック信号に応答して、複数の位相選択信号を生成して、
前記クロックデータ生成回路は、前記複数のサンプリング信号と前記複数の位相選択信号と前記多相クロック信号とに応答して、再生クロックと再生データとを生成して、
前記エッジ検出器は複数のエッジ検出回路を含み、前記エッジ検出器の前記複数のエッジ検出回路は前記複数のサンプリング信号と前記多相クロック信号とに応答して、前記複数のエッジ検出信号を生成して、
前記複数のエッジ検出回路の各エッジ検出回路は、第１のエッジ検出回路と第２のエッジ検出回路とを含み、
前記第１のエッジ検出回路は、現在供給されている前記受信データ信号のデータエッジが、前記多相クロック信号のうちの前記各エッジ検出回路のデータエッジ検出位相に対応する１個のエッジ検出クロック信号のエッジ検出位相から前記多相クロック信号の−１位相よりも進んでいることを検出した場合には、第１のエッジ検出出力信号を生成して、
前記第２のエッジ検出回路は、現在供給されている前記受信データ信号のデータエッジが、前記多相クロック信号のうちの前記各エッジ検出回路のデータエッジ検出位相に対応する１個のエッジ検出クロック信号のエッジ検出位相から前記多相クロック信号の＋１位相よりも遅れていることを検出した場合には、第２のエッジ検出出力信号を生成して、
前記エッジ検出器の次回のエッジ検出位相は、前記第１のエッジ検出出力信号または前記第２のエッジ検出出力信号に応答して、前記１個のエッジ検出クロック信号の前記エッジ検出位相から前記−１位相分または前記＋１位相分変更され、
前記第１のエッジ検出回路と前記第２のエッジ検出回路は、現在供給されている前記受信データ信号のデータエッジが前記多相クロック信号のうちの前記各エッジ検出回路のデータエッジ検出位相に対応する１個のエッジ検出クロック信号のエッジ検出位相から前記多相クロック信号の±１位相の範囲に存在することを検出可能とされ、
前記第１のエッジ検出回路と前記第２のエッジ検出回路が現在供給されている前記受信データ信号の前記データエッジが前記±１位相の範囲に存在することを検出した場合には、前記エッジ検出器の次回のエッジ検出位相は前記１個のエッジ検出クロック信号の前記エッジ検出位相に維持される
ことを特徴とする送受信半導体集積回路。
【請求項１３】
請求項１２において、
前記位相選択信号生成回路は、前記複数のエッジ検出信号と前記多相クロック信号に応答して、複数のゲート制御信号を更に生成して、
前記位相選択信号生成回路から生成される前記複数のゲート制御信号は、前記エッジ検出器の前記複数のエッジ検出回路に供給され、
前記エッジ検出器から生成される前記複数のエッジ検出信号のうちの１個のエッジ検出信号は、前記多相クロック信号のうちの現在供給されている前記受信データ信号の前記データエッジに対応する１個のクロック信号を示すための所定の電圧レベルに設定され、
前記所定の電圧レベルに設定された前記１個のエッジ検出信号に応答して、前記位相選択信号生成回路から生成される前記複数のゲート制御信号のうちの１個のゲート制御信号は、所定の信号レベルに設定され、
前記エッジ検出器の前記複数のエッジ検出回路のうちの前記所定の信号レベルに設定される前記１個のゲート制御信号が供給される１個のエッジ検出回路は活性状態に制御され、前記エッジ検出器の前記複数のエッジ検出回路のそれ以外のエッジ検出回路は非活性状態に制御される
ことを特徴とする送受信半導体集積回路。
【請求項１４】
請求項１３において、
前記位相選択信号生成回路は、前記複数の位相選択信号と前記複数のゲート制御信号を生成する複数の位相選択信号生成回路を含み、
前記複数の位相選択信号生成回路の各位相選択信号生成回路から生成される１個の位相選択信号と１個のゲート制御信号とは、実質的に０．５ユニットインターバルの位相差を有する
ことを特徴とする送受信半導体集積回路。
【請求項１５】
請求項１４において、
前記複数のエッジ検出回路の前記各エッジ検出回路の前記第１のエッジ検出回路と前記第２のエッジ検出回路は、第１排他的論理和回路と第２排他的論理和回路をそれぞれ含み、
前記第１のエッジ検出回路の前記第１排他的論理和回路には第１入力信号と第１参照信号とが供給され、前記第２のエッジ検出回路の前記第２排他的論理和回路には第２入力信号と第２参照信号とが供給され、
前記第１排他的論理和回路に供給される前記第１入力信号は、前記各エッジ検出回路の前記データエッジ検出位相に対応する前記１個のエッジ検出クロック信号と比較して前記多相クロック信号の−１位相分進んだ１位相進相クロック信号によって前記受信データ信号をサンプリングして形成された１位相進相サンプリング信号であり、
前記第１排他的論理和回路に供給される前記第１参照信号は、前記各エッジ検出回路の前記データエッジ検出位相に対応する前記１個のエッジ検出クロック信号と比較して前記多相クロック信号の−２位相分またはそれ以上進んだ複数位相進相クロック信号によって前記受信データ信号をサンプリングして形成された複数位相進相サンプリング信号であり、
前記第２排他的論理和回路に供給される前記第２入力信号は、前記各エッジ検出回路の前記データエッジ検出位相に対応する前記１個のエッジ検出クロック信号と比較して前記多相クロック信号の＋１位相分遅れた１位相遅相クロック信号によって前記受信データ信号をサンプリングして形成された１位相遅相サンプリング信号であり、
前記第２排他的論理和回路に供給される前記第２参照信号は、前記各エッジ検出回路の前記データエッジ検出位相に対応する前記１個のエッジ検出クロック信号と比較して前記多相クロック信号の＋２位相分またはそれ以上進んだ複数位相遅相クロック信号によって前記受信データ信号をサンプリングして形成された複数位相遅相サンプリング信号であり、
前記複数のエッジ検出回路の前記各エッジ検出回路は、前記第１排他的論理和回路の所定レベルの出力信号に応答して、前記第１のエッジ検出出力信号を生成して、
前記複数のエッジ検出回路の前記各エッジ検出回路は、前記第２排他的論理和回路の所定レベルの出力信号に応答して、前記第２のエッジ検出出力信号を生成する
ことを特徴とする送受信半導体集積回路。
【請求項１６】
請求項１４において、
電源電圧投入時もしくはスタンバイ解除時の初期化動作では、前記位相選択信号生成回路から生成される前記複数のゲート制御信号のうちの任意の１個のゲート制御信号は、前記所定の信号レベルに設定され、
前記初期化動作では、更に前記位相選択信号生成回路から生成される前記複数の位相選択信号のうちの前記任意の１個のゲート制御信号と実質的に０．５ユニットインターバルの位相差を有する１個の位相選択信号が、前記所定の信号レベルに設定される
ことを特徴とする送受信半導体集積回路。
【請求項１７】
請求項１４において、
前記現在供給されている前記受信データ信号の前記データエッジと比較して次に供給されている受信データ信号のデータエッジが前記多相クロック信号の少なくとも２位相分遷移する場合には、下記追従動作が実行され、
前記追従動作によって、前記エッジ検出器の前記次回のエッジ検出位相と前記クロックデータ生成回路から生成される前記再生クロックの位相は、前記第１のエッジ検出出力信号または前記第２のエッジ検出出力信号に応答した前記エッジ検出位相から前記−１位相分または前記＋１位相分の変更による状態遷移を少なくとも２度実行して、前記受信データ信号の前記データエッジの変化に追従する
ことを特徴とする送受信半導体集積回路。
【請求項１８】
請求項１４において、
前記複数のエッジ検出回路の前記各エッジ検出回路は、第３のエッジ検出回路と第４のエッジ検出回路とを更に含み、
前記第１のエッジ検出回路は、現在供給されている前記受信データ信号のデータエッジが、前記多相クロック信号のうちの前記各エッジ検出回路のデータエッジ検出位相に対応する１個のエッジ検出クロック信号のエッジ検出位相から前記多相クロック信号の前記−１位相から−２位相との間に進んでいることを検出した場合には、前記第１のエッジ検出出力信号を生成して、
前記第２のエッジ検出回路は、現在供給されている前記受信データ信号のデータエッジが、前記多相クロック信号のうちの前記各エッジ検出回路のデータエッジ検出位相に対応する１個のエッジ検出クロック信号のエッジ検出位相から前記多相クロック信号の前記＋１位相から＋２相との間に遅れていることを検出した場合には、前記第２のエッジ検出出力信号を生成して、
前記エッジ検出器の次回のエッジ検出位相は、前記第１のエッジ検出出力信号または前記第２のエッジ検出出力信号に応答して、前記１個のエッジ検出クロック信号の前記エッジ検出位相から前記−１位相分または前記＋１位相分変更され、
前記第３のエッジ検出回路は、現在供給されている前記受信データ信号のデータエッジが、前記多相クロック信号のうちの前記各エッジ検出回路のデータエッジ検出位相に対応する１個のエッジ検出クロック信号のエッジ検出位相から前記多相クロック信号の前記−２位相から−３位相との間に進んでいることを検出した場合には、前記第３のエッジ検出出力信号を生成して、
前記第４のエッジ検出回路は、現在供給されている前記受信データ信号のデータエッジが、前記多相クロック信号のうちの前記各エッジ検出回路のデータエッジ検出位相に対応する１個のエッジ検出クロック信号のエッジ検出位相から前記多相クロック信号の前記＋２位相から＋３相との間に遅れていることを検出した場合には、前記第４のエッジ検出出力信号を生成して、
前記エッジ検出器の前記次回のエッジ検出位相は、前記第３のエッジ検出出力信号または前記第４のエッジ検出出力信号に応答して、前記１個のエッジ検出クロック信号の前記エッジ検出位相から前記−２位相分または前記＋２位相分変更される
ことを特徴とする送受信半導体集積回路。
【請求項１９】
請求項１８において、
前記現在供給されている前記受信データ信号の前記データエッジと比較して次に供給されている受信データ信号のデータエッジが前記多相クロック信号の少なくとも２位相分遷移する場合には、下記追従動作が実行され、
前記追従動作によって、前記エッジ検出器の前記次回のエッジ検出位相と前記クロックデータ生成回路から生成される前記再生クロックの位相は、前記第３のエッジ検出出力信号または前記第４のエッジ検出出力信号に応答した前記エッジ検出位相から前記−２位相分または前記＋２位相分の変更による状態遷移を１度実行して、前記受信データ信号の前記データエッジの変化に追従する
ことを特徴とする送受信半導体集積回路。
【請求項２０】
請求項１４において、
前記エッジ検出器は、前記複数のエッジ検出回路の複数の出力端子に接続された複数の積分器を更に含み、
前記複数の積分器の各積分器は、前記複数のエッジ検出回路の前記各エッジ検出回路の前記第１のエッジ検出回路の第１エッジ検出結果と前記第２のエッジ検出回路の第２エッジ検出結果の平均化処理を実行する
ことを特徴とする送受信半導体集積回路。

【図１】