クロックト待機モードに応答した集積回路の内部電圧の維持
【課題】メモリデバイス上に配置された基準電圧発生器によって生成された出力基準電圧を制御するための方法および装置。
【解決手段】メモリデバイスのクロックト待機モードを有効にするための信号が受信される。この信号が、上記メモリデバイスがクロックト待機モードにあることを示した場合は、第１の電圧を用いて、上記基準電圧発生器の出力基準電圧として第１の基準電圧が生成される。上記信号が、上記メモリデバイスがクロックト待機モードにないことを示した場合は、第２の電圧を用いて、上記基準電圧発生器の出力基準電圧として第２の基準電圧が生成される。
【解決手段】メモリデバイスのクロックト待機モードを有効にするための信号が受信される。この信号が、上記メモリデバイスがクロックト待機モードにあることを示した場合は、第１の電圧を用いて、上記基準電圧発生器の出力基準電圧として第１の基準電圧が生成される。上記信号が、上記メモリデバイスがクロックト待機モードにないことを示した場合は、第２の電圧を用いて、上記基準電圧発生器の出力基準電圧として第２の基準電圧が生成される。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
〔発明の背景〕
〔発明の分野〕
本発明の実施形態は、一般的には、デジタル回路におけるクロックト待機モードの改良された形態に関する。
【０００２】
〔従来技術の説明〕
集積回路（integrated circuit; IC）デバイスは、変動する外部電圧供給に対する感度を低減するために、内部で生成された様々な電圧を用いて動作することが多い。内部で生成された各電圧は、ＩＣによって必要とされる種々の機能を実行するためにも用いられる。必要な各内部電圧を生成するために、電圧発生回路と称される回路が用いられることがある。ダイナミックランダムアクセスメモリ（dynamic random access memory; DRAM）などの典型的なメモリデバイスは、上記のような電圧発生回路を多数有していることがある。これらの電圧発生回路は、グランド基準に対して正の電圧（例えばブーストされたワード線電圧、すなわちＶPP）、およびグランド基準に対して負の電圧（例えばバックバイアス電圧、すなわちＶBB、または負のワード線電圧、すなわちＶNWL）を含む様々な電圧を生成するように構成されている。
【０００３】
所定の装置に設けられた各電圧発生回路は、電圧を生成する間に電力を消費する。ＩＣデバイスによって消費される電力を節約するために、電圧発生回路は、選択的に有効および無効にされるモード（待機モードと称される）に置かれることがある。待機モードでは、ＩＣデバイスが必要な電圧を使用している間は、電圧発生回路が有効にされる。例えばＩＣデバイスがメモリデバイスである場合は、このメモリデバイスが（例えば読み出し、書き込み、またはリフレッシュ）アクセスを行うために電圧発生回路の出力を使用する直前において、電圧発生回路が有効にされる。電圧発生回路は、必要な電圧を生成するために有効にされている間には、電力を消費する。メモリデバイスがアクセスされていないときは、電圧が不要であるため電圧発生回路は無効にされ、これによって節電される。メモリデバイスへの各アクセスは、クロックのタイミングに合わせられているため（例えばリフレッシュ動作は、セルフリフレッシュタイマーによって誘発される）、各アクセスが行われる直前に電圧発生回路を選択的に有効または無効にするために、クロック信号が用いられる。従って待機モードは、クロックト待機モード（clocked standby mode; CSM）と称される。
【０００４】
図１は、クロックト待機モードを利用した典型的なメモリデバイス１００を示すブロック図である。メモリデバイス１００は、その１つ以上のメモリアレイ１０４へアクセスするために用いられる制御回路１０２を有している。制御回路１０２は、メモリデバイスを構成および制御するために用いられる複数の内部回路を有している。例えば、制御回路１０２は、メモリデバイス１００の温度を測定するために用いられる温度センサ１０８を有している。メモリデバイス１００の動作特性（例えばセルフリフレッシュ周期）は、測定された温度に基づいて調節される。
【０００５】
メモリデバイス１００は、基準電圧発生器１１０および電圧発生回路１１２を有している。基準電圧発生器１１０は、出力基準電圧ＶREFを生成する。出力基準電圧ＶREFは、電圧発生回路１１２が出力電圧ＶOUT（ｓ）、Ｖ1、Ｖ2、・・・ＶXを生成するために用いられる。出力電圧Ｖ1、Ｖ2、・・・ＶXおよび基準電圧ＶREFは、メモリデバイス１００の制御回路１０２およびメモリアレイ１０４に供給される。上記基準電圧は、制御回路１０２がメモリアレイ１０４へ（例えば読み出し、書き込み、またはリフレッシュ）アクセスするために用いられる。基準電圧発生器１１０および電圧発生回路１１２は、クロックト待機モード制御部１１４によって選択的に有効および無効にされる。場合によっては、クロックト待機モード制御部１１４は、制御回路１０２によって有効または無効にされる。別の場合では、クロックト待機モード制御部１１４は、イネーブル信号（enabling signal）を用いずに恒久的に有効にされるか、あるいは、レーザヒューズまたは電子的にプログラム可能なヒューズ（電子ヒューズ）など、メモリデバイス１００のヒューズを溶断することによって恒久的に有効にされる。
【０００６】
図２は、１つ以上の電圧発生回路１１２および基準電圧発生器１１０を選択的に有効にするために用いられる、典型的なクロックト待機モード制御部１１４を示すブロック図である。クロックト待機モード制御部１１４への入力は、上記クロックト待機モードを有効にするための信号（ＣＳＭ＿ＥＮと称される）である。ＣＳＭ＿ＥＮがＨｉｇｈの論理値であるときは、上記クロックト待機モードが有効にされ、そしてクロックト待機モード制御部１１４によって、クロックト待機モードクロック信号（ＣＳＭ＿ＣＬＫ）が生成される。場合によっては、クロックト待機モード制御部１１４は、クロックト待機モードクロック信号を生成するために、ベースクロック信号（Ｂａｓｅ＿ＣＬＫ）と称される別のクロック信号を用いる。クロックト待機モードクロック信号ＣＳＭ＿ＣＬＫは、電圧発生回路１１２および基準電圧発生器１１０を選択的に有効および無効にするために用いられる。ＣＳＭ＿ＥＮが一定の値（例えばＬｏｗの論理値）である場合は、クロックト待機モードは無効にされる。これは、電圧発生回路１１２および基準電圧発生器１１０が、常に出力電圧および基準電圧を生成していることを意味している。クロックト待機モードが無効にされたときは、ＣＳＭ＿ＣＬＫ信号は、電圧発生回路１１２および基準電圧発生器１１０を常に有効にするために、一定の値（例えばＬｏｗの論理値）に設定される。
【０００７】
場合によっては、基準電圧発生器１１０および電圧発生回路１１２を有効および無効にすることによって、基準電圧発生器１１０の出力基準電圧ＶREF、および電圧発生回路１１２の出力電圧Ｖ1、Ｖ2、・・・ＶXが変動する。例えば、場合によっては、基準電圧発生器１１０を有効および無効にすることによって、出力基準電圧ＶREFに電荷が蓄積する。ＶREFにおける（正または負の）変動によって、電圧発生回路１１２の出力電圧Ｖ1、Ｖ2、・・・ＶXに変化が生じる。別の場合では、たとえＶREFが安定を保っていたとしても、電圧発生回路を有効および無効にすることによって、ＶREFの変化とは関係なく、電圧発生回路１１２の出力電圧Ｖ1、Ｖ2、・・・ＶXに直接変動が生じる。ＶREF、およびメモリデバイス１００の電圧発生回路１１２の出力電圧Ｖ1、Ｖ2、・・・ＶXの変化によって、メモリデバイス１００が機能不全を起こす可能性がある。例えば、メモリデバイス１００のメモリアレイ１０４をリフレッシュするために、１つ以上の電圧ＶREFまたはＶ1、Ｖ2、・・・ＶXが制御回路１０２によって用いられる場合は、電圧の変化によってメモリアレイ１０４が十分にリフレッシュされず、結果としてメモリが失われる。
【０００８】
従って、クロックト待機モードによって影響を受ける電圧を調整するための改良された方法および装置が必要とされている。
【０００９】
〔本発明の概要〕
本発明の実施形態は、一般的には、メモリデバイス上に配置された基準電圧発生器によって生成された出力基準電圧を制御するための方法および装置を示している。一実施形態では、メモリデバイスのクロックト待機モードを可能にするための信号が受信される。この信号によって、メモリデバイスがクロックト待機モードにあることが示された場合は、上記基準電圧発生器の出力基準電圧として、第１の電圧を用いて第１の基準電圧が生成される。上記信号によって、メモリデバイスがクロックト待機モードにないことが示された場合は、上記基準電圧発生器の出力基準電圧として、第２の電圧を用いて第２の基準電圧が生成される。
【００１０】
本発明の別の実施形態では、電圧発生器を含むデバイスのクロックト待機モードを有効にするための制御信号が受信される。この制御信号によって、クロックト待機モードが無効であることを示された場合は、上記電圧発生器によって生成される出力電圧が、上記電圧発生器に供給される入力電圧を用いて生成される。上記制御信号によって、クロックト待機モードが有効であることを示された場合は、上記電圧発生器に供給される入力電圧が変更され、変更された電圧は、上記電圧発生器の出力電圧を生成するために用いられる。
【００１１】
本発明の別の実施形態は、基準電圧を生成するための手段、およびクロックト待機モードを制御するための手段を有したメモリデバイスを示している。基準電圧を生成するための上記手段は、メモリデバイスのクロックト待機モードを有効にするための制御信号を受信するように構成されている。上記制御信号によって、メモリデバイスのクロックト待機モードが有効であることを示された場合は、基準電圧を生成するための上記手段は、上記電圧発生器の出力電圧として、第１の入力電圧を用いて第１の基準電圧を生成する。上記制御信号によって、メモリデバイスのクロックト待機モードが無効であることを示された場合は、基準電圧を生成するための上記手段は、電圧発生器の出力電圧として、第２の入力電圧を用いて第２の基準電圧を生成する。クロックト待機モードを制御するための上記手段は、メモリデバイスのクロックト待機モードが有効であるときに、基準電圧を生成するための上記手段を選択的に有効および無効にするように構成されている。
【００１２】
本発明のさらに別の実施形態は、電源、基準電圧出力線、第１の回路、および少なくとも１つの抵抗を有した回路を示している。上記第１の回路は、上記電源によって供給された供給電圧を用いて、上記基準電圧出力線へ基準電圧を生成するように構成されている。上記少なくとも１つの抵抗は、上記電源と基準電圧出力線との間に挟まれている。また、上記抵抗は、クロックト待機モードを有効および無効にするための信号によって有効および無効にされる。上記少なくとも１つの抵抗を有効および無効にすることによって、上記基準電圧出力線上の基準電圧が上昇または低下する。
【００１３】
〔図面の簡単な説明〕
上述した本発明の特徴が詳しく理解されるように、添付図面に示されている実施形態を参照しながら、前項において概説した本発明をより具体的に説明する。しかし添付図面は、本発明の典型的な実施形態を示すものであって、本発明の範囲を限定するものと考えられることはなく、本発明は同様に効果的な別の実施形態も許容することについて留意されたい。
【００１４】
図１は、クロックト待機モードを利用した典型的なメモリデバイスを示すブロック図である。
【００１５】
図２は、１つ以上の電圧発生回路を選択的に有効にするために用いられる、典型的なクロックト待機モード制御を示すブロック図である。
【００１６】
図３は、典型的な電圧発生回路を示す回路図である。
【００１７】
図４は、電圧発生回路の出力電圧ＶOUTに対するクロックト待機モードの影響を示すタイミング図である。
【００１８】
図５は、本発明の一実施形態に従って、基準電圧の電圧シフトを補償するために、クロックト待機モードを有効および無効にするための信号（ＣＳＭ＿ＥＮ）を用いる、他の基準電圧発生器を示すブロック図である。
【００１９】
図６は、本発明の一実施形態に従った、他の基準電圧発生器を示す回路図である。
【００２０】
図７は、本発明の一実施形態に従って、選択的に有効にされた補償抵抗を基準電圧発生器へ挿入した場合の影響を示すタイミング図である。
【００２１】
図８は、電圧発生回路の出力電圧ＶOUTに対するクロックト待機モードの影響を示すタイミング図である。
【００２２】
図９は、本発明の一実施形態に従って、クロックト待機モード中に上昇する基準電圧ＶREFを生成するために用いられる、他の基準電圧発生回路を示す図である。
【００２３】
図１０は、本発明の一実施形態に従って、クロックト待機モードが有効にされたときにおける、上昇した基準電圧ＶREFの出力電圧ＶOUTに対する影響を示すタイミング図である。
【００２４】
〔好ましい実施形態の詳細な説明〕
本発明の実施形態は、一般的には、メモリデバイス上に配置された基準電圧発生器によって生成された出力基準電圧を制御するための方法および装置を示している。一実施形態では、メモリデバイスのクロックト待機モードを可能にするための信号が受信される。この信号によって、メモリデバイスがクロックト待機モードにあることが示された場合は、上記基準電圧発生器の出力基準電圧として、第１の基準電圧が第１の電圧を用いて生成される。上記信号によって、メモリデバイスがクロックト待機モードにないことが示された場合は、上記基準電圧発生器の出力基準電圧として、第２の基準電圧が第２の電圧を用いて生成される。
【００２５】
本明細書に記載の回路は、内部で生成された電圧および基準電圧を利用した任意数のデバイスに利点をもたらすように使用することができる。以下の説明は、分かりやすくするために、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）デバイスなどの具体的なメモリデバイスに当てはめているが、これは本明細書に記載の回路を使用したデバイスの実施例を限定するものではない。さらに以下の説明は、Ｈｉｇｈの論理信号へとアサートされた、あるいはＬｏｗの論理信号へと引き下げられた特定の制御信号を参照しているが、これらの信号レベルは単なる典型例であって、本明細書に記載の回路は、任意の極性および／または電圧レベルを有する任意数の信号を用いるように構成できることは当業者であれば理解できるであろう。また、一部の信号は、所定の制御回路またはデバイスから生じたものとして記載されているが、記載されているあらゆる制御信号は、任意の回路またはデバイスから生じることについて理解されたい。同様に、本明細書に記載されている全ての信号名は典型例であって、本発明の実施形態は一般的に、任意の名を有する任意の信号、および／または、このような信号の１つ以上から生じた任意の信号を用いて実施することができる。
【００２６】
同様に、記載されているクロックト待機モード制御部、制御回路、電圧発生器、基準電圧発生器、電圧調整器などの特定の回路の形態は、単なる典型例にすぎない。場合によっては、本発明の実施形態の形態をよりよく説明するために、上記のような回路を簡素化した形態が示されている。しかし本発明の実施形態は、このような回路の複雑かつ／または商業的な形態を含む、任意の形態または構成を用いるように適応できることは、当業者であれば理解できるであろう。
【００２７】
〔メモリデバイスに対する電圧の生成〕
次に、本発明の実施形態をよりよく理解するために、基準電圧および電圧発生回路１１２の出力電圧を生成するための典型的な方法および回路について説明する。図３は、典型的な基準電圧発生回路１１０、および典型的な電圧発生回路１１２を示す回路図である。これらの回路は、クロックト待機モード信号（ＣＳＭ＿ＣＬＫ）によって選択的に有効および無効にされる。
【００２８】
基準電圧発生器１１０および電圧発生回路１１２が有効であるとき（例えば、ＣＳＭ＿ＣＬＫ信号がＬｏｗの論理値であるとき）は、スイッチＳ１ ３０２、Ｓ２ ３０８、およびＳ３ ３１８は閉じていて、スイッチＳ４ ３１２は閉じている。これによって電圧発生回路１１２に電流が流れ、そして基準電圧ＶREFから出力電圧ＶOUTが生成される。これについては後述する。
【００２９】
本発明の一実施形態として、基準電圧ＶREFは、２つの抵抗Ｒ１ ３０４およびＲ２ ３０６を有する分圧器によって生成されるようになっていてもよい。上記抵抗Ｒ１ ３０４およびＲ２ ３０６は、スイッチを介して、高電圧（ＶREG）および低電圧（ＶGND）に接続されている。上記分圧器、あるいはその他の抵抗、トランジスタ、またはこれ以外のＩＣ素子のグループは、抵抗ネットワーク３１０とも称される。ＣＳＭ＿ＣＬＫ信号が電圧発生器１１２を有効にすると、スイッチＳ１ ３０２およびＳ２ ３０８が閉じ、そして抵抗Ｒ１ ３０４およびＲ２ ３０６を流れる電流によって基準電圧が生成される。生成された基準電圧は、以下の方程式によって表される：
ＶREF＝（ＶREG−ＶGND）・Ｒ２／（Ｒ１＋Ｒ２）
Ｒ１ ３０４およびＲ２ ３０６の値を変えることによって、所望の基準電圧ＶREFが生成される。
【００３０】
抵抗ネットワーク３１０によって出力された基準電圧は、（電圧調整器とも称される）電圧発生回路１１２へ入力される。電圧調整器は、入力電圧（ＶREF）に対して出力電圧（ＶOUT）を一定の値に保持する電子回路である。電圧発生回路１１２が有効にされると、ＶOUTをＶREFと比較するためにオペアンプ（op-amp）３２２が用いられる。オペアンプ３２２の出力は、電源電圧ＶREGを用いて電圧ＶOUTを制御するＰＭＯＳトランジスタ３１４への入力である。ＰＭＯＳトランジスタ３１４がオンであるとき（オペアンプ３２２によって低い電圧が印加されたとき）は、ＰＭＯＳトランジスタ３１４に電流が流れ、これによってＶOUTが上昇する。ＰＭＯＳトランジスタ３１４がオフであるとき（オペアンプ３２２によって高い電圧が印加されたとき）は、ＰＭＯＳトランジスタ３１４に電流は流れない。これによってＶOUTが、ロード（load）に接続されている場合は低下する。このように、オペアンプ３２２の出力電圧のわずかな上昇または低下に対応して、ＶOUTがわずかに低下または上昇する。
【００３１】
調整回路１１２が有効とされたときに、（例えば、ＶOUTを使用する回路による電力消費が高いために）ＶOUTがＶREFよりわずかに小さい場合は、ＰＭＯＳトランジスタ３１４へ印加される出力電圧がオペアンプ３２２によって低下する。ＰＭＯＳトランジスタ３１４への出力電圧が低下すると、ＰＭＯＳトランジスタ３１４によってＶOUTへ供給される電流がわずかに上昇する。これによってＶOUTが上昇してＶREFの値に近づく。同様に、（例えば、ＶOUTを使用する回路による電力消費が低いために）ＶOUTがＶREFよりわずかに大きい場合であれば、ＰＭＯＳトランジスタ３１４へ印加される出力電圧がオペアンプ３２２によって上昇する。ＰＭＯＳトランジスタ３１４への出力電圧が上昇すると、ＰＭＯＳトランジスタ３１４によってＶOUTへ供給される電流がわずかに低下する。これによってＶOUTが低下してＶREFの値に近づく。このように電圧調整器は、ＶREGからＶOUTへ供給される電源を上昇または低下させることによって、ＶREFに対してＶOUTを一定の値に保持する。ＶREFに対するＶOUTの電圧レベルを判別するために、抵抗Ｒ３ ３１６と、抵抗Ｒ１およびＲ２との比率を用いることができる。
【００３２】
ＣＳＭ＿ＣＬＫがＬｏｗの論理値からＨｉｇｈの論理値へ変化すると、電圧発生器１１２および基準電圧発生器１１０が無効にされる。電圧発生器が無効にされると、スイッチＳ１ ３０２、Ｓ２ ３０８、およびＳ３ ３１８が開き、スイッチＳ４ ３１２が閉じる。スイッチＳ１ ３０２、Ｓ２ ３０８、およびＳ３ ３１８が開いているときは、電圧発生回路１１２および基準電圧発生器１１０が消費する電力は少ない。電圧発生回路１１２が無効とされたときには、ＶOUTは、スイッチＳ３ ３１８およびＳ４ ３１２によって、メモリデバイス１００内の別の電圧から電子的に絶縁される。回路内の別の電圧から絶縁されているときの出力電圧は、フローティング出力電圧と称される。出力電圧線のキャパシタンスは、出力電圧を一定の値（例えば、電圧発生回路１１２が無効にされる直前の出力電圧）に保持する傾向がある。しかし場合によっては、フローティング出力電圧は一定の値にとどまらない。フローティング出力電圧は、例えばメモリデバイス１００内の漏れ電流によって降下する。この「降下」効果については、図８に照らして以下に詳述する。
【００３３】
〔クロックト待機モードに起因するＶREFの変動〕
前述したように、基準電圧発生器１１０を有効および無効にすることによって、基準電圧発生器１１０の出力電圧ＶREFが変動する。基準電圧発生器１１０を有効および無効にすることによって、例えば基準電圧発生器１１０内への電荷の蓄積がもたらされ、そしてクロックト待機モードが有効とされたときには、基準電圧ＶREFにおける電圧シフト（ＤＣシフトとも称される）が生じる。図４は、基準電圧発生器１１０の出力電圧ＶREFに対する、クロックト待機モードを有効および無効にする信号（ＣＳＭ＿ＥＮ）の影響を示すタイミング図である。時間Ｔ１では、信号ＣＳＭ＿ＥＮはＬｏｗの論理値である。これは、クロックト待機モードが無効であることを示している。従って時間Ｔ１では、基準電圧ＶREFにオフセットはない。
【００３４】
後のＴ２では、信号ＣＳＭ＿ＥＮがＨｉｇｈの論理レベルへ引き上げられる。信号ＣＳＭ＿ＥＮがＨｉｇｈの論理レベルへ引き上げられると、クロックト待機モードが有効になり、そしてクロックト待機モードクロック信号（ＣＳＭ＿ＣＬＫ）を用いて、基準電圧発生器１１０が選択的に有効および無効にされる。図示されているように、クロックト待機モードを有効にすることによって、基準電圧発生器の出力電圧ＶREFに電圧シフトΔＶが生じる。後の時間Ｔ３において、信号ＣＳＭ＿ＣＬＫがＬｏｗの論理レベルに引き下げられ、これによってクロックト待機モードが無効になる。基準電圧発生器１１０を無効状態から有効状態へ切り替える際に、（例えば回路内のキャパシタンスおよびインダクタンスを起因として）本質的にレイテンシが生じるため、基準電圧ＶREFのレベルが通常に戻るまでには、いくらかの時間（例えば時間Ｔ４まで）がかかる。従って時間Ｔ４では、基準電圧発生器１１０の出力電圧ＶREFには、電圧シフトΔＶはもはや存在しない。
【００３５】
図４は、クロックト待機モードに起因するＶREFにおける正のオフセットを示している。しかし場合によっては、ＶREFにおける変化ΔＶは負のオフセットであってよい。オフセットΔＶの方向に関わらず、ＶREFにおける変化ΔＶによって、電圧発生回路１１２の出力電圧ＶOUTに変化が生じ、また別の回路に悪影響が及ぼされる。
【００３６】
図１を再び参照されたい。基準電圧ＶREFおよび／または電圧発生回路１１２の出力電圧ＶOUTを使用する制御回路１０２は、これら基準電圧および／または出力電圧が変化した場合は機能不全を起こす。例えば、制御回路１０２内の温度センサ１０８は、チップの温度が所定の範囲内であるか否かを判別するために基準電圧ＶREFを使用する。制御回路１０２は、測定された温度に基づいて、メモリデバイス１００を制御するために用いられる所定の制御信号を設定する。温度センサ１０８は、基準電圧ＶREFの変化に対して感受性が非常に高い。基準電圧ＶREFにおけるシフトΔＶのために、温度センサが正確な温度を測定できない場合は、制御回路１０２による制御信号の設定が不適切となる。これによってメモリデバイス１００が機能不全を起こすか、あるいは必要なデバイス仕様を満たすことができなくなる可能性がある。
【００３７】
本発明の一実施形態として、基準電圧発生器１１０は、クロックト待機モードが有効とされたときにＶREFに生じる電圧シフトΔＶを補償できるように変更されていてもよい。図５は、本発明の一実施形態に従って変更された基準電圧発生器を示すブロック図である。この基準電圧発生器は、基準電圧での電圧シフトを補償するために、クロックト待機モードを有効および無効にするための信号（ＣＳＭ＿ＥＮ）を用いる。
【００３８】
図６は、本発明の一実施形態に従って変更された基準電圧発生器５１０を示す回路図である。図６に示されているように、図１〜図３に示されている基準電圧発生器１１０は、上部抵抗Ｒ４ ６０８および下部抵抗Ｒ５ ６１０を基準電圧発生器５１０へ挿入することによって変更できる。上部抵抗Ｒ４ ６０８は、電圧発生器５１０内の高電源電圧（ＶREG）と、基準電圧ＶREFを生成するために用いられる抵抗ネットワーク３１０との間に挿入することができる。上部抵抗Ｒ４ ６０８を挿入することによって、抵抗ネットワーク３１０への電圧入力がＶREGからＶHIGHへと低下する。同様に、下部抵抗Ｒ６１０は、基準電圧発生器５１０内の低電源電圧（ＶGND）と、電圧ＶREFを生成するために用いられる抵抗ネットワークとの間に挿入することができる。下部抵抗６１０を挿入することによって、抵抗ネットワーク３１０への電圧入力がＶGNDからＶLOWへと上昇する。
【００３９】
本発明の一実施形態として、挿入された各抵抗６０８および６１０は、クロックト待機モードを有効および無効にするために用いられるクロックト待機モード制御信号ＣＳＭ＿ＥＮを用いて選択的に有効および無効にされるようになっていてもよい。基準電圧発生器５１０は、上部および下部抵抗を適切に有効および無効にすることによって、クロックト待機モードに起因する電圧変化ΔＶを補償する。
【００４０】
前述したように、例えばクロックト待機モードが無効とされたときは、クロックト待機モード制御信号ＣＳＭ＿ＥＮはＬｏｗの論理値である。ＣＳＭ＿ＥＮ信号がＬｏｗの論理値であるときは、上部抵抗６０８は無効であり、下部抵抗６１０は有効である。抵抗ネットワーク３１０が（図３に示されている）分圧器を有している場合は、Ｒ４ ６０８は無効であり、Ｒ５ ６１０は有効である。ＶREFの式は次の通りとなる：
ＶREF＝（ＶREG−ＶGND）・（Ｒ２＋Ｒ５）／（Ｒ５＋Ｒ１＋Ｒ２）
上記の式が示すように、抵抗Ｒ５ ６１０が有効とされたときはＶREFが高くなる。従って、Ｒ５ ６１０、Ｒ１ ３０４、およびＲ２ ３０６に対して適切な値を選択することによって、クロックト待機モードが無効とされたときに用いられる所望のレベルまで出力基準電圧ＶREFを上げることができる。
【００４１】
後に、ＣＳＭ＿ＥＮがＨｉｇｈの論理値に引き上げられ、クロックト待機モードが有効とされたときは、上部抵抗６０８が有効になり、下部抵抗６１０が無効になる。これによってＶREFが生成される方法が変わり、クロックト待機モードを有効にすることによって生じたＶREFにおける変化ΔＶが補償される。例えば抵抗ネットワーク３１０が分圧器を有している場合は、Ｒ４ ６０８は有効であり、Ｒ５ ６１０は無効である。ＶREFの式は次の通りとなる：
ＶREF＝（ＶREG−ＶGND）・Ｒ２／（Ｒ４＋Ｒ１＋Ｒ２）
上記の式が示すように、抵抗Ｒ４が有効とされたときはＶREFが低くなる。従って、Ｒ４ ６０８、Ｒ１ ３０４、およびＲ２ ３０６に対して適切な値を選択することによって、クロックト待機モードが有効とされたときに用いられる低さのレベルに出力基準電圧ＶREFを設定することができる。従って、クロックト待機モードが有効とされたときに上部抵抗６０８を有効にし、下部抵抗６１０を無効にすることによって、基準電圧ＶREFが低い電圧にシフトされる。これによって、正の電圧シフトΔＶが補償される。
【００４２】
図７は、選択的に有効にされた補償抵抗６０８および６１０を基準電圧発生器５１０へ挿入した場合の影響を示すタイミング図である。前述同様に、時間Ｔ１では、信号ＣＳＭ＿ＥＮはＬｏｗの論理値である。これは、クロックト待機モードが無効であることを示している。上部抵抗６０８は無効であり、下部抵抗６１０は有効である。一実施形態では、生成された基準電圧ＶREFは、抵抗Ｒ５ ６１０、Ｒ１ ３０４、およびＲ２ ３０６によって判別される。従って時間Ｔ１では、基準電圧ＶREFにオフセットはない（例えばＶREF＝ＶTARGET）。
【００４３】
後のＴ２において、（ＣＳＭ＿ＥＮがＨｉｇｈの論理レベルであるときに）クロックト待機モードが有効にされ、そしてクロックト待機モードクロックＣＳＭ＿ＣＬＫを用いて、基準電圧発生器５１０が選択的に有効および無効にされる。クロックト待機モードが有効とされたときは、上部抵抗６０８が有効にされ、下部抵抗６１０が無効にされる。これによって、ＶREFに補償効果（例えばＶREFをＬｏｗにする効果）がもたらされる。従って、図７の時間Ｔ２に示されているように、ＶREFは、図４（すなわち、クロックト待機モードが無効とされたとき）と比べて、基準電圧発生器５１０が常に有効であるときとほぼ同じレベル（ＶTARGET）を維持する。後の時間Ｔ３において、ＣＳＭ＿ＥＮはＬｏｗの論理レベルへ引き下げられ、これによってクロックト待機モードが無効になる。上部抵抗６０８が無効にされ、下部抵抗６１０が有効にされ、そしてＶREFがほぼ同じレベルを維持する。
【００４４】
抵抗を有効および無効にする際にレイテンシが本質的に生じるため、ＶREFにおいて期間のわずかなスパイク（spike）ｔsが生じる一方、抵抗６０８および６１０は有効または無効にされる。しかしＶREFのスパイクは、程度が小さくかつ期間が限定されているため、メモリセルデバイス１００の機能性に優位な影響を及ぼすことはない。また、スパイクの程度およびＶREFにおける変化がわずかであるため、ＶREFは、例えばＴ４以前において、正確かつ安定した値（ＶTARGET）をより迅速に回復する。
【００４５】
図４〜図７では、クロックト待機モードに起因するＶREFにおけるオフセットΔＶは正である。しかし場合によっては、前述したように、変化ΔＶはＶREFにおいて負であってもよい。ΔＶが負である場合は、基準電圧発生器５１０は、前述した方法と同様の方法によってΔＶを補償するように変更してもよい。例えば、上部抵抗６０８および下部抵抗６１０が有効および無効にされる順番を反対にして、クロックト待機モードが有効とされたときに上部抵抗６０８が無効になり、下部抵抗６１０が有効になるようにしてもよい。クロックト待機モードが有効であり、かつΔＶが負であるときに、下部抵抗６１０を有効にし、そして上部抵抗６０８を有効にすることによって、ＶREFへの悪影響は、上昇補償電圧（upward compensating voltage）を生成することによって最小限にとどめることができる。
【００４６】
より一般的には、各抵抗６０８および６１０は、当業者に知られている任意の方法を用いて選択的に有効にすることができる。例えば、ΔＶが正である一実施形態では、上部抵抗６０８および下部抵抗６１０を選択的に有効および無効にするために、ＣＳＭ＿ＥＮの補数である信号が用いられる。クロックト待機モードが無効であり、基準電圧が安定しているときを示す上記信号は、ＲＥＦ＿ＳＴＡＢＬＥと称される。この信号はまた、クロックト待機モードが無効とされたときはＨｉｇｈの値である。クロックト待機モードが有効であり、かつＲＥＦ＿ＳＴＡＢＬＥがＬｏｗの論理値であるときは、上部抵抗６０８および下部抵抗６１０をそれぞれ有効および無効にし、ＶREFにおける上昇シフト（upward shift）ΔＶを補償するために、上部抵抗６０８内のＰＭＯＳトランジスタ、および下部抵抗６１０内のＮＭＯＳトランジスタが用いられる。抵抗を選択的に有効および無効にするための別の方法は、当業者には容易に明らかとなるであろう。同様に、本発明の実施形態は、トランジスタおよび／またはオペアンプなどの能動素子を有するネットワークを含む、基準電圧ＶREFを生成するために用いられる別の抵抗ネットワーク３１０に有利になるように用いることができる。
【００４７】
いずれの場合においても、メモリデバイス１００がクロックト待機モードにあるか否かに関わらず、ＶREFは安定している。ＶREFが安定しているときは、制御回路１０２などの別の回路、および制御回路１０２内の温度センサ１０８は、クロックト待機モードが有効であるか否かに関わらず、ＶREFの値に依存する。
【００４８】
〔クロックト待機モードに起因するＶOUTの変動〕
前述したように、クロックト待機モードにある回路を有効および無効にすることによって、電圧発生回路１１２の出力電圧ＶOUTが、クロックト待機モードに起因して変動する。図８は、電圧発生回路１１２の出力電圧ＶOUTに対するクロックト待機モードの影響を示すタイミング図である。時間Ｔ１では、ＣＳＭ＿ＥＮ信号はＬｏｗの論理値である。これは、クロックト待機モードが無効とされたことを示している。従って、クロックト待機モード制御１１４によって生成された信号ＣＳＭ＿ＣＬＫがＬｏｗの論理レベルに設定される。これによって基準電圧発生器１１０および電圧発生回路１１２が有効にされ、そしてＶREFおよびＶOUTが一定のレベルに維持される。
【００４９】
後のＴ２において、ＣＳＭ＿ＥＮ信号はＨｉｇｈの論理レベルに引き上げられて、これによりクロックト待機モードが有効になる。ＣＳＭ＿ＥＮ信号が引き上げられると、クロックト待機モード制御１１４がＣＳＭ＿ＣＬＫ信号を生成する。このＣＳＭ＿ＣＬＫ信号は、基準電圧発生器１１０および電圧発生回路１１２を選択的に有効および無効にする。従って、ＣＳＭ＿ＥＮ信号が引き上げられると、クロックト待機モード制御１１４がＣＳＭ＿ＣＬＫ信号をＨｉｇｈの論理値へアサートし、これによって電圧発生回路１１２が無効になるため、図３に関連して説明したようにＶOUTがフローティングとなる。
【００５０】
メモリデバイス１００がクロックト待機モードに置かれると、メモリデバイス１００への各アクセスが行われる直前か、あるいはメモリデバイス１００がＶREFおよび／またはＶOUTを用いるときにおいて、基準電圧発生器１１０および電圧発生回路１１２が選択的に有効にされる。従って後のＴ３では、ＣＳＭ＿ＣＬＫ信号がＬｏｗの論理レベルへ引き下げられる。これによって電圧発生回路１１２が再び有効にされ、そして基準電圧発生器１１０および電圧発生回路１１２によって、それぞれＶREFおよびＶOUTが能動的に生成される。この結果、メモリデバイス１００の負荷へのＶOUTの出力によって、ＶOUTが臨界値を下回ることはない。
【００５１】
基準電圧発生器１１０および電圧発生回路１１２が有効にされるたびに、ＣＳＭ＿ＣＬＫ信号が、パルス幅時間ＴPWと称される設定時間においてＬｏｗとされる。時間ＴPWが経過した後において（時間Ｔ４）、ＣＳＭ＿ＣＬＫ信号が再びアサートされる。これによって基準電圧発生器１１０および電圧発生回路１１２が再び無効にされる。ＣＳＭ＿ＣＬＫをアサートおよび引き下げるプロセスは、ＣＳＭ＿ＥＮ信号がアサートされている間は継続される。従って、ＣＳＭ＿ＣＬＫの周期およびＣＳＭ＿ＣＬＫのパルス幅ＴPWは、基準電圧発生器１１０および電圧発生回路１１２がいつ、どれほどの時間無効にされるのかを決定する。
【００５２】
電圧発生回路１１２が無効とされてＶOUTがフローティングとなっている間は、ＶOUTは、電圧生成回路１１２が無効にされたことによる初期のフローティングの値そのものを維持するとは限らない。電圧発生回路１１２が無効にされるたびに、漏れ電流などの副次的効果によってＶOUTが緩やかに劣化していく。このＶOUTの劣化は、たとえ、図３に関連して説明したスイッチＳ１ ３０２、Ｓ２ ３０８、Ｓ３ ３１８、およびＳ４ ３１２を用いてＶOUTが電気的に絶縁されていたとしても生じる。このＶOUTの劣化は、図８においてＶDROOPとして示されている。上記劣化は、基準電圧発生器１１０および電圧発生回路１１２が無効にされるたびに始まり、そしてＢａｓｅ＿ＣＬＫ信号の低下によりＶOUTが引き上げられることによって基準電圧発生器１１０および電圧発生回路１１２が有効にされるまで続く。場合によっては、ＶDROOPは、プロセス、電圧、および温度（ＰＶＴ）の変化によって異なる。電圧発生回路１１２が有効にされるたびに、電圧発生回路１１２がＶOUTをＶREFレベルまで引き戻すことによってＶOUTを補正するのに、ある有限の時間がかかる。ＶDROOPの程度が大きいほど、電圧発生回路１１２がＶOUTを修復する時間が長くなる。
【００５３】
ＶOUTは、メモリデバイス１００内の別の回路によって用いられるため、ＶOUT_MINと称される限界値を下回らないことが重要である。ＶOUTがＶOUT_MINを下回った場合は、ＶOUTが十分に早く修復されず、またＶOUTを用いるメモリデバイス１００内の別の回路が正常に機能しなくなる。例えば、ＣＳＭ＿ＣＬＫの各周期中に基準電圧発生器１１０および電圧発生回路１１２が有効にされる時間ＴPWは、メモリデバイス１００が正常に機能するために必要であるＶOUTの標的レベル（ＶOUT_TARGETと称される）までＶOUTを引き戻すには不十分である。従ってその後の周期Ｔ５〜Ｔ６では、ＶOUTは、ＶOUTの平均レベルが、メモリデバイス１００が正常に機能するために必要な最低電圧ＶOUT_MINを超える値に維持されなくなる時間Ｔ７まで、ＶOUT_TARGETをさらに下回る。また場合によっては、降下ＶDROOPが大きくなりすぎてＶOUTが完全に崩壊する。所望するＶOUTの値と、電圧降下ＶDROOPの増加による実際のＶOUTの値との差は、図８のタイミング図において、（ＶOUTを示す）破線と、（ＶOUT_TARGET付近に維持されたＶOUTの所望の値を示す）実線との差によって図示されている。
【００５４】
本発明の一実施形態として、ＶOUTを生成するために用いられる基準電圧ＶREFは、クロックト待機モードによって生じるＶOUTの降下ＶDROOPの増大を補償するように変更されていてもよい。例えば、ＶREFは、クロックト待機モードが有効とされたとき（例えば、ＣＳＭ＿ＥＮがＨｉｇｈの論理レベルであるとき）に高くなるように変更されていてもよい。クロックト待機モードが有効になってＶREFが上昇すると、ＶOUTを生成するためにＶREFを用いる電圧発生器１１２（図１に示されている）は、上昇したＶREFの値に対応してＶOUTをよりＨｉｇｈのレベルへ引き上げようとする。電圧発生器１１２がＶOUTをよりＨｉｇｈのレベルへ引き上げようとすると、ＶOUTが上昇するレートがこれに対応して上昇し、ＶOUTの回復（recovery）が早くなる。従ってＶREFが上昇すると、ＶOUTがより高い電圧レベルに維持される。これによってＶOUTが、基準電圧発生器１１０および電圧発生回路１１２が有効にされる周期ＴPW中に、電圧降下ＶDROOPから完全に回復する。
【００５５】
図９は、本発明の一実施形態に従って、クロックト待機モード中に上昇する基準電圧ＶREFを生成するために用いられる、他の基準電圧発生回路９１０を示す図である。図９に示されている基準電圧発生器９１０は、図３に示されている基準電圧発生回路１１０の改良版である。図３に示されている基準電圧発生回路１１０は、抵抗Ｒ２ ３０６と、ＶREF信号のための基準電圧出力線との間に抵抗Ｒ６ ９１２を挿入することによって改良されている。抵抗Ｒ６ ９１２は、スイッチＳ５ ９１４を用いて選択的に有効および無効にされる（短絡される）。
【００５６】
本発明の一実施形態として、スイッチＳ５は、クロックト待機モードを有効および無効にするための信号ＣＳＭ＿ＥＮによって制御されるようになっていてもよい。メモリデバイス１００のクロックト待機モードが無効にされると、ＣＳＭ＿ＥＮはＬｏｗの論理レベルになり、そしてスイッチＳ５ ９１４は閉じられる。スイッチＳ５ ９１４が閉じられると、抵抗Ｒ６ ９１２の代わりにスイッチ９１４に分圧器内の電流が流れ、これによって抵抗Ｒ６ ９１２が短絡、すなわち無効になる。抵抗Ｒ６ ９１２が無効になると、基準電圧発生器９１０は、抵抗Ｒ１ ３０４およびＲ２ ３０６のみを用いて、基準電圧ＶREFを生成する。この基準電圧ＶREFは、図３に関連して記した方程式と同じ方程式によって表される：
ＶREF＝（ＶREG−ＶGND）・Ｒ２／（Ｒ１＋Ｒ２）
従って、クロックト待機モードが無効にされると、基準電圧ＶREFは、抵抗Ｒ１ ３０４およびＲ２ ３０６に対して選択された値に従った標準（初期）値となる。
【００５７】
クロックト待機モードが有効にされ、ＣＳＭ＿ＥＮがＨｉｇｈの論理レベルに引き上げられると、スイッチＳ５が開かれる。これによって、スイッチＳ５の代わりに抵抗Ｒ６ ９１２に電流が流れて、抵抗Ｒ６が有効となる。抵抗Ｒ６ ９１２が有効にされると、基準電圧発生器９１０は、抵抗Ｒ１ ３０４、Ｒ２ ３０６、およびＲ６ ９１２を用いて基準電圧ＶREFを生成する。基準電圧発生器が抵抗Ｒ１ ３０４、Ｒ２ ３０６、およびＲ６ ９１２を用いて生成した基準電圧ＶREFは、以下の方程式によって表される：
ＶREF＝（ＶREG−ＶGND）・（Ｒ２＋Ｒ６）／（Ｒ１＋Ｒ２＋Ｒ６）
Ｒ６ ９１２に対して適切な値を選択することによって、ＶREFは、クロックト待機モードが有効にされたときに、所望する分だけ高くなる。
【００５８】
図１０は、本発明の一実施形態に従って、クロックト待機モードが有効にされたときにおける、上昇した基準電圧ＶREFの出力電圧ＶOUTに対する影響を示すタイミング図である。時間Ｔ１では、ＣＳＭ＿ＥＮ信号はＬｏｗの論理値であり、これはクロックト待機モードが無効であることを示している。従って、クロックト待機モード制御部１１４によって生成された信号ＣＳＭ＿ＣＬＫもまたＬｏｗの論理レベルに設定される。これによって、基準電圧発生器９１０および電圧発生回路１１２が有効にされ、そしてＶREFおよびＶOUTが一定の値に維持される。スイッチＳ ９１４は閉じているため、抵抗Ｒ６ ９１２は、ＶREFを生成するために用いられる分圧器に対して影響を及ぼすことはない。従って、ＶREFは標準的な動作値に維持される。
【００５９】
後のＴ２では、ＣＳＭ＿ＥＮ信号がＨｉｇｈの論理レベルに引き上げられ、クロックト待機モードが有効にされる。ＣＳＭ＿ＥＮ信号がＨｉｇｈの論理レベルに引き上げられて、クロックト待機モードが有効にされると、クロックト待機モード制御部１１４は、クロックト待機モードクロック信号ＣＳＭ＿ＣＬＫを生成する。ＣＳＭ＿ＣＬＫは、基準電圧発生器９１０および電圧発生回路１１２を選択的に有効および無効にする。ＣＳＭ＿ＥＮによって制御されるスイッチＳ５ ９１４は、ＣＳＭ＿ＥＮがＨｉｇｈの論理値であるときに開かれる。これによって、分圧器内の電流が、スイッチＳ５ ９１４の代わりに抵抗Ｒ６ ９１２に流れる。従って基準電圧発生器９１０内の分圧器は、（基準電圧発生器９１０が有効にされたときに、）抵抗Ｒ６ ９１２を用いて、基準電圧ＶREFに対して上昇した値（ＶREF_BOOSTEDと称される）を生成する。
【００６０】
時間Ｔ３〜Ｔ４では、ＣＳＭ＿ＣＬＫ信号が引き下げられる。ＣＳＭ＿ＣＬＫ信号が引き下げられると、基準電圧発生器９１０および電圧発生回路１１２が有効にされる。クロックト待機モードが有効にされる（例えばＣＳＭ＿ＥＮがＨｉｇｈの論理値であり、かつスイッチＳ５ ９１４が開いている）と、ＶREFが上昇する。このため、変更された出力電圧ＶOUT_NEW（暗線で示されている）は、標的電圧ＶOUT_TARGETまで完全に引き上げられ、従って未変更の電圧ＶOUT_OLD（破線で示されている）よりも高い電圧に維持される。従って、電圧発生器９１０および１１２が無効にされる各周期中（Ｔ３〜Ｔ４、Ｔ５〜Ｔ６、およびＴ７の初め）では、ＶOUT_NEWは、メモリデバイス１００が正常に機能するために必要な最低閾値ＶOUT_MINを上回る値を維持する。言い換えると、フローティングとなった出力電圧ＶOUTが、漏れ電流のためにわずかに降下し続けている間に、ＶOUTを生成するために用いられる上昇したＶREFの値が選択される。これによって、ＶOUTは、周期ＴPW中に基準電圧発生器１１０および電圧発生回路１１２が有効にされるたびに、電圧降下ＶDROOPから完全に回復する。従って、ＶOUT_NEWはＶOUT_TARGET付近に維持されて、限界値ＶOUT_MINを下回らないようにされる。このようにして、ＶOUTを用いた回路は正常に機能する。
【００６１】
本明細書に記載の実施形態は、クロックト待機モードによって影響を受ける１つ以上の電圧に関連して説明されている。しかし本発明の実施形態は、基準電圧発生器の基準電圧または出力電圧が、集積回路のいずれの動作特性によっても影響を受ける状況において実施可能であることも想定される。
【００６２】
また、以上の説明は、本発明の実施形態に向けられたものであるが、本発明の基本的な範囲から逸脱することなく、本発明の別のさらなる実施形態を考案することができる。本発明の範囲は、特許請求の範囲によって規定される。
【図面の簡単な説明】
【００６３】
【図１】クロックト待機モードを利用した典型的なメモリデバイスを示すブロック図である。
【図２】１つ以上の電圧発生回路を選択的に有効にするために用いられる、典型的なクロックト待機モード制御を示すブロック図である。
【図３】典型的な電圧発生回路を示す回路図である。
【図４】電圧発生回路の出力電圧ＶOUTに対するクロックト待機モードの影響を示すタイミング図である。
【図５】本発明の一実施形態に従って、基準電圧の電圧シフトを補償するために、クロックト待機モードを有効および無効にするための信号（ＣＳＭ＿ＥＮ）を用いる、他の基準電圧発生器を示すブロック図である。
【図６】本発明の一実施形態に従った、他の基準電圧発生器を示す回路図である。
【図７】本発明の一実施形態に従って、選択的に有効にされた補償抵抗を基準電圧発生器へ挿入した場合の影響を示すタイミング図である。
【図８】電圧発生回路の出力電圧ＶOUTに対するクロックト待機モードの影響を示すタイミング図である。
【図９】本発明の一実施形態に従って、クロックト待機モード中に上昇する基準電圧ＶREFを生成するために用いられる、他の基準電圧発生回路を示す図である。
【図１０】本発明の一実施形態に従って、クロックト待機モードが有効にされたときにおける、上昇した基準電圧ＶREFの出力電圧ＶOUTに対する影響を示すタイミング図である。
【発明の詳細な説明】
【０００１】
〔発明の背景〕
〔発明の分野〕
本発明の実施形態は、一般的には、デジタル回路におけるクロックト待機モードの改良された形態に関する。
【０００２】
〔従来技術の説明〕
集積回路（integrated circuit; IC）デバイスは、変動する外部電圧供給に対する感度を低減するために、内部で生成された様々な電圧を用いて動作することが多い。内部で生成された各電圧は、ＩＣによって必要とされる種々の機能を実行するためにも用いられる。必要な各内部電圧を生成するために、電圧発生回路と称される回路が用いられることがある。ダイナミックランダムアクセスメモリ（dynamic random access memory; DRAM）などの典型的なメモリデバイスは、上記のような電圧発生回路を多数有していることがある。これらの電圧発生回路は、グランド基準に対して正の電圧（例えばブーストされたワード線電圧、すなわちＶPP）、およびグランド基準に対して負の電圧（例えばバックバイアス電圧、すなわちＶBB、または負のワード線電圧、すなわちＶNWL）を含む様々な電圧を生成するように構成されている。
【０００３】
所定の装置に設けられた各電圧発生回路は、電圧を生成する間に電力を消費する。ＩＣデバイスによって消費される電力を節約するために、電圧発生回路は、選択的に有効および無効にされるモード（待機モードと称される）に置かれることがある。待機モードでは、ＩＣデバイスが必要な電圧を使用している間は、電圧発生回路が有効にされる。例えばＩＣデバイスがメモリデバイスである場合は、このメモリデバイスが（例えば読み出し、書き込み、またはリフレッシュ）アクセスを行うために電圧発生回路の出力を使用する直前において、電圧発生回路が有効にされる。電圧発生回路は、必要な電圧を生成するために有効にされている間には、電力を消費する。メモリデバイスがアクセスされていないときは、電圧が不要であるため電圧発生回路は無効にされ、これによって節電される。メモリデバイスへの各アクセスは、クロックのタイミングに合わせられているため（例えばリフレッシュ動作は、セルフリフレッシュタイマーによって誘発される）、各アクセスが行われる直前に電圧発生回路を選択的に有効または無効にするために、クロック信号が用いられる。従って待機モードは、クロックト待機モード（clocked standby mode; CSM）と称される。
【０００４】
図１は、クロックト待機モードを利用した典型的なメモリデバイス１００を示すブロック図である。メモリデバイス１００は、その１つ以上のメモリアレイ１０４へアクセスするために用いられる制御回路１０２を有している。制御回路１０２は、メモリデバイスを構成および制御するために用いられる複数の内部回路を有している。例えば、制御回路１０２は、メモリデバイス１００の温度を測定するために用いられる温度センサ１０８を有している。メモリデバイス１００の動作特性（例えばセルフリフレッシュ周期）は、測定された温度に基づいて調節される。
【０００５】
メモリデバイス１００は、基準電圧発生器１１０および電圧発生回路１１２を有している。基準電圧発生器１１０は、出力基準電圧ＶREFを生成する。出力基準電圧ＶREFは、電圧発生回路１１２が出力電圧ＶOUT（ｓ）、Ｖ1、Ｖ2、・・・ＶXを生成するために用いられる。出力電圧Ｖ1、Ｖ2、・・・ＶXおよび基準電圧ＶREFは、メモリデバイス１００の制御回路１０２およびメモリアレイ１０４に供給される。上記基準電圧は、制御回路１０２がメモリアレイ１０４へ（例えば読み出し、書き込み、またはリフレッシュ）アクセスするために用いられる。基準電圧発生器１１０および電圧発生回路１１２は、クロックト待機モード制御部１１４によって選択的に有効および無効にされる。場合によっては、クロックト待機モード制御部１１４は、制御回路１０２によって有効または無効にされる。別の場合では、クロックト待機モード制御部１１４は、イネーブル信号（enabling signal）を用いずに恒久的に有効にされるか、あるいは、レーザヒューズまたは電子的にプログラム可能なヒューズ（電子ヒューズ）など、メモリデバイス１００のヒューズを溶断することによって恒久的に有効にされる。
【０００６】
図２は、１つ以上の電圧発生回路１１２および基準電圧発生器１１０を選択的に有効にするために用いられる、典型的なクロックト待機モード制御部１１４を示すブロック図である。クロックト待機モード制御部１１４への入力は、上記クロックト待機モードを有効にするための信号（ＣＳＭ＿ＥＮと称される）である。ＣＳＭ＿ＥＮがＨｉｇｈの論理値であるときは、上記クロックト待機モードが有効にされ、そしてクロックト待機モード制御部１１４によって、クロックト待機モードクロック信号（ＣＳＭ＿ＣＬＫ）が生成される。場合によっては、クロックト待機モード制御部１１４は、クロックト待機モードクロック信号を生成するために、ベースクロック信号（Ｂａｓｅ＿ＣＬＫ）と称される別のクロック信号を用いる。クロックト待機モードクロック信号ＣＳＭ＿ＣＬＫは、電圧発生回路１１２および基準電圧発生器１１０を選択的に有効および無効にするために用いられる。ＣＳＭ＿ＥＮが一定の値（例えばＬｏｗの論理値）である場合は、クロックト待機モードは無効にされる。これは、電圧発生回路１１２および基準電圧発生器１１０が、常に出力電圧および基準電圧を生成していることを意味している。クロックト待機モードが無効にされたときは、ＣＳＭ＿ＣＬＫ信号は、電圧発生回路１１２および基準電圧発生器１１０を常に有効にするために、一定の値（例えばＬｏｗの論理値）に設定される。
【０００７】
場合によっては、基準電圧発生器１１０および電圧発生回路１１２を有効および無効にすることによって、基準電圧発生器１１０の出力基準電圧ＶREF、および電圧発生回路１１２の出力電圧Ｖ1、Ｖ2、・・・ＶXが変動する。例えば、場合によっては、基準電圧発生器１１０を有効および無効にすることによって、出力基準電圧ＶREFに電荷が蓄積する。ＶREFにおける（正または負の）変動によって、電圧発生回路１１２の出力電圧Ｖ1、Ｖ2、・・・ＶXに変化が生じる。別の場合では、たとえＶREFが安定を保っていたとしても、電圧発生回路を有効および無効にすることによって、ＶREFの変化とは関係なく、電圧発生回路１１２の出力電圧Ｖ1、Ｖ2、・・・ＶXに直接変動が生じる。ＶREF、およびメモリデバイス１００の電圧発生回路１１２の出力電圧Ｖ1、Ｖ2、・・・ＶXの変化によって、メモリデバイス１００が機能不全を起こす可能性がある。例えば、メモリデバイス１００のメモリアレイ１０４をリフレッシュするために、１つ以上の電圧ＶREFまたはＶ1、Ｖ2、・・・ＶXが制御回路１０２によって用いられる場合は、電圧の変化によってメモリアレイ１０４が十分にリフレッシュされず、結果としてメモリが失われる。
【０００８】
従って、クロックト待機モードによって影響を受ける電圧を調整するための改良された方法および装置が必要とされている。
【０００９】
〔本発明の概要〕
本発明の実施形態は、一般的には、メモリデバイス上に配置された基準電圧発生器によって生成された出力基準電圧を制御するための方法および装置を示している。一実施形態では、メモリデバイスのクロックト待機モードを可能にするための信号が受信される。この信号によって、メモリデバイスがクロックト待機モードにあることが示された場合は、上記基準電圧発生器の出力基準電圧として、第１の電圧を用いて第１の基準電圧が生成される。上記信号によって、メモリデバイスがクロックト待機モードにないことが示された場合は、上記基準電圧発生器の出力基準電圧として、第２の電圧を用いて第２の基準電圧が生成される。
【００１０】
本発明の別の実施形態では、電圧発生器を含むデバイスのクロックト待機モードを有効にするための制御信号が受信される。この制御信号によって、クロックト待機モードが無効であることを示された場合は、上記電圧発生器によって生成される出力電圧が、上記電圧発生器に供給される入力電圧を用いて生成される。上記制御信号によって、クロックト待機モードが有効であることを示された場合は、上記電圧発生器に供給される入力電圧が変更され、変更された電圧は、上記電圧発生器の出力電圧を生成するために用いられる。
【００１１】
本発明の別の実施形態は、基準電圧を生成するための手段、およびクロックト待機モードを制御するための手段を有したメモリデバイスを示している。基準電圧を生成するための上記手段は、メモリデバイスのクロックト待機モードを有効にするための制御信号を受信するように構成されている。上記制御信号によって、メモリデバイスのクロックト待機モードが有効であることを示された場合は、基準電圧を生成するための上記手段は、上記電圧発生器の出力電圧として、第１の入力電圧を用いて第１の基準電圧を生成する。上記制御信号によって、メモリデバイスのクロックト待機モードが無効であることを示された場合は、基準電圧を生成するための上記手段は、電圧発生器の出力電圧として、第２の入力電圧を用いて第２の基準電圧を生成する。クロックト待機モードを制御するための上記手段は、メモリデバイスのクロックト待機モードが有効であるときに、基準電圧を生成するための上記手段を選択的に有効および無効にするように構成されている。
【００１２】
本発明のさらに別の実施形態は、電源、基準電圧出力線、第１の回路、および少なくとも１つの抵抗を有した回路を示している。上記第１の回路は、上記電源によって供給された供給電圧を用いて、上記基準電圧出力線へ基準電圧を生成するように構成されている。上記少なくとも１つの抵抗は、上記電源と基準電圧出力線との間に挟まれている。また、上記抵抗は、クロックト待機モードを有効および無効にするための信号によって有効および無効にされる。上記少なくとも１つの抵抗を有効および無効にすることによって、上記基準電圧出力線上の基準電圧が上昇または低下する。
【００１３】
〔図面の簡単な説明〕
上述した本発明の特徴が詳しく理解されるように、添付図面に示されている実施形態を参照しながら、前項において概説した本発明をより具体的に説明する。しかし添付図面は、本発明の典型的な実施形態を示すものであって、本発明の範囲を限定するものと考えられることはなく、本発明は同様に効果的な別の実施形態も許容することについて留意されたい。
【００１４】
図１は、クロックト待機モードを利用した典型的なメモリデバイスを示すブロック図である。
【００１５】
図２は、１つ以上の電圧発生回路を選択的に有効にするために用いられる、典型的なクロックト待機モード制御を示すブロック図である。
【００１６】
図３は、典型的な電圧発生回路を示す回路図である。
【００１７】
図４は、電圧発生回路の出力電圧ＶOUTに対するクロックト待機モードの影響を示すタイミング図である。
【００１８】
図５は、本発明の一実施形態に従って、基準電圧の電圧シフトを補償するために、クロックト待機モードを有効および無効にするための信号（ＣＳＭ＿ＥＮ）を用いる、他の基準電圧発生器を示すブロック図である。
【００１９】
図６は、本発明の一実施形態に従った、他の基準電圧発生器を示す回路図である。
【００２０】
図７は、本発明の一実施形態に従って、選択的に有効にされた補償抵抗を基準電圧発生器へ挿入した場合の影響を示すタイミング図である。
【００２１】
図８は、電圧発生回路の出力電圧ＶOUTに対するクロックト待機モードの影響を示すタイミング図である。
【００２２】
図９は、本発明の一実施形態に従って、クロックト待機モード中に上昇する基準電圧ＶREFを生成するために用いられる、他の基準電圧発生回路を示す図である。
【００２３】
図１０は、本発明の一実施形態に従って、クロックト待機モードが有効にされたときにおける、上昇した基準電圧ＶREFの出力電圧ＶOUTに対する影響を示すタイミング図である。
【００２４】
〔好ましい実施形態の詳細な説明〕
本発明の実施形態は、一般的には、メモリデバイス上に配置された基準電圧発生器によって生成された出力基準電圧を制御するための方法および装置を示している。一実施形態では、メモリデバイスのクロックト待機モードを可能にするための信号が受信される。この信号によって、メモリデバイスがクロックト待機モードにあることが示された場合は、上記基準電圧発生器の出力基準電圧として、第１の基準電圧が第１の電圧を用いて生成される。上記信号によって、メモリデバイスがクロックト待機モードにないことが示された場合は、上記基準電圧発生器の出力基準電圧として、第２の基準電圧が第２の電圧を用いて生成される。
【００２５】
本明細書に記載の回路は、内部で生成された電圧および基準電圧を利用した任意数のデバイスに利点をもたらすように使用することができる。以下の説明は、分かりやすくするために、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）デバイスなどの具体的なメモリデバイスに当てはめているが、これは本明細書に記載の回路を使用したデバイスの実施例を限定するものではない。さらに以下の説明は、Ｈｉｇｈの論理信号へとアサートされた、あるいはＬｏｗの論理信号へと引き下げられた特定の制御信号を参照しているが、これらの信号レベルは単なる典型例であって、本明細書に記載の回路は、任意の極性および／または電圧レベルを有する任意数の信号を用いるように構成できることは当業者であれば理解できるであろう。また、一部の信号は、所定の制御回路またはデバイスから生じたものとして記載されているが、記載されているあらゆる制御信号は、任意の回路またはデバイスから生じることについて理解されたい。同様に、本明細書に記載されている全ての信号名は典型例であって、本発明の実施形態は一般的に、任意の名を有する任意の信号、および／または、このような信号の１つ以上から生じた任意の信号を用いて実施することができる。
【００２６】
同様に、記載されているクロックト待機モード制御部、制御回路、電圧発生器、基準電圧発生器、電圧調整器などの特定の回路の形態は、単なる典型例にすぎない。場合によっては、本発明の実施形態の形態をよりよく説明するために、上記のような回路を簡素化した形態が示されている。しかし本発明の実施形態は、このような回路の複雑かつ／または商業的な形態を含む、任意の形態または構成を用いるように適応できることは、当業者であれば理解できるであろう。
【００２７】
〔メモリデバイスに対する電圧の生成〕
次に、本発明の実施形態をよりよく理解するために、基準電圧および電圧発生回路１１２の出力電圧を生成するための典型的な方法および回路について説明する。図３は、典型的な基準電圧発生回路１１０、および典型的な電圧発生回路１１２を示す回路図である。これらの回路は、クロックト待機モード信号（ＣＳＭ＿ＣＬＫ）によって選択的に有効および無効にされる。
【００２８】
基準電圧発生器１１０および電圧発生回路１１２が有効であるとき（例えば、ＣＳＭ＿ＣＬＫ信号がＬｏｗの論理値であるとき）は、スイッチＳ１ ３０２、Ｓ２ ３０８、およびＳ３ ３１８は閉じていて、スイッチＳ４ ３１２は閉じている。これによって電圧発生回路１１２に電流が流れ、そして基準電圧ＶREFから出力電圧ＶOUTが生成される。これについては後述する。
【００２９】
本発明の一実施形態として、基準電圧ＶREFは、２つの抵抗Ｒ１ ３０４およびＲ２ ３０６を有する分圧器によって生成されるようになっていてもよい。上記抵抗Ｒ１ ３０４およびＲ２ ３０６は、スイッチを介して、高電圧（ＶREG）および低電圧（ＶGND）に接続されている。上記分圧器、あるいはその他の抵抗、トランジスタ、またはこれ以外のＩＣ素子のグループは、抵抗ネットワーク３１０とも称される。ＣＳＭ＿ＣＬＫ信号が電圧発生器１１２を有効にすると、スイッチＳ１ ３０２およびＳ２ ３０８が閉じ、そして抵抗Ｒ１ ３０４およびＲ２ ３０６を流れる電流によって基準電圧が生成される。生成された基準電圧は、以下の方程式によって表される：
ＶREF＝（ＶREG−ＶGND）・Ｒ２／（Ｒ１＋Ｒ２）
Ｒ１ ３０４およびＲ２ ３０６の値を変えることによって、所望の基準電圧ＶREFが生成される。
【００３０】
抵抗ネットワーク３１０によって出力された基準電圧は、（電圧調整器とも称される）電圧発生回路１１２へ入力される。電圧調整器は、入力電圧（ＶREF）に対して出力電圧（ＶOUT）を一定の値に保持する電子回路である。電圧発生回路１１２が有効にされると、ＶOUTをＶREFと比較するためにオペアンプ（op-amp）３２２が用いられる。オペアンプ３２２の出力は、電源電圧ＶREGを用いて電圧ＶOUTを制御するＰＭＯＳトランジスタ３１４への入力である。ＰＭＯＳトランジスタ３１４がオンであるとき（オペアンプ３２２によって低い電圧が印加されたとき）は、ＰＭＯＳトランジスタ３１４に電流が流れ、これによってＶOUTが上昇する。ＰＭＯＳトランジスタ３１４がオフであるとき（オペアンプ３２２によって高い電圧が印加されたとき）は、ＰＭＯＳトランジスタ３１４に電流は流れない。これによってＶOUTが、ロード（load）に接続されている場合は低下する。このように、オペアンプ３２２の出力電圧のわずかな上昇または低下に対応して、ＶOUTがわずかに低下または上昇する。
【００３１】
調整回路１１２が有効とされたときに、（例えば、ＶOUTを使用する回路による電力消費が高いために）ＶOUTがＶREFよりわずかに小さい場合は、ＰＭＯＳトランジスタ３１４へ印加される出力電圧がオペアンプ３２２によって低下する。ＰＭＯＳトランジスタ３１４への出力電圧が低下すると、ＰＭＯＳトランジスタ３１４によってＶOUTへ供給される電流がわずかに上昇する。これによってＶOUTが上昇してＶREFの値に近づく。同様に、（例えば、ＶOUTを使用する回路による電力消費が低いために）ＶOUTがＶREFよりわずかに大きい場合であれば、ＰＭＯＳトランジスタ３１４へ印加される出力電圧がオペアンプ３２２によって上昇する。ＰＭＯＳトランジスタ３１４への出力電圧が上昇すると、ＰＭＯＳトランジスタ３１４によってＶOUTへ供給される電流がわずかに低下する。これによってＶOUTが低下してＶREFの値に近づく。このように電圧調整器は、ＶREGからＶOUTへ供給される電源を上昇または低下させることによって、ＶREFに対してＶOUTを一定の値に保持する。ＶREFに対するＶOUTの電圧レベルを判別するために、抵抗Ｒ３ ３１６と、抵抗Ｒ１およびＲ２との比率を用いることができる。
【００３２】
ＣＳＭ＿ＣＬＫがＬｏｗの論理値からＨｉｇｈの論理値へ変化すると、電圧発生器１１２および基準電圧発生器１１０が無効にされる。電圧発生器が無効にされると、スイッチＳ１ ３０２、Ｓ２ ３０８、およびＳ３ ３１８が開き、スイッチＳ４ ３１２が閉じる。スイッチＳ１ ３０２、Ｓ２ ３０８、およびＳ３ ３１８が開いているときは、電圧発生回路１１２および基準電圧発生器１１０が消費する電力は少ない。電圧発生回路１１２が無効とされたときには、ＶOUTは、スイッチＳ３ ３１８およびＳ４ ３１２によって、メモリデバイス１００内の別の電圧から電子的に絶縁される。回路内の別の電圧から絶縁されているときの出力電圧は、フローティング出力電圧と称される。出力電圧線のキャパシタンスは、出力電圧を一定の値（例えば、電圧発生回路１１２が無効にされる直前の出力電圧）に保持する傾向がある。しかし場合によっては、フローティング出力電圧は一定の値にとどまらない。フローティング出力電圧は、例えばメモリデバイス１００内の漏れ電流によって降下する。この「降下」効果については、図８に照らして以下に詳述する。
【００３３】
〔クロックト待機モードに起因するＶREFの変動〕
前述したように、基準電圧発生器１１０を有効および無効にすることによって、基準電圧発生器１１０の出力電圧ＶREFが変動する。基準電圧発生器１１０を有効および無効にすることによって、例えば基準電圧発生器１１０内への電荷の蓄積がもたらされ、そしてクロックト待機モードが有効とされたときには、基準電圧ＶREFにおける電圧シフト（ＤＣシフトとも称される）が生じる。図４は、基準電圧発生器１１０の出力電圧ＶREFに対する、クロックト待機モードを有効および無効にする信号（ＣＳＭ＿ＥＮ）の影響を示すタイミング図である。時間Ｔ１では、信号ＣＳＭ＿ＥＮはＬｏｗの論理値である。これは、クロックト待機モードが無効であることを示している。従って時間Ｔ１では、基準電圧ＶREFにオフセットはない。
【００３４】
後のＴ２では、信号ＣＳＭ＿ＥＮがＨｉｇｈの論理レベルへ引き上げられる。信号ＣＳＭ＿ＥＮがＨｉｇｈの論理レベルへ引き上げられると、クロックト待機モードが有効になり、そしてクロックト待機モードクロック信号（ＣＳＭ＿ＣＬＫ）を用いて、基準電圧発生器１１０が選択的に有効および無効にされる。図示されているように、クロックト待機モードを有効にすることによって、基準電圧発生器の出力電圧ＶREFに電圧シフトΔＶが生じる。後の時間Ｔ３において、信号ＣＳＭ＿ＣＬＫがＬｏｗの論理レベルに引き下げられ、これによってクロックト待機モードが無効になる。基準電圧発生器１１０を無効状態から有効状態へ切り替える際に、（例えば回路内のキャパシタンスおよびインダクタンスを起因として）本質的にレイテンシが生じるため、基準電圧ＶREFのレベルが通常に戻るまでには、いくらかの時間（例えば時間Ｔ４まで）がかかる。従って時間Ｔ４では、基準電圧発生器１１０の出力電圧ＶREFには、電圧シフトΔＶはもはや存在しない。
【００３５】
図４は、クロックト待機モードに起因するＶREFにおける正のオフセットを示している。しかし場合によっては、ＶREFにおける変化ΔＶは負のオフセットであってよい。オフセットΔＶの方向に関わらず、ＶREFにおける変化ΔＶによって、電圧発生回路１１２の出力電圧ＶOUTに変化が生じ、また別の回路に悪影響が及ぼされる。
【００３６】
図１を再び参照されたい。基準電圧ＶREFおよび／または電圧発生回路１１２の出力電圧ＶOUTを使用する制御回路１０２は、これら基準電圧および／または出力電圧が変化した場合は機能不全を起こす。例えば、制御回路１０２内の温度センサ１０８は、チップの温度が所定の範囲内であるか否かを判別するために基準電圧ＶREFを使用する。制御回路１０２は、測定された温度に基づいて、メモリデバイス１００を制御するために用いられる所定の制御信号を設定する。温度センサ１０８は、基準電圧ＶREFの変化に対して感受性が非常に高い。基準電圧ＶREFにおけるシフトΔＶのために、温度センサが正確な温度を測定できない場合は、制御回路１０２による制御信号の設定が不適切となる。これによってメモリデバイス１００が機能不全を起こすか、あるいは必要なデバイス仕様を満たすことができなくなる可能性がある。
【００３７】
本発明の一実施形態として、基準電圧発生器１１０は、クロックト待機モードが有効とされたときにＶREFに生じる電圧シフトΔＶを補償できるように変更されていてもよい。図５は、本発明の一実施形態に従って変更された基準電圧発生器を示すブロック図である。この基準電圧発生器は、基準電圧での電圧シフトを補償するために、クロックト待機モードを有効および無効にするための信号（ＣＳＭ＿ＥＮ）を用いる。
【００３８】
図６は、本発明の一実施形態に従って変更された基準電圧発生器５１０を示す回路図である。図６に示されているように、図１〜図３に示されている基準電圧発生器１１０は、上部抵抗Ｒ４ ６０８および下部抵抗Ｒ５ ６１０を基準電圧発生器５１０へ挿入することによって変更できる。上部抵抗Ｒ４ ６０８は、電圧発生器５１０内の高電源電圧（ＶREG）と、基準電圧ＶREFを生成するために用いられる抵抗ネットワーク３１０との間に挿入することができる。上部抵抗Ｒ４ ６０８を挿入することによって、抵抗ネットワーク３１０への電圧入力がＶREGからＶHIGHへと低下する。同様に、下部抵抗Ｒ６１０は、基準電圧発生器５１０内の低電源電圧（ＶGND）と、電圧ＶREFを生成するために用いられる抵抗ネットワークとの間に挿入することができる。下部抵抗６１０を挿入することによって、抵抗ネットワーク３１０への電圧入力がＶGNDからＶLOWへと上昇する。
【００３９】
本発明の一実施形態として、挿入された各抵抗６０８および６１０は、クロックト待機モードを有効および無効にするために用いられるクロックト待機モード制御信号ＣＳＭ＿ＥＮを用いて選択的に有効および無効にされるようになっていてもよい。基準電圧発生器５１０は、上部および下部抵抗を適切に有効および無効にすることによって、クロックト待機モードに起因する電圧変化ΔＶを補償する。
【００４０】
前述したように、例えばクロックト待機モードが無効とされたときは、クロックト待機モード制御信号ＣＳＭ＿ＥＮはＬｏｗの論理値である。ＣＳＭ＿ＥＮ信号がＬｏｗの論理値であるときは、上部抵抗６０８は無効であり、下部抵抗６１０は有効である。抵抗ネットワーク３１０が（図３に示されている）分圧器を有している場合は、Ｒ４ ６０８は無効であり、Ｒ５ ６１０は有効である。ＶREFの式は次の通りとなる：
ＶREF＝（ＶREG−ＶGND）・（Ｒ２＋Ｒ５）／（Ｒ５＋Ｒ１＋Ｒ２）
上記の式が示すように、抵抗Ｒ５ ６１０が有効とされたときはＶREFが高くなる。従って、Ｒ５ ６１０、Ｒ１ ３０４、およびＲ２ ３０６に対して適切な値を選択することによって、クロックト待機モードが無効とされたときに用いられる所望のレベルまで出力基準電圧ＶREFを上げることができる。
【００４１】
後に、ＣＳＭ＿ＥＮがＨｉｇｈの論理値に引き上げられ、クロックト待機モードが有効とされたときは、上部抵抗６０８が有効になり、下部抵抗６１０が無効になる。これによってＶREFが生成される方法が変わり、クロックト待機モードを有効にすることによって生じたＶREFにおける変化ΔＶが補償される。例えば抵抗ネットワーク３１０が分圧器を有している場合は、Ｒ４ ６０８は有効であり、Ｒ５ ６１０は無効である。ＶREFの式は次の通りとなる：
ＶREF＝（ＶREG−ＶGND）・Ｒ２／（Ｒ４＋Ｒ１＋Ｒ２）
上記の式が示すように、抵抗Ｒ４が有効とされたときはＶREFが低くなる。従って、Ｒ４ ６０８、Ｒ１ ３０４、およびＲ２ ３０６に対して適切な値を選択することによって、クロックト待機モードが有効とされたときに用いられる低さのレベルに出力基準電圧ＶREFを設定することができる。従って、クロックト待機モードが有効とされたときに上部抵抗６０８を有効にし、下部抵抗６１０を無効にすることによって、基準電圧ＶREFが低い電圧にシフトされる。これによって、正の電圧シフトΔＶが補償される。
【００４２】
図７は、選択的に有効にされた補償抵抗６０８および６１０を基準電圧発生器５１０へ挿入した場合の影響を示すタイミング図である。前述同様に、時間Ｔ１では、信号ＣＳＭ＿ＥＮはＬｏｗの論理値である。これは、クロックト待機モードが無効であることを示している。上部抵抗６０８は無効であり、下部抵抗６１０は有効である。一実施形態では、生成された基準電圧ＶREFは、抵抗Ｒ５ ６１０、Ｒ１ ３０４、およびＲ２ ３０６によって判別される。従って時間Ｔ１では、基準電圧ＶREFにオフセットはない（例えばＶREF＝ＶTARGET）。
【００４３】
後のＴ２において、（ＣＳＭ＿ＥＮがＨｉｇｈの論理レベルであるときに）クロックト待機モードが有効にされ、そしてクロックト待機モードクロックＣＳＭ＿ＣＬＫを用いて、基準電圧発生器５１０が選択的に有効および無効にされる。クロックト待機モードが有効とされたときは、上部抵抗６０８が有効にされ、下部抵抗６１０が無効にされる。これによって、ＶREFに補償効果（例えばＶREFをＬｏｗにする効果）がもたらされる。従って、図７の時間Ｔ２に示されているように、ＶREFは、図４（すなわち、クロックト待機モードが無効とされたとき）と比べて、基準電圧発生器５１０が常に有効であるときとほぼ同じレベル（ＶTARGET）を維持する。後の時間Ｔ３において、ＣＳＭ＿ＥＮはＬｏｗの論理レベルへ引き下げられ、これによってクロックト待機モードが無効になる。上部抵抗６０８が無効にされ、下部抵抗６１０が有効にされ、そしてＶREFがほぼ同じレベルを維持する。
【００４４】
抵抗を有効および無効にする際にレイテンシが本質的に生じるため、ＶREFにおいて期間のわずかなスパイク（spike）ｔsが生じる一方、抵抗６０８および６１０は有効または無効にされる。しかしＶREFのスパイクは、程度が小さくかつ期間が限定されているため、メモリセルデバイス１００の機能性に優位な影響を及ぼすことはない。また、スパイクの程度およびＶREFにおける変化がわずかであるため、ＶREFは、例えばＴ４以前において、正確かつ安定した値（ＶTARGET）をより迅速に回復する。
【００４５】
図４〜図７では、クロックト待機モードに起因するＶREFにおけるオフセットΔＶは正である。しかし場合によっては、前述したように、変化ΔＶはＶREFにおいて負であってもよい。ΔＶが負である場合は、基準電圧発生器５１０は、前述した方法と同様の方法によってΔＶを補償するように変更してもよい。例えば、上部抵抗６０８および下部抵抗６１０が有効および無効にされる順番を反対にして、クロックト待機モードが有効とされたときに上部抵抗６０８が無効になり、下部抵抗６１０が有効になるようにしてもよい。クロックト待機モードが有効であり、かつΔＶが負であるときに、下部抵抗６１０を有効にし、そして上部抵抗６０８を有効にすることによって、ＶREFへの悪影響は、上昇補償電圧（upward compensating voltage）を生成することによって最小限にとどめることができる。
【００４６】
より一般的には、各抵抗６０８および６１０は、当業者に知られている任意の方法を用いて選択的に有効にすることができる。例えば、ΔＶが正である一実施形態では、上部抵抗６０８および下部抵抗６１０を選択的に有効および無効にするために、ＣＳＭ＿ＥＮの補数である信号が用いられる。クロックト待機モードが無効であり、基準電圧が安定しているときを示す上記信号は、ＲＥＦ＿ＳＴＡＢＬＥと称される。この信号はまた、クロックト待機モードが無効とされたときはＨｉｇｈの値である。クロックト待機モードが有効であり、かつＲＥＦ＿ＳＴＡＢＬＥがＬｏｗの論理値であるときは、上部抵抗６０８および下部抵抗６１０をそれぞれ有効および無効にし、ＶREFにおける上昇シフト（upward shift）ΔＶを補償するために、上部抵抗６０８内のＰＭＯＳトランジスタ、および下部抵抗６１０内のＮＭＯＳトランジスタが用いられる。抵抗を選択的に有効および無効にするための別の方法は、当業者には容易に明らかとなるであろう。同様に、本発明の実施形態は、トランジスタおよび／またはオペアンプなどの能動素子を有するネットワークを含む、基準電圧ＶREFを生成するために用いられる別の抵抗ネットワーク３１０に有利になるように用いることができる。
【００４７】
いずれの場合においても、メモリデバイス１００がクロックト待機モードにあるか否かに関わらず、ＶREFは安定している。ＶREFが安定しているときは、制御回路１０２などの別の回路、および制御回路１０２内の温度センサ１０８は、クロックト待機モードが有効であるか否かに関わらず、ＶREFの値に依存する。
【００４８】
〔クロックト待機モードに起因するＶOUTの変動〕
前述したように、クロックト待機モードにある回路を有効および無効にすることによって、電圧発生回路１１２の出力電圧ＶOUTが、クロックト待機モードに起因して変動する。図８は、電圧発生回路１１２の出力電圧ＶOUTに対するクロックト待機モードの影響を示すタイミング図である。時間Ｔ１では、ＣＳＭ＿ＥＮ信号はＬｏｗの論理値である。これは、クロックト待機モードが無効とされたことを示している。従って、クロックト待機モード制御１１４によって生成された信号ＣＳＭ＿ＣＬＫがＬｏｗの論理レベルに設定される。これによって基準電圧発生器１１０および電圧発生回路１１２が有効にされ、そしてＶREFおよびＶOUTが一定のレベルに維持される。
【００４９】
後のＴ２において、ＣＳＭ＿ＥＮ信号はＨｉｇｈの論理レベルに引き上げられて、これによりクロックト待機モードが有効になる。ＣＳＭ＿ＥＮ信号が引き上げられると、クロックト待機モード制御１１４がＣＳＭ＿ＣＬＫ信号を生成する。このＣＳＭ＿ＣＬＫ信号は、基準電圧発生器１１０および電圧発生回路１１２を選択的に有効および無効にする。従って、ＣＳＭ＿ＥＮ信号が引き上げられると、クロックト待機モード制御１１４がＣＳＭ＿ＣＬＫ信号をＨｉｇｈの論理値へアサートし、これによって電圧発生回路１１２が無効になるため、図３に関連して説明したようにＶOUTがフローティングとなる。
【００５０】
メモリデバイス１００がクロックト待機モードに置かれると、メモリデバイス１００への各アクセスが行われる直前か、あるいはメモリデバイス１００がＶREFおよび／またはＶOUTを用いるときにおいて、基準電圧発生器１１０および電圧発生回路１１２が選択的に有効にされる。従って後のＴ３では、ＣＳＭ＿ＣＬＫ信号がＬｏｗの論理レベルへ引き下げられる。これによって電圧発生回路１１２が再び有効にされ、そして基準電圧発生器１１０および電圧発生回路１１２によって、それぞれＶREFおよびＶOUTが能動的に生成される。この結果、メモリデバイス１００の負荷へのＶOUTの出力によって、ＶOUTが臨界値を下回ることはない。
【００５１】
基準電圧発生器１１０および電圧発生回路１１２が有効にされるたびに、ＣＳＭ＿ＣＬＫ信号が、パルス幅時間ＴPWと称される設定時間においてＬｏｗとされる。時間ＴPWが経過した後において（時間Ｔ４）、ＣＳＭ＿ＣＬＫ信号が再びアサートされる。これによって基準電圧発生器１１０および電圧発生回路１１２が再び無効にされる。ＣＳＭ＿ＣＬＫをアサートおよび引き下げるプロセスは、ＣＳＭ＿ＥＮ信号がアサートされている間は継続される。従って、ＣＳＭ＿ＣＬＫの周期およびＣＳＭ＿ＣＬＫのパルス幅ＴPWは、基準電圧発生器１１０および電圧発生回路１１２がいつ、どれほどの時間無効にされるのかを決定する。
【００５２】
電圧発生回路１１２が無効とされてＶOUTがフローティングとなっている間は、ＶOUTは、電圧生成回路１１２が無効にされたことによる初期のフローティングの値そのものを維持するとは限らない。電圧発生回路１１２が無効にされるたびに、漏れ電流などの副次的効果によってＶOUTが緩やかに劣化していく。このＶOUTの劣化は、たとえ、図３に関連して説明したスイッチＳ１ ３０２、Ｓ２ ３０８、Ｓ３ ３１８、およびＳ４ ３１２を用いてＶOUTが電気的に絶縁されていたとしても生じる。このＶOUTの劣化は、図８においてＶDROOPとして示されている。上記劣化は、基準電圧発生器１１０および電圧発生回路１１２が無効にされるたびに始まり、そしてＢａｓｅ＿ＣＬＫ信号の低下によりＶOUTが引き上げられることによって基準電圧発生器１１０および電圧発生回路１１２が有効にされるまで続く。場合によっては、ＶDROOPは、プロセス、電圧、および温度（ＰＶＴ）の変化によって異なる。電圧発生回路１１２が有効にされるたびに、電圧発生回路１１２がＶOUTをＶREFレベルまで引き戻すことによってＶOUTを補正するのに、ある有限の時間がかかる。ＶDROOPの程度が大きいほど、電圧発生回路１１２がＶOUTを修復する時間が長くなる。
【００５３】
ＶOUTは、メモリデバイス１００内の別の回路によって用いられるため、ＶOUT_MINと称される限界値を下回らないことが重要である。ＶOUTがＶOUT_MINを下回った場合は、ＶOUTが十分に早く修復されず、またＶOUTを用いるメモリデバイス１００内の別の回路が正常に機能しなくなる。例えば、ＣＳＭ＿ＣＬＫの各周期中に基準電圧発生器１１０および電圧発生回路１１２が有効にされる時間ＴPWは、メモリデバイス１００が正常に機能するために必要であるＶOUTの標的レベル（ＶOUT_TARGETと称される）までＶOUTを引き戻すには不十分である。従ってその後の周期Ｔ５〜Ｔ６では、ＶOUTは、ＶOUTの平均レベルが、メモリデバイス１００が正常に機能するために必要な最低電圧ＶOUT_MINを超える値に維持されなくなる時間Ｔ７まで、ＶOUT_TARGETをさらに下回る。また場合によっては、降下ＶDROOPが大きくなりすぎてＶOUTが完全に崩壊する。所望するＶOUTの値と、電圧降下ＶDROOPの増加による実際のＶOUTの値との差は、図８のタイミング図において、（ＶOUTを示す）破線と、（ＶOUT_TARGET付近に維持されたＶOUTの所望の値を示す）実線との差によって図示されている。
【００５４】
本発明の一実施形態として、ＶOUTを生成するために用いられる基準電圧ＶREFは、クロックト待機モードによって生じるＶOUTの降下ＶDROOPの増大を補償するように変更されていてもよい。例えば、ＶREFは、クロックト待機モードが有効とされたとき（例えば、ＣＳＭ＿ＥＮがＨｉｇｈの論理レベルであるとき）に高くなるように変更されていてもよい。クロックト待機モードが有効になってＶREFが上昇すると、ＶOUTを生成するためにＶREFを用いる電圧発生器１１２（図１に示されている）は、上昇したＶREFの値に対応してＶOUTをよりＨｉｇｈのレベルへ引き上げようとする。電圧発生器１１２がＶOUTをよりＨｉｇｈのレベルへ引き上げようとすると、ＶOUTが上昇するレートがこれに対応して上昇し、ＶOUTの回復（recovery）が早くなる。従ってＶREFが上昇すると、ＶOUTがより高い電圧レベルに維持される。これによってＶOUTが、基準電圧発生器１１０および電圧発生回路１１２が有効にされる周期ＴPW中に、電圧降下ＶDROOPから完全に回復する。
【００５５】
図９は、本発明の一実施形態に従って、クロックト待機モード中に上昇する基準電圧ＶREFを生成するために用いられる、他の基準電圧発生回路９１０を示す図である。図９に示されている基準電圧発生器９１０は、図３に示されている基準電圧発生回路１１０の改良版である。図３に示されている基準電圧発生回路１１０は、抵抗Ｒ２ ３０６と、ＶREF信号のための基準電圧出力線との間に抵抗Ｒ６ ９１２を挿入することによって改良されている。抵抗Ｒ６ ９１２は、スイッチＳ５ ９１４を用いて選択的に有効および無効にされる（短絡される）。
【００５６】
本発明の一実施形態として、スイッチＳ５は、クロックト待機モードを有効および無効にするための信号ＣＳＭ＿ＥＮによって制御されるようになっていてもよい。メモリデバイス１００のクロックト待機モードが無効にされると、ＣＳＭ＿ＥＮはＬｏｗの論理レベルになり、そしてスイッチＳ５ ９１４は閉じられる。スイッチＳ５ ９１４が閉じられると、抵抗Ｒ６ ９１２の代わりにスイッチ９１４に分圧器内の電流が流れ、これによって抵抗Ｒ６ ９１２が短絡、すなわち無効になる。抵抗Ｒ６ ９１２が無効になると、基準電圧発生器９１０は、抵抗Ｒ１ ３０４およびＲ２ ３０６のみを用いて、基準電圧ＶREFを生成する。この基準電圧ＶREFは、図３に関連して記した方程式と同じ方程式によって表される：
ＶREF＝（ＶREG−ＶGND）・Ｒ２／（Ｒ１＋Ｒ２）
従って、クロックト待機モードが無効にされると、基準電圧ＶREFは、抵抗Ｒ１ ３０４およびＲ２ ３０６に対して選択された値に従った標準（初期）値となる。
【００５７】
クロックト待機モードが有効にされ、ＣＳＭ＿ＥＮがＨｉｇｈの論理レベルに引き上げられると、スイッチＳ５が開かれる。これによって、スイッチＳ５の代わりに抵抗Ｒ６ ９１２に電流が流れて、抵抗Ｒ６が有効となる。抵抗Ｒ６ ９１２が有効にされると、基準電圧発生器９１０は、抵抗Ｒ１ ３０４、Ｒ２ ３０６、およびＲ６ ９１２を用いて基準電圧ＶREFを生成する。基準電圧発生器が抵抗Ｒ１ ３０４、Ｒ２ ３０６、およびＲ６ ９１２を用いて生成した基準電圧ＶREFは、以下の方程式によって表される：
ＶREF＝（ＶREG−ＶGND）・（Ｒ２＋Ｒ６）／（Ｒ１＋Ｒ２＋Ｒ６）
Ｒ６ ９１２に対して適切な値を選択することによって、ＶREFは、クロックト待機モードが有効にされたときに、所望する分だけ高くなる。
【００５８】
図１０は、本発明の一実施形態に従って、クロックト待機モードが有効にされたときにおける、上昇した基準電圧ＶREFの出力電圧ＶOUTに対する影響を示すタイミング図である。時間Ｔ１では、ＣＳＭ＿ＥＮ信号はＬｏｗの論理値であり、これはクロックト待機モードが無効であることを示している。従って、クロックト待機モード制御部１１４によって生成された信号ＣＳＭ＿ＣＬＫもまたＬｏｗの論理レベルに設定される。これによって、基準電圧発生器９１０および電圧発生回路１１２が有効にされ、そしてＶREFおよびＶOUTが一定の値に維持される。スイッチＳ ９１４は閉じているため、抵抗Ｒ６ ９１２は、ＶREFを生成するために用いられる分圧器に対して影響を及ぼすことはない。従って、ＶREFは標準的な動作値に維持される。
【００５９】
後のＴ２では、ＣＳＭ＿ＥＮ信号がＨｉｇｈの論理レベルに引き上げられ、クロックト待機モードが有効にされる。ＣＳＭ＿ＥＮ信号がＨｉｇｈの論理レベルに引き上げられて、クロックト待機モードが有効にされると、クロックト待機モード制御部１１４は、クロックト待機モードクロック信号ＣＳＭ＿ＣＬＫを生成する。ＣＳＭ＿ＣＬＫは、基準電圧発生器９１０および電圧発生回路１１２を選択的に有効および無効にする。ＣＳＭ＿ＥＮによって制御されるスイッチＳ５ ９１４は、ＣＳＭ＿ＥＮがＨｉｇｈの論理値であるときに開かれる。これによって、分圧器内の電流が、スイッチＳ５ ９１４の代わりに抵抗Ｒ６ ９１２に流れる。従って基準電圧発生器９１０内の分圧器は、（基準電圧発生器９１０が有効にされたときに、）抵抗Ｒ６ ９１２を用いて、基準電圧ＶREFに対して上昇した値（ＶREF_BOOSTEDと称される）を生成する。
【００６０】
時間Ｔ３〜Ｔ４では、ＣＳＭ＿ＣＬＫ信号が引き下げられる。ＣＳＭ＿ＣＬＫ信号が引き下げられると、基準電圧発生器９１０および電圧発生回路１１２が有効にされる。クロックト待機モードが有効にされる（例えばＣＳＭ＿ＥＮがＨｉｇｈの論理値であり、かつスイッチＳ５ ９１４が開いている）と、ＶREFが上昇する。このため、変更された出力電圧ＶOUT_NEW（暗線で示されている）は、標的電圧ＶOUT_TARGETまで完全に引き上げられ、従って未変更の電圧ＶOUT_OLD（破線で示されている）よりも高い電圧に維持される。従って、電圧発生器９１０および１１２が無効にされる各周期中（Ｔ３〜Ｔ４、Ｔ５〜Ｔ６、およびＴ７の初め）では、ＶOUT_NEWは、メモリデバイス１００が正常に機能するために必要な最低閾値ＶOUT_MINを上回る値を維持する。言い換えると、フローティングとなった出力電圧ＶOUTが、漏れ電流のためにわずかに降下し続けている間に、ＶOUTを生成するために用いられる上昇したＶREFの値が選択される。これによって、ＶOUTは、周期ＴPW中に基準電圧発生器１１０および電圧発生回路１１２が有効にされるたびに、電圧降下ＶDROOPから完全に回復する。従って、ＶOUT_NEWはＶOUT_TARGET付近に維持されて、限界値ＶOUT_MINを下回らないようにされる。このようにして、ＶOUTを用いた回路は正常に機能する。
【００６１】
本明細書に記載の実施形態は、クロックト待機モードによって影響を受ける１つ以上の電圧に関連して説明されている。しかし本発明の実施形態は、基準電圧発生器の基準電圧または出力電圧が、集積回路のいずれの動作特性によっても影響を受ける状況において実施可能であることも想定される。
【００６２】
また、以上の説明は、本発明の実施形態に向けられたものであるが、本発明の基本的な範囲から逸脱することなく、本発明の別のさらなる実施形態を考案することができる。本発明の範囲は、特許請求の範囲によって規定される。
【図面の簡単な説明】
【００６３】
【図１】クロックト待機モードを利用した典型的なメモリデバイスを示すブロック図である。
【図２】１つ以上の電圧発生回路を選択的に有効にするために用いられる、典型的なクロックト待機モード制御を示すブロック図である。
【図３】典型的な電圧発生回路を示す回路図である。
【図４】電圧発生回路の出力電圧ＶOUTに対するクロックト待機モードの影響を示すタイミング図である。
【図５】本発明の一実施形態に従って、基準電圧の電圧シフトを補償するために、クロックト待機モードを有効および無効にするための信号（ＣＳＭ＿ＥＮ）を用いる、他の基準電圧発生器を示すブロック図である。
【図６】本発明の一実施形態に従った、他の基準電圧発生器を示す回路図である。
【図７】本発明の一実施形態に従って、選択的に有効にされた補償抵抗を基準電圧発生器へ挿入した場合の影響を示すタイミング図である。
【図８】電圧発生回路の出力電圧ＶOUTに対するクロックト待機モードの影響を示すタイミング図である。
【図９】本発明の一実施形態に従って、クロックト待機モード中に上昇する基準電圧ＶREFを生成するために用いられる、他の基準電圧発生回路を示す図である。
【図１０】本発明の一実施形態に従って、クロックト待機モードが有効にされたときにおける、上昇した基準電圧ＶREFの出力電圧ＶOUTに対する影響を示すタイミング図である。
【特許請求の範囲】
【請求項１】
メモリデバイス上に配置された基準電圧発生器によって生成された出力基準電圧を制御するための方法であって、
上記メモリデバイスのクロックト待機モードを有効にするための信号を受信し、
上記信号が、上記メモリデバイスが上記クロックト待機モードにあることを示した場合は、第１の電圧を用いて、上記基準電圧発生器の上記出力基準電圧として第１の基準電圧を生成し、
上記信号が、上記メモリデバイスが上記クロックト待機モードにないことを示した場合は、第２の電圧を用いて、上記基準電圧発生器の上記出力基準電圧として第２の基準電圧を生成する、方法。
【請求項２】
上記メモリデバイスが上記クロックト待機モードにあるときに、クロックト待機モードクロック信号が、上記基準電圧発生器を選択的に有効および無効にする、請求項１に記載の方法。
【請求項３】
上記第１の電圧が上記第２の電圧より大きい、請求項１に記載の方法。
【請求項４】
電圧発生回路が、生成された出力基準電圧を用いて出力電圧を維持し、
上記メモリデバイスが上記クロックト待機モードにあるときには、クロックト待機モード制御信号が、上記電圧発生回路を選択的に有効および無効にする、請求項１に記載の方法。
【請求項５】
上記第１の基準電圧が上記第２の基準電圧より大きく、
上記第１の基準電圧が、上記電圧発生回路を選択的に有効および無効にした結果として、上記電圧発生回路によって生じた上記出力電圧における電圧降下を補償する、請求項４に記載の方法。
【請求項６】
電圧発生器によって生じた出力電圧を制御するための方法であって、
上記電圧発生器を有するデバイスのクロックト待機モードを有効にするための制御信号を受信し、
上記制御信号が、上記クロックト待機モードが無効であることを示した場合は、上記電圧発生器に供給された入力電圧を用いて上記出力電圧を生成し、
上記制御信号が、上記クロックト待機モードが有効であることを示した場合は、上記電圧発生器に供給された上記入力電圧を変更し、そして上記電圧発生器の上記出力電圧を生成するために、変更された上記電圧を用いる、方法。
【請求項７】
出力電圧が、調整された電圧を生成するために別の電圧発生回路によって用いられ、
上記入力電圧の変更が、上記出力電圧が上昇するように上記入力電圧を上昇させることを含んでいる、請求項６に記載の方法。
【請求項８】
集積回路デバイスであって、
基準電圧発生器と、
ただし、上記基準電圧発生器は、デバイスがクロックト待機モードにある場合は、第１の供給電圧を用いて、電圧発生器の出力電圧として第１の基準電圧を生成するとともに、デバイスが上記クロックト待機モードにない場合は、第２の供給電圧を用いて、電圧発生器の出力電圧として第２の基準電圧を生成するように構成されていて、
上記クロックト待機モードが有効にされたときに、上記基準電圧発生器を選択的に有効および無効にするように構成されたクロックト待機モード制御回路と、
を有している集積回路デバイス。
【請求項９】
上記デバイスが上記クロックト待機モードにあるときに、上記クロックト待機モード制御回路が、上記基準電圧発生器を選択的に有効および無効にするためのクロックト待機モードクロック信号を生成する、請求項８に記載の回路。
【請求項１０】
上記第１の電圧が上記第２の電圧より大きく、
上記第１の電圧が、上記クロックト待機モードを有効化したことに起因する上記基準電圧発生器の出力電圧の変化を低減するように選択されている、請求項８に記載の回路。
【請求項１１】
生成された出力基準電圧を用いて出力電圧を維持し、
上記クロックト待機モードを有効にするための信号が、上記デバイスが上記クロックト待機モードにあることを示したときは、クロックト待機モード制御信号が電圧発生回路を選択的に有効および無効にし、かつ
上記第１の基準電圧が上記第２の基準電圧よりも大きくなるように構成されている電圧発生回路をさらに有している、請求項８に記載の回路。
【請求項１２】
回路であって、
上記回路のクロックト待機モードを有効にするための制御信号を受信し、
上記制御信号が、上記クロックト待機モードが無効であることを示した場合は、上記基準電圧発生器に供給された入力電圧を用いて出力電圧を生成し、かつ
上記制御信号が、上記クロックト待機モードが有効であることを示した場合は、上記基準電圧発生器に供給された上記入力電圧を変更し、そして変更された上記電圧を用いて、上記基準電圧発生器の出力電圧を生成するように構成された基準電圧発生器を有している、回路。
【請求項１３】
上記クロックト待機モードが有効とされたとき、および上記クロックト待機モードが無効とされたときに、上記基準電圧発生器の上記出力電圧がほぼ同じ電圧を維持する、請求項１２に記載の回路。
【請求項１４】
出力電圧が、調整された電圧を生成するために別の電圧発生回路によって用いられ、
上記入力電圧を変更する工程が、上記出力電圧が上昇するように上記入力電圧を上昇させる工程を含んでいる、請求項１２に記載の回路。
【請求項１５】
メモリデバイスであって、
上記メモリデバイスのクロックト待機モードを有効にするための制御信号を受信し、
上記制御信号が、上記メモリデバイスの上記クロックト待機モードが有効であることを示した場合は、第１の入力電圧を用いて、電圧発生器の出力電圧として第１の基準電圧を生成し、かつ
上記制御信号が、上記メモリデバイスの上記クロックト待機モードが無効であることを示した場合は、第２の入力電圧を用いて、上記電圧発生器の上記出力電圧として第２の基準電圧を生成するように構成された、基準電圧を生成するための手段と、
上記メモリデバイスの上記クロックト待機モードが有効とされたときに、上記基準電圧を生成するための手段を選択的に有効および無効にするように構成された、上記クロックト待機モードを制御するための手段と、を含んでいるメモリデバイス。
【請求項１６】
上記メモリデバイスが上記クロックト待機モードにあるときに、上記クロックト待機モードを制御するための上記手段が、上記基準電圧を生成するための上記手段を選択的に有効および無効にするためのクロックト待機モードクロック信号を生成する、請求項１５に記載のメモリデバイス。
【請求項１７】
上記第１の電圧が上記第２の電圧より大きい、請求項１５に記載のメモリデバイス。
【請求項１８】
電源と、
基準電圧出力線と、
上記電源によって供給された供給電圧（supply voltage）を用いて、上記基準電圧出力線上に基準電圧を生成するように構成された第１の回路と、
上記電源と上記基準電圧出力線との間に配置されていて、クロックト待機モードを有効および無効にするための信号によって有効および無効にされ、かつ、有効および無効にされることによって上記基準電圧出力線上の上記基準電圧を上昇または低下させる少なくとも１つの抵抗と、を有している回路。
【請求項１９】
上記基準電圧出力線上の上記基準電圧を用いて出力電圧を生成するように構成されていると共に、上記クロックト待機モードが有効とされたときにクロック信号によって選択的に有効および無効にされる電圧発生回路をさらに有し、
上記少なくとも１つの抵抗が、上記クロックト待機モードが有効にされたときに有効とされる、請求項１８に記載の回路。
【請求項２０】
上記少なくとも１つの抵抗を有効にすることによって、上記基準電圧出力線上の上記基準電圧が上昇し、
上記基準電圧が上昇することによって、上記クロックト待機モードが有効とされたときに上記電圧発生回路を選択的に有効および無効にすることに起因する上記出力電圧の低下を補償する、請求項１９に記載の回路。
【請求項１】
メモリデバイス上に配置された基準電圧発生器によって生成された出力基準電圧を制御するための方法であって、
上記メモリデバイスのクロックト待機モードを有効にするための信号を受信し、
上記信号が、上記メモリデバイスが上記クロックト待機モードにあることを示した場合は、第１の電圧を用いて、上記基準電圧発生器の上記出力基準電圧として第１の基準電圧を生成し、
上記信号が、上記メモリデバイスが上記クロックト待機モードにないことを示した場合は、第２の電圧を用いて、上記基準電圧発生器の上記出力基準電圧として第２の基準電圧を生成する、方法。
【請求項２】
上記メモリデバイスが上記クロックト待機モードにあるときに、クロックト待機モードクロック信号が、上記基準電圧発生器を選択的に有効および無効にする、請求項１に記載の方法。
【請求項３】
上記第１の電圧が上記第２の電圧より大きい、請求項１に記載の方法。
【請求項４】
電圧発生回路が、生成された出力基準電圧を用いて出力電圧を維持し、
上記メモリデバイスが上記クロックト待機モードにあるときには、クロックト待機モード制御信号が、上記電圧発生回路を選択的に有効および無効にする、請求項１に記載の方法。
【請求項５】
上記第１の基準電圧が上記第２の基準電圧より大きく、
上記第１の基準電圧が、上記電圧発生回路を選択的に有効および無効にした結果として、上記電圧発生回路によって生じた上記出力電圧における電圧降下を補償する、請求項４に記載の方法。
【請求項６】
電圧発生器によって生じた出力電圧を制御するための方法であって、
上記電圧発生器を有するデバイスのクロックト待機モードを有効にするための制御信号を受信し、
上記制御信号が、上記クロックト待機モードが無効であることを示した場合は、上記電圧発生器に供給された入力電圧を用いて上記出力電圧を生成し、
上記制御信号が、上記クロックト待機モードが有効であることを示した場合は、上記電圧発生器に供給された上記入力電圧を変更し、そして上記電圧発生器の上記出力電圧を生成するために、変更された上記電圧を用いる、方法。
【請求項７】
出力電圧が、調整された電圧を生成するために別の電圧発生回路によって用いられ、
上記入力電圧の変更が、上記出力電圧が上昇するように上記入力電圧を上昇させることを含んでいる、請求項６に記載の方法。
【請求項８】
集積回路デバイスであって、
基準電圧発生器と、
ただし、上記基準電圧発生器は、デバイスがクロックト待機モードにある場合は、第１の供給電圧を用いて、電圧発生器の出力電圧として第１の基準電圧を生成するとともに、デバイスが上記クロックト待機モードにない場合は、第２の供給電圧を用いて、電圧発生器の出力電圧として第２の基準電圧を生成するように構成されていて、
上記クロックト待機モードが有効にされたときに、上記基準電圧発生器を選択的に有効および無効にするように構成されたクロックト待機モード制御回路と、
を有している集積回路デバイス。
【請求項９】
上記デバイスが上記クロックト待機モードにあるときに、上記クロックト待機モード制御回路が、上記基準電圧発生器を選択的に有効および無効にするためのクロックト待機モードクロック信号を生成する、請求項８に記載の回路。
【請求項１０】
上記第１の電圧が上記第２の電圧より大きく、
上記第１の電圧が、上記クロックト待機モードを有効化したことに起因する上記基準電圧発生器の出力電圧の変化を低減するように選択されている、請求項８に記載の回路。
【請求項１１】
生成された出力基準電圧を用いて出力電圧を維持し、
上記クロックト待機モードを有効にするための信号が、上記デバイスが上記クロックト待機モードにあることを示したときは、クロックト待機モード制御信号が電圧発生回路を選択的に有効および無効にし、かつ
上記第１の基準電圧が上記第２の基準電圧よりも大きくなるように構成されている電圧発生回路をさらに有している、請求項８に記載の回路。
【請求項１２】
回路であって、
上記回路のクロックト待機モードを有効にするための制御信号を受信し、
上記制御信号が、上記クロックト待機モードが無効であることを示した場合は、上記基準電圧発生器に供給された入力電圧を用いて出力電圧を生成し、かつ
上記制御信号が、上記クロックト待機モードが有効であることを示した場合は、上記基準電圧発生器に供給された上記入力電圧を変更し、そして変更された上記電圧を用いて、上記基準電圧発生器の出力電圧を生成するように構成された基準電圧発生器を有している、回路。
【請求項１３】
上記クロックト待機モードが有効とされたとき、および上記クロックト待機モードが無効とされたときに、上記基準電圧発生器の上記出力電圧がほぼ同じ電圧を維持する、請求項１２に記載の回路。
【請求項１４】
出力電圧が、調整された電圧を生成するために別の電圧発生回路によって用いられ、
上記入力電圧を変更する工程が、上記出力電圧が上昇するように上記入力電圧を上昇させる工程を含んでいる、請求項１２に記載の回路。
【請求項１５】
メモリデバイスであって、
上記メモリデバイスのクロックト待機モードを有効にするための制御信号を受信し、
上記制御信号が、上記メモリデバイスの上記クロックト待機モードが有効であることを示した場合は、第１の入力電圧を用いて、電圧発生器の出力電圧として第１の基準電圧を生成し、かつ
上記制御信号が、上記メモリデバイスの上記クロックト待機モードが無効であることを示した場合は、第２の入力電圧を用いて、上記電圧発生器の上記出力電圧として第２の基準電圧を生成するように構成された、基準電圧を生成するための手段と、
上記メモリデバイスの上記クロックト待機モードが有効とされたときに、上記基準電圧を生成するための手段を選択的に有効および無効にするように構成された、上記クロックト待機モードを制御するための手段と、を含んでいるメモリデバイス。
【請求項１６】
上記メモリデバイスが上記クロックト待機モードにあるときに、上記クロックト待機モードを制御するための上記手段が、上記基準電圧を生成するための上記手段を選択的に有効および無効にするためのクロックト待機モードクロック信号を生成する、請求項１５に記載のメモリデバイス。
【請求項１７】
上記第１の電圧が上記第２の電圧より大きい、請求項１５に記載のメモリデバイス。
【請求項１８】
電源と、
基準電圧出力線と、
上記電源によって供給された供給電圧（supply voltage）を用いて、上記基準電圧出力線上に基準電圧を生成するように構成された第１の回路と、
上記電源と上記基準電圧出力線との間に配置されていて、クロックト待機モードを有効および無効にするための信号によって有効および無効にされ、かつ、有効および無効にされることによって上記基準電圧出力線上の上記基準電圧を上昇または低下させる少なくとも１つの抵抗と、を有している回路。
【請求項１９】
上記基準電圧出力線上の上記基準電圧を用いて出力電圧を生成するように構成されていると共に、上記クロックト待機モードが有効とされたときにクロック信号によって選択的に有効および無効にされる電圧発生回路をさらに有し、
上記少なくとも１つの抵抗が、上記クロックト待機モードが有効にされたときに有効とされる、請求項１８に記載の回路。
【請求項２０】
上記少なくとも１つの抵抗を有効にすることによって、上記基準電圧出力線上の上記基準電圧が上昇し、
上記基準電圧が上昇することによって、上記クロックト待機モードが有効とされたときに上記電圧発生回路を選択的に有効および無効にすることに起因する上記出力電圧の低下を補償する、請求項１９に記載の回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２００７−１２８６３２（Ｐ２００７−１２８６３２Ａ）
【公開日】平成１９年５月２４日（２００７．５．２４）
【国際特許分類】
【外国語出願】
【出願番号】特願２００６−２１０１８２（Ｐ２００６−２１０１８２）
【出願日】平成１８年８月１日（２００６．８．１）
【出願人】（５０６２１１８５０）キモンダ アクチエンゲゼルシャフト (110)
【Ｆターム（参考）】
【公開日】平成１９年５月２４日（２００７．５．２４）
【国際特許分類】
【出願番号】特願２００６−２１０１８２（Ｐ２００６−２１０１８２）
【出願日】平成１８年８月１日（２００６．８．１）
【出願人】（５０６２１１８５０）キモンダ アクチエンゲゼルシャフト (110)
【Ｆターム（参考）】
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