クロックバッファ回路及びこれを用いたクロック分配回路
【課題】小さな回路規模により広帯域のクロック信号に対応できるクロックバッファ回路を提供すること。
【解決手段】本発明の一態様であるクロックバッファ回路１００は、ドライバ部１１及びＬＣタンク部２１を有する。ドライバ部１１は、クロック入力ＩＮ及びＩＮＢからの入力クロック信号の少なくとも正転出力を、それぞれクロック出力ＯＵＴ及びＯＵＴＢへ出力する。ＬＣタンク部は、ドライバ部１１とクロック出力ＯＵＴ及びＯＵＴＢとの間に配置される。ドライバ部１１は、入力クロック信号の周波数に対応した制御信号に応じて、ドライバ部１１の入力と出力とを短絡させるスイッチＳＷ１及びＳＷ２を有する。
【解決手段】本発明の一態様であるクロックバッファ回路１００は、ドライバ部１１及びＬＣタンク部２１を有する。ドライバ部１１は、クロック入力ＩＮ及びＩＮＢからの入力クロック信号の少なくとも正転出力を、それぞれクロック出力ＯＵＴ及びＯＵＴＢへ出力する。ＬＣタンク部は、ドライバ部１１とクロック出力ＯＵＴ及びＯＵＴＢとの間に配置される。ドライバ部１１は、入力クロック信号の周波数に対応した制御信号に応じて、ドライバ部１１の入力と出力とを短絡させるスイッチＳＷ１及びＳＷ２を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロックバッファ回路及びこれを用いたクロック分配回路に関し、特に広帯域のクロック信号に対応するクロックバッファ回路及びこれを用いたクロック分配回路に関する。
【背景技術】
【０００２】
近年、ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field-Effect Transistor）の微細化と共に、クロック信号の周波数が向上している。そのため、高性能プロセッサなどの高周波回路では、数ＧＨｚの周波数を有するクロック信号が一般的に用いられる。このような高周波回路では、回路全体がクロック信号に同期して動作するので、チップ内部でのクロックタイミングのずれ（クロックスキュー）が大きな問題となる。
【０００３】
高周波回路を搭載するチップ内部には、高周波回路にクロック信号を分配するクロック分配回路が搭載される。図１６は、従来のクロック分配回路１６００の構成例を示すブロック図である。図１６に示すように、クロック分配回路１６００は、クロック信号源ＣＳＯＵＲＣＥ及び複数のインバータＩＮＶにより構成される。インバータＩＮＶは、クロック信号源ＣＳＯＵＲＣＥと回路ブロックとの間に挿入され、クロックバッファ回路として機能する。つまり、クロック信号は、クロック信号源ＣＳＯＵＲＣＥから、数段のインバータＩＮＶを介して、各回路ブロックに供給される。クロック信号源ＣＳＯＵＲＣＥは、クロック分配回路１６００と同一チップ上に、又は、別のチップ上に配置される。チップ全体にクロック信号を供給する場合、クロック信号配線やインバータＩＮＶでの信号遅延は、回路ブロック毎に異なる。このため、クロック分配回路１６００では、回路ブロック毎にクロックスキューが発生するという問題があった。クロックスキューが発生すると、回路ブロック間で信号のやりとりをする際にタイミングがずれてしまうので、誤動作の原因となる。
【０００４】
これを解決する方法として、回路レイアウトを利用したＨ型クロック分配回路が提案されている。図１７は、一般的なＨ型クロック分配回路１７００の構成例を示すブロック図である。Ｈ型クロック分配回路１７００は、クロック信号源ＣＳＯＵＲＣＥから各回路ブロックまでのクロック配線長及びインバータＩＮＶの段数を等しくすることにより、タイミングずれを抑制する。しかし、実際の回路では、回路ブロックが完全に対称に配置されるわけではなく、理想的なＨ型クロック分配を実現することは困難である。
【０００５】
また、Ｈ型クロック分配回路の他に、能動的にクロックスキューを調整する方法として、ＰＬＬ（Phase Locked Loop）回路をクロックバッファ回路として用いる手法もある。図１８は、ＰＬＬを用いてクロックスキューを低減する場合のＰＬＬ回路１８００の構成例を示すブロック図である。図１８に示すように、ＰＬＬ回路１８００は、ＰＬＬ１８１及び１個以上のインバータＩＮＶにより構成される。クロック信号は、クロック入力ＩＮからＰＬＬ１８１へ供給される。ＰＬＬ１８１の出力と端子Ｅとの間には、１個以上のインバータＩＮＶが挿入される。端子Ｅにおけるクロック信号は、ＰＬＬ１８１にフィードバックされる。ＰＬＬ１８１は、端子Ｅにおけるクロック信号の位相と端子Ｆにおけるクロック信号の位相とを揃えるように位相制御を行なう。その結果、端子Ｅと端子Ｆとの間のクロックスキューを低減できる。しかし、この手法ではクロックスキューを小さくできるものの、ＰＬＬ１８１による消費電力の増大やチップ面積の増大を招くという問題があった。
【０００６】
さらに、上述の手法とは異なるクロックスキュー抑制方法として、共振クロックが提案されている（例えば、非特許文献１又は２）。この手法では、インバータの代わりに、ＬＣ共振回路をクロックバッファ回路として用いる。図１９は、典型的なＬＣ共振回路１９００の一例を示すブロック図である。ＬＣ共振回路１９００は、インバータ部１９１及びＬＣタンク部１９２により構成される。インバータ部１９１は、インバータＩＮＶ１９１及びＩＮＶ１９２により構成される。インバータＩＮＶ１９１及びＩＮＶ１９２は、ＭＩＳＦＥＴにより構成される。インバータＩＮＶ１９１の入力はクロック入力ＩＮＢと接続され、出力はクロック入力ＩＮと接続される。インバータＩＮＶ１９２の入力はクロック入力ＩＮと接続され、出力はクロック入力ＩＮＢと接続される。ＬＣタンク部１９２は、クロック出力ＯＵＴ及びＯＵＴＢの間に並列に接続された、インダクタＬｓ及びキャパシタＣｓで構成される。
【０００７】
このＬＣ共振回路１９００のクロック入力ＩＮ及びＩＮＢには、外部からクロック信号が入力される。このときＬＣ共振回路１９００（ＬＣタンク部１９２）の発振周波数と外部クロック周波数とが近い場合には、注入同期（インジェクションロック）が起こる。その結果、ＬＣ共振回路１９００の発振周波数は、外部クロック周波数に同期する。
【０００８】
図１６に示すクロック分配回路１６００は、入力信号を単純に増幅して出力するので、入力と出力との間には遅延が発生する。一方、このＬＣ共振回路１９００では、ＬＣ共振回路１９００自身が発振器としてクロック信号を発生させる。従って、図１８に示すＰＬＬ回路１８００と同様に、入力（外部からのクロック信号）に対して位相が同期するように動作（注入同期）する。その結果、クロックスキューを抑制することができる。また、ＬＣ共振回路１９００は、インダクタとキャパシタで電力を蓄積して回生させることができるので、インバータのみを用いた回路よりも低電力で駆動できる。さらに、ＰＬＬのような位相制御回路も必要ないので、ＰＬＬで消費される電力を低減できる。
【先行技術文献】
【非特許文献】
【０００９】
【非特許文献１】Frank O'Mahony et al., "A 10-GHz Global Clock Distribution Using Coupled Standing-Wave Oscillators", IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.38, NO.11, NOVEMBER 2003, pp.1813-1820.
【非特許文献２】John Wood et al., "Multi-GigaHertz Low-Power Low-Skew Rotary Clock Scheme", 2001 IEEE International Solid-State Circuits Conference, SESSION25, CLOCK GENERATION AND DISTRIBUTION, 25.5.
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかし、発明者は上述の手法では以下のような問題が有ることを見出した。近年のロジック回路では、低電力化を実現するため、複数のクロック周波数に対応することが求められる。また、テストを行う際に低周波のクロック信号が用いられる場合が有るので、このような低周波のテストクロック信号にも対応することが求められる。
【００１１】
ところが、図１９に示すようなＬＣ共振回路は、外部から供給されるクロック信号の周波数が共振周波数からずれてしまうと、クロック信号を適切に増幅することができない。従って、複数のクロック周波数に対応することは困難である。加えて、ＬＣ共振回路は、高周波クロック信号の増幅には適しているものの、テストに用いられるような低周波クロック信号を増幅することが困難である。つまり、図１９に示すようなＬＣ共振回路では、広帯域のクロックバッファ回路を実現することはできない。その結果、ＬＣ共振回路を用いて、複数のクロック周波数に対応できるクロック分配回路を構成することもできない。
【００１２】
これに対し、高周波クロック信号をＬＣ共振回路で増幅し、低周波クロック信号をインバータ回路で増幅する手法が考え得る。この場合、ＬＣ共振回路及びインバータ回路にクロック信号を供給し、ＬＣ共振回路及びインバータ回路の出力側に設けたスイッチをクロック信号の周波数に応じて切り換えることにより、好適に増幅されたクロック信号を供給することができる。しかしながら、この手法では、ＬＣ共振回路及びインバータ回路の両方をクロック分配回路に設けなくてはならないので、回路構造が複雑化し、回路面積の増大を招いてしまう。
【００１３】
すなわち、従来の手法によっては、広帯域のクロック信号に対応した省面積のクロックバッファ回路及びクロック分配回路を実現することはできなかった。
【課題を解決するための手段】
【００１４】
本発明の一態様であるクロックバッファ回路は、クロック入力からの入力クロック信号の少なくとも正転出力を、クロック出力へ出力するドライバ部と、前記ドライバ部とクロック出力との間に配置されたＬＣタンク部と、を備え、前記ドライバ部は、入力クロック信号の周波数に対応した制御信号に応じて、当該ドライバ部の入力と出力とを短絡させるスイッチを備えるものである。
【００１５】
本発明の一態様であるクロックバッファ回路によれば、クロック信号の周波数に応じて、クロックバッファ回路の動作を、高周波の入力クロックに対応した共振回路としての動作、又は、低周波の入力クロックに対応したインバータ回路としての動作に切り換えることが可能である。これにより、単一のクロックバッファ回路により、広い周波数帯のクロック信号に対応することが可能である。
【発明の効果】
【００１６】
本発明によれば、小さな回路規模により広帯域のクロック信号に対応できるクロックバッファ回路を提供することができる。
【図面の簡単な説明】
【００１７】
【図１】実施の形態１にかかるクロックバッファ回路１００の構成を示すブロック図である。
【図２】実施の形態２にかかるクロックバッファ回路２００の構成を示すブロック図である。
【図３】実施の形態３にかかるクロックバッファ回路３００の構成を示すブロック図である。
【図４】実施の形態４にかかるクロックバッファ回路４００の構成を示すブロック図である。
【図５】実施の形態５にかかるクロックバッファ回路５００の構成を示すブロック図である。
【図６】実施の形態６にかかるクロックバッファ回路６００の構成を示すブロック図である。
【図７】可変インダクタの構成例を示す回路図である。
【図８】実施の形態６におけるシミュレーションに用いたクロック分配回路のブロック図である。
【図９Ａ】実施の形態６における第１のシミュレーション条件におけるシミュレーション結果を示す信号波形である。
【図９Ｂ】実施の形態６における第２のシミュレーション条件におけるシミュレーション結果を示す信号波形である。
【図９Ｃ】実施の形態６における第３のシミュレーション条件におけるシミュレーション結果を示す信号波形である。
【図１０】実施の形態７にかかるクロックバッファ回路のインダクタ−スイッチ部の構成を示す回路図である。
【図１１】実施の形態８にかかるクロックバッファ回路のインダクタ−スイッチ部の構成を示す回路図である。
【図１２】実施の形態９にかかるクロック分配回路９００の構成を示すブロック図である。
【図１３】実施の形態１０にかかるクロック分配回路１０００の構成を示すブロック図である。
【図１４】実施の形態１０にかかる周波数検出回路の構成例を示す回路図である。
【図１５】実施の形態１０にかかる周波数検出回路の構成例を示す回路図である。
【図１６】従来のクロック分配回路１６００の構成例を示すブロック図である。
【図１７】一般的なＨ型クロック分配回路１７００の構成例を示すブロック図である。
【図１８】ＰＬＬ回路１８００の構成例を示すブロック図である。
【図１９】ＬＣ共振回路１９００の一例を示すブロック図である。
【発明を実施するための形態】
【００１８】
以下、図面を参照して本発明の実施の形態について説明する。各図面においては、同一要素には同一の符号が付されており、必要に応じて重複説明は省略される。
【００１９】
実施の形態１
まず、本発明の実施の形態１にかかるクロックバッファ回路について説明する。図１は、実施の形態１にかかるクロックバッファ回路１００の構成を示すブロック図である。クロックバッファ回路１００は、図１に示すように、クロック入力ＩＮ及びＩＮＢとクロック出力ＯＵＴ及びＯＵＴＢとの間に、ドライバ部１１及びＬＣタンク部２１が配置される。クロック入力ＩＮ及びＩＮＢには、差動クロック信号が入力される。クロック出力ＯＵＴ及びＯＵＴＢからは、差動クロック信号が出力される。
【００２０】
ドライバ部１１は、インバータＩＮＶ１及びＩＮＶ２、スイッチＳＷ１及びＳＷ２により構成される。スイッチＳＷ１は、クロック入力ＩＮとクロック出力ＯＵＴとの間に接続される。スイッチＳＷ２は、クロック入力ＩＮＢとクロック出力ＯＵＴＢとの間に接続される。インバータＩＮＶ１は、クロック入力ＩＮＢとクロック出力ＯＵＴとの間に接続され、クロック入力ＩＮＢに入力されるクロック信号の反転信号をクロック出力ＯＵＴへ出力する。インバータＩＮＶ２は、クロック入力ＩＮとクロック出力ＯＵＴＢとの間に接続され、クロック入力ＩＮに入力されるクロック信号の反転信号を、クロック出力ＯＵＴＢへ出力する。
【００２１】
ＬＣタンク部２１は、可変インダクタＬｖ及び可変容量Ｃｖにより構成される。可変インダクタＬｖ及び可変容量Ｃｖは、クロック出力ＯＵＴ及びＯＵＴＢの間に、並列に接続される。なお、可変インダクタＬｖは、固定インダクタとしてもよい。可変容量Ｃｖは、固定容量としてもよい。
【００２２】
続いて、クロックバッファ回路１００の動作について説明する。ドライバ部１１のスイッチＳＷ１及びＳＷ２がオンである場合には、クロックバッファ回路１００は、図１６に示すＬＣ共振回路１６００と等価の回路となる。よって、クロックバッファ回路１００は、入力クロック信号に対して注入同期し、入力クロック信号の周波数で共振する。つまり、クロックバッファ回路１００は、入力クロック信号に同期して信号を増幅するバッファ回路として動作する。クロック入力ＩＮ及びＩＮＢに入力されたクロック信号は増幅される。増幅されたクロック信号は、それぞれクロック出力ＯＵＴ及びＯＵＴＢから出力クロック信号として出力される。その結果、クロックバッファ回路１００のクロックスキューを低減できる。
【００２３】
また、クロックバッファ回路１００では、可変インダクタＬｖのインダクタンス値及び可変容量Ｃｖの容量値は可変である。よって、入力クロック信号の周波数がある程度変化しても、可変インダクタＬｖのインダクタンス値及び可変容量Ｃｖの容量値を調整することにより、入力クロック信号に追従することができる。可変インダクタＬｖのインダクタンス値及び可変容量Ｃｖの容量値の調整は、外部に設けられた制御回路（不図示）などから、可変インダクタＬｖ及び可変容量Ｃｖへ、制御信号を供給することにより実現できる。例えば、外部に設けられた制御回路はクロック信号の周波数を検出し、検出結果に基づいて制御信号を生成することが可能である。これにより、クロックバッファ回路１００は、例えば最大周波数の１／４倍〜１倍の周波数帯において共振が可能となる。
【００２４】
ドライバ部１１のスイッチＳＷ１及びＳＷ２がオフである場合には、ドライバ部１１は、インバータ回路となる。クロック入力ＩＮ及びＩＮＢに入力されたクロック信号は増幅される。増幅されたクロック信号は、それぞれクロック出力ＯＵＴ及びＯＵＴＢから出力クロック信号として出力される。よって、入力クロック信号の周波数がＬＣタンク部２１の共振周波数に対して約１／４以下である場合でも、クロックバッファ回路１００が動作できる。この場合、クロックスキュー低減の効果は発揮されないが、入力クロック信号の周波数が低いので、クロックスキューは問題とはならない。その結果、クロックバッファ回路１００は、低周波数の入力クロック信号を増幅できる。
【００２５】
すなわち、クロックバッファ回路１００は、スイッチＳＷ１及びＳＷ２により、ドライバ部１１の動作を切り換えることができる。これにより、クロックバッファ回路１００の動作を、共振回路としての動作又はインバータ回路としての動作に切り換えることが可能である。なお、クロックバッファ回路１００は、いずれの場合でも、入力クロック信号の正転出力を、出力クロック信号として出力する。
【００２６】
なお、スイッチＳＷ１及び２は、外部に設けられた制御回路（不図示）などから、制御信号が供給されることにより開閉することができる。例えば、外部に設けられた制御回路はクロック信号の周波数を検出し、検出結果に基づいて制御信号を生成することが可能である。
【００２７】
従って、クロックバッファ回路１００は、広い周波数帯の入力クロック信号に対応することができる。また、可変インダクタＬｖのインダクタンス値及び可変容量Ｃｖの容量値を変化させることで、ＬＣタンク部２１の共振周波数を変化させることができる。その結果、クロックバッファ回路１００は、広い周波数帯の入力クロック信号に対して共振することができる。
【００２８】
実施の形態２
次に、本発明の実施の形態２にかかるクロックバッファ回路について説明する。図２は、実施の形態２にかかるクロックバッファ回路２００の構成を示すブロック図である。クロックバッファ回路２００は、図２に示すように、実施の形態１にかかるクロックバッファ回路１００のＬＣタンク部２１をＬＣタンク部２２に置き換えた構成を有する。ＬＣタンク部２２は、クロック出力ＯＵＴ及びＯＵＴＢの間で、可変インダクタＬｖに対して直列に接続されるスイッチＳＷ３を有する。なお、図２に示すスイッチＳＷ３の接続位置は単なる例示であり、例えば、可変インダクタＬｖ及びスイッチＳＷ３の位置を入れ換えてもよい。クロックバッファ回路２００のその他の構成は、クロックバッファ回路１００と同様であるので、説明を省略する。
【００２９】
続いて、クロックバッファ回路１００の動作について説明する。ドライバ部１１のスイッチＳＷ１及びＳＷ２、ＬＣタンク部２２のスイッチＳＷ３がオンである場合には、クロックバッファ回路２００は、図１６に示すＬＣ共振回路と等価の回路となる。よって、クロックバッファ回路２００は、クロックバッファ回路１００と同様に、入力クロック信号に同期して信号を増幅するバッファ回路として動作する。その結果、クロックバッファ回路２００のクロックスキューを低減できる。
【００３０】
ドライバ部１１のスイッチＳＷ１及びＳＷ２がオフ、ＬＣタンク部２２のスイッチＳＷ３がオンである場合には、クロックバッファ回路２００は、インバータ回路となる。よって、クロックバッファ回路２００は、クロックバッファ回路１００と同様に、低周波数の入力クロック信号を増幅できる。
【００３１】
ドライバ部１１のスイッチＳＷ１及びＳＷ２、ＬＣタンク部２２のスイッチＳＷ３がオフである場合には、出力クロック信号の短絡経路が切断され、可変インダクタＬｖには貫通電流が流れない。この場合、ＬＣタンク部２２はＬＣ共振器として機能しない。すなわち、クロックバッファ回路２００は、必要に応じてＬＣタンク部２２のオン／オフを切り替えることができる。これにより、さらに低周波の入力クロック信号に対応することが可能となる。
【００３２】
また、可変インダクタＬｖには貫通電流が流れないので、入力クロック信号を停止した場合に、出力クロック信号の出力を速やかに停止することが可能となる。
【００３３】
なお、スイッチＳＷ３は、外部に設けられた制御回路（不図示）などから、制御信号が供給されることにより開閉することができる。例えば、外部に設けられた制御回路はクロック信号の周波数を検出し、検出結果に基づいて制御信号を生成することが可能である。
【００３４】
実施の形態３
次に、本発明の実施の形態３にかかるクロックバッファ回路について説明する。図３は、実施の形態３にかかるクロックバッファ回路３００の構成を示すブロック図である。クロックバッファ回路３００は、図３に示すように、実施の形態２にかかるクロックバッファ回路２００のＬＣタンク部２２を、ＬＣタンク部２３に置き換えたものである。
【００３５】
ＬＣタンク部２３は、ＬＣタンク部２２における可変インダクタＬｖ及び可変容量Ｃｖを、それぞれ固定インダクタＬｆ及び固定容量Ｃｆに置き換えたものである。クロックバッファ回路３００のその他の構成は、クロックバッファ回路２００と同様であるので、説明を省略する。
【００３６】
クロックバッファ回路３００は、ＬＣタンク部２３の共振周波数を調整できないことを除き、クロックバッファ回路２００と同様の動作が可能である。従って、クロックバッファ回路３００によれば、広い周波数帯の入力クロック信号に対応可能な、低消費電力のクロックバッファ回路を実現することができる。
【００３７】
実施の形態４
次に、本発明の実施の形態４にかかるクロックバッファ回路について説明する。図４は、実施の形態４にかかるクロックバッファ回路４００の構成を示すブロック図である。クロックバッファ回路４００は、図４に示すように、実施の形態２にかかるクロックバッファ回路２００のＬＣタンク部２２を、ＬＣタンク部２４に置き換えたものである。
【００３８】
ＬＣタンク部２４は、ＬＣタンク部２２における可変容量Ｃｖを除去した構成を有する。クロックバッファ回路４００は、取り除いた可変容量Ｃｖを、配線の寄生容量及びクロックバッファ回路４００に接続される負荷の容量で代替するものである。なお、可変インダクタＬｖは、固定インダクタとしてもよい。クロックバッファ回路４００のその他の構成は、クロックバッファ回路２００と同様であるので、説明を省略する。
【００３９】
つまり、クロックバッファ回路４００は、クロックバッファ回路２００と同様に動作することが可能である。従って、クロックバッファ回路４００によれば、広い周波数帯の入力クロック信号に対応可能な、低消費電力のクロックバッファ回路を実現することができる。
【００４０】
実施の形態５
次に、本発明の実施の形態５にかかるクロックバッファ回路について説明する。図５は、実施の形態５にかかるクロックバッファ回路５００の構成を示すブロック図である。クロックバッファ回路５００は、図５に示すように、シングルエンド信号である入力クロック信号が供給される。クロックバッファ回路５００は、ドライバ部１５及びＬＣタンク部２５により構成される。
【００４１】
ドライバ部１５は、インバータＩＮＶ３及びＩＮＶ４、スイッチＳＷ４により構成される。インバータＩＮＶ３の入力はクロック入力ＩＮと接続され、出力はインバータＩＮＶ４の入力と接続される。インバータＩＮＶ４の出力はクロック出力ＯＵＴと接続される。スイッチＳＷ４は、インバータＩＮＶ３の入力とインバータＩＮＶ４の出力との間に接続される。
【００４２】
ＬＣタンク部２５は、可変インダクタＬｖ、可変容量Ｃｖ及びスイッチＳＷ５により構成される。可変インダクタＬｖ及び可変容量Ｃｖは、クロック出力ＯＵＴと接地端子との間に、並列に接続される。なお、可変インダクタＬｖは、固定インダクタとしてもよい。可変容量Ｃｖは、固定容量としてもよい。スイッチＳＷ５は、クロック出力ＯＵＴと接地端子との間で、可変インダクタＬｖに対して直列に接続される。なお、図５に示すスイッチＳＷ５の接続位置は単なる例示であり、例えば、可変インダクタＬｖ及びスイッチＳＷ５の位置を入れ換えてもよい。
【００４３】
続いて、クロックバッファ回路５００の動作について説明する。ドライバ部１５のスイッチＳＷ４及びＬＣタンク部２５のスイッチＳＷ５がオンである場合には、クロックバッファ回路５００は、入力クロック信号に対して注入同期し、入力クロック信号の周波数で共振する。つまり、クロックバッファ回路４００は、入力クロック信号に同期して信号を増幅するバッファ回路として動作する。その結果、クロックバッファ回路４００のクロックスキューを低減できる。
【００４４】
また、クロックバッファ回路４００では、図１に示すクロックバッファ回路１００と同様に、可変インダクタＬｖのインダクタンス値及び可変容量Ｃｖの容量値は可変である。よって、入力クロック信号の周波数がある程度変化しても、可変インダクタＬｖのインダクタンス値及び可変容量Ｃｖの容量値を調整することにより、入力クロック信号に追従することができる。可変インダクタＬｖのインダクタンス値及び可変容量Ｃｖの容量値の調整は、外部に設けられた制御回路（不図示）などから、可変インダクタＬｖ及び可変容量Ｃｖへ、制御信号を供給することにより実現できる。例えば、外部に設けられた制御回路はクロック信号の周波数を検出し、検出結果に基づいて制御信号を生成することが可能である。これにより、クロックバッファ回路４００は、例えば最大周波数の１／４倍〜１倍の周波数でも共振が可能となる。
【００４５】
ドライバ部１５のスイッチＳＷ４がオフ、ＬＣタンク部２５のスイッチＳＷ５がオンである場合には、ドライバ部１５は、インバータＩＮＶ３及びＩＮＶ４からなる正論理のバッファ回路となる。従って、より低い入力クロック信号を増幅することができる。クロックバッファ回路５００の動作を、共振回路としての動作又はインバータ回路としての動作に切り換えることが可能である。なお、クロックバッファ回路５００は、いずれの場合でも、入力クロック信号の正転出力を、出力クロック信号として出力する。
【００４６】
ドライバ部１５のスイッチＳＷ４及びＬＣタンク部２５のスイッチＳＷ５がオフである場合には、可変インダクタＬｖに貫通電流が流れないので、ＬＣタンク部２５はＬＣ共振器として機能しない。すなわち、クロックバッファ回路５００は、必要に応じてＬＣタンク部２５のオン／オフを切り替えることができる。これにより、さらに低周波の入力クロック信号に対応することが可能となる。
【００４７】
また、可変インダクタＬｖには貫通電流が流れないので、入力クロック信号を停止した場合に、出力クロック信号の出力を速やかに停止することが可能となる。
【００４８】
よって、クロックバッファ回路５００によれば、広い周波数帯の入力クロック信号に対応できる低消費電力のクロックバッファ回路を提供することができる。
【００４９】
実施の形態６
続いて、本発明の実施の形態６にかかるクロックバッファ回路について説明する。図６は、実施の形態６にかかるクロックバッファ回路６００の構成を示す回路図である。クロックバッファ回路６００は、実施の形態２にかかるクロックバッファ回路２００を具体的な回路により構成したものである。
【００５０】
電源回路６１は、カレントミラー回路を構成するｐ型ＭＩＳトランジスタ（ＭＩＳＦＥＴ）Ｍ８及びＭ９を有する。ｐ型ＭＩＳトランジスタＭ８及びＭ９のソースは、電源端子と接続される。ｐ型ＭＩＳトランジスタＭ８のドレインは、端子ＩＲＥＦ、ｐ型ＭＩＳトランジスタＭ８及びＭ９のゲートと接続される。ｐ型ＭＩＳトランジスタＭ９のドレインは、ドライバ部１１と接続される。これにより、電源回路６１は、端子ＩＲＥＦに流れる基準電流の電流値に比例する電流値の電流を、ドライバ部１１に供給する。
【００５１】
ドライバ部１１は、ｎ型ＭＩＳトランジスタ（ＭＩＳＦＥＴ）Ｍ１、Ｍ３、Ｍ５及びＭ６、ｐ型ＭＩＳトランジスタ（ＭＩＳＦＥＴ）Ｍ２及びＭ４により構成される。ｎ型ＭＩＳトランジスタＭ３とｐ型ＭＩＳトランジスタＭ４とは、図２に示すインバータＩＮＶ１に対応するインバータを構成する。ｎ型ＭＩＳトランジスタＭ１とｐ型ＭＩＳトランジスタＭ２とは、図２に示すインバータＩＮＶ２に対応するインバータを構成する。また、ｎ型ＭＩＳトランジスタＭ５は、図２のスイッチＳＷ１に対応し、トランスファゲートとして機能する。ｎ型ＭＩＳトランジスタＭ６は、図２のスイッチＳＷ２に対応し、トランスファゲートとして機能する。
【００５２】
ｐ型ＭＩＳトランジスタＭ２のソースは、電源回路６１のｐ型ＭＩＳトランジスタＭ９のドレインと接続される。ｐ型ＭＩＳトランジスタＭ２のドレインは、ｎ型ＭＩＳトランジスタＭ１のドレインと接続される。ｎ型ＭＩＳトランジスタＭ１のソースは、接地端子と接続される。インバータＩＮＶ２の入力であるｎ型ＭＩＳトランジスタＭ１及びｐ型ＭＩＳトランジスタＭ２のゲートは、クロック入力ＩＮと接続される。インバータＩＮＶ２の出力であるｎ型ＭＩＳトランジスタＭ１のドレインとｐ型ＭＩＳトランジスタＭ２のドレインとの間のノードは、クロック出力ＯＵＴＢと接続される。
【００５３】
ｐ型ＭＩＳトランジスタＭ４のソースは、電源回路６１のｐ型ＭＩＳトランジスタＭ９のドレインと接続される。ｐ型ＭＩＳトランジスタＭ４のドレインは、ｎ型ＭＩＳトランジスタＭ３のドレインと接続される。ｎ型ＭＩＳトランジスタＭ３のソースは、接地端子と接続される。インバータＩＮＶ１の入力であるｎ型ＭＩＳトランジスタＭ３及びｐ型ＭＩＳトランジスタＭ４のゲートは、クロック入力ＩＮＢと接続される。インバータＩＮＶ１の出力であるｎ型ＭＩＳトランジスタＭ３のドレインとｐ型ＭＩＳトランジスタＭ４のドレインとの間のノードは、クロック出力ＯＵＴと接続される。
【００５４】
スイッチＳＷ１であるｎ型ＭＩＳトランジスタＭ５は、クロック入力ＩＮとクロック出力ＯＵＴとの間に接続される。ｎ型ＭＩＳトランジスタＭ５のゲートには、制御信号ＳＣＮＴ１が供給される。スイッチＳＷ２であるｎ型ＭＩＳトランジスタＭ６は、クロック入力ＩＮＢとクロック出力ＯＵＴＢとの間に接続される。ｎ型ＭＩＳトランジスタＭ６のゲートには、制御信号ＳＣＮＴ２が供給される。
【００５５】
ＬＣタンク部２２は、可変インダクタＬｖ１及びＬｖ２、可変容量Ｃｖ、ｎ型ＭＩＳトランジスタＭ７により構成される。可変インダクタＬｖ１及びＬｖ２は、図２の可変インダクタＬｖに対応する。ｎ型ＭＩＳトランジスタＭ７は、図２のスイッチＳＷ３に対応し、トランスファゲートとして機能する。ｎ型ＭＩＳトランジスタＭ７、可変インダクタＬｖ１及びＬｖ２は、クロック出力ＯＵＴ及びＯＵＴＢの間に直列に接続される（インダクタ−スイッチ部２２１）。ｎ型ＭＩＳトランジスタＭ７のゲートには、制御信号ＳＣＮＴ３が供給される。なお、図６に示すｎ型ＭＩＳトランジスタＭ７、可変インダクタＬｖ１及びＬｖ２の接続順序は単なる例示であり、図６に示す順序に限られない。
【００５６】
上述の制御信号ＳＣＮＴ１〜ＳＣＮＴ３は、外部に設けられた制御回路（不図示）などにより供給することができる。例えば、外部に設けられた制御回路はクロック信号の周波数を検出し、検出結果に基づいて制御信号を生成することが可能である。
【００５７】
ここで、制御信号ＳＣＮＴ３は、高レベル及び低レベルからなる２値信号とすることができる。また、高電圧と低電圧との間の任意の電圧を有する信号を制御信号ＳＣＮＴ３として供給し、ｎ型ＭＩＳトランジスタＭ７のソース−ドレイン間抵抗を連続的に変化せることで、後述する式（２）に示すように、クロックバッファ回路の共振周波数を変化させることも可能である。
【００５８】
可変容量Ｃｖは、クロック出力ＯＵＴ及びＯＵＴＢの間に、インダクタ−スイッチ部２２１と並列に接続される。例えば、可変容量Ｃｖをシリコンチップ上に形成する場合には、可変容量Ｃｖは、ＭＩＳトランジスタのゲート容量やＭＩＳトランジスタのソース部及びドレイン部のｐｎ接合を利用して形成される。
【００５９】
可変インダクタＬｖ１及びＬｖ２のインダクタンス値及び可変容量Ｃｖの容量値の調整は、外部に設けられた制御回路（不図示）などから、これらへ制御信号を供給することにより実現できる。例えば、外部に設けられた制御回路はクロック信号の周波数を検出し、検出結果に基づいて制御信号を生成することが可能である。
【００６０】
なお、可変容量Ｃｖは、固定容量としてもよい。また、可変インダクタＬｖ１及びＬｖ２の両方又はいずれか一方を、固定インダクタとしてもよい。可変容量Ｃｖは、容量素子を配置することなく、配線容量をもって代用することもできる。
【００６１】
続いて、可変インダクタＬｖ１及びＬｖ２の構成例について説明する。図７は、可変インダクタＬｖ１及びＬｖ２の構成例を示す回路図である。可変インダクタＬｖ１は、固定インダクタＬｆ１及びＬｆ２、スイッチＭｖ１及びＭｖ２により構成される。スイッチＭｖ１はｎ型ＭＩＳトランジスタ（ＭＩＳＦＥＴ）により構成され、スイッチＭｖ２はｐ型ＭＩＳトランジスタ（ＭＩＳＦＥＴ）により構成される。
【００６２】
固定インダクタＬｆ１、スイッチＭｖ１及び固定インダクタＬｆ４は、端子Ａと端子Ｂとの間に、この順で直列に接続される。スイッチＭｖ２は、固定インダクタＬｆ１の端子Ａ側の端子と、固定インダクタＬｆ３のスイッチＭｖ１側の端子と、の間に接続される。スイッチＭｖ１の制御端子（ゲート端子）とスイッチＭｖ２の制御端子（ゲート端子）には、制御信号ＳＣＮＴ４が供給される。すなわち、スイッチＭｖ１とスイッチＭｖ２とは、制御信号ＳＣＮＴ４に応じて、相補的に動作する。なお、制御信号ＳＣＮＴ４は、外部に設けられた制御回路（不図示）などにより供給することができる。例えば、外部に設けられた制御回路はクロック信号の周波数を検出し、検出結果に基づいて制御信号を生成することが可能である。
【００６３】
制御信号ＳＣＮＴ４が高レベルであれば、スイッチＭｖ１がオン、スイッチＭｖ２がオフとなる。この場合、端子Ａと端子Ｂとの間のインダクタンス値は、固定インダクタＬｆ１及びＬｆ２のインダクタンス値の和となる。一方、制御信号ＳＣＮＴ４が低レベルであれば、スイッチＭｖ１がオフ、スイッチＭｖ２がオンとなる。この場合、端子Ａと端子Ｂとの間のインダクタンス値は、固定インダクタＬｆ２のインダクタンス値となる。つまり、可変インダクタＬｖ１及びＬｖ２が図７の構成を有する場合、制御信号ＳＣＮＴ４により、インダクタンス値を２段階に変化させることができる。
【００６４】
続いて、クロックバッファ回路６００の動作について説明する。制御信号ＳＣＮＴ１〜３が高レベルである場合には、ｎ型ＭＩＳトランジスタＭ５〜Ｍ７はオンとなる。その結果、クロック入力ＩＮとクロック出力ＯＵＴとの間、及び、クロック入力ＩＮＢとクロック出力ＯＵＴＢとの間が直結され、共振が生じる（共振状態）。
【００６５】
制御信号ＳＣＮＴ１及びＳＣＮＴ２が低レベル、制御信号ＳＣＮＴ３が高レベルである場合には、ｎ型ＭＩＳトランジスタＭ５及びＭ６はオフ、ｎ型ＭＩＳトランジスタＭ７はオンとなる。よって、クロックバッファ回路６００は、可変インダクタＬｖ及び可変容量Ｃｖを負荷とするインバータ回路となる。
【００６６】
制御信号ＳＣＮＴ１〜３が低レベルである場合には、ｎ型ＭＩＳトランジスタＭ５〜Ｍ７はオフとなる。よって、クロックバッファ回路６００は、可変容量Ｃｖのみを負荷とするインバータ回路となる。
【００６７】
クロックバッファ回路６００における共振状態は、供給されるクロック信号の周波数が最も高い状態で使用される。ここで、クロック出力ＯＵＴ及びＯＵＴＢのそれぞれに繋がる配線の寄生容量をＣｗ、可変インダクタＬｖ１及びＬｖ２のインダクタンス値を共にＬｖ０とする。このとき、クロックバッファ回路６００の共振周波数ｆは、次の式（１）で示される。
【数１】
【００６８】
故に、入力クロック信号の周波数が低くなった場合には、インダクタンス値Ｌｖ０や容量値Ｃｖを大きくするように変化させることで、共振周波数ｆを入力クロック信号に追従させることができる。
【００６９】
ただし、一般にオンチップで実現可能な可変容量や可変インダクタの可変範囲は２〜４倍程度である。さらに、式（１）に示すように、共振周波数はインダクタンス値Ｌｖ０及び容量値Ｃｖの平方根でしか変化しない。従って、共振周波数が追従できる周波数帯には限界がある。例えば、インダクタンス値が固定で、容量値のみが可変である場合、実現可能な共振周波数の変化量は√２倍程度となる。つまり、最高のクロック周波数の１／√２が追従下限周波数となり、この追従下限周波数以下の周波数では注入同期できない。入力クロック信号の周波数が追従下限周波数以下の場合には、ｎ型ＭＩＳトランジスタＭ５及びＭ６をオフ、ｎ型ＭＩＳトランジスタＭ７をオンとする。つまり、クロックバッファ回路６００を、可変インダクタＬｖ１及びＬｖ２、可変容量Ｃｖを負荷とするインバータ回路として動作させる。
【００７０】
ところが、可変インダクタＬｖ１及びＬｖ２を負荷とする回路では、入力クロック信号の周波数が式（１）に示す共振周波数ｆから離れるほど、ゲインが下がる。また、入力クロック信号を停止した場合でも、可変インダクタＬｖ１及びＬｖ２に貫通電流が流れてしまし、消費電力が増大する原因となる。このため、入力クロック信号の周波数がさらに低い場合には、ｎ型ＭＩＳトランジスタＭ７をオフとする。これにより、可変インダクタＬｖ１及びＬｖ２を非導通状態として、出力クロック信号を停止させる。
【００７１】
一方、インダクタンス値及び容量値を共に可変とする場合には、入力クロック信号の最高周波数の１／４程度までは注入同期が可能となるので、この周波数を境として共振状態と非共振状態とを切り替える。
【００７２】
上述では、制御信号ＳＣＮＴ３が高レベル又は低レベルの２値である場合について説明した。一方、図６に示すようにｎ型ＭＩＳトランジスタＭ７をトランスファゲートとして使用する場合には、ｎ型ＭＩＳトランジスタＭ７のソース−ドレイン間の抵抗がトランスファゲートのオン抵抗となる。ｎ型ＭＩＳトランジスタＭ７はＭＩＳＦＥＴであるので、オン抵抗は制御信号ＳＣＮＴ３の電圧に応じて変化する。ｎ型ＭＩＳトランジスタＭ７のオン抵抗をＲ７とすると、オン抵抗Ｒ７を考慮した場合の共振周波数ｆは、式（２）で表される。
【数２】
【００７３】
式（２）に示すように、ｎ型ＭＩＳトランジスタＭ７のオン抵抗Ｒ７が大きいほど、共振周波数ｆは下がる。つまり、入力クロック信号の周波数が下がった場合に、制御信号ＳＣＮＴ３の電圧を下げることで、共振周波数ｆを入力クロック信号の周波数に追従させることができる。同様に、入力クロック信号の周波数が上がった場合に、制御信号ＳＣＮＴ３の電圧を上げることで、共振周波数ｆを入力クロック信号の周波数に追従させることができる。
【００７４】
さらに、本実施の形態にかかる効果を示すために、回路シミュレーションによりクロックバッファ回路の動作を検証した。図８は、シミュレーションに用いたクロック分配回路のブロック図である。クロックバッファ回路ＣＢＵＦ１及びＣＢＵＦ２は、クロックバッファ回路６００と同じ構成を有する。
【００７５】
クロックバッファ回路ＣＢＵＦ１のクロック入力ＩＮ１及びＩＮＢ１には、クロック信号源ＣＳＯＵＲＣＥが供給される。クロックバッファ回路ＣＢＵＦ１は供給されたクロック信号を増幅する。増幅されたクロック信号は、クロックバッファ回路ＣＢＵＦ１のクロック出力ＯＵＴ１及びＯＵＴＢ１から、伝送線路ＴＭＬ１を介して、それぞれクロックバッファ回路ＣＢＵＦ２のクロック入力ＩＮ２及びＩＮＢ２へ供給される。クロックバッファ回路ＣＢＵＦ２は供給されたクロック信号を増幅する。増幅されたクロック信号は、クロックバッファ回路ＣＢＵＦ２のクロック出力ＯＵＴ１及びＯＵＴＢ１から、伝送線路ＴＭＬ２を介して、次の段の回路へ出力される。
【００７６】
本シミュレーションでは、クロックバッファ回路ＣＢＵＦ１のクロック出力ＯＵＴ１及びＯＵＴＢ１の間、又は、クロック出力ＯＵＴ２及びＯＵＴＢ２の間でのクロック信号のタイミングのずれを観測する。本シミュレーションでは、９０ｎｍノードのＣＭＯＳプロセスのＭＩＳＦＥＴを使用することを仮定する。電源電圧は１．０Ｖと仮定する。インダクタ素子は、同じく９０ｎｍノードのＣＭＯＳプロセスのメタル配線で実現可能なものとし、低周波での直列インダクタンスを２．１ｎＨ、直列抵抗を３１Ωとする。また、伝送線路もこのプロセスのメタル配線で実現可能なものとし、幅０．５μｍかつ長さ１ｍｍのグローバル配線を配線するもと仮定する。なお、可変容量Ｃｖは設けず、容量負荷は伝送線路の寄生容量のみとする。
【００７７】
上記の仮定の下、３つの条件についてシミュレーションを行った。第１のシミュレーション条件は、クロック信号源ＣＳＯＵＲＣＥのクロック信号周波数が５ＧＨｚであり、制御信号ＳＣＮＴ１〜３が高レベル（すなわち、ｎ型ＭＩＳトランジスタＭ５〜Ｍ７がオン）の場合である。図９Ａは、第１のシミュレーション条件におけるシミュレーション結果を示す信号波形である。クロックバッファ回路ＣＢＵＦ１及びＣＢＵＦ２は５ＧＨｚで共振するように設計されている。そのため、相補信号のそれぞれの波形（クロック出力端子ＯＵＴ１及びＯＵＴＢ１における波形、又はクロック出力端子ＯＵＴ２及びＯＵＴＢ２における波形）が交わるタイミングのずれは非常に小さく、図９Ａに示すように、わずか７ｐｓである。
【００７８】
第２のシミュレーション条件は、クロック信号源ＣＳＯＵＲＣＥのクロック信号周波数が１ＧＨｚであり、制御信号ＳＣＮＴ１〜３が高レベル（すなわち、ｎ型ＭＩＳトランジスタＭ５〜Ｍ７がオン）の場合である。図９Ｂは、第２のシミュレーション条件におけるシミュレーション結果を示す信号波形である。前述のように、クロックバッファ回路ＣＢＵＦ１及びＣＢＵＦ２は５ＧＨｚで共振するように設計されている。そのため、クロックバッファ回路ＣＢＵＦ１及びＣＢＵＦ２は周波数１ＧＨｚのクロック信号に対して共振できない。その結果、図９Ｂに示すように、出力信号の出力振幅が低下してしまう。
【００７９】
第３のシミュレーション条件は、クロック信号源ＣＳＯＵＲＣＥのクロック信号周波数が１ＧＨｚであり、制御信号ＳＣＮＴ１〜３が低レベル（すなわち、ｎ型ＭＩＳトランジスタＭ５〜Ｍ７がオフ）の場合である。図９Ｃは、第３のシミュレーション条件におけるシミュレーション結果を示す信号波形である。この場合、クロックバッファ回路ＣＢＵＦ１及びＣＢＵＦ２は、単なるインバータ回路となる。そのため、クロックバッファ回路ＣＢＵＦ１及びＣＢＵＦ２は、クロック信号の周波数が１ＧＨｚでも、動作可能となる。このときのタイミングのずれは４９ｐｓとなり、共振状態の場合（第１のシミュレーション条件）よりも大きくなるが、遅いクロックでは信号タイミングに余裕があるので、クロック信号のタイミングがずれても誤動作は発生しない。
【００８０】
従って、クロックバッファ回路６００は、広い周波数帯の入力クロック信号に対応することができる。また、可変インダクタのインダクタンス値及び可変容量の容量値を変化させることで、ＬＣタンク部２２の共振周波数を変化させることができる。その結果、クロックバッファ回路６００は、広い周波数帯の入力クロック信号に対して共振することができる。さらに、クロックバッファ回路６００は、必要に応じてＬＣタンク部２２のオン／オフを切り替えることができる。これにより、さらに低周波の入力クロック信号に対応することが可能となる。
【００８１】
実施の形態７
続いて、本発明の実施の形態７にかかるクロックバッファ回路について説明する。本実施の形態にかかるクロックバッファ回路は、実施の形態６にかかるクロックバッファ回路６００のインダクタ−スイッチ部２２１を、インダクタ−スイッチ部２２２に置き換えた構成を有する。本実施の形態にかかるクロックバッファ回路のその他の構成は、クロックバッファ回路６００と同様であるので、以下では、インダクタ−スイッチ部２２２について説明する。
【００８２】
図１０は、実施の形態７にかかるクロックバッファ回路のインダクタ−スイッチ部２２２の構成を示す回路図である。インダクタ−スイッチ部２２２は、固定インダクタ素子Ｌｆ１及びＬｆ２、スイッチＳＷ３０により構成される。固定インダクタ素子Ｌｆ１及びＬｆ２は、それぞれインダクタ−スイッチ部２２１の可変インダクタＬｖ１及びＬｖ２に対応する。スイッチＳＷ７は、インダクタ−スイッチ部２２１のｎ型ＭＩＳトランジスタＭ７に対応する。固定インダクタ素子Ｌｆ１、スイッチＳＷ７及び固定インダクタ素子Ｌｆ２は、クロック出力ＯＵＴＢとクロック出力ＯＵＴとの間に、この順で接続されている。
【００８３】
スイッチＳＷ７は、並列接続されたｎ（ｎは、２以上の整数）個のｎ型ＭＩＳトランジスタＭ７０＿１〜Ｍ７０＿ｎにより構成される。ｎ型ＭＩＳトランジスタＭ７０＿１〜Ｍ７０＿ｎのゲートには、それぞれ制御信号ＳＣＮＴ７＿１〜ＳＣＮＴ７＿ｎが供給される。すなわち、ｎ型ＭＩＳトランジスタＭ７０＿１〜Ｍ７０＿ｎは、それぞれ制御信号ＳＣＮＴ７＿１〜ＳＣＮＴ７＿ｎに応じて開閉するスイッチ素子として機能する。制御信号ＳＣＮＴ７＿１〜ＳＣＮＴ７＿ｎは、インダクタ−スイッチ部２２１のｎ型ＭＩＳトランジスタＭ７０に供給される制御信号ＳＣＮＴ３に対応する。なお、ｎ型ＭＩＳトランジスタＭ７０＿１〜Ｍ７０＿ｎのそれぞれのソース−ドレイン間のオン抵抗は同じでもよいし、互いに異なっていてもよい。
【００８４】
ｎ型ＭＩＳトランジスタＭ７０＿１〜Ｍ７０＿ｎの合成オン抵抗は、ｎ型ＭＩＳトランジスタＭ７０＿１〜Ｍ７０＿ｎのうちでオン状態となっているものの個数により変化する。すなわち、制御信号ＳＣＮＴ７＿１〜ＳＣＮＴ７＿ｎのそれぞれを、独立して高レベル又は低レベルに変化させることで、ｎ型ＭＩＳトランジスタＭ７０＿１〜Ｍ７０＿ｎの合成オン抵抗を多段階に変化させることができる。これにより、式（２）に示すように、本実施の形態にかかるクロックバッファ回路の共振周波数を変化させることができる。
【００８５】
実施の形態８
続いて、本発明の実施の形態８にかかるクロックバッファ回路について説明する。本実施の形態にかかるクロックバッファ回路は、実施の形態６にかかるクロックバッファ回路６００のインダクタ−スイッチ部２２１を、インダクタ−スイッチ部２２３に置き換えた構成を有する。本実施の形態にかかるクロックバッファ回路のその他の構成は、クロックバッファ回路６００と同様であるので、以下では、インダクタ−スイッチ部２２３について説明する。
【００８６】
図１１は、実施の形態８にかかるクロックバッファ回路のインダクタ−スイッチ部２２３の構成を示す回路図である。インダクタ−スイッチ部２２３は、固定インダクタ素子Ｌｆ１＿１、Ｌｆ１＿２、Ｌｆ２＿１及びＬｆ２＿２、ｎ型ＭＩＳトランジスタＭ８０＿１及びＭ８０＿２により構成される。インダクタ−スイッチ部２２３は、スイッチの機能を包摂した可変インダクタとして構成される。インダクタ−スイッチ部２２３では、ｎ型ＭＩＳトランジスタＭ８０＿１及びＭ８０＿２が、それぞれスイッチ素子として動作する。
【００８７】
固定インダクタ素子Ｌｆ１＿２、固定インダクタ素子Ｌｆ１＿１、ｎ型ＭＩＳトランジスタＭ８０＿１、固定インダクタ素子Ｌｆ２＿１及びＬ固定インダクタ素子Ｌｆ２＿２は、クロック出力ＯＵＴＢとクロック出力ＯＵＴとの間に、この順で接続されている。ｎ型ＭＩＳトランジスタＭ８０＿２は、固定インダクタ素子Ｌｆ１＿１及びＬｆ１＿２間の接続点Ｃと、固定インダクタ素子Ｌｆ２＿１及びＬｆ２＿２間の接続点Ｄと、の間に接続される。すなわち、ｎ型ＭＩＳトランジスタＭ８０＿２がオンとなることにより、接続点Ｃと接続点Ｄとをバイパスするバイパス経路が構成される。ｎ型ＭＩＳトランジスタＭ８０＿１及びＭ８０＿２のゲートには、それぞれ制御信号ＳＣＮＴ８＿１及びＳＣＮＴ８＿２が供給される。
【００８８】
続いて、インダクタ−スイッチ部２２３の動作について説明する。制御信号ＳＣＮＴ８＿１が高レベル、制御信号ＳＣＮＴ８＿２が低レベルの場合、ｎ型ＭＩＳトランジスタＭ８０＿１はオン、ｎ型ＭＩＳトランジスタＭ８０＿２はオフとなる。よって、クロック出力ＯＵＴ及びＯＵＴＢ間の直列インダクタンス値は、固定インダクタ素子Ｌｆ１＿１、Ｌｆ１＿２、Ｌｆ２＿１及びＬｆ２＿２のインダクタンス値の和となる。
【００８９】
制御信号ＳＣＮＴ８＿１が低レベル、制御信号ＳＣＮＴ８＿２が高レベルの場合、ｎ型ＭＩＳトランジスタＭ８０＿１はオフ、ｎ型ＭＩＳトランジスタＭ８０＿２はオンとなる。よって、クロック出力ＯＵＴ及びＯＵＴＢ間の直列インダクタンス値は、固定インダクタ素子Ｌｆ１＿２及びＬｆ２＿２のインダクタンス値の和となる。
【００９０】
制御信号ＳＣＮＴ８＿１及び制御信号ＳＣＮＴ８＿２の両方が高レベルの場合、ｎ型ＭＩＳトランジスタＭ８０＿１及びＭ８０＿２は共にオンとなる。この場合、接続点Ｃと接続点Ｄとが短絡されるので、固定インダクタ素子Ｌｆ１＿１及びＬｆ２＿１はインダクタとしては機能しない。よって、クロック出力ＯＵＴ及びＯＵＴＢ間の直列インダクタンス値は、固定インダクタ素子Ｌｆ１＿２及びＬｆ２＿２のインダクタンス値の和となる。
【００９１】
制御信号ＳＣＮＴ８＿１及び制御信号ＳＣＮＴ８＿２の両方が低レベルの場合、ｎ型ＭＩＳトランジスタＭ８０＿１及びＭ８０＿２は共にオフとなる。よって、クロック出力ＯＵＴ及びＯＵＴＢ間は、電気的に切断される。
【００９２】
以上のとおり、インダクタ−スイッチ部２２３によれば、制御信号ＳＣＮＴ８＿１及び制御信号ＳＣＮＴ８＿２により、インダクタンス値の制御とＬＣタンク部のオン／オフ制御の両方を行なうことができる。
【００９３】
なお、図１１に示す構成はあくまで例示であり、この例に限定されるものではない。図９では、バイパス経路が１本で場合を示したが、例えば、ｍ（ｍは２以上の整数）個の固定インダクタ素子Ｌｆ１＿１〜Ｌｆ１＿ｍ、ｍ個の固定インダクタ素子Ｌｆ１＿１〜Ｌｆ１＿ｍ及びｍ個のｎ型ＭＩＳトランジスタＭ８０＿１〜Ｍ８０＿ｍを設けることも可能である。例えば、ｎ型ＭＩＳトランジスタＭ８０＿１とクロック出力ＯＵＴＢとの間に、固定インダクタ素子Ｌｆ１＿１〜Ｌｆ１＿ｍがこの順で直列に接続される。ｎ型ＭＩＳトランジスタＭ８０＿１とクロック出力ＯＵＴとの間に、固定インダクタ素子Ｌｆ２＿１〜Ｌｆ２＿ｍがこの順で直列に接続される。そして、ｎ型ＭＩＳトランジスタＭ８０＿ｋ（ｋは、２以上ｍ以下の整数）により、固定インダクタ素子Ｌｆ１＿（ｋ−１）及びＬｆ１＿ｋ間の接続点と、固定インダクタ素子Ｌｆ２＿（ｋ−１）及びＬｆ２＿ｋ間の接続点と、をバイパスすることができる。これにより、クロック出力ＯＵＴ及びＯＵＴＢ間の直列インダクタンス値を、より多段階に変化させることが可能となる。その結果、ＬＣタンク部の共振周波数帯をより広げることができる。
【００９４】
実施の形態９
続いて、本発明の実施の形態９にかかるクロック分配回路について説明する。本実施の形態にかかるクロック分配回路は、実施の形態１〜８にかかるクロックバッファ回路を用いて構成される。図１２は、実施の形態９にかかるクロック分配回路９００の構成を示すブロック図である。
【００９５】
クロック分配回路９００は、クロック信号源ＣＳＯＵＲＣＥ、クロックバッファ回路ＣＢＵＦａ１、ＣＢＵＦａ２、ＣＢＵＦｂ１及びＣＢＵＦｂ２により構成される。ここで、実施の形態１〜８にかかるクロックバッファ回路のいずれかが、クロックバッファ回路ＣＢＵＦａ１、ＣＢＵＦａ２、ＣＢＵＦｂ１及びＣＢＵＦｂ２として用いられる。
【００９６】
クロックバッファ回路ＣＢＵＦａ１及びＣＢＵＦａ２は、従属接続される。同様に、クロックバッファ回路ＣＢＵＦｂ１及びＣＢＵＦｂ２も、従属接続される。クロック信号源ＣＳＯＵＲＣＥからのクロック信号は、クロックバッファ回路ＣＢＵＦａ１のクロック入力端子ＩＮａ１及びＩＮＢａ１と、クロックバッファ回路ＣＢＵＦｂ１のクロック入力端子ＩＮｂ１及びＩＮＢｂ１と、に供給される。
【００９７】
クロックバッファ回路ＣＢＵＦａ１は、供給されたクロック信号を増幅する。増幅されたクロック信号は、クロックバッファ回路ＣＢＵＦａ１のクロック出力端子ＯＵＴａ１及びＯＵＴＢａ１から、それぞれクロックバッファ回路ＣＢＵＦａ２のクロック入力端子ＩＮａ２及びＩＮＢａ２へ供給される。クロックバッファ回路ＣＢＵＦａ２は供給されたクロック信号を増幅する。増幅されたクロック信号は、クロックバッファ回路ＣＢＵＦａ２のクロック出力端子ＯＵＴａ２及びＯＵＴＢａ２から、次の段の回路へ出力される。
【００９８】
クロックバッファ回路ＣＢＵＦｂ１は、供給されたクロック信号を増幅する。増幅されたクロック信号は、クロックバッファ回路ＣＢＵＦｂ１のクロック出力端子ＯＵＴｂ１及びＯＵＴＢｂ１から、それぞれクロックバッファ回路ＣＢＵＦｂ２のクロック入力端子ＩＮｂ２及びＩＮＢｂ２へ供給される。クロックバッファ回路ＣＢＵＦｂ２は供給されたクロック信号を増幅する。増幅されたクロック信号は、クロックバッファ回路ＣＢＵＦｂ２のクロック出力端子ＯＵＴｂ２及びＯＵＴＢｂ２から、次の段の回路へ出力される。
【００９９】
また、クロック分配回路９００の外部からは、クロック分配回路の動作周波数に対応する制御信号ＣＯＮＴが供給される。制御信号ＣＯＮＴは、クロック分配回路９００の外部に配置された制御回路（不図示）などによって生成される。制御信号ＣＯＮＴは、クロック信号源ＣＳＯＵＲＣＥ及びクロックバッファ回路のそれぞれへ供給される。例えば、制御信号ＣＯＮＴは、図６に示すクロックバッファ回路６００の制御信号ＳＣＮＴ１〜３に相当する。このように、制御信号ＣＯＮＴは複数の信号により構成される場合があるが、図面を簡略化するため、図１２では、制御信号ＣＯＮＴを１本の信号線により表示している。
【０１００】
クロックバッファ回路ＣＢＵＦａ１、ＣＢＵＦａ２、ＣＢＵＦｂ１及びＣＢＵＦｂ２のそれぞれでは、制御信号（すなわち、クロック信号の周波数）に応じて、内部のトランスファゲート回路、可変インダクタ、可変容量の状態が変化する。これにより、クロックバッファ回路ＣＢＵＦａ１、ＣＢＵＦａ２、ＣＢＵＦｂ１及びＣＢＵＦｂ２のそれぞれを、常に入力されるクロック信号の周波数に対応した回路状態に設定することができる。
【０１０１】
上述のように、クロック分配回路９００は、実施の形態１〜８のいずれかにかかるクロックバッファ回路により構成される。よって、クロック分配回路９００は、広い周波数帯のクロック信号に対応することが可能である。例えば、クロック分配回路９００は、高周波の入力クロック信号の周波数が変動する場合には、ＬＣタンク部のインダクタ値及び容量値のいずれか一方又は両方を調整することにより、共振周波数を入力クロック信号の周波数にチューニングすることができる。また、スイッチを操作することにより、ドライバ部をインバータ回路として動作させ、ＬＣタンク部をオン／オフ制御できる。これにより、共振周波数とは大幅に周波数が異なる低周波のクロック信号にも対応することができる。つまり、低周波のテストクロック信号などにも対応することが可能となる。
【０１０２】
従って、クロック分配回路９００は、同一のクロックバッファ回路を用いることができる。これにより、クロック分配回路９００を共通化できるとともに、クロックバッファ回路及びインバータ回路の両方を設ける必要がない。その結果、従来のクロック分配回路と比べて、回路規模を小さくすることが可能となる。
【０１０３】
さらに、クロック分配回路９００は、従来のクロック分配回路と比べて、消費電力を抑制することも可能である。以下では、クロック分配回路９００における消費電力の抑制について説明する。クロック分配回路９００は、クロックバッファ回路及びインバータ回路の両方を設ける必要はない。従来の共振型クロック分配回路では、幅広い周波数のクロックで動作するには共振型クロック分配回路と並列にインバータ回路を配置して、両者の出力をスイッチで切り替える必要があった。しかし、本実施の形態では、従来のクロック分配回路と異なり、クロックバッファ回路及びインバータ回路の出力側にスイッチを設ける必要が無い。一般に、クロックバッファ回路及びインバータ回路の出力側における信号は、入力側における信号よりも振幅が大きい。そのため、出力側に設けられたスイッチにおける損失は、入力側のスイッチにおける損失比べて大きくなる。
【０１０４】
これに対し、クロック分配回路９００で用いられる実施の形態１〜８のいずれかにかかるクロックバッファ回路は、入力側にスイッチが設けられる。実施の形態１〜４、６〜８にかかるクロックバッファ回路では、スイッチＳＷ１及びＳＷ２が入力（クロック入力ＩＮ及びＩＮＢ）側に設けられたスイッチに相当する。実施の形態５にかかるクロックバッファ回路では、スイッチＳＷ４が入力（クロック入力ＩＮ）側に設けられたスイッチに相当する。
【０１０５】
つまり、クロック分配回路９００では、クロックバッファ回路の入力側にのみスイッチが設けられた構成を有する。従って、クロック分配回路９００は、従来のクロック分配回路よりも消費電力を抑制することが可能となる。
【０１０６】
実施の形態１０
続いて、本発明の実施の形態１０にかかるクロック分配回路について説明する。本実施の形態にかかるクロック分配回路は、実施の形態９にかかるクロック分配回路９００の変形例である。図１３は、実施の形態１０にかかるクロック分配回路１０００の構成を示すブロック図である。
【０１０７】
クロック分配回路１０００は、クロック分配回路１０００は、クロック分配回路９００と比べて、周波数検出回路ＤＥＴａ１、ＤＥＴａ２、ＤＥＴｂ１及びＤＥＴｂ２が追加された構成を有する。
【０１０８】
周波数検出回路ＤＥＴａ１は、クロックバッファ回路ＣＢＵＦａ１のクロック入力端子ＩＮａ１及びＩＮＢａ１に入力されるクロック信号の周波数を検出する。そして、検出した周波数に応じた制御信号ＣＯＮＴａ１を、クロックバッファ回路ＣＢＵＦａ１へ出力する。
【０１０９】
同様に、周波数検出回路ＤＥＴａ２、ＤＥＴｂ１及びＤＥＴｂ２は、クロックバッファ回路ＣＢＵＦａ２のクロック入力端子ＩＮａ２及びＩＮＢａ２、クロックバッファ回路ＣＢＵＦｂ１のクロック入力端子ＩＮｂ１及びＩＮＢｂ１、クロックバッファ回路ＣＢＵＦｂ２のクロック入力端子ＩＮｂ２及びＩＮＢｂ２のそれぞれに入力されるクロック信号の周波数を検出する。そして、検出した周波数に応じた制御信号ＣＯＮＴａ２、ＣＯＮＴｂ１及びＣＯＮＴｂ２を、それぞれクロックバッファ回路ＣＢＵＦａ２、ＣＢＵＦｂ１及びＣＢＵＦｂ２へ出力する。クロック分配回路１０００のその他の構成は、クロック分配回路９００と同様であるので説明を省略する。
【０１１０】
続いて、周波数検出回路ＤＥＴａ１、ＤＥＴａ２、ＤＥＴｂ１及びＤＥＴｂ２について説明する。以下では、高周波検出回路である周波数検出回路ＤＥＴＨ及び低周波検出回路である周波数検出回路ＤＥＴＬを例として説明する。
【０１１１】
高周波検出回路である周波数検出回路ＤＥＴＨについて説明する。周波数検出回路ＤＥＴＨは、特定の周波数よりも高い周波数の信号がクロック入力ＩＮに入力されると、クロック出力ＯＵＴが高レベルとなる回路である。図１４は、実施の形態１０にかかる周波数検出回路ＤＥＴＨの構成例を示す回路図である。周波数検出回路ＤＥＴＨは、図１４に示すように、高域通過フィルタＨＰＦ及びピーク検出回路ＰＫにより構成される。
【０１１２】
高域通過フィルタＨＰＦは、抵抗ＲＨ及び容量ＣＨにより構成される。容量ＣＨは、クロック入力ＩＮとノードＶＨＰとの間に接続される。抵抗ＲＨは、ノードＶＨＰと接地端子との間に接続される。
【０１１３】
ピーク検出回路ＰＫは、オペアンプＯＡＭＰ、ダイオードＤ１、抵抗ＲＰ及び容量ＣＰにより構成される。オペアンプＯＡＭＰの非反転入力は、ノードＶＨＰと接続される。オペアンプＯＡＭＰの出力と出力ＯＵＴｃとの間には、ダイオードＤ１が順方向で挿入される。オペアンプＯＡＭＰの非反転入力は、ダイオードＤ１のカソードと接続される。また、出力ＯＵＴｃ及びダイオードＤ１のアノードと接地端子との間には、抵抗ＲＰ及び容量ＣＰが並列に接続される。
【０１１４】
周波数検出回路ＤＥＴＨは、１／ＣＨＲＨ以上の周波数の信号が入力されると、ノードＶＨＰでの信号振幅は、入力信号と同程度の大きさとなる。一方、それ以下の周波数では、ノードＶＨＰでの信号振幅は小さくなる。このような振幅を有する信号をピーク検出回路ＰＫに入力すると、ピーク検出回路ＰＫは、信号振幅の最大値に相当する電圧を、出力ＯＵＴｃから出力する。よって、ピーク検出回路ＰＫは、１／ＣＨＲＨ以上の周波数の信号が入力される場合には高レベル、それ以下の周波数の信号が入力される場合には低レベルの電圧を出力する。
【０１１５】
次いで、低周波検出回路である周波数検出回路ＤＥＴＬについて説明する。周波数検出回路ＤＥＴＬは、特定の周波数よりも低い周波数の信号がクロック入力ＩＮに入力されると、クロック出力ＯＵＴが高レベルとなる回路である。図１５は、実施の形態１０にかかる周波数検出回路ＤＥＴＬの構成例を示す回路図である。周波数検出回路ＤＥＴＬは、図１５に示すように、低域通過フィルタＬＰＦ及びピーク検出回路ＰＫにより構成される。ピーク検出回路ＰＫは、周波数検出回路ＤＥＴＨと同様であるので、説明を省略する。
【０１１６】
低域通過フィルタＬＰＦは、抵抗ＲＬ及び容量ＣＬにより構成される。容量ＣＬは、ノードＶＬＰと接地端子との間に接続される。抵抗ＲＬは、クロック入力ＩＮとノードＶＬＰとの間に接続される。
【０１１７】
周波数検出回路ＤＥＴＬは、１／ＣＬＲＬ以下の周波数の信号が入力されると、ノードＶＬＰでの信号振幅は、入力信号と同程度の大きさとなる。一方、それ以上の周波数では、ノードＶＬＰでの信号振幅は小さくなる。このような振幅を有する信号をピーク検出回路ＰＫに入力すると、ピーク検出回路ＰＫは、信号振幅の最大値に相当する電圧を、出力ＯＵＴｃから出力する。よって、ピーク検出回路ＰＫは、１／ＣＬＲＬ以上の周波数の信号が入力される場合には高レベル、それ以下の周波数の信号が入力される場合には低レベルの電圧を出力する。
【０１１８】
クロック分配回路１０００では、制御信号ＣＯＮＴａ１、ＣＯＮＴａ２、ＣＯＮＴｂ１及びＣＯＮＴｂ２は、クロック信号の周波数に対応する信号である。例えば、制御信号ＣＯＮＴは、図６に示すクロックバッファ回路６００の制御信号ＳＣＮＴ１〜３に相当する。このように、制御信号ＣＯＮＴａ１、ＣＯＮＴａ２、ＣＯＮＴｂ１及びＣＯＮＴｂ２は複数の信号により構成される場合があるが、図面を簡略化するため、図１３では、制御信号ＣＯＮＴａ１、ＣＯＮＴａ２、ＣＯＮＴｂ１及びＣＯＮＴｂ２をそれぞれ１本の信号線により表示している。
【０１１９】
クロックバッファ回路ＣＢＵＦａ１、ＣＢＵＦａ２、ＣＢＵＦｂ１及びＣＢＵＦｂ２のそれぞれでは、制御信号（すなわち、クロック信号の周波数）に応じて、内部のトランスファゲート回路、可変インダクタ、可変容量の状態が変化する。これにより、クロックバッファ回路ＣＢＵＦａ１、ＣＢＵＦａ２、ＣＢＵＦｂ１及びＣＢＵＦｂ２のそれぞれを、常に入力されるクロック信号の周波数に対応した回路状態に設定することができる。したがって、クロック分配回路１０００は、クロック分配回路９００と同様の動作を行うことができ、同様の効果を奏する。
【０１２０】
また、クロック分配回路９００では、クロック信号源ＣＳＯＵＲＣＥからクロックバッファ回路ＣＢＵＦａ１、ＣＢＵＦａ２、ＣＢＵＦｂ１及びＣＢＵＦｂ２のそれぞれへ、制御信号ＣＯＮＴを供給しなければならない。そのため、複数の長い信号線を設ける必要がある。これに対し、クロック分配回路１０００によれば、こうした信号線を設ける必要がないので、より高密度に素子を集積することが可能となる。
【０１２１】
なお、本実施の形態では、各クロックバッファ回路に対応する周波数検出回路が設けられる場合について説明したが、回路構成はこの例に限られない。例えば、複数のクロックバッファ回路が１つの周波数検出回路を共有し、共有する１つの周波数検出回路からの制御信号を、複数のクロックバッファ回路が受け取る構成とすることもできる。
【０１２２】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、実施の形態５に係るクロックバッファ回路５００は、シングルエンドの入力クロック信号に対応するものであるが、実施の形態１〜４及び６〜８に係る差動クロック信号に対応するクロックバッファ回路と同様の構成転換を行うことが可能である。例えば、クロックバッファ回路５００のスイッチＳＷ５を除去した構成とることが可能である。また、クロックバッファ回路５００の可変インダクタＬｖは固定インダクタに置き換えることができる。クロックバッファ回路５００の可変インダクタＣｖは固定容量に置き換えることができる。さらに、クロックバッファ回路５００のインダクタスイッチ部（スイッチＳＷ５及び可変インダクタＬｖ）を、実施の形態６〜７にかかるインダクタ−スイッチ部２２１〜２２３に置き換えることが可能である。この際、クロック出力ＯＵＴと接地端子ＧＮＤとの間に、インダクタ−スイッチ部２２１〜２２３を配置すればよい。
【０１２３】
実施の形態９及び１０にかかるクロック分配回路９００及び１００では、クロックバッファ回路が２段従属接続されている例について説明したが、従属接続数はこの例に限られない。すなわち、３以上の任意の個数のクロックバッファ回路を従属接続する構成とすることが可能である。
【０１２４】
また、上述の実施の形態にかかるクロックバッファ回路は、それ自身が発振器として機能する。従って、例えば実施の形態９及び１０にかかるクロック分配回路９００及び１００では、クロック信号源ＣＳＯＵＲＣＥを、実施の形態１〜８にかかるクロックバッファ回路とすることも可能である。
【符号の説明】
【０１２５】
１１、１５ ドライバ部
２１〜２５ ＬＣタンク部
６１ 電源回路
７０ スイッチ部
１００、２００、３００、４００、５００、６００ クロックバッファ回路
１８１ ＰＬＬ
１９１ インバータ部
１９２ タンク部
２２１〜２２３ インダクタ−スイッチ部
９００、１０００、１６００ クロック分配回路
１７００ Ｈ型クロック分配回路
１８００ ＰＬＬ回路
１９００ 共振回路
Ａ、Ｂ、Ｅ、Ｆ 端子
Ｃ、Ｄ 接続点
ＣＢＵＦ１、ＣＢＵＦ２、ＣＢＵＦａ１、ＣＢＵＦａ２、ＣＢＵＦｂ１、ＣＢＵＦｂ２ クロックバッファ回路
Ｃｆ 固定容量
ＣＨ、ＣＬ、ＣＰ 容量
ＣＯＮＴ、ＣＯＮＴａ１、ＣＯＮＴａ２、ＣＯＮＴｂ１、ＣＯＮＴｂ２ 制御信号
ＣＳＯＵＲＣＥ クロック信号源
Ｃｓ キャパシタ
Ｃｖ 可変容量
Ｄ１ ダイオード
ＤＥＴａ１、ＤＥＴａ２、ＤＥＴｂ１、ＤＥＴｂ２、ＤＥＴＨ、ＤＥＴＬ 周波数検出回路
ＧＮＤ 接地端子
ＨＰＦ 高域通過フィルタ
ＩＮ、ＩＮＢ クロック入力
ＩＮ１、ＩＮ２、ＩＮａ１、ＩＮａ２、ＩＮｂ１、ＩＮｂ２ クロック入力端子
ＩＮＶ、ＩＮＶ１〜ＩＮＶ４、ＩＮＶ１９１、ＩＮＶ１９２ インバータ
ＩＲＥＦ 端子
Ｌｆ 固定インダクタ
Ｌｆ１、Ｌｆ２、Ｌｆ１＿１〜Ｌｆ１＿ｍ、Ｌｆ２＿１〜Ｌｆ２＿ｍ 固定インダクタ素子
ＬＰＦ 低域通過フィルタ
Ｌｓ インダクタ
Ｌｖ、Ｌｖ１、Ｌｖ２ 可変インダクタ
Ｍ１、Ｍ３、Ｍ５〜Ｍ７、Ｍ７０＿１〜Ｍ７０＿ｎ、Ｍ８０＿１〜Ｍ８０＿ｍ ｎ型ＭＩＳトランジスタ（ＭＩＳＦＥＴ）
Ｍ２、Ｍ４、Ｍ８、Ｍ９ ｐ型ＭＩＳトランジスタ（ＭＩＳＦＥＴ）
Ｍｖ１、Ｍｖ２ スイッチ
ＯＡＭＰ オペアンプ
ＯＵＴ、ＯＵＴＢ クロック出力
ＯＵＴ１、ＯＵＴ２、ＯＵＴａ１、ＯＵＴａ２、ＯＵＴｂ１、ＯＵＴｂ２ クロック出力端子
ＯＵＴｃ 出力
ＰＫ ピーク検出回路
ＲＨ、ＲＬ、ＲＰ 抵抗
ＳＣＮＴ１〜ＳＣＮＴ４、ＳＣＮＴ７＿１〜ＳＣＮＴ７＿ｎ、ＳＣＮＴ８＿１、ＳＣＮＴ８＿２ 制御信号
ＳＷ１〜ＳＷ５、ＳＷ７ スイッチ
ＴＭＬ１、ＴＭＬ２ 伝送線路
ＶＨＰ、ＶＬＰ ノード
【技術分野】
【０００１】
本発明は、クロックバッファ回路及びこれを用いたクロック分配回路に関し、特に広帯域のクロック信号に対応するクロックバッファ回路及びこれを用いたクロック分配回路に関する。
【背景技術】
【０００２】
近年、ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field-Effect Transistor）の微細化と共に、クロック信号の周波数が向上している。そのため、高性能プロセッサなどの高周波回路では、数ＧＨｚの周波数を有するクロック信号が一般的に用いられる。このような高周波回路では、回路全体がクロック信号に同期して動作するので、チップ内部でのクロックタイミングのずれ（クロックスキュー）が大きな問題となる。
【０００３】
高周波回路を搭載するチップ内部には、高周波回路にクロック信号を分配するクロック分配回路が搭載される。図１６は、従来のクロック分配回路１６００の構成例を示すブロック図である。図１６に示すように、クロック分配回路１６００は、クロック信号源ＣＳＯＵＲＣＥ及び複数のインバータＩＮＶにより構成される。インバータＩＮＶは、クロック信号源ＣＳＯＵＲＣＥと回路ブロックとの間に挿入され、クロックバッファ回路として機能する。つまり、クロック信号は、クロック信号源ＣＳＯＵＲＣＥから、数段のインバータＩＮＶを介して、各回路ブロックに供給される。クロック信号源ＣＳＯＵＲＣＥは、クロック分配回路１６００と同一チップ上に、又は、別のチップ上に配置される。チップ全体にクロック信号を供給する場合、クロック信号配線やインバータＩＮＶでの信号遅延は、回路ブロック毎に異なる。このため、クロック分配回路１６００では、回路ブロック毎にクロックスキューが発生するという問題があった。クロックスキューが発生すると、回路ブロック間で信号のやりとりをする際にタイミングがずれてしまうので、誤動作の原因となる。
【０００４】
これを解決する方法として、回路レイアウトを利用したＨ型クロック分配回路が提案されている。図１７は、一般的なＨ型クロック分配回路１７００の構成例を示すブロック図である。Ｈ型クロック分配回路１７００は、クロック信号源ＣＳＯＵＲＣＥから各回路ブロックまでのクロック配線長及びインバータＩＮＶの段数を等しくすることにより、タイミングずれを抑制する。しかし、実際の回路では、回路ブロックが完全に対称に配置されるわけではなく、理想的なＨ型クロック分配を実現することは困難である。
【０００５】
また、Ｈ型クロック分配回路の他に、能動的にクロックスキューを調整する方法として、ＰＬＬ（Phase Locked Loop）回路をクロックバッファ回路として用いる手法もある。図１８は、ＰＬＬを用いてクロックスキューを低減する場合のＰＬＬ回路１８００の構成例を示すブロック図である。図１８に示すように、ＰＬＬ回路１８００は、ＰＬＬ１８１及び１個以上のインバータＩＮＶにより構成される。クロック信号は、クロック入力ＩＮからＰＬＬ１８１へ供給される。ＰＬＬ１８１の出力と端子Ｅとの間には、１個以上のインバータＩＮＶが挿入される。端子Ｅにおけるクロック信号は、ＰＬＬ１８１にフィードバックされる。ＰＬＬ１８１は、端子Ｅにおけるクロック信号の位相と端子Ｆにおけるクロック信号の位相とを揃えるように位相制御を行なう。その結果、端子Ｅと端子Ｆとの間のクロックスキューを低減できる。しかし、この手法ではクロックスキューを小さくできるものの、ＰＬＬ１８１による消費電力の増大やチップ面積の増大を招くという問題があった。
【０００６】
さらに、上述の手法とは異なるクロックスキュー抑制方法として、共振クロックが提案されている（例えば、非特許文献１又は２）。この手法では、インバータの代わりに、ＬＣ共振回路をクロックバッファ回路として用いる。図１９は、典型的なＬＣ共振回路１９００の一例を示すブロック図である。ＬＣ共振回路１９００は、インバータ部１９１及びＬＣタンク部１９２により構成される。インバータ部１９１は、インバータＩＮＶ１９１及びＩＮＶ１９２により構成される。インバータＩＮＶ１９１及びＩＮＶ１９２は、ＭＩＳＦＥＴにより構成される。インバータＩＮＶ１９１の入力はクロック入力ＩＮＢと接続され、出力はクロック入力ＩＮと接続される。インバータＩＮＶ１９２の入力はクロック入力ＩＮと接続され、出力はクロック入力ＩＮＢと接続される。ＬＣタンク部１９２は、クロック出力ＯＵＴ及びＯＵＴＢの間に並列に接続された、インダクタＬｓ及びキャパシタＣｓで構成される。
【０００７】
このＬＣ共振回路１９００のクロック入力ＩＮ及びＩＮＢには、外部からクロック信号が入力される。このときＬＣ共振回路１９００（ＬＣタンク部１９２）の発振周波数と外部クロック周波数とが近い場合には、注入同期（インジェクションロック）が起こる。その結果、ＬＣ共振回路１９００の発振周波数は、外部クロック周波数に同期する。
【０００８】
図１６に示すクロック分配回路１６００は、入力信号を単純に増幅して出力するので、入力と出力との間には遅延が発生する。一方、このＬＣ共振回路１９００では、ＬＣ共振回路１９００自身が発振器としてクロック信号を発生させる。従って、図１８に示すＰＬＬ回路１８００と同様に、入力（外部からのクロック信号）に対して位相が同期するように動作（注入同期）する。その結果、クロックスキューを抑制することができる。また、ＬＣ共振回路１９００は、インダクタとキャパシタで電力を蓄積して回生させることができるので、インバータのみを用いた回路よりも低電力で駆動できる。さらに、ＰＬＬのような位相制御回路も必要ないので、ＰＬＬで消費される電力を低減できる。
【先行技術文献】
【非特許文献】
【０００９】
【非特許文献１】Frank O'Mahony et al., "A 10-GHz Global Clock Distribution Using Coupled Standing-Wave Oscillators", IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.38, NO.11, NOVEMBER 2003, pp.1813-1820.
【非特許文献２】John Wood et al., "Multi-GigaHertz Low-Power Low-Skew Rotary Clock Scheme", 2001 IEEE International Solid-State Circuits Conference, SESSION25, CLOCK GENERATION AND DISTRIBUTION, 25.5.
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかし、発明者は上述の手法では以下のような問題が有ることを見出した。近年のロジック回路では、低電力化を実現するため、複数のクロック周波数に対応することが求められる。また、テストを行う際に低周波のクロック信号が用いられる場合が有るので、このような低周波のテストクロック信号にも対応することが求められる。
【００１１】
ところが、図１９に示すようなＬＣ共振回路は、外部から供給されるクロック信号の周波数が共振周波数からずれてしまうと、クロック信号を適切に増幅することができない。従って、複数のクロック周波数に対応することは困難である。加えて、ＬＣ共振回路は、高周波クロック信号の増幅には適しているものの、テストに用いられるような低周波クロック信号を増幅することが困難である。つまり、図１９に示すようなＬＣ共振回路では、広帯域のクロックバッファ回路を実現することはできない。その結果、ＬＣ共振回路を用いて、複数のクロック周波数に対応できるクロック分配回路を構成することもできない。
【００１２】
これに対し、高周波クロック信号をＬＣ共振回路で増幅し、低周波クロック信号をインバータ回路で増幅する手法が考え得る。この場合、ＬＣ共振回路及びインバータ回路にクロック信号を供給し、ＬＣ共振回路及びインバータ回路の出力側に設けたスイッチをクロック信号の周波数に応じて切り換えることにより、好適に増幅されたクロック信号を供給することができる。しかしながら、この手法では、ＬＣ共振回路及びインバータ回路の両方をクロック分配回路に設けなくてはならないので、回路構造が複雑化し、回路面積の増大を招いてしまう。
【００１３】
すなわち、従来の手法によっては、広帯域のクロック信号に対応した省面積のクロックバッファ回路及びクロック分配回路を実現することはできなかった。
【課題を解決するための手段】
【００１４】
本発明の一態様であるクロックバッファ回路は、クロック入力からの入力クロック信号の少なくとも正転出力を、クロック出力へ出力するドライバ部と、前記ドライバ部とクロック出力との間に配置されたＬＣタンク部と、を備え、前記ドライバ部は、入力クロック信号の周波数に対応した制御信号に応じて、当該ドライバ部の入力と出力とを短絡させるスイッチを備えるものである。
【００１５】
本発明の一態様であるクロックバッファ回路によれば、クロック信号の周波数に応じて、クロックバッファ回路の動作を、高周波の入力クロックに対応した共振回路としての動作、又は、低周波の入力クロックに対応したインバータ回路としての動作に切り換えることが可能である。これにより、単一のクロックバッファ回路により、広い周波数帯のクロック信号に対応することが可能である。
【発明の効果】
【００１６】
本発明によれば、小さな回路規模により広帯域のクロック信号に対応できるクロックバッファ回路を提供することができる。
【図面の簡単な説明】
【００１７】
【図１】実施の形態１にかかるクロックバッファ回路１００の構成を示すブロック図である。
【図２】実施の形態２にかかるクロックバッファ回路２００の構成を示すブロック図である。
【図３】実施の形態３にかかるクロックバッファ回路３００の構成を示すブロック図である。
【図４】実施の形態４にかかるクロックバッファ回路４００の構成を示すブロック図である。
【図５】実施の形態５にかかるクロックバッファ回路５００の構成を示すブロック図である。
【図６】実施の形態６にかかるクロックバッファ回路６００の構成を示すブロック図である。
【図７】可変インダクタの構成例を示す回路図である。
【図８】実施の形態６におけるシミュレーションに用いたクロック分配回路のブロック図である。
【図９Ａ】実施の形態６における第１のシミュレーション条件におけるシミュレーション結果を示す信号波形である。
【図９Ｂ】実施の形態６における第２のシミュレーション条件におけるシミュレーション結果を示す信号波形である。
【図９Ｃ】実施の形態６における第３のシミュレーション条件におけるシミュレーション結果を示す信号波形である。
【図１０】実施の形態７にかかるクロックバッファ回路のインダクタ−スイッチ部の構成を示す回路図である。
【図１１】実施の形態８にかかるクロックバッファ回路のインダクタ−スイッチ部の構成を示す回路図である。
【図１２】実施の形態９にかかるクロック分配回路９００の構成を示すブロック図である。
【図１３】実施の形態１０にかかるクロック分配回路１０００の構成を示すブロック図である。
【図１４】実施の形態１０にかかる周波数検出回路の構成例を示す回路図である。
【図１５】実施の形態１０にかかる周波数検出回路の構成例を示す回路図である。
【図１６】従来のクロック分配回路１６００の構成例を示すブロック図である。
【図１７】一般的なＨ型クロック分配回路１７００の構成例を示すブロック図である。
【図１８】ＰＬＬ回路１８００の構成例を示すブロック図である。
【図１９】ＬＣ共振回路１９００の一例を示すブロック図である。
【発明を実施するための形態】
【００１８】
以下、図面を参照して本発明の実施の形態について説明する。各図面においては、同一要素には同一の符号が付されており、必要に応じて重複説明は省略される。
【００１９】
実施の形態１
まず、本発明の実施の形態１にかかるクロックバッファ回路について説明する。図１は、実施の形態１にかかるクロックバッファ回路１００の構成を示すブロック図である。クロックバッファ回路１００は、図１に示すように、クロック入力ＩＮ及びＩＮＢとクロック出力ＯＵＴ及びＯＵＴＢとの間に、ドライバ部１１及びＬＣタンク部２１が配置される。クロック入力ＩＮ及びＩＮＢには、差動クロック信号が入力される。クロック出力ＯＵＴ及びＯＵＴＢからは、差動クロック信号が出力される。
【００２０】
ドライバ部１１は、インバータＩＮＶ１及びＩＮＶ２、スイッチＳＷ１及びＳＷ２により構成される。スイッチＳＷ１は、クロック入力ＩＮとクロック出力ＯＵＴとの間に接続される。スイッチＳＷ２は、クロック入力ＩＮＢとクロック出力ＯＵＴＢとの間に接続される。インバータＩＮＶ１は、クロック入力ＩＮＢとクロック出力ＯＵＴとの間に接続され、クロック入力ＩＮＢに入力されるクロック信号の反転信号をクロック出力ＯＵＴへ出力する。インバータＩＮＶ２は、クロック入力ＩＮとクロック出力ＯＵＴＢとの間に接続され、クロック入力ＩＮに入力されるクロック信号の反転信号を、クロック出力ＯＵＴＢへ出力する。
【００２１】
ＬＣタンク部２１は、可変インダクタＬｖ及び可変容量Ｃｖにより構成される。可変インダクタＬｖ及び可変容量Ｃｖは、クロック出力ＯＵＴ及びＯＵＴＢの間に、並列に接続される。なお、可変インダクタＬｖは、固定インダクタとしてもよい。可変容量Ｃｖは、固定容量としてもよい。
【００２２】
続いて、クロックバッファ回路１００の動作について説明する。ドライバ部１１のスイッチＳＷ１及びＳＷ２がオンである場合には、クロックバッファ回路１００は、図１６に示すＬＣ共振回路１６００と等価の回路となる。よって、クロックバッファ回路１００は、入力クロック信号に対して注入同期し、入力クロック信号の周波数で共振する。つまり、クロックバッファ回路１００は、入力クロック信号に同期して信号を増幅するバッファ回路として動作する。クロック入力ＩＮ及びＩＮＢに入力されたクロック信号は増幅される。増幅されたクロック信号は、それぞれクロック出力ＯＵＴ及びＯＵＴＢから出力クロック信号として出力される。その結果、クロックバッファ回路１００のクロックスキューを低減できる。
【００２３】
また、クロックバッファ回路１００では、可変インダクタＬｖのインダクタンス値及び可変容量Ｃｖの容量値は可変である。よって、入力クロック信号の周波数がある程度変化しても、可変インダクタＬｖのインダクタンス値及び可変容量Ｃｖの容量値を調整することにより、入力クロック信号に追従することができる。可変インダクタＬｖのインダクタンス値及び可変容量Ｃｖの容量値の調整は、外部に設けられた制御回路（不図示）などから、可変インダクタＬｖ及び可変容量Ｃｖへ、制御信号を供給することにより実現できる。例えば、外部に設けられた制御回路はクロック信号の周波数を検出し、検出結果に基づいて制御信号を生成することが可能である。これにより、クロックバッファ回路１００は、例えば最大周波数の１／４倍〜１倍の周波数帯において共振が可能となる。
【００２４】
ドライバ部１１のスイッチＳＷ１及びＳＷ２がオフである場合には、ドライバ部１１は、インバータ回路となる。クロック入力ＩＮ及びＩＮＢに入力されたクロック信号は増幅される。増幅されたクロック信号は、それぞれクロック出力ＯＵＴ及びＯＵＴＢから出力クロック信号として出力される。よって、入力クロック信号の周波数がＬＣタンク部２１の共振周波数に対して約１／４以下である場合でも、クロックバッファ回路１００が動作できる。この場合、クロックスキュー低減の効果は発揮されないが、入力クロック信号の周波数が低いので、クロックスキューは問題とはならない。その結果、クロックバッファ回路１００は、低周波数の入力クロック信号を増幅できる。
【００２５】
すなわち、クロックバッファ回路１００は、スイッチＳＷ１及びＳＷ２により、ドライバ部１１の動作を切り換えることができる。これにより、クロックバッファ回路１００の動作を、共振回路としての動作又はインバータ回路としての動作に切り換えることが可能である。なお、クロックバッファ回路１００は、いずれの場合でも、入力クロック信号の正転出力を、出力クロック信号として出力する。
【００２６】
なお、スイッチＳＷ１及び２は、外部に設けられた制御回路（不図示）などから、制御信号が供給されることにより開閉することができる。例えば、外部に設けられた制御回路はクロック信号の周波数を検出し、検出結果に基づいて制御信号を生成することが可能である。
【００２７】
従って、クロックバッファ回路１００は、広い周波数帯の入力クロック信号に対応することができる。また、可変インダクタＬｖのインダクタンス値及び可変容量Ｃｖの容量値を変化させることで、ＬＣタンク部２１の共振周波数を変化させることができる。その結果、クロックバッファ回路１００は、広い周波数帯の入力クロック信号に対して共振することができる。
【００２８】
実施の形態２
次に、本発明の実施の形態２にかかるクロックバッファ回路について説明する。図２は、実施の形態２にかかるクロックバッファ回路２００の構成を示すブロック図である。クロックバッファ回路２００は、図２に示すように、実施の形態１にかかるクロックバッファ回路１００のＬＣタンク部２１をＬＣタンク部２２に置き換えた構成を有する。ＬＣタンク部２２は、クロック出力ＯＵＴ及びＯＵＴＢの間で、可変インダクタＬｖに対して直列に接続されるスイッチＳＷ３を有する。なお、図２に示すスイッチＳＷ３の接続位置は単なる例示であり、例えば、可変インダクタＬｖ及びスイッチＳＷ３の位置を入れ換えてもよい。クロックバッファ回路２００のその他の構成は、クロックバッファ回路１００と同様であるので、説明を省略する。
【００２９】
続いて、クロックバッファ回路１００の動作について説明する。ドライバ部１１のスイッチＳＷ１及びＳＷ２、ＬＣタンク部２２のスイッチＳＷ３がオンである場合には、クロックバッファ回路２００は、図１６に示すＬＣ共振回路と等価の回路となる。よって、クロックバッファ回路２００は、クロックバッファ回路１００と同様に、入力クロック信号に同期して信号を増幅するバッファ回路として動作する。その結果、クロックバッファ回路２００のクロックスキューを低減できる。
【００３０】
ドライバ部１１のスイッチＳＷ１及びＳＷ２がオフ、ＬＣタンク部２２のスイッチＳＷ３がオンである場合には、クロックバッファ回路２００は、インバータ回路となる。よって、クロックバッファ回路２００は、クロックバッファ回路１００と同様に、低周波数の入力クロック信号を増幅できる。
【００３１】
ドライバ部１１のスイッチＳＷ１及びＳＷ２、ＬＣタンク部２２のスイッチＳＷ３がオフである場合には、出力クロック信号の短絡経路が切断され、可変インダクタＬｖには貫通電流が流れない。この場合、ＬＣタンク部２２はＬＣ共振器として機能しない。すなわち、クロックバッファ回路２００は、必要に応じてＬＣタンク部２２のオン／オフを切り替えることができる。これにより、さらに低周波の入力クロック信号に対応することが可能となる。
【００３２】
また、可変インダクタＬｖには貫通電流が流れないので、入力クロック信号を停止した場合に、出力クロック信号の出力を速やかに停止することが可能となる。
【００３３】
なお、スイッチＳＷ３は、外部に設けられた制御回路（不図示）などから、制御信号が供給されることにより開閉することができる。例えば、外部に設けられた制御回路はクロック信号の周波数を検出し、検出結果に基づいて制御信号を生成することが可能である。
【００３４】
実施の形態３
次に、本発明の実施の形態３にかかるクロックバッファ回路について説明する。図３は、実施の形態３にかかるクロックバッファ回路３００の構成を示すブロック図である。クロックバッファ回路３００は、図３に示すように、実施の形態２にかかるクロックバッファ回路２００のＬＣタンク部２２を、ＬＣタンク部２３に置き換えたものである。
【００３５】
ＬＣタンク部２３は、ＬＣタンク部２２における可変インダクタＬｖ及び可変容量Ｃｖを、それぞれ固定インダクタＬｆ及び固定容量Ｃｆに置き換えたものである。クロックバッファ回路３００のその他の構成は、クロックバッファ回路２００と同様であるので、説明を省略する。
【００３６】
クロックバッファ回路３００は、ＬＣタンク部２３の共振周波数を調整できないことを除き、クロックバッファ回路２００と同様の動作が可能である。従って、クロックバッファ回路３００によれば、広い周波数帯の入力クロック信号に対応可能な、低消費電力のクロックバッファ回路を実現することができる。
【００３７】
実施の形態４
次に、本発明の実施の形態４にかかるクロックバッファ回路について説明する。図４は、実施の形態４にかかるクロックバッファ回路４００の構成を示すブロック図である。クロックバッファ回路４００は、図４に示すように、実施の形態２にかかるクロックバッファ回路２００のＬＣタンク部２２を、ＬＣタンク部２４に置き換えたものである。
【００３８】
ＬＣタンク部２４は、ＬＣタンク部２２における可変容量Ｃｖを除去した構成を有する。クロックバッファ回路４００は、取り除いた可変容量Ｃｖを、配線の寄生容量及びクロックバッファ回路４００に接続される負荷の容量で代替するものである。なお、可変インダクタＬｖは、固定インダクタとしてもよい。クロックバッファ回路４００のその他の構成は、クロックバッファ回路２００と同様であるので、説明を省略する。
【００３９】
つまり、クロックバッファ回路４００は、クロックバッファ回路２００と同様に動作することが可能である。従って、クロックバッファ回路４００によれば、広い周波数帯の入力クロック信号に対応可能な、低消費電力のクロックバッファ回路を実現することができる。
【００４０】
実施の形態５
次に、本発明の実施の形態５にかかるクロックバッファ回路について説明する。図５は、実施の形態５にかかるクロックバッファ回路５００の構成を示すブロック図である。クロックバッファ回路５００は、図５に示すように、シングルエンド信号である入力クロック信号が供給される。クロックバッファ回路５００は、ドライバ部１５及びＬＣタンク部２５により構成される。
【００４１】
ドライバ部１５は、インバータＩＮＶ３及びＩＮＶ４、スイッチＳＷ４により構成される。インバータＩＮＶ３の入力はクロック入力ＩＮと接続され、出力はインバータＩＮＶ４の入力と接続される。インバータＩＮＶ４の出力はクロック出力ＯＵＴと接続される。スイッチＳＷ４は、インバータＩＮＶ３の入力とインバータＩＮＶ４の出力との間に接続される。
【００４２】
ＬＣタンク部２５は、可変インダクタＬｖ、可変容量Ｃｖ及びスイッチＳＷ５により構成される。可変インダクタＬｖ及び可変容量Ｃｖは、クロック出力ＯＵＴと接地端子との間に、並列に接続される。なお、可変インダクタＬｖは、固定インダクタとしてもよい。可変容量Ｃｖは、固定容量としてもよい。スイッチＳＷ５は、クロック出力ＯＵＴと接地端子との間で、可変インダクタＬｖに対して直列に接続される。なお、図５に示すスイッチＳＷ５の接続位置は単なる例示であり、例えば、可変インダクタＬｖ及びスイッチＳＷ５の位置を入れ換えてもよい。
【００４３】
続いて、クロックバッファ回路５００の動作について説明する。ドライバ部１５のスイッチＳＷ４及びＬＣタンク部２５のスイッチＳＷ５がオンである場合には、クロックバッファ回路５００は、入力クロック信号に対して注入同期し、入力クロック信号の周波数で共振する。つまり、クロックバッファ回路４００は、入力クロック信号に同期して信号を増幅するバッファ回路として動作する。その結果、クロックバッファ回路４００のクロックスキューを低減できる。
【００４４】
また、クロックバッファ回路４００では、図１に示すクロックバッファ回路１００と同様に、可変インダクタＬｖのインダクタンス値及び可変容量Ｃｖの容量値は可変である。よって、入力クロック信号の周波数がある程度変化しても、可変インダクタＬｖのインダクタンス値及び可変容量Ｃｖの容量値を調整することにより、入力クロック信号に追従することができる。可変インダクタＬｖのインダクタンス値及び可変容量Ｃｖの容量値の調整は、外部に設けられた制御回路（不図示）などから、可変インダクタＬｖ及び可変容量Ｃｖへ、制御信号を供給することにより実現できる。例えば、外部に設けられた制御回路はクロック信号の周波数を検出し、検出結果に基づいて制御信号を生成することが可能である。これにより、クロックバッファ回路４００は、例えば最大周波数の１／４倍〜１倍の周波数でも共振が可能となる。
【００４５】
ドライバ部１５のスイッチＳＷ４がオフ、ＬＣタンク部２５のスイッチＳＷ５がオンである場合には、ドライバ部１５は、インバータＩＮＶ３及びＩＮＶ４からなる正論理のバッファ回路となる。従って、より低い入力クロック信号を増幅することができる。クロックバッファ回路５００の動作を、共振回路としての動作又はインバータ回路としての動作に切り換えることが可能である。なお、クロックバッファ回路５００は、いずれの場合でも、入力クロック信号の正転出力を、出力クロック信号として出力する。
【００４６】
ドライバ部１５のスイッチＳＷ４及びＬＣタンク部２５のスイッチＳＷ５がオフである場合には、可変インダクタＬｖに貫通電流が流れないので、ＬＣタンク部２５はＬＣ共振器として機能しない。すなわち、クロックバッファ回路５００は、必要に応じてＬＣタンク部２５のオン／オフを切り替えることができる。これにより、さらに低周波の入力クロック信号に対応することが可能となる。
【００４７】
また、可変インダクタＬｖには貫通電流が流れないので、入力クロック信号を停止した場合に、出力クロック信号の出力を速やかに停止することが可能となる。
【００４８】
よって、クロックバッファ回路５００によれば、広い周波数帯の入力クロック信号に対応できる低消費電力のクロックバッファ回路を提供することができる。
【００４９】
実施の形態６
続いて、本発明の実施の形態６にかかるクロックバッファ回路について説明する。図６は、実施の形態６にかかるクロックバッファ回路６００の構成を示す回路図である。クロックバッファ回路６００は、実施の形態２にかかるクロックバッファ回路２００を具体的な回路により構成したものである。
【００５０】
電源回路６１は、カレントミラー回路を構成するｐ型ＭＩＳトランジスタ（ＭＩＳＦＥＴ）Ｍ８及びＭ９を有する。ｐ型ＭＩＳトランジスタＭ８及びＭ９のソースは、電源端子と接続される。ｐ型ＭＩＳトランジスタＭ８のドレインは、端子ＩＲＥＦ、ｐ型ＭＩＳトランジスタＭ８及びＭ９のゲートと接続される。ｐ型ＭＩＳトランジスタＭ９のドレインは、ドライバ部１１と接続される。これにより、電源回路６１は、端子ＩＲＥＦに流れる基準電流の電流値に比例する電流値の電流を、ドライバ部１１に供給する。
【００５１】
ドライバ部１１は、ｎ型ＭＩＳトランジスタ（ＭＩＳＦＥＴ）Ｍ１、Ｍ３、Ｍ５及びＭ６、ｐ型ＭＩＳトランジスタ（ＭＩＳＦＥＴ）Ｍ２及びＭ４により構成される。ｎ型ＭＩＳトランジスタＭ３とｐ型ＭＩＳトランジスタＭ４とは、図２に示すインバータＩＮＶ１に対応するインバータを構成する。ｎ型ＭＩＳトランジスタＭ１とｐ型ＭＩＳトランジスタＭ２とは、図２に示すインバータＩＮＶ２に対応するインバータを構成する。また、ｎ型ＭＩＳトランジスタＭ５は、図２のスイッチＳＷ１に対応し、トランスファゲートとして機能する。ｎ型ＭＩＳトランジスタＭ６は、図２のスイッチＳＷ２に対応し、トランスファゲートとして機能する。
【００５２】
ｐ型ＭＩＳトランジスタＭ２のソースは、電源回路６１のｐ型ＭＩＳトランジスタＭ９のドレインと接続される。ｐ型ＭＩＳトランジスタＭ２のドレインは、ｎ型ＭＩＳトランジスタＭ１のドレインと接続される。ｎ型ＭＩＳトランジスタＭ１のソースは、接地端子と接続される。インバータＩＮＶ２の入力であるｎ型ＭＩＳトランジスタＭ１及びｐ型ＭＩＳトランジスタＭ２のゲートは、クロック入力ＩＮと接続される。インバータＩＮＶ２の出力であるｎ型ＭＩＳトランジスタＭ１のドレインとｐ型ＭＩＳトランジスタＭ２のドレインとの間のノードは、クロック出力ＯＵＴＢと接続される。
【００５３】
ｐ型ＭＩＳトランジスタＭ４のソースは、電源回路６１のｐ型ＭＩＳトランジスタＭ９のドレインと接続される。ｐ型ＭＩＳトランジスタＭ４のドレインは、ｎ型ＭＩＳトランジスタＭ３のドレインと接続される。ｎ型ＭＩＳトランジスタＭ３のソースは、接地端子と接続される。インバータＩＮＶ１の入力であるｎ型ＭＩＳトランジスタＭ３及びｐ型ＭＩＳトランジスタＭ４のゲートは、クロック入力ＩＮＢと接続される。インバータＩＮＶ１の出力であるｎ型ＭＩＳトランジスタＭ３のドレインとｐ型ＭＩＳトランジスタＭ４のドレインとの間のノードは、クロック出力ＯＵＴと接続される。
【００５４】
スイッチＳＷ１であるｎ型ＭＩＳトランジスタＭ５は、クロック入力ＩＮとクロック出力ＯＵＴとの間に接続される。ｎ型ＭＩＳトランジスタＭ５のゲートには、制御信号ＳＣＮＴ１が供給される。スイッチＳＷ２であるｎ型ＭＩＳトランジスタＭ６は、クロック入力ＩＮＢとクロック出力ＯＵＴＢとの間に接続される。ｎ型ＭＩＳトランジスタＭ６のゲートには、制御信号ＳＣＮＴ２が供給される。
【００５５】
ＬＣタンク部２２は、可変インダクタＬｖ１及びＬｖ２、可変容量Ｃｖ、ｎ型ＭＩＳトランジスタＭ７により構成される。可変インダクタＬｖ１及びＬｖ２は、図２の可変インダクタＬｖに対応する。ｎ型ＭＩＳトランジスタＭ７は、図２のスイッチＳＷ３に対応し、トランスファゲートとして機能する。ｎ型ＭＩＳトランジスタＭ７、可変インダクタＬｖ１及びＬｖ２は、クロック出力ＯＵＴ及びＯＵＴＢの間に直列に接続される（インダクタ−スイッチ部２２１）。ｎ型ＭＩＳトランジスタＭ７のゲートには、制御信号ＳＣＮＴ３が供給される。なお、図６に示すｎ型ＭＩＳトランジスタＭ７、可変インダクタＬｖ１及びＬｖ２の接続順序は単なる例示であり、図６に示す順序に限られない。
【００５６】
上述の制御信号ＳＣＮＴ１〜ＳＣＮＴ３は、外部に設けられた制御回路（不図示）などにより供給することができる。例えば、外部に設けられた制御回路はクロック信号の周波数を検出し、検出結果に基づいて制御信号を生成することが可能である。
【００５７】
ここで、制御信号ＳＣＮＴ３は、高レベル及び低レベルからなる２値信号とすることができる。また、高電圧と低電圧との間の任意の電圧を有する信号を制御信号ＳＣＮＴ３として供給し、ｎ型ＭＩＳトランジスタＭ７のソース−ドレイン間抵抗を連続的に変化せることで、後述する式（２）に示すように、クロックバッファ回路の共振周波数を変化させることも可能である。
【００５８】
可変容量Ｃｖは、クロック出力ＯＵＴ及びＯＵＴＢの間に、インダクタ−スイッチ部２２１と並列に接続される。例えば、可変容量Ｃｖをシリコンチップ上に形成する場合には、可変容量Ｃｖは、ＭＩＳトランジスタのゲート容量やＭＩＳトランジスタのソース部及びドレイン部のｐｎ接合を利用して形成される。
【００５９】
可変インダクタＬｖ１及びＬｖ２のインダクタンス値及び可変容量Ｃｖの容量値の調整は、外部に設けられた制御回路（不図示）などから、これらへ制御信号を供給することにより実現できる。例えば、外部に設けられた制御回路はクロック信号の周波数を検出し、検出結果に基づいて制御信号を生成することが可能である。
【００６０】
なお、可変容量Ｃｖは、固定容量としてもよい。また、可変インダクタＬｖ１及びＬｖ２の両方又はいずれか一方を、固定インダクタとしてもよい。可変容量Ｃｖは、容量素子を配置することなく、配線容量をもって代用することもできる。
【００６１】
続いて、可変インダクタＬｖ１及びＬｖ２の構成例について説明する。図７は、可変インダクタＬｖ１及びＬｖ２の構成例を示す回路図である。可変インダクタＬｖ１は、固定インダクタＬｆ１及びＬｆ２、スイッチＭｖ１及びＭｖ２により構成される。スイッチＭｖ１はｎ型ＭＩＳトランジスタ（ＭＩＳＦＥＴ）により構成され、スイッチＭｖ２はｐ型ＭＩＳトランジスタ（ＭＩＳＦＥＴ）により構成される。
【００６２】
固定インダクタＬｆ１、スイッチＭｖ１及び固定インダクタＬｆ４は、端子Ａと端子Ｂとの間に、この順で直列に接続される。スイッチＭｖ２は、固定インダクタＬｆ１の端子Ａ側の端子と、固定インダクタＬｆ３のスイッチＭｖ１側の端子と、の間に接続される。スイッチＭｖ１の制御端子（ゲート端子）とスイッチＭｖ２の制御端子（ゲート端子）には、制御信号ＳＣＮＴ４が供給される。すなわち、スイッチＭｖ１とスイッチＭｖ２とは、制御信号ＳＣＮＴ４に応じて、相補的に動作する。なお、制御信号ＳＣＮＴ４は、外部に設けられた制御回路（不図示）などにより供給することができる。例えば、外部に設けられた制御回路はクロック信号の周波数を検出し、検出結果に基づいて制御信号を生成することが可能である。
【００６３】
制御信号ＳＣＮＴ４が高レベルであれば、スイッチＭｖ１がオン、スイッチＭｖ２がオフとなる。この場合、端子Ａと端子Ｂとの間のインダクタンス値は、固定インダクタＬｆ１及びＬｆ２のインダクタンス値の和となる。一方、制御信号ＳＣＮＴ４が低レベルであれば、スイッチＭｖ１がオフ、スイッチＭｖ２がオンとなる。この場合、端子Ａと端子Ｂとの間のインダクタンス値は、固定インダクタＬｆ２のインダクタンス値となる。つまり、可変インダクタＬｖ１及びＬｖ２が図７の構成を有する場合、制御信号ＳＣＮＴ４により、インダクタンス値を２段階に変化させることができる。
【００６４】
続いて、クロックバッファ回路６００の動作について説明する。制御信号ＳＣＮＴ１〜３が高レベルである場合には、ｎ型ＭＩＳトランジスタＭ５〜Ｍ７はオンとなる。その結果、クロック入力ＩＮとクロック出力ＯＵＴとの間、及び、クロック入力ＩＮＢとクロック出力ＯＵＴＢとの間が直結され、共振が生じる（共振状態）。
【００６５】
制御信号ＳＣＮＴ１及びＳＣＮＴ２が低レベル、制御信号ＳＣＮＴ３が高レベルである場合には、ｎ型ＭＩＳトランジスタＭ５及びＭ６はオフ、ｎ型ＭＩＳトランジスタＭ７はオンとなる。よって、クロックバッファ回路６００は、可変インダクタＬｖ及び可変容量Ｃｖを負荷とするインバータ回路となる。
【００６６】
制御信号ＳＣＮＴ１〜３が低レベルである場合には、ｎ型ＭＩＳトランジスタＭ５〜Ｍ７はオフとなる。よって、クロックバッファ回路６００は、可変容量Ｃｖのみを負荷とするインバータ回路となる。
【００６７】
クロックバッファ回路６００における共振状態は、供給されるクロック信号の周波数が最も高い状態で使用される。ここで、クロック出力ＯＵＴ及びＯＵＴＢのそれぞれに繋がる配線の寄生容量をＣｗ、可変インダクタＬｖ１及びＬｖ２のインダクタンス値を共にＬｖ０とする。このとき、クロックバッファ回路６００の共振周波数ｆは、次の式（１）で示される。
【数１】
【００６８】
故に、入力クロック信号の周波数が低くなった場合には、インダクタンス値Ｌｖ０や容量値Ｃｖを大きくするように変化させることで、共振周波数ｆを入力クロック信号に追従させることができる。
【００６９】
ただし、一般にオンチップで実現可能な可変容量や可変インダクタの可変範囲は２〜４倍程度である。さらに、式（１）に示すように、共振周波数はインダクタンス値Ｌｖ０及び容量値Ｃｖの平方根でしか変化しない。従って、共振周波数が追従できる周波数帯には限界がある。例えば、インダクタンス値が固定で、容量値のみが可変である場合、実現可能な共振周波数の変化量は√２倍程度となる。つまり、最高のクロック周波数の１／√２が追従下限周波数となり、この追従下限周波数以下の周波数では注入同期できない。入力クロック信号の周波数が追従下限周波数以下の場合には、ｎ型ＭＩＳトランジスタＭ５及びＭ６をオフ、ｎ型ＭＩＳトランジスタＭ７をオンとする。つまり、クロックバッファ回路６００を、可変インダクタＬｖ１及びＬｖ２、可変容量Ｃｖを負荷とするインバータ回路として動作させる。
【００７０】
ところが、可変インダクタＬｖ１及びＬｖ２を負荷とする回路では、入力クロック信号の周波数が式（１）に示す共振周波数ｆから離れるほど、ゲインが下がる。また、入力クロック信号を停止した場合でも、可変インダクタＬｖ１及びＬｖ２に貫通電流が流れてしまし、消費電力が増大する原因となる。このため、入力クロック信号の周波数がさらに低い場合には、ｎ型ＭＩＳトランジスタＭ７をオフとする。これにより、可変インダクタＬｖ１及びＬｖ２を非導通状態として、出力クロック信号を停止させる。
【００７１】
一方、インダクタンス値及び容量値を共に可変とする場合には、入力クロック信号の最高周波数の１／４程度までは注入同期が可能となるので、この周波数を境として共振状態と非共振状態とを切り替える。
【００７２】
上述では、制御信号ＳＣＮＴ３が高レベル又は低レベルの２値である場合について説明した。一方、図６に示すようにｎ型ＭＩＳトランジスタＭ７をトランスファゲートとして使用する場合には、ｎ型ＭＩＳトランジスタＭ７のソース−ドレイン間の抵抗がトランスファゲートのオン抵抗となる。ｎ型ＭＩＳトランジスタＭ７はＭＩＳＦＥＴであるので、オン抵抗は制御信号ＳＣＮＴ３の電圧に応じて変化する。ｎ型ＭＩＳトランジスタＭ７のオン抵抗をＲ７とすると、オン抵抗Ｒ７を考慮した場合の共振周波数ｆは、式（２）で表される。
【数２】
【００７３】
式（２）に示すように、ｎ型ＭＩＳトランジスタＭ７のオン抵抗Ｒ７が大きいほど、共振周波数ｆは下がる。つまり、入力クロック信号の周波数が下がった場合に、制御信号ＳＣＮＴ３の電圧を下げることで、共振周波数ｆを入力クロック信号の周波数に追従させることができる。同様に、入力クロック信号の周波数が上がった場合に、制御信号ＳＣＮＴ３の電圧を上げることで、共振周波数ｆを入力クロック信号の周波数に追従させることができる。
【００７４】
さらに、本実施の形態にかかる効果を示すために、回路シミュレーションによりクロックバッファ回路の動作を検証した。図８は、シミュレーションに用いたクロック分配回路のブロック図である。クロックバッファ回路ＣＢＵＦ１及びＣＢＵＦ２は、クロックバッファ回路６００と同じ構成を有する。
【００７５】
クロックバッファ回路ＣＢＵＦ１のクロック入力ＩＮ１及びＩＮＢ１には、クロック信号源ＣＳＯＵＲＣＥが供給される。クロックバッファ回路ＣＢＵＦ１は供給されたクロック信号を増幅する。増幅されたクロック信号は、クロックバッファ回路ＣＢＵＦ１のクロック出力ＯＵＴ１及びＯＵＴＢ１から、伝送線路ＴＭＬ１を介して、それぞれクロックバッファ回路ＣＢＵＦ２のクロック入力ＩＮ２及びＩＮＢ２へ供給される。クロックバッファ回路ＣＢＵＦ２は供給されたクロック信号を増幅する。増幅されたクロック信号は、クロックバッファ回路ＣＢＵＦ２のクロック出力ＯＵＴ１及びＯＵＴＢ１から、伝送線路ＴＭＬ２を介して、次の段の回路へ出力される。
【００７６】
本シミュレーションでは、クロックバッファ回路ＣＢＵＦ１のクロック出力ＯＵＴ１及びＯＵＴＢ１の間、又は、クロック出力ＯＵＴ２及びＯＵＴＢ２の間でのクロック信号のタイミングのずれを観測する。本シミュレーションでは、９０ｎｍノードのＣＭＯＳプロセスのＭＩＳＦＥＴを使用することを仮定する。電源電圧は１．０Ｖと仮定する。インダクタ素子は、同じく９０ｎｍノードのＣＭＯＳプロセスのメタル配線で実現可能なものとし、低周波での直列インダクタンスを２．１ｎＨ、直列抵抗を３１Ωとする。また、伝送線路もこのプロセスのメタル配線で実現可能なものとし、幅０．５μｍかつ長さ１ｍｍのグローバル配線を配線するもと仮定する。なお、可変容量Ｃｖは設けず、容量負荷は伝送線路の寄生容量のみとする。
【００７７】
上記の仮定の下、３つの条件についてシミュレーションを行った。第１のシミュレーション条件は、クロック信号源ＣＳＯＵＲＣＥのクロック信号周波数が５ＧＨｚであり、制御信号ＳＣＮＴ１〜３が高レベル（すなわち、ｎ型ＭＩＳトランジスタＭ５〜Ｍ７がオン）の場合である。図９Ａは、第１のシミュレーション条件におけるシミュレーション結果を示す信号波形である。クロックバッファ回路ＣＢＵＦ１及びＣＢＵＦ２は５ＧＨｚで共振するように設計されている。そのため、相補信号のそれぞれの波形（クロック出力端子ＯＵＴ１及びＯＵＴＢ１における波形、又はクロック出力端子ＯＵＴ２及びＯＵＴＢ２における波形）が交わるタイミングのずれは非常に小さく、図９Ａに示すように、わずか７ｐｓである。
【００７８】
第２のシミュレーション条件は、クロック信号源ＣＳＯＵＲＣＥのクロック信号周波数が１ＧＨｚであり、制御信号ＳＣＮＴ１〜３が高レベル（すなわち、ｎ型ＭＩＳトランジスタＭ５〜Ｍ７がオン）の場合である。図９Ｂは、第２のシミュレーション条件におけるシミュレーション結果を示す信号波形である。前述のように、クロックバッファ回路ＣＢＵＦ１及びＣＢＵＦ２は５ＧＨｚで共振するように設計されている。そのため、クロックバッファ回路ＣＢＵＦ１及びＣＢＵＦ２は周波数１ＧＨｚのクロック信号に対して共振できない。その結果、図９Ｂに示すように、出力信号の出力振幅が低下してしまう。
【００７９】
第３のシミュレーション条件は、クロック信号源ＣＳＯＵＲＣＥのクロック信号周波数が１ＧＨｚであり、制御信号ＳＣＮＴ１〜３が低レベル（すなわち、ｎ型ＭＩＳトランジスタＭ５〜Ｍ７がオフ）の場合である。図９Ｃは、第３のシミュレーション条件におけるシミュレーション結果を示す信号波形である。この場合、クロックバッファ回路ＣＢＵＦ１及びＣＢＵＦ２は、単なるインバータ回路となる。そのため、クロックバッファ回路ＣＢＵＦ１及びＣＢＵＦ２は、クロック信号の周波数が１ＧＨｚでも、動作可能となる。このときのタイミングのずれは４９ｐｓとなり、共振状態の場合（第１のシミュレーション条件）よりも大きくなるが、遅いクロックでは信号タイミングに余裕があるので、クロック信号のタイミングがずれても誤動作は発生しない。
【００８０】
従って、クロックバッファ回路６００は、広い周波数帯の入力クロック信号に対応することができる。また、可変インダクタのインダクタンス値及び可変容量の容量値を変化させることで、ＬＣタンク部２２の共振周波数を変化させることができる。その結果、クロックバッファ回路６００は、広い周波数帯の入力クロック信号に対して共振することができる。さらに、クロックバッファ回路６００は、必要に応じてＬＣタンク部２２のオン／オフを切り替えることができる。これにより、さらに低周波の入力クロック信号に対応することが可能となる。
【００８１】
実施の形態７
続いて、本発明の実施の形態７にかかるクロックバッファ回路について説明する。本実施の形態にかかるクロックバッファ回路は、実施の形態６にかかるクロックバッファ回路６００のインダクタ−スイッチ部２２１を、インダクタ−スイッチ部２２２に置き換えた構成を有する。本実施の形態にかかるクロックバッファ回路のその他の構成は、クロックバッファ回路６００と同様であるので、以下では、インダクタ−スイッチ部２２２について説明する。
【００８２】
図１０は、実施の形態７にかかるクロックバッファ回路のインダクタ−スイッチ部２２２の構成を示す回路図である。インダクタ−スイッチ部２２２は、固定インダクタ素子Ｌｆ１及びＬｆ２、スイッチＳＷ３０により構成される。固定インダクタ素子Ｌｆ１及びＬｆ２は、それぞれインダクタ−スイッチ部２２１の可変インダクタＬｖ１及びＬｖ２に対応する。スイッチＳＷ７は、インダクタ−スイッチ部２２１のｎ型ＭＩＳトランジスタＭ７に対応する。固定インダクタ素子Ｌｆ１、スイッチＳＷ７及び固定インダクタ素子Ｌｆ２は、クロック出力ＯＵＴＢとクロック出力ＯＵＴとの間に、この順で接続されている。
【００８３】
スイッチＳＷ７は、並列接続されたｎ（ｎは、２以上の整数）個のｎ型ＭＩＳトランジスタＭ７０＿１〜Ｍ７０＿ｎにより構成される。ｎ型ＭＩＳトランジスタＭ７０＿１〜Ｍ７０＿ｎのゲートには、それぞれ制御信号ＳＣＮＴ７＿１〜ＳＣＮＴ７＿ｎが供給される。すなわち、ｎ型ＭＩＳトランジスタＭ７０＿１〜Ｍ７０＿ｎは、それぞれ制御信号ＳＣＮＴ７＿１〜ＳＣＮＴ７＿ｎに応じて開閉するスイッチ素子として機能する。制御信号ＳＣＮＴ７＿１〜ＳＣＮＴ７＿ｎは、インダクタ−スイッチ部２２１のｎ型ＭＩＳトランジスタＭ７０に供給される制御信号ＳＣＮＴ３に対応する。なお、ｎ型ＭＩＳトランジスタＭ７０＿１〜Ｍ７０＿ｎのそれぞれのソース−ドレイン間のオン抵抗は同じでもよいし、互いに異なっていてもよい。
【００８４】
ｎ型ＭＩＳトランジスタＭ７０＿１〜Ｍ７０＿ｎの合成オン抵抗は、ｎ型ＭＩＳトランジスタＭ７０＿１〜Ｍ７０＿ｎのうちでオン状態となっているものの個数により変化する。すなわち、制御信号ＳＣＮＴ７＿１〜ＳＣＮＴ７＿ｎのそれぞれを、独立して高レベル又は低レベルに変化させることで、ｎ型ＭＩＳトランジスタＭ７０＿１〜Ｍ７０＿ｎの合成オン抵抗を多段階に変化させることができる。これにより、式（２）に示すように、本実施の形態にかかるクロックバッファ回路の共振周波数を変化させることができる。
【００８５】
実施の形態８
続いて、本発明の実施の形態８にかかるクロックバッファ回路について説明する。本実施の形態にかかるクロックバッファ回路は、実施の形態６にかかるクロックバッファ回路６００のインダクタ−スイッチ部２２１を、インダクタ−スイッチ部２２３に置き換えた構成を有する。本実施の形態にかかるクロックバッファ回路のその他の構成は、クロックバッファ回路６００と同様であるので、以下では、インダクタ−スイッチ部２２３について説明する。
【００８６】
図１１は、実施の形態８にかかるクロックバッファ回路のインダクタ−スイッチ部２２３の構成を示す回路図である。インダクタ−スイッチ部２２３は、固定インダクタ素子Ｌｆ１＿１、Ｌｆ１＿２、Ｌｆ２＿１及びＬｆ２＿２、ｎ型ＭＩＳトランジスタＭ８０＿１及びＭ８０＿２により構成される。インダクタ−スイッチ部２２３は、スイッチの機能を包摂した可変インダクタとして構成される。インダクタ−スイッチ部２２３では、ｎ型ＭＩＳトランジスタＭ８０＿１及びＭ８０＿２が、それぞれスイッチ素子として動作する。
【００８７】
固定インダクタ素子Ｌｆ１＿２、固定インダクタ素子Ｌｆ１＿１、ｎ型ＭＩＳトランジスタＭ８０＿１、固定インダクタ素子Ｌｆ２＿１及びＬ固定インダクタ素子Ｌｆ２＿２は、クロック出力ＯＵＴＢとクロック出力ＯＵＴとの間に、この順で接続されている。ｎ型ＭＩＳトランジスタＭ８０＿２は、固定インダクタ素子Ｌｆ１＿１及びＬｆ１＿２間の接続点Ｃと、固定インダクタ素子Ｌｆ２＿１及びＬｆ２＿２間の接続点Ｄと、の間に接続される。すなわち、ｎ型ＭＩＳトランジスタＭ８０＿２がオンとなることにより、接続点Ｃと接続点Ｄとをバイパスするバイパス経路が構成される。ｎ型ＭＩＳトランジスタＭ８０＿１及びＭ８０＿２のゲートには、それぞれ制御信号ＳＣＮＴ８＿１及びＳＣＮＴ８＿２が供給される。
【００８８】
続いて、インダクタ−スイッチ部２２３の動作について説明する。制御信号ＳＣＮＴ８＿１が高レベル、制御信号ＳＣＮＴ８＿２が低レベルの場合、ｎ型ＭＩＳトランジスタＭ８０＿１はオン、ｎ型ＭＩＳトランジスタＭ８０＿２はオフとなる。よって、クロック出力ＯＵＴ及びＯＵＴＢ間の直列インダクタンス値は、固定インダクタ素子Ｌｆ１＿１、Ｌｆ１＿２、Ｌｆ２＿１及びＬｆ２＿２のインダクタンス値の和となる。
【００８９】
制御信号ＳＣＮＴ８＿１が低レベル、制御信号ＳＣＮＴ８＿２が高レベルの場合、ｎ型ＭＩＳトランジスタＭ８０＿１はオフ、ｎ型ＭＩＳトランジスタＭ８０＿２はオンとなる。よって、クロック出力ＯＵＴ及びＯＵＴＢ間の直列インダクタンス値は、固定インダクタ素子Ｌｆ１＿２及びＬｆ２＿２のインダクタンス値の和となる。
【００９０】
制御信号ＳＣＮＴ８＿１及び制御信号ＳＣＮＴ８＿２の両方が高レベルの場合、ｎ型ＭＩＳトランジスタＭ８０＿１及びＭ８０＿２は共にオンとなる。この場合、接続点Ｃと接続点Ｄとが短絡されるので、固定インダクタ素子Ｌｆ１＿１及びＬｆ２＿１はインダクタとしては機能しない。よって、クロック出力ＯＵＴ及びＯＵＴＢ間の直列インダクタンス値は、固定インダクタ素子Ｌｆ１＿２及びＬｆ２＿２のインダクタンス値の和となる。
【００９１】
制御信号ＳＣＮＴ８＿１及び制御信号ＳＣＮＴ８＿２の両方が低レベルの場合、ｎ型ＭＩＳトランジスタＭ８０＿１及びＭ８０＿２は共にオフとなる。よって、クロック出力ＯＵＴ及びＯＵＴＢ間は、電気的に切断される。
【００９２】
以上のとおり、インダクタ−スイッチ部２２３によれば、制御信号ＳＣＮＴ８＿１及び制御信号ＳＣＮＴ８＿２により、インダクタンス値の制御とＬＣタンク部のオン／オフ制御の両方を行なうことができる。
【００９３】
なお、図１１に示す構成はあくまで例示であり、この例に限定されるものではない。図９では、バイパス経路が１本で場合を示したが、例えば、ｍ（ｍは２以上の整数）個の固定インダクタ素子Ｌｆ１＿１〜Ｌｆ１＿ｍ、ｍ個の固定インダクタ素子Ｌｆ１＿１〜Ｌｆ１＿ｍ及びｍ個のｎ型ＭＩＳトランジスタＭ８０＿１〜Ｍ８０＿ｍを設けることも可能である。例えば、ｎ型ＭＩＳトランジスタＭ８０＿１とクロック出力ＯＵＴＢとの間に、固定インダクタ素子Ｌｆ１＿１〜Ｌｆ１＿ｍがこの順で直列に接続される。ｎ型ＭＩＳトランジスタＭ８０＿１とクロック出力ＯＵＴとの間に、固定インダクタ素子Ｌｆ２＿１〜Ｌｆ２＿ｍがこの順で直列に接続される。そして、ｎ型ＭＩＳトランジスタＭ８０＿ｋ（ｋは、２以上ｍ以下の整数）により、固定インダクタ素子Ｌｆ１＿（ｋ−１）及びＬｆ１＿ｋ間の接続点と、固定インダクタ素子Ｌｆ２＿（ｋ−１）及びＬｆ２＿ｋ間の接続点と、をバイパスすることができる。これにより、クロック出力ＯＵＴ及びＯＵＴＢ間の直列インダクタンス値を、より多段階に変化させることが可能となる。その結果、ＬＣタンク部の共振周波数帯をより広げることができる。
【００９４】
実施の形態９
続いて、本発明の実施の形態９にかかるクロック分配回路について説明する。本実施の形態にかかるクロック分配回路は、実施の形態１〜８にかかるクロックバッファ回路を用いて構成される。図１２は、実施の形態９にかかるクロック分配回路９００の構成を示すブロック図である。
【００９５】
クロック分配回路９００は、クロック信号源ＣＳＯＵＲＣＥ、クロックバッファ回路ＣＢＵＦａ１、ＣＢＵＦａ２、ＣＢＵＦｂ１及びＣＢＵＦｂ２により構成される。ここで、実施の形態１〜８にかかるクロックバッファ回路のいずれかが、クロックバッファ回路ＣＢＵＦａ１、ＣＢＵＦａ２、ＣＢＵＦｂ１及びＣＢＵＦｂ２として用いられる。
【００９６】
クロックバッファ回路ＣＢＵＦａ１及びＣＢＵＦａ２は、従属接続される。同様に、クロックバッファ回路ＣＢＵＦｂ１及びＣＢＵＦｂ２も、従属接続される。クロック信号源ＣＳＯＵＲＣＥからのクロック信号は、クロックバッファ回路ＣＢＵＦａ１のクロック入力端子ＩＮａ１及びＩＮＢａ１と、クロックバッファ回路ＣＢＵＦｂ１のクロック入力端子ＩＮｂ１及びＩＮＢｂ１と、に供給される。
【００９７】
クロックバッファ回路ＣＢＵＦａ１は、供給されたクロック信号を増幅する。増幅されたクロック信号は、クロックバッファ回路ＣＢＵＦａ１のクロック出力端子ＯＵＴａ１及びＯＵＴＢａ１から、それぞれクロックバッファ回路ＣＢＵＦａ２のクロック入力端子ＩＮａ２及びＩＮＢａ２へ供給される。クロックバッファ回路ＣＢＵＦａ２は供給されたクロック信号を増幅する。増幅されたクロック信号は、クロックバッファ回路ＣＢＵＦａ２のクロック出力端子ＯＵＴａ２及びＯＵＴＢａ２から、次の段の回路へ出力される。
【００９８】
クロックバッファ回路ＣＢＵＦｂ１は、供給されたクロック信号を増幅する。増幅されたクロック信号は、クロックバッファ回路ＣＢＵＦｂ１のクロック出力端子ＯＵＴｂ１及びＯＵＴＢｂ１から、それぞれクロックバッファ回路ＣＢＵＦｂ２のクロック入力端子ＩＮｂ２及びＩＮＢｂ２へ供給される。クロックバッファ回路ＣＢＵＦｂ２は供給されたクロック信号を増幅する。増幅されたクロック信号は、クロックバッファ回路ＣＢＵＦｂ２のクロック出力端子ＯＵＴｂ２及びＯＵＴＢｂ２から、次の段の回路へ出力される。
【００９９】
また、クロック分配回路９００の外部からは、クロック分配回路の動作周波数に対応する制御信号ＣＯＮＴが供給される。制御信号ＣＯＮＴは、クロック分配回路９００の外部に配置された制御回路（不図示）などによって生成される。制御信号ＣＯＮＴは、クロック信号源ＣＳＯＵＲＣＥ及びクロックバッファ回路のそれぞれへ供給される。例えば、制御信号ＣＯＮＴは、図６に示すクロックバッファ回路６００の制御信号ＳＣＮＴ１〜３に相当する。このように、制御信号ＣＯＮＴは複数の信号により構成される場合があるが、図面を簡略化するため、図１２では、制御信号ＣＯＮＴを１本の信号線により表示している。
【０１００】
クロックバッファ回路ＣＢＵＦａ１、ＣＢＵＦａ２、ＣＢＵＦｂ１及びＣＢＵＦｂ２のそれぞれでは、制御信号（すなわち、クロック信号の周波数）に応じて、内部のトランスファゲート回路、可変インダクタ、可変容量の状態が変化する。これにより、クロックバッファ回路ＣＢＵＦａ１、ＣＢＵＦａ２、ＣＢＵＦｂ１及びＣＢＵＦｂ２のそれぞれを、常に入力されるクロック信号の周波数に対応した回路状態に設定することができる。
【０１０１】
上述のように、クロック分配回路９００は、実施の形態１〜８のいずれかにかかるクロックバッファ回路により構成される。よって、クロック分配回路９００は、広い周波数帯のクロック信号に対応することが可能である。例えば、クロック分配回路９００は、高周波の入力クロック信号の周波数が変動する場合には、ＬＣタンク部のインダクタ値及び容量値のいずれか一方又は両方を調整することにより、共振周波数を入力クロック信号の周波数にチューニングすることができる。また、スイッチを操作することにより、ドライバ部をインバータ回路として動作させ、ＬＣタンク部をオン／オフ制御できる。これにより、共振周波数とは大幅に周波数が異なる低周波のクロック信号にも対応することができる。つまり、低周波のテストクロック信号などにも対応することが可能となる。
【０１０２】
従って、クロック分配回路９００は、同一のクロックバッファ回路を用いることができる。これにより、クロック分配回路９００を共通化できるとともに、クロックバッファ回路及びインバータ回路の両方を設ける必要がない。その結果、従来のクロック分配回路と比べて、回路規模を小さくすることが可能となる。
【０１０３】
さらに、クロック分配回路９００は、従来のクロック分配回路と比べて、消費電力を抑制することも可能である。以下では、クロック分配回路９００における消費電力の抑制について説明する。クロック分配回路９００は、クロックバッファ回路及びインバータ回路の両方を設ける必要はない。従来の共振型クロック分配回路では、幅広い周波数のクロックで動作するには共振型クロック分配回路と並列にインバータ回路を配置して、両者の出力をスイッチで切り替える必要があった。しかし、本実施の形態では、従来のクロック分配回路と異なり、クロックバッファ回路及びインバータ回路の出力側にスイッチを設ける必要が無い。一般に、クロックバッファ回路及びインバータ回路の出力側における信号は、入力側における信号よりも振幅が大きい。そのため、出力側に設けられたスイッチにおける損失は、入力側のスイッチにおける損失比べて大きくなる。
【０１０４】
これに対し、クロック分配回路９００で用いられる実施の形態１〜８のいずれかにかかるクロックバッファ回路は、入力側にスイッチが設けられる。実施の形態１〜４、６〜８にかかるクロックバッファ回路では、スイッチＳＷ１及びＳＷ２が入力（クロック入力ＩＮ及びＩＮＢ）側に設けられたスイッチに相当する。実施の形態５にかかるクロックバッファ回路では、スイッチＳＷ４が入力（クロック入力ＩＮ）側に設けられたスイッチに相当する。
【０１０５】
つまり、クロック分配回路９００では、クロックバッファ回路の入力側にのみスイッチが設けられた構成を有する。従って、クロック分配回路９００は、従来のクロック分配回路よりも消費電力を抑制することが可能となる。
【０１０６】
実施の形態１０
続いて、本発明の実施の形態１０にかかるクロック分配回路について説明する。本実施の形態にかかるクロック分配回路は、実施の形態９にかかるクロック分配回路９００の変形例である。図１３は、実施の形態１０にかかるクロック分配回路１０００の構成を示すブロック図である。
【０１０７】
クロック分配回路１０００は、クロック分配回路１０００は、クロック分配回路９００と比べて、周波数検出回路ＤＥＴａ１、ＤＥＴａ２、ＤＥＴｂ１及びＤＥＴｂ２が追加された構成を有する。
【０１０８】
周波数検出回路ＤＥＴａ１は、クロックバッファ回路ＣＢＵＦａ１のクロック入力端子ＩＮａ１及びＩＮＢａ１に入力されるクロック信号の周波数を検出する。そして、検出した周波数に応じた制御信号ＣＯＮＴａ１を、クロックバッファ回路ＣＢＵＦａ１へ出力する。
【０１０９】
同様に、周波数検出回路ＤＥＴａ２、ＤＥＴｂ１及びＤＥＴｂ２は、クロックバッファ回路ＣＢＵＦａ２のクロック入力端子ＩＮａ２及びＩＮＢａ２、クロックバッファ回路ＣＢＵＦｂ１のクロック入力端子ＩＮｂ１及びＩＮＢｂ１、クロックバッファ回路ＣＢＵＦｂ２のクロック入力端子ＩＮｂ２及びＩＮＢｂ２のそれぞれに入力されるクロック信号の周波数を検出する。そして、検出した周波数に応じた制御信号ＣＯＮＴａ２、ＣＯＮＴｂ１及びＣＯＮＴｂ２を、それぞれクロックバッファ回路ＣＢＵＦａ２、ＣＢＵＦｂ１及びＣＢＵＦｂ２へ出力する。クロック分配回路１０００のその他の構成は、クロック分配回路９００と同様であるので説明を省略する。
【０１１０】
続いて、周波数検出回路ＤＥＴａ１、ＤＥＴａ２、ＤＥＴｂ１及びＤＥＴｂ２について説明する。以下では、高周波検出回路である周波数検出回路ＤＥＴＨ及び低周波検出回路である周波数検出回路ＤＥＴＬを例として説明する。
【０１１１】
高周波検出回路である周波数検出回路ＤＥＴＨについて説明する。周波数検出回路ＤＥＴＨは、特定の周波数よりも高い周波数の信号がクロック入力ＩＮに入力されると、クロック出力ＯＵＴが高レベルとなる回路である。図１４は、実施の形態１０にかかる周波数検出回路ＤＥＴＨの構成例を示す回路図である。周波数検出回路ＤＥＴＨは、図１４に示すように、高域通過フィルタＨＰＦ及びピーク検出回路ＰＫにより構成される。
【０１１２】
高域通過フィルタＨＰＦは、抵抗ＲＨ及び容量ＣＨにより構成される。容量ＣＨは、クロック入力ＩＮとノードＶＨＰとの間に接続される。抵抗ＲＨは、ノードＶＨＰと接地端子との間に接続される。
【０１１３】
ピーク検出回路ＰＫは、オペアンプＯＡＭＰ、ダイオードＤ１、抵抗ＲＰ及び容量ＣＰにより構成される。オペアンプＯＡＭＰの非反転入力は、ノードＶＨＰと接続される。オペアンプＯＡＭＰの出力と出力ＯＵＴｃとの間には、ダイオードＤ１が順方向で挿入される。オペアンプＯＡＭＰの非反転入力は、ダイオードＤ１のカソードと接続される。また、出力ＯＵＴｃ及びダイオードＤ１のアノードと接地端子との間には、抵抗ＲＰ及び容量ＣＰが並列に接続される。
【０１１４】
周波数検出回路ＤＥＴＨは、１／ＣＨＲＨ以上の周波数の信号が入力されると、ノードＶＨＰでの信号振幅は、入力信号と同程度の大きさとなる。一方、それ以下の周波数では、ノードＶＨＰでの信号振幅は小さくなる。このような振幅を有する信号をピーク検出回路ＰＫに入力すると、ピーク検出回路ＰＫは、信号振幅の最大値に相当する電圧を、出力ＯＵＴｃから出力する。よって、ピーク検出回路ＰＫは、１／ＣＨＲＨ以上の周波数の信号が入力される場合には高レベル、それ以下の周波数の信号が入力される場合には低レベルの電圧を出力する。
【０１１５】
次いで、低周波検出回路である周波数検出回路ＤＥＴＬについて説明する。周波数検出回路ＤＥＴＬは、特定の周波数よりも低い周波数の信号がクロック入力ＩＮに入力されると、クロック出力ＯＵＴが高レベルとなる回路である。図１５は、実施の形態１０にかかる周波数検出回路ＤＥＴＬの構成例を示す回路図である。周波数検出回路ＤＥＴＬは、図１５に示すように、低域通過フィルタＬＰＦ及びピーク検出回路ＰＫにより構成される。ピーク検出回路ＰＫは、周波数検出回路ＤＥＴＨと同様であるので、説明を省略する。
【０１１６】
低域通過フィルタＬＰＦは、抵抗ＲＬ及び容量ＣＬにより構成される。容量ＣＬは、ノードＶＬＰと接地端子との間に接続される。抵抗ＲＬは、クロック入力ＩＮとノードＶＬＰとの間に接続される。
【０１１７】
周波数検出回路ＤＥＴＬは、１／ＣＬＲＬ以下の周波数の信号が入力されると、ノードＶＬＰでの信号振幅は、入力信号と同程度の大きさとなる。一方、それ以上の周波数では、ノードＶＬＰでの信号振幅は小さくなる。このような振幅を有する信号をピーク検出回路ＰＫに入力すると、ピーク検出回路ＰＫは、信号振幅の最大値に相当する電圧を、出力ＯＵＴｃから出力する。よって、ピーク検出回路ＰＫは、１／ＣＬＲＬ以上の周波数の信号が入力される場合には高レベル、それ以下の周波数の信号が入力される場合には低レベルの電圧を出力する。
【０１１８】
クロック分配回路１０００では、制御信号ＣＯＮＴａ１、ＣＯＮＴａ２、ＣＯＮＴｂ１及びＣＯＮＴｂ２は、クロック信号の周波数に対応する信号である。例えば、制御信号ＣＯＮＴは、図６に示すクロックバッファ回路６００の制御信号ＳＣＮＴ１〜３に相当する。このように、制御信号ＣＯＮＴａ１、ＣＯＮＴａ２、ＣＯＮＴｂ１及びＣＯＮＴｂ２は複数の信号により構成される場合があるが、図面を簡略化するため、図１３では、制御信号ＣＯＮＴａ１、ＣＯＮＴａ２、ＣＯＮＴｂ１及びＣＯＮＴｂ２をそれぞれ１本の信号線により表示している。
【０１１９】
クロックバッファ回路ＣＢＵＦａ１、ＣＢＵＦａ２、ＣＢＵＦｂ１及びＣＢＵＦｂ２のそれぞれでは、制御信号（すなわち、クロック信号の周波数）に応じて、内部のトランスファゲート回路、可変インダクタ、可変容量の状態が変化する。これにより、クロックバッファ回路ＣＢＵＦａ１、ＣＢＵＦａ２、ＣＢＵＦｂ１及びＣＢＵＦｂ２のそれぞれを、常に入力されるクロック信号の周波数に対応した回路状態に設定することができる。したがって、クロック分配回路１０００は、クロック分配回路９００と同様の動作を行うことができ、同様の効果を奏する。
【０１２０】
また、クロック分配回路９００では、クロック信号源ＣＳＯＵＲＣＥからクロックバッファ回路ＣＢＵＦａ１、ＣＢＵＦａ２、ＣＢＵＦｂ１及びＣＢＵＦｂ２のそれぞれへ、制御信号ＣＯＮＴを供給しなければならない。そのため、複数の長い信号線を設ける必要がある。これに対し、クロック分配回路１０００によれば、こうした信号線を設ける必要がないので、より高密度に素子を集積することが可能となる。
【０１２１】
なお、本実施の形態では、各クロックバッファ回路に対応する周波数検出回路が設けられる場合について説明したが、回路構成はこの例に限られない。例えば、複数のクロックバッファ回路が１つの周波数検出回路を共有し、共有する１つの周波数検出回路からの制御信号を、複数のクロックバッファ回路が受け取る構成とすることもできる。
【０１２２】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、実施の形態５に係るクロックバッファ回路５００は、シングルエンドの入力クロック信号に対応するものであるが、実施の形態１〜４及び６〜８に係る差動クロック信号に対応するクロックバッファ回路と同様の構成転換を行うことが可能である。例えば、クロックバッファ回路５００のスイッチＳＷ５を除去した構成とることが可能である。また、クロックバッファ回路５００の可変インダクタＬｖは固定インダクタに置き換えることができる。クロックバッファ回路５００の可変インダクタＣｖは固定容量に置き換えることができる。さらに、クロックバッファ回路５００のインダクタスイッチ部（スイッチＳＷ５及び可変インダクタＬｖ）を、実施の形態６〜７にかかるインダクタ−スイッチ部２２１〜２２３に置き換えることが可能である。この際、クロック出力ＯＵＴと接地端子ＧＮＤとの間に、インダクタ−スイッチ部２２１〜２２３を配置すればよい。
【０１２３】
実施の形態９及び１０にかかるクロック分配回路９００及び１００では、クロックバッファ回路が２段従属接続されている例について説明したが、従属接続数はこの例に限られない。すなわち、３以上の任意の個数のクロックバッファ回路を従属接続する構成とすることが可能である。
【０１２４】
また、上述の実施の形態にかかるクロックバッファ回路は、それ自身が発振器として機能する。従って、例えば実施の形態９及び１０にかかるクロック分配回路９００及び１００では、クロック信号源ＣＳＯＵＲＣＥを、実施の形態１〜８にかかるクロックバッファ回路とすることも可能である。
【符号の説明】
【０１２５】
１１、１５ ドライバ部
２１〜２５ ＬＣタンク部
６１ 電源回路
７０ スイッチ部
１００、２００、３００、４００、５００、６００ クロックバッファ回路
１８１ ＰＬＬ
１９１ インバータ部
１９２ タンク部
２２１〜２２３ インダクタ−スイッチ部
９００、１０００、１６００ クロック分配回路
１７００ Ｈ型クロック分配回路
１８００ ＰＬＬ回路
１９００ 共振回路
Ａ、Ｂ、Ｅ、Ｆ 端子
Ｃ、Ｄ 接続点
ＣＢＵＦ１、ＣＢＵＦ２、ＣＢＵＦａ１、ＣＢＵＦａ２、ＣＢＵＦｂ１、ＣＢＵＦｂ２ クロックバッファ回路
Ｃｆ 固定容量
ＣＨ、ＣＬ、ＣＰ 容量
ＣＯＮＴ、ＣＯＮＴａ１、ＣＯＮＴａ２、ＣＯＮＴｂ１、ＣＯＮＴｂ２ 制御信号
ＣＳＯＵＲＣＥ クロック信号源
Ｃｓ キャパシタ
Ｃｖ 可変容量
Ｄ１ ダイオード
ＤＥＴａ１、ＤＥＴａ２、ＤＥＴｂ１、ＤＥＴｂ２、ＤＥＴＨ、ＤＥＴＬ 周波数検出回路
ＧＮＤ 接地端子
ＨＰＦ 高域通過フィルタ
ＩＮ、ＩＮＢ クロック入力
ＩＮ１、ＩＮ２、ＩＮａ１、ＩＮａ２、ＩＮｂ１、ＩＮｂ２ クロック入力端子
ＩＮＶ、ＩＮＶ１〜ＩＮＶ４、ＩＮＶ１９１、ＩＮＶ１９２ インバータ
ＩＲＥＦ 端子
Ｌｆ 固定インダクタ
Ｌｆ１、Ｌｆ２、Ｌｆ１＿１〜Ｌｆ１＿ｍ、Ｌｆ２＿１〜Ｌｆ２＿ｍ 固定インダクタ素子
ＬＰＦ 低域通過フィルタ
Ｌｓ インダクタ
Ｌｖ、Ｌｖ１、Ｌｖ２ 可変インダクタ
Ｍ１、Ｍ３、Ｍ５〜Ｍ７、Ｍ７０＿１〜Ｍ７０＿ｎ、Ｍ８０＿１〜Ｍ８０＿ｍ ｎ型ＭＩＳトランジスタ（ＭＩＳＦＥＴ）
Ｍ２、Ｍ４、Ｍ８、Ｍ９ ｐ型ＭＩＳトランジスタ（ＭＩＳＦＥＴ）
Ｍｖ１、Ｍｖ２ スイッチ
ＯＡＭＰ オペアンプ
ＯＵＴ、ＯＵＴＢ クロック出力
ＯＵＴ１、ＯＵＴ２、ＯＵＴａ１、ＯＵＴａ２、ＯＵＴｂ１、ＯＵＴｂ２ クロック出力端子
ＯＵＴｃ 出力
ＰＫ ピーク検出回路
ＲＨ、ＲＬ、ＲＰ 抵抗
ＳＣＮＴ１〜ＳＣＮＴ４、ＳＣＮＴ７＿１〜ＳＣＮＴ７＿ｎ、ＳＣＮＴ８＿１、ＳＣＮＴ８＿２ 制御信号
ＳＷ１〜ＳＷ５、ＳＷ７ スイッチ
ＴＭＬ１、ＴＭＬ２ 伝送線路
ＶＨＰ、ＶＬＰ ノード
【特許請求の範囲】
【請求項１】
クロック入力からの入力クロック信号の少なくとも正転出力を、クロック出力へ出力するドライバ部と、
前記ドライバ部とクロック出力との間に配置されたＬＣタンク部と、を備え、
前記ドライバ部は、
前記入力クロック信号の周波数に対応した制御信号に応じて、当該ドライバ部の入力と出力とを短絡させるスイッチを備える、
クロックバッファ回路。
【請求項２】
前記入力クロック信号は、一対の差動クロック信号である第１及び第２のクロック信号からなることを特徴とする、
請求項１に記載のクロックバッファ回路。
【請求項３】
前記ドライバ部は、
入力が前記第２のクロック信号が供給される第２のクロック入力と接続され、出力が第１のクロック出力と接続される第１のインバータと、
入力が前記第１のクロック信号が供給される第１のクロック入力と接続され、出力が第２のクロック出力と接続される第２のインバータと、
前記第１のクロック入力と前記第１のインバータの前記出力との間に挿入された第１のスイッチと、
前記第２のクロック入力と前記第２のインバータの前記出力との間に挿入された第２のスイッチと、を備え、
前記第１及び前記第２のスイッチは、前記第１及び前記第２のクロック信号の周波数が予め定められた第１の周波数以下である場合に、前記制御信号に応じて閉じることを特徴とする、
請求項２に記載のクロックバッファ回路。
【請求項４】
前記ＬＣタンク部は、
前記第１及び前記第２のクロック出力の間に並列に接続されたインダクタ及び容量を備えることを特徴とする、
請求項３に記載のクロックバッファ回路。
【請求項５】
前記ＬＣタンク部は、
前記インダクタと直列に接続された第３のスイッチを更に備え、
前記第３のスイッチは、
前記第１及び前記第２のクロック信号の周波数が予め定められた第２の周波数以下である場合に、前記制御信号に応じて閉じることを特徴とする、
請求項４に記載のクロックバッファ回路。
【請求項６】
前記第３のスイッチは、ゲートに前記制御信号が供給されるＭＩＳＦＥＴにより構成され、
前記入力クロックの周波数が低下する場合には、前記制御信号の電圧が前記ＭＩＳＦＥＴをオフとするように変化し、
前記入力クロックの周波数が上昇する場合には、前記制御信号の電圧が前記ＭＩＳＦＥＴをオンとするように変化することを特徴とする、
請求項５に記載のクロックバッファ回路。
【請求項７】
前記第３のスイッチは、並列接続された複数のＭＩＳＦＥＴからなり、
前記複数のＭＩＳＦＥＴのうちでオン状態であるもの数が、前記制御信号に応じて変化することを特徴とする、
請求項５に記載のクロックバッファ回路。
【請求項８】
前記インダクタは可変インダクタであり、前記制御信号に応じてインダクタンス値が変化することを特徴とする、
請求項４乃至７のいずれか一項に記載のクロックバッファ回路。
【請求項９】
前記可変インダクタは、
第１のインダクタ素子及び第２のインダクタ素子と、
前記第１及び前記第２のインダクタ素子の間に挿入された第４のスイッチと、
前記第１のインダクタ素子の前記第４のスイッチ側とは反対側の端子と、前記第４のスイッチの前記第１のインダクタ素子側とは反対側の端子と、の間に挿入された第５のスイッチと、を備え、
前記第４のスイッチと前記第５のスイッチとは、前記制御信号に応じて相補的に開閉することを特徴とする、
請求項８に記載のクロックバッファ回路。
【請求項１０】
前記可変インダクタは、
ｍ（ｍは、２以上の整数）個のスイッチ素子と、
１番目の前記スイッチ素子の一端と前記第１のクロック出力との間に直列に接続されたｍ個の第３のインダクタ素子と、
前記１番目の前記スイッチ素子の他端と前記第２のクロック出力との間に直列に接続されたｍ個の第４のインダクタ素子と、を備え、
ｋ（ｋは、２≦ｋ≦ｍ）番目の前記スイッチ素子の一端は、前記１番目の前記スイッチ素子から数えてｋ番目の前記第３のインダクタ素子と（ｋ−１）番目の前記第３のインダクタ素子との接続点と接続され、
前記ｋ番目の前記スイッチ素子の他端は、前記１番目の前記スイッチ素子から数えてｋ番目の前記第４のインダクタ素子と（ｋ−１）番目の前記第４のインダクタ素子との接続点と接続され、
前記制御信号に応じて前記ｋ番目の前記スイッチ素子が閉じることにより、前記１番目の前記スイッチ素子から数えて前記ｋ番目の前記第３のインダクタ素子と前記ｋ番目の前記第４のインダクタ素子とを短絡させることを特徴とする、
請求項８に記載のクロックバッファ回路。
【請求項１１】
前記インダクタは、固定インダクタであることを特徴とする、
請求項４乃至７のいずれか一項に記載のクロックバッファ回路。
【請求項１２】
前記容量は可変容量であり、前記制御信号に応じて容量値が変化することを特徴とする、
請求項４乃至１１のいずれか一項に記載のクロックバッファ回路。
【請求項１３】
前記容量は、固定容量であることを特徴とする、
請求項４乃至１１のいずれか一項に記載のクロックバッファ回路。
【請求項１４】
前記容量は、前記第１及び前記第２のクロック出力間に接続される負荷の容量及び配線の容量のいずれか一方又は両方であることを特徴とする、
請求項４乃至１１のいずれか一項に記載のクロックバッファ回路。
【請求項１５】
前記入力クロック信号は、シングルエンドのクロック信号であることを特徴とする、
請求項１に記載のクロックバッファ回路。
【請求項１６】
前記ドライバ部は、
入力が前記クロック入力と接続され、出力が前記クロック出力と接続される正論理のバッファ回路と、
前記バッファ回路の前記入力と前記出力との間に接続された第１のスイッチと、を備え、
前記第１のスイッチは、前記入力クロック信号の周波数が予め定められた第１の周波数以下である場合に、前記制御信号に応じて閉じることを特徴とする、
請求項１５に記載のクロックバッファ回路。
【請求項１７】
前記ＬＣタンク部は、
前記クロック出力と接地端子との間に並列に接続されたインダクタ及び容量を備えることを特徴とする、
請求項１６に記載のクロックバッファ回路。
【請求項１８】
前記ＬＣタンク部は、
前記インダクタと直列に接続された第２のスイッチを更に備え、
前記第２のスイッチは、
前記第入力クロック信号の周波数が予め定められた第２の周波数以下である場合に、前記制御信号に応じて閉じることを特徴とする、
請求項１７に記載のクロックバッファ回路。
【請求項１９】
前記第２のスイッチは、ゲートに前記制御信号が供給されるＭＩＳＦＥＴにより構成され、
前記入力クロックの周波数が低下する場合には、前記制御信号の電圧が前記ＭＩＳＦＥＴをオフとするように変化し、
前記入力クロックの周波数が上昇する場合には、前記制御信号の電圧が前記ＭＩＳＦＥＴをオンとするように変化することを特徴とする、
請求項１８に記載のクロックバッファ回路。
【請求項２０】
前記第２のスイッチは、並列接続された複数のＭＩＳＦＥＴ素子からなり、
前記複数のＭＩＳＦＥＴのうちでオン状態であるもの数が、前記制御信号に応じて変化することを特徴とする、
請求項１８に記載のクロックバッファ回路。
【請求項２１】
前記インダクタは可変インダクタであり、前記制御信号に応じてインダクタンス値が変化することを特徴とする、
請求項１７乃至２０のいずれか一項に記載のクロックバッファ回路。
【請求項２２】
前記可変インダクタは、
第１のインダクタ素子及び第２のインダクタ素子と、
前記第１及び前記第２のインダクタ素子の間に挿入された第３のスイッチと、
前記第１のインダクタの前記第３のスイッチ側とは反対側の端子と、前記第３のスイッチの前記第１のインダクタ側とは反対側の端子と、の間に挿入された第４のスイッチと、を備え、
前記第３のスイッチと前記第４のスイッチとは、前記制御信号に応じて相補的に開閉することを特徴とする、
請求項２１に記載のクロックバッファ回路。
【請求項２３】
前記可変インダクタは、
ｍ（ｍは、２以上の整数）個のスイッチ素子と、
１番目の前記スイッチ素子の一端と前記クロック出力との間に直列に接続されたｍ個の第３のインダクタ素子と、
前記１番目の前記スイッチ素子の他端と前記接地端子との間に直列に接続されたｍ個の第４のインダクタ素子と、を備え、
ｋ（ｋは、２≦ｋ≦ｍ）番目の前記スイッチ素子の一端は、前記１番目の前記スイッチ素子から数えてｋ番目の前記第３のインダクタ素子と（ｋ−１）番目の前記第３のインダクタ素子との接続点と接続され、
前記ｋ番目の前記スイッチ素子の他端は、前記１番目の前記スイッチ素子から数えてｋ番目の前記第４のインダクタ素子と（ｋ−１）番目の前記第４のインダクタ素子との接続点と接続され、
前記制御信号に応じて前記ｋ番目の前記スイッチ素子が閉じることにより、前記１番目の前記スイッチ素子から数えて前記ｋ番目の前記第３のインダクタ素子と前記ｋ番目の前記第４のインダクタ素子とを短絡させることを特徴とする、
請求項２１に記載のクロックバッファ回路。
【請求項２４】
前記インダクタは、固定インダクタであることを特徴とする、
請求項１７乃至２０のいずれか一項に記載のクロックバッファ回路。
【請求項２５】
前記容量は可変容量であり、前記制御信号に応じて容量値が変化することを特徴とする、
請求項１７乃至２４のいずれか一項に記載のクロックバッファ回路。
【請求項２６】
前記容量は、固定容量であることを特徴とする、
請求項１７乃至２４のいずれか一項に記載のクロックバッファ回路。
【請求項２７】
前記容量は、前記クロック出力に接続される負荷の容量及び配線の容量のいずれか一方又は両方であることを特徴とする、
請求項１７乃至２４のいずれか一項に記載のクロックバッファ回路。
【請求項２８】
請求項１乃至２７のいずれか一項に記載の前記クロックバッファ回路を複数備えることを特徴とする、
クロック分配回路。
【請求項２９】
複数の前記クロックバッファ回路のうち、任意の個数の前記クロックバッファ回路が従属接続されることを特徴とする、
請求項２８に記載のクロックバッファ回路。
【請求項３０】
前記複数のクロックバッファ回路に前記制御信号を出力する周波数検出回路を備え、
前記周波数検出回路は、前記入力クロック信号の周波数を検出して、前記周波数に対応する前記制御信号を生成することを特徴とする、
請求項２９に記載のクロック分配回路。
【請求項１】
クロック入力からの入力クロック信号の少なくとも正転出力を、クロック出力へ出力するドライバ部と、
前記ドライバ部とクロック出力との間に配置されたＬＣタンク部と、を備え、
前記ドライバ部は、
前記入力クロック信号の周波数に対応した制御信号に応じて、当該ドライバ部の入力と出力とを短絡させるスイッチを備える、
クロックバッファ回路。
【請求項２】
前記入力クロック信号は、一対の差動クロック信号である第１及び第２のクロック信号からなることを特徴とする、
請求項１に記載のクロックバッファ回路。
【請求項３】
前記ドライバ部は、
入力が前記第２のクロック信号が供給される第２のクロック入力と接続され、出力が第１のクロック出力と接続される第１のインバータと、
入力が前記第１のクロック信号が供給される第１のクロック入力と接続され、出力が第２のクロック出力と接続される第２のインバータと、
前記第１のクロック入力と前記第１のインバータの前記出力との間に挿入された第１のスイッチと、
前記第２のクロック入力と前記第２のインバータの前記出力との間に挿入された第２のスイッチと、を備え、
前記第１及び前記第２のスイッチは、前記第１及び前記第２のクロック信号の周波数が予め定められた第１の周波数以下である場合に、前記制御信号に応じて閉じることを特徴とする、
請求項２に記載のクロックバッファ回路。
【請求項４】
前記ＬＣタンク部は、
前記第１及び前記第２のクロック出力の間に並列に接続されたインダクタ及び容量を備えることを特徴とする、
請求項３に記載のクロックバッファ回路。
【請求項５】
前記ＬＣタンク部は、
前記インダクタと直列に接続された第３のスイッチを更に備え、
前記第３のスイッチは、
前記第１及び前記第２のクロック信号の周波数が予め定められた第２の周波数以下である場合に、前記制御信号に応じて閉じることを特徴とする、
請求項４に記載のクロックバッファ回路。
【請求項６】
前記第３のスイッチは、ゲートに前記制御信号が供給されるＭＩＳＦＥＴにより構成され、
前記入力クロックの周波数が低下する場合には、前記制御信号の電圧が前記ＭＩＳＦＥＴをオフとするように変化し、
前記入力クロックの周波数が上昇する場合には、前記制御信号の電圧が前記ＭＩＳＦＥＴをオンとするように変化することを特徴とする、
請求項５に記載のクロックバッファ回路。
【請求項７】
前記第３のスイッチは、並列接続された複数のＭＩＳＦＥＴからなり、
前記複数のＭＩＳＦＥＴのうちでオン状態であるもの数が、前記制御信号に応じて変化することを特徴とする、
請求項５に記載のクロックバッファ回路。
【請求項８】
前記インダクタは可変インダクタであり、前記制御信号に応じてインダクタンス値が変化することを特徴とする、
請求項４乃至７のいずれか一項に記載のクロックバッファ回路。
【請求項９】
前記可変インダクタは、
第１のインダクタ素子及び第２のインダクタ素子と、
前記第１及び前記第２のインダクタ素子の間に挿入された第４のスイッチと、
前記第１のインダクタ素子の前記第４のスイッチ側とは反対側の端子と、前記第４のスイッチの前記第１のインダクタ素子側とは反対側の端子と、の間に挿入された第５のスイッチと、を備え、
前記第４のスイッチと前記第５のスイッチとは、前記制御信号に応じて相補的に開閉することを特徴とする、
請求項８に記載のクロックバッファ回路。
【請求項１０】
前記可変インダクタは、
ｍ（ｍは、２以上の整数）個のスイッチ素子と、
１番目の前記スイッチ素子の一端と前記第１のクロック出力との間に直列に接続されたｍ個の第３のインダクタ素子と、
前記１番目の前記スイッチ素子の他端と前記第２のクロック出力との間に直列に接続されたｍ個の第４のインダクタ素子と、を備え、
ｋ（ｋは、２≦ｋ≦ｍ）番目の前記スイッチ素子の一端は、前記１番目の前記スイッチ素子から数えてｋ番目の前記第３のインダクタ素子と（ｋ−１）番目の前記第３のインダクタ素子との接続点と接続され、
前記ｋ番目の前記スイッチ素子の他端は、前記１番目の前記スイッチ素子から数えてｋ番目の前記第４のインダクタ素子と（ｋ−１）番目の前記第４のインダクタ素子との接続点と接続され、
前記制御信号に応じて前記ｋ番目の前記スイッチ素子が閉じることにより、前記１番目の前記スイッチ素子から数えて前記ｋ番目の前記第３のインダクタ素子と前記ｋ番目の前記第４のインダクタ素子とを短絡させることを特徴とする、
請求項８に記載のクロックバッファ回路。
【請求項１１】
前記インダクタは、固定インダクタであることを特徴とする、
請求項４乃至７のいずれか一項に記載のクロックバッファ回路。
【請求項１２】
前記容量は可変容量であり、前記制御信号に応じて容量値が変化することを特徴とする、
請求項４乃至１１のいずれか一項に記載のクロックバッファ回路。
【請求項１３】
前記容量は、固定容量であることを特徴とする、
請求項４乃至１１のいずれか一項に記載のクロックバッファ回路。
【請求項１４】
前記容量は、前記第１及び前記第２のクロック出力間に接続される負荷の容量及び配線の容量のいずれか一方又は両方であることを特徴とする、
請求項４乃至１１のいずれか一項に記載のクロックバッファ回路。
【請求項１５】
前記入力クロック信号は、シングルエンドのクロック信号であることを特徴とする、
請求項１に記載のクロックバッファ回路。
【請求項１６】
前記ドライバ部は、
入力が前記クロック入力と接続され、出力が前記クロック出力と接続される正論理のバッファ回路と、
前記バッファ回路の前記入力と前記出力との間に接続された第１のスイッチと、を備え、
前記第１のスイッチは、前記入力クロック信号の周波数が予め定められた第１の周波数以下である場合に、前記制御信号に応じて閉じることを特徴とする、
請求項１５に記載のクロックバッファ回路。
【請求項１７】
前記ＬＣタンク部は、
前記クロック出力と接地端子との間に並列に接続されたインダクタ及び容量を備えることを特徴とする、
請求項１６に記載のクロックバッファ回路。
【請求項１８】
前記ＬＣタンク部は、
前記インダクタと直列に接続された第２のスイッチを更に備え、
前記第２のスイッチは、
前記第入力クロック信号の周波数が予め定められた第２の周波数以下である場合に、前記制御信号に応じて閉じることを特徴とする、
請求項１７に記載のクロックバッファ回路。
【請求項１９】
前記第２のスイッチは、ゲートに前記制御信号が供給されるＭＩＳＦＥＴにより構成され、
前記入力クロックの周波数が低下する場合には、前記制御信号の電圧が前記ＭＩＳＦＥＴをオフとするように変化し、
前記入力クロックの周波数が上昇する場合には、前記制御信号の電圧が前記ＭＩＳＦＥＴをオンとするように変化することを特徴とする、
請求項１８に記載のクロックバッファ回路。
【請求項２０】
前記第２のスイッチは、並列接続された複数のＭＩＳＦＥＴ素子からなり、
前記複数のＭＩＳＦＥＴのうちでオン状態であるもの数が、前記制御信号に応じて変化することを特徴とする、
請求項１８に記載のクロックバッファ回路。
【請求項２１】
前記インダクタは可変インダクタであり、前記制御信号に応じてインダクタンス値が変化することを特徴とする、
請求項１７乃至２０のいずれか一項に記載のクロックバッファ回路。
【請求項２２】
前記可変インダクタは、
第１のインダクタ素子及び第２のインダクタ素子と、
前記第１及び前記第２のインダクタ素子の間に挿入された第３のスイッチと、
前記第１のインダクタの前記第３のスイッチ側とは反対側の端子と、前記第３のスイッチの前記第１のインダクタ側とは反対側の端子と、の間に挿入された第４のスイッチと、を備え、
前記第３のスイッチと前記第４のスイッチとは、前記制御信号に応じて相補的に開閉することを特徴とする、
請求項２１に記載のクロックバッファ回路。
【請求項２３】
前記可変インダクタは、
ｍ（ｍは、２以上の整数）個のスイッチ素子と、
１番目の前記スイッチ素子の一端と前記クロック出力との間に直列に接続されたｍ個の第３のインダクタ素子と、
前記１番目の前記スイッチ素子の他端と前記接地端子との間に直列に接続されたｍ個の第４のインダクタ素子と、を備え、
ｋ（ｋは、２≦ｋ≦ｍ）番目の前記スイッチ素子の一端は、前記１番目の前記スイッチ素子から数えてｋ番目の前記第３のインダクタ素子と（ｋ−１）番目の前記第３のインダクタ素子との接続点と接続され、
前記ｋ番目の前記スイッチ素子の他端は、前記１番目の前記スイッチ素子から数えてｋ番目の前記第４のインダクタ素子と（ｋ−１）番目の前記第４のインダクタ素子との接続点と接続され、
前記制御信号に応じて前記ｋ番目の前記スイッチ素子が閉じることにより、前記１番目の前記スイッチ素子から数えて前記ｋ番目の前記第３のインダクタ素子と前記ｋ番目の前記第４のインダクタ素子とを短絡させることを特徴とする、
請求項２１に記載のクロックバッファ回路。
【請求項２４】
前記インダクタは、固定インダクタであることを特徴とする、
請求項１７乃至２０のいずれか一項に記載のクロックバッファ回路。
【請求項２５】
前記容量は可変容量であり、前記制御信号に応じて容量値が変化することを特徴とする、
請求項１７乃至２４のいずれか一項に記載のクロックバッファ回路。
【請求項２６】
前記容量は、固定容量であることを特徴とする、
請求項１７乃至２４のいずれか一項に記載のクロックバッファ回路。
【請求項２７】
前記容量は、前記クロック出力に接続される負荷の容量及び配線の容量のいずれか一方又は両方であることを特徴とする、
請求項１７乃至２４のいずれか一項に記載のクロックバッファ回路。
【請求項２８】
請求項１乃至２７のいずれか一項に記載の前記クロックバッファ回路を複数備えることを特徴とする、
クロック分配回路。
【請求項２９】
複数の前記クロックバッファ回路のうち、任意の個数の前記クロックバッファ回路が従属接続されることを特徴とする、
請求項２８に記載のクロックバッファ回路。
【請求項３０】
前記複数のクロックバッファ回路に前記制御信号を出力する周波数検出回路を備え、
前記周波数検出回路は、前記入力クロック信号の周波数を検出して、前記周波数に対応する前記制御信号を生成することを特徴とする、
請求項２９に記載のクロック分配回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９Ａ】
【図９Ｂ】
【図９Ｃ】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９Ａ】
【図９Ｂ】
【図９Ｃ】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２０１２−１６１０３９（Ｐ２０１２−１６１０３９Ａ）
【公開日】平成２４年８月２３日（２０１２．８．２３）
【国際特許分類】
【出願番号】特願２０１１−２１０５０（Ｐ２０１１−２１０５０）
【出願日】平成２３年２月２日（２０１１．２．２）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年８月２３日（２０１２．８．２３）
【国際特許分類】
【出願日】平成２３年２月２日（２０１１．２．２）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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