クロック分周器のための効率的なリタイマー
従来のリタイマーは全般的に、非常に多くの電力を消費し、ノイズが多く、大きすぎる。また、位相ノイズ及びジッタが、一般的にリタイミングの関数である。開示される装置において、電力消費が低減され、ノイズ特性が改善された、一層小さなフットプリントを提供するために、クロック分周器のためのリタイマー２０２のインテグレーテッド信号ステージ２１２と共に動作するようマッピングされるロジック２０６をプリコンディショナー２０４が有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、全般的にリタイミング回路又はリタイマーに関し、更に特定して言えば、クロック分周器のためのリタイマーに関連する。
【背景技術】
【０００２】
図１Ａは従来の分周器１００を図示する。分周器１００は、全体として遅延チェーン、カウンタ１０２、遅延回路１０４、プリコンディショナー１０６、リタイマー１０８、及びドライバ１１０を含む。全般的に、遅延チェーンは、差動クロック信号ＣＬＫＩＮを受け取り、遅延された差動クロック信号ＣＬＫ１及びＣＬＫ２を生成する、クロックバッファ１１２及び１１４で構成される。典型的に、バッファ１１２及び１１４は、レジスタ・キャパシタ（ＲＣ）制限クロック信号ＣＬＫＩＮを効果的にアイソレート及び明瞭化して、クロック信号ＣＬＫＩＮを「クリーンアップ」する。バッファ１１２及び１１４もそれぞれ遅延を導く。
【０００３】
オペレーションにおいて、これらの差動クロック信号ＣＬＫ１及びＣＬＫ２は、カウンタ１０２、遅延回路１０４、プリコンディショナー１０６、及びリタイマー１０８に供給されて、分周されたクロック信号ＣＬＫＯＵＴがドライバ１１０から出力され得るようにする。特に、カウンタ１０２（これはリセット信号ＲＳＴによりリセットされ得、クロック信号ＣＬＫＩＮを分周するプログラマム可能な分周を有する）が遅延回路１０４及びプリコンディショナー１０６と共に、クロック信号ＣＬＫ１を受け取る。これに対し、リタイマー１０８はクロック信号ＣＬＫ２を受け取る。この特定の配置の理由の一つは電力節約である。というのもそれがカウンタ１０２、遅延回路１０４、及びプリコンディショナー１０６を「ルーズ」にし得るためである。
【０００４】
図１Ｂは、プリコンディショナー１０６及びリタイマー１０８の更に詳細な図である。プリコンディショナー１０６は、遅延回路１０４からデータを受け取り、そのデータ及びフリップフロップ１１８及び１２０（これらはクロック信号ＣＬＫ１及びクロック信号ＣＬＫ１の逆信号によりクロックされる）で論理オペレーションを実行するロジック１１６で全般的に構成される。本質的に、プリコンディショナー１０６は、データ遅延回路１０４からリタイマー１０８へのデータを５０％のデューティ・サイクル及び１／２サイクル遅延で構築する。フリップフロップ１１８及び１２０の各々は、リタイマー１０８のそれぞれフリップフロップ１２２及び１２４に結合される。フリップフロップ１２２及び１２４は、それぞれクロック信号ＣＬＫ２及びクロック信号ＣＬＫ２の逆信号によりタイミングがとられ又はクロックされる。ＯＲゲート１２６が、フリップフロップ１２２及び１２４からの出力を受け取り（５０％のデューティ・サイクルを生成するように）、マルチプレクサ又はＭＵＸ１２８が、クロック信号ＣＬＫ２及びＯＲゲート１２６からの信号を受け取り、ドライバ１１０のための出力信号ＯＵＴを生成する。本質的に、リタイマー１０８は、一層低いノイズクロックでクロックカウンタ出力を生成する。
【０００５】
しかし、この配置に関する問題点は、回路１０８が非常に多くの電力を消費し、ノイズが多く、また大きすぎることである。一般的に、位相ノイズ及びジッタは、電力消費と同様にリタイミングの関数である。このため、電力消費が一層少なくノイズも少ない一層小さな回路が必要とされている。
【０００６】
従来の回路の幾つかの他の例は、米国特許番号第７，３５６，１０６号、米国特許公開番号２００５／０１３５４７１、及びＰＣＴ公報番号ＷＯ２００８／１３２６６９である。
【発明の概要】
【０００７】
本発明の説明される実施例は或る装置を提供する。この装置は、第１の差動クロック信号及びデータ信号を受け取り、第１の差動出力信号及び第２の差動出力信号を生成するプリコンディショナーと、リタイマーとを含み、リタイマーは、第１の出力端子と、第２の出力端子と、第１及び第２の出力端子に結合され、第１の差動出力信号を受け取る第１の差動入力対と、第１及び第２の出力端子に結合され、第２の差動出力信号を受け取る第２の差動入力対と、第１及び第２の差動対の各々に結合されるワイヤードＯＲゲートと、第１及び第２の差動入力対に結合され、第２の差動クロック信号を受け取る一対のクロック入力トランジスタとを有する。
【０００８】
本発明の例示の一実施例に従って、第１及び第２の差動対の各々が、そのコレクタでワイヤードＯＲゲートに結合され、そのベースで第１及び第２の差動出力信号の一つの第１の部分を受け取る第１のバイポーラトランジスタと、そのコレクタでワイヤードＯＲゲートに結合され、そのベースで第１及び第２の差動出力信号の一つの第２の部分を受け取り、そのエミッタで第１のバイポーラトランジスタのエミッタに結合される第２のバイポーラトランジスタとを更に含む。
【０００９】
本発明の例示の一実施例に従って、この装置が、入力クロック信号を受け取り、第２の差動クロック信号を出力する第１のクロックバッファと、第１の遅延回路に結合され、第１の差動クロック信号を出力する第２のクロックバッファとを更に含む。
【００１０】
本発明の例示の一実施例に従って、プリコンディショナーが、データ信号を受け取るロジックと、ロジックに結合され、第１の差動クロック信号を受け取り、第１の差動出力信号を出力する第１のフリップフロップと、ロジックに結合され、第１の差動クロック信号の逆信号を受け取り、第２の差動出力信号を出力する第２のフリップフロップとを更に含む。
【００１１】
本発明の例示の一実施例に従って、クロック入力トランジスタの対が、そのコレクタで第１の差動対の第１及び第２のバイポーラトランジスタのエミッタに結合され、そのベースで第２の差動クロック信号の第１の部分を受け取る第３のバイポーラトランジスタと、そのコレクタで第２の差動対の第１及び第２のバイポーラトランジスタのエミッタに結合され、そのベースで第２の差動クロック信号の第２の部分を受け取り、そのエミッタで第３のバイポーラトランジスタのエミッタに結合される第４のバイポーラトランジスタとを更に含む。
【００１２】
本発明の例示の一実施例に従って、この装置が、第３及び第４のバイポーラトランジスタのエミッタに結合される電流源を更に含む。
【００１３】
本発明の例示の一実施例に従って、クロック入力トランジスタの対が、そのエミッタで第１の差動対の第１及び第２のバイポーラトランジスタのエミッタに結合され、そのベースで第２の差動クロック信号の第１の部分を受け取る第３のバイポーラトランジスタと、そのエミッタで第２の差動対の第１及び第２のバイポーラトランジスタのエミッタに結合され、そのベースで第２の差動クロック信号の第２の部分を受け取る第４のバイポーラトランジスタとを更に含む。
【００１４】
本発明の例示の一実施例に従って、この装置が、第３のバイポーラトランジスタのエミッタに結合される第１の電流源と、第４のバイポーラトランジスタのエミッタに結合される第２の電流源とを更に含む。
【００１５】
本発明の例示の一実施例に従って或る装置が提供される。この装置は、第１の差動クロック信号及びデータ信号を受け取り、第１の差動出力信号及び第２の差動出力信号を生成するプリコンディショナーと、リタイマーとを含み、リタイマーは、第１の電圧レールと、第２の電圧レールと、第１の出力端子及び第２の出力端子に結合されるワイヤードＯＲゲートと、第１の電圧レールと第１の出力端子との間に結合される第１のレジスタと、第１の電圧レールと第２の出力端子との間に結合される第２のレジスタと、そのコレクタでワイヤードＯＲゲートに結合され、そのベースで第１の差動出力信号の第１の部分を受け取る第１のバイポーラトランジスタと、そのコレクタでワイヤードＯＲゲートに結合され、そのベースで第１の差動出力信号の第２の部分を受け取り、そのエミッタで第１のバイポーラトランジスタのエミッタに結合される第２のバイポーラトランジスタと、そのコレクタでワイヤードＯＲゲートに結合され、そのベースで第２の差動出力信号の第１の部分を受け取る第３のバイポーラトランジスタと、そのコレクタでワイヤードＯＲゲートに結合され、そのベースで第２の差動出力信号の第２の部分を受け取り、そのエミッタで第１のバイポーラトランジスタのエミッタに結合される第４のバイポーラトランジスタと、一対のクロック入力トランジスタであって、このクロック入力トランジスタの対からの各トランジスタが、第２の差動クロック信号を受け取る第１、第２、第３、及び第４のバイポーラトランジスタの一つのエミッタに結合される、クロック入力トランジスタの対とを有する。
【００１６】
本発明の例示の一実施例に従って、第１、第２、第３、及び第４のトランジスタの各々がＮＰＮトランジスタである。
【００１７】
本発明の例示の一実施例に従って、クロック入力トランジスタの対が、そのコレクタで第１及び第２のバイポーラトランジスタのエミッタに結合され、そのベースで第２の差動クロック信号の第１の部分を受け取る第５のバイポーラトランジスタと、そのコレクタで第３及び第４のバイポーラトランジスタのエミッタに結合され、そのベースで第２の差動クロック信号の第２の部分を受け取り、そのエミッタで第５のバイポーラトランジスタのエミッタに結合される第６のバイポーラトランジスタとを更に含む。
【００１８】
本発明の例示の一実施例に従って、この装置が、第５及び第６のバイポーラトランジスタのエミッタに結合される電流源を更に含む。
【００１９】
本発明の例示の一実施例に従って、クロック入力トランジスタの対が、そのエミッタで第１及び第２のバイポーラトランジスタのエミッタに結合され、そのベースで第２の差動クロック信号の第１の部分を受け取る第５のバイポーラトランジスタと、そのエミッタで第３及び第４のバイポーラトランジスタのエミッタに結合され、そのベースで第２の差動クロック信号の第２の部分を受け取る第６のバイポーラトランジスタとを更に含む。
【００２０】
本発明の例示の一実施例に従って、この装置が、第５のバイポーラトランジスタのエミッタに結合される第１の電流源と、第６のバイポーラトランジスタのエミッタに結合される第２の電流源とを更に含む。
【００２１】
本発明の例示の一実施例に従って、或る装置が、入力クロック信号を受け取り、複数の差動クロック信号を生成する遅延チェーン、プログラム可能な分周を有し、複数の差動クロック信号の第１の差動クロック信号を受け取るよう遅延チェーンに結合されるカウンタ、カウンタに結合され、第１の差動クロック信号を受け取る遅延回路、遅延回路に結合され、第１の差動クロック信号を受け取り、第１の差動出力信号及び第２の差動出力信号を生成するプリコンディショナーであって、データ信号を受け取るロジックと、ロジックに結合され、第１の差動クロック信号を受け取り、第１の差動出力信号を出力する第１のフリップフロップと、ロジックに結合され、第１の差動クロック信号の逆信号を受け取り、第２の差動出力信号を出力する第２のフリップフロップとを含むプリコンディショナー、リタイマー、及び分周されたクロック信号を出力するようにリタイマーの第１及び第２の出力端子に結合されるドライバを含む。リタイマーは、第１の電圧レールと、第２の電圧レールと、第１の出力端子及び第２の出力端子に結合されるワイヤードＯＲゲートと、第１の電圧レールと第１の出力端子との間に結合される第１のレジスタと、第１の電圧レールと第２の出力端子との間に結合される第２のレジスタと、そのコレクタでワイヤードＯＲゲートに結合され、そのベースで第１の差動出力信号の第１の部分を受け取る第１のＮＰＮトランジスタと、そのコレクタでワイヤードＯＲゲートに結合され、そのベースで第１の差動出力信号の第２の部分を受け取り、そのエミッタで第１のバイポーラトランジスタのエミッタに結合される第２のＮＰＮトランジスタと、そのコレクタでワイヤードＯＲゲートに結合され、そのベースで第２の差動出力信号の第１の部分を受け取る第３のＮＰＮトランジスタと、そのコレクタでワイヤードＯＲゲートに結合され、そのベースで第２の差動出力信号の第２の部分を受け取り、そのエミッタで第１のバイポーラトランジスタのエミッタに結合される第４のＮＰＮトランジスタと、一対のクロック入力トランジスタであって、このクロック入力トランジスタの対からの各トランジスタが、第２の差動クロック信号を受け取る第１、第２、第３、及び第４のバイポーラトランジスタの一つのエミッタに結合される、クロック入力トランジスタの対とを有する。
【００２２】
本発明の例示の一実施例に従って、クロック入力トランジスタの対が、そのコレクタで第１及び第２のＮＰＮトランジスタのエミッタに結合され、そのベースで第２の差動クロック信号の第１の部分を受け取る第５のＮＰＮトランジスタと、そのコレクタで第３及び第４のＮＰＮトランジスタのエミッタに結合され、そのベースで第２の差動クロック信号の第２の部分を受け取り、そのエミッタで第５のＮＰＮトランジスタのエミッタに結合される第６のバイポーラトランジスタとを更に含む。
【００２３】
本発明の例示の一実施例に従って、この装置が、第５及び第６のＮＰＮトランジスタのエミッタに結合される電流源を更に含む。
【００２４】
本発明の例示の一実施例に従って、クロック入力トランジスタの対が、そのエミッタで第１及び第２のＮＰＮトランジスタのエミッタに結合され、そのベースで第２の差動クロック信号の第１の部分を受け取る第５のＮＰＮトランジスタと、そのエミッタで第３及び第４のＮＰＮトランジスタのエミッタに結合され、そのベースで第２の差動クロック信号の第２の部分を受け取る第６のＮＰＮトランジスタとを更に含む。
【００２５】
本発明の例示の一実施例に従って、この装置が、第５のＮＰＮトランジスタのエミッタに結合される第１の電流源と、第６のＮＰＮトランジスタのエミッタに結合される第２の電流源とを更に含む。
【００２６】
本発明の原理を示す例示の実施例を添付の図面を参照して以下に説明する。
【図面の簡単な説明】
【００２７】
【図１Ａ】図１Ａは、従来の分周器のブロック図である。
【図１Ｂ】図１Ｂは、従来の分周器のブロック図である。
【００２８】
【図２Ａ】図２Ａは、本発明の例示の一実施例に従ったリタイマー及びプリコンディショナーのブロック図である。
【００２９】
【図２Ｂ】図２Ｂは、図２Ａのリタイマーのための回路図である。
【図２Ｃ】図２Ｃは、図２Ａのリタイマーのための回路図である。
【発明を実施するための形態】
【００３０】
図２Ａは、本発明の例示の一実施例に従ったリタイマー２０２及びプリコンディショナー２０４（これらは、図１のプリコンディショナー１０６及びリタイマー１０８に置き換わることが意図される）を示すことが分かる。リタイマー２０２は、一般的にインテグレーテッド信号ステージ２１２で構成され、プリコンディショナー２０４は全般的にプリコンディショナー１０６と同じであるが、ロジック１１６がロジック２０６で置き換わっている点が異なる。ロジック２０６は、ステージ２１２と共に動作するようにマッピングされる。
【００３１】
図２Ｂでは、ステージ２１２の一例（これは図２Ｂにおいて２１２−１と呼ぶ）をより詳細にみることができる。ここで、レジスタＲ１及びＲ２（これらは夫々約２００オームである）が、一般的に電圧レールＶＤＤと出力端子ＯＵＴＰ及びＯＵＴＮとの間に結合され、カスコード接続される差動対Ｑ１／Ｑ２、Ｑ３／Ｑ４、及びＱ５／Ｑ６（これらはＮＰＮトランジスタであることが好ましい）が、一般的に出力端子ＯＵＴＰ及びＯＵＴＮに結合される。差動対Ｑ１及びＱ２はフリップフロップ１１８から「イーブン」信号を受け取り、差動対Ｑ３及びＱ４はフリップフロップ１２０から「オッド」信号を受け取る。また、これらの差動対Ｑ１／Ｑ２及びＱ３／Ｑ４の各々が出力端子ＯＵＴＰ及びＯＵＴＮの両方に結合されるため、ワイヤードＯＲゲート２１６がつくられる。その後、クロック信号ＣＬＫ２が差動対Ｑ５／Ｑ６（これらは、差動対Ｑ１／Ｑ２及びＱ３／Ｑ４の各々に結合される）に供給される。また、差動対Ｑ５／Ｑ６と電圧レールＶＳＳ（これは典型的に接地である）との間に電流源２１４−１が接続される。
【００３２】
オペレーションにおいて、フリップフロップ１１８及び１２０からの「イーブン」及び「オッド」信号が、完全に整合されない可能性があり、ステージ２１２は、全般的に再整合又はリタイミングを可能にする。端子ＥＰ及びＯＮが論理ハイ（又は「１」）であり端子ＯＰ及びＥＮが論理ロー（又は「０」）であると仮定すると、出力端子ＯＵＴＰ及びＯＵＴＮは、端子ＣＬＫＰ及びＣＬＫＮに入力されたクロック信号ＣＬＫ２でトグルする。また、端子ＥＮ及びＯＰがハイであり端子ＯＮ及びＥＰがローであると仮定すると、出力端子ＯＵＴＰ及びＯＵＴＮは、端子ＣＬＫＰ及びＣＬＫＮに入力されたクロック信号ＣＬＫ２でトグルする。このため、リタイマー２０２が、従来のリタイマー（リタイマー１０８など）に比べ、一層コンパクトな配置及び一層低い電力消費でのリタイミングを可能にする。
【００３３】
図２Ｃに移ると、ステージ２１２の一例（これは図２Ｂで２１２−２と呼ぶ）をより詳細にみることができる。ステージ２１２−２は、ステージ２１２−１と同様の構造を有し、多くの同じ構成要素を含む。ステージ２１２−１と２１２−２の幾つかの差異は、電流源２１４−１が電流源２１４−２及び２１４−３で置き換えられている点、及びトランジスタＱ５及びＱ６が、それぞれ差動対Ｑ１／Ｑ２及びＱ３／Ｑ４と並列に配列される点である。ステージ２１２−２のこの配置により、同じ全般的な機能性を備えたステージ２１２−１に比べて一層低い電圧でのオペレーションが可能となる。
【００３４】
例示の実施例の文脈で説明したような特徴又は工程のすべて又はその幾つかを有する例示の実施例の文脈で説明した１つ又はそれ以上の特徴又は工程の異なる組み合わせを有する実施例も、本明細書に包含されることも意図している。当業者であれば、他の多くの実施例及び変形も特許請求の範囲に包含されることが理解されるであろう。
【技術分野】
【０００１】
本発明は、全般的にリタイミング回路又はリタイマーに関し、更に特定して言えば、クロック分周器のためのリタイマーに関連する。
【背景技術】
【０００２】
図１Ａは従来の分周器１００を図示する。分周器１００は、全体として遅延チェーン、カウンタ１０２、遅延回路１０４、プリコンディショナー１０６、リタイマー１０８、及びドライバ１１０を含む。全般的に、遅延チェーンは、差動クロック信号ＣＬＫＩＮを受け取り、遅延された差動クロック信号ＣＬＫ１及びＣＬＫ２を生成する、クロックバッファ１１２及び１１４で構成される。典型的に、バッファ１１２及び１１４は、レジスタ・キャパシタ（ＲＣ）制限クロック信号ＣＬＫＩＮを効果的にアイソレート及び明瞭化して、クロック信号ＣＬＫＩＮを「クリーンアップ」する。バッファ１１２及び１１４もそれぞれ遅延を導く。
【０００３】
オペレーションにおいて、これらの差動クロック信号ＣＬＫ１及びＣＬＫ２は、カウンタ１０２、遅延回路１０４、プリコンディショナー１０６、及びリタイマー１０８に供給されて、分周されたクロック信号ＣＬＫＯＵＴがドライバ１１０から出力され得るようにする。特に、カウンタ１０２（これはリセット信号ＲＳＴによりリセットされ得、クロック信号ＣＬＫＩＮを分周するプログラマム可能な分周を有する）が遅延回路１０４及びプリコンディショナー１０６と共に、クロック信号ＣＬＫ１を受け取る。これに対し、リタイマー１０８はクロック信号ＣＬＫ２を受け取る。この特定の配置の理由の一つは電力節約である。というのもそれがカウンタ１０２、遅延回路１０４、及びプリコンディショナー１０６を「ルーズ」にし得るためである。
【０００４】
図１Ｂは、プリコンディショナー１０６及びリタイマー１０８の更に詳細な図である。プリコンディショナー１０６は、遅延回路１０４からデータを受け取り、そのデータ及びフリップフロップ１１８及び１２０（これらはクロック信号ＣＬＫ１及びクロック信号ＣＬＫ１の逆信号によりクロックされる）で論理オペレーションを実行するロジック１１６で全般的に構成される。本質的に、プリコンディショナー１０６は、データ遅延回路１０４からリタイマー１０８へのデータを５０％のデューティ・サイクル及び１／２サイクル遅延で構築する。フリップフロップ１１８及び１２０の各々は、リタイマー１０８のそれぞれフリップフロップ１２２及び１２４に結合される。フリップフロップ１２２及び１２４は、それぞれクロック信号ＣＬＫ２及びクロック信号ＣＬＫ２の逆信号によりタイミングがとられ又はクロックされる。ＯＲゲート１２６が、フリップフロップ１２２及び１２４からの出力を受け取り（５０％のデューティ・サイクルを生成するように）、マルチプレクサ又はＭＵＸ１２８が、クロック信号ＣＬＫ２及びＯＲゲート１２６からの信号を受け取り、ドライバ１１０のための出力信号ＯＵＴを生成する。本質的に、リタイマー１０８は、一層低いノイズクロックでクロックカウンタ出力を生成する。
【０００５】
しかし、この配置に関する問題点は、回路１０８が非常に多くの電力を消費し、ノイズが多く、また大きすぎることである。一般的に、位相ノイズ及びジッタは、電力消費と同様にリタイミングの関数である。このため、電力消費が一層少なくノイズも少ない一層小さな回路が必要とされている。
【０００６】
従来の回路の幾つかの他の例は、米国特許番号第７，３５６，１０６号、米国特許公開番号２００５／０１３５４７１、及びＰＣＴ公報番号ＷＯ２００８／１３２６６９である。
【発明の概要】
【０００７】
本発明の説明される実施例は或る装置を提供する。この装置は、第１の差動クロック信号及びデータ信号を受け取り、第１の差動出力信号及び第２の差動出力信号を生成するプリコンディショナーと、リタイマーとを含み、リタイマーは、第１の出力端子と、第２の出力端子と、第１及び第２の出力端子に結合され、第１の差動出力信号を受け取る第１の差動入力対と、第１及び第２の出力端子に結合され、第２の差動出力信号を受け取る第２の差動入力対と、第１及び第２の差動対の各々に結合されるワイヤードＯＲゲートと、第１及び第２の差動入力対に結合され、第２の差動クロック信号を受け取る一対のクロック入力トランジスタとを有する。
【０００８】
本発明の例示の一実施例に従って、第１及び第２の差動対の各々が、そのコレクタでワイヤードＯＲゲートに結合され、そのベースで第１及び第２の差動出力信号の一つの第１の部分を受け取る第１のバイポーラトランジスタと、そのコレクタでワイヤードＯＲゲートに結合され、そのベースで第１及び第２の差動出力信号の一つの第２の部分を受け取り、そのエミッタで第１のバイポーラトランジスタのエミッタに結合される第２のバイポーラトランジスタとを更に含む。
【０００９】
本発明の例示の一実施例に従って、この装置が、入力クロック信号を受け取り、第２の差動クロック信号を出力する第１のクロックバッファと、第１の遅延回路に結合され、第１の差動クロック信号を出力する第２のクロックバッファとを更に含む。
【００１０】
本発明の例示の一実施例に従って、プリコンディショナーが、データ信号を受け取るロジックと、ロジックに結合され、第１の差動クロック信号を受け取り、第１の差動出力信号を出力する第１のフリップフロップと、ロジックに結合され、第１の差動クロック信号の逆信号を受け取り、第２の差動出力信号を出力する第２のフリップフロップとを更に含む。
【００１１】
本発明の例示の一実施例に従って、クロック入力トランジスタの対が、そのコレクタで第１の差動対の第１及び第２のバイポーラトランジスタのエミッタに結合され、そのベースで第２の差動クロック信号の第１の部分を受け取る第３のバイポーラトランジスタと、そのコレクタで第２の差動対の第１及び第２のバイポーラトランジスタのエミッタに結合され、そのベースで第２の差動クロック信号の第２の部分を受け取り、そのエミッタで第３のバイポーラトランジスタのエミッタに結合される第４のバイポーラトランジスタとを更に含む。
【００１２】
本発明の例示の一実施例に従って、この装置が、第３及び第４のバイポーラトランジスタのエミッタに結合される電流源を更に含む。
【００１３】
本発明の例示の一実施例に従って、クロック入力トランジスタの対が、そのエミッタで第１の差動対の第１及び第２のバイポーラトランジスタのエミッタに結合され、そのベースで第２の差動クロック信号の第１の部分を受け取る第３のバイポーラトランジスタと、そのエミッタで第２の差動対の第１及び第２のバイポーラトランジスタのエミッタに結合され、そのベースで第２の差動クロック信号の第２の部分を受け取る第４のバイポーラトランジスタとを更に含む。
【００１４】
本発明の例示の一実施例に従って、この装置が、第３のバイポーラトランジスタのエミッタに結合される第１の電流源と、第４のバイポーラトランジスタのエミッタに結合される第２の電流源とを更に含む。
【００１５】
本発明の例示の一実施例に従って或る装置が提供される。この装置は、第１の差動クロック信号及びデータ信号を受け取り、第１の差動出力信号及び第２の差動出力信号を生成するプリコンディショナーと、リタイマーとを含み、リタイマーは、第１の電圧レールと、第２の電圧レールと、第１の出力端子及び第２の出力端子に結合されるワイヤードＯＲゲートと、第１の電圧レールと第１の出力端子との間に結合される第１のレジスタと、第１の電圧レールと第２の出力端子との間に結合される第２のレジスタと、そのコレクタでワイヤードＯＲゲートに結合され、そのベースで第１の差動出力信号の第１の部分を受け取る第１のバイポーラトランジスタと、そのコレクタでワイヤードＯＲゲートに結合され、そのベースで第１の差動出力信号の第２の部分を受け取り、そのエミッタで第１のバイポーラトランジスタのエミッタに結合される第２のバイポーラトランジスタと、そのコレクタでワイヤードＯＲゲートに結合され、そのベースで第２の差動出力信号の第１の部分を受け取る第３のバイポーラトランジスタと、そのコレクタでワイヤードＯＲゲートに結合され、そのベースで第２の差動出力信号の第２の部分を受け取り、そのエミッタで第１のバイポーラトランジスタのエミッタに結合される第４のバイポーラトランジスタと、一対のクロック入力トランジスタであって、このクロック入力トランジスタの対からの各トランジスタが、第２の差動クロック信号を受け取る第１、第２、第３、及び第４のバイポーラトランジスタの一つのエミッタに結合される、クロック入力トランジスタの対とを有する。
【００１６】
本発明の例示の一実施例に従って、第１、第２、第３、及び第４のトランジスタの各々がＮＰＮトランジスタである。
【００１７】
本発明の例示の一実施例に従って、クロック入力トランジスタの対が、そのコレクタで第１及び第２のバイポーラトランジスタのエミッタに結合され、そのベースで第２の差動クロック信号の第１の部分を受け取る第５のバイポーラトランジスタと、そのコレクタで第３及び第４のバイポーラトランジスタのエミッタに結合され、そのベースで第２の差動クロック信号の第２の部分を受け取り、そのエミッタで第５のバイポーラトランジスタのエミッタに結合される第６のバイポーラトランジスタとを更に含む。
【００１８】
本発明の例示の一実施例に従って、この装置が、第５及び第６のバイポーラトランジスタのエミッタに結合される電流源を更に含む。
【００１９】
本発明の例示の一実施例に従って、クロック入力トランジスタの対が、そのエミッタで第１及び第２のバイポーラトランジスタのエミッタに結合され、そのベースで第２の差動クロック信号の第１の部分を受け取る第５のバイポーラトランジスタと、そのエミッタで第３及び第４のバイポーラトランジスタのエミッタに結合され、そのベースで第２の差動クロック信号の第２の部分を受け取る第６のバイポーラトランジスタとを更に含む。
【００２０】
本発明の例示の一実施例に従って、この装置が、第５のバイポーラトランジスタのエミッタに結合される第１の電流源と、第６のバイポーラトランジスタのエミッタに結合される第２の電流源とを更に含む。
【００２１】
本発明の例示の一実施例に従って、或る装置が、入力クロック信号を受け取り、複数の差動クロック信号を生成する遅延チェーン、プログラム可能な分周を有し、複数の差動クロック信号の第１の差動クロック信号を受け取るよう遅延チェーンに結合されるカウンタ、カウンタに結合され、第１の差動クロック信号を受け取る遅延回路、遅延回路に結合され、第１の差動クロック信号を受け取り、第１の差動出力信号及び第２の差動出力信号を生成するプリコンディショナーであって、データ信号を受け取るロジックと、ロジックに結合され、第１の差動クロック信号を受け取り、第１の差動出力信号を出力する第１のフリップフロップと、ロジックに結合され、第１の差動クロック信号の逆信号を受け取り、第２の差動出力信号を出力する第２のフリップフロップとを含むプリコンディショナー、リタイマー、及び分周されたクロック信号を出力するようにリタイマーの第１及び第２の出力端子に結合されるドライバを含む。リタイマーは、第１の電圧レールと、第２の電圧レールと、第１の出力端子及び第２の出力端子に結合されるワイヤードＯＲゲートと、第１の電圧レールと第１の出力端子との間に結合される第１のレジスタと、第１の電圧レールと第２の出力端子との間に結合される第２のレジスタと、そのコレクタでワイヤードＯＲゲートに結合され、そのベースで第１の差動出力信号の第１の部分を受け取る第１のＮＰＮトランジスタと、そのコレクタでワイヤードＯＲゲートに結合され、そのベースで第１の差動出力信号の第２の部分を受け取り、そのエミッタで第１のバイポーラトランジスタのエミッタに結合される第２のＮＰＮトランジスタと、そのコレクタでワイヤードＯＲゲートに結合され、そのベースで第２の差動出力信号の第１の部分を受け取る第３のＮＰＮトランジスタと、そのコレクタでワイヤードＯＲゲートに結合され、そのベースで第２の差動出力信号の第２の部分を受け取り、そのエミッタで第１のバイポーラトランジスタのエミッタに結合される第４のＮＰＮトランジスタと、一対のクロック入力トランジスタであって、このクロック入力トランジスタの対からの各トランジスタが、第２の差動クロック信号を受け取る第１、第２、第３、及び第４のバイポーラトランジスタの一つのエミッタに結合される、クロック入力トランジスタの対とを有する。
【００２２】
本発明の例示の一実施例に従って、クロック入力トランジスタの対が、そのコレクタで第１及び第２のＮＰＮトランジスタのエミッタに結合され、そのベースで第２の差動クロック信号の第１の部分を受け取る第５のＮＰＮトランジスタと、そのコレクタで第３及び第４のＮＰＮトランジスタのエミッタに結合され、そのベースで第２の差動クロック信号の第２の部分を受け取り、そのエミッタで第５のＮＰＮトランジスタのエミッタに結合される第６のバイポーラトランジスタとを更に含む。
【００２３】
本発明の例示の一実施例に従って、この装置が、第５及び第６のＮＰＮトランジスタのエミッタに結合される電流源を更に含む。
【００２４】
本発明の例示の一実施例に従って、クロック入力トランジスタの対が、そのエミッタで第１及び第２のＮＰＮトランジスタのエミッタに結合され、そのベースで第２の差動クロック信号の第１の部分を受け取る第５のＮＰＮトランジスタと、そのエミッタで第３及び第４のＮＰＮトランジスタのエミッタに結合され、そのベースで第２の差動クロック信号の第２の部分を受け取る第６のＮＰＮトランジスタとを更に含む。
【００２５】
本発明の例示の一実施例に従って、この装置が、第５のＮＰＮトランジスタのエミッタに結合される第１の電流源と、第６のＮＰＮトランジスタのエミッタに結合される第２の電流源とを更に含む。
【００２６】
本発明の原理を示す例示の実施例を添付の図面を参照して以下に説明する。
【図面の簡単な説明】
【００２７】
【図１Ａ】図１Ａは、従来の分周器のブロック図である。
【図１Ｂ】図１Ｂは、従来の分周器のブロック図である。
【００２８】
【図２Ａ】図２Ａは、本発明の例示の一実施例に従ったリタイマー及びプリコンディショナーのブロック図である。
【００２９】
【図２Ｂ】図２Ｂは、図２Ａのリタイマーのための回路図である。
【図２Ｃ】図２Ｃは、図２Ａのリタイマーのための回路図である。
【発明を実施するための形態】
【００３０】
図２Ａは、本発明の例示の一実施例に従ったリタイマー２０２及びプリコンディショナー２０４（これらは、図１のプリコンディショナー１０６及びリタイマー１０８に置き換わることが意図される）を示すことが分かる。リタイマー２０２は、一般的にインテグレーテッド信号ステージ２１２で構成され、プリコンディショナー２０４は全般的にプリコンディショナー１０６と同じであるが、ロジック１１６がロジック２０６で置き換わっている点が異なる。ロジック２０６は、ステージ２１２と共に動作するようにマッピングされる。
【００３１】
図２Ｂでは、ステージ２１２の一例（これは図２Ｂにおいて２１２−１と呼ぶ）をより詳細にみることができる。ここで、レジスタＲ１及びＲ２（これらは夫々約２００オームである）が、一般的に電圧レールＶＤＤと出力端子ＯＵＴＰ及びＯＵＴＮとの間に結合され、カスコード接続される差動対Ｑ１／Ｑ２、Ｑ３／Ｑ４、及びＱ５／Ｑ６（これらはＮＰＮトランジスタであることが好ましい）が、一般的に出力端子ＯＵＴＰ及びＯＵＴＮに結合される。差動対Ｑ１及びＱ２はフリップフロップ１１８から「イーブン」信号を受け取り、差動対Ｑ３及びＱ４はフリップフロップ１２０から「オッド」信号を受け取る。また、これらの差動対Ｑ１／Ｑ２及びＱ３／Ｑ４の各々が出力端子ＯＵＴＰ及びＯＵＴＮの両方に結合されるため、ワイヤードＯＲゲート２１６がつくられる。その後、クロック信号ＣＬＫ２が差動対Ｑ５／Ｑ６（これらは、差動対Ｑ１／Ｑ２及びＱ３／Ｑ４の各々に結合される）に供給される。また、差動対Ｑ５／Ｑ６と電圧レールＶＳＳ（これは典型的に接地である）との間に電流源２１４−１が接続される。
【００３２】
オペレーションにおいて、フリップフロップ１１８及び１２０からの「イーブン」及び「オッド」信号が、完全に整合されない可能性があり、ステージ２１２は、全般的に再整合又はリタイミングを可能にする。端子ＥＰ及びＯＮが論理ハイ（又は「１」）であり端子ＯＰ及びＥＮが論理ロー（又は「０」）であると仮定すると、出力端子ＯＵＴＰ及びＯＵＴＮは、端子ＣＬＫＰ及びＣＬＫＮに入力されたクロック信号ＣＬＫ２でトグルする。また、端子ＥＮ及びＯＰがハイであり端子ＯＮ及びＥＰがローであると仮定すると、出力端子ＯＵＴＰ及びＯＵＴＮは、端子ＣＬＫＰ及びＣＬＫＮに入力されたクロック信号ＣＬＫ２でトグルする。このため、リタイマー２０２が、従来のリタイマー（リタイマー１０８など）に比べ、一層コンパクトな配置及び一層低い電力消費でのリタイミングを可能にする。
【００３３】
図２Ｃに移ると、ステージ２１２の一例（これは図２Ｂで２１２−２と呼ぶ）をより詳細にみることができる。ステージ２１２−２は、ステージ２１２−１と同様の構造を有し、多くの同じ構成要素を含む。ステージ２１２−１と２１２−２の幾つかの差異は、電流源２１４−１が電流源２１４−２及び２１４−３で置き換えられている点、及びトランジスタＱ５及びＱ６が、それぞれ差動対Ｑ１／Ｑ２及びＱ３／Ｑ４と並列に配列される点である。ステージ２１２−２のこの配置により、同じ全般的な機能性を備えたステージ２１２−１に比べて一層低い電圧でのオペレーションが可能となる。
【００３４】
例示の実施例の文脈で説明したような特徴又は工程のすべて又はその幾つかを有する例示の実施例の文脈で説明した１つ又はそれ以上の特徴又は工程の異なる組み合わせを有する実施例も、本明細書に包含されることも意図している。当業者であれば、他の多くの実施例及び変形も特許請求の範囲に包含されることが理解されるであろう。
【特許請求の範囲】
【請求項１】
装置であって、
第１の差動クロック信号及びデータ信号を受け取り、第１の差動出力信号及び第２の差動出力信号を生成するプリコンディショナー、及び
リタイマー、
を含み、
前記リタイマーが、
第１の出力端子と、
第２の出力端子と、
前記第１及び第２の出力端子に結合され、前記第１の差動出力信号を受け取る第１の差動入力対と、
前記第１及び第２の出力端子に結合され、前記第２の差動出力信号を受け取る第２の差動入力対と、
前記第１及び第２の差動対の各々に結合されるワイヤードＯＲゲートと、
前記第１及び第２の差動入力対に結合され、第２の差動クロック信号を受け取る一対のクロック入力トランジスタと、
を有する、
装置。
【請求項２】
請求項１に記載の装置であって、前記第１及び第２の差動対の各々が、
そのコレクタで前記ワイヤードＯＲゲートに結合され、そのベースで前記第１及び第２の差動出力信号の一つの第１の部分を受け取る第１のバイポーラトランジスタ、及び
そのコレクタで前記ワイヤードＯＲゲートに結合され、そのベースで前記第１及び第２の差動出力信号の一つの第２の部分を受け取り、そのエミッタで前記第１のバイポーラトランジスタの前記エミッタに結合される第２のバイポーラトランジスタ、
を更に含む、装置。
【請求項３】
請求項２に記載の装置であって、前記装置が、
入力クロック信号を受け取り、前記第２の差動クロック信号を出力する第１のクロックバッファ、及び
前記第１の遅延回路に結合され、前記第１の差動クロック信号を出力する第２のクロックバッファ、
を更に含む、装置。
【請求項４】
請求項３に記載の装置であって、前記プリコンディショナーが、
前記データ信号を受け取るロジック、
前記ロジックに結合され、前記第１の差動クロック信号を受け取り、前記第１の差動出力信号を出力する第１のフリップフロップ、及び
前記ロジックに結合され、前記第１の差動クロック信号の逆信号を受け取り、前記第２の差動出力信号を出力する第２のフリップフロップ、
を更に含む、装置。
【請求項５】
請求項４に記載の装置であって、クロック入力トランジスタの前記対が、
そのコレクタで前記第１の差動対の前記第１及び第２のバイポーラトランジスタのエミッタに結合され、そのベースで前記第２の差動クロック信号の第１の部分を受け取る第３のバイポーラトランジスタ、及び
そのコレクタで前記第２の差動対の前記第１及び第２のバイポーラトランジスタのエミッタに結合され、そのベースで前記第２の差動クロック信号の第２の部分を受け取り、そのエミッタで前記第３のバイポーラトランジスタのエミッタに結合される第４のバイポーラトランジスタ、
を更に含む、装置。
【請求項６】
請求項５に記載の装置であって、前記装置が、前記第３及び第４のバイポーラトランジスタのエミッタに結合される電流源を更に含む、装置。
【請求項７】
請求項２に記載の装置であって、クロック入力トランジスタの前記対が、
そのエミッタで前記第１の差動対の前記第１及び第２のバイポーラトランジスタのエミッタに結合され、そのベースで前記第２の差動クロック信号の第１の部分を受け取る第３のバイポーラトランジスタ、及び
そのエミッタで前記第２の差動対の前記第１及び第２のバイポーラトランジスタのエミッタに結合され、そのベースで前記第２の差動クロック信号の第２の部分を受け取る第４のバイポーラトランジスタ、
を更に含む、装置。
【請求項８】
請求項７に記載の装置であって、前記装置が、
前記第３のバイポーラトランジスタのエミッタに結合される第１の電流源、及び
前記第４のバイポーラトランジスタのエミッタに結合される第２の電流源、
を更に含む、装置。
【請求項９】
装置であって、
第１の差動クロック信号及びデータ信号を受け取り、第１の差動出力信号及び第２の差動出力信号を生成するプリコンディショナー、及び
リタイマー、
を含み、
前記リタイマーが、
第１の電圧レールと、
第２の電圧レールと、
第１の出力端子及び第２の出力端子に結合されるワイヤードＯＲゲートと、
前記第１の電圧レールと前記第１の出力端子との間に結合される第１のレジスタと、
前記第１の電圧レールと前記第２の出力端子との間に結合される第２のレジスタと、
そのコレクタで前記ワイヤードＯＲゲートに結合され、そのベースで前記第１の差動出力信号の第１の部分を受け取る第１のバイポーラトランジスタと、
そのコレクタで前記ワイヤードＯＲゲートに結合され、そのベースで前記第１の差動出力信号の第２の部分を受け取り、そのエミッタで前記第１のバイポーラトランジスタのエミッタに結合される第２のバイポーラトランジスタと、
そのコレクタで前記ワイヤードＯＲゲートに結合され、そのベースで前記第２の差動出力信号の第１の部分を受け取る第３のバイポーラトランジスタと、
そのコレクタで前記ワイヤードＯＲゲートに結合され、そのベースで前記第２の差動出力信号の第２の部分を受け取り、そのエミッタで前記第１のバイポーラトランジスタのエミッタに結合される第４のバイポーラトランジスタと、
一対のクロック入力トランジスタであって、前記クロック入力トランジスタの対からの各トランジスタが、第２の差動クロック信号を受け取る前記第１、第２、第３、及び第４のバイポーラトランジスタの一つのエミッタに結合される、前記クロック入力トランジスタの対と、
を有する、
装置。
【請求項１０】
請求項９に記載の装置であって、前記装置が、
入力クロック信号を受け取り、前記第２の差動クロック信号を出力する第１のクロックバッファ、及び
前記第１の遅延回路に結合され、前記第１の差動クロック信号を出力する第２のクロックバッファ、
を更に含む、装置。
【請求項１１】
請求項１０に記載の装置であって、前記プリコンディショナーが、
前記データ信号を受け取るロジック、
前記ロジックに結合され、前記第１の差動クロック信号を受け取り、前記第１の差動出力信号を出力する第１のフリップフロップ、及び
前記ロジックに結合され、前記第１の差動クロック信号の逆信号を受け取り、前記第２の差動出力信号を出力する第２のフリップフロップ、
を更に含む、装置。
【請求項１２】
請求項９に記載の装置であって、前記第１、第２、第３、及び第４のトランジスタの各々がＮＰＮトランジスタである、装置。
【請求項１３】
請求項９に記載の装置であって、前記クロック入力トランジスタの対が、
そのコレクタで前記第１及び第２のバイポーラトランジスタのエミッタに結合され、そのベースで前記第２の差動クロック信号の第１の部分を受け取る第５のバイポーラトランジスタ、及び
そのコレクタで前記第３及び第４のバイポーラトランジスタのエミッタに結合され、そのベースで前記第２の差動クロック信号の第２の部分を受け取り、そのエミッタで前記第５のバイポーラトランジスタのエミッタに結合される第６のバイポーラトランジスタ、
を更に含む、装置。
【請求項１４】
請求項１３に記載の装置であって、前記装置が、前記第５及び第６のバイポーラトランジスタの前記のエミッタに結合される電流源を更に含む、装置。
【請求項１５】
請求項９に記載の装置であって、前記クロック入力トランジスタの対が、
そのエミッタで前記第１及び第２のバイポーラトランジスタのエミッタに結合され、そのベースで前記第２の差動クロック信号の第１の部分を受け取る第５のバイポーラトランジスタ、及び
そのエミッタで前記第３及び第４のバイポーラトランジスタのエミッタに結合され、そのベースで前記第２の差動クロック信号の第２の部分を受け取る第６のバイポーラトランジスタ、
を更に含む、装置。
【請求項１６】
請求項１５に記載の装置であって、前記装置が、
前記第５のバイポーラトランジスタのエミッタに結合される第１の電流源、及び
前記第６のバイポーラトランジスタのエミッタに結合される第２の電流源、
を更に含む、装置。
【請求項１７】
装置であって、
入力クロック信号を受け取り、複数の差動クロック信号を生成する遅延チェーン、
プログラマム可能な分周を有し、前記複数の差動クロック信号の第１の差動クロック信号を受け取るよう前記遅延チェーンに結合されるカウンタ、
前記カウンタに結合され、前記第１の差動クロック信号を受け取る遅延回路、
前記遅延回路に結合され、前記第１の差動クロック信号を受け取り、第１の差動出力信号及び第２の差動出力信号を生成するプリコンディショナーであって、
前記データ信号を受け取るロジックと、
前記ロジックに結合され、前記第１の差動クロック信号を受け取り、前記第１の差動出力信号を出力する第１のフリップフロップと、
前記ロジックに結合され、前記第１の差動クロック信号の逆信号を受け取り、前記第２の差動出力信号を出力する第２のフリップフロップと、
を含む前記プリコンディショナー、及び
リタイマーであって、
第１の電圧レールと、
第２の電圧レールと、
第１の出力端子及び第２の出力端子に結合されるワイヤードＯＲゲートと、
前記第１の電圧レールと前記第１の出力端子との間に結合される第１のレジスタと、
前記第１の電圧レールと前記第２の出力端子との間に結合される第２のレジスタと、
そのコレクタで前記ワイヤードＯＲゲートに結合され、そのベースで前記第１の差動出力信号の第１の部分を受け取る第１のＮＰＮトランジスタと、
そのコレクタで前記ワイヤードＯＲゲートに結合され、そのベースで前記第１の差動出力信号の第２の部分を受け取り、そのエミッタで前記第１のバイポーラトランジスタのエミッタに結合される第２のＮＰＮトランジスタと、
そのコレクタで前記ワイヤードＯＲゲートに結合され、そのベースで前記第２の差動出力信号の第１の部分を受け取る第３のＮＰＮトランジスタと、
そのコレクタで前記ワイヤードＯＲゲートに結合され、そのベースで前記第２の差動出力信号の第２の部分を受け取り、そのエミッタで前記第１のバイポーラトランジスタのエミッタに結合される第４のＮＰＮトランジスタと、
一対のクロック入力トランジスタであって、前記クロック入力トランジスタの対からの各トランジスタが、第２の差動クロック信号を受け取る前記第１、第２、第３、及び第４のバイポーラトランジスタの一つのエミッタに結合される、前記クロック入力トランジスタの対と、
を有する前記リタイマー、及び
分周されたクロック信号を出力するように前記リタイマーの前記第１及び第２の出力端子に結合されるドライバ、
を含む、装置。
【請求項１８】
請求項１７に記載の装置であって、前記クロック入力トランジスタの対が、
そのコレクタで前記第１及び第２のＮＰＮトランジスタのエミッタに結合され、そのベースで前記第２の差動クロック信号の第１の部分を受け取る第５のＮＰＮトランジスタ、及び
そのコレクタで前記第３及び第４のＮＰＮトランジスタのエミッタに結合され、そのベースで前記第２の差動クロック信号の第２の部分を受け取り、そのエミッタで前記第５のＮＰＮトランジスタのエミッタに結合される第６のバイポーラトランジスタ、
を更に含む、装置。
【請求項１９】
請求項１８に記載の装置であって、前記装置が、前記第５及び第６のＮＰＮトランジスタのエミッタに結合される電流源を更に含む、装置。
【請求項２０】
請求項１９に記載の装置であって、前記装置が、
前記第５のＮＰＮトランジスタのエミッタに結合される第１の電流源、及び
前記第６のＮＰＮトランジスタのエミッタに結合される第２の電流源、
を更に含む、装置。
【請求項１】
装置であって、
第１の差動クロック信号及びデータ信号を受け取り、第１の差動出力信号及び第２の差動出力信号を生成するプリコンディショナー、及び
リタイマー、
を含み、
前記リタイマーが、
第１の出力端子と、
第２の出力端子と、
前記第１及び第２の出力端子に結合され、前記第１の差動出力信号を受け取る第１の差動入力対と、
前記第１及び第２の出力端子に結合され、前記第２の差動出力信号を受け取る第２の差動入力対と、
前記第１及び第２の差動対の各々に結合されるワイヤードＯＲゲートと、
前記第１及び第２の差動入力対に結合され、第２の差動クロック信号を受け取る一対のクロック入力トランジスタと、
を有する、
装置。
【請求項２】
請求項１に記載の装置であって、前記第１及び第２の差動対の各々が、
そのコレクタで前記ワイヤードＯＲゲートに結合され、そのベースで前記第１及び第２の差動出力信号の一つの第１の部分を受け取る第１のバイポーラトランジスタ、及び
そのコレクタで前記ワイヤードＯＲゲートに結合され、そのベースで前記第１及び第２の差動出力信号の一つの第２の部分を受け取り、そのエミッタで前記第１のバイポーラトランジスタの前記エミッタに結合される第２のバイポーラトランジスタ、
を更に含む、装置。
【請求項３】
請求項２に記載の装置であって、前記装置が、
入力クロック信号を受け取り、前記第２の差動クロック信号を出力する第１のクロックバッファ、及び
前記第１の遅延回路に結合され、前記第１の差動クロック信号を出力する第２のクロックバッファ、
を更に含む、装置。
【請求項４】
請求項３に記載の装置であって、前記プリコンディショナーが、
前記データ信号を受け取るロジック、
前記ロジックに結合され、前記第１の差動クロック信号を受け取り、前記第１の差動出力信号を出力する第１のフリップフロップ、及び
前記ロジックに結合され、前記第１の差動クロック信号の逆信号を受け取り、前記第２の差動出力信号を出力する第２のフリップフロップ、
を更に含む、装置。
【請求項５】
請求項４に記載の装置であって、クロック入力トランジスタの前記対が、
そのコレクタで前記第１の差動対の前記第１及び第２のバイポーラトランジスタのエミッタに結合され、そのベースで前記第２の差動クロック信号の第１の部分を受け取る第３のバイポーラトランジスタ、及び
そのコレクタで前記第２の差動対の前記第１及び第２のバイポーラトランジスタのエミッタに結合され、そのベースで前記第２の差動クロック信号の第２の部分を受け取り、そのエミッタで前記第３のバイポーラトランジスタのエミッタに結合される第４のバイポーラトランジスタ、
を更に含む、装置。
【請求項６】
請求項５に記載の装置であって、前記装置が、前記第３及び第４のバイポーラトランジスタのエミッタに結合される電流源を更に含む、装置。
【請求項７】
請求項２に記載の装置であって、クロック入力トランジスタの前記対が、
そのエミッタで前記第１の差動対の前記第１及び第２のバイポーラトランジスタのエミッタに結合され、そのベースで前記第２の差動クロック信号の第１の部分を受け取る第３のバイポーラトランジスタ、及び
そのエミッタで前記第２の差動対の前記第１及び第２のバイポーラトランジスタのエミッタに結合され、そのベースで前記第２の差動クロック信号の第２の部分を受け取る第４のバイポーラトランジスタ、
を更に含む、装置。
【請求項８】
請求項７に記載の装置であって、前記装置が、
前記第３のバイポーラトランジスタのエミッタに結合される第１の電流源、及び
前記第４のバイポーラトランジスタのエミッタに結合される第２の電流源、
を更に含む、装置。
【請求項９】
装置であって、
第１の差動クロック信号及びデータ信号を受け取り、第１の差動出力信号及び第２の差動出力信号を生成するプリコンディショナー、及び
リタイマー、
を含み、
前記リタイマーが、
第１の電圧レールと、
第２の電圧レールと、
第１の出力端子及び第２の出力端子に結合されるワイヤードＯＲゲートと、
前記第１の電圧レールと前記第１の出力端子との間に結合される第１のレジスタと、
前記第１の電圧レールと前記第２の出力端子との間に結合される第２のレジスタと、
そのコレクタで前記ワイヤードＯＲゲートに結合され、そのベースで前記第１の差動出力信号の第１の部分を受け取る第１のバイポーラトランジスタと、
そのコレクタで前記ワイヤードＯＲゲートに結合され、そのベースで前記第１の差動出力信号の第２の部分を受け取り、そのエミッタで前記第１のバイポーラトランジスタのエミッタに結合される第２のバイポーラトランジスタと、
そのコレクタで前記ワイヤードＯＲゲートに結合され、そのベースで前記第２の差動出力信号の第１の部分を受け取る第３のバイポーラトランジスタと、
そのコレクタで前記ワイヤードＯＲゲートに結合され、そのベースで前記第２の差動出力信号の第２の部分を受け取り、そのエミッタで前記第１のバイポーラトランジスタのエミッタに結合される第４のバイポーラトランジスタと、
一対のクロック入力トランジスタであって、前記クロック入力トランジスタの対からの各トランジスタが、第２の差動クロック信号を受け取る前記第１、第２、第３、及び第４のバイポーラトランジスタの一つのエミッタに結合される、前記クロック入力トランジスタの対と、
を有する、
装置。
【請求項１０】
請求項９に記載の装置であって、前記装置が、
入力クロック信号を受け取り、前記第２の差動クロック信号を出力する第１のクロックバッファ、及び
前記第１の遅延回路に結合され、前記第１の差動クロック信号を出力する第２のクロックバッファ、
を更に含む、装置。
【請求項１１】
請求項１０に記載の装置であって、前記プリコンディショナーが、
前記データ信号を受け取るロジック、
前記ロジックに結合され、前記第１の差動クロック信号を受け取り、前記第１の差動出力信号を出力する第１のフリップフロップ、及び
前記ロジックに結合され、前記第１の差動クロック信号の逆信号を受け取り、前記第２の差動出力信号を出力する第２のフリップフロップ、
を更に含む、装置。
【請求項１２】
請求項９に記載の装置であって、前記第１、第２、第３、及び第４のトランジスタの各々がＮＰＮトランジスタである、装置。
【請求項１３】
請求項９に記載の装置であって、前記クロック入力トランジスタの対が、
そのコレクタで前記第１及び第２のバイポーラトランジスタのエミッタに結合され、そのベースで前記第２の差動クロック信号の第１の部分を受け取る第５のバイポーラトランジスタ、及び
そのコレクタで前記第３及び第４のバイポーラトランジスタのエミッタに結合され、そのベースで前記第２の差動クロック信号の第２の部分を受け取り、そのエミッタで前記第５のバイポーラトランジスタのエミッタに結合される第６のバイポーラトランジスタ、
を更に含む、装置。
【請求項１４】
請求項１３に記載の装置であって、前記装置が、前記第５及び第６のバイポーラトランジスタの前記のエミッタに結合される電流源を更に含む、装置。
【請求項１５】
請求項９に記載の装置であって、前記クロック入力トランジスタの対が、
そのエミッタで前記第１及び第２のバイポーラトランジスタのエミッタに結合され、そのベースで前記第２の差動クロック信号の第１の部分を受け取る第５のバイポーラトランジスタ、及び
そのエミッタで前記第３及び第４のバイポーラトランジスタのエミッタに結合され、そのベースで前記第２の差動クロック信号の第２の部分を受け取る第６のバイポーラトランジスタ、
を更に含む、装置。
【請求項１６】
請求項１５に記載の装置であって、前記装置が、
前記第５のバイポーラトランジスタのエミッタに結合される第１の電流源、及び
前記第６のバイポーラトランジスタのエミッタに結合される第２の電流源、
を更に含む、装置。
【請求項１７】
装置であって、
入力クロック信号を受け取り、複数の差動クロック信号を生成する遅延チェーン、
プログラマム可能な分周を有し、前記複数の差動クロック信号の第１の差動クロック信号を受け取るよう前記遅延チェーンに結合されるカウンタ、
前記カウンタに結合され、前記第１の差動クロック信号を受け取る遅延回路、
前記遅延回路に結合され、前記第１の差動クロック信号を受け取り、第１の差動出力信号及び第２の差動出力信号を生成するプリコンディショナーであって、
前記データ信号を受け取るロジックと、
前記ロジックに結合され、前記第１の差動クロック信号を受け取り、前記第１の差動出力信号を出力する第１のフリップフロップと、
前記ロジックに結合され、前記第１の差動クロック信号の逆信号を受け取り、前記第２の差動出力信号を出力する第２のフリップフロップと、
を含む前記プリコンディショナー、及び
リタイマーであって、
第１の電圧レールと、
第２の電圧レールと、
第１の出力端子及び第２の出力端子に結合されるワイヤードＯＲゲートと、
前記第１の電圧レールと前記第１の出力端子との間に結合される第１のレジスタと、
前記第１の電圧レールと前記第２の出力端子との間に結合される第２のレジスタと、
そのコレクタで前記ワイヤードＯＲゲートに結合され、そのベースで前記第１の差動出力信号の第１の部分を受け取る第１のＮＰＮトランジスタと、
そのコレクタで前記ワイヤードＯＲゲートに結合され、そのベースで前記第１の差動出力信号の第２の部分を受け取り、そのエミッタで前記第１のバイポーラトランジスタのエミッタに結合される第２のＮＰＮトランジスタと、
そのコレクタで前記ワイヤードＯＲゲートに結合され、そのベースで前記第２の差動出力信号の第１の部分を受け取る第３のＮＰＮトランジスタと、
そのコレクタで前記ワイヤードＯＲゲートに結合され、そのベースで前記第２の差動出力信号の第２の部分を受け取り、そのエミッタで前記第１のバイポーラトランジスタのエミッタに結合される第４のＮＰＮトランジスタと、
一対のクロック入力トランジスタであって、前記クロック入力トランジスタの対からの各トランジスタが、第２の差動クロック信号を受け取る前記第１、第２、第３、及び第４のバイポーラトランジスタの一つのエミッタに結合される、前記クロック入力トランジスタの対と、
を有する前記リタイマー、及び
分周されたクロック信号を出力するように前記リタイマーの前記第１及び第２の出力端子に結合されるドライバ、
を含む、装置。
【請求項１８】
請求項１７に記載の装置であって、前記クロック入力トランジスタの対が、
そのコレクタで前記第１及び第２のＮＰＮトランジスタのエミッタに結合され、そのベースで前記第２の差動クロック信号の第１の部分を受け取る第５のＮＰＮトランジスタ、及び
そのコレクタで前記第３及び第４のＮＰＮトランジスタのエミッタに結合され、そのベースで前記第２の差動クロック信号の第２の部分を受け取り、そのエミッタで前記第５のＮＰＮトランジスタのエミッタに結合される第６のバイポーラトランジスタ、
を更に含む、装置。
【請求項１９】
請求項１８に記載の装置であって、前記装置が、前記第５及び第６のＮＰＮトランジスタのエミッタに結合される電流源を更に含む、装置。
【請求項２０】
請求項１９に記載の装置であって、前記装置が、
前記第５のＮＰＮトランジスタのエミッタに結合される第１の電流源、及び
前記第６のＮＰＮトランジスタのエミッタに結合される第２の電流源、
を更に含む、装置。
【図２Ｂ】
【図２Ｃ】
【図１Ａ】
【図１Ｂ】
【図２Ａ】
【図２Ｃ】
【図１Ａ】
【図１Ｂ】
【図２Ａ】
【公表番号】特表２０１３−５２００７５（Ｐ２０１３−５２００７５Ａ）
【公表日】平成２５年５月３０日（２０１３．５．３０）
【国際特許分類】
【出願番号】特願２０１２−５５２８６５（Ｐ２０１２−５５２８６５）
【出願日】平成２２年１２月２０日（２０１０．１２．２０）
【国際出願番号】ＰＣＴ／ＵＳ２０１０／０６１２６２
【国際公開番号】ＷＯ２０１１／１０００３２
【国際公開日】平成２３年８月１８日（２０１１．８．１８）
【出願人】（３９００２０２４８）日本テキサス・インスツルメンツ株式会社 (219)
【出願人】（５０７１０７２９１）テキサス インスツルメンツ インコーポレイテッド (50)
【上記１名の代理人】
【識別番号】１０００９８４９７
【弁理士】
【氏名又は名称】片寄 恭三
【公表日】平成２５年５月３０日（２０１３．５．３０）
【国際特許分類】
【出願日】平成２２年１２月２０日（２０１０．１２．２０）
【国際出願番号】ＰＣＴ／ＵＳ２０１０／０６１２６２
【国際公開番号】ＷＯ２０１１／１０００３２
【国際公開日】平成２３年８月１８日（２０１１．８．１８）
【出願人】（３９００２０２４８）日本テキサス・インスツルメンツ株式会社 (219)
【出願人】（５０７１０７２９１）テキサス インスツルメンツ インコーポレイテッド (50)
【上記１名の代理人】
【識別番号】１０００９８４９７
【弁理士】
【氏名又は名称】片寄 恭三
[ Back to top ]