クロック分配回路及びクロック分配回路の形成方法
【課題】 ２８ｎｍ以降の半導体プロセスでは、チップ内バラツキが顕著になったため、フィードバックパスにトランジションフォルトが発生する頻度が上がった。従来技術ではフィードバックパスのトランジションフォルトが発生した場合の対策がなく、歩留まり低下につながる。
【解決手段】 クロック信号が分配されるクロックツリーと、クロックツリーの異なる分岐点から出力される複数のフィードバッククロック信号を受信し、各フィードバッククロック信号の位相差を検知する位相比較回路とを有する。位相比較回路によって検知した位相差に基づいて、半導体集積回路内の製造バラツキを補正するためのバラツキ補正済フィードバッククロック信号を生成するフィードバッククロック信号生成回路を有する。フィードバッククロック信号生成回路によって生成されたバラツキ補正済フィードバッククロック信号と基準クロック信号との位相差が小さくなるようにクロック信号を遅延する位相調整回路を有する。
【解決手段】 クロック信号が分配されるクロックツリーと、クロックツリーの異なる分岐点から出力される複数のフィードバッククロック信号を受信し、各フィードバッククロック信号の位相差を検知する位相比較回路とを有する。位相比較回路によって検知した位相差に基づいて、半導体集積回路内の製造バラツキを補正するためのバラツキ補正済フィードバッククロック信号を生成するフィードバッククロック信号生成回路を有する。フィードバッククロック信号生成回路によって生成されたバラツキ補正済フィードバッククロック信号と基準クロック信号との位相差が小さくなるようにクロック信号を遅延する位相調整回路を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック分配回路及びクロック分配回路の形成方法に関するものである。
【背景技術】
【０００２】
近年の半導体集積回路の微細化により、従来の半導体プロセスでは設計段階で考慮する必要が無かった新たな要因により生じる製造バラツキの問題が回路設計に大きな影響を及ぼすようになっている。あまり微細化が進んでいない世代のプロセスでは、一般に、ロットやウェハ、材料等のために生じる個体差の統計的分布をバラツキとして取り扱ってきた。
【０００３】
９０ｎｍ世代以降の微細化が進んだプロセスでは、前述の個体差に加え電圧降下や加工精度によりチップ内のトランジスタや配線の電気特性に影響するケースもバラツキの要因として設計段階に考慮しなければならなくなった。即ち、これらバラツキの要因はタイミングの精度に影響するために、タイミングマージンを多く取るという設計制約を加えなければならないことになる。
【０００４】
特に、電気特性の違いはクロックスキューの直接の悪化要因になり、クロックの分岐以降が長いブロック間のＩＦのような場所では経路差に対して与えるバラツキ対策のタイミングマージンがサイクルタイム中の多くタイミングを使ってしまう。
【０００５】
このような状況に対し、クロックによる同期回路を設計する場合、ＰＬＬやＤＬＬ等の位相調整機構をチップ内に複数個利用して、クロックで駆動される末端の順序回路の位相を調整する方法として、例えば、特許文献１のような実装形態が取られる。
【０００６】
ここで、ＰＬＬやＤＬＬ等の位相調整機構としては、一般にフィードバックループの遅延を用いるが、クロックが駆動する末端の順序回路への個別に設計したのでは、位相調整が不十分になる可能性がある。
【０００７】
このため、特許文献１では、特定の順序回路へのクロック経路の一部をフィードバックループパスの共通の経路として利用している。
【０００８】
これ以外にも、複数のクロックツリーから出力される複数のフィードバックパスと基準クロックとの位相比較をおこない、各々のクロックの遅延調整をする構成がある（特許文献２）。また、ＤＬＬフィードバックの位相制御量を外部クロックと加算器によって調整する構成がある（特許文献３）。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００７−３３６００３号公報
【特許文献２】特開２００８−０１０６０７号公報
【特許文献３】特開２０００−１２４７９５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、現在では更に微細化が進み、マスクパターンの露光や素子や配線を構成する薄膜の形成や研磨等の製造工程で起こるバラツキの問題を設計段階に考慮しなければならない状況が存在する。
【００１１】
即ち、全く同一の構造の素子や配線により回路をレイアウトしたとしても、配置される位置や周辺の回路の影響で製造段階に形状や電気特性が変わってしまうバラツキが無視できなくなってきた。この製造工程で起こるバラツキの影響は、システマティックな要因とランダムな要因との両方の要因が関係するため設計段階に正確に予測することが難しい。
【００１２】
ここで、従来のＰＬＬやＤＬＬ等の位相調整機構のフィードバックループパスの形成方法では、単一のフィードバックループパスが製造工程のバラツキによりタイミングの問題を起こしてしまった場合、位相調整を行う構成がないために不良が発生し易くなる。
【００１３】
本発明は上記の問題を解決するためになされたものであり、フィードバックパスにトランジションフォルトが発生した場合に、複数のフィードバックパスを使ってフィードバックパスの遅延を調整することを目的とする。
【課題を解決するための手段】
【００１４】
上記の目的を達成するための本発明によるクロック分配回路は以下の構成を備える。即ち、
クロックツリーの分岐点を通じて分配されるクロック信号で動作する順序回路を有する半導体集積回路におけるクロック分配回路であって、
クロック信号が分配されるクロックツリーと、
前記クロックツリーの異なる分岐点から出力される複数のフィードバッククロック信号を受信し、各フィードバッククロック信号の位相差を検知する位相比較回路と、
前記位相比較回路によって検知した位相差に基づいて、前記半導体集積回路内の製造バラツキを補正するためのバラツキ補正済フィードバッククロック信号を生成するフィードバッククロック信号生成回路と、
前記フィードバッククロック信号生成回路によって生成された前記バラツキ補正済フィードバッククロック信号と基準クロック信号との位相差が小さくなるように前記クロック信号を遅延する位相調整回路と
を有する。
【発明の効果】
【００１５】
本発明によれば、クロックツリー上に設けたフィードバックパスに高い確率でトランジションフォルトが発生しても、他のフィードバックパスを用いて遅延を調整することが可能となり、歩留まり低下を防ぐことができる。
【図面の簡単な説明】
【００１６】
【図１】実施形態１のクロック分配回路の概要構成図である。
【図２】実施形態１のフィードバッククロック信号生成回路の構成図である。
【図３】実施形態１のフィードバッククロック信号生成回路の動作を示す真理値表である。
【図４】実施形態２のフィードバッククロック信号生成回路の構成図である。
【図５】実施形態２の動作を示すフローチャートである。
【図６】実施形態２のフィードバッククロック信号生成回路の動作を示すタイミングチャートである。
【発明を実施するための形態】
【００１７】
以下、本発明の実施の形態について図面を用いて詳細に説明する。
【００１８】
＜実施形態１＞
以下に本発明に係るクロック分配回路、とりわけフィードバッククロック信号生成回路により複数のフィードバッククロック信号の位相差を検知し、中心特性に近いフィードバッククロック信号を選択する実施形態について説明する。ここで、この選択したフィードバッククロック信号は、半導体集積回路内の製造バラツキを補正したバラツキ補正済フィードバッククロック信号として生成することになる。
【００１９】
図１は実施形態１のクロック分配回路の構成図である。
【００２０】
クロック分配回路１０１は、半導体集積回路内に設けられ、外部クロック信号の周波数及び位相を参照信号として生成されたクロック信号を、複数の順序回路１０３、１０４、１０５、１０６及び１０７へ分配する。クロック分配回路１０１は、クロック分配網１０２と、位相比較回路１０８と、フィードバッククロック信号生成回路１０９と、位相調整回路１１０とを具備する。図２に示すように、実施形態１の位相比較回路１０８は、２入力の位相比較回路２０１、２０２及び２０３で構成される。また、フィードバッククロック信号生成回路１０９は、中心特性判定回路２０４とセレクタ２０５で構成される。
【００２１】
図３は実施形態１のフィードバッククロック信号生成回路の動作を示す真理値表である。以下より図１、図２及び図３を用いて本発明のフィードバッククロック信号生成回路の動作を説明する。
【００２２】
以下、実施形態１のシステムの動作について説明する。
【００２３】
位相調整回路１１０は、フィードバッククロック信号を基準クロック信号であるリファレンスクロック信号に同期するように位相を調整し、クロック信号としてクロック分配網１０２へ出力する。ここで、リファレンスクロック信号は、外部から位相調整回路１１０のリファレンスクロック端子に供給される外部クロック信号である。フィードバッククロック信号は、フィードバック用分岐点から位相調整回路１１０のフィードバッククロック端子１２７に供給されるクロック信号である。
【００２４】
実施形態１では、フィードバック用分岐点として分岐点１１１、１１２及び１１３の例を示している。ここで、フィードバック用分岐点をブロック間インターフェースのある順序回路のクロック端子近傍に設けるようにしても良い。
【００２５】
尚、順序回路１０３、１０４、１０５、１０６及び１０７は、フリップフロップ（ＦＦ）、レジスタ以外にクロックによって同期して出力する回路であれば良い。また、フィードバックパスの配線経路はクロックツリーの起点からフィードバックパスの分岐点までのクロックの配線経路の近傍に配置されるように形成されるものとする。
【００２６】
クロック分配網１０２は、位相調整回路１１０のクロック出力端子１２８から出力されたクロック信号を複数の順序回路１０３、１０４、１０５、１０６及び１０７に分配する。クロック分配網１０２は、クロックツリーを構成する配線と、その配線の途中に設けられた複数のクロックドライバ１１４〜１２３を備える。
【００２７】
図１の位相比較回路１０８は、図２に示すようにフィードバックパスに接続され、その本数に応じた個数の位相比較回路２０１、２０２及び２０３で構成される。実施形態１の場合、位相比較回路２０１、２０２及び２０３は、それぞれ２入力位相比較回路となっている。位相比較回路２０１はフィードバックパス１２４とフィードバックパス１２５から入力されるフィードバッククロック信号の位相を比較する。位相比較回路２０２はフィードバックパス１２４とフィードバックパス１２６から入力されるフィードバッククロック信号の位相を比較する。位相比較回路２０３はフィードバックパス１２５とフィードバックパス１２６から入力されるフィードバッククロック信号の位相を比較する。このようにして、位相比較回路１０８は、フィードバックパス１２４、１２５及び１２６から送信されたフィードバッククロック信号の位相の大小関係を得る。
【００２８】
図１のフィードバッククロック信号生成回路１０９は位相比較回路１０８と位相調整回路１１０との間に配置され、図２に示すように中心特性判定回路２０４とセレクタ２０５により構成される。中心特性判定回路２０４は位相比較回路１０８から送信されたフィードバッククロック信号の位相比較結果に基づいて、セレクタ２０５により中心特性に近いフィードバッククロック信号を選択し、バラツキ補正済フィードバッククロック信号として生成する。その後、選択したフィードバッククロック信号を出力端子２０６より位相調整回路１１０へ送信する。中心特性判定回路２０４は、図３の真理値表で示される論理回路で構成することができる。図３の真理値表は一例であり、他の真理値表で示される論理回路で実現しても構わない。
【００２９】
以上のような処理を行った後、位相調整回路１１０はフィードバッククロック信号生成回路１０９より送信されたフィードバッククロック信号を受信する。位相調整回路１１０は、フィードバッククロック信号を受信した後、クロック信号をリファレンスクロック信号に同期するように位相を調整し、クロック信号をクロック分配網１０２へ再出力する。換言すれば、位相調整回路１１０は、フィードバッククロック信号生成回路１０９によって生成されたフィードバッククロック信号とリファレンスクロック信号との位相差が小さくなるように、クロック信号を遅延する。
【００３０】
以上説明したように、実施形態１によれば、クロック分配回路によってクロック信号をクロック分配網に供給することにより、中心特性に近いクロック信号を分配することができる。従って、フィードバックパスにトランジションフォルトが発生して特性にばらつきが発生した場合に歩留まりを低下させることなく、クロック遅延の調整ができる。
【００３１】
＜実施形態２＞
実施形態２では、フィードバッククロック信号生成回路によって複数のフィードバッククロック信号の位相差を検知し、中心特性となるフィードバッククロック信号（バラツキ補正済フィードバッククロック信号）を生成する場合の構成について説明する。実施形態１と異なる点は、位相比較回路１０８とフィードバッククロック信号生成回路１０９の内部構成である。
【００３２】
図４に示すように、実施形態２の位相比較回路１０８は遅延算出回路４０１、４０２及び４０３によって構成され、フィードバッククロック信号生成回路１０９は平均値算出回路４０４によって構成される。
【００３３】
図５は実施形態２のフィードバッククロック信号生成回路の動作を示すフローチャートである。図６は実施形態２のフィードバッククロック信号生成回路の動作を示すタイミングチャートである。図４、図５及び図６を用いて本発明のフィードバッククロック信号生成回路の動作を説明する。
【００３４】
ステップＳ５０１において、遅延算出回路４０１は、リファレンスクロック４０５とフィードバックパス１２４から入力されるフィードバッククロック信号の遅延差（位相差）を検出する。遅延差は各々の信号の立ち上がりエッジ、立ち下がりエッジ双方について検出する。遅延算出回路４０１の出力信号４０６及び４０７の波形はそれぞれ図６に示す６０１及び６０５のようになる。また、遅延算出回路４０２は、リファレンスクロック４０５とフィードバックパス１２５から入力されるフィードバッククロック信号の遅延差を検出する。遅延算出回路４０２の出力信号４０８及び４０９の波形はそれぞれ図６に示す６０２及び６０６のようになる。更に、遅延算出回路４０３は、リファレンスクロック４０５とフィードバックパス１２６から入力されるフィードバッククロック信号の遅延差を検出する。遅延算出回路４０３の出力信号４１０及び４１１の波形はそれぞれ図６に示す６０３及び６０７のようになる。
【００３５】
ステップＳ５０２において、平均値算出回路４０４は、遅延算出回路４０１、４０２及び４０３によって検出されたリファレンスクロック４０５と各フィードバッククロック信号との遅延差から、遅延差（位相差）の平均値を算出する。遅延差の平均値は、クロック信号の立ち上がりエッジ、立ち下がりエッジ双方について算出される。その後、算出した立ち上がりエッジの遅延差の平均値、立ち下がりエッジの遅延差の平均値に従って中心特性となる波形を有するフィードバッククロック信号をバラツキ補正済フィードバッククロック信号として生成する。
【００３６】
平均値算出回路４０４の具体的な動作について、図６を用いて説明する。遅延算出回路４０１の出力信号６０１、遅延算出回路４０２の出力信号６０２、遅延算出回路４０３の出力信号６０３より、立ち上がり遅延平均値６０４を得る。遅延算出回路４０１の出力信号６０５、遅延算出回路４０２の出力信号６０６、遅延算出回路４０３の出力信号６０７より、立ち下がり遅延平均値６０８を得る。その後、立ち上がり遅延平均値６０４を示す信号と立ち下がり遅延平均値６０８を示す信号の排他的論理和より出力信号６０９を得る。出力信号６０９はフィードバッククロック信号として、位相調整回路１１０に入力される。
【００３７】
尚、ここで得られた遅延算出結果よりトランジションフォルトしたフィードバックパスを検出しても良い。即ち、ステップＳ５０３において、遅延差の標準偏差を算出して、平均遅延値と比較して大幅に遅延値に差（一定値以上の差）があるか否かを判定する（ステップＳ５０４）。特に、一定値以上の差がある場合（ステップＳ５０４でＹＥＳ）、トランジションフォルトが発生したと判定する。この場合、遅延が大きいフィードバックパスを平均遅延値算出の対象外として、残りのフィードバックパスを選択して（ステップＳ５０５）、対応するフィードバッククロック信号についての平均遅延値を再算出する（ステップＳ５０６）。そして、その再算出した遅延差の平均値に従ってフィードバッククロック信号（バラツキ補正済フィードバッククロック信号）を生成する（ステップＳ５０７）。
【００３８】
位相調整回路１１０は、フィードバッククロック信号を受信した後、クロック信号をリファレンスクロック信号に同期するように位相を調整し、クロック信号をクロック分配網１０２へ再出力する。換言すれば、位相調整回路１１０は、フィードバッククロック信号生成回路１０９によって生成されたフィードバッククロック信号とリファレンスクロック信号との位相差が小さくなるように、クロック信号を遅延する。
【００３９】
以上説明したように、実施形態２によれば、クロック分配回路によれば、フィードバックパスにトランジションフォルトが発生した場合に歩留まりを低下させることなく、クロック遅延の調整ができる。
【００４０】
＜実施形態３＞
実施形態１あるいは実施形態２のクロック分配回路を形成する場合には、以下のような処理を実行することになる。
【００４１】
複数のフィードバッククロック信号のフィードバックパスの配線経路を、クロックツリーの起点から前記フィードバックパスの分岐点までのクロックの配線経路の近傍に配置する。複数のフィードバッククロック信号のフィードバックパスを位相比較回路１０８に接続する。位相比較回路１０８と位相調整回路１１０との間にフィードバッククロック信号生成回路１０９を配置する。
【技術分野】
【０００１】
本発明は、クロック分配回路及びクロック分配回路の形成方法に関するものである。
【背景技術】
【０００２】
近年の半導体集積回路の微細化により、従来の半導体プロセスでは設計段階で考慮する必要が無かった新たな要因により生じる製造バラツキの問題が回路設計に大きな影響を及ぼすようになっている。あまり微細化が進んでいない世代のプロセスでは、一般に、ロットやウェハ、材料等のために生じる個体差の統計的分布をバラツキとして取り扱ってきた。
【０００３】
９０ｎｍ世代以降の微細化が進んだプロセスでは、前述の個体差に加え電圧降下や加工精度によりチップ内のトランジスタや配線の電気特性に影響するケースもバラツキの要因として設計段階に考慮しなければならなくなった。即ち、これらバラツキの要因はタイミングの精度に影響するために、タイミングマージンを多く取るという設計制約を加えなければならないことになる。
【０００４】
特に、電気特性の違いはクロックスキューの直接の悪化要因になり、クロックの分岐以降が長いブロック間のＩＦのような場所では経路差に対して与えるバラツキ対策のタイミングマージンがサイクルタイム中の多くタイミングを使ってしまう。
【０００５】
このような状況に対し、クロックによる同期回路を設計する場合、ＰＬＬやＤＬＬ等の位相調整機構をチップ内に複数個利用して、クロックで駆動される末端の順序回路の位相を調整する方法として、例えば、特許文献１のような実装形態が取られる。
【０００６】
ここで、ＰＬＬやＤＬＬ等の位相調整機構としては、一般にフィードバックループの遅延を用いるが、クロックが駆動する末端の順序回路への個別に設計したのでは、位相調整が不十分になる可能性がある。
【０００７】
このため、特許文献１では、特定の順序回路へのクロック経路の一部をフィードバックループパスの共通の経路として利用している。
【０００８】
これ以外にも、複数のクロックツリーから出力される複数のフィードバックパスと基準クロックとの位相比較をおこない、各々のクロックの遅延調整をする構成がある（特許文献２）。また、ＤＬＬフィードバックの位相制御量を外部クロックと加算器によって調整する構成がある（特許文献３）。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００７−３３６００３号公報
【特許文献２】特開２００８−０１０６０７号公報
【特許文献３】特開２０００−１２４７９５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、現在では更に微細化が進み、マスクパターンの露光や素子や配線を構成する薄膜の形成や研磨等の製造工程で起こるバラツキの問題を設計段階に考慮しなければならない状況が存在する。
【００１１】
即ち、全く同一の構造の素子や配線により回路をレイアウトしたとしても、配置される位置や周辺の回路の影響で製造段階に形状や電気特性が変わってしまうバラツキが無視できなくなってきた。この製造工程で起こるバラツキの影響は、システマティックな要因とランダムな要因との両方の要因が関係するため設計段階に正確に予測することが難しい。
【００１２】
ここで、従来のＰＬＬやＤＬＬ等の位相調整機構のフィードバックループパスの形成方法では、単一のフィードバックループパスが製造工程のバラツキによりタイミングの問題を起こしてしまった場合、位相調整を行う構成がないために不良が発生し易くなる。
【００１３】
本発明は上記の問題を解決するためになされたものであり、フィードバックパスにトランジションフォルトが発生した場合に、複数のフィードバックパスを使ってフィードバックパスの遅延を調整することを目的とする。
【課題を解決するための手段】
【００１４】
上記の目的を達成するための本発明によるクロック分配回路は以下の構成を備える。即ち、
クロックツリーの分岐点を通じて分配されるクロック信号で動作する順序回路を有する半導体集積回路におけるクロック分配回路であって、
クロック信号が分配されるクロックツリーと、
前記クロックツリーの異なる分岐点から出力される複数のフィードバッククロック信号を受信し、各フィードバッククロック信号の位相差を検知する位相比較回路と、
前記位相比較回路によって検知した位相差に基づいて、前記半導体集積回路内の製造バラツキを補正するためのバラツキ補正済フィードバッククロック信号を生成するフィードバッククロック信号生成回路と、
前記フィードバッククロック信号生成回路によって生成された前記バラツキ補正済フィードバッククロック信号と基準クロック信号との位相差が小さくなるように前記クロック信号を遅延する位相調整回路と
を有する。
【発明の効果】
【００１５】
本発明によれば、クロックツリー上に設けたフィードバックパスに高い確率でトランジションフォルトが発生しても、他のフィードバックパスを用いて遅延を調整することが可能となり、歩留まり低下を防ぐことができる。
【図面の簡単な説明】
【００１６】
【図１】実施形態１のクロック分配回路の概要構成図である。
【図２】実施形態１のフィードバッククロック信号生成回路の構成図である。
【図３】実施形態１のフィードバッククロック信号生成回路の動作を示す真理値表である。
【図４】実施形態２のフィードバッククロック信号生成回路の構成図である。
【図５】実施形態２の動作を示すフローチャートである。
【図６】実施形態２のフィードバッククロック信号生成回路の動作を示すタイミングチャートである。
【発明を実施するための形態】
【００１７】
以下、本発明の実施の形態について図面を用いて詳細に説明する。
【００１８】
＜実施形態１＞
以下に本発明に係るクロック分配回路、とりわけフィードバッククロック信号生成回路により複数のフィードバッククロック信号の位相差を検知し、中心特性に近いフィードバッククロック信号を選択する実施形態について説明する。ここで、この選択したフィードバッククロック信号は、半導体集積回路内の製造バラツキを補正したバラツキ補正済フィードバッククロック信号として生成することになる。
【００１９】
図１は実施形態１のクロック分配回路の構成図である。
【００２０】
クロック分配回路１０１は、半導体集積回路内に設けられ、外部クロック信号の周波数及び位相を参照信号として生成されたクロック信号を、複数の順序回路１０３、１０４、１０５、１０６及び１０７へ分配する。クロック分配回路１０１は、クロック分配網１０２と、位相比較回路１０８と、フィードバッククロック信号生成回路１０９と、位相調整回路１１０とを具備する。図２に示すように、実施形態１の位相比較回路１０８は、２入力の位相比較回路２０１、２０２及び２０３で構成される。また、フィードバッククロック信号生成回路１０９は、中心特性判定回路２０４とセレクタ２０５で構成される。
【００２１】
図３は実施形態１のフィードバッククロック信号生成回路の動作を示す真理値表である。以下より図１、図２及び図３を用いて本発明のフィードバッククロック信号生成回路の動作を説明する。
【００２２】
以下、実施形態１のシステムの動作について説明する。
【００２３】
位相調整回路１１０は、フィードバッククロック信号を基準クロック信号であるリファレンスクロック信号に同期するように位相を調整し、クロック信号としてクロック分配網１０２へ出力する。ここで、リファレンスクロック信号は、外部から位相調整回路１１０のリファレンスクロック端子に供給される外部クロック信号である。フィードバッククロック信号は、フィードバック用分岐点から位相調整回路１１０のフィードバッククロック端子１２７に供給されるクロック信号である。
【００２４】
実施形態１では、フィードバック用分岐点として分岐点１１１、１１２及び１１３の例を示している。ここで、フィードバック用分岐点をブロック間インターフェースのある順序回路のクロック端子近傍に設けるようにしても良い。
【００２５】
尚、順序回路１０３、１０４、１０５、１０６及び１０７は、フリップフロップ（ＦＦ）、レジスタ以外にクロックによって同期して出力する回路であれば良い。また、フィードバックパスの配線経路はクロックツリーの起点からフィードバックパスの分岐点までのクロックの配線経路の近傍に配置されるように形成されるものとする。
【００２６】
クロック分配網１０２は、位相調整回路１１０のクロック出力端子１２８から出力されたクロック信号を複数の順序回路１０３、１０４、１０５、１０６及び１０７に分配する。クロック分配網１０２は、クロックツリーを構成する配線と、その配線の途中に設けられた複数のクロックドライバ１１４〜１２３を備える。
【００２７】
図１の位相比較回路１０８は、図２に示すようにフィードバックパスに接続され、その本数に応じた個数の位相比較回路２０１、２０２及び２０３で構成される。実施形態１の場合、位相比較回路２０１、２０２及び２０３は、それぞれ２入力位相比較回路となっている。位相比較回路２０１はフィードバックパス１２４とフィードバックパス１２５から入力されるフィードバッククロック信号の位相を比較する。位相比較回路２０２はフィードバックパス１２４とフィードバックパス１２６から入力されるフィードバッククロック信号の位相を比較する。位相比較回路２０３はフィードバックパス１２５とフィードバックパス１２６から入力されるフィードバッククロック信号の位相を比較する。このようにして、位相比較回路１０８は、フィードバックパス１２４、１２５及び１２６から送信されたフィードバッククロック信号の位相の大小関係を得る。
【００２８】
図１のフィードバッククロック信号生成回路１０９は位相比較回路１０８と位相調整回路１１０との間に配置され、図２に示すように中心特性判定回路２０４とセレクタ２０５により構成される。中心特性判定回路２０４は位相比較回路１０８から送信されたフィードバッククロック信号の位相比較結果に基づいて、セレクタ２０５により中心特性に近いフィードバッククロック信号を選択し、バラツキ補正済フィードバッククロック信号として生成する。その後、選択したフィードバッククロック信号を出力端子２０６より位相調整回路１１０へ送信する。中心特性判定回路２０４は、図３の真理値表で示される論理回路で構成することができる。図３の真理値表は一例であり、他の真理値表で示される論理回路で実現しても構わない。
【００２９】
以上のような処理を行った後、位相調整回路１１０はフィードバッククロック信号生成回路１０９より送信されたフィードバッククロック信号を受信する。位相調整回路１１０は、フィードバッククロック信号を受信した後、クロック信号をリファレンスクロック信号に同期するように位相を調整し、クロック信号をクロック分配網１０２へ再出力する。換言すれば、位相調整回路１１０は、フィードバッククロック信号生成回路１０９によって生成されたフィードバッククロック信号とリファレンスクロック信号との位相差が小さくなるように、クロック信号を遅延する。
【００３０】
以上説明したように、実施形態１によれば、クロック分配回路によってクロック信号をクロック分配網に供給することにより、中心特性に近いクロック信号を分配することができる。従って、フィードバックパスにトランジションフォルトが発生して特性にばらつきが発生した場合に歩留まりを低下させることなく、クロック遅延の調整ができる。
【００３１】
＜実施形態２＞
実施形態２では、フィードバッククロック信号生成回路によって複数のフィードバッククロック信号の位相差を検知し、中心特性となるフィードバッククロック信号（バラツキ補正済フィードバッククロック信号）を生成する場合の構成について説明する。実施形態１と異なる点は、位相比較回路１０８とフィードバッククロック信号生成回路１０９の内部構成である。
【００３２】
図４に示すように、実施形態２の位相比較回路１０８は遅延算出回路４０１、４０２及び４０３によって構成され、フィードバッククロック信号生成回路１０９は平均値算出回路４０４によって構成される。
【００３３】
図５は実施形態２のフィードバッククロック信号生成回路の動作を示すフローチャートである。図６は実施形態２のフィードバッククロック信号生成回路の動作を示すタイミングチャートである。図４、図５及び図６を用いて本発明のフィードバッククロック信号生成回路の動作を説明する。
【００３４】
ステップＳ５０１において、遅延算出回路４０１は、リファレンスクロック４０５とフィードバックパス１２４から入力されるフィードバッククロック信号の遅延差（位相差）を検出する。遅延差は各々の信号の立ち上がりエッジ、立ち下がりエッジ双方について検出する。遅延算出回路４０１の出力信号４０６及び４０７の波形はそれぞれ図６に示す６０１及び６０５のようになる。また、遅延算出回路４０２は、リファレンスクロック４０５とフィードバックパス１２５から入力されるフィードバッククロック信号の遅延差を検出する。遅延算出回路４０２の出力信号４０８及び４０９の波形はそれぞれ図６に示す６０２及び６０６のようになる。更に、遅延算出回路４０３は、リファレンスクロック４０５とフィードバックパス１２６から入力されるフィードバッククロック信号の遅延差を検出する。遅延算出回路４０３の出力信号４１０及び４１１の波形はそれぞれ図６に示す６０３及び６０７のようになる。
【００３５】
ステップＳ５０２において、平均値算出回路４０４は、遅延算出回路４０１、４０２及び４０３によって検出されたリファレンスクロック４０５と各フィードバッククロック信号との遅延差から、遅延差（位相差）の平均値を算出する。遅延差の平均値は、クロック信号の立ち上がりエッジ、立ち下がりエッジ双方について算出される。その後、算出した立ち上がりエッジの遅延差の平均値、立ち下がりエッジの遅延差の平均値に従って中心特性となる波形を有するフィードバッククロック信号をバラツキ補正済フィードバッククロック信号として生成する。
【００３６】
平均値算出回路４０４の具体的な動作について、図６を用いて説明する。遅延算出回路４０１の出力信号６０１、遅延算出回路４０２の出力信号６０２、遅延算出回路４０３の出力信号６０３より、立ち上がり遅延平均値６０４を得る。遅延算出回路４０１の出力信号６０５、遅延算出回路４０２の出力信号６０６、遅延算出回路４０３の出力信号６０７より、立ち下がり遅延平均値６０８を得る。その後、立ち上がり遅延平均値６０４を示す信号と立ち下がり遅延平均値６０８を示す信号の排他的論理和より出力信号６０９を得る。出力信号６０９はフィードバッククロック信号として、位相調整回路１１０に入力される。
【００３７】
尚、ここで得られた遅延算出結果よりトランジションフォルトしたフィードバックパスを検出しても良い。即ち、ステップＳ５０３において、遅延差の標準偏差を算出して、平均遅延値と比較して大幅に遅延値に差（一定値以上の差）があるか否かを判定する（ステップＳ５０４）。特に、一定値以上の差がある場合（ステップＳ５０４でＹＥＳ）、トランジションフォルトが発生したと判定する。この場合、遅延が大きいフィードバックパスを平均遅延値算出の対象外として、残りのフィードバックパスを選択して（ステップＳ５０５）、対応するフィードバッククロック信号についての平均遅延値を再算出する（ステップＳ５０６）。そして、その再算出した遅延差の平均値に従ってフィードバッククロック信号（バラツキ補正済フィードバッククロック信号）を生成する（ステップＳ５０７）。
【００３８】
位相調整回路１１０は、フィードバッククロック信号を受信した後、クロック信号をリファレンスクロック信号に同期するように位相を調整し、クロック信号をクロック分配網１０２へ再出力する。換言すれば、位相調整回路１１０は、フィードバッククロック信号生成回路１０９によって生成されたフィードバッククロック信号とリファレンスクロック信号との位相差が小さくなるように、クロック信号を遅延する。
【００３９】
以上説明したように、実施形態２によれば、クロック分配回路によれば、フィードバックパスにトランジションフォルトが発生した場合に歩留まりを低下させることなく、クロック遅延の調整ができる。
【００４０】
＜実施形態３＞
実施形態１あるいは実施形態２のクロック分配回路を形成する場合には、以下のような処理を実行することになる。
【００４１】
複数のフィードバッククロック信号のフィードバックパスの配線経路を、クロックツリーの起点から前記フィードバックパスの分岐点までのクロックの配線経路の近傍に配置する。複数のフィードバッククロック信号のフィードバックパスを位相比較回路１０８に接続する。位相比較回路１０８と位相調整回路１１０との間にフィードバッククロック信号生成回路１０９を配置する。
【特許請求の範囲】
【請求項１】
クロックツリーの分岐点を通じて分配されるクロック信号で動作する順序回路を有する半導体集積回路におけるクロック分配回路であって、
クロック信号が分配されるクロックツリーと、
前記クロックツリーの異なる分岐点から出力される複数のフィードバッククロック信号を受信し、各フィードバッククロック信号の位相差を検知する位相比較回路と、
前記位相比較回路によって検知した位相差に基づいて、前記半導体集積回路内の製造バラツキを補正するためのバラツキ補正済フィードバッククロック信号を生成するフィードバッククロック信号生成回路と、
前記フィードバッククロック信号生成回路によって生成された前記バラツキ補正済フィードバッククロック信号と基準クロック信号との位相差が小さくなるように前記クロック信号を遅延する位相調整回路と
を有することを特徴とするクロック分配回路。
【請求項２】
前記位相比較回路は、前記複数のフィードバッククロック信号の各フィードバッククロック信号の位相を比較して、位相差を検知する
ことを特徴とする請求項１に記載のクロック分配回路。
【請求項３】
前記フィードバッククロック信号生成回路は、前記複数のフィードバッククロック信号の位相差に基づいて、該複数のフィードバッククロック信号の内、中心特性に近いフィードバッククロック信号を選択して前記バラツキ補正済フィードバッククロック信号として生成する
ことを特徴とする請求項１または２に記載のクロック分配回路。
【請求項４】
前記位相比較回路は、前記複数のフィードバッククロック信号の各フィードバッククロック信号と基準クロック信号との遅延差を比較することで、各フィードバッククロック信号の位相差を検知する
ことを特徴とする請求項１に記載のクロック分配回路。
【請求項５】
前記フィードバッククロック信号生成回路は、前記複数のフィードバッククロック信号の各フィードバッククロック信号と基準クロック信号との遅延差から、平均遅延値を算出し、その算出した平均遅延値に従って中心特性となるフィードバッククロック信号を前記バラツキ補正済フィードバッククロック信号として生成する
ことを特徴とする請求項１または４に記載のクロック分配回路。
【請求項６】
前記フィードバッククロック信号生成回路は、前記複数のフィードバッククロック信号の各フィードバッククロック信号と基準クロック信号との遅延差の内、前記平均遅延値と一定値以上の差がある遅延差がある場合、その遅延差を除く、残りの遅延差で平均遅延値を再算出して、その再算出した平均遅延値に従って中心特性となるフィードバッククロック信号を前記バラツキ補正済フィードバッククロック信号として生成する
ことを特徴とする請求項５に記載のクロック分配回路。
【請求項７】
前記複数のフィードバッククロック信号のフィードバックパスの配線経路は、前記クロックツリーの起点から前記フィードバックパスの分岐点までのクロックの配線経路の近傍に配置される
ことを特徴とする請求項１乃至６のいずれか１項に記載にクロック分配回路。
【請求項８】
請求項１に記載のクロック分配回路の形成方法であって、
前記複数のフィードバッククロック信号のフィードバックパスの配線経路を、前記クロックツリーの起点から前記フィードバックパスの分岐点までのクロックの配線経路の近傍に配置する工程と、
前記複数のフィードバッククロック信号のフィードバックパスを前記位相比較回路に接続する工程と、
前記位相比較回路と前記位相調整回路との間に前記フィードバッククロック信号生成回路を配置する工程と
を有することを特徴とするクロック分配回路の形成方法。
【請求項１】
クロックツリーの分岐点を通じて分配されるクロック信号で動作する順序回路を有する半導体集積回路におけるクロック分配回路であって、
クロック信号が分配されるクロックツリーと、
前記クロックツリーの異なる分岐点から出力される複数のフィードバッククロック信号を受信し、各フィードバッククロック信号の位相差を検知する位相比較回路と、
前記位相比較回路によって検知した位相差に基づいて、前記半導体集積回路内の製造バラツキを補正するためのバラツキ補正済フィードバッククロック信号を生成するフィードバッククロック信号生成回路と、
前記フィードバッククロック信号生成回路によって生成された前記バラツキ補正済フィードバッククロック信号と基準クロック信号との位相差が小さくなるように前記クロック信号を遅延する位相調整回路と
を有することを特徴とするクロック分配回路。
【請求項２】
前記位相比較回路は、前記複数のフィードバッククロック信号の各フィードバッククロック信号の位相を比較して、位相差を検知する
ことを特徴とする請求項１に記載のクロック分配回路。
【請求項３】
前記フィードバッククロック信号生成回路は、前記複数のフィードバッククロック信号の位相差に基づいて、該複数のフィードバッククロック信号の内、中心特性に近いフィードバッククロック信号を選択して前記バラツキ補正済フィードバッククロック信号として生成する
ことを特徴とする請求項１または２に記載のクロック分配回路。
【請求項４】
前記位相比較回路は、前記複数のフィードバッククロック信号の各フィードバッククロック信号と基準クロック信号との遅延差を比較することで、各フィードバッククロック信号の位相差を検知する
ことを特徴とする請求項１に記載のクロック分配回路。
【請求項５】
前記フィードバッククロック信号生成回路は、前記複数のフィードバッククロック信号の各フィードバッククロック信号と基準クロック信号との遅延差から、平均遅延値を算出し、その算出した平均遅延値に従って中心特性となるフィードバッククロック信号を前記バラツキ補正済フィードバッククロック信号として生成する
ことを特徴とする請求項１または４に記載のクロック分配回路。
【請求項６】
前記フィードバッククロック信号生成回路は、前記複数のフィードバッククロック信号の各フィードバッククロック信号と基準クロック信号との遅延差の内、前記平均遅延値と一定値以上の差がある遅延差がある場合、その遅延差を除く、残りの遅延差で平均遅延値を再算出して、その再算出した平均遅延値に従って中心特性となるフィードバッククロック信号を前記バラツキ補正済フィードバッククロック信号として生成する
ことを特徴とする請求項５に記載のクロック分配回路。
【請求項７】
前記複数のフィードバッククロック信号のフィードバックパスの配線経路は、前記クロックツリーの起点から前記フィードバックパスの分岐点までのクロックの配線経路の近傍に配置される
ことを特徴とする請求項１乃至６のいずれか１項に記載にクロック分配回路。
【請求項８】
請求項１に記載のクロック分配回路の形成方法であって、
前記複数のフィードバッククロック信号のフィードバックパスの配線経路を、前記クロックツリーの起点から前記フィードバックパスの分岐点までのクロックの配線経路の近傍に配置する工程と、
前記複数のフィードバッククロック信号のフィードバックパスを前記位相比較回路に接続する工程と、
前記位相比較回路と前記位相調整回路との間に前記フィードバッククロック信号生成回路を配置する工程と
を有することを特徴とするクロック分配回路の形成方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１３−９０２９０（Ｐ２０１３−９０２９０Ａ）
【公開日】平成２５年５月１３日（２０１３．５．１３）
【国際特許分類】
【出願番号】特願２０１１−２３２１２０（Ｐ２０１１−２３２１２０）
【出願日】平成２３年１０月２１日（２０１１．１０．２１）
【出願人】（０００００１００７）キヤノン株式会社 (59,756)
【Ｆターム（参考）】
【公開日】平成２５年５月１３日（２０１３．５．１３）
【国際特許分類】
【出願日】平成２３年１０月２１日（２０１１．１０．２１）
【出願人】（０００００１００７）キヤノン株式会社 (59,756)
【Ｆターム（参考）】
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