クロック周波数制御回路及びクロック周波数制御方法
【課題】 信号の分周比を比較的少なくし、また位相雑音の増加も抑圧した上で微少な周波数変化した信号を生成するPLL回路を実現する。
【解決手段】 本発明は、所定の電圧を加減することにより出力周波数を制御する相関回路入力される電圧に応じて出力周波数が変化する電圧制御発振器と、電圧制御発振器の出力を分周する第１の分周回路と、外部から入力される基準周波数を分周する第２の分周回路と、第１の分周回路と前記第２の分周回路との出力の位相に応じたパルスを出力する位相比較器と、位相比較器の出力から低周波成分を抽出し、電圧制御発生器に入力するローパスフィルタとを有する。
【解決手段】 本発明は、所定の電圧を加減することにより出力周波数を制御する相関回路入力される電圧に応じて出力周波数が変化する電圧制御発振器と、電圧制御発振器の出力を分周する第１の分周回路と、外部から入力される基準周波数を分周する第２の分周回路と、第１の分周回路と前記第２の分周回路との出力の位相に応じたパルスを出力する位相比較器と、位相比較器の出力から低周波成分を抽出し、電圧制御発生器に入力するローパスフィルタとを有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック周波数制御回路及びクロック周波数制御方法に係り、特に、PLL(Phase Locked Loop)回路において基準周波数を微少にずらして調整するクロック周波数制御回路及びクロック周波数制御方法に関する。
【背景技術】
【０００２】
従来のPLL回路は、図１７に示すように、M分周器１、位相比較回路２、ローパスフィルタ３、電圧制御発振器４、プログラマブルカウンタ５から構成される。
【０００３】
同図に示すPLL回路の位相比較回路２において、基準周波数fRの信号をM分周したものと電圧制御発振器４の出力周波数f0をN分周したものを位相比較し、ローパスフィルタ３で平滑化した後に電圧制御発振器４へ帰還する。PLLが位相同期した状態の基準周波数fRとPLLの出力周波数f0との関係は、
f0＝N／M・fR (1)
で示される(例えば、特許文献１参照)。従来技術においては微少な周波数変化、例えばfR＝１０ＧＨｚ（１０の１０乗Ｈｚ）としたときに１Ｈｚシフトした周波数を生成しようとすると、Ｎ＝１０の１０乗、Ｍ=１０の１０乗＋１となり非常に分周比の大きい分周回路が必要になった。さらに比較周波数が低いため位相雑音が増加し位相安定度が低下するという問題があった（例えば、非特許文献１参照）。また先行技術文献には比較周波数を逓倍して高い周波数で位相比較を行う構成が示されているが、電圧制御発振器の出力を一旦分周した後に逓倍する上、基準周波数を高周波化する必要があり回路規模や消費電力が増大する、という問題があった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平４−１９６６２０号公報（第３図）
【非特許文献】
【０００５】
【非特許文献１】T. Ohira et al: "Dual-Chip GaAs Monolithic Integration Ku-Band Phase-Locked -Loop Microwave Synthesizer, " IEEE Trans, Microwave Theory & Tech., vol. 39, no. 9, pp.1204-1209, Sept, 1990.(Fig. 12及びその説明).
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記のように、ＰＬＬ回路において周波数を微少に制御するためには分周比を細かくする必要があり、回路規模や消費電力が増大するという問題があった。さらに分周して位相比較する周波数を低くすれば低くするほど位相雑音が増加するという問題があった。
【０００７】
本発明は、上記の点に鑑みなされたもので、信号の分周比を比較的少なくし、また位相雑音の増加も抑圧した上で微少に周波数変化した信号を生成することが可能なクロック周波数制御回路及びクロック周波数制御方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記の課題を解決するため、本発明は、基準周波数を微少にずらして調整する周波数制御回路であって、
入力される電圧に応じて出力周波数が変化する電圧制御発振器と、
前記電圧制御発振器の出力を分周する第１の分周回路と、
外部から入力される基準周波数を分周する第２の分周回路と、
前記第１の分周回路と前記第２の分周回路との出力の位相に応じたパルスを出力する位相比較器と、
前記位相比較器の出力から低周波成分を抽出し、前記電圧制御発生器に入力するローパスフィルタとを有し、
前記電圧制御発振器に入力される信号に所定の電圧を加減することにより出力周波数を制御する相関手段を有する。
【発明の効果】
【０００９】
上記のように、本発明では、小さい分周比で微少な周波数変化を生じさせることが可能なことから回路規模や消費電力を削減することができる。また分周比を比較的小さくできることから位相雑音の増加をある程度抑えることができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１の実施の形態における周波数制御PLL回路の構成図である。
【図２】本発明の第１の実施の形態における相関回路の動作を説明するための図（その１）である。
【図３】本発明の第１の実施の形態における電圧制御発振器への制御電圧を説明するための図（その１）である。
【図４】本発明の第１の実施の形態における相関回路の動作を説明するための図（その２）である。
【図５】本発明の第１の実施の形態における電圧制御発振器への制御電圧を説明するための図（その２）である。
【図６】本発明の第１の実施の形態における周波数制御の例を説明するための図（その１）である。
【図７】本発明の第１の実施の形態における周波数制御の例を説明するための図（その２）である。
【図８】本発明の第１の実施の形態における周波数制御の例を説明するための図（その３）である。
【図９】本発明の第１の実施の形態における周波数制御の例を説明するための図（その４）である。
【図１０】本発明の第２の実施の形態における相関回路の動作を説明するための図（その１）である。
【図１１】本発明の第２の実施の形態における相関回路の動作を説明するための図（その２）である。
【図１２】本発明の第３の実施の形態における周波数の変化の制御を示す図である。
【図１３】本発明の第４の実施の形態における周波数制御PLL回路の構成図である。
【図１４】本発明の第５の実施の形態におけるローパスフィルタの構成図である。
【図１５】本発明の第５の実施の形態におけるローパスフィルタの周波数特性の計算結果である。
【図１６】本発明に第５の実施の形態におけるローパスフィルタの時定数の制御を組み合わせた場合の周波数変化の時間的特性である。
【図１７】従来のPLL回路の構成図である。
【発明を実施するための形態】
【００１１】
以下図面と共に、本発明の実施の形態を説明する。
【００１２】
[第１の実施の形態]
図１は、本発明の第１の実施の形態における周波数制御PLL回路の構成を示す。
【００１３】
同図に示すように、本実施の形態における周波数制御PLL回路は、プログラマブルカウンタ（M分周器）１０、位相比較回路２０、ローパスフィルタ３０、電圧制御発振器４０、相関回路５０、プログラマブル回路（N分周器）６０から構成される。
【００１４】
同図に示されるように、基準周波数fR信号は分岐され、一方はプログラマブルカウンタ(M分周器)１０に一方は相関回路５０に送られる。M分周器１０の出力は位相比較器２０に入力される。一方、電圧制御発振器４０の出力は分岐されプログラマブルカウンタ(N分周器)６０へ入力された後、相関回路５０において基準周波数信号とN分周器出力信号間で相関処理が行われた後、位相比較器２０に入力される。位相比較器２０においてはM分周器１０の出力と相関回路５０の出力との間で位相比較が行われ、出力信号がローパスフィルタ３０で平滑化された後、電圧制御発振器４０に入力される。
【００１５】
本回路において基準周波数fRに対する周波数シフト量は、M、Nの値および相関回路５０の出力の動作によって決定される。
【００１６】
相関回路５０の動作は電圧制御発振器に対する制御電圧を上げるか下げるかによって２つの動作モードがある。どちらのモードで動作させるかの決定は電圧制御発振器４０の出力周波数の入力電圧特性に依存するが、ここでは入力電圧が増えると出力周波数が上昇するものとして説明する。図２を用いて、制御電圧を上げる（出力周波数を上げる）場合の相関回路の動作について説明する。相関回路５０に入力された基準周波数信号を元に離散パルス信号が生成される。離散パルス信号とはNクロック毎に１個のパルスの"１"を残し、その他の"１"の部分を"０"化したパルスである。どの程度の間隔で"１"を残すかは、シフトする周波数量に依存するが、詳細は後述する。生成した離散パルス信号はもう一方の入力信号であるプログラマブルカウンタ(N分周器)６０出力との間で相関信号が生成される。ここでの相関とは具体的にはプログラマブルカウンタ(N分周器)６０出力の"０"符号の部分と、離散パルス信号との論理和（ＯＲ）が生成される。相関処理の結果はプログラマブルカウンタ(N分周器)６０の出力信号に対して、離散パルス信号の"１"に相当する分の電圧が加算されたことになる。
【００１７】
次に図３を用いて相関回路５０の出力が電圧制御発振器４０にフィードバックされるまでを説明する。相関処理後の信号は位相比較器２０（例えばEX-OR回路）に入力されるが、相関回路５０においてパルスが加算されるため、位相比較器２０の出力も加算されたパルスの分だけ出力信号の電圧が増加する。位相比較器２０の出力は次段のローパスフィルタ３０で高周波成分は抑圧され直流成分に平滑化されるが、加算されたパルス分の直流成分（図３中のΔｖに相当）はそのまま残るので、電圧制御発振器４０に印加される電圧が増加し、よって出力周波数が上昇する。
【００１８】
次に図４を用いて、制御電圧を下げる（出力周波数を下げる）場合の相関回路の動作について説明する。制御電圧を下げる動作モードにおいては、上げる場合に比べて"１"と"０"が反転した離散パルスが生成される。さらにこのモードでの相関処理はプログラマブルカウンタ(N分周器)６０出力の"１"符号の部分と、離散パルス信号との否定論理和（ＮＯＲ）が生成される。相関処理の結果はプログラマブルカウンタ(N分周器)６０の出力信号に対して、離散パルス信号の"０"に相当する分の電圧が減算されたことになる。
【００１９】
次に図５を用いて相関回路５０の出力が電圧制御発振器４０にフィードバックされるまでを説明する。相関処理後の信号は位相比較器（例えばEX-OR回路）２０に入力されるが、相関回路５０においてパルスが減算されるため、位相比較器２０の出力も減算されたパルスの分だけ出力信号の電圧が減少する。位相比較器２０の出力は次段のローパスフィルタで３０高周波成分は抑圧され直流成分に平滑化されるが、減算されたパルス分の直流成分が減るので、電圧制御発振器４０に印加される電圧が低下し、よって出力周波数が低下する。
【００２０】
実際に周波数制御の数値例を図６を用いて説明する。図６は周波数を上昇させる場合の例である。基準周波数fRを9.95328GHｚ、分周比Ｎ＝Ｍ＝16、パルスの電圧として"０"レベルが０（V）、"１"レベルが3.3（V）、電圧制御発振器の変換利得ｋｖ＝5000rad/s/Vとする。また離散パルスは16クロック毎に１ビットの"１"パルスを生成するものとする。基準周波数１クロックあたりの時間幅は約0.1nsであるから、1／16分周クロックの時間幅は0.1×16＝1.6ns、離散パルスの"１"ビットのパルス幅は0.1／2＝0.05nsとなる。離散パルスの相加によって、3.3V×0.05ns／1.6ns＝0.103Vの直流成分が増加する。この増加分が周波数の上昇を見積もると、ΔV×ｋｖ×２π＝0.103×5000×２π＝約3200Hz上昇させることができる。
【００２１】
周波数を低下させる場合の例を図７を用いて説明する。図６の例と比較すると、相関回路５０の出力の直流成分が、0.103V減少するので、電圧制御発振器の出力周波数はΔｖ×ｋｖ×２π＝0.103×5000×２π＝約3200Hz低下させることができる。
【００２２】
また相関パルスを作成する際には上昇（もしくは低下）させたい周波数に応じた直流電圧成分だけ相関信号に反映させればよいので、図８および図９に示した様に周波数を上昇させる場合にはN分周クロック信号の"０"の少なくとも一部と基準周波数信号の"１"の少なくとも一部の相関（OR）がとれていれば良く、周波数を低下させる場合にはN分周クロック信号の"１"の少なくとも一部と基準周波数信号の"０"の少なくとも一部の相関(NOR)がとれていれば良い。
【００２３】
また周波数を１Hz変化させるためには、Δｖ＝１Hz／5000／２π＝0.000032(V)となり、分周比Nは3.3×0.05／0.1／0.000032＝51563となり、これは9.95328GHzを51563分周し、離散パルスを51563クロック毎に1ビットの"1"パルス（パルス幅0.05ns）とすることで生成できる（分周比Mも51563）。従来の構成で１Hzの周波数変化を生じさせるためには、１０の１０乗分周しなければならないことと比較すると、分周数を大幅に減らすことができることから、回路規模を削減でき、位相雑音の増加も比較的抑えることができる。
【００２４】
［第２の実施の形態］
本実施の形態におけるPLL回路の構成は図1と同様である。
【００２５】
図１０及び図１１を参照して、本発明に関わる第２の実施の形態を説明する。本例において回路ブロック構成は、第1の実施の形態と同じであるが、相関回路内での信号処理が異なる。具体的には第1の実施の形態では離散パルスを作成する際にNクロック毎に１個のパルスを残していたが、本実施の形態では、N×Lビット毎に１個のパルスを残すことが異なる。それにより第1の実施の形態１ではN分周クロックの各ビットで相関処理が行われていたものが、N分周クロックのL個おきに相関処理が行われることになる。相加もしくは減算されるパルスがL個おきになるため、平滑化された直流電圧成分の変化量も１／Lになることから、分周比Nに対してより微少な周波数変化が可能になる。第1の実施の形態と同じパラメータで１Ｈｚ周波数を変化させることを考えると、例えばＮ＝64、Ｌ＝38とすると、1／64クロックのパルス幅は3.2ｎｓ、基準クロックのパルス幅は0.05ｎｓであるから、
3.3V×0.05ns／3.2ns／38＝0.00135V
電圧が変化する。
【００２６】
従って、
0.00135×5000／２π＝1.07Hz
となり分周比が64程度で１Hzの周波数変化を実現することができる。
【００２７】
［第３の実施の形態］
本実施の形態におけるPLL回路の構成は図1と同様である。
【００２８】
図１２を参照して、本発明に関わる第３の実施の形態を説明する。第２の実施の形態においてN×Lビット毎に１個のパルスを残していたが、本実施の形態における相関回路５０は一定の間隔に残すパルスの数を時間的に変化させることで周波数の変化を制御する。周波数シフト量に相当する電圧が、N×KビットあたりP個の離散パルスの相関処理した増減分に相当する時、最初からP個相当の離散パルスとの相関処理を行わず、N×Kビットあたりの個数を少しずつ増やしていく。たとえば１個、２個、・・・・P個のように１個ずつ増やすことによって、最初からP個の相関処理を行う場合に比べて最終目標とする周波数シフト量に向けてゆっくりと周波数を変化させることができる。
【００２９】
[第４の実施の形態]
図１３は、本発明の第４の実施の形態における周波数制御PLL回路の構成を示す。同図において、図１と同一構成部分には同一符号を付す。
【００３０】
同図に示すPLL回路は、第１〜第３の実施の形態と比べて回路構成が異なる。具体的には相関回路５０が位相比較回路２０の後段に配置され、位相比較回路２０の出力と基準クロックの離散パルスとの間で相関処理を行い、位相比較回路２０の出力の直流成分を増減することによって周波数シフトを生じさせる。動作原理は第１〜第３の実施の形態において「N分周回路出力」を「位相比較回路出力」と読み替えることで説明することができる。
【００３１】
[第５の実施の形態]
図１４〜図１６を参照して、第５の実施の形態を説明する。本実施の形態においては、第１〜第４の実施の形態の相関処理による周波数シフトの調整に加えて、ローパスフィルタ３０の時定数を変化させることによって周波数の時間変化を制御する。図１４は一般的にローパスフィルタ３０として使われるラグリードフィルタである。ラグリードフィルタにおいて、カットオフ周波数ｆｃは、
ｆｃ＝１／（２πＣ（Ｒ１＋Ｒ２））
で与えられる。従ってラグリードフィルタにおいて、容量Ｃの値を変化させることによってローパスフィルタ３０の時定数を変えることができる。Ｃの値は、例えばバラクタダイオードを用いることによって電圧により変化させることができる。図１５は抵抗Ｒ１＝1.5ｋΩ、Ｒ２＝260Ωとし、容量Ｃの値を変化させたときのローパスフィルタ３０の周波数特性の計算結果を示している。容量値によってｆｃが変化するのでPLLの時定数が変わり、周波数の時間的変化を制御することができる。図１５より、Ｃ値を増やしていくとｆｃが小さくなるので周波数変化がゆっくりになり、Ｃ値を小さくするとｆｃが大きくなるので周波数変化が急激になることが分かる。図１６に示すようにローパスフィルタの時定数の制御を組み合わせることによって、周波数変化の時間的特性を自在に調整することができる。
【００３２】
なお、本発明は、上記の実施の形態に限定されることなく、特許請求の範囲内において、種々変更・応用が可能である。
【符号の説明】
【００３３】
１ Ｍ分周器
２ 位相比較回路
３ ローパスフィルタ
４ 電圧制御発振器
５ プログラマブルカウンタ（Ｎ）
１０ プログラマブルカウンタ（Ｍ分周器）
２０ 位相比較回路
３０ ローパスフィルタ
４０ 電圧制御発振器
５０ 相関回路
６０ プログラマブルカウンタ（Ｎ分周器）
【技術分野】
【０００１】
本発明は、クロック周波数制御回路及びクロック周波数制御方法に係り、特に、PLL(Phase Locked Loop)回路において基準周波数を微少にずらして調整するクロック周波数制御回路及びクロック周波数制御方法に関する。
【背景技術】
【０００２】
従来のPLL回路は、図１７に示すように、M分周器１、位相比較回路２、ローパスフィルタ３、電圧制御発振器４、プログラマブルカウンタ５から構成される。
【０００３】
同図に示すPLL回路の位相比較回路２において、基準周波数fRの信号をM分周したものと電圧制御発振器４の出力周波数f0をN分周したものを位相比較し、ローパスフィルタ３で平滑化した後に電圧制御発振器４へ帰還する。PLLが位相同期した状態の基準周波数fRとPLLの出力周波数f0との関係は、
f0＝N／M・fR (1)
で示される(例えば、特許文献１参照)。従来技術においては微少な周波数変化、例えばfR＝１０ＧＨｚ（１０の１０乗Ｈｚ）としたときに１Ｈｚシフトした周波数を生成しようとすると、Ｎ＝１０の１０乗、Ｍ=１０の１０乗＋１となり非常に分周比の大きい分周回路が必要になった。さらに比較周波数が低いため位相雑音が増加し位相安定度が低下するという問題があった（例えば、非特許文献１参照）。また先行技術文献には比較周波数を逓倍して高い周波数で位相比較を行う構成が示されているが、電圧制御発振器の出力を一旦分周した後に逓倍する上、基準周波数を高周波化する必要があり回路規模や消費電力が増大する、という問題があった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平４−１９６６２０号公報（第３図）
【非特許文献】
【０００５】
【非特許文献１】T. Ohira et al: "Dual-Chip GaAs Monolithic Integration Ku-Band Phase-Locked -Loop Microwave Synthesizer, " IEEE Trans, Microwave Theory & Tech., vol. 39, no. 9, pp.1204-1209, Sept, 1990.(Fig. 12及びその説明).
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記のように、ＰＬＬ回路において周波数を微少に制御するためには分周比を細かくする必要があり、回路規模や消費電力が増大するという問題があった。さらに分周して位相比較する周波数を低くすれば低くするほど位相雑音が増加するという問題があった。
【０００７】
本発明は、上記の点に鑑みなされたもので、信号の分周比を比較的少なくし、また位相雑音の増加も抑圧した上で微少に周波数変化した信号を生成することが可能なクロック周波数制御回路及びクロック周波数制御方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記の課題を解決するため、本発明は、基準周波数を微少にずらして調整する周波数制御回路であって、
入力される電圧に応じて出力周波数が変化する電圧制御発振器と、
前記電圧制御発振器の出力を分周する第１の分周回路と、
外部から入力される基準周波数を分周する第２の分周回路と、
前記第１の分周回路と前記第２の分周回路との出力の位相に応じたパルスを出力する位相比較器と、
前記位相比較器の出力から低周波成分を抽出し、前記電圧制御発生器に入力するローパスフィルタとを有し、
前記電圧制御発振器に入力される信号に所定の電圧を加減することにより出力周波数を制御する相関手段を有する。
【発明の効果】
【０００９】
上記のように、本発明では、小さい分周比で微少な周波数変化を生じさせることが可能なことから回路規模や消費電力を削減することができる。また分周比を比較的小さくできることから位相雑音の増加をある程度抑えることができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１の実施の形態における周波数制御PLL回路の構成図である。
【図２】本発明の第１の実施の形態における相関回路の動作を説明するための図（その１）である。
【図３】本発明の第１の実施の形態における電圧制御発振器への制御電圧を説明するための図（その１）である。
【図４】本発明の第１の実施の形態における相関回路の動作を説明するための図（その２）である。
【図５】本発明の第１の実施の形態における電圧制御発振器への制御電圧を説明するための図（その２）である。
【図６】本発明の第１の実施の形態における周波数制御の例を説明するための図（その１）である。
【図７】本発明の第１の実施の形態における周波数制御の例を説明するための図（その２）である。
【図８】本発明の第１の実施の形態における周波数制御の例を説明するための図（その３）である。
【図９】本発明の第１の実施の形態における周波数制御の例を説明するための図（その４）である。
【図１０】本発明の第２の実施の形態における相関回路の動作を説明するための図（その１）である。
【図１１】本発明の第２の実施の形態における相関回路の動作を説明するための図（その２）である。
【図１２】本発明の第３の実施の形態における周波数の変化の制御を示す図である。
【図１３】本発明の第４の実施の形態における周波数制御PLL回路の構成図である。
【図１４】本発明の第５の実施の形態におけるローパスフィルタの構成図である。
【図１５】本発明の第５の実施の形態におけるローパスフィルタの周波数特性の計算結果である。
【図１６】本発明に第５の実施の形態におけるローパスフィルタの時定数の制御を組み合わせた場合の周波数変化の時間的特性である。
【図１７】従来のPLL回路の構成図である。
【発明を実施するための形態】
【００１１】
以下図面と共に、本発明の実施の形態を説明する。
【００１２】
[第１の実施の形態]
図１は、本発明の第１の実施の形態における周波数制御PLL回路の構成を示す。
【００１３】
同図に示すように、本実施の形態における周波数制御PLL回路は、プログラマブルカウンタ（M分周器）１０、位相比較回路２０、ローパスフィルタ３０、電圧制御発振器４０、相関回路５０、プログラマブル回路（N分周器）６０から構成される。
【００１４】
同図に示されるように、基準周波数fR信号は分岐され、一方はプログラマブルカウンタ(M分周器)１０に一方は相関回路５０に送られる。M分周器１０の出力は位相比較器２０に入力される。一方、電圧制御発振器４０の出力は分岐されプログラマブルカウンタ(N分周器)６０へ入力された後、相関回路５０において基準周波数信号とN分周器出力信号間で相関処理が行われた後、位相比較器２０に入力される。位相比較器２０においてはM分周器１０の出力と相関回路５０の出力との間で位相比較が行われ、出力信号がローパスフィルタ３０で平滑化された後、電圧制御発振器４０に入力される。
【００１５】
本回路において基準周波数fRに対する周波数シフト量は、M、Nの値および相関回路５０の出力の動作によって決定される。
【００１６】
相関回路５０の動作は電圧制御発振器に対する制御電圧を上げるか下げるかによって２つの動作モードがある。どちらのモードで動作させるかの決定は電圧制御発振器４０の出力周波数の入力電圧特性に依存するが、ここでは入力電圧が増えると出力周波数が上昇するものとして説明する。図２を用いて、制御電圧を上げる（出力周波数を上げる）場合の相関回路の動作について説明する。相関回路５０に入力された基準周波数信号を元に離散パルス信号が生成される。離散パルス信号とはNクロック毎に１個のパルスの"１"を残し、その他の"１"の部分を"０"化したパルスである。どの程度の間隔で"１"を残すかは、シフトする周波数量に依存するが、詳細は後述する。生成した離散パルス信号はもう一方の入力信号であるプログラマブルカウンタ(N分周器)６０出力との間で相関信号が生成される。ここでの相関とは具体的にはプログラマブルカウンタ(N分周器)６０出力の"０"符号の部分と、離散パルス信号との論理和（ＯＲ）が生成される。相関処理の結果はプログラマブルカウンタ(N分周器)６０の出力信号に対して、離散パルス信号の"１"に相当する分の電圧が加算されたことになる。
【００１７】
次に図３を用いて相関回路５０の出力が電圧制御発振器４０にフィードバックされるまでを説明する。相関処理後の信号は位相比較器２０（例えばEX-OR回路）に入力されるが、相関回路５０においてパルスが加算されるため、位相比較器２０の出力も加算されたパルスの分だけ出力信号の電圧が増加する。位相比較器２０の出力は次段のローパスフィルタ３０で高周波成分は抑圧され直流成分に平滑化されるが、加算されたパルス分の直流成分（図３中のΔｖに相当）はそのまま残るので、電圧制御発振器４０に印加される電圧が増加し、よって出力周波数が上昇する。
【００１８】
次に図４を用いて、制御電圧を下げる（出力周波数を下げる）場合の相関回路の動作について説明する。制御電圧を下げる動作モードにおいては、上げる場合に比べて"１"と"０"が反転した離散パルスが生成される。さらにこのモードでの相関処理はプログラマブルカウンタ(N分周器)６０出力の"１"符号の部分と、離散パルス信号との否定論理和（ＮＯＲ）が生成される。相関処理の結果はプログラマブルカウンタ(N分周器)６０の出力信号に対して、離散パルス信号の"０"に相当する分の電圧が減算されたことになる。
【００１９】
次に図５を用いて相関回路５０の出力が電圧制御発振器４０にフィードバックされるまでを説明する。相関処理後の信号は位相比較器（例えばEX-OR回路）２０に入力されるが、相関回路５０においてパルスが減算されるため、位相比較器２０の出力も減算されたパルスの分だけ出力信号の電圧が減少する。位相比較器２０の出力は次段のローパスフィルタで３０高周波成分は抑圧され直流成分に平滑化されるが、減算されたパルス分の直流成分が減るので、電圧制御発振器４０に印加される電圧が低下し、よって出力周波数が低下する。
【００２０】
実際に周波数制御の数値例を図６を用いて説明する。図６は周波数を上昇させる場合の例である。基準周波数fRを9.95328GHｚ、分周比Ｎ＝Ｍ＝16、パルスの電圧として"０"レベルが０（V）、"１"レベルが3.3（V）、電圧制御発振器の変換利得ｋｖ＝5000rad/s/Vとする。また離散パルスは16クロック毎に１ビットの"１"パルスを生成するものとする。基準周波数１クロックあたりの時間幅は約0.1nsであるから、1／16分周クロックの時間幅は0.1×16＝1.6ns、離散パルスの"１"ビットのパルス幅は0.1／2＝0.05nsとなる。離散パルスの相加によって、3.3V×0.05ns／1.6ns＝0.103Vの直流成分が増加する。この増加分が周波数の上昇を見積もると、ΔV×ｋｖ×２π＝0.103×5000×２π＝約3200Hz上昇させることができる。
【００２１】
周波数を低下させる場合の例を図７を用いて説明する。図６の例と比較すると、相関回路５０の出力の直流成分が、0.103V減少するので、電圧制御発振器の出力周波数はΔｖ×ｋｖ×２π＝0.103×5000×２π＝約3200Hz低下させることができる。
【００２２】
また相関パルスを作成する際には上昇（もしくは低下）させたい周波数に応じた直流電圧成分だけ相関信号に反映させればよいので、図８および図９に示した様に周波数を上昇させる場合にはN分周クロック信号の"０"の少なくとも一部と基準周波数信号の"１"の少なくとも一部の相関（OR）がとれていれば良く、周波数を低下させる場合にはN分周クロック信号の"１"の少なくとも一部と基準周波数信号の"０"の少なくとも一部の相関(NOR)がとれていれば良い。
【００２３】
また周波数を１Hz変化させるためには、Δｖ＝１Hz／5000／２π＝0.000032(V)となり、分周比Nは3.3×0.05／0.1／0.000032＝51563となり、これは9.95328GHzを51563分周し、離散パルスを51563クロック毎に1ビットの"1"パルス（パルス幅0.05ns）とすることで生成できる（分周比Mも51563）。従来の構成で１Hzの周波数変化を生じさせるためには、１０の１０乗分周しなければならないことと比較すると、分周数を大幅に減らすことができることから、回路規模を削減でき、位相雑音の増加も比較的抑えることができる。
【００２４】
［第２の実施の形態］
本実施の形態におけるPLL回路の構成は図1と同様である。
【００２５】
図１０及び図１１を参照して、本発明に関わる第２の実施の形態を説明する。本例において回路ブロック構成は、第1の実施の形態と同じであるが、相関回路内での信号処理が異なる。具体的には第1の実施の形態では離散パルスを作成する際にNクロック毎に１個のパルスを残していたが、本実施の形態では、N×Lビット毎に１個のパルスを残すことが異なる。それにより第1の実施の形態１ではN分周クロックの各ビットで相関処理が行われていたものが、N分周クロックのL個おきに相関処理が行われることになる。相加もしくは減算されるパルスがL個おきになるため、平滑化された直流電圧成分の変化量も１／Lになることから、分周比Nに対してより微少な周波数変化が可能になる。第1の実施の形態と同じパラメータで１Ｈｚ周波数を変化させることを考えると、例えばＮ＝64、Ｌ＝38とすると、1／64クロックのパルス幅は3.2ｎｓ、基準クロックのパルス幅は0.05ｎｓであるから、
3.3V×0.05ns／3.2ns／38＝0.00135V
電圧が変化する。
【００２６】
従って、
0.00135×5000／２π＝1.07Hz
となり分周比が64程度で１Hzの周波数変化を実現することができる。
【００２７】
［第３の実施の形態］
本実施の形態におけるPLL回路の構成は図1と同様である。
【００２８】
図１２を参照して、本発明に関わる第３の実施の形態を説明する。第２の実施の形態においてN×Lビット毎に１個のパルスを残していたが、本実施の形態における相関回路５０は一定の間隔に残すパルスの数を時間的に変化させることで周波数の変化を制御する。周波数シフト量に相当する電圧が、N×KビットあたりP個の離散パルスの相関処理した増減分に相当する時、最初からP個相当の離散パルスとの相関処理を行わず、N×Kビットあたりの個数を少しずつ増やしていく。たとえば１個、２個、・・・・P個のように１個ずつ増やすことによって、最初からP個の相関処理を行う場合に比べて最終目標とする周波数シフト量に向けてゆっくりと周波数を変化させることができる。
【００２９】
[第４の実施の形態]
図１３は、本発明の第４の実施の形態における周波数制御PLL回路の構成を示す。同図において、図１と同一構成部分には同一符号を付す。
【００３０】
同図に示すPLL回路は、第１〜第３の実施の形態と比べて回路構成が異なる。具体的には相関回路５０が位相比較回路２０の後段に配置され、位相比較回路２０の出力と基準クロックの離散パルスとの間で相関処理を行い、位相比較回路２０の出力の直流成分を増減することによって周波数シフトを生じさせる。動作原理は第１〜第３の実施の形態において「N分周回路出力」を「位相比較回路出力」と読み替えることで説明することができる。
【００３１】
[第５の実施の形態]
図１４〜図１６を参照して、第５の実施の形態を説明する。本実施の形態においては、第１〜第４の実施の形態の相関処理による周波数シフトの調整に加えて、ローパスフィルタ３０の時定数を変化させることによって周波数の時間変化を制御する。図１４は一般的にローパスフィルタ３０として使われるラグリードフィルタである。ラグリードフィルタにおいて、カットオフ周波数ｆｃは、
ｆｃ＝１／（２πＣ（Ｒ１＋Ｒ２））
で与えられる。従ってラグリードフィルタにおいて、容量Ｃの値を変化させることによってローパスフィルタ３０の時定数を変えることができる。Ｃの値は、例えばバラクタダイオードを用いることによって電圧により変化させることができる。図１５は抵抗Ｒ１＝1.5ｋΩ、Ｒ２＝260Ωとし、容量Ｃの値を変化させたときのローパスフィルタ３０の周波数特性の計算結果を示している。容量値によってｆｃが変化するのでPLLの時定数が変わり、周波数の時間的変化を制御することができる。図１５より、Ｃ値を増やしていくとｆｃが小さくなるので周波数変化がゆっくりになり、Ｃ値を小さくするとｆｃが大きくなるので周波数変化が急激になることが分かる。図１６に示すようにローパスフィルタの時定数の制御を組み合わせることによって、周波数変化の時間的特性を自在に調整することができる。
【００３２】
なお、本発明は、上記の実施の形態に限定されることなく、特許請求の範囲内において、種々変更・応用が可能である。
【符号の説明】
【００３３】
１ Ｍ分周器
２ 位相比較回路
３ ローパスフィルタ
４ 電圧制御発振器
５ プログラマブルカウンタ（Ｎ）
１０ プログラマブルカウンタ（Ｍ分周器）
２０ 位相比較回路
３０ ローパスフィルタ
４０ 電圧制御発振器
５０ 相関回路
６０ プログラマブルカウンタ（Ｎ分周器）
【特許請求の範囲】
【請求項１】
基準周波数を微少にずらして調整する周波数制御回路であって、
入力される電圧に応じて出力周波数が変化する電圧制御発振器と、
前記電圧制御発振器の出力を分周する第１の分周回路と、
外部から入力される基準周波数を分周する第２の分周回路と、
前記第１の分周回路と前記第２の分周回路との出力の位相に応じたパルスを出力する位相比較器と、
前記位相比較器の出力から低周波成分を抽出し、前記電圧制御発生器に入力するローパスフィルタと、を有し、
前記電圧制御発振器に入力される信号に所定の電圧を加減することにより出力周波数を制御することを特徴とする周波数制御回路。
【請求項２】
前記位相比較器の出力信号の電圧を加減する第1の相関手段を有する
請求項１記載の周波数制御回路。
【請求項３】
前記第２の分周回路の出力信号の電圧を加減する第２の相関手段を有する
請求項１記載の周波数制御回路。
【請求項４】
前記出力信号の加減をする周期を変化させることにより、出力信号の時間変化を制御する第３の相関手段を有する
請求項１乃至３のいずれか１項に記載の周波数制御回路。
【請求項５】
前記ローパスフィルタの時定数を変化させることにより、出力周波数の時間変化を制御する第４の相関手段を有する
請求項１乃至３のいずれか１項に記載の周波数制御回路。
【請求項６】
基準周波数を微少にずらして調整する周波数制御方法であって、
基準周波数のパルス幅を一定の周期で変化させた離散パルス信号と、該基準周波数との位相を比較し、
前記一定の周期で変化させた離散パルス信号に、変化させたパルス幅に応じた電圧分だけ電圧を加減することにより出力周波数を制御する
ことを特徴とする周波数制御方法。
【請求項１】
基準周波数を微少にずらして調整する周波数制御回路であって、
入力される電圧に応じて出力周波数が変化する電圧制御発振器と、
前記電圧制御発振器の出力を分周する第１の分周回路と、
外部から入力される基準周波数を分周する第２の分周回路と、
前記第１の分周回路と前記第２の分周回路との出力の位相に応じたパルスを出力する位相比較器と、
前記位相比較器の出力から低周波成分を抽出し、前記電圧制御発生器に入力するローパスフィルタと、を有し、
前記電圧制御発振器に入力される信号に所定の電圧を加減することにより出力周波数を制御することを特徴とする周波数制御回路。
【請求項２】
前記位相比較器の出力信号の電圧を加減する第1の相関手段を有する
請求項１記載の周波数制御回路。
【請求項３】
前記第２の分周回路の出力信号の電圧を加減する第２の相関手段を有する
請求項１記載の周波数制御回路。
【請求項４】
前記出力信号の加減をする周期を変化させることにより、出力信号の時間変化を制御する第３の相関手段を有する
請求項１乃至３のいずれか１項に記載の周波数制御回路。
【請求項５】
前記ローパスフィルタの時定数を変化させることにより、出力周波数の時間変化を制御する第４の相関手段を有する
請求項１乃至３のいずれか１項に記載の周波数制御回路。
【請求項６】
基準周波数を微少にずらして調整する周波数制御方法であって、
基準周波数のパルス幅を一定の周期で変化させた離散パルス信号と、該基準周波数との位相を比較し、
前記一定の周期で変化させた離散パルス信号に、変化させたパルス幅に応じた電圧分だけ電圧を加減することにより出力周波数を制御する
ことを特徴とする周波数制御方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【公開番号】特開２０１２−１２９６４３（Ｐ２０１２−１２９６４３Ａ）
【公開日】平成２４年７月５日（２０１２．７．５）
【国際特許分類】
【出願番号】特願２０１０−２７７３６７（Ｐ２０１０−２７７３６７）
【出願日】平成２２年１２月１３日（２０１０．１２．１３）
【出願人】（０００００４２２６）日本電信電話株式会社 (13,992)
【Ｆターム（参考）】
【公開日】平成２４年７月５日（２０１２．７．５）
【国際特許分類】
【出願日】平成２２年１２月１３日（２０１０．１２．１３）
【出願人】（０００００４２２６）日本電信電話株式会社 (13,992)
【Ｆターム（参考）】
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