クロック生成回路
【課題】従来技術に比較して回路構成が簡単であってサイズが小さく、しかも高精度で位相補正することができるクロック生成回路を提供する。
【解決手段】基準クロックを、互いに縦続接続された複数の遅延素子により所定の遅延幅で遅延して所定の駆動クロックを発生し、上記複数の遅延素子の初段と最終段からの各駆動クロックを位相比較し、当該位相比較結果に基づいて上記複数の遅延素子の遅延量を制御することにより、上記位相比較結果の位相差が小さくなるように制御するＤＬＬ回路を備えたクロック生成回路であって、上記複数の遅延素子の初段からの駆動クロックのタイミングで、上記最終段からの駆動クロックのレベルを検出して、上記検出レベルを含む判断結果に基づいて、上記位相差が小さくなるように上記複数の遅延素子の遅延量を制御する位相オフセット手段を備えた。
【解決手段】基準クロックを、互いに縦続接続された複数の遅延素子により所定の遅延幅で遅延して所定の駆動クロックを発生し、上記複数の遅延素子の初段と最終段からの各駆動クロックを位相比較し、当該位相比較結果に基づいて上記複数の遅延素子の遅延量を制御することにより、上記位相比較結果の位相差が小さくなるように制御するＤＬＬ回路を備えたクロック生成回路であって、上記複数の遅延素子の初段からの駆動クロックのタイミングで、上記最終段からの駆動クロックのレベルを検出して、上記検出レベルを含む判断結果に基づいて、上記位相差が小さくなるように上記複数の遅延素子の遅延量を制御する位相オフセット手段を備えた。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば画像読取装置用駆動クロックを生成するための、遅延同期ループ回路（以下、ＤＬＬ回路という。）を備えたクロック生成回路に関する。
【背景技術】
【０００２】
ＤＬＬ回路は、基準クロックと、電圧制御遅延線から出力された基準クロックに対して遅延クロックの遅延量をロックさせる回路であり、その遅延クロックを例えば画像読取装置のＣＣＤに駆動クロックを供給する（例えば、特許文献１参照。）。
【０００３】
また、特許文献２においては、「広帯域の周波数範囲におけるどの周波数の基準クロックを受けてもロックする時間を短くできるクロック生成回路を簡易な回路構成で実現ために、基準クロックを第１の個数の電圧制御遅延素子で遅延させて第１の遅延クロックを生成し、第２の個数の電圧制御遅延素子で遅延させて第２の遅延クロックを生成する遅延部と、上記基準クロックの位相と上記第１の遅延クロックの位相とを比較する位相比較部と、遅延制御電流を出力するチャージポンプと、遅延制御部と、上記基準クロックの位相と上記第２の遅延クロックの位相とを比較し、上記基準クロックと上記第１の遅延クロックとの位相差を判定する判定部と、上記位相差が閾値より大きい場合、上記遅延制御電流が第１の値になり、上記閾値以下の場合、上記第１の値より小さい第２の値になるように制御するチャージ制御部とを備えたことを特徴としている。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来技術に係る回路構成が複雑でサイズが大きく、位相補正精度も比較的悪いという問題点があった。
【０００５】
本発明の目的は以上の問題点を解決し、従来技術に比較して回路構成が簡単であってサイズが小さく、しかも高精度で位相補正することができるクロック生成回路を提供することにある。
【課題を解決するための手段】
【０００６】
本発明に係るクロック生成回路は、基準クロックを、互いに縦続接続された複数の遅延素子により所定の遅延幅で遅延して所定の駆動クロックを発生し、上記複数の遅延素子の初段と最終段からの各駆動クロックを位相比較し、当該位相比較結果に基づいて上記複数の遅延素子の遅延量を制御することにより、上記位相比較結果の位相差が小さくなるように制御するＤＬＬ回路を備えたクロック生成回路であって、
上記複数の遅延素子の初段からの駆動クロックのタイミングで、上記最終段からの駆動クロックのレベルを検出して、上記検出レベルを含む判断結果に基づいて、上記位相差が小さくなるように上記複数の遅延素子の遅延量を制御する位相オフセット手段を備えたことを特徴とする。
【０００７】
上記クロック生成回路において、上記位相オフセット手段は、上記検出レベルが第１の値であるときはカウンタの計数値をインクリメントする一方、上記検出レベルが第２の値であるときはカウンタの計数値をインクリメントすることを禁止し、上記カウンタの計数値に基づいて、上記ＤＬＬ回路の位相差に対応する位相オフセット補正の状態を時間的に平均化して判断し、上記判断結果に基づいて、上記位相差が小さくなるように上記複数の遅延素子の遅延量を制御することを特徴とする。
【０００８】
また、上記クロック生成回路において、上記位相オフセット手段は、上記複数の遅延素子に対して遅延量を増大させる第１のバイアス制御パルス及び遅延量を減少させる第２のバイアス制御パルスを制御してその遅延量を制御し、上記位相オフセット補正の値が負であるときは、上記第１のバイアス制御パルスの幅を増大する一方、上記位相オフセット補正の値が正であるときは、上記第２のバイアス制御パルスの幅を増大することにより、上記位相差が小さくなるように上記複数の遅延素子の遅延量を制御する。
【０００９】
さらに、上記クロック生成回路において、上記位相オフセット手段は、上記複数の遅延素子の中間段の遅延素子からの駆動クロックに基づいて、上記複数の遅延素子とはタップ幅が小さい複数の別の遅延素子を用いてバイアス制御パルスのためのタイミングクロックを生成し、当該タイミングクロックのタイミングで上記第１のバイアス制御パルス又は上記第２のバイアス制御パルスを生成することを特徴とする。
【発明の効果】
【００１０】
従って、本発明によれば、基準クロックを、互いに縦続接続された複数の遅延素子により所定の遅延幅で遅延して所定の駆動クロックを発生し、上記複数の遅延素子の初段と最終段からの各駆動クロックを位相比較し、当該位相比較結果に基づいて上記複数の遅延素子の遅延量を制御することにより、上記位相比較結果の位相差が小さくなるように制御するＤＬＬ回路を備えたクロック生成回路であって、上記複数の遅延素子の初段からの駆動クロックのタイミングで、上記最終段からの駆動クロックのレベルを検出して、上記検出レベルを含む判断結果に基づいて、上記位相差が小さくなるように上記複数の遅延素子の遅延量を制御する位相オフセット手段を備えたので、従来技術に比較して回路構成が簡単であってサイズが小さく、しかも高精度で位相補正することができるクロック生成回路を提供できる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施形態に係る画像読取装置のためのクロック生成回路の構成を示すブロック図である。
【図２】図１のチャージポンプ１２の詳細構成を示す回路図である。
【図３】図１の位相オフセット補正回路２０の概略動作を示すタイミングチャートであって、（ａ）は位相オフセット量Ｔｏｆｆが正の場合のタイミングチャートであり、（ｂ）は位相オフセット量Ｔｏｆｆが負の場合のタイミングチャートである。
【図４】図１のクロック生成回路の位相オフセット補正前の動作を示すタイミングチャートである。
【図５】図１のクロック生成回路の位相オフセット補正中（その１）の動作を示すタイミングチャートである。
【図６】図１のクロック生成回路の位相オフセット補正中（その２）の動作を示すタイミングチャートである。
【図７】図１のクロック生成回路の位相オフセット補正完了時の動作を示すタイミングチャートである。
【図８】図１のクロック生成回路によって実行される位相オフセット補正処理を示すフローチャートである。
【発明を実施するための形態】
【００１２】
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
【００１３】
図１は本発明の実施形態に係る画像読取装置のためのクロック生成回路の構成を示すブロック図である。図１のクロック生成回路は、ＰＬＬ回路１と、ＤＬＬ回路１０と、位相オフセット補正回路２０とを備えて構成され、特に、位相オフセット補正回路２０を備えたことを特徴としている。ここで、ＤＬＬ回路１０は、位相比較器１１と、チャージポンプ１２と、例えば一端が接地されたキャパシタＣ１３にてなるループフィルタ１３と、例えば５７個の電圧制御遅延素子（例えばインバータ）１５−０〜１５−５６（各遅延量が例えば２８０ｐｓ）が縦続接続されてなる遅延セル回路１４とを備えて構成される。また、位相オフセット補正回路２０は、ラッチ回路２１と、カウンタ２２と、制御ロジック回路２３と、補正用遅延セル回路２４とを備えて構成される。ここで、補正用遅延セル回路２４は、例えば８０個の電圧制御遅延素子（各遅延量が例えば７０ｐｓ）が縦続接続されてなる回路により、遅延セル回路１４からの中間段の駆動クロックＣＫ［２８］に基づいて８０個の補正制御パルスＣＯＭＰＣＫ［０：７９］を発生して、補正制御パルスＣＯＭＰＣＫ［０：７９］のタイミングで制御ロジック回路２３からの制御によりパルス幅が制御されるポジティブ補正パルスＣＭＰ＿Ｐ及びネガティブ補正パルスＣＭＰ＿Ｎを発生してチャージポンプ１２に出力する。
【００１４】
図１において、ＰＬＬ回路１からの基準クロックは、遅延セル回路１４内の電圧制御遅延素子１５−０に入力され、各電圧制御遅延素子１５−０〜１５−５６により画像読取装置のためのＣＣＤ駆動クロックＣＫ［０：５６］を発生して出力する。初段の電圧制御遅延素子１５−０から出力されるクロックＣＫ［０］は位相比較器１１及びラッチ回路２１に出力され、中間段の電圧制御遅延素子１５−２８から出力されるクロックＣＫ［２８］は補正用遅延セル回路２４に出力され、最終段の電圧制御遅延素子１５−５６から出力されるクロックＣＫ［５６］は位相比較器１１及びラッチ回路２１に出力される。位相比較器１１は入力される２つのクロックの位相を比較し、その比較結果に基づいて、入力される２つのクロックの位相差を実質的に０になるようにするために、クロックＣＫ［５６］に対する移相量を所定値だけ大きくするときは（すなわち、実際には、すべてのクロック［０：５６］の遅延量を大きくする）ダウンパルスＤＮをチャージポンプ１２に出力し、クロックＣＫ［５６］に対する移相量を所定値だけ小さくするときは（すなわち、実際には、すべてのクロック［０：５６］の遅延量を小さくする）アップパルスＵＰをチャージポンプ１２に出力する。チャージポンプ１２は、入力される４つのパルスに基づいて遅延セル回路１４内の電圧制御遅延素子１５−０〜１５−５６の駆動バイアス電圧ＢＹＰＤ（図２）を制御することで遅延量を変化させる。
【００１５】
図２は図１のチャージポンプ１２の詳細構成を示す回路図である。図２において、チャージポンプ１２は、２個のオアゲート３１，３２と、電源電圧ＶＤＤと接地との間に縦続接続されたソース電流源３３とスイッチ３５，３６とシンク電流源３４とからなる直列回路とを備えて構成される。なお、Ｃ１３はループフィルタ１３のキャパシタである。位相比較器１１からのダウンパルスＤＮ又は補正用遅延セル回路２４からのネガティブ補正パルスＣＭＰ＿Ｎに応答して制御パルスＳＲＣによりスイッチ３５がオンとなり所定の正の駆動バイアス電圧が発生されて、遅延セル回路１４内の電圧制御遅延素子１５−０〜１５−５６に印加されて遅延量が大きくなり位相オフセット補正量が大きくなる。一方、位相比較器１１からのアップパルスＵＰ又は補正用遅延セル回路２４からのポジティブ補正パルスＣＭＰ＿Ｐに応答して制御パルスＳＮＫによりスイッチ３６がオンとなり所定の負の駆動バイアス電圧が発生されて、遅延セル回路１４内の電圧制御遅延素子１５−０〜１５−５６に印加されて遅延量が小さくなり位相オフセット補正量が小さくなる。ただし、図４〜図７を参照して動作説明するように、ＤＬＬ回路１０の制御ループにより最終的な位相オフセット補正量が決定される。ここで、位相オフセット補正量はＤＬＬ回路１０の位相比較結果の位相差に対応する。
【００１６】
図３は図１の位相オフセット補正回路２０の概略動作を示すタイミングチャートであって、図３（ａ）は位相オフセット量Ｔｏｆｆが正の場合のタイミングチャートであり、図３（ｂ）は位相オフセット量Ｔｏｆｆが負の場合のタイミングチャートである。
【００１７】
図３（ａ）において、位相オフセット量Ｔｏｆｆが正の場合、ラッチ回路２１は、クロックＣＫ［０］の立ち上がりエッジでクロックＣＫ［５６］をラッチし、ＬレベルであればパルスＳＮＫの期間においてカウンタ２２の計数値ｃｎｔを１だけインクリメントする。この動作を例えば６４回行う。これは、現実のクロックＣＫ［０］，ＣＫ［５６］にはジッタが重畳されているので平均処理を行う動作が必要であるからである。なお、図３（ｂ）において、位相オフセット量Ｔｏｆｆが負の場合において、ラッチの結果がＨレベルときはパルスＳＲＣの期間においてカウンタ２２の計数値ｃｎｔをインクリメントせず禁止する。そして、カウンタ２２の計数値ｃｎｔから、位相オフセット量Ｔｏｆｆの状態を以下のように判断する。ここで、カウンタ２２の計数値ｃｎｔに基づいて、判断しているのは、ノイズの影響を排除して時間的に平均化するためである。
【００１８】
（ａ）ｃｎｔ＞３２＋Ｘのとき：位相オフセット量Ｔｏｆｆは正である。
（ｂ）３２＋Ｘ≧ｃｎｔ≧３２−Ｙのとき：位相オフセット量Ｔｏｆｆは十分小さい。
（ｃ）３２−Ｙ＞ｃｎｔのとき：位相オフセット量Ｔｏｆｆは負である。
ここで、Ｘ及びＹの値は各レジスタ設定で変更可能であり、０＜Ｘ＜３２、０＜Ｙ＜３２の範囲で予め決定されて設定される。
【００１９】
次いで、図２及び図４乃至図７を参照して図１のクロック生成回路（特に、図２のチャージポンプの位相オフセット補正処理の一例について以下に説明する。なお、補正のステップ幅は、好ましくはＤＬＬ回路１０内の遅延セル回路１４のタップ幅の１／４以下に設定する。また、補正の範囲は、例えば基準クロックが４０ＭＨｚであるときに±４．０ｎｓ以上である。さらに、補正用遅延セル回路２４は例えば互いに縦続接続された複数のインバータで構成され、補正のステップ幅は例えば８０ｐｓ（最悪ケースで１２０ｐｓ）であり、補正の範囲は±６．４ｎｓ程度（最悪ケースで±４．０ｎｓ程度）である。
【００２０】
本実施形態では、図２のソース電流源３３及びシンク電流源３４がそれぞれオンする期間をアップパルスＵＰ及びダウンパルスＤＮ以外に、補正パルスＣＭＰ＿ＰもしくはＣＭＰ＿Ｎ信号で調整することを特徴としている。補正パルスＣＭＰ＿Ｐ，ＣＭＰ＿Ｎ信号の幅は、位相オフセット補正の制御ロジック回路２３による検出結果により例えば以下のごとく増減される。
【００２１】
図４は図１のクロック生成回路の位相オフセット補正前の動作を示すタイミングチャートである。補正前の図４は、アップパルスＵＰが出力されており、位相オフセット補正量Ｔｏｆｆは正の場合である。位相オフセット補正量Ｔｏｆｆが正なので、制御ロジック回路２３はポジティブ補正パルスＣＭＰ＿Ｐの幅を所定のステップ幅でインクリメントすると、図５のようになる。
【００２２】
図５は図１のクロック生成回路の位相オフセット補正中（その１）の動作を示すタイミングチャートである。図５において、スイッチ３５，３６のチャージオフセットによるエラーを回避するために、この場合においてネガティブ補正パルスＣＭＰ＿Ｎも最小幅分だけ生成することが好ましい。なお、ポジティブ補正パルスＣＭＰ＿Ｐの幅は補正用遅延セル回路２４により補正クロックＣＯＭＰＣＫ［０：７９］に基づいて作成される。図５の場合において、ポジティブ補正パルスＣＭＰ＿Ｐのパルス幅を増大すると、ＤＬＬ回路１０内の制御ループはアップパルスＵＰのパルス幅を狭める方向に制御されるので、位相オフセット補正量Ｔｏｆｆは０になる方向に減少される。さらに、同様の動作を続けて行くと、位相オフセット補正量Ｔｏｆｆはさらに小さくなり、最終的にはＤＬＬ回路１０の位相差を実質的に０に制御でき、図６のようになる。
【００２３】
図６は図１のクロック生成回路の位相オフセット補正中（その２）の動作を示すタイミングチャートである。図６において、制御ロジック回路２３は位相オフセット補正量Ｔｏｆｆは所定のしきい値よりも小さく、十分に小さいと判断すると、図７のごとく補正動作は完了する。
【００２４】
以上の図４〜図７はポジティブ補正パルスＣＭＰ＿Ｐによる補正動作であるが、ネガティブ補正パルスＣＭＰ＿Ｎによる補正動作も同様に動作する。すなわち、位相オフセット補正量Ｔｏｆｆが負であるときに、ネガティブ補正パルスＣＭＰ＿Ｎの幅を増大すると、ＤＬＬ回路１０内の制御ループはダウンパルスＤＮのパルス幅を狭める方向に制御されるので、位相オフセット補正量Ｔｏｆｆは０になる方向に減少される。さらに、同様の動作を続けて行くと、位相オフセット補正量Ｔｏｆｆはさらに小さくなり、ＤＬＬ回路１０の位相差を実質的に０に制御できる。
【００２５】
図７は図１のクロック生成回路の位相オフセット補正完了時の動作を示すタイミングチャートである。図７において、位相オフセット補正量Ｔｏｆｆがポジティブ補正パルスＣＭＰ＿Ｐのパルス幅調整ステップの１ステップ幅未満になった状態で位相オフセット補正が完了する。
【００２６】
図８は図１のクロック生成回路によって実行される位相オフセット補正処理を示すフローチャートである。
【００２７】
図８において、ステップＳ１において電源がオンされたか否かについて判断し、ＹＥＳのときはステップＳ２に進む一方、ＮＯのときはステップＳ１に戻り電源がオンされるまでステップＳ１の処理を継続する。ステップＳ２において、ＤＬＬ回路１０はロック完了であるか否かが判断され、ＹＥＳのときはステップＳ３に進む一方、ＮＯのときはステップＳ２に戻る。ステップＳ３では、カウンタ２２の計数値ｃｎｔ及び検出回数パラメータｋをそれぞれ０に初期化した後、ステップＳ４において検出回数パラメータｋが６４であるか否かが判断され、ＹＥＳのときはステップＳ９に進む一方、ＮＯのときはステップＳ５に進む。
【００２８】
ステップＳ５において、ラッチ回路２１は、クロックＣＫ［０］の立ち上がりエッジでクロックＣＫ［５６］をラッチして、ステップＳ６で当該ラッチ値がＬレベルであるか否かが判断され、ＹＥＳのときはステップＳ７に進む一方、ＮＯのときはステップＳ８に進む。ステップＳ７では、カウンタ２２の計数値ｃｎｔを１だけインクリメントした後、ステップＳ８で検出回数パラメータｋを１だけインクリメントし、ステップＳ４に戻る。
【００２９】
ステップＳ９では、カウンタ２２の計数値ｃｎｔ＞Ｘ＋３２（ここで、ＸはレジスタＸでの設定値であり、０＜Ｘ＜３２である。）であるか否かが判断され、ＹＥＳのときはステップＳ１１に進む一方、ＮＯのときはステップＳ１０に進む。ステップＳ１０では、カウンタ２２の計数値ｃｎｔ＜３２−Ｙ（ここで、ＹはレジスタＹでの設定値であり、０＜Ｙ＜３２である。）であるか否かが判断され、ＹＥＳのときはステップＳ１４に進む一方、ＮＯのときは位相オフセット補正が完了していると判断して当該処理を終了する。
【００３０】
ステップＳ１１において、補正用遅延セル回路２４から出力されるネガティブ補正パルスＣＭＰ＿Ｎの幅が０であるか否かが判断され、ＹＥＳのときはステップＳ１２に進む一方、ＮＯのときはステップＳ１３に進む。ステップＳ１２では、ポジティブ補正パルスＣＭＰ＿Ｐの幅を所定のステップ幅（例えば、８０ｐｓ）だけインクリメントした後、ステップＳ１７に進む。また、ステップＳ１３では、ネガティブ補正パルスＣＭＰ＿Ｎの幅を上記ステップ幅だけデクリメントした後、ステップＳ１７に進む。
【００３１】
ステップＳ１４において、補正用遅延セル回路２４から出力されるポジティブ補正パルスＣＭＰ＿Ｐの幅が０であるか否かが判断され、ＹＥＳのときはステップＳ１５に進む一方、ＮＯのときはステップＳ１６に進む。ステップＳ１５では、ネガティブ補正パルスＣＭＰ＿Ｎの幅を上記ステップ幅だけインクリメントした後、ステップＳ１７に進む。また、ステップＳ１６では、ポジティブ補正パルスＣＭＰ＿Ｐの幅を上記ステップ幅だけデクリメントした後、ステップＳ１７に進む。
【００３２】
ステップＳ１７では、カウンタ２２の計数値ｃｎｔを０にリセットし、所定の時間だけ待機した後、ステップＳ３に戻る。
【００３３】
以上のようにして、図１のクロック生成回路において位相オフセット補正処理が実行される。これにより、ＤＬＬ回路１０の位相比較器１１に入力されるクロックＣＫ［０］とクロックＣＫ「５６］との間の位相差が実質的に０となるように位相オフセット補正される。
【産業上の利用可能性】
【００３４】
以上詳述したように、本発明によれば、基準クロックを、互いに縦続接続された複数の遅延素子により所定の遅延幅で遅延して所定の駆動クロックを発生し、上記複数の遅延素子の初段と最終段からの各駆動クロックを位相比較し、当該位相比較結果に基づいて上記複数の遅延素子の遅延量を制御することにより、上記位相比較結果の位相差が小さくなるように制御するＤＬＬ回路を備えたクロック生成回路であって、上記複数の遅延素子の初段からの駆動クロックのタイミングで、上記最終段からの駆動クロックのレベルを検出して、上記検出レベルを含む判断結果に基づいて、上記位相差が小さくなるように上記複数の遅延素子の遅延量を制御する位相オフセット手段を備えたので、従来技術に比較して回路構成が簡単であってサイズが小さく、しかも高精度で位相補正することができるクロック生成回路を提供できる。
【００３５】
なお、本発明に係るＤＬＬ回路を備えたクロック生成回路は、例えばディジタルカメラ又は複合機などの画像読取装置のＣＣＤのための駆動クロックを生成するために用いられる。
【符号の説明】
【００３６】
１…ＰＬＬ回路、
１０…ＤＬＬ回路、
１１…位相比較器、
１２…チャージポンプ、
１３…ループフィルタ、
１４…遅延セル回路、
１５−０〜１５−５６…電圧制御遅延素子、
２０…位相オフセット補正回路、
２１…ラッチ回路、
２２…カウンタ、
２３…制御ロジック回路、
２４…補正用遅延セル回路、
３１，３２…オアゲート、
３３…ソース電流源、
３４…シンク電流源、
３５，３６…スイッチ、
Ｃ１３…キャパシタ。
【先行技術文献】
【特許文献】
【００３７】
【特許文献１】特許第３９６６０１２号公報
【特許文献２】特開２０１０−１５７９２３号公報
【技術分野】
【０００１】
本発明は、例えば画像読取装置用駆動クロックを生成するための、遅延同期ループ回路（以下、ＤＬＬ回路という。）を備えたクロック生成回路に関する。
【背景技術】
【０００２】
ＤＬＬ回路は、基準クロックと、電圧制御遅延線から出力された基準クロックに対して遅延クロックの遅延量をロックさせる回路であり、その遅延クロックを例えば画像読取装置のＣＣＤに駆動クロックを供給する（例えば、特許文献１参照。）。
【０００３】
また、特許文献２においては、「広帯域の周波数範囲におけるどの周波数の基準クロックを受けてもロックする時間を短くできるクロック生成回路を簡易な回路構成で実現ために、基準クロックを第１の個数の電圧制御遅延素子で遅延させて第１の遅延クロックを生成し、第２の個数の電圧制御遅延素子で遅延させて第２の遅延クロックを生成する遅延部と、上記基準クロックの位相と上記第１の遅延クロックの位相とを比較する位相比較部と、遅延制御電流を出力するチャージポンプと、遅延制御部と、上記基準クロックの位相と上記第２の遅延クロックの位相とを比較し、上記基準クロックと上記第１の遅延クロックとの位相差を判定する判定部と、上記位相差が閾値より大きい場合、上記遅延制御電流が第１の値になり、上記閾値以下の場合、上記第１の値より小さい第２の値になるように制御するチャージ制御部とを備えたことを特徴としている。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来技術に係る回路構成が複雑でサイズが大きく、位相補正精度も比較的悪いという問題点があった。
【０００５】
本発明の目的は以上の問題点を解決し、従来技術に比較して回路構成が簡単であってサイズが小さく、しかも高精度で位相補正することができるクロック生成回路を提供することにある。
【課題を解決するための手段】
【０００６】
本発明に係るクロック生成回路は、基準クロックを、互いに縦続接続された複数の遅延素子により所定の遅延幅で遅延して所定の駆動クロックを発生し、上記複数の遅延素子の初段と最終段からの各駆動クロックを位相比較し、当該位相比較結果に基づいて上記複数の遅延素子の遅延量を制御することにより、上記位相比較結果の位相差が小さくなるように制御するＤＬＬ回路を備えたクロック生成回路であって、
上記複数の遅延素子の初段からの駆動クロックのタイミングで、上記最終段からの駆動クロックのレベルを検出して、上記検出レベルを含む判断結果に基づいて、上記位相差が小さくなるように上記複数の遅延素子の遅延量を制御する位相オフセット手段を備えたことを特徴とする。
【０００７】
上記クロック生成回路において、上記位相オフセット手段は、上記検出レベルが第１の値であるときはカウンタの計数値をインクリメントする一方、上記検出レベルが第２の値であるときはカウンタの計数値をインクリメントすることを禁止し、上記カウンタの計数値に基づいて、上記ＤＬＬ回路の位相差に対応する位相オフセット補正の状態を時間的に平均化して判断し、上記判断結果に基づいて、上記位相差が小さくなるように上記複数の遅延素子の遅延量を制御することを特徴とする。
【０００８】
また、上記クロック生成回路において、上記位相オフセット手段は、上記複数の遅延素子に対して遅延量を増大させる第１のバイアス制御パルス及び遅延量を減少させる第２のバイアス制御パルスを制御してその遅延量を制御し、上記位相オフセット補正の値が負であるときは、上記第１のバイアス制御パルスの幅を増大する一方、上記位相オフセット補正の値が正であるときは、上記第２のバイアス制御パルスの幅を増大することにより、上記位相差が小さくなるように上記複数の遅延素子の遅延量を制御する。
【０００９】
さらに、上記クロック生成回路において、上記位相オフセット手段は、上記複数の遅延素子の中間段の遅延素子からの駆動クロックに基づいて、上記複数の遅延素子とはタップ幅が小さい複数の別の遅延素子を用いてバイアス制御パルスのためのタイミングクロックを生成し、当該タイミングクロックのタイミングで上記第１のバイアス制御パルス又は上記第２のバイアス制御パルスを生成することを特徴とする。
【発明の効果】
【００１０】
従って、本発明によれば、基準クロックを、互いに縦続接続された複数の遅延素子により所定の遅延幅で遅延して所定の駆動クロックを発生し、上記複数の遅延素子の初段と最終段からの各駆動クロックを位相比較し、当該位相比較結果に基づいて上記複数の遅延素子の遅延量を制御することにより、上記位相比較結果の位相差が小さくなるように制御するＤＬＬ回路を備えたクロック生成回路であって、上記複数の遅延素子の初段からの駆動クロックのタイミングで、上記最終段からの駆動クロックのレベルを検出して、上記検出レベルを含む判断結果に基づいて、上記位相差が小さくなるように上記複数の遅延素子の遅延量を制御する位相オフセット手段を備えたので、従来技術に比較して回路構成が簡単であってサイズが小さく、しかも高精度で位相補正することができるクロック生成回路を提供できる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施形態に係る画像読取装置のためのクロック生成回路の構成を示すブロック図である。
【図２】図１のチャージポンプ１２の詳細構成を示す回路図である。
【図３】図１の位相オフセット補正回路２０の概略動作を示すタイミングチャートであって、（ａ）は位相オフセット量Ｔｏｆｆが正の場合のタイミングチャートであり、（ｂ）は位相オフセット量Ｔｏｆｆが負の場合のタイミングチャートである。
【図４】図１のクロック生成回路の位相オフセット補正前の動作を示すタイミングチャートである。
【図５】図１のクロック生成回路の位相オフセット補正中（その１）の動作を示すタイミングチャートである。
【図６】図１のクロック生成回路の位相オフセット補正中（その２）の動作を示すタイミングチャートである。
【図７】図１のクロック生成回路の位相オフセット補正完了時の動作を示すタイミングチャートである。
【図８】図１のクロック生成回路によって実行される位相オフセット補正処理を示すフローチャートである。
【発明を実施するための形態】
【００１２】
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
【００１３】
図１は本発明の実施形態に係る画像読取装置のためのクロック生成回路の構成を示すブロック図である。図１のクロック生成回路は、ＰＬＬ回路１と、ＤＬＬ回路１０と、位相オフセット補正回路２０とを備えて構成され、特に、位相オフセット補正回路２０を備えたことを特徴としている。ここで、ＤＬＬ回路１０は、位相比較器１１と、チャージポンプ１２と、例えば一端が接地されたキャパシタＣ１３にてなるループフィルタ１３と、例えば５７個の電圧制御遅延素子（例えばインバータ）１５−０〜１５−５６（各遅延量が例えば２８０ｐｓ）が縦続接続されてなる遅延セル回路１４とを備えて構成される。また、位相オフセット補正回路２０は、ラッチ回路２１と、カウンタ２２と、制御ロジック回路２３と、補正用遅延セル回路２４とを備えて構成される。ここで、補正用遅延セル回路２４は、例えば８０個の電圧制御遅延素子（各遅延量が例えば７０ｐｓ）が縦続接続されてなる回路により、遅延セル回路１４からの中間段の駆動クロックＣＫ［２８］に基づいて８０個の補正制御パルスＣＯＭＰＣＫ［０：７９］を発生して、補正制御パルスＣＯＭＰＣＫ［０：７９］のタイミングで制御ロジック回路２３からの制御によりパルス幅が制御されるポジティブ補正パルスＣＭＰ＿Ｐ及びネガティブ補正パルスＣＭＰ＿Ｎを発生してチャージポンプ１２に出力する。
【００１４】
図１において、ＰＬＬ回路１からの基準クロックは、遅延セル回路１４内の電圧制御遅延素子１５−０に入力され、各電圧制御遅延素子１５−０〜１５−５６により画像読取装置のためのＣＣＤ駆動クロックＣＫ［０：５６］を発生して出力する。初段の電圧制御遅延素子１５−０から出力されるクロックＣＫ［０］は位相比較器１１及びラッチ回路２１に出力され、中間段の電圧制御遅延素子１５−２８から出力されるクロックＣＫ［２８］は補正用遅延セル回路２４に出力され、最終段の電圧制御遅延素子１５−５６から出力されるクロックＣＫ［５６］は位相比較器１１及びラッチ回路２１に出力される。位相比較器１１は入力される２つのクロックの位相を比較し、その比較結果に基づいて、入力される２つのクロックの位相差を実質的に０になるようにするために、クロックＣＫ［５６］に対する移相量を所定値だけ大きくするときは（すなわち、実際には、すべてのクロック［０：５６］の遅延量を大きくする）ダウンパルスＤＮをチャージポンプ１２に出力し、クロックＣＫ［５６］に対する移相量を所定値だけ小さくするときは（すなわち、実際には、すべてのクロック［０：５６］の遅延量を小さくする）アップパルスＵＰをチャージポンプ１２に出力する。チャージポンプ１２は、入力される４つのパルスに基づいて遅延セル回路１４内の電圧制御遅延素子１５−０〜１５−５６の駆動バイアス電圧ＢＹＰＤ（図２）を制御することで遅延量を変化させる。
【００１５】
図２は図１のチャージポンプ１２の詳細構成を示す回路図である。図２において、チャージポンプ１２は、２個のオアゲート３１，３２と、電源電圧ＶＤＤと接地との間に縦続接続されたソース電流源３３とスイッチ３５，３６とシンク電流源３４とからなる直列回路とを備えて構成される。なお、Ｃ１３はループフィルタ１３のキャパシタである。位相比較器１１からのダウンパルスＤＮ又は補正用遅延セル回路２４からのネガティブ補正パルスＣＭＰ＿Ｎに応答して制御パルスＳＲＣによりスイッチ３５がオンとなり所定の正の駆動バイアス電圧が発生されて、遅延セル回路１４内の電圧制御遅延素子１５−０〜１５−５６に印加されて遅延量が大きくなり位相オフセット補正量が大きくなる。一方、位相比較器１１からのアップパルスＵＰ又は補正用遅延セル回路２４からのポジティブ補正パルスＣＭＰ＿Ｐに応答して制御パルスＳＮＫによりスイッチ３６がオンとなり所定の負の駆動バイアス電圧が発生されて、遅延セル回路１４内の電圧制御遅延素子１５−０〜１５−５６に印加されて遅延量が小さくなり位相オフセット補正量が小さくなる。ただし、図４〜図７を参照して動作説明するように、ＤＬＬ回路１０の制御ループにより最終的な位相オフセット補正量が決定される。ここで、位相オフセット補正量はＤＬＬ回路１０の位相比較結果の位相差に対応する。
【００１６】
図３は図１の位相オフセット補正回路２０の概略動作を示すタイミングチャートであって、図３（ａ）は位相オフセット量Ｔｏｆｆが正の場合のタイミングチャートであり、図３（ｂ）は位相オフセット量Ｔｏｆｆが負の場合のタイミングチャートである。
【００１７】
図３（ａ）において、位相オフセット量Ｔｏｆｆが正の場合、ラッチ回路２１は、クロックＣＫ［０］の立ち上がりエッジでクロックＣＫ［５６］をラッチし、ＬレベルであればパルスＳＮＫの期間においてカウンタ２２の計数値ｃｎｔを１だけインクリメントする。この動作を例えば６４回行う。これは、現実のクロックＣＫ［０］，ＣＫ［５６］にはジッタが重畳されているので平均処理を行う動作が必要であるからである。なお、図３（ｂ）において、位相オフセット量Ｔｏｆｆが負の場合において、ラッチの結果がＨレベルときはパルスＳＲＣの期間においてカウンタ２２の計数値ｃｎｔをインクリメントせず禁止する。そして、カウンタ２２の計数値ｃｎｔから、位相オフセット量Ｔｏｆｆの状態を以下のように判断する。ここで、カウンタ２２の計数値ｃｎｔに基づいて、判断しているのは、ノイズの影響を排除して時間的に平均化するためである。
【００１８】
（ａ）ｃｎｔ＞３２＋Ｘのとき：位相オフセット量Ｔｏｆｆは正である。
（ｂ）３２＋Ｘ≧ｃｎｔ≧３２−Ｙのとき：位相オフセット量Ｔｏｆｆは十分小さい。
（ｃ）３２−Ｙ＞ｃｎｔのとき：位相オフセット量Ｔｏｆｆは負である。
ここで、Ｘ及びＹの値は各レジスタ設定で変更可能であり、０＜Ｘ＜３２、０＜Ｙ＜３２の範囲で予め決定されて設定される。
【００１９】
次いで、図２及び図４乃至図７を参照して図１のクロック生成回路（特に、図２のチャージポンプの位相オフセット補正処理の一例について以下に説明する。なお、補正のステップ幅は、好ましくはＤＬＬ回路１０内の遅延セル回路１４のタップ幅の１／４以下に設定する。また、補正の範囲は、例えば基準クロックが４０ＭＨｚであるときに±４．０ｎｓ以上である。さらに、補正用遅延セル回路２４は例えば互いに縦続接続された複数のインバータで構成され、補正のステップ幅は例えば８０ｐｓ（最悪ケースで１２０ｐｓ）であり、補正の範囲は±６．４ｎｓ程度（最悪ケースで±４．０ｎｓ程度）である。
【００２０】
本実施形態では、図２のソース電流源３３及びシンク電流源３４がそれぞれオンする期間をアップパルスＵＰ及びダウンパルスＤＮ以外に、補正パルスＣＭＰ＿ＰもしくはＣＭＰ＿Ｎ信号で調整することを特徴としている。補正パルスＣＭＰ＿Ｐ，ＣＭＰ＿Ｎ信号の幅は、位相オフセット補正の制御ロジック回路２３による検出結果により例えば以下のごとく増減される。
【００２１】
図４は図１のクロック生成回路の位相オフセット補正前の動作を示すタイミングチャートである。補正前の図４は、アップパルスＵＰが出力されており、位相オフセット補正量Ｔｏｆｆは正の場合である。位相オフセット補正量Ｔｏｆｆが正なので、制御ロジック回路２３はポジティブ補正パルスＣＭＰ＿Ｐの幅を所定のステップ幅でインクリメントすると、図５のようになる。
【００２２】
図５は図１のクロック生成回路の位相オフセット補正中（その１）の動作を示すタイミングチャートである。図５において、スイッチ３５，３６のチャージオフセットによるエラーを回避するために、この場合においてネガティブ補正パルスＣＭＰ＿Ｎも最小幅分だけ生成することが好ましい。なお、ポジティブ補正パルスＣＭＰ＿Ｐの幅は補正用遅延セル回路２４により補正クロックＣＯＭＰＣＫ［０：７９］に基づいて作成される。図５の場合において、ポジティブ補正パルスＣＭＰ＿Ｐのパルス幅を増大すると、ＤＬＬ回路１０内の制御ループはアップパルスＵＰのパルス幅を狭める方向に制御されるので、位相オフセット補正量Ｔｏｆｆは０になる方向に減少される。さらに、同様の動作を続けて行くと、位相オフセット補正量Ｔｏｆｆはさらに小さくなり、最終的にはＤＬＬ回路１０の位相差を実質的に０に制御でき、図６のようになる。
【００２３】
図６は図１のクロック生成回路の位相オフセット補正中（その２）の動作を示すタイミングチャートである。図６において、制御ロジック回路２３は位相オフセット補正量Ｔｏｆｆは所定のしきい値よりも小さく、十分に小さいと判断すると、図７のごとく補正動作は完了する。
【００２４】
以上の図４〜図７はポジティブ補正パルスＣＭＰ＿Ｐによる補正動作であるが、ネガティブ補正パルスＣＭＰ＿Ｎによる補正動作も同様に動作する。すなわち、位相オフセット補正量Ｔｏｆｆが負であるときに、ネガティブ補正パルスＣＭＰ＿Ｎの幅を増大すると、ＤＬＬ回路１０内の制御ループはダウンパルスＤＮのパルス幅を狭める方向に制御されるので、位相オフセット補正量Ｔｏｆｆは０になる方向に減少される。さらに、同様の動作を続けて行くと、位相オフセット補正量Ｔｏｆｆはさらに小さくなり、ＤＬＬ回路１０の位相差を実質的に０に制御できる。
【００２５】
図７は図１のクロック生成回路の位相オフセット補正完了時の動作を示すタイミングチャートである。図７において、位相オフセット補正量Ｔｏｆｆがポジティブ補正パルスＣＭＰ＿Ｐのパルス幅調整ステップの１ステップ幅未満になった状態で位相オフセット補正が完了する。
【００２６】
図８は図１のクロック生成回路によって実行される位相オフセット補正処理を示すフローチャートである。
【００２７】
図８において、ステップＳ１において電源がオンされたか否かについて判断し、ＹＥＳのときはステップＳ２に進む一方、ＮＯのときはステップＳ１に戻り電源がオンされるまでステップＳ１の処理を継続する。ステップＳ２において、ＤＬＬ回路１０はロック完了であるか否かが判断され、ＹＥＳのときはステップＳ３に進む一方、ＮＯのときはステップＳ２に戻る。ステップＳ３では、カウンタ２２の計数値ｃｎｔ及び検出回数パラメータｋをそれぞれ０に初期化した後、ステップＳ４において検出回数パラメータｋが６４であるか否かが判断され、ＹＥＳのときはステップＳ９に進む一方、ＮＯのときはステップＳ５に進む。
【００２８】
ステップＳ５において、ラッチ回路２１は、クロックＣＫ［０］の立ち上がりエッジでクロックＣＫ［５６］をラッチして、ステップＳ６で当該ラッチ値がＬレベルであるか否かが判断され、ＹＥＳのときはステップＳ７に進む一方、ＮＯのときはステップＳ８に進む。ステップＳ７では、カウンタ２２の計数値ｃｎｔを１だけインクリメントした後、ステップＳ８で検出回数パラメータｋを１だけインクリメントし、ステップＳ４に戻る。
【００２９】
ステップＳ９では、カウンタ２２の計数値ｃｎｔ＞Ｘ＋３２（ここで、ＸはレジスタＸでの設定値であり、０＜Ｘ＜３２である。）であるか否かが判断され、ＹＥＳのときはステップＳ１１に進む一方、ＮＯのときはステップＳ１０に進む。ステップＳ１０では、カウンタ２２の計数値ｃｎｔ＜３２−Ｙ（ここで、ＹはレジスタＹでの設定値であり、０＜Ｙ＜３２である。）であるか否かが判断され、ＹＥＳのときはステップＳ１４に進む一方、ＮＯのときは位相オフセット補正が完了していると判断して当該処理を終了する。
【００３０】
ステップＳ１１において、補正用遅延セル回路２４から出力されるネガティブ補正パルスＣＭＰ＿Ｎの幅が０であるか否かが判断され、ＹＥＳのときはステップＳ１２に進む一方、ＮＯのときはステップＳ１３に進む。ステップＳ１２では、ポジティブ補正パルスＣＭＰ＿Ｐの幅を所定のステップ幅（例えば、８０ｐｓ）だけインクリメントした後、ステップＳ１７に進む。また、ステップＳ１３では、ネガティブ補正パルスＣＭＰ＿Ｎの幅を上記ステップ幅だけデクリメントした後、ステップＳ１７に進む。
【００３１】
ステップＳ１４において、補正用遅延セル回路２４から出力されるポジティブ補正パルスＣＭＰ＿Ｐの幅が０であるか否かが判断され、ＹＥＳのときはステップＳ１５に進む一方、ＮＯのときはステップＳ１６に進む。ステップＳ１５では、ネガティブ補正パルスＣＭＰ＿Ｎの幅を上記ステップ幅だけインクリメントした後、ステップＳ１７に進む。また、ステップＳ１６では、ポジティブ補正パルスＣＭＰ＿Ｐの幅を上記ステップ幅だけデクリメントした後、ステップＳ１７に進む。
【００３２】
ステップＳ１７では、カウンタ２２の計数値ｃｎｔを０にリセットし、所定の時間だけ待機した後、ステップＳ３に戻る。
【００３３】
以上のようにして、図１のクロック生成回路において位相オフセット補正処理が実行される。これにより、ＤＬＬ回路１０の位相比較器１１に入力されるクロックＣＫ［０］とクロックＣＫ「５６］との間の位相差が実質的に０となるように位相オフセット補正される。
【産業上の利用可能性】
【００３４】
以上詳述したように、本発明によれば、基準クロックを、互いに縦続接続された複数の遅延素子により所定の遅延幅で遅延して所定の駆動クロックを発生し、上記複数の遅延素子の初段と最終段からの各駆動クロックを位相比較し、当該位相比較結果に基づいて上記複数の遅延素子の遅延量を制御することにより、上記位相比較結果の位相差が小さくなるように制御するＤＬＬ回路を備えたクロック生成回路であって、上記複数の遅延素子の初段からの駆動クロックのタイミングで、上記最終段からの駆動クロックのレベルを検出して、上記検出レベルを含む判断結果に基づいて、上記位相差が小さくなるように上記複数の遅延素子の遅延量を制御する位相オフセット手段を備えたので、従来技術に比較して回路構成が簡単であってサイズが小さく、しかも高精度で位相補正することができるクロック生成回路を提供できる。
【００３５】
なお、本発明に係るＤＬＬ回路を備えたクロック生成回路は、例えばディジタルカメラ又は複合機などの画像読取装置のＣＣＤのための駆動クロックを生成するために用いられる。
【符号の説明】
【００３６】
１…ＰＬＬ回路、
１０…ＤＬＬ回路、
１１…位相比較器、
１２…チャージポンプ、
１３…ループフィルタ、
１４…遅延セル回路、
１５−０〜１５−５６…電圧制御遅延素子、
２０…位相オフセット補正回路、
２１…ラッチ回路、
２２…カウンタ、
２３…制御ロジック回路、
２４…補正用遅延セル回路、
３１，３２…オアゲート、
３３…ソース電流源、
３４…シンク電流源、
３５，３６…スイッチ、
Ｃ１３…キャパシタ。
【先行技術文献】
【特許文献】
【００３７】
【特許文献１】特許第３９６６０１２号公報
【特許文献２】特開２０１０−１５７９２３号公報
【特許請求の範囲】
【請求項１】
基準クロックを、互いに縦続接続された複数の遅延素子により所定の遅延幅で遅延して所定の駆動クロックを発生し、上記複数の遅延素子の初段と最終段からの各駆動クロックを位相比較し、当該位相比較結果に基づいて上記複数の遅延素子の遅延量を制御することにより、上記位相比較結果の位相差が小さくなるように制御するＤＬＬ回路を備えたクロック生成回路であって、
上記複数の遅延素子の初段からの駆動クロックのタイミングで、上記最終段からの駆動クロックのレベルを検出して、上記検出レベルを含む判断結果に基づいて、上記位相差が小さくなるように上記複数の遅延素子の遅延量を制御する位相オフセット手段を備えたことを特徴とするクロック生成回路。
【請求項２】
上記位相オフセット手段は、上記検出レベルが第１の値であるときはカウンタの計数値をインクリメントする一方、上記検出レベルが第２の値であるときはカウンタの計数値をインクリメントすることを禁止し、上記カウンタの計数値に基づいて、上記ＤＬＬ回路の位相差に対応する位相オフセット補正の状態を時間的に平均化して判断し、上記判断結果に基づいて、上記位相差が小さくなるように上記複数の遅延素子の遅延量を制御することを特徴とする請求項１記載のクロック生成回路。
【請求項３】
上記位相オフセット手段は、上記複数の遅延素子に対して遅延量を増大させる第１のバイアス制御パルス及び遅延量を減少させる第２のバイアス制御パルスを制御してその遅延量を制御し、上記位相オフセット補正の値が負であるときは、上記第１のバイアス制御パルスの幅を増大する一方、上記位相オフセット補正の値が正であるときは、上記第２のバイアス制御パルスの幅を増大することにより、上記位相差が小さくなるように上記複数の遅延素子の遅延量を制御する請求項１又は２記載のクロック生成回路。
【請求項４】
上記位相オフセット手段は、上記複数の遅延素子の中間段の遅延素子からの駆動クロックに基づいて、上記複数の遅延素子とはタップ幅が小さい複数の別の遅延素子を用いてバイアス制御パルスのためのタイミングクロックを生成し、当該タイミングクロックのタイミングで上記第１のバイアス制御パルス又は上記第２のバイアス制御パルスを生成することを特徴とする請求項３記載のクロック生成回路。
【請求項１】
基準クロックを、互いに縦続接続された複数の遅延素子により所定の遅延幅で遅延して所定の駆動クロックを発生し、上記複数の遅延素子の初段と最終段からの各駆動クロックを位相比較し、当該位相比較結果に基づいて上記複数の遅延素子の遅延量を制御することにより、上記位相比較結果の位相差が小さくなるように制御するＤＬＬ回路を備えたクロック生成回路であって、
上記複数の遅延素子の初段からの駆動クロックのタイミングで、上記最終段からの駆動クロックのレベルを検出して、上記検出レベルを含む判断結果に基づいて、上記位相差が小さくなるように上記複数の遅延素子の遅延量を制御する位相オフセット手段を備えたことを特徴とするクロック生成回路。
【請求項２】
上記位相オフセット手段は、上記検出レベルが第１の値であるときはカウンタの計数値をインクリメントする一方、上記検出レベルが第２の値であるときはカウンタの計数値をインクリメントすることを禁止し、上記カウンタの計数値に基づいて、上記ＤＬＬ回路の位相差に対応する位相オフセット補正の状態を時間的に平均化して判断し、上記判断結果に基づいて、上記位相差が小さくなるように上記複数の遅延素子の遅延量を制御することを特徴とする請求項１記載のクロック生成回路。
【請求項３】
上記位相オフセット手段は、上記複数の遅延素子に対して遅延量を増大させる第１のバイアス制御パルス及び遅延量を減少させる第２のバイアス制御パルスを制御してその遅延量を制御し、上記位相オフセット補正の値が負であるときは、上記第１のバイアス制御パルスの幅を増大する一方、上記位相オフセット補正の値が正であるときは、上記第２のバイアス制御パルスの幅を増大することにより、上記位相差が小さくなるように上記複数の遅延素子の遅延量を制御する請求項１又は２記載のクロック生成回路。
【請求項４】
上記位相オフセット手段は、上記複数の遅延素子の中間段の遅延素子からの駆動クロックに基づいて、上記複数の遅延素子とはタップ幅が小さい複数の別の遅延素子を用いてバイアス制御パルスのためのタイミングクロックを生成し、当該タイミングクロックのタイミングで上記第１のバイアス制御パルス又は上記第２のバイアス制御パルスを生成することを特徴とする請求項３記載のクロック生成回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１２−１９５６８２（Ｐ２０１２−１９５６８２Ａ）
【公開日】平成２４年１０月１１日（２０１２．１０．１１）
【国際特許分類】
【出願番号】特願２０１１−５６７３０（Ｐ２０１１−５６７３０）
【出願日】平成２３年３月１５日（２０１１．３．１５）
【出願人】（０００００６７４７）株式会社リコー (37,907)
【Ｆターム（参考）】
【公開日】平成２４年１０月１１日（２０１２．１０．１１）
【国際特許分類】
【出願日】平成２３年３月１５日（２０１１．３．１５）
【出願人】（０００００６７４７）株式会社リコー (37,907)
【Ｆターム（参考）】
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