説明

クロック発振回路及び半導体装置

【課題】起動時にTDCにキャリブレーション処理を加えることで、時間分解能のばらつきが発生することを防ぎ、合わせて、遅延用の素子の冗長度を減らすことで回路規模の増大を防ぐ手段を提供する。
【解決手段】電源投入時等に多相発振器型TDCであるPDC_c及びバーニア型TDCであるPDC_fのキャリブレーションを実行する。キャリブレーション時にはPDC_fに入力するタイミング入力を参照クロックCLK_REFからDCCOの出力信号のうち一つを選択する。またデータは、先のDCCOの出力信号に隣接し、位相が進んだ出力信号とし、その間の遅延を導出する。これを全出力信号繰り返すことで、DCCOの出力信号1周期を導出する。

【発明の詳細な説明】
【技術分野】
【0001】
本発明はADPLLに用いられる時間デジタル変換器、特にそのキャリブレーションに関する。
【背景技術】
【0002】
TDC(Time To Digital converter)は時間成分をデジタル値に変換する回路である。従来のデジタル回路ではクロック周期で時間の取り扱いを行っていた。これに対し、TDCでは、素子遅延量をクロックタイミングで抽出することで、個々の素子の遅延量を基準として時間の計測を行うことが可能となる。これにより、従前よりも分解能の高い時間成分をデジタル値として取り扱うことが可能となっている。
【0003】
一般的に、高い時間分解能と広い周波数レンジへの対応を両立したTDCを実現するのは困難である。また、素子固有の遅延に依存する関係からPVT(製造プロセス、電源電圧、温度)ばらつきによる遅延値の変化の影響を受ける欠点がある。すなわち、この遅延値の変化による遅延値の割合が周波数によって異なってしまう。結果として、TDCの時間分解能が一定でなくなり状況に応じて補正を行う、または素子自体の数をある程度のマージンを取って用意する必要がある。
【先行技術文献】
【非特許文献】
【0004】
【非特許文献1】Precise Delay Generation Using Coupled Oscillators IEEE JOURNAL OF SOLID−STATE CIRCUITS,VOL28, NO12, December 1993
【発明の概要】
【発明が解決しようとする課題】
【0005】
本発明の目的は起動時、あるいは、通常時のバックグラウンドでTDCにキャリブレーション処理を加えることで、時間分解能のばらつきが発生することを防ぎ、合わせて、遅延用の素子の冗長度を減らすことで回路規模の増大を防ぐ手段を提供することにある。
【0006】
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【0007】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次の通りである。
【0008】
本発明の代表的な実施の形態に関わるADPLLは、カップルドオシレータと、このカップルドオシレータに電流を供給するデジタル制御電流源と、を含むDCCOと、デジタル制御電流源の出力する電流値を制御するデジタル制御部を含む。
【0009】
このADPLLは、デジタル制御電流源の出力する電流値の制御をカレントミラー回路によって行うことを特徴としても良い。
【0010】
このADPLLにおいて、カレントミラー回路の出力側増幅器を切り替えることでデジタル制御電流源の出力する電流値の制御を行うことを特徴としても良い。
【0011】
このADPLLにおいて、前記カレントミラー回路に入力する電流を変化させることで前記デジタル制御電流源の出力する電流値の制御を行うことを特徴としても良い。
本発明の代表的な実施の形態に関わる別のADPLLは、カップルドオシレータと、カップルドオシレータに電流を供給するデジタル制御電流源と、を含むDCCOと、入力される参照クロックに基づく分解能でDCCOの出力のカウントを行うカウンタと、参照クロックでDCCOの多相クロック出力をサンプリングする回路と、参照クロック、あるいはDCCOの多相クロック出力のうち選択されたクロックでDCCOの他位相クロック出力間の遅延量をラッチするバーニア型時間デジタル変換器と、デジタル制御電流源の出力する電流値を制御するデジタル制御部と、を含み、DCCOの多相クロック出力間の位相差のばらつきをバーニア型時間デジタル変換器にて計測し、補正することでデジタル制御部がキャリブレーションを行う。
【0012】
このADPLLにおいて、DCCOは複数の二入力遅延バッファを有する2以上のリングオシレータを多段に接続し、2以上のリングオシレータに含まれる複数の二入力遅延バッファの出力によって遅延量の異なる略同一の波形を出力することを特徴としても良い。
【0013】
このADPLLにおいて、遅延量の差の最も少ない前記DCCOの出力を用いて隣接クロック間の位相差を導出し、デジタル制御部はDCCOの各出力間の位相差を累積することでDCCOの出力するクロック1周期を求めることを特徴としても良い。
【0014】
このADPLLにおいて、デジタル制御部はクロック1周期をDCCOの出力本数で割ることで理想的な隣接クロック間の位相差を導出し、デジタル制御部はこれに基づき前記デジタル制御部が前記キャリブレーションを実行することを特徴としても良い。
【0015】
これらのADPLLを含むことを特徴とする半導体装置も本発明の射程に含まれる。
【発明の効果】
【0016】
本発明を用いる事で、クロック周期やPVT(製造プロセス、電源電圧、温度)がばらついた場合でも、時間分解能の割合が一定の位相デジタル変換器を実現することが可能となる。
【図面の簡単な説明】
【0017】
【図1】本発明に関わるADPLLを用いたクロック発振回路の構成を表すブロック図である。
【図2】本発明に関わるDCCOの構成を表す模式図である。
【図3】リングオシレータで用いられる差動型二入力バッファの構成を表す回路図である。
【図4】単相型の二入力バッファの構成を表す回路図である。
【図5】デジタル制御電流源の詳細を表す回路図である。
【図6】出力側の電流を変化させるように構成した本発明に関わるDCCOの構成を表す模式図である。
【図7】PDC_cの内部構造を表す回路図である。
【図8】PDC_fの内部構造を表す回路図である。
【図9】DCCOとPDC_cの動作を表す波形図である。
【図10】PDC_fの通常モード時の動作を表す概念図である。
【図11】PDC_fのキャリブレーションモードの動作を表す概念図である。
【発明を実施するための形態】
【0018】
以下の実施の形態においては、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明する。しかし、特に明示した場合を除き、それは互いに無関係なものではなく、一方は他方の一部又は全部の変形例、詳細、補足説明などの関係にある。また、以下の実施の形態において、要素の数など(個数、数値、量、範囲などを含む)に言及する場合、特に明示した場合及び原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものでなく、特定の数以上でも以下でも良い。
【0019】
さらに、以下の実施の形態において、その構成要素は、特に明示した場合及び原理的に明らかに必須であると考えられる場合を除き、必ずしも必須のものでないことは言うまでもない。また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、CMOS(相補型MOSトランジスタ)等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。なお、実施の形態で、MOSFET(Metal Oxide Semiconductor Field Effect Transistor:またはMOSFETトランジスタと略す)と記載した場合、ゲート絶縁膜として非酸化膜を除外するものではない。
【0020】
また、TDC(Time to Digital Converter:位相デジタル変換器)という記載がある場合、時間情報を実際の時間(Time)として扱うか、周波数に対する位相(Phase)として扱うかの違いであり、時間成分をデジタル値に変換するという機能において、両者は同一のものである。
【0021】
以下、図を用いて本発明の実施の形態を説明する。
【0022】
(第1の実施の形態)
図1は、本発明に関わるADPLL(All−Digital Phase Lock Loop)を用いたクロック発振回路の構成を表すブロック図である。
【0023】
このADPLLはDLF1001、DCCO1002、PI&MUX1003、PDC_c1004、PDC_f1005、デジタル制御部1006を含んで構成される。
【0024】
DCCO(Digital―Controled Coupled Oscilator)1002は、DLF(Digital Lowpass Filtor)1001経由で送られる制御信号によって、発振周波数の変更が可能なカップルドオシレータ1002A、及びデジタル制御電流源1002Bから構成される。
【0025】
PI&MUX1003は、DCCO1002の出力の内、いずれの信号を該ADPLLの出力とするかを選択するマルチプレクサ回路である。
【0026】
PDC_c(Phase to Digital Convertor_Coarse)1004は、参照周波数によってDCCO1002の出力をラッチする、「目の荒い」位相デジタル変換回路である。
【0027】
PDC_f(Phase to Digital Convertor_fine)1005は、参照周波数よりも細かな値をバッファの遅延によって検出するためのバーニア型時間デジタル変換器である。
【0028】
デジタル制御部1006はDCCO1002、PDC_c1004の出力を参照して、DCCO1002の制御を行うコントローラである。
【0029】
図2は、本発明に関わるDCCO1002の構成を表す模式図である。
【0030】
DCCO1002は、大別するとカップルドオシレータ1002A及びデジタル制御電流源1002Bを含んで構成される。
【0031】
カップルドオシレータ1002Aは、複数のリングオシレータを連結することで構成されるアレイオシレータである。これにより、リングオシレータで構成する遅延素子一段分の遅延時間よりも高い時間分解能の複数の位相クロック信号を出力することが可能となる。
【0032】
このカップルドオシレータ1002Aは、リングオシレータを4段有する構成を採る。
【0033】
これらのリングオシレータ1002Aa、1002Ab、1002Ac、1002Adは、遅延素子として各4個の二入力バッファを含む。各二入力バッファには同一リングバッファの前段よりの信号を受け付ける入力端子と、異なるリングバッファの対応する出力信号を受け付ける入力端子の、二入力端子を有する。図3は、これらのリングオシレータで用いられる差動型二入力バッファの構成を表す回路図である。
【0034】
この図の二入力バッファは、リングオシレータ1002Aaのx=4を想定して記載している。従って、入力信号、出力信号も対象箇所のそれとなっている。
【0035】
この二入力バッファは差動型で動作することを想定する。これにより、リングオシレータは偶数個のバッファで構成されていても動作する。
【0036】
図4は、単相型の二入力バッファの構成を表す回路図である。もちろん、単相型二入力バッファを用いても、本発明の実施は可能である。しかし、この場合、各リングオシレータを構成する二入力バッファの数は奇数個でなければならない。以下では差動型二入力バッファによりリングオシレータが構成されるものとして説明する。
【0037】
これらのリングオシレータ1002Aa、1002Ab、1002Ac、1002Adの二入力バッファは、上位・下位が決定しており、対応する他のリングオシレータの二入力バッファに接続されている。図では以下のような対応関係を有する。
【0038】
・リングオシレータ1002Aa
上位:リングオシレータ1002Ad、下位:リングオシレータ1002Ab
・リングオシレータ1002Ab
上位:リングオシレータ1002Aa、下位:リングオシレータ1002Ac
・リングオシレータ1002Ac
上位:リングオシレータ1002Ab、下位:リングオシレータ1002Ad
・リングオシレータ1002Ad
上位:リングオシレータ1002Ac、下位:リングオシレータ1002Ad
そして、上位のリングオシレータのx−1個目(x=1、2、3、4)の二入力バッファの出力が当該リングオシレータのx個目の二入力バッファの入力となる。また、当該リングオシレータのx個目の二入力バッファの出力が、下位のリングオシレータのx+1個目の二入力バッファの入力となる。例えば、リングオシレータ1002Aaのx=1の二入力バッファの出力Ph[7]は、同一のリングバッファのx=2の二入力バッファに出力されるだけでなく、下位のリングオシレータ1002Abのx=2の二入力バッファにも出力される。
【0039】
このような構成を採ることにより、上段のリングオシレータの対応するに入力バッファの出力で制御することで、高周波で動作するリングオシレータ上にノイズが載ることを、防止することが可能となる。
【0040】
デジタル制御電流源1002Bは、デジタル制御部1006から送信される制御信号に基づきカップルドオシレータ1002Aに供給する電流を制御する可変電流源である。
【0041】
図5は、デジタル制御電流源1002Bの詳細を表す回路図である。
【0042】
このデジタル制御電流源1002Bには8ビットのスイッチ切り替え入力と、3ビットの電流値定義用信号が入力される。このデジタル制御電流源1002Bはカレントミラースイッチ部1002Ba、参照電流生成部1002Bb、第1二進温度計デコーダ1002Bc、第2二進温度計デコーダ1002Bdを含んで構成される。
【0043】
カレントミラースイッチ部1002Baはカレントミラー回路により構成されるスイッチ部である。このカレントミラースイッチ部1002Ba中には1個の入力側FETと255個の出力側FETを含んで構成される。これらの出力側FETの増幅率はそれぞれ異なっており、これらと入力側FETのバランスによってカップルドオシレータ1002Aに供給する電流の値が決定される構成となっている。
【0044】
第1二進温度計デコーダ1002Bcはこのカレントミラースイッチ部1002Baの出力側FETのゲート端子を制御する制御信号を生成するデコーダである。
【0045】
なお、カレントミラースイッチ部1002Ba中の出力側FETの数を255としたのは、スイッチ切り替え入力が8ビットのためである。スイッチ切り替え入力が8ビット以上の幅を持てるのであれば、より多数のFETを用いても良い。またこれほどの数を必要としていない場合には、スイッチ切り替え入力の信号線数を減らしても良い。
【0046】
参照電流生成部1002Bbは、デジタル制御電流源1002Bの入力側FETに流れる電流値を制御する回路である。こちらは、並列に配置されたFETのうちいくつを有効にするかによってスイッチの切り替えを行い、先の電流値の制御を行う。
【0047】
この参照電流生成部1002Bbを制御するのが、第2二進温度計デコーダ1002Bdからの出力である。この第2二進温度計デコーダ1002Bdは入力される3ビットの電流値定義用入力により、参照電流生成部1002Bb内のどのFETをONするかが決定される。
【0048】
スイッチ切り替え入力及び電流値定義用入力はDLF1001経由でデジタル制御部1006より入力される。
【0049】
なお、スイッチ切り替え入力及び電流値定義用入力の使い方としては、電流値定義用入力はスタートアップ時に設定し、実使用中においては、スイッチ切り替え入力のみを変化させることが考えられる。ただし、これに限られるものではない。
【0050】
また、図2では入力側の電流を変化させるようにした。これに対し、出力側の電流を変化させることも可能である。図6は出力側の電流を変化させるように構成した本発明に関わるDCCO1002の構成を表す模式図である。
【0051】
次に、PDC_c1004の構成について説明する。図7は、PDC_c1004の内部構造を表す回路図である。
【0052】
PDC_c1004には、DCCO1002中のカップルドオシレータ1002Aの出力であるph[15:0]がデータとして入力される。このph[15:0]をPDC_c1004内のサンプリング回路、図ではD−FFが参照クロックREF_CLKの立ち上がりタイミングでラッチする。サンプリング回路はD−FFに限定されるものではなく、RS−FFや、ハーフラッチでも良い。これにより参照クロックREF_CLKの16分の1の時間分解能で動作クロックの調整を行うことが可能となる。
【0053】
図9は上述したDCCO1002とPDC_c1004の動作を表す波形図である。これで分かるとおり参照クロックREF_CLKの立ち上がりで、DCCO1002の出力がラッチされる。これがPDC_c1004の出力としてデジタル制御部1006に送信される信号pdc_q[0:15]となる。
【0054】
次に、PDC_f1005の構成に付いて説明する。図8は、PDC_f1005の内部構造を表す回路図である。本発明に関わるPDC_f1005の特徴としては起動時のキャリブレーションモードと通常動作モードの2つのモードを有することである。
【0055】
既述の通り、PDC_f1005は、バーニア型時間デジタル変換器(VTDC)1005aを含んで構成される。
【0056】
VTDC(Vernier TDC)1005aは、遅延値の異なる二つの遅延セルチェーンから構成される。一つの遅延セルチェーンは、入力されるクロックの遅延を、構成中のバッファの素子遅延によって計測するための物である。各バッファは直列に接続されており、各バッファの出力は対応するD−FFのデータ端子にそれぞれ接続されている。図上ではこの遅延セルチェーンを「データ入力系」として表す。
【0057】
このデータ入力系は、セレクタSel_inで入力を選択可能なことを除けば、特に一般的な遅延セルチェーンと差は無い。
【0058】
一方、もう一つの遅延セルチェーン、すなわち図上の「タイミング入力系」は上記の2つのモードに直接関係する。
【0059】
キャリブレーションモードは、TDC内のキャリブレーションを行うモードである。電源投入等の初期化時に、DCCOクロックと参照クロックCLK_REFが同じ周波数になった後、キャリブレーションモードが開始される。あるいは、通常動作時であっても、一定間隔毎にキャリブレーションモードは実行される。一定間隔毎とは、例えば、温度変化による素子遅延が顕著になってくる周期毎で、例えば数秒間隔ごとである。
【0060】
キャリブレーションモードでは、2π/16相違する隣接クロック間での位相差情報を取得する。具体的には、DCCO1002の出力の1であるPh[0]をデータ入力系のデータとして選択する。一方で、タイミング入力系の入力として、Ph[1]を選択する。これは、「タイミング入力系」のセレクタSel_refで行われる。
【0061】
この設定の状態で、D−FFのデータ端子をラッチし、キャリブレーション用の情報(=位相差情報)として、デジタル制御部1006に送信する。
【0062】
ここで隣接クロックとは、DCCO1002の特定の出力(ここではPh[n] とする)を基準として、最も位相差の少ない出力のことを言う。位相の進む方向と送れる方向の2つの隣接クロックが存在するが、位相が2π/16遅れたクロックph[n]をタイミングとして、位相が2π/16進んだクロックph[n−1]をデータとする。
【0063】
本明細書の図上では、これを16回(=DCCO1002の出力本数)だけ繰り返す。
【0064】
具体的には、上述する位相差情報を全て加算すると、DCCOクロックの1周期に相当する。したがって、キャリブレーション後の理想的な隣接クロック間の位相差Δph_idealは上記位相差情報全てを加算したものを16(=DCCO1002の出力本数)で割った数字となる。
【0065】
図11はPDC_f1005のキャリブレーションモードの動作を表す概念図である。この図では#0でPh[0]とPh[1]の位相差を、#1でPh[1]とPh[2]の位相差をそれぞれ求めていること、そしてこれらを加算することで、Ph[0]とPh[2]の位相差が求まることをあらわす。またこれから16本全ての位相差を加算することで、DCCOクロックの1周期が求めることができる点を述べている。
【0066】
この理想的な隣接クロック間の位相差Δph_idealから各Ph[n](n=0〜15)を引いたものが位相情報のキャリブレーション値となる。
【0067】
デジタル制御部1006はこれらの位相差情報を元に、タイミング入力系のバックバイアスを制御し、タイミング入力系の設定を行う。または、デジタル的にph[n]の位相情報を補正する。
【0068】
通常動作モードは、本ADPLLを用いた通常動作時に採られるモードである。この際は通常の動作どおり参照クロックCLK_REFがD−FFのタイミングとして選択される。
【0069】
図10はPDC_f1005の通常モード時の動作を表す概念図である。PDC_c1004で発振クロックCLK_OSCの1/16の遅延が測定できる。したがってADPLLでは更にこの値よりも細かな遅延を測定することが可能となる。
【0070】
このような措置を採ることで、本発明の第1の実施の形態によれば、クロック周期やPVTがばらついた場合でも、時間分解能の割合が一定のPDCを実現することが可能となる。また、遅延素子1段分の遅延時間より高い時間分解能のPDCを実現することが可能となる。
【0071】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更が可能であることは言うまでもない。
【符号の説明】
【0072】
1001…DLF、1002…DCCO、
1002A…カップルドオシレータ、
1002Aa、1002Ab、1002Ac、1002Ad…リングオシレータ、
1002B…デジタル制御電流源、
1002Ba…カレントミラースイッチ部、1002Bb…参照電流生成部、
1002Bc…第1二進温度計デコーダ、1002Bd…第2二進温度計デコーダ、
1003…PI&MUX、1004…PDC_c、1005…PDC_f、
1006…デジタル制御部。



【特許請求の範囲】
【請求項1】
制御電流により発振周波数が制御され、連結された複数のリングオシレータを含んで構成され、複数の位相のクロック信号を出力するカップルドオシレータと、
前記カップルドオシレータに前記制御電流を供給するデジタル制御電流源と、
前記複数の位相のクロック信号と選択信号が入力され、前記選択信号に基づいて前期複数の位相のクロック信号のうち選択されたクロック信号を出力する選択回路と、
前記選択されたクロック信号と前記複数の位相のクロック信号が入力され、前記複数の位相のクロック信号に基づき、前記選択されたクロック信号の時間成分を変換してデジタル信号を出力する時間デジタル変換器と、
前記デジタル信号に基づき、前記デジタル制御電流源の出力する前記制御電流の電流値を制御するデジタル制御部を含むクロック発振回路。
【請求項2】
請求項1記載のクロック発振回路において、前記デジタル制御電流源の出力する電流値の制御をカレントミラー回路によって行うことを特徴とするクロック発振回路。
【請求項3】
請求項2記載のクロック発振回路において、前記カレントミラー回路の出力側増幅器を切り替えることで前記デジタル制御電流源の出力する電流値の制御を行うことを特徴とするクロック発振回路。
【請求項4】
請求項2記載のクロック発振回路において、前記カレントミラー回路に入力する電流を変化させることで前記デジタル制御電流源の出力する電流値の制御を行うことを特徴とするクロック発振回路。
【請求項5】
制御電流により発振周波数が制御され、連結された複数のリングオシレータを含んで構成され、複数の位相のクロック信号を出力するカップルドオシレータと、
前記カップルドオシレータに前記制御電流を供給するデジタル制御電流源と、
参照クロックと前記複数の位相のクロック信号が入力され、前記複数の位相のクロック信号に基づき、前記選択されたクロック信号の時間成分を変換してデジタル信号を出力する時間デジタル変換器と、
前記デジタル信号に基づき、前記デジタル制御電流源の出力する前記制御電流の電流値を制御するデジタル制御部と、を含み、
前記時間デジタル変換器内の前記参照クロックの伝播経路の遅延量を補正することで前記デジタル制御部がキャリブレーションを行うクロック発振回路。
【請求項6】
請求項5記載のクロック発振回路において、前記カップルドオシレータは複数の二入力遅延バッファを有する2以上のリングオシレータを多段に接続し、
前記2以上のリングオシレータに含まれる複数の二入力遅延バッファの出力によって遅延量の異なる略同一の波形を出力することを特徴とするクロック発振回路。
【請求項7】
請求項6記載のクロック発振回路において、遅延量の差の最も少ない前記リングオシレータの出力を用いて隣接クロック間の位相差を導出し、前記デジタル制御部は前記カップルドオシレータの出力間の位相差を累積することで前記リングオシレータの出力するクロック1周期を求めることを特徴とするクロック発振回路。
【請求項8】
請求項7記載のクロック発振回路において、前記デジタル制御部は前記クロック1周期を前記カップルドオシレータの出力本数で割ることで理想的な隣接クロック間の位相差を導出し、前記デジタル制御部はこれに基づき前記デジタル制御部が前記キャリブレーションを実行することを特徴とするクロック発振回路。
【請求項9】
請求項1ないし8の何れか1項記載のクロック発振回路を含むことを特徴とする半導体装置。

【図1】
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【図2】
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【図3】
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【図4】
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【図5】
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【図6】
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【図7】
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【図8】
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【図9】
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【図10】
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【図11】
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【公開番号】特開2012−100194(P2012−100194A)
【公開日】平成24年5月24日(2012.5.24)
【国際特許分類】
【出願番号】特願2010−248241(P2010−248241)
【出願日】平成22年11月5日(2010.11.5)
【国等の委託研究の成果に係る記載事項】(出願人による申告)平成21年度 独立行政法人新エネルギー・産業技術総合開発機構 「極低電力回路・システム技術開発(グリーンITプロジェクト)」に関する委託研究、産業技術力強化法第19条の適用を受ける特許出願
【出願人】(302062931)ルネサスエレクトロニクス株式会社 (8,021)
【Fターム(参考)】