クロック発振回路
【課題】発振周波数のトリミングを行うクロック発振回路であって、ＣＲ発振回路の特性に起因する発振周波数のばらつきを低減することが可能なクロック発振回路を提供する。
【解決手段】クロック発振回路は、周波数調整コードに応じた発振周波数のクロック信号を生成する発振部１０１と、発振部１０１の発振周波数をカウントするＯＳＣクロックカウンタ１０２と、外部接続された水晶発振器の発振周波数をカウントする基準クロックカウンタ１０３と、両発振周波数の比較を行う比較回路１０４とを備える。また、周波数調整コードの自動探索を行う探索回路１０５を備える。探索回路１０５は、周波数調整動作時において、発振部１０１に対する周波数調整コードの設定と、比較回路１０４による比較結果に応じた周波数調整コードの更新とを繰り返し行うことにより、周波数調整コードの自動探索を行う。
【解決手段】クロック発振回路は、周波数調整コードに応じた発振周波数のクロック信号を生成する発振部１０１と、発振部１０１の発振周波数をカウントするＯＳＣクロックカウンタ１０２と、外部接続された水晶発振器の発振周波数をカウントする基準クロックカウンタ１０３と、両発振周波数の比較を行う比較回路１０４とを備える。また、周波数調整コードの自動探索を行う探索回路１０５を備える。探索回路１０５は、周波数調整動作時において、発振部１０１に対する周波数調整コードの設定と、比較回路１０４による比較結果に応じた周波数調整コードの更新とを繰り返し行うことにより、周波数調整コードの自動探索を行う。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック発振回路に関するものであり、特に発振周波数のトリミングを行う機能を備えたクロック発振回路に関するものである。
【背景技術】
【０００２】
ＣＰＵ（Central Processing Unit）等の動作クロックを生成する装置として、セラミック振動子や水晶発振器等が存在する。これらの装置は、周波数精度は高いがサイズが比較的大きいため、小型の電子装置、例えばデジタルカメラや携帯電話等に内蔵するには不向きである。このため近年、比較的小型であるＣＲ発振回路を用いた、クロック発振回路が実用化されている。
【０００３】
上記の一例として、クロック信号を出力する発振部と、外部入力される校正クロック信号を基準として発振部の発振周波数を計測する周波数計測回路と、計測結果に基づいて発振部の発振周波数を調整するトリミング制御回路と、を備えたクロック発振回路が開示・提案されている（例えば特許文献１を参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−３４１１１９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながらＣＲ発振回路は、装置特性や温度条件等により発振周波数にばらつきが生じ易く、周波数精度が高いとはいえない。このため、高精度の発振周波数が要求される電子装置では、例えばＣＲ発振回路の外部に調整用の素子を設けたり、或いは電子装置の製造段階において水晶発振器等を外部接続して周波数調整動作を行ったりする必要があった。
【０００６】
本発明は、本願の発明者により見出された上記の問題点に鑑み、発振周波数のトリミングを行うクロック発振回路であって、ＣＲ発振回路の特性に起因する発振周波数のばらつきを低減することが可能なクロック発振回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明に係るクロック発振回路は、周波数調整コードに応じた発振周波数のクロック信号を出力する発振部と、前記クロック信号の発振周波数を計測する第１カウンタと、外部より与えられる基準クロック信号の発振周波数を計測する第２カウンタと、前記第１カウンタの計測値と前記第２カウンタの計測値とを比較する比較回路と、前記クロック信号の発振周波数と前記基準クロック信号の発振周波数とが一致するように、前記比較回路の出力をモニタしながら、前記周波数調整コードの自動探索を行う周波数調整コード探索回路と、自動探索済みの前記周波数調整コードを格納するレジスタと、を有し、前記発振部は、通常動作時において、前記レジスタに格納された前記周波数調整コードに応じて前記クロック信号の発振周波数を設定し、周波数調整動作時において、前記周波数調整コード探索回路により設定された前記周波数調整コードに応じて前記クロック信号の発振周波数を設定することを特徴とする構成（第１の構成）とされている。
【０００８】
なお、上記第１の構成から成るクロック発振回路は、前記周波数調整コード探索回路が、前記周波数調整動作時において、前記クロック発振回路の外部に対する前記クロック信号の出力を停止するよう前記発振部を制御することを特徴とする構成（第２の構成）にするとよい。
【０００９】
また、上記第２の構成から成るクロック発振回路は、前記周波数調整コード探索回路が、前記周波数調整動作時において、前記比較回路の出力に基づいて前記周波数調整コードを更新する更新動作と、更新後の前記周波数調整コードを前記発振部に設定する設定動作とを、予め定められた回数だけ繰り返し行うことを特徴とする構成（第３の構成）にするとよい。
【００１０】
また、上記第３の構成から成るクロック発振回路は、前記発振部が、ｍビット（ｍは自然数）の前記周波数調整コードに応じて前記クロック信号の発振周波数を設定し、前記周波数調整コード探索回路は、前記更新動作と前記設定動作との繰り返しをｍ回行い、１回の前記更新動作において前記比較回路の出力を前記周波数調整コードの１ビットに反映することを特徴とする構成（第４の構成）にするとよい。
【００１１】
また、上記第４の構成から成るクロック発振回路は、前記周波数調整コード探索回路が、自動探索済みの前記周波数調整コードを前記レジスタに格納した後、前記周波数調整コードの読み出しを許可するフラグを設定することを特徴とする構成（第５の構成）にするとよい。
【発明の効果】
【００１２】
本発明によれば、通常動作を行うための動作系統と、発振周波数のクロックトリミングを行う周波数調整動作を行うための動作系統との二系統を備え、通常動作時においてクロックトリミングが不要であるクロック発振回路を提供することができる。
【００１３】
また本発明によれば、周波数調整動作時において、クロック発振回路の外部装置に対して動作限界を超えるクロック信号が供給される事態を回避することが可能なクロック発振回路を提供することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明に係るクロック発振回路を含んだ電子装置を示すブロック図
【図２】本発明に係るクロック発振回路を示すブロック図
【図３】発振周波数のカウントタイミングを示す模式図
【図４】その他の実施形態に係るクロック発振回路を示すブロック図
【発明を実施するための形態】
【００１５】
＜装置構成＞
図１は、本発明のクロック発振回路を備える電子装置の、内部構成の一例を示す図である。本構成例の電子装置は、例えば携帯電話やデジタルカメラのような、携帯可能な程度に小型であり、且つ高精度のＣＰＵ処理が要求される装置を想定している。
【００１６】
本構成例の電子装置は、クロック発振回路１００と、ＣＰＵ（Central Processing Unit）２０１と、ＲＯＭ（Read Only Memory）２０２と、外部Ｉ／Ｆ２０３と、Ｉ２Ｃバス２０４とを有する。また、発振周波数の調整に用いるＯＳＣ（Oscillator）として、水晶発振器３０１をクロック発振回路１００に外部接続可能である。
【００１７】
なお水晶発振器３０１は、クロック発振回路１００の周波数調整時において一時的に用いられる装置である。従って、一般ユーザがクロック発振回路１００を備えた電子装置を使用する段階では、水晶発振器３０１はクロック発振回路１００に接続されていない。
【００１８】
クロック発振回路１００は、不図示のＣＲ発振回路を用いて、ＣＰＵ２０１を動作させるためのクロック信号（ＯＳＣ＿ＣＬＫ）を生成して出力する。なお、クロック発振回路１００の内部構成については後述する。
【００１９】
ＣＰＵ２０１は、データの演算処理を行うロジック回路である。ＣＰＵ２０１は、所定のコマンドをクロック発振回路１００へ送信する。これを受けたクロック発振回路１００は、受信したコマンドに基づき、後述する周波数調整動作やクロック生成動作を実施する。
【００２０】
ＲＯＭ２０２は、ＣＰＵ２０１が実行するシステムプログラムや、クロック発振回路１００の動作に関連する各種設定情報等を記録した、不揮発性の記録媒体である。なおＲＯＭ２０２は、書き換え可能な不揮発性半導体メモリを含む構成でもよい。
【００２１】
外部Ｉ／Ｆ２０３（インタフェース部）は、Ｉ２Ｃバス２０４を介して外部の装置と通信を行うためのインタフェースである。
【００２２】
水晶発振器３０１は、発振周波数の調整時において、クロック発振回路１００に対してＥＸＴ＿ＣＬＫを与える。なお、ＥＸＴ＿ＣＬＫの発振周波数は、電子装置に要求される動作精度に応じて、電子装置の設計段階等において決定される。本実施形態では一例として、４.５ＭＨｚの発振周波数を用いるものとする。
【００２３】
＜クロック発振回路の構成＞
次に、クロック発振回路１００の内部構成について、図２を用いつつ説明する。図２は、本発明のクロック発振回路の内部構成の一例を示す図である。クロック発振回路１００は、発振部１０１と、ＯＳＣクロックカウンタ１０２（第１カウンタ）と、基準クロックカウンタ１０３（第２カウンタ）と、比較回路１０４と、探索回路１０５（周波数調整コード探索回路）と、レジスタ１０６と、を集積化した半導体集積回路装置である。
【００２４】
またクロック発振回路１００は、外部との電気的な接続を確立するために、外部端子Ｔ１〜Ｔ３を有する。外部端子Ｔ１は、発振周波数の調整時において、水晶発振器３０１により生成される基準クロック信号（ＥＸＴ＿ＣＬＫ）を入力する入力端子である。外部端子Ｔ２は、ＯＳＣ＿ＣＬＫの出力端子である。外部端子Ｔ３は、レジスタ１０６をＣＰＵ２０１に接続するための入出力端子である。
【００２５】
発振部１０１の入力端は、探索回路１０５と、レジスタ１０６とに接続されている。発振部１０１の出力端は、ＯＳＣクロックカウンタ１０２に接続されている。また、外部端子Ｔ２を介して、ＣＰＵ２０１に接続されている。ＯＳＣクロックカウンタ１０２の出力端は、比較回路１０４に接続されている。基準クロックカウンタ１０３の入力端は、外部端子Ｔ１に接続されている。比較回路１０４の出力端は、探索回路１０５に接続されている。探索回路１０５の出力端は、発振部１０１とレジスタ１０６とに接続されている。レジスタ１０６の入出力端は、外部端子Ｔ３を介して、ＣＰＵ２０１に接続されている。またレジスタ１０６の出力端は、発振部１０１に接続されている。
【００２６】
発振部１０１は、不図示のＣＲ発振回路を有する。発振部１０１は、後述する周波数調整コードに基づいてＣＲ発振回路の抵抗（Ｒ）部分を調整することにより、発振周波数を変化させる。なお本実施形態では、８ビットのＲ−２ＲラダーからなるＣＲ発振回路を用いる。このため、周波数調整コードとして８ビットのデータを用いる。
【００２７】
ＯＳＣクロックカウンタ１０２は、発振部１０１により生成されるクロック信号であるＯＳＣ＿ＣＬＫを入力し、発振周波数のカウントを行う。そしてカウントされた値を示す信号（ＣＴ１）を、比較回路１０４へ送る。
【００２８】
標準クロックカウンタ１０３は、水晶発振器３０１により生成される基準クロック信号であるＥＸＴ＿ＣＬＫを入力し、発振周波数のカウントを行う。そしてカウントされた値を示す信号（ＣＴ２）を、比較回路１０４へ送る。
【００２９】
比較回路１０４は、ＣＴ１とＣＴ２とを比較し、比較結果を示す信号（ＣＭＰ）を探索回路１０５へ送る。なおＣＭＰは、ＣＴ１とＣＴ２との大小関係を示す情報である。
【００３０】
探索回路１０５は、比較回路１０４より入力されるＣＭＰを参照しつつ、ＣＴ１とＣＴ２とが一致するように発振部１０１の発振周波数を調整する。これにより、周波数調整コードの探索を行う。そして探索した周波数調整コードを、レジスタ１０６に格納する。本実施形態では、８ビットの周波数調整コードを用いるため、８回の比較及び調整による探索処理を行う。なお、探索処理の詳細については後述する。
【００３１】
レジスタ１０６は、上述の周波数調整コードを記録するための揮発性の記録媒体である。レジスタ１０６は、探索回路１０５により探索された周波数調整コードが格納され、ＣＰＵ２０１により読み出される。また、ＣＰＵ２０１により探索済みの周波数調整コードが格納され、発振部１０１により読み出される。発振部１０１は、通常動作時において、レジスタ１０６より読み出した周波数調整コードを用いて、発振周波数の設定を行う。
【００３２】
＜クロック発振回路の動作＞
次に、クロック発振回路１００の動作について説明する。本実施形態のクロック発振回路１００は、クロック発振回路１００を備える電子装置の電源が投入された段階で、動作を開始する。クロック発振回路１００の動作は、周波数調整動作と、通常動作との二つに大別される。何れの動作を行うかは、例えばＣＰＵ２０１に電気的に接続されたディップスイッチや、或いは不図示のフラッシュメモリに予め記録されている動作設定情報等により決定する。ここではまず、周波数調整動作について説明する。
【００３３】
クロック発振回路１００の周波数調整は、電子装置の工場出荷前に実施される。周波数調整動作を行うにあたっては、まずクロック発振回路１００に水晶発振器３０１が外部接続される。
【００３４】
この状態において電源が投入されると、ＣＰＵ２０１は、発振部１０１より入力される未調整のクロック信号による仮動作を開始する。なお未調整のクロック信号の発振周波数は、ＣＰＵ２０１がオーバークロックとならない程度に低くなるよう、予め設定されているものとする。
【００３５】
仮動作を開始したＣＰＵ２０１は、ＲＯＭ２０２より、予め用意されている周波数調整用のプログラムを読み出し、実行する。このプログラムの実行後、周波数調整コード探索指令を含むＩ２Ｃコマンドが送信されると、ＣＰＵ２０１からクロック発振回路１００に対して、周波数調整コード探索指令が送信される。
【００３６】
この周波数調整コード探索指令がＣＰＵ２０１から送信されると、不図示の管理レジスタのフラグ情報が書き換えられ、周波数調整開始を示すフラグがＯＮになる。
【００３７】
探索回路１０５は、定期的にこの管理レジスタを監視しており、上記フラグがＯＮになったのを検知した段階で、周波数調整コードの探索処理を開始する。なおこの探索処理はハードウェアロジックによって行われる。
【００３８】
周波数調整コードの探索処理が開始されると、探索回路１０５は発振部１０１に対して、試験用の周波数調整コード（ＯＳＣ＿ＤＩ）を示す設定信号（ＤＩ）を送信する。ＯＳＣ＿ＤＩは、通常の周波数調整コードと同じく８ビットの情報であり、その初期値は最大値と最小値との中間値、つまり２進数表記では０ｂ１０００_００００、１０進数表記では０ｄ１２８である。
【００３９】
ＤＩを受けた発振部１０１は、発振部１０１に含まれるＣＲ発振回路に対してＯＳＣ＿ＤＩの設定を行う。これによりＣＲ発振回路に含まれる８ビットのＲ−２Ｒラダー部の調整が行われ、ＯＳＣ＿ＣＬＫの発振周波数が決定される。なお発振周波数は、ＯＳＣ＿ＤＩが大きい程高く、小さい程低くなるように設定される。
【００４０】
この状態で発振部１０１がＯＳＣ＿ＣＬＫの生成を行うと、ＯＳＣ＿ＣＬＫはＯＳＣクロックカウンタ１０２に送られ、発振周波数のカウントが行われる。カウント結果を示すＣＴ１は比較回路１０４へ送られる。
【００４１】
またあわせて、基準クロックカウンタ１０３は、Ｔ１を介して水晶発振器３０１から入力されるＥＸＴ＿ＣＬＫのカウントを行う。カウント結果を示すＣＴ２は比較回路１０４へ送られる。なお、ＯＳＣクロックカウンタ１０２と基準クロックカウンタ１０３とがカウントを開始するタイミングは、探索回路１０５が探索処理を開始する際に生成するトリミング開始信号（ＳＴＡＲＴ）により同期される。
【００４２】
比較器１０４はＣＴ１の値とＣＴ２の値とを比較し、比較結果を示すＣＭＰを探索回路１０５へ送信する。これを受けた探索回路１０５は、ＣＭＰが「ＣＴ１＞ＣＴ２」を示す場合に、ＯＳＣ＿ＤＩの最上位ビットを０に確定する。逆にＣＭＰが「ＣＴ１≦ＣＴ２」を示す場合に、ＯＳＣ＿ＤＩの最上位ビットを１に確定する。
【００４３】
なお、このようにＣＭＰに応じて数値を変更する対象ビットを、以降は比較ビットという。１回目の比較ビットはＯＳＣ＿ＤＩの最上位ビットであり、２回目以降の比較ビットは、前回の比較ビットの下位ビットにあたる。つまり２回目の比較ビットは第６ビットであり、８回目の比較ビットは第０ビットとなる。
【００４４】
１回目の比較が完了すると、探索回路１０５は、比較ビットを一つ下位のビットに移す。比較ビットはまず１に設定される。従って例えば、１回目の比較結果が「ＣＴ１＞ＣＴ２」であった場合、第７ビットが「０」に設定され、第６ビットが「１」に設定されるため、この時点でのＯＳＣ＿ＤＩは０ｂ０１００_００００（０ｄ６３）となる。探索回路１０５はこのＯＳＣ＿ＤＩを発振部１０１に設定する。そしてＯＳＣ＿ＣＬＫの生成、カウント、比較が再度行われる。
【００４５】
以上の繰り返しを、第７ビットから第０ビットまでの８回行う。この結果、最終的に得られたＯＳＣ＿ＤＩを、周波数調整コードとしてレジスタ１０６に格納する。併せて探索回路１０５は、不図示の管理レジスタのフラグ情報が書き換え、周波数調整が終了したことを示すフラグをＯＮにする。
【００４６】
上記の探索処理の具体的な処理タイミング及び数値を示した一例を、図３を用いて説明する。図３の最上段のＳＴＡＲＴは、探索回路１０５が探索処理を開始する際に生成するトリミング開始信号である。
【００４７】
その下段のＥＮＤは、周波数調整の終了タイミングをとるためのトリミング停止信号である。トリミング停止信号は、トリミング開始信号がＯＮになってから所定時間後に、探索回路１０５によりＯＦＦされる。
【００４８】
ＥＮＤの下段のＲＥＦ＿ＣＮＴは、基準クロックカウンタ１０３のカウント数を示している。その下段のＶＯＣ＿ＣＮＴは、ＯＳＣクロックカウンタ１０２のカウント数を示している。最下段のＯＳＣ＿ＤＩは、上述の試験用の周波数調整コードである。
【００４９】
本実施形態の基準クロックカウンタ１０３は、ＳＴＡＲＴがＯＮとなった時点でカウントを開始する。そしてＲＥＦ＿ＣＮＴが２０４７となった時点で、０にリセットする。基準クロックカウンタ１０３がリセットされると、同じタイミングでＯＳＣクロックカウンタ１０２もリセットされる。基準クロックカウンタ１０３は、ＲＥＦ＿ＣＮＴの０〜２０４７を一周期としてカウントを行う。
【００５０】
ＯＳＣクロックカウンタ１０２は、基準クロックカウンタ１０３と同期してリセット及びカウントの開始を行う。ただしＯＳＣクロックカウンタ１０２のカウントの停止は、ＲＥＦ＿ＣＮＴが１０２３となった時点、つまり基準クロックカウンタ１０３のカウント周期の半分の時点で行う。
【００５１】
ＯＳＣクロックカウンタ１０２は、カウント停止した時点でのＶＯＣ＿ＣＮＴの値を、ＣＴ１として比較器１０４へ送信する。併せて基準クロックカウンタ１０３は、この時点でのＲＥＦ＿ＣＮＴの値（１０２３）を、ＣＴ２として比較器１０４へ送信する。
【００５２】
なお図３に示すように、ＯＳＣクロックカウンタ１０２が停止してから次にリセットがかかるまでに所定の空白時間が発生するが、この時間の間に、上述した比較器１０４による比較、探索回路１０５によるＯＳＣ＿ＤＩの更新、更新されたＯＳＣ＿ＤＩによる発振部１０１の発振周波数の設定、及び発振部１０１の安定待ちが行われる。
【００５３】
図３の例では、まず一回目のリセット（図中のｒ１）が発生した時点で、ＲＥＦ＿ＣＮＴ及びＶＯＣ＿ＣＮＴが、０を初期値として増加していく。この時点でのＶＯＣ＿ＣＮＴは、未調整の発振部１０１により生成されたクロック信号の発振周波数をカウントしたものとなる。この状態でＲＥＦ＿ＣＮＴが１０２３になると、ＶＯＣ＿ＣＮＴのカウントが停止される。ただしこのカウント値は周波数調整に用いられないため、破棄される。
【００５４】
ＶＯＣ＿ＣＮＴの第一回カウントが停止した時点で、探索回路１０５はＯＳＣ＿ＤＩの最上位ビットを比較ビットに設定する。この結果、図３のＯＳＣ＿ＤＩに示すように、この時点でのＯＳＣ＿ＤＩは０ｂ１０００_００００（０ｄ１２８）となる。
【００５５】
次に二回目のリセット（図中のｒ２）が発生すると、再びＲＥＦ＿ＣＮＴ及びＶＯＣ＿ＣＮＴが０から増加していく。そしてＲＥＦ＿ＣＮＴが１０２３になった時点で、ＶＯＣ＿ＣＮＴが１１７７となっている。このため、比較回路１０４の比較結果がＣＴ１（ＶＯＣ＿ＣＮＴ）＞ＣＴ２（ＲＥＦ＿ＣＮＴ）となる。この結果、比較ビットである第７ビットが「０」に確定される。そして、比較ビットが下位ビットに移行され、ＯＳＣ＿ＤＩは０ｂ０１００_００００（０ｄ６４）となる。
【００５６】
次に三回目のリセット（図中のｒ３）が発生した後、ＲＥＦ＿ＣＮＴが１０２３になった時点で、ＶＯＣ＿ＣＮＴが１０４０となっている。このため、比較回路１０４の比較結果がＣＴ１＞ＣＴ２となる。この結果、比較ビットである第６ビットが「０」に確定される。そして比較ビットが下位ビットに移行され、ＯＳＣ＿ＤＩは０ｂ００１０_００００（０ｄ３２）となる。
【００５７】
次に四回目のリセット（図中のｒ４）が発生した後、ＲＥＦ＿ＣＮＴが１０２３になった時点で、ＶＯＣ＿ＣＮＴが９８２となっている。このため、比較回路１０４の比較結果がＣＴ１≦ＣＴ２となる。この結果、比較ビットである第５ビットが「１」に確定される。そして比較ビットが下位ビットに移行され、ＯＳＣ＿ＤＩは０ｂ００１１_００００（０ｄ４８）となる。
【００５８】
以上の処理を第０ビットまで繰り返す。九回目のリセット（図中のｒ９）の発生後、ＲＥＦ＿ＣＮＴが１０２３になった時点でＶＯＣ＿ＣＮＴが１０２２となっている。このため、比較回路１０４の比較結果がＣＴ１≦ＣＴ２となる。この結果、比較ビットである第０ビットが「１」に確定される。ＯＳＣ＿ＤＩは０ｂ００１１_０１１１（０ｄ５５）となる。この値が、探索された周波数調整コードとして、レジスタ１０６に格納される。
【００５９】
なお、九回目のリセット後、ＲＥＦ＿ＣＮＴが１０２３となった時点でＥＮＤがＯＮになっているため、探索処理は終了され、ＯＳＣクロックカウンタ１０２及び基準クロックカウンタ１０３のカウントも停止される。
【００６０】
以上のように本実施形態では、比較結果がＣＴ１＞ＣＴ２である場合に比較ビットに０を設定し、ＣＴ１≦ＣＴ２である場合に比較ビットに１を設定している。このため、探索処理によって得られる周波数調整コードの値が小さい程、未調整の発振部１０１の発振周波数が目標値よりも高く、つまり周波数調整のために発振周波数を下げる必要があるとみなされる。
【００６１】
レジスタ１０６に格納された周波数調整コードは、Ｉ２Ｃコマンドにより読み出され、不図示のフラッシュメモリ等に記録される。ただし、周波数調整コードの探索が完了していないことが管理レジスタ等により示されている場合は、Ｉ２Ｃコマンドを受信したとしても読み出しは行われない
【００６２】
次に、クロック発振回路１００の通常動作について説明する。
【００６３】
クロック発振回路１００の通常動作時は、水晶発振器３０１がクロック発振回路１００に接続されていない。また、ＯＳＣクロックカウンタ１０２、基準クロックカウンタ１０３、比較回路１０４、及び探索回路１０５は動作しない。
【００６４】
この状態において電源が投入されると、ＣＰＵ２０１は、発振部１０１より入力される未調整のクロック信号による仮動作を開始する。仮動作を開始したＣＰＵ２０１は、ＲＯＭ２０２より、通常動作用のプログラムを読み出し、実行する。プログラムの実行後、フラッシュメモリ等に記録された探索済みの周波数調整コードをレジスタ１０６に格納する指示を含むＩ２ＣコマンドをＣＰＵ２０１へ送信する。
【００６５】
このＩ２Ｃコマンドが外部Ｉ／Ｆ２０３を介して受信されると、周波数調整コードがレジスタ１０６に書き込まれる。発振部１０１は、レジスタ１０６より周波数調整コードを読み出し、周波数調整コードの設定を行う。
【００６６】
これにより発振部１０１に含まれる８ビットのＲ−２Ｒラダー部の調整が行われる。そして調整後の状態でＯＳＣ＿ＣＬＫを生成し、外部端子Ｔ２を介してＣＰＵ２０１へ出力する。以降、ＣＰＵ２０１は、ＯＳＣ＿ＣＬＫにより通常動作を行う。
＜その他の変形例＞
【００６７】
なお、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
【００６８】
例えば、上記実施形態では発振部１０１がＯＳＣ＿ＣＬＫを出力する出力端が一つであるが、図４に示すように、複数の出力端を備える形態でもよい。これにより、ＯＳＣクロックカウンタ１０２とＣＰＵ２０１とに対して、ＯＳＣ＿ＣＬＫを出力するか否かを個別に制御可能とする。探索回路１０５は、通常動作時において、ＣＰＵ２０１にのみＯＳＣ＿ＣＬＫを出力するよう発振部１０１を制御する。また探索回路１０５は、周波数調整動作時において、ＯＳＣクロックカウンタ１０２にのみＯＳＣ＿ＣＬＫを出力するよう発振部１０１を制御する。以上の構成とすることにより、例えば周波数調整動作時においてＯＳＣ＿ＣＬＫが一時的にＣＰＵ２０１の動作限界クロックを上回り、装置の誤動作を招くといった事態を回避することができる。
【００６９】
また上記実施形態では、ＲＥＦ＿ＣＮＴとして１１ｂｉｔの値（０〜２０４７）を用い、この中間値（１０２３）とＶＯＣ＿ＣＮＴとを比較しているが、これらの具体的な数値は設計の段階において適宜変更が可能である。
【産業上の利用可能性】
【００７０】
本発明は、マイクロプロセッサ、画像処理プロセッサ、マルチメディアプロセッサ、ＩＰコア、モバイル機器、ゲーム機、ＰＤＡなどの装置において、クロック信号の精度の向上を図る上で有用な技術である。
【符号の説明】
【００７１】
１００ クロック発振回路
１０１ 発振部
１０２ ＯＳＣクロックカウンタ（第１カウンタ）
１０３ 基準クロックカウンタ（第２カウンタ）
１０４ 比較回路
１０５ 探索回路（周波数調整コード探索回路）
１０６ レジスタ
２０１ ＣＰＵ
２０２ ＲＯＭ
２０３ 外部Ｉ／Ｆ
２０４ Ｉ２Ｃバス
３０１ 水晶発振器
【技術分野】
【０００１】
本発明は、クロック発振回路に関するものであり、特に発振周波数のトリミングを行う機能を備えたクロック発振回路に関するものである。
【背景技術】
【０００２】
ＣＰＵ（Central Processing Unit）等の動作クロックを生成する装置として、セラミック振動子や水晶発振器等が存在する。これらの装置は、周波数精度は高いがサイズが比較的大きいため、小型の電子装置、例えばデジタルカメラや携帯電話等に内蔵するには不向きである。このため近年、比較的小型であるＣＲ発振回路を用いた、クロック発振回路が実用化されている。
【０００３】
上記の一例として、クロック信号を出力する発振部と、外部入力される校正クロック信号を基準として発振部の発振周波数を計測する周波数計測回路と、計測結果に基づいて発振部の発振周波数を調整するトリミング制御回路と、を備えたクロック発振回路が開示・提案されている（例えば特許文献１を参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−３４１１１９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながらＣＲ発振回路は、装置特性や温度条件等により発振周波数にばらつきが生じ易く、周波数精度が高いとはいえない。このため、高精度の発振周波数が要求される電子装置では、例えばＣＲ発振回路の外部に調整用の素子を設けたり、或いは電子装置の製造段階において水晶発振器等を外部接続して周波数調整動作を行ったりする必要があった。
【０００６】
本発明は、本願の発明者により見出された上記の問題点に鑑み、発振周波数のトリミングを行うクロック発振回路であって、ＣＲ発振回路の特性に起因する発振周波数のばらつきを低減することが可能なクロック発振回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明に係るクロック発振回路は、周波数調整コードに応じた発振周波数のクロック信号を出力する発振部と、前記クロック信号の発振周波数を計測する第１カウンタと、外部より与えられる基準クロック信号の発振周波数を計測する第２カウンタと、前記第１カウンタの計測値と前記第２カウンタの計測値とを比較する比較回路と、前記クロック信号の発振周波数と前記基準クロック信号の発振周波数とが一致するように、前記比較回路の出力をモニタしながら、前記周波数調整コードの自動探索を行う周波数調整コード探索回路と、自動探索済みの前記周波数調整コードを格納するレジスタと、を有し、前記発振部は、通常動作時において、前記レジスタに格納された前記周波数調整コードに応じて前記クロック信号の発振周波数を設定し、周波数調整動作時において、前記周波数調整コード探索回路により設定された前記周波数調整コードに応じて前記クロック信号の発振周波数を設定することを特徴とする構成（第１の構成）とされている。
【０００８】
なお、上記第１の構成から成るクロック発振回路は、前記周波数調整コード探索回路が、前記周波数調整動作時において、前記クロック発振回路の外部に対する前記クロック信号の出力を停止するよう前記発振部を制御することを特徴とする構成（第２の構成）にするとよい。
【０００９】
また、上記第２の構成から成るクロック発振回路は、前記周波数調整コード探索回路が、前記周波数調整動作時において、前記比較回路の出力に基づいて前記周波数調整コードを更新する更新動作と、更新後の前記周波数調整コードを前記発振部に設定する設定動作とを、予め定められた回数だけ繰り返し行うことを特徴とする構成（第３の構成）にするとよい。
【００１０】
また、上記第３の構成から成るクロック発振回路は、前記発振部が、ｍビット（ｍは自然数）の前記周波数調整コードに応じて前記クロック信号の発振周波数を設定し、前記周波数調整コード探索回路は、前記更新動作と前記設定動作との繰り返しをｍ回行い、１回の前記更新動作において前記比較回路の出力を前記周波数調整コードの１ビットに反映することを特徴とする構成（第４の構成）にするとよい。
【００１１】
また、上記第４の構成から成るクロック発振回路は、前記周波数調整コード探索回路が、自動探索済みの前記周波数調整コードを前記レジスタに格納した後、前記周波数調整コードの読み出しを許可するフラグを設定することを特徴とする構成（第５の構成）にするとよい。
【発明の効果】
【００１２】
本発明によれば、通常動作を行うための動作系統と、発振周波数のクロックトリミングを行う周波数調整動作を行うための動作系統との二系統を備え、通常動作時においてクロックトリミングが不要であるクロック発振回路を提供することができる。
【００１３】
また本発明によれば、周波数調整動作時において、クロック発振回路の外部装置に対して動作限界を超えるクロック信号が供給される事態を回避することが可能なクロック発振回路を提供することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明に係るクロック発振回路を含んだ電子装置を示すブロック図
【図２】本発明に係るクロック発振回路を示すブロック図
【図３】発振周波数のカウントタイミングを示す模式図
【図４】その他の実施形態に係るクロック発振回路を示すブロック図
【発明を実施するための形態】
【００１５】
＜装置構成＞
図１は、本発明のクロック発振回路を備える電子装置の、内部構成の一例を示す図である。本構成例の電子装置は、例えば携帯電話やデジタルカメラのような、携帯可能な程度に小型であり、且つ高精度のＣＰＵ処理が要求される装置を想定している。
【００１６】
本構成例の電子装置は、クロック発振回路１００と、ＣＰＵ（Central Processing Unit）２０１と、ＲＯＭ（Read Only Memory）２０２と、外部Ｉ／Ｆ２０３と、Ｉ２Ｃバス２０４とを有する。また、発振周波数の調整に用いるＯＳＣ（Oscillator）として、水晶発振器３０１をクロック発振回路１００に外部接続可能である。
【００１７】
なお水晶発振器３０１は、クロック発振回路１００の周波数調整時において一時的に用いられる装置である。従って、一般ユーザがクロック発振回路１００を備えた電子装置を使用する段階では、水晶発振器３０１はクロック発振回路１００に接続されていない。
【００１８】
クロック発振回路１００は、不図示のＣＲ発振回路を用いて、ＣＰＵ２０１を動作させるためのクロック信号（ＯＳＣ＿ＣＬＫ）を生成して出力する。なお、クロック発振回路１００の内部構成については後述する。
【００１９】
ＣＰＵ２０１は、データの演算処理を行うロジック回路である。ＣＰＵ２０１は、所定のコマンドをクロック発振回路１００へ送信する。これを受けたクロック発振回路１００は、受信したコマンドに基づき、後述する周波数調整動作やクロック生成動作を実施する。
【００２０】
ＲＯＭ２０２は、ＣＰＵ２０１が実行するシステムプログラムや、クロック発振回路１００の動作に関連する各種設定情報等を記録した、不揮発性の記録媒体である。なおＲＯＭ２０２は、書き換え可能な不揮発性半導体メモリを含む構成でもよい。
【００２１】
外部Ｉ／Ｆ２０３（インタフェース部）は、Ｉ２Ｃバス２０４を介して外部の装置と通信を行うためのインタフェースである。
【００２２】
水晶発振器３０１は、発振周波数の調整時において、クロック発振回路１００に対してＥＸＴ＿ＣＬＫを与える。なお、ＥＸＴ＿ＣＬＫの発振周波数は、電子装置に要求される動作精度に応じて、電子装置の設計段階等において決定される。本実施形態では一例として、４.５ＭＨｚの発振周波数を用いるものとする。
【００２３】
＜クロック発振回路の構成＞
次に、クロック発振回路１００の内部構成について、図２を用いつつ説明する。図２は、本発明のクロック発振回路の内部構成の一例を示す図である。クロック発振回路１００は、発振部１０１と、ＯＳＣクロックカウンタ１０２（第１カウンタ）と、基準クロックカウンタ１０３（第２カウンタ）と、比較回路１０４と、探索回路１０５（周波数調整コード探索回路）と、レジスタ１０６と、を集積化した半導体集積回路装置である。
【００２４】
またクロック発振回路１００は、外部との電気的な接続を確立するために、外部端子Ｔ１〜Ｔ３を有する。外部端子Ｔ１は、発振周波数の調整時において、水晶発振器３０１により生成される基準クロック信号（ＥＸＴ＿ＣＬＫ）を入力する入力端子である。外部端子Ｔ２は、ＯＳＣ＿ＣＬＫの出力端子である。外部端子Ｔ３は、レジスタ１０６をＣＰＵ２０１に接続するための入出力端子である。
【００２５】
発振部１０１の入力端は、探索回路１０５と、レジスタ１０６とに接続されている。発振部１０１の出力端は、ＯＳＣクロックカウンタ１０２に接続されている。また、外部端子Ｔ２を介して、ＣＰＵ２０１に接続されている。ＯＳＣクロックカウンタ１０２の出力端は、比較回路１０４に接続されている。基準クロックカウンタ１０３の入力端は、外部端子Ｔ１に接続されている。比較回路１０４の出力端は、探索回路１０５に接続されている。探索回路１０５の出力端は、発振部１０１とレジスタ１０６とに接続されている。レジスタ１０６の入出力端は、外部端子Ｔ３を介して、ＣＰＵ２０１に接続されている。またレジスタ１０６の出力端は、発振部１０１に接続されている。
【００２６】
発振部１０１は、不図示のＣＲ発振回路を有する。発振部１０１は、後述する周波数調整コードに基づいてＣＲ発振回路の抵抗（Ｒ）部分を調整することにより、発振周波数を変化させる。なお本実施形態では、８ビットのＲ−２ＲラダーからなるＣＲ発振回路を用いる。このため、周波数調整コードとして８ビットのデータを用いる。
【００２７】
ＯＳＣクロックカウンタ１０２は、発振部１０１により生成されるクロック信号であるＯＳＣ＿ＣＬＫを入力し、発振周波数のカウントを行う。そしてカウントされた値を示す信号（ＣＴ１）を、比較回路１０４へ送る。
【００２８】
標準クロックカウンタ１０３は、水晶発振器３０１により生成される基準クロック信号であるＥＸＴ＿ＣＬＫを入力し、発振周波数のカウントを行う。そしてカウントされた値を示す信号（ＣＴ２）を、比較回路１０４へ送る。
【００２９】
比較回路１０４は、ＣＴ１とＣＴ２とを比較し、比較結果を示す信号（ＣＭＰ）を探索回路１０５へ送る。なおＣＭＰは、ＣＴ１とＣＴ２との大小関係を示す情報である。
【００３０】
探索回路１０５は、比較回路１０４より入力されるＣＭＰを参照しつつ、ＣＴ１とＣＴ２とが一致するように発振部１０１の発振周波数を調整する。これにより、周波数調整コードの探索を行う。そして探索した周波数調整コードを、レジスタ１０６に格納する。本実施形態では、８ビットの周波数調整コードを用いるため、８回の比較及び調整による探索処理を行う。なお、探索処理の詳細については後述する。
【００３１】
レジスタ１０６は、上述の周波数調整コードを記録するための揮発性の記録媒体である。レジスタ１０６は、探索回路１０５により探索された周波数調整コードが格納され、ＣＰＵ２０１により読み出される。また、ＣＰＵ２０１により探索済みの周波数調整コードが格納され、発振部１０１により読み出される。発振部１０１は、通常動作時において、レジスタ１０６より読み出した周波数調整コードを用いて、発振周波数の設定を行う。
【００３２】
＜クロック発振回路の動作＞
次に、クロック発振回路１００の動作について説明する。本実施形態のクロック発振回路１００は、クロック発振回路１００を備える電子装置の電源が投入された段階で、動作を開始する。クロック発振回路１００の動作は、周波数調整動作と、通常動作との二つに大別される。何れの動作を行うかは、例えばＣＰＵ２０１に電気的に接続されたディップスイッチや、或いは不図示のフラッシュメモリに予め記録されている動作設定情報等により決定する。ここではまず、周波数調整動作について説明する。
【００３３】
クロック発振回路１００の周波数調整は、電子装置の工場出荷前に実施される。周波数調整動作を行うにあたっては、まずクロック発振回路１００に水晶発振器３０１が外部接続される。
【００３４】
この状態において電源が投入されると、ＣＰＵ２０１は、発振部１０１より入力される未調整のクロック信号による仮動作を開始する。なお未調整のクロック信号の発振周波数は、ＣＰＵ２０１がオーバークロックとならない程度に低くなるよう、予め設定されているものとする。
【００３５】
仮動作を開始したＣＰＵ２０１は、ＲＯＭ２０２より、予め用意されている周波数調整用のプログラムを読み出し、実行する。このプログラムの実行後、周波数調整コード探索指令を含むＩ２Ｃコマンドが送信されると、ＣＰＵ２０１からクロック発振回路１００に対して、周波数調整コード探索指令が送信される。
【００３６】
この周波数調整コード探索指令がＣＰＵ２０１から送信されると、不図示の管理レジスタのフラグ情報が書き換えられ、周波数調整開始を示すフラグがＯＮになる。
【００３７】
探索回路１０５は、定期的にこの管理レジスタを監視しており、上記フラグがＯＮになったのを検知した段階で、周波数調整コードの探索処理を開始する。なおこの探索処理はハードウェアロジックによって行われる。
【００３８】
周波数調整コードの探索処理が開始されると、探索回路１０５は発振部１０１に対して、試験用の周波数調整コード（ＯＳＣ＿ＤＩ）を示す設定信号（ＤＩ）を送信する。ＯＳＣ＿ＤＩは、通常の周波数調整コードと同じく８ビットの情報であり、その初期値は最大値と最小値との中間値、つまり２進数表記では０ｂ１０００_００００、１０進数表記では０ｄ１２８である。
【００３９】
ＤＩを受けた発振部１０１は、発振部１０１に含まれるＣＲ発振回路に対してＯＳＣ＿ＤＩの設定を行う。これによりＣＲ発振回路に含まれる８ビットのＲ−２Ｒラダー部の調整が行われ、ＯＳＣ＿ＣＬＫの発振周波数が決定される。なお発振周波数は、ＯＳＣ＿ＤＩが大きい程高く、小さい程低くなるように設定される。
【００４０】
この状態で発振部１０１がＯＳＣ＿ＣＬＫの生成を行うと、ＯＳＣ＿ＣＬＫはＯＳＣクロックカウンタ１０２に送られ、発振周波数のカウントが行われる。カウント結果を示すＣＴ１は比較回路１０４へ送られる。
【００４１】
またあわせて、基準クロックカウンタ１０３は、Ｔ１を介して水晶発振器３０１から入力されるＥＸＴ＿ＣＬＫのカウントを行う。カウント結果を示すＣＴ２は比較回路１０４へ送られる。なお、ＯＳＣクロックカウンタ１０２と基準クロックカウンタ１０３とがカウントを開始するタイミングは、探索回路１０５が探索処理を開始する際に生成するトリミング開始信号（ＳＴＡＲＴ）により同期される。
【００４２】
比較器１０４はＣＴ１の値とＣＴ２の値とを比較し、比較結果を示すＣＭＰを探索回路１０５へ送信する。これを受けた探索回路１０５は、ＣＭＰが「ＣＴ１＞ＣＴ２」を示す場合に、ＯＳＣ＿ＤＩの最上位ビットを０に確定する。逆にＣＭＰが「ＣＴ１≦ＣＴ２」を示す場合に、ＯＳＣ＿ＤＩの最上位ビットを１に確定する。
【００４３】
なお、このようにＣＭＰに応じて数値を変更する対象ビットを、以降は比較ビットという。１回目の比較ビットはＯＳＣ＿ＤＩの最上位ビットであり、２回目以降の比較ビットは、前回の比較ビットの下位ビットにあたる。つまり２回目の比較ビットは第６ビットであり、８回目の比較ビットは第０ビットとなる。
【００４４】
１回目の比較が完了すると、探索回路１０５は、比較ビットを一つ下位のビットに移す。比較ビットはまず１に設定される。従って例えば、１回目の比較結果が「ＣＴ１＞ＣＴ２」であった場合、第７ビットが「０」に設定され、第６ビットが「１」に設定されるため、この時点でのＯＳＣ＿ＤＩは０ｂ０１００_００００（０ｄ６３）となる。探索回路１０５はこのＯＳＣ＿ＤＩを発振部１０１に設定する。そしてＯＳＣ＿ＣＬＫの生成、カウント、比較が再度行われる。
【００４５】
以上の繰り返しを、第７ビットから第０ビットまでの８回行う。この結果、最終的に得られたＯＳＣ＿ＤＩを、周波数調整コードとしてレジスタ１０６に格納する。併せて探索回路１０５は、不図示の管理レジスタのフラグ情報が書き換え、周波数調整が終了したことを示すフラグをＯＮにする。
【００４６】
上記の探索処理の具体的な処理タイミング及び数値を示した一例を、図３を用いて説明する。図３の最上段のＳＴＡＲＴは、探索回路１０５が探索処理を開始する際に生成するトリミング開始信号である。
【００４７】
その下段のＥＮＤは、周波数調整の終了タイミングをとるためのトリミング停止信号である。トリミング停止信号は、トリミング開始信号がＯＮになってから所定時間後に、探索回路１０５によりＯＦＦされる。
【００４８】
ＥＮＤの下段のＲＥＦ＿ＣＮＴは、基準クロックカウンタ１０３のカウント数を示している。その下段のＶＯＣ＿ＣＮＴは、ＯＳＣクロックカウンタ１０２のカウント数を示している。最下段のＯＳＣ＿ＤＩは、上述の試験用の周波数調整コードである。
【００４９】
本実施形態の基準クロックカウンタ１０３は、ＳＴＡＲＴがＯＮとなった時点でカウントを開始する。そしてＲＥＦ＿ＣＮＴが２０４７となった時点で、０にリセットする。基準クロックカウンタ１０３がリセットされると、同じタイミングでＯＳＣクロックカウンタ１０２もリセットされる。基準クロックカウンタ１０３は、ＲＥＦ＿ＣＮＴの０〜２０４７を一周期としてカウントを行う。
【００５０】
ＯＳＣクロックカウンタ１０２は、基準クロックカウンタ１０３と同期してリセット及びカウントの開始を行う。ただしＯＳＣクロックカウンタ１０２のカウントの停止は、ＲＥＦ＿ＣＮＴが１０２３となった時点、つまり基準クロックカウンタ１０３のカウント周期の半分の時点で行う。
【００５１】
ＯＳＣクロックカウンタ１０２は、カウント停止した時点でのＶＯＣ＿ＣＮＴの値を、ＣＴ１として比較器１０４へ送信する。併せて基準クロックカウンタ１０３は、この時点でのＲＥＦ＿ＣＮＴの値（１０２３）を、ＣＴ２として比較器１０４へ送信する。
【００５２】
なお図３に示すように、ＯＳＣクロックカウンタ１０２が停止してから次にリセットがかかるまでに所定の空白時間が発生するが、この時間の間に、上述した比較器１０４による比較、探索回路１０５によるＯＳＣ＿ＤＩの更新、更新されたＯＳＣ＿ＤＩによる発振部１０１の発振周波数の設定、及び発振部１０１の安定待ちが行われる。
【００５３】
図３の例では、まず一回目のリセット（図中のｒ１）が発生した時点で、ＲＥＦ＿ＣＮＴ及びＶＯＣ＿ＣＮＴが、０を初期値として増加していく。この時点でのＶＯＣ＿ＣＮＴは、未調整の発振部１０１により生成されたクロック信号の発振周波数をカウントしたものとなる。この状態でＲＥＦ＿ＣＮＴが１０２３になると、ＶＯＣ＿ＣＮＴのカウントが停止される。ただしこのカウント値は周波数調整に用いられないため、破棄される。
【００５４】
ＶＯＣ＿ＣＮＴの第一回カウントが停止した時点で、探索回路１０５はＯＳＣ＿ＤＩの最上位ビットを比較ビットに設定する。この結果、図３のＯＳＣ＿ＤＩに示すように、この時点でのＯＳＣ＿ＤＩは０ｂ１０００_００００（０ｄ１２８）となる。
【００５５】
次に二回目のリセット（図中のｒ２）が発生すると、再びＲＥＦ＿ＣＮＴ及びＶＯＣ＿ＣＮＴが０から増加していく。そしてＲＥＦ＿ＣＮＴが１０２３になった時点で、ＶＯＣ＿ＣＮＴが１１７７となっている。このため、比較回路１０４の比較結果がＣＴ１（ＶＯＣ＿ＣＮＴ）＞ＣＴ２（ＲＥＦ＿ＣＮＴ）となる。この結果、比較ビットである第７ビットが「０」に確定される。そして、比較ビットが下位ビットに移行され、ＯＳＣ＿ＤＩは０ｂ０１００_００００（０ｄ６４）となる。
【００５６】
次に三回目のリセット（図中のｒ３）が発生した後、ＲＥＦ＿ＣＮＴが１０２３になった時点で、ＶＯＣ＿ＣＮＴが１０４０となっている。このため、比較回路１０４の比較結果がＣＴ１＞ＣＴ２となる。この結果、比較ビットである第６ビットが「０」に確定される。そして比較ビットが下位ビットに移行され、ＯＳＣ＿ＤＩは０ｂ００１０_００００（０ｄ３２）となる。
【００５７】
次に四回目のリセット（図中のｒ４）が発生した後、ＲＥＦ＿ＣＮＴが１０２３になった時点で、ＶＯＣ＿ＣＮＴが９８２となっている。このため、比較回路１０４の比較結果がＣＴ１≦ＣＴ２となる。この結果、比較ビットである第５ビットが「１」に確定される。そして比較ビットが下位ビットに移行され、ＯＳＣ＿ＤＩは０ｂ００１１_００００（０ｄ４８）となる。
【００５８】
以上の処理を第０ビットまで繰り返す。九回目のリセット（図中のｒ９）の発生後、ＲＥＦ＿ＣＮＴが１０２３になった時点でＶＯＣ＿ＣＮＴが１０２２となっている。このため、比較回路１０４の比較結果がＣＴ１≦ＣＴ２となる。この結果、比較ビットである第０ビットが「１」に確定される。ＯＳＣ＿ＤＩは０ｂ００１１_０１１１（０ｄ５５）となる。この値が、探索された周波数調整コードとして、レジスタ１０６に格納される。
【００５９】
なお、九回目のリセット後、ＲＥＦ＿ＣＮＴが１０２３となった時点でＥＮＤがＯＮになっているため、探索処理は終了され、ＯＳＣクロックカウンタ１０２及び基準クロックカウンタ１０３のカウントも停止される。
【００６０】
以上のように本実施形態では、比較結果がＣＴ１＞ＣＴ２である場合に比較ビットに０を設定し、ＣＴ１≦ＣＴ２である場合に比較ビットに１を設定している。このため、探索処理によって得られる周波数調整コードの値が小さい程、未調整の発振部１０１の発振周波数が目標値よりも高く、つまり周波数調整のために発振周波数を下げる必要があるとみなされる。
【００６１】
レジスタ１０６に格納された周波数調整コードは、Ｉ２Ｃコマンドにより読み出され、不図示のフラッシュメモリ等に記録される。ただし、周波数調整コードの探索が完了していないことが管理レジスタ等により示されている場合は、Ｉ２Ｃコマンドを受信したとしても読み出しは行われない
【００６２】
次に、クロック発振回路１００の通常動作について説明する。
【００６３】
クロック発振回路１００の通常動作時は、水晶発振器３０１がクロック発振回路１００に接続されていない。また、ＯＳＣクロックカウンタ１０２、基準クロックカウンタ１０３、比較回路１０４、及び探索回路１０５は動作しない。
【００６４】
この状態において電源が投入されると、ＣＰＵ２０１は、発振部１０１より入力される未調整のクロック信号による仮動作を開始する。仮動作を開始したＣＰＵ２０１は、ＲＯＭ２０２より、通常動作用のプログラムを読み出し、実行する。プログラムの実行後、フラッシュメモリ等に記録された探索済みの周波数調整コードをレジスタ１０６に格納する指示を含むＩ２ＣコマンドをＣＰＵ２０１へ送信する。
【００６５】
このＩ２Ｃコマンドが外部Ｉ／Ｆ２０３を介して受信されると、周波数調整コードがレジスタ１０６に書き込まれる。発振部１０１は、レジスタ１０６より周波数調整コードを読み出し、周波数調整コードの設定を行う。
【００６６】
これにより発振部１０１に含まれる８ビットのＲ−２Ｒラダー部の調整が行われる。そして調整後の状態でＯＳＣ＿ＣＬＫを生成し、外部端子Ｔ２を介してＣＰＵ２０１へ出力する。以降、ＣＰＵ２０１は、ＯＳＣ＿ＣＬＫにより通常動作を行う。
＜その他の変形例＞
【００６７】
なお、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
【００６８】
例えば、上記実施形態では発振部１０１がＯＳＣ＿ＣＬＫを出力する出力端が一つであるが、図４に示すように、複数の出力端を備える形態でもよい。これにより、ＯＳＣクロックカウンタ１０２とＣＰＵ２０１とに対して、ＯＳＣ＿ＣＬＫを出力するか否かを個別に制御可能とする。探索回路１０５は、通常動作時において、ＣＰＵ２０１にのみＯＳＣ＿ＣＬＫを出力するよう発振部１０１を制御する。また探索回路１０５は、周波数調整動作時において、ＯＳＣクロックカウンタ１０２にのみＯＳＣ＿ＣＬＫを出力するよう発振部１０１を制御する。以上の構成とすることにより、例えば周波数調整動作時においてＯＳＣ＿ＣＬＫが一時的にＣＰＵ２０１の動作限界クロックを上回り、装置の誤動作を招くといった事態を回避することができる。
【００６９】
また上記実施形態では、ＲＥＦ＿ＣＮＴとして１１ｂｉｔの値（０〜２０４７）を用い、この中間値（１０２３）とＶＯＣ＿ＣＮＴとを比較しているが、これらの具体的な数値は設計の段階において適宜変更が可能である。
【産業上の利用可能性】
【００７０】
本発明は、マイクロプロセッサ、画像処理プロセッサ、マルチメディアプロセッサ、ＩＰコア、モバイル機器、ゲーム機、ＰＤＡなどの装置において、クロック信号の精度の向上を図る上で有用な技術である。
【符号の説明】
【００７１】
１００ クロック発振回路
１０１ 発振部
１０２ ＯＳＣクロックカウンタ（第１カウンタ）
１０３ 基準クロックカウンタ（第２カウンタ）
１０４ 比較回路
１０５ 探索回路（周波数調整コード探索回路）
１０６ レジスタ
２０１ ＣＰＵ
２０２ ＲＯＭ
２０３ 外部Ｉ／Ｆ
２０４ Ｉ２Ｃバス
３０１ 水晶発振器
【特許請求の範囲】
【請求項１】
周波数調整コードに応じた発振周波数のクロック信号を出力する発振部と、
前記クロック信号の発振周波数を計測する第１カウンタと、
外部より与えられる基準クロック信号の発振周波数を計測する第２カウンタと、
前記第１カウンタの計測値と前記第２カウンタの計測値とを比較する比較回路と、
前記クロック信号の発振周波数と前記基準クロック信号の発振周波数とが一致するように、前記比較回路の出力をモニタしながら、前記周波数調整コードの自動探索を行う周波数調整コード探索回路と、
自動探索済みの前記周波数調整コードを格納するレジスタと、
を有し、
前記発振部は、
通常動作時において、前記レジスタに格納された前記周波数調整コードに応じて前記クロック信号の発振周波数を設定し、
周波数調整動作時において、前記周波数調整コード探索回路により設定された前記周波数調整コードに応じて前記クロック信号の発振周波数を設定すること
を特徴とするクロック発振回路。
【請求項２】
前記周波数調整コード探索回路は、前記周波数調整動作時において、前記クロック発振回路の外部に対する前記クロック信号の出力を停止するよう前記発振部を制御すること
を特徴とする請求項１に記載のクロック発振回路。
【請求項３】
前記周波数調整コード探索回路は、前記周波数調整動作時において、前記比較回路の出力に基づいて前記周波数調整コードを更新する更新動作と、更新後の前記周波数調整コードを前記発振部に設定する設定動作とを、予め定められた回数だけ繰り返し行うこと
を特徴とする請求項２に記載のクロック発振回路。
【請求項４】
前記発振部は、ｍビット（ｍは自然数）の前記周波数調整コードに応じて前記クロック信号の発振周波数を設定し、
前記周波数調整コード探索回路は、前記更新動作と前記設定動作との繰り返しをｍ回行い、１回の前記更新動作において前記比較回路の出力を前記周波数調整コードの１ビットに反映すること
を特徴とする請求項３に記載のクロック発振回路。
【請求項５】
前記周波数調整コード探索回路は、自動探索済みの前記周波数調整コードを前記レジスタに格納した後、前記周波数調整コードの読み出しを許可するフラグを設定すること
を特徴とする請求項４に記載のクロック発振回路。
【請求項１】
周波数調整コードに応じた発振周波数のクロック信号を出力する発振部と、
前記クロック信号の発振周波数を計測する第１カウンタと、
外部より与えられる基準クロック信号の発振周波数を計測する第２カウンタと、
前記第１カウンタの計測値と前記第２カウンタの計測値とを比較する比較回路と、
前記クロック信号の発振周波数と前記基準クロック信号の発振周波数とが一致するように、前記比較回路の出力をモニタしながら、前記周波数調整コードの自動探索を行う周波数調整コード探索回路と、
自動探索済みの前記周波数調整コードを格納するレジスタと、
を有し、
前記発振部は、
通常動作時において、前記レジスタに格納された前記周波数調整コードに応じて前記クロック信号の発振周波数を設定し、
周波数調整動作時において、前記周波数調整コード探索回路により設定された前記周波数調整コードに応じて前記クロック信号の発振周波数を設定すること
を特徴とするクロック発振回路。
【請求項２】
前記周波数調整コード探索回路は、前記周波数調整動作時において、前記クロック発振回路の外部に対する前記クロック信号の出力を停止するよう前記発振部を制御すること
を特徴とする請求項１に記載のクロック発振回路。
【請求項３】
前記周波数調整コード探索回路は、前記周波数調整動作時において、前記比較回路の出力に基づいて前記周波数調整コードを更新する更新動作と、更新後の前記周波数調整コードを前記発振部に設定する設定動作とを、予め定められた回数だけ繰り返し行うこと
を特徴とする請求項２に記載のクロック発振回路。
【請求項４】
前記発振部は、ｍビット（ｍは自然数）の前記周波数調整コードに応じて前記クロック信号の発振周波数を設定し、
前記周波数調整コード探索回路は、前記更新動作と前記設定動作との繰り返しをｍ回行い、１回の前記更新動作において前記比較回路の出力を前記周波数調整コードの１ビットに反映すること
を特徴とする請求項３に記載のクロック発振回路。
【請求項５】
前記周波数調整コード探索回路は、自動探索済みの前記周波数調整コードを前記レジスタに格納した後、前記周波数調整コードの読み出しを許可するフラグを設定すること
を特徴とする請求項４に記載のクロック発振回路。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２０１３−５８９４７（Ｐ２０１３−５８９４７Ａ）
【公開日】平成２５年３月２８日（２０１３．３．２８）
【国際特許分類】
【出願番号】特願２０１１−１９６６３６（Ｐ２０１１−１９６６３６）
【出願日】平成２３年９月９日（２０１１．９．９）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
【Ｆターム（参考）】
【公開日】平成２５年３月２８日（２０１３．３．２８）
【国際特許分類】
【出願日】平成２３年９月９日（２０１１．９．９）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
【Ｆターム（参考）】
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