ゲートドライブ回路
【課題】ターンオン時のスイッチング特性が変動せず、電力損失を発生せずにスイッチング素子を安定してターンオンさせることができるゲートドライブ回路。
【解決手段】ドレインとソースとゲートとを有し且つワイドバンドギャップ半導体かなるスイッチグ素子Ｑ１のゲートに制御回路からの制御信号を印加することによりスイッチング素子をオンオフ駆動させるゲートドライブ回路であって、制御回路とスイッチング素子のゲートとの間に接続され、第1のコンデンサＣ１と第1の抵抗Ｒ１とからなる並列回路と、スイッチング素子のゲートとソースとの間に接続され、制御信号のオフ信号に対して遅延させてゲートとソースとの間を短絡する短絡手段Ｓ４とを備える。
【解決手段】ドレインとソースとゲートとを有し且つワイドバンドギャップ半導体かなるスイッチグ素子Ｑ１のゲートに制御回路からの制御信号を印加することによりスイッチング素子をオンオフ駆動させるゲートドライブ回路であって、制御回路とスイッチング素子のゲートとの間に接続され、第1のコンデンサＣ１と第1の抵抗Ｒ１とからなる並列回路と、スイッチング素子のゲートとソースとの間に接続され、制御信号のオフ信号に対して遅延させてゲートとソースとの間を短絡する短絡手段Ｓ４とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング素子のゲートをドライブするゲートドライブ回路に関する。
【背景技術】
【０００２】
ＧａＮデバイスは、既存のＳｉデバイスをはるかに凌駕するポテンシャルを持つため、その実用化が待ち望まれている。しかし、通常のＧａＮＦＥＴは、ノーマリオン型であるため、マイナス電源が必要である。
【０００３】
一方、ノーマリオフ型のＧａＮＦＥＴは、非常に作製が困難である。また、ノーマリオフ型ＧａＮＦＥＴは、しきい値電圧が＋１Ｖ程度であり、既存のＳｉＭＯＳＦＥＴに比べてしきい値電圧が非常に低い（問題点１）。
【０００４】
また、ノーマリオフ型ＧａＮＦＥＴでは、ゲート・ソース間がＳｉＭＯＳＦＥＴのような絶縁構造ではなく、大きな電圧を印加すると、大電流が流れてしまうダイオード特性を示す。このため、ゲートへ大電圧を印加時すると、ノーマリオフ型ＧａＮＦＥＴが破壊し易くなる（問題点２）。
【０００５】
即ち、ノーマリオフ型ＧａＮＦＥＴには、既存のＳｉＭＯＳＦＥＴ（IGBT（絶縁ゲートバイポーラトランジスタ））用のゲートドライブ回路をそのまま使用することができず、ノーマリオフ型のＧａＮＦＥＴ専用のドライブ回路が必要である。
【０００６】
また、問題点１について、ターンオフ時間を短縮するためには、しきい値電圧より充分低い電圧を印加する必要がある。しきい値電圧（＋１Ｖ）より充分低い電圧、即ち０Ｖ以下のマイナス電圧を印加する必要がある。このため、デバイスがノーマリオフ化できても、マイナス電源が必要になるのは好ましくない。
【０００７】
また、問題点２についてターンオン時間を短縮するには、しきい値電圧より充分高い電圧を印加する必要がある（本質的には電圧値ではなく瞬間的な大電流が必要である。電流値を稼ぐために電圧が高いほうが好都合である）。しかし、ＳｉＭＯＳＦＥＴのような１０Ｖ以上の高電圧をノーマリオフ型ＧａＮＦＥＴのゲートに印加することはできない。
【０００８】
そこで、問題点１と問題点２とを同時に解決する案として、図１０（ａ）〜図１０（ｃ）に示すように、通常のＭＯＳＦＥＴのドライブ回路でのゲート抵抗を挿入する個所に、コンデンサＣ１と抵抗Ｒ１とのＣＲ並列回路を適用する方式がある。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】２０１０−５１１６５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、この方式では、図１１に示すように、スイッチングの周波数やデューティ比が変化すると、スイッチング素子のターンオンする直前の負電圧値Ｐ１，Ｐ２，Ｐ３も同時に変化するので、ターンオン時のスイッチング特性（スイッチング時間）が変動してしまう。
【００１１】
また、ターンオフ期間中に負電圧がゲートに印加され安定したターンオフ状態を期待できる半面、内蔵ダイオードを持たないＧａＮＦＥＴにおいては、図１２に示すように、回生動作時（第三象限）に大きな電圧降下、電力損失（導通損失）を発生する。
【００１２】
また、周波数やデューティがある範囲で限定できれば、上記２つの問題点は抵抗とコンデンサとの値をうまく選び、ゲート電圧をゼロボルトに戻してから回生動作やターンオンをさせることで回避可能である。しかしながら、条件が限定される上に、しきい値電圧の低さに起因するノイズによる誤動作に弱くなる。
【００１３】
本発明は、ターンオン時のスイッチング特性が変動せず、電力損失を発生せずにスイッチング素子を安定してターンオンさせることができるゲートドライブ回路を提供することにある。
【課題を解決するための手段】
【００１４】
本発明は、ドレインとソースとゲートとを有し且つワイドバンドギャップ半導体からなるスイッチング素子の前記ゲートに制御回路からの制御信号を印加することにより前記スイッチング素子をオンオフ駆動させるゲートドライブ回路であって、前記制御回路と前記スイッチング素子の前記ゲートとの間に接続され、第1のコンデンサと第1の抵抗とからなる並列回路と、前記スイッチング素子の前記ゲートと前記ソースとの間に接続され、前記制御信号のオフ信号に対して遅延させて前記ゲートと前記ソースとの間を短絡する短絡手段とを備えることを特徴とする。
【発明の効果】
【００１５】
本発明によれば、短絡手段は、制御信号のオフ信号に対して遅延させてスイッチング素子のゲートとソースとの間を短絡するため、第１のコンデンサに蓄えられていた電荷は、第１の抵抗に加えて短絡手段を通しても放電されるので、ターンオン時のスイッチング特性が変動せず、電力損失を発生せずにスイッチング素子を安定してターンオンさせることができる。
【図面の簡単な説明】
【００１６】
【図１】実施例１のゲートドライブ回路の回路構成図及びシーケンス図である。
【図２】実施例２のゲートドライブ回路の回路構成図である。
【図３】実施例２のゲートドライブ回路の各部の動作波形を示す図である。
【図４】実施例３のゲートドライブ回路の回路構成図である。
【図５】実施例３のゲートドライブ回路の各部の動作波形を示す図である。
【図６】実施例４のゲートドライブ回路の回路構成図である。
【図７】実施例４の変形例のゲートドライブ回路の回路構成図である。
【図８】実施例５のゲートドライブ回路の回路構成図である。
【図９】実施例５のゲートドライブ回路の各部の動作波形を示す図である。
【図１０】従来のゲートドライブ回路の回路構成図である。
【図１１】従来のゲートドライブ回路の周波数やデューティの変化によりターンオン特性が変動する様子を示す図である。
【図１２】ＧａＮＦＥＴの電圧対電流の特性を示す図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施の形態に係るゲートドライブ回路を説明する。
【実施例１】
【００１８】
図１は、本発明の実施例１のゲートドライブ回路の回路構成図及びシーケンス図である。図１に示すゲートドライブ回路において、電源Ｖｃｃの両端には、スイッチＳ１とスイッチＳ２との直列回路が接続されている。スイッチＳ１とスイッチＳ２とを交互にオンオフさせることにより、パルス信号が生成されるようになっている。スイッチＳ１とスイッチＳ２とは制御回路に相当し、パルス信号は制御信号に相当する。
【００１９】
スイッチング素子Ｑ１は、ＧａＮＦＥＴからなり、ゲートとドレインとソースとを有している。スイッチング素子Ｑ１のゲートとスイッチＳ１とスイッチＳ２との接続点との間には、コンデンサＣ１と抵抗Ｒ１とのＣＲ並列回路が接続される。
【００２０】
前記パルス信号は、コンデンサＣ１と抵抗Ｒ１とのＣＲ並列回路を介してスイッチング素子Ｑ１のゲートに印加されるようになっている。
【００２１】
また、実施例１のゲートドライブ回路は、スイッチング素子Ｑ１のゲート・ソース間に並列にスイッチＳ４を設けている。スイッチＳ４は、コンデンサＣ１と抵抗Ｒ１とのＣＲ並列回路におけるコンデンサＣ１の電荷を引き抜くもので、通常ではオフ状態であるが、スイッチング素子Ｑ１をオフしている期間中のいずれかのタイミングにおいてオンされる。
【００２２】
以上の構成によれば、スイッチング素子Ｑ１のターンオン時には、ＣＲ並列回路の効果により高速なスイッチングとその後のゲート過電流保護が実現される。スイッチング素子Ｑ１のオン定常状態時には、コンデンサＣ１には、ゲートドライブ回路出力のオン時出力電圧Vccとスイッチング素子Ｑ１のゲート−ソース間電圧Vf_gs（＝ゲート・ソース間等価ダイオードの順方向電圧降下）との差の電圧が充電される。
【００２３】
スイッチング素子Ｑ１のターンオフ時には、スイッチング素子Ｑ１のゲートに、コンデンサＣ１に蓄えられた電荷（電圧）による負電圧が印加され、スイッチング素子Ｑ１の高速なターンオフが実現される。
【００２４】
スイッチング素子Ｑ１のオフ期間中にはコンデンサＣ１は、コンデンサＣ１と抵抗Ｒ１とで決まる時定数で放電される。しかし、コンデンサＣ１の電荷が完全に放電されない時にスイッチング素子Ｑ１の次のターンオンが開始されると、ゲート電圧が負電圧の状態からターンオンが開始される。即ち、周波数、デューティ比でターンオン直前の負電圧が変動し、スイッチ特性が変動してしまう。また、ゲート負電圧時での回生動作時には電圧降下が増大し電力損失が増加する。
【００２５】
そこで、図１（ｂ）に示すように、スイッチＳ１をオフすることで、スイッチング素子Ｑ１をターンオフした時（時刻ｔ０）からある時間経過後の時刻ｔ１に、スイッチＳ４をオンさせる。このため、コンデンサＣ１に蓄えられていた電荷は、抵抗Ｒ１に加えてスイッチＳ４を通しても放電される。
【００２６】
スイッチＳ１が抵抗Ｒ１に比較して十分に低インピーダンスであれば、ターンオフ期間中の極めて短い時間の間にコンデンサＣ１の電荷は、完全に放電される。ターンオンが開始される直前迄に、コンデンサＣ１の電荷を完全放電状態にすることで、周波数、デューティ比に関わらず、スイッチング素子Ｑ１を安定してターンオンさせることができる。
【００２７】
さらに回生動作期間中もこのスイッチＳ４をオン状態とし、スイッチング素子Ｑ１のゲート・ソース間電圧を安定してゼロボルトとすることで、ノイズにも強く、電力損失の少ない回生動作が実現できる。
【実施例２】
【００２８】
図２は、実施例２のゲートドライブ回路の回路構成図である。図２に示す実施例２においては、スイッチＳ４が、ｎ型ＭＯＳＦＥＴ同士又はp型ＭＯＳＦＥＴ同士の、ソースとゲートを各々共通に接続した双方向スイッチＳ４ａ，Ｓ４ｂで構成されている。双方向スイッチＳ４ａ，Ｓ４ｂは、スイッチング素子Ｑ１のゲート・ソースに並列に接続される。スイッチング素子Ｑ１がターンオフした後、ある時間経過後に、双方向スイッチＳ４ａ，Ｓ４ｂをオンさせる信号を印加すると、ＣＲ並列回路のコンデンサＣ１の放電は、速やかに終了する。回生動作させる場合、スイッチング素子Ｑ１のオフ期間中は、双方向スイッチＳ４ａ，Ｓ４ｂは、そのままオン状態にしておくのが好ましい。
【００２９】
既存のゲートドライブＩＣを用いた場合、スイッチＳ４の制御用信号を生成すのが面倒である。スイッチＳ４にp型ＭＯＳＦＥＴを適用した場合、以下のような簡単な追加回路でその制御信号を生成することができる。
【００３０】
なお、ドライブＩＣの出力は、標準的なＭＯＳＦＥＴの駆動電圧を想定して０Ｖ〜１２Ｖ程度とする。（０Ｖが負電圧でも、正側電圧が２０Ｖ程度であっても、下記のメカニズムは大きく変わらない）
双方向スイッチＳ４ａ，Ｓ４ｂのゲートとドライブＩＣの出力間にはコンデンサＣ２が接続される。双方向スイッチＳ４ａ，Ｓ４ｂのゲートとドライブ回路のマイナス側出力（＝スイッチング素子Ｑ１のソース）間には、ダイオードＤ１（と抵抗の直列回路）が接続される。
【００３１】
このような構成によれば、双方向スイッチＳ４ａ，Ｓ４ｂのゲートに接続されたダイオードＤ１とコンデンサＣ２とにより、双方向スイッチＳ４ａ，Ｓ４ｂのゲート電圧は、＋０．６Ｖ〜−１１．４Ｖにクランプされる。
【００３２】
ここで、０．６ＶはダイオードＤ１の順方向電圧Vfである。このクランプされた信号により、p型ＭＯＳＦＥＴで構成されたスイッチＳ４ａ，Ｓ４ｂは、スイッチＳ２と同期してオン、オフする。しかし、スイッチＳ４ａ，Ｓ４ｂを駆動する信号は、スイッチＳ２の出力により生成されているので、スイッチＳ４ａ，Ｓ４ｂはスイッチＳ２よりも少し遅延する。
【００３３】
ドライブ回路電源電圧をＶｃｃ、ダイオードＤ１の順方向電圧をＶｆ（Ｄ１）、スイッチＳ４ａのゲート電圧閾値をＶｔｈ（Ｓ４ａ）、（双方向スイッチＳ４ｂと並列に接続されている）ダイオードＤ３の順方向電圧をＶｆ（Ｄ３）と規定すると、双方向スイッチＳ４ａのゲート電圧閾値は、下式の条件でオンできる。
【００３４】
Ｖｃｃ−Ｖｆ（Ｄ１）＞｜Ｖｔｈ（Ｓ４ａ）｜＋Ｖｆ（Ｄ３）
双方向スイッチＳ４ａのゲート電圧はマイナス電圧のため、絶対値の電圧で示しています。
【００３５】
スイッチング素子Ｑ１がターンオフした瞬間では、ＣＲ並列回路の効果で、スイッチング素子Ｑ１には負電圧が印加される。次に、その直後に双方向スイッチＳ４ａ，Ｓ４ｂがオンし、ＣＲ並列回路のコンデンサＣ１は速やかに放電され、スイッチング素子Ｑ１のゲート電圧はゼロボルトになる。
【００３６】
このターンオフ期間中、双方向スイッチＳ４ａ，Ｓ４ｂは、オン状態を保持しているので、安定したスイッチング素子Ｑ１の回生動作が実現できる。スイッチング素子Ｑ１がターンオンした場合、双方向スイッチＳ４ａ，Ｓ４ｂのゲート電圧は、＋０．６Ｖになるため、双方向スイッチＳ４ａ，Ｓ４ｂはオフ状態になる。
【００３７】
図３は、実施例２のゲートドライブ回路の各部の動作波形を示す図である。Ｑ１ｖはドライブＩＣ段の出力、Ｑ１ｇはスイッチＳ４ａ，Ｓ４ｂがない時のスイッチング素子Ｑ１のゲート波形、Ｑ１ｇｓ４はスイッチＳ４ａ，Ｓ４ｂがある時のスイッチング素子Ｑ１のゲート波形、Ｓ４ｇはP型ＭＯＳＦＥＴで構成した双方向スイッチＳ４ａ，Ｓ４ｂのゲート波形になりドライブＩＣ段出力波形が双方向スイッチＳ４ａ，Ｓ４ｂのゲートに接続したダイオードＤ１とコンデンサＣ２によってクランプされた波形を示す。
【実施例３】
【００３８】
図４は、実施例３のゲートドライブ回路の回路構成図である。図４に示す実施例３においては、双方向スイッチＳ４ａ，Ｓ４ｂのゲートとドライブＩＣの出力間にはコンデンサＣ２が接続される。双方向スイッチＳ４ａ，Ｓ４ｂのゲートとスイッチング素子Ｑ１のゲート間にダイオードＤ１と抵抗Ｒ２との直列回路が接続される。
【００３９】
このような構成によれば、スイッチング素子Ｑ１がターンオフした瞬間は、ＣＲ並列回路の効果で、スイッチング素子Ｑ１には負電圧が印加される。双方向スイッチＳ４ａ，Ｓ４ｂのゲートに接続した抵抗Ｒ２とコンデンサＣ２との時定数により、双方向スイッチＳ４ａ，Ｓ４ｂのゲート電圧は徐々に負電圧を増していく。
【００４０】
そして、スイッチング素子Ｑ１のゲート電圧が負電圧のとき、双方向スイッチを構成するスイッチＳ４ｂは、内蔵ダイオードＤ３がオンした状態になる。双方向スイッチＳ４のゲート電圧＝スイッチＳ４ａのゲート電圧が、スイッチＳ４ａのしきい値電圧とスイッチＳ４ｂの内蔵ダイオードＤ３の順方向電圧Vfの和より大きくなれば、スイッチＳ４ａ、即ち、双方向スイッチＳ４がオンする。双方向スイッチＳ４ａ，Ｓ４ｂがオンすることでＣＲ並列回路のコンデンサＣ１は、速やかに放電され、スイッチング素子Ｑ１のゲート電圧はゼロボルトになる。
【００４１】
コンデンサＣ２の充電電圧、すなわちＳ４ｇ電圧（負電圧時）と双方向スイッチＳ４ａのゲート電圧閾値は下式の条件でオンできることになる。
【００４２】
｜ＶＳ４ｇ｜＞｜Ｖｔｈ（Ｓ４ａ）｜＋Ｖｆ（Ｄ３）
双方向スイッチＳ４ａ，Ｓ４ｂのゲートにはその（負の）ゲート電圧を印加しているコンデンサＣ２の放電を妨げる方向にダイオードＤ１が接続されているので、コンデンサの端子間電圧は変動しない。すなわち、双方向スイッチＳ４ａ，Ｓ４ｂはオン状態を保持し、安定したスイッチング素子Ｑ１の回生動作が実現できる。
【００４３】
スイッチング素子Ｑ１が、ターンオンした場合には、双方向スイッチＳ４ａ，Ｓ４ｂのゲートに接続されたコンデンサＣ２ごと正の電圧側に振られるので、双方向スイッチＳ４ａ，Ｓ４ｂのゲートは正の電圧が加わり、双方向スイッチＳ４ａ，Ｓ４ｂはオフする。コンデンサＣ２の電荷は、充電し双方向スイッチＳ４ａ，Ｓ４ｂのゲート電圧はほぼスイッチング素子Ｑ１のゲート電圧と同じになり、双方向スイッチＳ４ａ，Ｓ４ｂはオフ状態になる。
【００４４】
実施例３は、実施例２に比較して、双方向スイッチＳ４ａ．Ｓ４ｂのオン時ゲート電圧が（絶対値で）低くなり、その後のスイッチング素子Ｑ１のターンオン時の双方向スイッチＳ４ａ，Ｓ４ｂの影響を少なくできる。
【００４５】
また、スイッチング素子Ｑ１がターンオン状態時の双方向スイッチＳ４ａ，Ｓ４ｂのゲート電圧が正の電圧であるため、双方向スイッチＳ４ａ，Ｓ４ｂの誤動作オンを発生し難くすることができる。
【００４６】
図５は、実施例３のゲートドライブ回路の各部の動作波形を示す図である。Ｑ１ｖはドライブＩＣ段の出力、Ｑ１ｇはスイッチＳ４がない時のスイッチング素子Ｑ１のゲート波形、Ｑ１ｇｓ４はスイッチＳ４がある時のスイッチング素子Ｑ１のゲート波形、Ｓ４ｇはP型ＭＯＳＦＥＴで構成した双方向スイッチＳ４のゲート波形で双方向スイッチのゲートに接続した抵抗とコンデンサとの時定数によってスイッチング素子Ｑ１のゲートに遅れて電圧が降下し、ある電圧で双方向スイッチがオンする様子を示している。
【実施例４】
【００４７】
図６は、実施例４のゲートドライブ回路の回路構成図である。図６に示す実施例４は、双方向スイッチＳ４ａ，Ｓ４ｂに代えて、スイッチング素子Ｑ１のゲートとソースとの間に、１個のｐ型ＭＯＳＦＥＴＳ４ａと１個のダイオードＤ３との直列回路から構成される逆阻止スイッチを接続したことを特徴とする。この場合、ダイオードＤ３のアノードをスイッチング素子Ｑ１のソースに接続し、ｐ型ＭＯＳＦＥＴＳ４ａのドレインをスイッチング素子Ｑ１のゲートに接続している。
【００４８】
このような逆阻止スイッチを用いても、双方向スイッチＳ４ａ，Ｓ４ｂの効果と同様な効果が得られる。スイッチング素子Ｑ１の安定したターンオフ状態を維持するためには、逆阻止スイッチに使用するダイオードは、ＳＢＤ（ショットキーバリアダイオード）などの低い順方向電圧Ｖｆを持つダイオードであることが望ましい。
【００４９】
また、図６に示す実施例４は、図７に示すように変形することができる。即ち、ダイオードＤ３のカソードをスイッチング素子Ｑ１のゲートに接続し、ｐ型ＭＯＳＦＥＴＳ４ａのソースをスイッチング素子Ｑ１のソースに接続している。このような構成であっても、実施例３の効果と同様な効果が得られる。
【００５０】
なお、追加スイッチＳ４を１個のp型ＭＯＳＦＥＴあるいは１個のn型ＭＯＳＦＥＴで構成する場合には、スイッチング素子Ｑ１のターンオン時に、このスイッチング素子Ｑ１の内蔵ダイオードに電流が流れ、スイッチング素子Ｑ１のゲート電圧が０．７Vになり、スイッチング素子Ｑ１は動作しない。
【００５１】
また、通常、バイポーラトランジスタに逆阻止能力が保障されていないため、本スイッチを１個のバイポーラトランジスタで構成することは好ましくない。なお、逆阻止特性が保障されている場合にはこの限りではない。
【実施例５】
【００５２】
図８は、実施例５のゲートドライブ回路の回路構成図である。図８において、ゲート駆動回路１０（本発明の制御回路に対応）は、０Ｖと＋１０Ｖとからなるパルス信号を出力する。ゲート駆動回路１０は、抵抗Ｒ３０とインダクタＬ３０とからなる配線インピーダンスを抵抗Ｒ１の一端と抵抗Ｒ３の一端とに接続される。
【００５３】
抵抗Ｒ１の両端には抵抗Ｒ３とコンデンサＣ１との直列回路が並列に接続されている。抵抗Ｒ１，Ｒ３とコンデンサＣ１とは、スピードアップ回路を構成する。抵抗Ｒ１の他端にはコンデンサＣ３の一端とＮＰＮトランジスタＱ２のエミッタとスイッチング素子Ｑ１のゲートに接続されている。
【００５４】
コンデンサＣ３の他端は抵抗Ｒ５の一端とＮＰＮトランジスタＱ２のベースとに接続され、抵抗Ｒ５の他端は、抵抗Ｒ１の一端と抵抗Ｒ３の一端とに接続されている。ＮＰＮトランジスタＱ２のコレクタは、スイッチング素子Ｑ１のソースに接続されている。ＮＰＮトランジスタＱ２とコンデンサＣ３と抵抗Ｒ５とは、短絡手段を構成する。
【００５５】
次にこのように構成された実施例５のゲートドライブ回路の動作を図９に示すタイミングチャートを参照しながら詳細に説明する。
【００５６】
まず、時刻ｔ１において、ゲート駆動回路１０が＋１０Ｖの制御信号（図９のＧａＮ駆動回路出力）を出力すると、抵抗Ｒ３０及びインダクタＬ３０にはゲート駆動回路電流が流れる。制御信号は抵抗Ｒ１，Ｒ３及びコンデンサＣ１を介してスイッチング素子Ｑ１のゲートに印加されて、スイッチング素子Ｑ１がオンする。このとき、トランジスタＱ２のベース−エミッタ間の電圧Ｖ（ｇｓ）は略ゼロボルトとなる。
【００５７】
次に、時刻ｔ２において、スイッチング素子Ｑ１をターンオフするために、ゲート駆動回路１０は、０Ｖの制御信号をスイッチング素子Ｑ１のゲートに印加する。すると、抵抗Ｒ１，Ｒ３及びコンデンサＣ１からなるスピードアップ回路により、スイッチング素子Ｑ１のゲート−ソース間の電圧Ｖ（ｇｓ）がゼロボルト以下に下降する。
【００５８】
このため、インダクタＬ３０側から抵抗Ｒ５を介してコンデンサＣ３に電流が流れるため、コンデンサＣ３の両端電圧ＶＣ２、即ち、ＮＰＮトランジスタＱ２のベース−エミッタ間の電圧が時刻ｔ２から時刻ｔ３において、徐々に上昇していく。
【００５９】
そして、コンデンサＣ３の両端電圧がＮＰＮトランジスタＱ２のベース−エミッタ間の順方向電圧ＶＦを超えると、ＮＰＮトランジスタＱ２がオンする。即ち、スイッチング素子Ｑ１のベース−エミッタ間が短絡されるので、スイッチング素子Ｑ１のベース−エミッタ間の電圧が略ゼロボルトになる。
【００６０】
このように、スイッチング素子Ｑ１のターンオフ時にスイッチング素子Ｑ１のゲートに負バイアスを一定時間確保することができ、スイッチング素子Ｑ１をターンオフした時からある時間経過後にスイッチング素子Ｑ１のゲート−ソース間の電圧を略ゼロボルトにできる。
【００６１】
なお、本発明は、実施例１乃至実施例５のゲートドライブ回路に限定されることはない。ＣＭＯＳとバイポーラトランジスタとの組合せについては、所望の動作タイミングが得られる組合せであれば、これに限定されない。
【００６２】
また、本発明に適用されるスイッチング素子は、ＧａＮＦＥＴだけでなく、Ｓｉ又はＳｉＣでも良い。また、本発明は、しきい値電圧が低く、絶縁ゲートではないＪＦＥＴ（ジャンクションＦＥＴ）的な挙動を示すデバイスにも適用可能である。
【符号の説明】
【００６３】
１０ ゲート駆動回路
Ｑ１ スイッチング素子
Ｑ２ ＮＰＮトランジスタ
Ｓ１，Ｓ２，Ｓ４ スイッチ
Ｓ４ａ，Ｓ４ｂ 双方向スイッチ
Ｃ１，Ｃ２，Ｃ３ コンデンサ
Ｄ１，Ｄ２，Ｄ３ ダイオード
Ｖｃｃ 電源
Ｒ１〜Ｒ５，Ｒ３０ 抵抗
Ｌ３０ インダクタ
【技術分野】
【０００１】
本発明は、スイッチング素子のゲートをドライブするゲートドライブ回路に関する。
【背景技術】
【０００２】
ＧａＮデバイスは、既存のＳｉデバイスをはるかに凌駕するポテンシャルを持つため、その実用化が待ち望まれている。しかし、通常のＧａＮＦＥＴは、ノーマリオン型であるため、マイナス電源が必要である。
【０００３】
一方、ノーマリオフ型のＧａＮＦＥＴは、非常に作製が困難である。また、ノーマリオフ型ＧａＮＦＥＴは、しきい値電圧が＋１Ｖ程度であり、既存のＳｉＭＯＳＦＥＴに比べてしきい値電圧が非常に低い（問題点１）。
【０００４】
また、ノーマリオフ型ＧａＮＦＥＴでは、ゲート・ソース間がＳｉＭＯＳＦＥＴのような絶縁構造ではなく、大きな電圧を印加すると、大電流が流れてしまうダイオード特性を示す。このため、ゲートへ大電圧を印加時すると、ノーマリオフ型ＧａＮＦＥＴが破壊し易くなる（問題点２）。
【０００５】
即ち、ノーマリオフ型ＧａＮＦＥＴには、既存のＳｉＭＯＳＦＥＴ（IGBT（絶縁ゲートバイポーラトランジスタ））用のゲートドライブ回路をそのまま使用することができず、ノーマリオフ型のＧａＮＦＥＴ専用のドライブ回路が必要である。
【０００６】
また、問題点１について、ターンオフ時間を短縮するためには、しきい値電圧より充分低い電圧を印加する必要がある。しきい値電圧（＋１Ｖ）より充分低い電圧、即ち０Ｖ以下のマイナス電圧を印加する必要がある。このため、デバイスがノーマリオフ化できても、マイナス電源が必要になるのは好ましくない。
【０００７】
また、問題点２についてターンオン時間を短縮するには、しきい値電圧より充分高い電圧を印加する必要がある（本質的には電圧値ではなく瞬間的な大電流が必要である。電流値を稼ぐために電圧が高いほうが好都合である）。しかし、ＳｉＭＯＳＦＥＴのような１０Ｖ以上の高電圧をノーマリオフ型ＧａＮＦＥＴのゲートに印加することはできない。
【０００８】
そこで、問題点１と問題点２とを同時に解決する案として、図１０（ａ）〜図１０（ｃ）に示すように、通常のＭＯＳＦＥＴのドライブ回路でのゲート抵抗を挿入する個所に、コンデンサＣ１と抵抗Ｒ１とのＣＲ並列回路を適用する方式がある。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】２０１０−５１１６５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、この方式では、図１１に示すように、スイッチングの周波数やデューティ比が変化すると、スイッチング素子のターンオンする直前の負電圧値Ｐ１，Ｐ２，Ｐ３も同時に変化するので、ターンオン時のスイッチング特性（スイッチング時間）が変動してしまう。
【００１１】
また、ターンオフ期間中に負電圧がゲートに印加され安定したターンオフ状態を期待できる半面、内蔵ダイオードを持たないＧａＮＦＥＴにおいては、図１２に示すように、回生動作時（第三象限）に大きな電圧降下、電力損失（導通損失）を発生する。
【００１２】
また、周波数やデューティがある範囲で限定できれば、上記２つの問題点は抵抗とコンデンサとの値をうまく選び、ゲート電圧をゼロボルトに戻してから回生動作やターンオンをさせることで回避可能である。しかしながら、条件が限定される上に、しきい値電圧の低さに起因するノイズによる誤動作に弱くなる。
【００１３】
本発明は、ターンオン時のスイッチング特性が変動せず、電力損失を発生せずにスイッチング素子を安定してターンオンさせることができるゲートドライブ回路を提供することにある。
【課題を解決するための手段】
【００１４】
本発明は、ドレインとソースとゲートとを有し且つワイドバンドギャップ半導体からなるスイッチング素子の前記ゲートに制御回路からの制御信号を印加することにより前記スイッチング素子をオンオフ駆動させるゲートドライブ回路であって、前記制御回路と前記スイッチング素子の前記ゲートとの間に接続され、第1のコンデンサと第1の抵抗とからなる並列回路と、前記スイッチング素子の前記ゲートと前記ソースとの間に接続され、前記制御信号のオフ信号に対して遅延させて前記ゲートと前記ソースとの間を短絡する短絡手段とを備えることを特徴とする。
【発明の効果】
【００１５】
本発明によれば、短絡手段は、制御信号のオフ信号に対して遅延させてスイッチング素子のゲートとソースとの間を短絡するため、第１のコンデンサに蓄えられていた電荷は、第１の抵抗に加えて短絡手段を通しても放電されるので、ターンオン時のスイッチング特性が変動せず、電力損失を発生せずにスイッチング素子を安定してターンオンさせることができる。
【図面の簡単な説明】
【００１６】
【図１】実施例１のゲートドライブ回路の回路構成図及びシーケンス図である。
【図２】実施例２のゲートドライブ回路の回路構成図である。
【図３】実施例２のゲートドライブ回路の各部の動作波形を示す図である。
【図４】実施例３のゲートドライブ回路の回路構成図である。
【図５】実施例３のゲートドライブ回路の各部の動作波形を示す図である。
【図６】実施例４のゲートドライブ回路の回路構成図である。
【図７】実施例４の変形例のゲートドライブ回路の回路構成図である。
【図８】実施例５のゲートドライブ回路の回路構成図である。
【図９】実施例５のゲートドライブ回路の各部の動作波形を示す図である。
【図１０】従来のゲートドライブ回路の回路構成図である。
【図１１】従来のゲートドライブ回路の周波数やデューティの変化によりターンオン特性が変動する様子を示す図である。
【図１２】ＧａＮＦＥＴの電圧対電流の特性を示す図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施の形態に係るゲートドライブ回路を説明する。
【実施例１】
【００１８】
図１は、本発明の実施例１のゲートドライブ回路の回路構成図及びシーケンス図である。図１に示すゲートドライブ回路において、電源Ｖｃｃの両端には、スイッチＳ１とスイッチＳ２との直列回路が接続されている。スイッチＳ１とスイッチＳ２とを交互にオンオフさせることにより、パルス信号が生成されるようになっている。スイッチＳ１とスイッチＳ２とは制御回路に相当し、パルス信号は制御信号に相当する。
【００１９】
スイッチング素子Ｑ１は、ＧａＮＦＥＴからなり、ゲートとドレインとソースとを有している。スイッチング素子Ｑ１のゲートとスイッチＳ１とスイッチＳ２との接続点との間には、コンデンサＣ１と抵抗Ｒ１とのＣＲ並列回路が接続される。
【００２０】
前記パルス信号は、コンデンサＣ１と抵抗Ｒ１とのＣＲ並列回路を介してスイッチング素子Ｑ１のゲートに印加されるようになっている。
【００２１】
また、実施例１のゲートドライブ回路は、スイッチング素子Ｑ１のゲート・ソース間に並列にスイッチＳ４を設けている。スイッチＳ４は、コンデンサＣ１と抵抗Ｒ１とのＣＲ並列回路におけるコンデンサＣ１の電荷を引き抜くもので、通常ではオフ状態であるが、スイッチング素子Ｑ１をオフしている期間中のいずれかのタイミングにおいてオンされる。
【００２２】
以上の構成によれば、スイッチング素子Ｑ１のターンオン時には、ＣＲ並列回路の効果により高速なスイッチングとその後のゲート過電流保護が実現される。スイッチング素子Ｑ１のオン定常状態時には、コンデンサＣ１には、ゲートドライブ回路出力のオン時出力電圧Vccとスイッチング素子Ｑ１のゲート−ソース間電圧Vf_gs（＝ゲート・ソース間等価ダイオードの順方向電圧降下）との差の電圧が充電される。
【００２３】
スイッチング素子Ｑ１のターンオフ時には、スイッチング素子Ｑ１のゲートに、コンデンサＣ１に蓄えられた電荷（電圧）による負電圧が印加され、スイッチング素子Ｑ１の高速なターンオフが実現される。
【００２４】
スイッチング素子Ｑ１のオフ期間中にはコンデンサＣ１は、コンデンサＣ１と抵抗Ｒ１とで決まる時定数で放電される。しかし、コンデンサＣ１の電荷が完全に放電されない時にスイッチング素子Ｑ１の次のターンオンが開始されると、ゲート電圧が負電圧の状態からターンオンが開始される。即ち、周波数、デューティ比でターンオン直前の負電圧が変動し、スイッチ特性が変動してしまう。また、ゲート負電圧時での回生動作時には電圧降下が増大し電力損失が増加する。
【００２５】
そこで、図１（ｂ）に示すように、スイッチＳ１をオフすることで、スイッチング素子Ｑ１をターンオフした時（時刻ｔ０）からある時間経過後の時刻ｔ１に、スイッチＳ４をオンさせる。このため、コンデンサＣ１に蓄えられていた電荷は、抵抗Ｒ１に加えてスイッチＳ４を通しても放電される。
【００２６】
スイッチＳ１が抵抗Ｒ１に比較して十分に低インピーダンスであれば、ターンオフ期間中の極めて短い時間の間にコンデンサＣ１の電荷は、完全に放電される。ターンオンが開始される直前迄に、コンデンサＣ１の電荷を完全放電状態にすることで、周波数、デューティ比に関わらず、スイッチング素子Ｑ１を安定してターンオンさせることができる。
【００２７】
さらに回生動作期間中もこのスイッチＳ４をオン状態とし、スイッチング素子Ｑ１のゲート・ソース間電圧を安定してゼロボルトとすることで、ノイズにも強く、電力損失の少ない回生動作が実現できる。
【実施例２】
【００２８】
図２は、実施例２のゲートドライブ回路の回路構成図である。図２に示す実施例２においては、スイッチＳ４が、ｎ型ＭＯＳＦＥＴ同士又はp型ＭＯＳＦＥＴ同士の、ソースとゲートを各々共通に接続した双方向スイッチＳ４ａ，Ｓ４ｂで構成されている。双方向スイッチＳ４ａ，Ｓ４ｂは、スイッチング素子Ｑ１のゲート・ソースに並列に接続される。スイッチング素子Ｑ１がターンオフした後、ある時間経過後に、双方向スイッチＳ４ａ，Ｓ４ｂをオンさせる信号を印加すると、ＣＲ並列回路のコンデンサＣ１の放電は、速やかに終了する。回生動作させる場合、スイッチング素子Ｑ１のオフ期間中は、双方向スイッチＳ４ａ，Ｓ４ｂは、そのままオン状態にしておくのが好ましい。
【００２９】
既存のゲートドライブＩＣを用いた場合、スイッチＳ４の制御用信号を生成すのが面倒である。スイッチＳ４にp型ＭＯＳＦＥＴを適用した場合、以下のような簡単な追加回路でその制御信号を生成することができる。
【００３０】
なお、ドライブＩＣの出力は、標準的なＭＯＳＦＥＴの駆動電圧を想定して０Ｖ〜１２Ｖ程度とする。（０Ｖが負電圧でも、正側電圧が２０Ｖ程度であっても、下記のメカニズムは大きく変わらない）
双方向スイッチＳ４ａ，Ｓ４ｂのゲートとドライブＩＣの出力間にはコンデンサＣ２が接続される。双方向スイッチＳ４ａ，Ｓ４ｂのゲートとドライブ回路のマイナス側出力（＝スイッチング素子Ｑ１のソース）間には、ダイオードＤ１（と抵抗の直列回路）が接続される。
【００３１】
このような構成によれば、双方向スイッチＳ４ａ，Ｓ４ｂのゲートに接続されたダイオードＤ１とコンデンサＣ２とにより、双方向スイッチＳ４ａ，Ｓ４ｂのゲート電圧は、＋０．６Ｖ〜−１１．４Ｖにクランプされる。
【００３２】
ここで、０．６ＶはダイオードＤ１の順方向電圧Vfである。このクランプされた信号により、p型ＭＯＳＦＥＴで構成されたスイッチＳ４ａ，Ｓ４ｂは、スイッチＳ２と同期してオン、オフする。しかし、スイッチＳ４ａ，Ｓ４ｂを駆動する信号は、スイッチＳ２の出力により生成されているので、スイッチＳ４ａ，Ｓ４ｂはスイッチＳ２よりも少し遅延する。
【００３３】
ドライブ回路電源電圧をＶｃｃ、ダイオードＤ１の順方向電圧をＶｆ（Ｄ１）、スイッチＳ４ａのゲート電圧閾値をＶｔｈ（Ｓ４ａ）、（双方向スイッチＳ４ｂと並列に接続されている）ダイオードＤ３の順方向電圧をＶｆ（Ｄ３）と規定すると、双方向スイッチＳ４ａのゲート電圧閾値は、下式の条件でオンできる。
【００３４】
Ｖｃｃ−Ｖｆ（Ｄ１）＞｜Ｖｔｈ（Ｓ４ａ）｜＋Ｖｆ（Ｄ３）
双方向スイッチＳ４ａのゲート電圧はマイナス電圧のため、絶対値の電圧で示しています。
【００３５】
スイッチング素子Ｑ１がターンオフした瞬間では、ＣＲ並列回路の効果で、スイッチング素子Ｑ１には負電圧が印加される。次に、その直後に双方向スイッチＳ４ａ，Ｓ４ｂがオンし、ＣＲ並列回路のコンデンサＣ１は速やかに放電され、スイッチング素子Ｑ１のゲート電圧はゼロボルトになる。
【００３６】
このターンオフ期間中、双方向スイッチＳ４ａ，Ｓ４ｂは、オン状態を保持しているので、安定したスイッチング素子Ｑ１の回生動作が実現できる。スイッチング素子Ｑ１がターンオンした場合、双方向スイッチＳ４ａ，Ｓ４ｂのゲート電圧は、＋０．６Ｖになるため、双方向スイッチＳ４ａ，Ｓ４ｂはオフ状態になる。
【００３７】
図３は、実施例２のゲートドライブ回路の各部の動作波形を示す図である。Ｑ１ｖはドライブＩＣ段の出力、Ｑ１ｇはスイッチＳ４ａ，Ｓ４ｂがない時のスイッチング素子Ｑ１のゲート波形、Ｑ１ｇｓ４はスイッチＳ４ａ，Ｓ４ｂがある時のスイッチング素子Ｑ１のゲート波形、Ｓ４ｇはP型ＭＯＳＦＥＴで構成した双方向スイッチＳ４ａ，Ｓ４ｂのゲート波形になりドライブＩＣ段出力波形が双方向スイッチＳ４ａ，Ｓ４ｂのゲートに接続したダイオードＤ１とコンデンサＣ２によってクランプされた波形を示す。
【実施例３】
【００３８】
図４は、実施例３のゲートドライブ回路の回路構成図である。図４に示す実施例３においては、双方向スイッチＳ４ａ，Ｓ４ｂのゲートとドライブＩＣの出力間にはコンデンサＣ２が接続される。双方向スイッチＳ４ａ，Ｓ４ｂのゲートとスイッチング素子Ｑ１のゲート間にダイオードＤ１と抵抗Ｒ２との直列回路が接続される。
【００３９】
このような構成によれば、スイッチング素子Ｑ１がターンオフした瞬間は、ＣＲ並列回路の効果で、スイッチング素子Ｑ１には負電圧が印加される。双方向スイッチＳ４ａ，Ｓ４ｂのゲートに接続した抵抗Ｒ２とコンデンサＣ２との時定数により、双方向スイッチＳ４ａ，Ｓ４ｂのゲート電圧は徐々に負電圧を増していく。
【００４０】
そして、スイッチング素子Ｑ１のゲート電圧が負電圧のとき、双方向スイッチを構成するスイッチＳ４ｂは、内蔵ダイオードＤ３がオンした状態になる。双方向スイッチＳ４のゲート電圧＝スイッチＳ４ａのゲート電圧が、スイッチＳ４ａのしきい値電圧とスイッチＳ４ｂの内蔵ダイオードＤ３の順方向電圧Vfの和より大きくなれば、スイッチＳ４ａ、即ち、双方向スイッチＳ４がオンする。双方向スイッチＳ４ａ，Ｓ４ｂがオンすることでＣＲ並列回路のコンデンサＣ１は、速やかに放電され、スイッチング素子Ｑ１のゲート電圧はゼロボルトになる。
【００４１】
コンデンサＣ２の充電電圧、すなわちＳ４ｇ電圧（負電圧時）と双方向スイッチＳ４ａのゲート電圧閾値は下式の条件でオンできることになる。
【００４２】
｜ＶＳ４ｇ｜＞｜Ｖｔｈ（Ｓ４ａ）｜＋Ｖｆ（Ｄ３）
双方向スイッチＳ４ａ，Ｓ４ｂのゲートにはその（負の）ゲート電圧を印加しているコンデンサＣ２の放電を妨げる方向にダイオードＤ１が接続されているので、コンデンサの端子間電圧は変動しない。すなわち、双方向スイッチＳ４ａ，Ｓ４ｂはオン状態を保持し、安定したスイッチング素子Ｑ１の回生動作が実現できる。
【００４３】
スイッチング素子Ｑ１が、ターンオンした場合には、双方向スイッチＳ４ａ，Ｓ４ｂのゲートに接続されたコンデンサＣ２ごと正の電圧側に振られるので、双方向スイッチＳ４ａ，Ｓ４ｂのゲートは正の電圧が加わり、双方向スイッチＳ４ａ，Ｓ４ｂはオフする。コンデンサＣ２の電荷は、充電し双方向スイッチＳ４ａ，Ｓ４ｂのゲート電圧はほぼスイッチング素子Ｑ１のゲート電圧と同じになり、双方向スイッチＳ４ａ，Ｓ４ｂはオフ状態になる。
【００４４】
実施例３は、実施例２に比較して、双方向スイッチＳ４ａ．Ｓ４ｂのオン時ゲート電圧が（絶対値で）低くなり、その後のスイッチング素子Ｑ１のターンオン時の双方向スイッチＳ４ａ，Ｓ４ｂの影響を少なくできる。
【００４５】
また、スイッチング素子Ｑ１がターンオン状態時の双方向スイッチＳ４ａ，Ｓ４ｂのゲート電圧が正の電圧であるため、双方向スイッチＳ４ａ，Ｓ４ｂの誤動作オンを発生し難くすることができる。
【００４６】
図５は、実施例３のゲートドライブ回路の各部の動作波形を示す図である。Ｑ１ｖはドライブＩＣ段の出力、Ｑ１ｇはスイッチＳ４がない時のスイッチング素子Ｑ１のゲート波形、Ｑ１ｇｓ４はスイッチＳ４がある時のスイッチング素子Ｑ１のゲート波形、Ｓ４ｇはP型ＭＯＳＦＥＴで構成した双方向スイッチＳ４のゲート波形で双方向スイッチのゲートに接続した抵抗とコンデンサとの時定数によってスイッチング素子Ｑ１のゲートに遅れて電圧が降下し、ある電圧で双方向スイッチがオンする様子を示している。
【実施例４】
【００４７】
図６は、実施例４のゲートドライブ回路の回路構成図である。図６に示す実施例４は、双方向スイッチＳ４ａ，Ｓ４ｂに代えて、スイッチング素子Ｑ１のゲートとソースとの間に、１個のｐ型ＭＯＳＦＥＴＳ４ａと１個のダイオードＤ３との直列回路から構成される逆阻止スイッチを接続したことを特徴とする。この場合、ダイオードＤ３のアノードをスイッチング素子Ｑ１のソースに接続し、ｐ型ＭＯＳＦＥＴＳ４ａのドレインをスイッチング素子Ｑ１のゲートに接続している。
【００４８】
このような逆阻止スイッチを用いても、双方向スイッチＳ４ａ，Ｓ４ｂの効果と同様な効果が得られる。スイッチング素子Ｑ１の安定したターンオフ状態を維持するためには、逆阻止スイッチに使用するダイオードは、ＳＢＤ（ショットキーバリアダイオード）などの低い順方向電圧Ｖｆを持つダイオードであることが望ましい。
【００４９】
また、図６に示す実施例４は、図７に示すように変形することができる。即ち、ダイオードＤ３のカソードをスイッチング素子Ｑ１のゲートに接続し、ｐ型ＭＯＳＦＥＴＳ４ａのソースをスイッチング素子Ｑ１のソースに接続している。このような構成であっても、実施例３の効果と同様な効果が得られる。
【００５０】
なお、追加スイッチＳ４を１個のp型ＭＯＳＦＥＴあるいは１個のn型ＭＯＳＦＥＴで構成する場合には、スイッチング素子Ｑ１のターンオン時に、このスイッチング素子Ｑ１の内蔵ダイオードに電流が流れ、スイッチング素子Ｑ１のゲート電圧が０．７Vになり、スイッチング素子Ｑ１は動作しない。
【００５１】
また、通常、バイポーラトランジスタに逆阻止能力が保障されていないため、本スイッチを１個のバイポーラトランジスタで構成することは好ましくない。なお、逆阻止特性が保障されている場合にはこの限りではない。
【実施例５】
【００５２】
図８は、実施例５のゲートドライブ回路の回路構成図である。図８において、ゲート駆動回路１０（本発明の制御回路に対応）は、０Ｖと＋１０Ｖとからなるパルス信号を出力する。ゲート駆動回路１０は、抵抗Ｒ３０とインダクタＬ３０とからなる配線インピーダンスを抵抗Ｒ１の一端と抵抗Ｒ３の一端とに接続される。
【００５３】
抵抗Ｒ１の両端には抵抗Ｒ３とコンデンサＣ１との直列回路が並列に接続されている。抵抗Ｒ１，Ｒ３とコンデンサＣ１とは、スピードアップ回路を構成する。抵抗Ｒ１の他端にはコンデンサＣ３の一端とＮＰＮトランジスタＱ２のエミッタとスイッチング素子Ｑ１のゲートに接続されている。
【００５４】
コンデンサＣ３の他端は抵抗Ｒ５の一端とＮＰＮトランジスタＱ２のベースとに接続され、抵抗Ｒ５の他端は、抵抗Ｒ１の一端と抵抗Ｒ３の一端とに接続されている。ＮＰＮトランジスタＱ２のコレクタは、スイッチング素子Ｑ１のソースに接続されている。ＮＰＮトランジスタＱ２とコンデンサＣ３と抵抗Ｒ５とは、短絡手段を構成する。
【００５５】
次にこのように構成された実施例５のゲートドライブ回路の動作を図９に示すタイミングチャートを参照しながら詳細に説明する。
【００５６】
まず、時刻ｔ１において、ゲート駆動回路１０が＋１０Ｖの制御信号（図９のＧａＮ駆動回路出力）を出力すると、抵抗Ｒ３０及びインダクタＬ３０にはゲート駆動回路電流が流れる。制御信号は抵抗Ｒ１，Ｒ３及びコンデンサＣ１を介してスイッチング素子Ｑ１のゲートに印加されて、スイッチング素子Ｑ１がオンする。このとき、トランジスタＱ２のベース−エミッタ間の電圧Ｖ（ｇｓ）は略ゼロボルトとなる。
【００５７】
次に、時刻ｔ２において、スイッチング素子Ｑ１をターンオフするために、ゲート駆動回路１０は、０Ｖの制御信号をスイッチング素子Ｑ１のゲートに印加する。すると、抵抗Ｒ１，Ｒ３及びコンデンサＣ１からなるスピードアップ回路により、スイッチング素子Ｑ１のゲート−ソース間の電圧Ｖ（ｇｓ）がゼロボルト以下に下降する。
【００５８】
このため、インダクタＬ３０側から抵抗Ｒ５を介してコンデンサＣ３に電流が流れるため、コンデンサＣ３の両端電圧ＶＣ２、即ち、ＮＰＮトランジスタＱ２のベース−エミッタ間の電圧が時刻ｔ２から時刻ｔ３において、徐々に上昇していく。
【００５９】
そして、コンデンサＣ３の両端電圧がＮＰＮトランジスタＱ２のベース−エミッタ間の順方向電圧ＶＦを超えると、ＮＰＮトランジスタＱ２がオンする。即ち、スイッチング素子Ｑ１のベース−エミッタ間が短絡されるので、スイッチング素子Ｑ１のベース−エミッタ間の電圧が略ゼロボルトになる。
【００６０】
このように、スイッチング素子Ｑ１のターンオフ時にスイッチング素子Ｑ１のゲートに負バイアスを一定時間確保することができ、スイッチング素子Ｑ１をターンオフした時からある時間経過後にスイッチング素子Ｑ１のゲート−ソース間の電圧を略ゼロボルトにできる。
【００６１】
なお、本発明は、実施例１乃至実施例５のゲートドライブ回路に限定されることはない。ＣＭＯＳとバイポーラトランジスタとの組合せについては、所望の動作タイミングが得られる組合せであれば、これに限定されない。
【００６２】
また、本発明に適用されるスイッチング素子は、ＧａＮＦＥＴだけでなく、Ｓｉ又はＳｉＣでも良い。また、本発明は、しきい値電圧が低く、絶縁ゲートではないＪＦＥＴ（ジャンクションＦＥＴ）的な挙動を示すデバイスにも適用可能である。
【符号の説明】
【００６３】
１０ ゲート駆動回路
Ｑ１ スイッチング素子
Ｑ２ ＮＰＮトランジスタ
Ｓ１，Ｓ２，Ｓ４ スイッチ
Ｓ４ａ，Ｓ４ｂ 双方向スイッチ
Ｃ１，Ｃ２，Ｃ３ コンデンサ
Ｄ１，Ｄ２，Ｄ３ ダイオード
Ｖｃｃ 電源
Ｒ１〜Ｒ５，Ｒ３０ 抵抗
Ｌ３０ インダクタ
【特許請求の範囲】
【請求項１】
ドレインとソースとゲートとを有し且つワイドバンドギャップ半導体からなるスイッチング素子の前記ゲートに制御回路からの制御信号を印加することにより前記スイッチング素子をオンオフ駆動させるゲートドライブ回路であって、
前記制御回路と前記スイッチング素子の前記ゲートとの間に接続され、第1のコンデンサと第1の抵抗とからなる並列回路と、
前記スイッチング素子の前記ゲートと前記ソースとの間に接続され、前記制御信号のオフ信号に対して遅延させて前記ゲートと前記ソースとの間を短絡する短絡手段と、
を備えることを特徴とするゲートドライブ回路。
【請求項２】
前記短絡手段は、双方向スイッチからなることを特徴とする請求項１記載のゲートドライブ回路。
【請求項３】
前記双方向スイッチは、制御端子と、前記スイッチング素子の前記ゲートと前記ソースとの間に接続された２つの主電極と、からなる半導体スイッチから構成され、
さらに、一端が前記制御端子に接続され他端が前記制御回路に接続された第２のコンデンサと、
アノードが前記制御端子に接続されカソードが前記ソースに接続されたダイオードと、
を有することを特徴とする請求項２記載のゲートドライブ回路。
【請求項４】
前記双方向スイッチは、制御端子と、前記スイッチング素子の前記ゲートと前記ソースとの間に接続された２つの主電極と、からなる半導体スイッチから構成され、
さらに、一端が前記制御端子に接続され他端が前記制御回路に接続された第２のコンデンサと、
アノードが前記制御端子に接続されカソードが前記ゲートに接続されたダイオードと、
を有することを特徴とする請求項２記載のゲートドライブ回路。
【請求項５】
前記短絡手段は、前記制御信号のオン信号に対して、逆阻止となる逆阻止スイッチからなることを特徴とする請求項１記載のゲートドライブ回路。
【請求項６】
前記逆阻止スイッチは、前記制御端子と２つの主電極とからなる半導体スイッチとダイオードとの直列回路から構成され、
前記２つの主電極は、前記ダイオードを介して前記スイッチング素子の前記ゲートと前記ソースとの間に接続され、
さらに、一端が前記制御端子に接続され他端が前記制御回路に接続された第２のコンデンサと、
アノードが前記制御端子に接続されカソードが前記ゲートに接続されたダイオードと、
を有することを特徴とする請求項５記載のゲートドライブ回路。
【請求項７】
前記短絡手段は、第１主電極が前記スイッチング素子の前記ゲートに接続され、第２主電極が前記スイッチング素子の前記ソースに接続されたトランジスタと、
前記トランジスタの前記第１主電極と前記トランジスタの制御端子との間に接続された第３のコンデンサと、
前記トランジスタの前記制御端子と前記並列回路の信号入力側とに接続された第２の抵抗と、
を有することを特徴とする請求項１記載のゲートドライブ回路。
【請求項１】
ドレインとソースとゲートとを有し且つワイドバンドギャップ半導体からなるスイッチング素子の前記ゲートに制御回路からの制御信号を印加することにより前記スイッチング素子をオンオフ駆動させるゲートドライブ回路であって、
前記制御回路と前記スイッチング素子の前記ゲートとの間に接続され、第1のコンデンサと第1の抵抗とからなる並列回路と、
前記スイッチング素子の前記ゲートと前記ソースとの間に接続され、前記制御信号のオフ信号に対して遅延させて前記ゲートと前記ソースとの間を短絡する短絡手段と、
を備えることを特徴とするゲートドライブ回路。
【請求項２】
前記短絡手段は、双方向スイッチからなることを特徴とする請求項１記載のゲートドライブ回路。
【請求項３】
前記双方向スイッチは、制御端子と、前記スイッチング素子の前記ゲートと前記ソースとの間に接続された２つの主電極と、からなる半導体スイッチから構成され、
さらに、一端が前記制御端子に接続され他端が前記制御回路に接続された第２のコンデンサと、
アノードが前記制御端子に接続されカソードが前記ソースに接続されたダイオードと、
を有することを特徴とする請求項２記載のゲートドライブ回路。
【請求項４】
前記双方向スイッチは、制御端子と、前記スイッチング素子の前記ゲートと前記ソースとの間に接続された２つの主電極と、からなる半導体スイッチから構成され、
さらに、一端が前記制御端子に接続され他端が前記制御回路に接続された第２のコンデンサと、
アノードが前記制御端子に接続されカソードが前記ゲートに接続されたダイオードと、
を有することを特徴とする請求項２記載のゲートドライブ回路。
【請求項５】
前記短絡手段は、前記制御信号のオン信号に対して、逆阻止となる逆阻止スイッチからなることを特徴とする請求項１記載のゲートドライブ回路。
【請求項６】
前記逆阻止スイッチは、前記制御端子と２つの主電極とからなる半導体スイッチとダイオードとの直列回路から構成され、
前記２つの主電極は、前記ダイオードを介して前記スイッチング素子の前記ゲートと前記ソースとの間に接続され、
さらに、一端が前記制御端子に接続され他端が前記制御回路に接続された第２のコンデンサと、
アノードが前記制御端子に接続されカソードが前記ゲートに接続されたダイオードと、
を有することを特徴とする請求項５記載のゲートドライブ回路。
【請求項７】
前記短絡手段は、第１主電極が前記スイッチング素子の前記ゲートに接続され、第２主電極が前記スイッチング素子の前記ソースに接続されたトランジスタと、
前記トランジスタの前記第１主電極と前記トランジスタの制御端子との間に接続された第３のコンデンサと、
前記トランジスタの前記制御端子と前記並列回路の信号入力側とに接続された第２の抵抗と、
を有することを特徴とする請求項１記載のゲートドライブ回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１３−１３０４４（Ｐ２０１３−１３０４４Ａ）
【公開日】平成２５年１月１７日（２０１３．１．１７）
【国際特許分類】
【出願番号】特願２０１１−２２７６９５（Ｐ２０１１−２２７６９５）
【出願日】平成２３年１０月１７日（２０１１．１０．１７）
【出願人】（０００１０６２７６）サンケン電気株式会社 (982)
【Ｆターム（参考）】
【公開日】平成２５年１月１７日（２０１３．１．１７）
【国際特許分類】
【出願日】平成２３年１０月１７日（２０１１．１０．１７）
【出願人】（０００１０６２７６）サンケン電気株式会社 (982)
【Ｆターム（参考）】
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