ゲート駆動回路
【課題】ＭＯＳ−ＦＥＴを確実にオフさせることができ、かつ、複雑な構成を追加することのない、ゲート駆動回路を提供する。
【解決手段】パワーＭＯＳ−ＦＥＴを駆動するためのゲート駆動回路において、前記ＭＯＳ−ＦＥＴのゲート端子に第１の抵抗を介してオンさせるための電圧を印加する第１のスイッチング素子と、前記ＭＯＳ−ＦＥＴのゲート端子に第２の抵抗を介してオフさせるための電圧に接続させる第２のスイッチング素子とを備え、前記第１の抵抗の抵抗値は前記第２の抵抗の抵抗値よりも大きく設定されているものである。
【解決手段】パワーＭＯＳ−ＦＥＴを駆動するためのゲート駆動回路において、前記ＭＯＳ−ＦＥＴのゲート端子に第１の抵抗を介してオンさせるための電圧を印加する第１のスイッチング素子と、前記ＭＯＳ−ＦＥＴのゲート端子に第２の抵抗を介してオフさせるための電圧に接続させる第２のスイッチング素子とを備え、前記第１の抵抗の抵抗値は前記第２の抵抗の抵抗値よりも大きく設定されているものである。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワーＭＯＳ−ＦＥＴを駆動するゲート駆動回路に関するものである。
【背景技術】
【０００２】
モータ等の電気負荷を駆動するための駆動回路として、Ｎチャネル型ＭＯＳ−ＦＥＴを直列に接続し、その接続点に電気負荷を接続する、いわゆるトーテムポール型のものが一般的に知られており、このような電気負荷駆動回路は、ハーフブリッジ、Ｈブリッジ、多相ブリッジ等、様々な態様で用いられ、その用途も様々である。
【０００３】
例えば、車両用の電動パワーステアリング装置においては、図４に示すような、４つのＮチャネル型ＭＯＳ−ＦＥＴを用いたＨブリッジ回路にてモータを駆動するものが一般的に知られている。
【０００４】
図４において、Ｎチャネル型ＭＯＳ−ＦＥＴ１０ａ〜１０ｄからなるＨブリッジ回路１の出力端子間を橋絡すべくモータＭが接続されており、また、Ｈブリッジ回路１の入力端子間にはバッテリ２が接続されている。４つのＮチャネル型ＭＯＳ−ＦＥＴ１０ａ〜１０ｄのゲート端子には、それぞれゲート抵抗Ｒｇａ〜Ｒｇｄを介して、ゲート駆動回路３ａ〜３ｄが接続されており、そのゲート駆動回路３ａ〜３ｄには、該ゲート駆動回路３ａ〜３ｄをそれぞれ動作させるべく信号源４ａ〜４ｄが接続されている。この信号源４ａ〜４は、図示しないが、ステアリング系に設けられ、運転者の操舵力を検出する操舵トルクセンサや車両の速度を検出する車速センサ等の各種センサの検出結果に基づき、マイクロコンピュータ等により構成された制御ユニットにて演算された所望の目標トルクをモータＭが生ずるよう４つのＮチャネル型ＭＯＳ−ＦＥＴ１０ａ〜１０ｄを駆動するための信号を出力するものである。また、Ｈブリッジ回路１の各出力端子には、その端子電圧、即ちモータ端子電圧を検出すべく、モータ端子電圧検出回路５ａ，５ｂが設けられている。
【０００５】
また、前記ゲート駆動回路３ａは、ＰＮＰトランジスタＱ１ａとＮＰＮトランジスタＱ２ａが直列接続された構成となっており、該ＰＮＰトランジスタＱ１ａとＮＰＮトランジスタＱ２ａの接続点が、ゲート抵抗Ｒｇａを介してＮチャネル型ＭＯＳ−ＦＥＴ１０ａのゲート端子に接続されている。このＰＮＰトランジスタＱ１ａとＮＰＮトランジスタＱ２ａは信号源４ａの信号に応じて相補的にオン、オフ駆動されるもので、ＰＮＰトランジスタＱ１ａがオンされることで、Ｎチャネル型ＭＯＳ−ＦＥＴ１０ａのゲート端子に、該Ｎチャネル型ＭＯＳ−ＦＥＴ１０ａがオンするための電圧が印加され、ＮＰＮトランジスタＱ２ａがオンされることでＮチャネル型ＭＯＳ−ＦＥＴ１０ａのゲート端子に、該Ｎチャネル型ＭＯＳ−ＦＥＴ１０ａがオフするための電圧が印加される。なお、ゲート駆動回路３ｂ〜３ｄの構成、動作も同様であるため、詳細な説明は省略するが、例えば、モータＭを右回転させる場合は、Ｎチャネル型ＭＯＳ−ＦＥＴ１０ａとＮチャネル型ＭＯＳ−ＦＥＴ１０ｄをオンさせ、左回転させる場合は、Ｎチャネル型ＭＯＳ−ＦＥＴ１０ｂとＮチャネル型ＭＯＳ−ＦＥＴ１０ｃをオンさせるものとする。
【０００６】
このようなトーテムポール接続されたＮチャネル型ＭＯＳ−ＦＥＴを駆動するものにおいて、特に高電位側のＮチャネル型ＭＯＳ−ＦＥＴ１０ａをオフする際の動作を詳細に検討する。
【０００７】
高電位側Ｎチャネル型ＭＯＳ−ＦＥＴ１０ａをオフすべく、ＮＰＮトランジスタＱ２ａをオンすると、高電位側Ｎチャネル型ＭＯＳ−ＦＥＴ１０ａのゲート電位が接地電位に向かって低下していき、高電位側Ｎチャネル型ＭＯＳ−ＦＥＴ１０ａのゲート−ソース間電圧が低下することになり、該高電位側Ｎチャネル型ＭＯＳ−ＦＥＴ１０ａがオフしていく。この際、モータに流れていた電流は、モータのインダクタンス成分により流れ続けようとするため、高電位側Ｎチャネル型ＭＯＳ−ＦＥＴ１０ａと直列に接続された低電位側Ｎチャネル型ＭＯＳ−ＦＥＴ１０ｃの寄生ダイオードを通って電流が流れ始める（いわゆる回生電流）。この回生電流によって、低電位側Ｎチャネル型ＭＯＳ−ＦＥＴ１０ｃの寄生ダイオードには電圧降下が生じるため、高電位側Ｎチャネル型ＭＯＳ−ＦＥＴ１０ａと低電位側Ｎチャネル型ＭＯＳ−ＦＥＴ１０ｃの接続点の電位は、接地レベルよりも寄生ダイオードの電圧降下分（一般的には０．７Ｖ程度）低い負電位となってしまう。これにより、高電位側Ｎチャネル型ＭＯＳ−ＦＥＴ１０ａのゲート−ソース間電圧が大きくなってしまい、高電位側Ｎチャネル型ＭＯＳ−ＦＥＴ１０ａが完全にオフできず、続く動作によって、低電位側Ｎチャネル型ＭＯＳ−ＦＥＴ１０ｃがオンされ、高電位側Ｎチャネル型ＭＯＳ−ＦＥＴ１０ａ、低電位側Ｎチャネル型ＭＯＳ−ＦＥＴ１０ｃともにオンされ、短絡電流が流れてしまうという問題が生じる場合があった。
【０００８】
また、ここでＮチャネル型ＭＯＳ−ＦＥＴには図５に示すように、その構造上、入力容量と呼ばれる容量成分が存在することが知られており、Ｎチャネル型ＭＯＳ−ＦＥＴのゲート端子に接続されるゲート抵抗Ｒｇとこの入力容量Ｃが、いわゆる積分回路を構成することとなるため、矩形波状のゲート信号を印加した場合に、ゲート−ソース間の電位差が、Ｎチャネル型ＭＯＳ−ＦＥＴをオンする電位差になるまでの時間、および、Ｎチャネル型ＭＯＳ−ＦＥＴをオフする電位差になるまでの時間、（すなわち、スイッチング速度）は、ゲート抵抗Ｒｇの大きさによって決まる。上述の短絡電流を防止するためには、オフする電位差になるまでの時間を短くするようにゲート抵抗小さくすることが重要である。ところが、ゲート抵抗を小さくすると、スイッチング速度が速くなるものの、Ｎチャネル型ＭＯＳ−ＦＥＴをオンする際に電磁ノイズが生じる。
【０００９】
すなわち、Ｎチャネル型ＭＯＳ−ＦＥＴをオフする際に、該Ｎチャネル型ＭＯＳ−ＦＥＴのゲート端子を、ゲート抵抗およびＮＰＮトランジスタを介して接地電位に接続するわけであるが、上述のノイズを防止するためにはゲート抵抗を比較的大きめの抵抗値に設定する必要があり、上述の短絡電流を防止するためにはゲート抵抗を小さくする必要があり、両立が難しいという問題が生じる場合があった。
【００１０】
このように高電位側Ｎチャネル型ＭＯＳ−ＦＥＴが完全にオフできなくなってしまうという問題を解決するために、特許文献１に示されるような方法が知られている。
【００１１】
以下、特許文献１のゲート駆動回路の動作について説明するが、特許文献１（特に第３図）の関係部分のみを模式的に示した図７を用いる。この図６において、前記図４と同一符号は同一箇所を示し、詳細な説明は省略する。この図６では、前記図４と比べ、ゲート駆動回路３ａおよび３ｂに設けられたＮＰＮトランジスタＱ２ａおよびＱ２ｂのエミッタに、負電源が接続されている点が異なる。
【００１２】
図６に示すゲート駆動回路においては、特に高電位側Ｎチャネル型ＭＯＳ−ＦＥＴ１０ａをオフする際は、ＮＰＮトランジスタＱ２ａをオンすることで、高電位側Ｎチャネル型ＭＯＳ−ＦＥＴ１０ａのゲート端子をゲート抵抗Ｒｇａを介して負電源６ａに接続し、高電位側Ｎチャネル型ＭＯＳ−ＦＥＴ１０ａのゲート電位を低下させて、高電位側Ｎチャネル型ＭＯＳ−ＦＥＴ１０ａをオフさせるものである。このようなゲート駆動回路によれば、転流電流が流れて、トーテムポール接続された高電位側Ｎチャネル型ＭＯＳ−ＦＥＴ１０ａと低電位側Ｎチャネル型ＭＯＳ−ＦＥＴ１０ｃの接続点の電位が、低電位側Ｎチャネル型ＭＯＳ−ＦＥＴ１０ｃの寄生ダイオードの電圧降下分だけ低い負電位となっても、高電位側Ｎチャネル型ＭＯＳ−ＦＥＴ１０ａのゲート−ソース間電圧を充分低下させることができ、該高電位側Ｎチャネル型ＭＯＳ−ＦＥＴ１０ａを完全にオフさせることができる。
【００１３】
次に、特許文献２のゲート駆動回路の動作について説明するが、特許文献１（特に図１）の関係部分のみを模式的に示した図７を用いる。この図７において、前記図４または図６と同一符号は同一箇所を示し、詳細な説明は省略する。この図７では、前記図４と比べ、ゲート駆動回路３ａおよび３ｂに設けられたＮＰＮトランジスタＱ２ａおよびＱ２ｂのエミッタが高電位側Ｎチャネル型ＭＯＳ−ＦＥＴ１０ａあるいは１０ｂのソースが接続されている点が異なる。
【００１４】
図７に示すゲート駆動回路においては、特に高電位側Ｎチャネル型ＭＯＳ−ＦＥＴ１０ａをオフする際は、ＰＮＰトランジスタＱ２ａをオンすることで、高電位側Ｎチャネル型ＭＯＳ−ＦＥＴ１０ａのゲート端子をゲート抵抗Ｒｇａを介して高電位側Ｎチャネル型ＭＯＳ−ＦＥＴ１０ａのソース端子と接続するため、回生電流が流れて、トーテムポール接続された高電位側Ｎチャネル型ＭＯＳ−ＦＥＴ１０ａと低電位側Ｎチャネル型ＭＯＳ−ＦＥＴ１０ｃの接続点の電位が、低電位側Ｎチャネル型ＭＯＳ−ＦＥＴ１０ｃの寄生ダイオードの電圧降下分だけ低い負電位となっても、高電位側Ｎチャネル型ＭＯＳ−ＦＥＴ１０ａのゲート端子とソース端子は同電位となり、ゲート−ソース間電圧は充分低下させることができ、該高電位側Ｎチャネル型ＭＯＳ−ＦＥＴ１０ａを完全にオフさせることができる。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開平２−８７９６３号公報
【特許文献２】特開２００４−３２８４１３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１６】
以上説明したように、特許文献１および特許文献２に示されたゲート駆動回路によれば、図４に示すような一般的なゲート駆動回路における課題は解決できるものの、別な課題が生じるものである。
【００１７】
まず、特許文献１（模式的には図６）に示されたゲート駆動回路によれば、負電源６ａ，６ｂが必要となる。この負電源６ａ，６ｂは、上述した車両用の電動パワーステアリング装置のように、単一の電源（電動パワーステアリング装置においては、車載バッテリ）を用いるものにおいては、負電源を作り出すために複雑な回路を追加する必要があるため、部品点数が増加してしまい、装置の大型化、コストアップを招くという課題がある。
【００１８】
一方、特許文献２（模式的には図７）に示されたゲート駆動回路によれば、特許文献１のように負電源６ａ，６ｂが必要となることはなく、ゲート駆動回路を構成するＮＰＮトランジスタのエミッタ端子とＮチャネル型ＭＯＳ−ＦＥＴのソース端子を接続するだけでよく、非常に簡単な構成にて実現することができるものである。
【００１９】
ここで、電動パワーステアリング装置には上述したように、モータ端子電圧を検出するためのモータ端子電圧検出回路５ａ，５ｂが設けられている。このモータ端子電圧検出回路５ａ，５ｂにて検出したモータ端子電圧は、図示しないマイクロコンピュータ等に入力され、モータ制御や、装置の異常判定に用いられるものである。
【００２０】
図７に戻り、ゲート駆動回路３ａのＮＰＮトランジスタＱ２ａのエミッタ端子が、Ｎチャネル型ＭＯＳ−ＦＥＴ１０ａのソース端子に接続されている。このＮチャネル型ＭＯＳ−ＦＥＴ１０ａのソース端子は、Ｈブリッジ回路１の出力端子でもあり、即ちモータ端子でもあることが図７から見てとれる。上述したモータ端子電圧検出回路５ａは、このモータ端子の端子電圧を検出するものであるが、ゲート駆動回路３ａが動作し、ＮＰＮトランジスタＱ２ａがオンされた場合には、そのゲート電流がこのモータ端子電圧検出回路５ａに流れ込むこととなってしまい、モータ端子電圧検出回路５ａによるモータ端子電圧の検出に誤差を生じることとなってしまう。
【００２１】
この検出されたモータ端子電圧は、装置の異常判定や、モータ制御に用いられるものであるため、その検出に誤差を生じてしまうと、モータ制御が正確に行われず、また、装置の異常を誤判定してしまうという課題があり、このようなゲート駆動回路を電動パワーステアリング装置に用いた場合には、電動パワーステアリング装置の操舵フィーリングの悪化や商品性の劣化を招くこととなってしまう。
【００２２】
本発明は、上記の課題を解決するためになされたもので、トーテムポール型に接続されたＮチャネル型ＭＯＳ−ＦＥＴの特に高電位側のＮチャネル型ＭＯＳ−ＦＥＴを確実にオフさせることができ、かつ、複雑な構成を追加することなく、また、モータ端子電圧の検出誤差を生じさせることのない、ゲート駆動回路を提供することを目的とする。
【課題を解決するための手段】
【００２３】
本発明に係るゲート駆動回路は、パワーＭＯＳ−ＦＥＴを駆動するためのゲート駆動回路において、前記ＭＯＳ−ＦＥＴのゲート端子に第１の抵抗を介してオンさせるための電圧を印加する第１のスイッチング素子と、前記ＭＯＳ−ＦＥＴのゲート端子に第２の抵抗を介してオフさせるための電圧に接続させる第２のスイッチング素子とを備え、前記第１の抵抗の抵抗値は前記第２の抵抗の抵抗値よりも大きく設定されているものである。
【００２４】
また、前記第２の抵抗は、前記ＭＯＳ−ＦＥＴのゲート端子と前記第２のスイッチング素子の間の配線抵抗としてもよく、また、複数のゲート駆動回路を含むＩＣとして構成してもよい。
【発明の効果】
【００２５】
本発明によれば、パワーＭＯＳ−ＦＥＴのを確実にオフさせることができ、かつ、複雑な構成を追加することなく、また、モータ端子電圧の検出誤差を生じさせることのない、ゲート駆動回路を提供することができるという効果を奏する。
【図面の簡単な説明】
【００２６】
【図１】この発明の実施の形態１のゲート駆動回路を備えるモータ駆動回路の構成を示す回路図である。
【図２】この発明の実施の形態１のゲート駆動回路を備えるモータ駆動回路の変形例を示す回路図である。
【図３】この発明の実施の形態１のゲート駆動回路を備えるモータ駆動回路の変形例を示す回路図である。
【図４】従来のゲート駆動回路を備えるモータ駆動回路の構成を示す回路図である。
【図５】Ｎチャネル型ＭＯＳ−ＦＥＴのスイッチング動作を説明する図である。
【図６】従来のゲート駆動回路を備えるモータ駆動回路の構成を示す回路図である。
【図７】従来のゲート駆動回路を備えるモータ駆動回路の構成を示す回路図である。
【発明を実施するための形態】
【００２７】
実施の形態１．
図１は、この発明の実施の形態１に係るゲート駆動回路を備えるモータの駆動回路の構成を示すブロック図である。前述した図４の構成との差異は、ゲート駆動回路３０ａ、３０ｂおよび、そのゲート駆動回路３０ａ、３０ｂから高電位側Ｎチャネル型ＭＯＳ−ＦＥＴ１０ａ、１０ｂの間に、それぞれ２つのゲート抵抗Ｒｇ１ａ、Ｒｇ１ｂ、Ｒｇ２ａ、Ｒｇ２ｂが接続されている点である。また、ここで、これらのゲート抵抗の抵抗値はＲｇ１ａ＝Ｒｇ１ｂ＞Ｒｇ２ａ＝Ｒｇ２ｂとなるように設定されている。
【００２８】
図１に示すゲート駆動回路を備えるモータの駆動回路において、高電位側Ｎチャネル型ＭＯＳ−ＦＥＴ１０ａ、１０ｂのゲート端子に信号を与えるためのゲート駆動回路３０ａ，３０ｂは、駆動電源に接続されたＰＮＰトランジスタＱ１ａ（請求項の第１のスイッチング素子に相当）をオンし、ゲート抵抗Ｒｇ１ａ（請求項の第１の抵抗に相当）を介して、高電位側Ｎチャネル型ＭＯＳ−ＦＥＴ１０ａに信号を印加することで、高電位側Ｎチャネル型ＭＯＳ−ＦＥＴ１０ａをオンし、また、ＮＰＮトランジスタＱ２ａ（請求項の第２のスイッチング素子に相当）をオンし、ゲート抵抗Ｒｇ２ａ（請求項の第２の抵抗に相当）を介してゲート端子を接地電位に接続することでゲート−ソース間の電位差を無くし、高電位側Ｎチャネル型ＭＯＳ−ＦＥＴをオフする。
【００２９】
このような高電位側Ｎチャネル型ＭＯＳ−ＦＥＴのオン、オフ動作においては、上述のとおり、ゲート抵抗値がＲｇ１ａ＞Ｒｇ２ａとなるように設定されているため、Ｎチャネル型ＭＯＳ−ＦＥＴの入力容量Ｃとゲート抵抗Ｒｇ１ａあるいはＲｇ２ａで形成される積分回路の時定数が異なり、オン動作時よりもオフ動作時の方が速いスイッチング速度となる。
【００３０】
従って、Ｎチャネル型ＭＯＳ−ＦＥＴ１０ａのオフ動作時に、Ｎチャネル型ＭＯＳ−ＦＥＴ１０ａのゲート端子を、ゲート抵抗Ｒｇ２ａ、ＮＰＮトランジスタＱ２ａを介して接地電位に接続するわけであるが、ゲート抵抗Ｒｇ２ａは、上述のとおり、ゲート抵抗Ｒｇ１ａより小さい値に設定されているため、スイッチング速度が速く、速やかにＮチャネル型ＭＯＳ−ＦＥＴ１０ａを完全にオフすることができ、続く動作によって、低電位側Ｎチャネル型ＭＯＳ−ＦＥＴ１０ｃがオンされても、高電位側Ｎチャネル型ＭＯＳ−ＦＥＴ１０ａ、低電位側Ｎチャネル型ＭＯＳ−ＦＥＴ１０ｃともにオンされ、短絡電流が流れてしまうことはない。
【００３１】
このようなゲート駆動回路によれば、ゲート抵抗Ｒｇ１ａ、Ｒｇ２ａの抵抗値をこのように設定して、オン動作時とオフ動作時のスイッチング速度を、オン動作時よりもオフ動作時の方が速くすることによって、トーテムポール型に接続されたＮチャネル型ＭＯＳ−ＦＥＴをオンする際に生じる電磁ノイズを抑制することができる。
【００３２】
また、図６に示した従来の装置のように負電源６ａ、６ｂを設ける必要がないため、車両用の電動パワーステアリング装置のように、単一の電源（電動パワーステアリング装置においては、車載バッテリ）を用いるものにおいても、負電源を作り出すために複雑な回路を追加する必要がなく、部品点数の増加、装置の大型化、コストアップを招くことはない。
【００３３】
さらに、図７に示した従来の装置のように、ゲート駆動回路のＮＰＮトランジスタのエミッタ端子と高電位側Ｎチャネル型ＭＯＳ-ＦＥＴのソース端子を接続するものではなく、モータ端子電圧検出回路にゲート電流が流れ込まず、モータ端子電圧の検出に誤差が生じることがなく、電動パワーステアリング装置等に使用した際にも、その誤差の影響で、装置の操舵フィーリングの悪化や商品性の劣化を招くことがない。
【００３４】
以上説明したこの発明の実施の形態１に係るゲート駆動回路を備えるモータの駆動回路では、このようなゲート駆動回路をディスクリート構成としてもよいが、図２（ａ）に示すように、信号源を含めて単一のＩＣ３００として構成してもよい。すなわち、１つのＮチャネル型ＭＯＳ−ＦＥＴに対して、２つのポートを持つＩＣとして構成してもよい。これにより、ＩＣのチップサイズは増大させることなく、ゲート抵抗を変更するだけで最適なスイッチング速度が得られ、装置全体が小型化でき、かつ、設計自由度が向上する。
【００３５】
なお、図２（ａ）では、単一のパワーＭＯＳ−ＦＥＴを駆動するための信号源およびゲート駆動回路のみをＩＣ３００として構成するものを示したが、図２（ｂ）に示すように、Ｈブリッジ回路を構成する全てのパワーＭＯＳ−ＦＥＴ１０ａ，１０ｂ，１０ｃ，１０ｄを駆動するための信号源４ａ，４ｂ，４ｃ，４ｄおよびゲート駆動回路３０ａ，３０ｂ，３０ｃ、３０ｄ全てを単一のＩＣとして構成しても何ら差し支えない。
【００３６】
また、この図２（ｂ）では、Ｈブリッジ回路構成のモータ駆動回路を例にとったため、信号源およびゲート駆動回路はそれぞれ４つとしたが、３相ブリッジ回路であれば、それぞれ６つとなるのは自明であり、要は、駆動されるパワーＭＯＳ−ＦＥＴの個数と同数の信号源およびゲート駆動回路を単一のＩＣとして構成すればよい。これによれば、一般的によく用いられる、Ｈブリッジ回路や三相ブリッジ回路等に対して、各１種のＩＣを準備すれば、ゲート抵抗を変更するのみで、スイッチング速度を任意に変更でき、標準化や部品点数の低減を実現することができる。さらに、トーテムポール型に接続された２つのパワーＭＯＳ−ＦＥＴを駆動するために、信号源およびゲート駆動回路それぞれ２つずつを単一のＩＣとして構成してもよく、この場合、モータ駆動回路の相数が異なっても、同じＩＣを使用できるため、幾分、部品点数は増えるものの、より進んだ標準化を実現できる。
【００３７】
また、上述したこの発明の実施の形態１に係るゲート駆動回路を備えるモータの駆動回路では、オン側およびオフ側のいずれにもゲート抵抗を備えるものについて説明したが、図３に示すようにオフ側のゲート抵抗を備えず、Ｎチャネル型ＭＯＳ−ＦＥＴのゲート端子とゲート駆動回路のＮＰＮトランジスタのコレクタ端子を直接接続して（すなわち、オフ側のゲート回路Ｒｇ２ａは、Ｎチャネル型ＭＯＳ−ＦＥＴのゲート端子とＮＰＮトランジスタのコレクタ端子間の配線抵抗のみとする構成にして）も良い。このように構成すれば、部品点数をさらに低減でき、オフ動作時のスイッチング速度をさらに速めることができ、オフ動作時のスイッチング損失をより低減できる。
【００３８】
また、上述したこの発明の実施の形態１に係るゲート駆動回路を備えるモータの駆動回路では、ゲート駆動回路として、ＰＮＰトランジスタとＮＰＮトランジスタを備えるものについて説明したが、これに限られるものではなく、同種のトランジスタ２つを用い、その一方の入力段に反転回路（インバータ）を備えるようにしてもよく、またＦＥＴ等他のスイッチング素子で構成してもよい。
【００３９】
なお、上述したこの発明の実施の形態１に係るゲート駆動回路を備えるモータの駆動回路では、高電位側Ｎチャネル型ＭＯＳ−ＦＥＴを駆動するためのゲート駆動回路のみを、オン側およびオフ側のゲート抵抗を介して接続するものとしたが、低電位側Ｎチャネル型ＭＯＳ−ＦＥＴを駆動するゲート駆動回路も同様の構成としても何ら差し支えない。さらに、上述したこの発明の実施の形態１に係るゲート駆動回路を備えるモータの駆動回路では、電気負荷駆動回路として、Ｈブリッジ回路を用いたものについて説明したが、これ以外のもの、例えばハーフブリッジ回路、多相ブリッジ回路等、いわゆるトーテムポール型に接続された電気負荷駆動回路であれば、いずれの形のものでも同様に適用できるものである。
【符号の説明】
【００４０】
１：Ｈブリッジ回路、１０ａ〜１０ｄ：Ｎチャネル型ＭＯＳ−ＦＥＴ、２：バッテリ、３０ａ〜３０ｄ：ゲート駆動回路、３００：ＩＣ、４ａ〜４ｄ：信号源、５ａ，５ｂ：モータ端子電圧検出回路、Ｍ：モータ、Ｑ１ａ：ＰＮＰトランジスタ（第１のスイッチング素子）、Ｑ２ａ：ＮＰＮトランジスタ（第２のスイッチング素子）、Ｒｇ１ａ：ゲート抵抗（第１の抵抗）、Ｒｇ２ａ：ゲート抵抗（第２の抵抗）
【技術分野】
【０００１】
本発明は、パワーＭＯＳ−ＦＥＴを駆動するゲート駆動回路に関するものである。
【背景技術】
【０００２】
モータ等の電気負荷を駆動するための駆動回路として、Ｎチャネル型ＭＯＳ−ＦＥＴを直列に接続し、その接続点に電気負荷を接続する、いわゆるトーテムポール型のものが一般的に知られており、このような電気負荷駆動回路は、ハーフブリッジ、Ｈブリッジ、多相ブリッジ等、様々な態様で用いられ、その用途も様々である。
【０００３】
例えば、車両用の電動パワーステアリング装置においては、図４に示すような、４つのＮチャネル型ＭＯＳ−ＦＥＴを用いたＨブリッジ回路にてモータを駆動するものが一般的に知られている。
【０００４】
図４において、Ｎチャネル型ＭＯＳ−ＦＥＴ１０ａ〜１０ｄからなるＨブリッジ回路１の出力端子間を橋絡すべくモータＭが接続されており、また、Ｈブリッジ回路１の入力端子間にはバッテリ２が接続されている。４つのＮチャネル型ＭＯＳ−ＦＥＴ１０ａ〜１０ｄのゲート端子には、それぞれゲート抵抗Ｒｇａ〜Ｒｇｄを介して、ゲート駆動回路３ａ〜３ｄが接続されており、そのゲート駆動回路３ａ〜３ｄには、該ゲート駆動回路３ａ〜３ｄをそれぞれ動作させるべく信号源４ａ〜４ｄが接続されている。この信号源４ａ〜４は、図示しないが、ステアリング系に設けられ、運転者の操舵力を検出する操舵トルクセンサや車両の速度を検出する車速センサ等の各種センサの検出結果に基づき、マイクロコンピュータ等により構成された制御ユニットにて演算された所望の目標トルクをモータＭが生ずるよう４つのＮチャネル型ＭＯＳ−ＦＥＴ１０ａ〜１０ｄを駆動するための信号を出力するものである。また、Ｈブリッジ回路１の各出力端子には、その端子電圧、即ちモータ端子電圧を検出すべく、モータ端子電圧検出回路５ａ，５ｂが設けられている。
【０００５】
また、前記ゲート駆動回路３ａは、ＰＮＰトランジスタＱ１ａとＮＰＮトランジスタＱ２ａが直列接続された構成となっており、該ＰＮＰトランジスタＱ１ａとＮＰＮトランジスタＱ２ａの接続点が、ゲート抵抗Ｒｇａを介してＮチャネル型ＭＯＳ−ＦＥＴ１０ａのゲート端子に接続されている。このＰＮＰトランジスタＱ１ａとＮＰＮトランジスタＱ２ａは信号源４ａの信号に応じて相補的にオン、オフ駆動されるもので、ＰＮＰトランジスタＱ１ａがオンされることで、Ｎチャネル型ＭＯＳ−ＦＥＴ１０ａのゲート端子に、該Ｎチャネル型ＭＯＳ−ＦＥＴ１０ａがオンするための電圧が印加され、ＮＰＮトランジスタＱ２ａがオンされることでＮチャネル型ＭＯＳ−ＦＥＴ１０ａのゲート端子に、該Ｎチャネル型ＭＯＳ−ＦＥＴ１０ａがオフするための電圧が印加される。なお、ゲート駆動回路３ｂ〜３ｄの構成、動作も同様であるため、詳細な説明は省略するが、例えば、モータＭを右回転させる場合は、Ｎチャネル型ＭＯＳ−ＦＥＴ１０ａとＮチャネル型ＭＯＳ−ＦＥＴ１０ｄをオンさせ、左回転させる場合は、Ｎチャネル型ＭＯＳ−ＦＥＴ１０ｂとＮチャネル型ＭＯＳ−ＦＥＴ１０ｃをオンさせるものとする。
【０００６】
このようなトーテムポール接続されたＮチャネル型ＭＯＳ−ＦＥＴを駆動するものにおいて、特に高電位側のＮチャネル型ＭＯＳ−ＦＥＴ１０ａをオフする際の動作を詳細に検討する。
【０００７】
高電位側Ｎチャネル型ＭＯＳ−ＦＥＴ１０ａをオフすべく、ＮＰＮトランジスタＱ２ａをオンすると、高電位側Ｎチャネル型ＭＯＳ−ＦＥＴ１０ａのゲート電位が接地電位に向かって低下していき、高電位側Ｎチャネル型ＭＯＳ−ＦＥＴ１０ａのゲート−ソース間電圧が低下することになり、該高電位側Ｎチャネル型ＭＯＳ−ＦＥＴ１０ａがオフしていく。この際、モータに流れていた電流は、モータのインダクタンス成分により流れ続けようとするため、高電位側Ｎチャネル型ＭＯＳ−ＦＥＴ１０ａと直列に接続された低電位側Ｎチャネル型ＭＯＳ−ＦＥＴ１０ｃの寄生ダイオードを通って電流が流れ始める（いわゆる回生電流）。この回生電流によって、低電位側Ｎチャネル型ＭＯＳ−ＦＥＴ１０ｃの寄生ダイオードには電圧降下が生じるため、高電位側Ｎチャネル型ＭＯＳ−ＦＥＴ１０ａと低電位側Ｎチャネル型ＭＯＳ−ＦＥＴ１０ｃの接続点の電位は、接地レベルよりも寄生ダイオードの電圧降下分（一般的には０．７Ｖ程度）低い負電位となってしまう。これにより、高電位側Ｎチャネル型ＭＯＳ−ＦＥＴ１０ａのゲート−ソース間電圧が大きくなってしまい、高電位側Ｎチャネル型ＭＯＳ−ＦＥＴ１０ａが完全にオフできず、続く動作によって、低電位側Ｎチャネル型ＭＯＳ−ＦＥＴ１０ｃがオンされ、高電位側Ｎチャネル型ＭＯＳ−ＦＥＴ１０ａ、低電位側Ｎチャネル型ＭＯＳ−ＦＥＴ１０ｃともにオンされ、短絡電流が流れてしまうという問題が生じる場合があった。
【０００８】
また、ここでＮチャネル型ＭＯＳ−ＦＥＴには図５に示すように、その構造上、入力容量と呼ばれる容量成分が存在することが知られており、Ｎチャネル型ＭＯＳ−ＦＥＴのゲート端子に接続されるゲート抵抗Ｒｇとこの入力容量Ｃが、いわゆる積分回路を構成することとなるため、矩形波状のゲート信号を印加した場合に、ゲート−ソース間の電位差が、Ｎチャネル型ＭＯＳ−ＦＥＴをオンする電位差になるまでの時間、および、Ｎチャネル型ＭＯＳ−ＦＥＴをオフする電位差になるまでの時間、（すなわち、スイッチング速度）は、ゲート抵抗Ｒｇの大きさによって決まる。上述の短絡電流を防止するためには、オフする電位差になるまでの時間を短くするようにゲート抵抗小さくすることが重要である。ところが、ゲート抵抗を小さくすると、スイッチング速度が速くなるものの、Ｎチャネル型ＭＯＳ−ＦＥＴをオンする際に電磁ノイズが生じる。
【０００９】
すなわち、Ｎチャネル型ＭＯＳ−ＦＥＴをオフする際に、該Ｎチャネル型ＭＯＳ−ＦＥＴのゲート端子を、ゲート抵抗およびＮＰＮトランジスタを介して接地電位に接続するわけであるが、上述のノイズを防止するためにはゲート抵抗を比較的大きめの抵抗値に設定する必要があり、上述の短絡電流を防止するためにはゲート抵抗を小さくする必要があり、両立が難しいという問題が生じる場合があった。
【００１０】
このように高電位側Ｎチャネル型ＭＯＳ−ＦＥＴが完全にオフできなくなってしまうという問題を解決するために、特許文献１に示されるような方法が知られている。
【００１１】
以下、特許文献１のゲート駆動回路の動作について説明するが、特許文献１（特に第３図）の関係部分のみを模式的に示した図７を用いる。この図６において、前記図４と同一符号は同一箇所を示し、詳細な説明は省略する。この図６では、前記図４と比べ、ゲート駆動回路３ａおよび３ｂに設けられたＮＰＮトランジスタＱ２ａおよびＱ２ｂのエミッタに、負電源が接続されている点が異なる。
【００１２】
図６に示すゲート駆動回路においては、特に高電位側Ｎチャネル型ＭＯＳ−ＦＥＴ１０ａをオフする際は、ＮＰＮトランジスタＱ２ａをオンすることで、高電位側Ｎチャネル型ＭＯＳ−ＦＥＴ１０ａのゲート端子をゲート抵抗Ｒｇａを介して負電源６ａに接続し、高電位側Ｎチャネル型ＭＯＳ−ＦＥＴ１０ａのゲート電位を低下させて、高電位側Ｎチャネル型ＭＯＳ−ＦＥＴ１０ａをオフさせるものである。このようなゲート駆動回路によれば、転流電流が流れて、トーテムポール接続された高電位側Ｎチャネル型ＭＯＳ−ＦＥＴ１０ａと低電位側Ｎチャネル型ＭＯＳ−ＦＥＴ１０ｃの接続点の電位が、低電位側Ｎチャネル型ＭＯＳ−ＦＥＴ１０ｃの寄生ダイオードの電圧降下分だけ低い負電位となっても、高電位側Ｎチャネル型ＭＯＳ−ＦＥＴ１０ａのゲート−ソース間電圧を充分低下させることができ、該高電位側Ｎチャネル型ＭＯＳ−ＦＥＴ１０ａを完全にオフさせることができる。
【００１３】
次に、特許文献２のゲート駆動回路の動作について説明するが、特許文献１（特に図１）の関係部分のみを模式的に示した図７を用いる。この図７において、前記図４または図６と同一符号は同一箇所を示し、詳細な説明は省略する。この図７では、前記図４と比べ、ゲート駆動回路３ａおよび３ｂに設けられたＮＰＮトランジスタＱ２ａおよびＱ２ｂのエミッタが高電位側Ｎチャネル型ＭＯＳ−ＦＥＴ１０ａあるいは１０ｂのソースが接続されている点が異なる。
【００１４】
図７に示すゲート駆動回路においては、特に高電位側Ｎチャネル型ＭＯＳ−ＦＥＴ１０ａをオフする際は、ＰＮＰトランジスタＱ２ａをオンすることで、高電位側Ｎチャネル型ＭＯＳ−ＦＥＴ１０ａのゲート端子をゲート抵抗Ｒｇａを介して高電位側Ｎチャネル型ＭＯＳ−ＦＥＴ１０ａのソース端子と接続するため、回生電流が流れて、トーテムポール接続された高電位側Ｎチャネル型ＭＯＳ−ＦＥＴ１０ａと低電位側Ｎチャネル型ＭＯＳ−ＦＥＴ１０ｃの接続点の電位が、低電位側Ｎチャネル型ＭＯＳ−ＦＥＴ１０ｃの寄生ダイオードの電圧降下分だけ低い負電位となっても、高電位側Ｎチャネル型ＭＯＳ−ＦＥＴ１０ａのゲート端子とソース端子は同電位となり、ゲート−ソース間電圧は充分低下させることができ、該高電位側Ｎチャネル型ＭＯＳ−ＦＥＴ１０ａを完全にオフさせることができる。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開平２−８７９６３号公報
【特許文献２】特開２００４−３２８４１３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１６】
以上説明したように、特許文献１および特許文献２に示されたゲート駆動回路によれば、図４に示すような一般的なゲート駆動回路における課題は解決できるものの、別な課題が生じるものである。
【００１７】
まず、特許文献１（模式的には図６）に示されたゲート駆動回路によれば、負電源６ａ，６ｂが必要となる。この負電源６ａ，６ｂは、上述した車両用の電動パワーステアリング装置のように、単一の電源（電動パワーステアリング装置においては、車載バッテリ）を用いるものにおいては、負電源を作り出すために複雑な回路を追加する必要があるため、部品点数が増加してしまい、装置の大型化、コストアップを招くという課題がある。
【００１８】
一方、特許文献２（模式的には図７）に示されたゲート駆動回路によれば、特許文献１のように負電源６ａ，６ｂが必要となることはなく、ゲート駆動回路を構成するＮＰＮトランジスタのエミッタ端子とＮチャネル型ＭＯＳ−ＦＥＴのソース端子を接続するだけでよく、非常に簡単な構成にて実現することができるものである。
【００１９】
ここで、電動パワーステアリング装置には上述したように、モータ端子電圧を検出するためのモータ端子電圧検出回路５ａ，５ｂが設けられている。このモータ端子電圧検出回路５ａ，５ｂにて検出したモータ端子電圧は、図示しないマイクロコンピュータ等に入力され、モータ制御や、装置の異常判定に用いられるものである。
【００２０】
図７に戻り、ゲート駆動回路３ａのＮＰＮトランジスタＱ２ａのエミッタ端子が、Ｎチャネル型ＭＯＳ−ＦＥＴ１０ａのソース端子に接続されている。このＮチャネル型ＭＯＳ−ＦＥＴ１０ａのソース端子は、Ｈブリッジ回路１の出力端子でもあり、即ちモータ端子でもあることが図７から見てとれる。上述したモータ端子電圧検出回路５ａは、このモータ端子の端子電圧を検出するものであるが、ゲート駆動回路３ａが動作し、ＮＰＮトランジスタＱ２ａがオンされた場合には、そのゲート電流がこのモータ端子電圧検出回路５ａに流れ込むこととなってしまい、モータ端子電圧検出回路５ａによるモータ端子電圧の検出に誤差を生じることとなってしまう。
【００２１】
この検出されたモータ端子電圧は、装置の異常判定や、モータ制御に用いられるものであるため、その検出に誤差を生じてしまうと、モータ制御が正確に行われず、また、装置の異常を誤判定してしまうという課題があり、このようなゲート駆動回路を電動パワーステアリング装置に用いた場合には、電動パワーステアリング装置の操舵フィーリングの悪化や商品性の劣化を招くこととなってしまう。
【００２２】
本発明は、上記の課題を解決するためになされたもので、トーテムポール型に接続されたＮチャネル型ＭＯＳ−ＦＥＴの特に高電位側のＮチャネル型ＭＯＳ−ＦＥＴを確実にオフさせることができ、かつ、複雑な構成を追加することなく、また、モータ端子電圧の検出誤差を生じさせることのない、ゲート駆動回路を提供することを目的とする。
【課題を解決するための手段】
【００２３】
本発明に係るゲート駆動回路は、パワーＭＯＳ−ＦＥＴを駆動するためのゲート駆動回路において、前記ＭＯＳ−ＦＥＴのゲート端子に第１の抵抗を介してオンさせるための電圧を印加する第１のスイッチング素子と、前記ＭＯＳ−ＦＥＴのゲート端子に第２の抵抗を介してオフさせるための電圧に接続させる第２のスイッチング素子とを備え、前記第１の抵抗の抵抗値は前記第２の抵抗の抵抗値よりも大きく設定されているものである。
【００２４】
また、前記第２の抵抗は、前記ＭＯＳ−ＦＥＴのゲート端子と前記第２のスイッチング素子の間の配線抵抗としてもよく、また、複数のゲート駆動回路を含むＩＣとして構成してもよい。
【発明の効果】
【００２５】
本発明によれば、パワーＭＯＳ−ＦＥＴのを確実にオフさせることができ、かつ、複雑な構成を追加することなく、また、モータ端子電圧の検出誤差を生じさせることのない、ゲート駆動回路を提供することができるという効果を奏する。
【図面の簡単な説明】
【００２６】
【図１】この発明の実施の形態１のゲート駆動回路を備えるモータ駆動回路の構成を示す回路図である。
【図２】この発明の実施の形態１のゲート駆動回路を備えるモータ駆動回路の変形例を示す回路図である。
【図３】この発明の実施の形態１のゲート駆動回路を備えるモータ駆動回路の変形例を示す回路図である。
【図４】従来のゲート駆動回路を備えるモータ駆動回路の構成を示す回路図である。
【図５】Ｎチャネル型ＭＯＳ−ＦＥＴのスイッチング動作を説明する図である。
【図６】従来のゲート駆動回路を備えるモータ駆動回路の構成を示す回路図である。
【図７】従来のゲート駆動回路を備えるモータ駆動回路の構成を示す回路図である。
【発明を実施するための形態】
【００２７】
実施の形態１．
図１は、この発明の実施の形態１に係るゲート駆動回路を備えるモータの駆動回路の構成を示すブロック図である。前述した図４の構成との差異は、ゲート駆動回路３０ａ、３０ｂおよび、そのゲート駆動回路３０ａ、３０ｂから高電位側Ｎチャネル型ＭＯＳ−ＦＥＴ１０ａ、１０ｂの間に、それぞれ２つのゲート抵抗Ｒｇ１ａ、Ｒｇ１ｂ、Ｒｇ２ａ、Ｒｇ２ｂが接続されている点である。また、ここで、これらのゲート抵抗の抵抗値はＲｇ１ａ＝Ｒｇ１ｂ＞Ｒｇ２ａ＝Ｒｇ２ｂとなるように設定されている。
【００２８】
図１に示すゲート駆動回路を備えるモータの駆動回路において、高電位側Ｎチャネル型ＭＯＳ−ＦＥＴ１０ａ、１０ｂのゲート端子に信号を与えるためのゲート駆動回路３０ａ，３０ｂは、駆動電源に接続されたＰＮＰトランジスタＱ１ａ（請求項の第１のスイッチング素子に相当）をオンし、ゲート抵抗Ｒｇ１ａ（請求項の第１の抵抗に相当）を介して、高電位側Ｎチャネル型ＭＯＳ−ＦＥＴ１０ａに信号を印加することで、高電位側Ｎチャネル型ＭＯＳ−ＦＥＴ１０ａをオンし、また、ＮＰＮトランジスタＱ２ａ（請求項の第２のスイッチング素子に相当）をオンし、ゲート抵抗Ｒｇ２ａ（請求項の第２の抵抗に相当）を介してゲート端子を接地電位に接続することでゲート−ソース間の電位差を無くし、高電位側Ｎチャネル型ＭＯＳ−ＦＥＴをオフする。
【００２９】
このような高電位側Ｎチャネル型ＭＯＳ−ＦＥＴのオン、オフ動作においては、上述のとおり、ゲート抵抗値がＲｇ１ａ＞Ｒｇ２ａとなるように設定されているため、Ｎチャネル型ＭＯＳ−ＦＥＴの入力容量Ｃとゲート抵抗Ｒｇ１ａあるいはＲｇ２ａで形成される積分回路の時定数が異なり、オン動作時よりもオフ動作時の方が速いスイッチング速度となる。
【００３０】
従って、Ｎチャネル型ＭＯＳ−ＦＥＴ１０ａのオフ動作時に、Ｎチャネル型ＭＯＳ−ＦＥＴ１０ａのゲート端子を、ゲート抵抗Ｒｇ２ａ、ＮＰＮトランジスタＱ２ａを介して接地電位に接続するわけであるが、ゲート抵抗Ｒｇ２ａは、上述のとおり、ゲート抵抗Ｒｇ１ａより小さい値に設定されているため、スイッチング速度が速く、速やかにＮチャネル型ＭＯＳ−ＦＥＴ１０ａを完全にオフすることができ、続く動作によって、低電位側Ｎチャネル型ＭＯＳ−ＦＥＴ１０ｃがオンされても、高電位側Ｎチャネル型ＭＯＳ−ＦＥＴ１０ａ、低電位側Ｎチャネル型ＭＯＳ−ＦＥＴ１０ｃともにオンされ、短絡電流が流れてしまうことはない。
【００３１】
このようなゲート駆動回路によれば、ゲート抵抗Ｒｇ１ａ、Ｒｇ２ａの抵抗値をこのように設定して、オン動作時とオフ動作時のスイッチング速度を、オン動作時よりもオフ動作時の方が速くすることによって、トーテムポール型に接続されたＮチャネル型ＭＯＳ−ＦＥＴをオンする際に生じる電磁ノイズを抑制することができる。
【００３２】
また、図６に示した従来の装置のように負電源６ａ、６ｂを設ける必要がないため、車両用の電動パワーステアリング装置のように、単一の電源（電動パワーステアリング装置においては、車載バッテリ）を用いるものにおいても、負電源を作り出すために複雑な回路を追加する必要がなく、部品点数の増加、装置の大型化、コストアップを招くことはない。
【００３３】
さらに、図７に示した従来の装置のように、ゲート駆動回路のＮＰＮトランジスタのエミッタ端子と高電位側Ｎチャネル型ＭＯＳ-ＦＥＴのソース端子を接続するものではなく、モータ端子電圧検出回路にゲート電流が流れ込まず、モータ端子電圧の検出に誤差が生じることがなく、電動パワーステアリング装置等に使用した際にも、その誤差の影響で、装置の操舵フィーリングの悪化や商品性の劣化を招くことがない。
【００３４】
以上説明したこの発明の実施の形態１に係るゲート駆動回路を備えるモータの駆動回路では、このようなゲート駆動回路をディスクリート構成としてもよいが、図２（ａ）に示すように、信号源を含めて単一のＩＣ３００として構成してもよい。すなわち、１つのＮチャネル型ＭＯＳ−ＦＥＴに対して、２つのポートを持つＩＣとして構成してもよい。これにより、ＩＣのチップサイズは増大させることなく、ゲート抵抗を変更するだけで最適なスイッチング速度が得られ、装置全体が小型化でき、かつ、設計自由度が向上する。
【００３５】
なお、図２（ａ）では、単一のパワーＭＯＳ−ＦＥＴを駆動するための信号源およびゲート駆動回路のみをＩＣ３００として構成するものを示したが、図２（ｂ）に示すように、Ｈブリッジ回路を構成する全てのパワーＭＯＳ−ＦＥＴ１０ａ，１０ｂ，１０ｃ，１０ｄを駆動するための信号源４ａ，４ｂ，４ｃ，４ｄおよびゲート駆動回路３０ａ，３０ｂ，３０ｃ、３０ｄ全てを単一のＩＣとして構成しても何ら差し支えない。
【００３６】
また、この図２（ｂ）では、Ｈブリッジ回路構成のモータ駆動回路を例にとったため、信号源およびゲート駆動回路はそれぞれ４つとしたが、３相ブリッジ回路であれば、それぞれ６つとなるのは自明であり、要は、駆動されるパワーＭＯＳ−ＦＥＴの個数と同数の信号源およびゲート駆動回路を単一のＩＣとして構成すればよい。これによれば、一般的によく用いられる、Ｈブリッジ回路や三相ブリッジ回路等に対して、各１種のＩＣを準備すれば、ゲート抵抗を変更するのみで、スイッチング速度を任意に変更でき、標準化や部品点数の低減を実現することができる。さらに、トーテムポール型に接続された２つのパワーＭＯＳ−ＦＥＴを駆動するために、信号源およびゲート駆動回路それぞれ２つずつを単一のＩＣとして構成してもよく、この場合、モータ駆動回路の相数が異なっても、同じＩＣを使用できるため、幾分、部品点数は増えるものの、より進んだ標準化を実現できる。
【００３７】
また、上述したこの発明の実施の形態１に係るゲート駆動回路を備えるモータの駆動回路では、オン側およびオフ側のいずれにもゲート抵抗を備えるものについて説明したが、図３に示すようにオフ側のゲート抵抗を備えず、Ｎチャネル型ＭＯＳ−ＦＥＴのゲート端子とゲート駆動回路のＮＰＮトランジスタのコレクタ端子を直接接続して（すなわち、オフ側のゲート回路Ｒｇ２ａは、Ｎチャネル型ＭＯＳ−ＦＥＴのゲート端子とＮＰＮトランジスタのコレクタ端子間の配線抵抗のみとする構成にして）も良い。このように構成すれば、部品点数をさらに低減でき、オフ動作時のスイッチング速度をさらに速めることができ、オフ動作時のスイッチング損失をより低減できる。
【００３８】
また、上述したこの発明の実施の形態１に係るゲート駆動回路を備えるモータの駆動回路では、ゲート駆動回路として、ＰＮＰトランジスタとＮＰＮトランジスタを備えるものについて説明したが、これに限られるものではなく、同種のトランジスタ２つを用い、その一方の入力段に反転回路（インバータ）を備えるようにしてもよく、またＦＥＴ等他のスイッチング素子で構成してもよい。
【００３９】
なお、上述したこの発明の実施の形態１に係るゲート駆動回路を備えるモータの駆動回路では、高電位側Ｎチャネル型ＭＯＳ−ＦＥＴを駆動するためのゲート駆動回路のみを、オン側およびオフ側のゲート抵抗を介して接続するものとしたが、低電位側Ｎチャネル型ＭＯＳ−ＦＥＴを駆動するゲート駆動回路も同様の構成としても何ら差し支えない。さらに、上述したこの発明の実施の形態１に係るゲート駆動回路を備えるモータの駆動回路では、電気負荷駆動回路として、Ｈブリッジ回路を用いたものについて説明したが、これ以外のもの、例えばハーフブリッジ回路、多相ブリッジ回路等、いわゆるトーテムポール型に接続された電気負荷駆動回路であれば、いずれの形のものでも同様に適用できるものである。
【符号の説明】
【００４０】
１：Ｈブリッジ回路、１０ａ〜１０ｄ：Ｎチャネル型ＭＯＳ−ＦＥＴ、２：バッテリ、３０ａ〜３０ｄ：ゲート駆動回路、３００：ＩＣ、４ａ〜４ｄ：信号源、５ａ，５ｂ：モータ端子電圧検出回路、Ｍ：モータ、Ｑ１ａ：ＰＮＰトランジスタ（第１のスイッチング素子）、Ｑ２ａ：ＮＰＮトランジスタ（第２のスイッチング素子）、Ｒｇ１ａ：ゲート抵抗（第１の抵抗）、Ｒｇ２ａ：ゲート抵抗（第２の抵抗）
【特許請求の範囲】
【請求項１】
パワーＭＯＳ−ＦＥＴを駆動するためのゲート駆動回路において、
前記ＭＯＳ−ＦＥＴのゲート端子に第１の抵抗を介してオンさせるための電圧に接続させる第１のスイッチング素子と、
前記ＭＯＳ−ＦＥＴのゲート端子に第２の抵抗を介してオフさせるための電圧に接続させる第２のスイッチング素子とを備え、
前記第１の抵抗の抵抗値は前記第２の抵抗の抵抗値よりも大きく設定されていることを特徴とするゲート駆動回路。
【請求項２】
前記第２の抵抗は、前記ＭＯＳ−ＦＥＴのゲート端子と前記第２のスイッチング素子の間の配線抵抗であることを特徴とする請求項１記載のゲート駆動回路。
【請求項３】
複数の前記ゲート駆動回路をＩＣとして構成し、第１の抵抗を接続するための第１のスイッチング素子と、第２の抵抗を接続するための第２のスイッチング素子を、異なるピンに出力することを特徴とする請求項１または２いずれか記載のゲート駆動回路。
【請求項４】
前記ＩＣは、前記第１スイッチング素子と前記第２スイッチング素子を２組ずつ備えることを特徴とする請求項３記載のゲート駆動回路。
【請求項５】
前記ＩＣは、前記第１スイッチング素子と前記第２スイッチング素子をそれぞれ、前記駆動されるパワーＭＯＳ−ＦＥＴの個数と同数備えることを特徴とする請求項３記載のゲート駆動回路。
【請求項１】
パワーＭＯＳ−ＦＥＴを駆動するためのゲート駆動回路において、
前記ＭＯＳ−ＦＥＴのゲート端子に第１の抵抗を介してオンさせるための電圧に接続させる第１のスイッチング素子と、
前記ＭＯＳ−ＦＥＴのゲート端子に第２の抵抗を介してオフさせるための電圧に接続させる第２のスイッチング素子とを備え、
前記第１の抵抗の抵抗値は前記第２の抵抗の抵抗値よりも大きく設定されていることを特徴とするゲート駆動回路。
【請求項２】
前記第２の抵抗は、前記ＭＯＳ−ＦＥＴのゲート端子と前記第２のスイッチング素子の間の配線抵抗であることを特徴とする請求項１記載のゲート駆動回路。
【請求項３】
複数の前記ゲート駆動回路をＩＣとして構成し、第１の抵抗を接続するための第１のスイッチング素子と、第２の抵抗を接続するための第２のスイッチング素子を、異なるピンに出力することを特徴とする請求項１または２いずれか記載のゲート駆動回路。
【請求項４】
前記ＩＣは、前記第１スイッチング素子と前記第２スイッチング素子を２組ずつ備えることを特徴とする請求項３記載のゲート駆動回路。
【請求項５】
前記ＩＣは、前記第１スイッチング素子と前記第２スイッチング素子をそれぞれ、前記駆動されるパワーＭＯＳ−ＦＥＴの個数と同数備えることを特徴とする請求項３記載のゲート駆動回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１１−１８８２７１（Ｐ２０１１−１８８２７１Ａ）
【公開日】平成２３年９月２２日（２０１１．９．２２）
【国際特許分類】
【出願番号】特願２０１０−５１８１３（Ｐ２０１０−５１８１３）
【出願日】平成２２年３月９日（２０１０．３．９）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
【公開日】平成２３年９月２２日（２０１１．９．２２）
【国際特許分類】
【出願日】平成２２年３月９日（２０１０．３．９）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
[ Back to top ]