説明

ゲート駆動回路

【課題】IGBTのオン・オフ時に発生するスイッチングノイズや、コモンモードノイズによるゲート駆動信号への影響を低減できるゲート駆動回路を提供する。
【解決手段】ゲート駆動回路は、パルストランスTにより一次側と二次側とに絶縁され、パルストランスTの一次側は第1の接地電位点GND1に接地され、パルストランスTの二次側は第1の接地電位点GND1とは絶縁された第2の接地電位点GND2に接地され、入力側にインピーダンス整合用抵抗R1〜R4を備えたレシーバCMPを介してパルストランスTの二次巻線N2に発生したゲート駆動信号を出力するゲート駆動回路において、パルストランスの一次巻線N1と二次巻線N2との間に静電シールド板5を備え、静電シールド板5は第2の接地電位点GND2に接地されている。

【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体スイッチング素子のゲート駆動回路に係り、特にシートトランス構造のパルストランスで絶縁したゲート駆動回路のノイズ低減に関する。
【背景技術】
【0002】
従来から、IGBTなどの半導体スイッチング素子をオン・オフ制御し、モータ等の負荷に電力を供給する電力変換装置が知られている。このような従来技術として特開2009−219294号公報に開示されたものがある。
【0003】
この従来技術による電力変換装置のゲート駆動回路は、マイコンからのゲート駆動信号をICチップ内部に設けられた2つのパルストランスを介して伝達し、一方のパルストランスにより伝達されたゲート駆動信号をローサイドIGBTへ出力するローサイド回路と、他方のパルストランスを介して伝達されたハイサイドIGBTのゲート駆動信号の電位変換を行う高耐圧nMOSと、高耐圧nMOSで電位変換されたゲート駆動信号をハイサイドIGBTへ出力するハイサイド回路を備えて構成されている。そして、マイコンから出力される駆動信号(ゲート駆動信号)に基づきパルストランスの一次巻線に電流を流すことで、二次巻線に発生する電圧を基準電圧と比較して信号を取り出している。
【0004】
一般に、伝送されるゲート駆動信号は、パルス幅で1ns〜2ns、周波数帯域にして1GHz程度になるため、高速伝送が可能な図1に示したようなレシーバCMPを備えた伝送回路が用いられる。
【0005】
図1において、マイコンから一次側のゲート駆動信号がドライバDRVを介してパルストランスTの一次巻線N1に入力されると、このゲート駆動信号はパルストランスTの二次巻線N2に伝達され、差動のレシーバCMPで受信される。そして、レシーバCMPの出力端子からハイサイド又はローサイドのIGBTのゲートに二次側のゲート駆動信号として出力される。なお、ハイサイド用とローサイド用の2つのゲート駆動信号は、それぞれ2つのパルストランスを介して伝達されるが、図1ではその一方のみを示したものである。
【0006】
このように、IGBTは、ゲート駆動信号として1GHz程度の周波数帯域幅があり、特に、ローサイドIGBTは主電源(ここで主電源とは、負荷に電力を供給する電源を指す)の接地電位に対しフローティングの状態で動作する。そこで、パルストランスTを介して伝送されるゲート駆動信号を受信するレシーバCMPは、特性インピーダンスを整合させた電流駆動の差動方式とされ、高速伝送が可能な回路構成になっている。
【0007】
IGBTのゲート駆動信号は、一般にPWM方式によるパルス信号であり、このパルス信号は高速に立ち上げ、あるいは立ち下げる必要がある。このために、レシーバCMPを飽和させずに動作させ高速動作するようにしている。図1に示した抵抗R1〜R4は、レシーバCMPの入力端子に入力される電圧を、レシーバCMPの動作が常に非飽和状態を保つレベルに設定する役目を持っている。
なお、抵抗R1はレシーバCMPの非反転入力端子と制御電源Vcc間に接続され、抵抗R2はレシーバCMPの非反転入力端子と第2の接地電位点GND2間に接続され、抵抗R3はレシーバCMPの反転入力端子と制御電源Vcc間に接続され、抵抗R4はレシーバCMPの反転入力端子と第2の接地電位点GND2間に接続されている。また、第2の接地電位点GND2の電位は、通常、駆動されるIGBTのエミッタの電位になる。このため、一般に、ハイサイドIGBTに対するゲート駆動回路では、第2の接地電位点GND2は主電源の接地電位に対しフローティングとなる。
【先行技術文献】
【特許文献】
【0008】
【特許文献1】特開平7−226664号公報
【発明の概要】
【発明が解決しようとする課題】
【0009】
上記パルストランスTの一次側と二次側は絶縁され、そして絶縁された第1の接地電位点GND1、第2の接地電位点GND2にそれぞれ接地されている。このため、パルストランスTの二次側は一次側に対しフローティング状態となっている。パルストランスTの一次巻線N1と二次巻線N2間には寄生容量Cxが存在するので、パルストランスTの一次巻線N1と二次巻線N2間にノイズ源電圧VPulseが印加されると、寄生容量Cxに、このノイズ源電圧VPulseに起因するノイズ電流ixが流れる。ノイズ電流ixは、パルストランスTの二次巻線N2から抵抗R4を介して第2の接地電位点GND2へ流れ、このとき抵抗R4の両端にノイズが発生する。このため、IGBTのオン・オフ時に発生するスイッチングノイズや、コモンモードノイズにより、ゲート駆動信号をパルストランスTの二次側に伝達できないことがあった。
【0010】
本発明の目的は、上記問題点に鑑み、上記問題を解決し、IGBTのオン・オフ時に発生するスイッチングノイズや、コモンモードノイズによるゲート駆動信号への影響を低減できるゲート駆動回路を提供することにある。
【課題を解決するための手段】
【0011】
本発明のゲート駆動回路は、パルストランスにより一次側と二次側とに絶縁され、前記パルストランスの前記一次側は第1の接地電位点に接地され、前記パルストランスの前記二次側は前記第1の接地電位点とは絶縁された第2の接地電位点に接地され、入力側にインピーダンス整合用抵抗を備えたレシーバを介して前記パルストランスの二次巻線に発生したゲート駆動信号を出力するゲート駆動回路において、前記パルストランスの一次巻線と前記二次巻線との間に静電シールド板を備え、前記静電シールド板は前記第2の接地電位点に接地されていることを特徴とする。
また、本発明のゲート駆動回路における前記パルストランスは、シートトランス構造であってもよい。
また、本発明のゲート駆動回路における前記静電シールド板は、コア材にパターン配線された静電シールドパターンで構成され、前記コア材に概略Cの字状にパターン配線されていてもよい。
また、本発明のゲート駆動回路における前記シートトランス構造は、第1巻線パターン、第2巻線パターン、前記静電シールドパターン、第3巻線パターン、第4巻線パターンが、表面側から裏面側にそれぞれの位置が重なるように順に配置され、前記第1巻線パターン1と前記第2巻線パターンはスルーホールにより接続されることにより同一方向に巻かれた渦巻状の前記一次巻線が構成され、前記第3巻線パターンと前記第4巻線パターンはスルーホールにより接続されることにより同一方向に巻かれた渦巻状の前記二次巻線が構成され、前記静電シールドパターンは前記第1巻線パターンと前記第2巻線パターンで構成された前記一次巻線と前記第3巻線パターンと前記第4巻線パターンで構成された前記二次巻線との間に配置された構造とすることができる。
また、本発明のゲート駆動回路は、前記第1巻線パターン、前記第2巻線パターン、前記静電シールドパターン、前記第3巻線パターン、前記第4巻線パターンが配置された前記パルストランスの位置に対応して、該パルストランスの表面と裏面にそれぞれ磁性材コアが配置されていてもよい。
【発明の効果】
【0012】
本発明によれば、IGBTのオン・オフ時に発生するスイッチングノイズや、コモンモードノイズによるゲート駆動信号への影響を低減できる。
【図面の簡単な説明】
【0013】
【図1】従来技術によるゲート駆動回路の構成を示した図である。
【図2】本発明によるゲート駆動回路の構成を示した図である。
【図3】本発明によるゲート駆動回路に用いられるパルストランスの構成を示した図である。
【図4】図3に示したパルストランスのA−A断面を示した図である。
【図5】図3に示したパルストランスのB−B断面を示した図である。
【図6】図3に示したパルストランスのC−C断面を示した図である。
【図7】図3に示したパルストランスのD−D断面を示した図である。
【図8】図3に示したパルストランスのE−E断面を示した図である。
【図9】図3に示したパルストランスのF−F断面を示した図である。
【図10】図3に示したパルストランスのG−G断面を示した図である。
【発明を実施するための形態】
【0014】
次に、本発明の実施形態を、図面を参照して具体的に説明する。
モータドライブ用IGBTのゲート駆動回路において、通常、パルストランスTの二次側における第2の接地電位点GND2はパルストランスTの一次側における第1の接地電位点GND1に対しフローティングになっており、更に、ハイサイドIGBT用のゲート駆動回路では、第2の接地電位点GND2が主電源の接地電位に対しフローティングとなっている。したがって、ゲート駆動信号は、上記のノイズ電流ixにより第2の接地電位点GND2の電位変動の影響を受けやすいという問題があった。通常、パルストランスTの一次巻線N1と二次巻線N2との間には寄生容量Cxが存在するため、パルストランスTの一次側、二次側のどちらにもノイズ電流ixが流れる。特に、差動受端間にノイズ電流ixが流れ込んだ場合、差動増幅器(レシーバCMP)の電圧が変動し、回路的な誤動作を生じさせる。本発明は、上記の寄生容量Cxに対して静電シールドを施し、回路的に問題の無い別経路(静電シールド板5から第2の接地電位点GND2へ直接)にノイズ電流を流すように構成される。
【0015】
図2は、本発明によるスイッチング素子のゲート駆動回路の簡易な回路構成を示す図である。図2において、従来技術のゲート駆動回路である図1に示した回路に対し、静電シールド板5が設けられ、その静電シールド板5が第2の接地電位点GND2に接地されている点が異なる。その他、図1と同じ符号は同じものを示している。図1と図2に示したゲート駆動回路における動作は、静電シールド板5による静電シールド効果以外の基本的な動作は同じなので、異なる動作について説明し、その他は適宜簡単に説明することにする。なお、図2において、スイッチングノイズや、コモンモードノイズのノイズ源をノイズ源電圧VPulseで表している。
【0016】
図2に示すように、パルストランスTの一次巻線N1と二次巻線N2の間には、静電シールド板5が設けられ、第2の接地電位点GND2に直接接地されている。ノイズ源電圧VPulseがパルストランスTの一次側と二次側間に印加されると、一次巻線N1と静電シールド板5との間に形成される寄生容量Cyを通してノイズ電流iyが一次巻線N1から二次側に流れる。このノイズ電流iyは、二次巻線N2と抵抗R4を迂回するように、第2の接地電位点GND2に直接流れる。したがって、従来は、抵抗R4に流れていたノイズ電流ixによりレシーバCMPの電圧が変動したが、本実施形態によれば、抵抗R4にノイズ電流iyは流れないので、レシーバCMPの電圧はノイズ電流iyにより変動することはなく、レシーバCMPは安定した動作となり、IGBTのオン・オフ時に発生するスイッチングノイズや、コモンモードノイズによるゲート駆動信号への影響を低減することができる。
【0017】
図3はパルストランスTの構造を模式的に示したものであるが、パルストランスTはシートトランス構造となっている。パルストランスTは、図3に示されるように、表面に巻線パターン1(銅膜で形成されたL1層)、裏面に巻線パターン2(銅膜で形成されたL2層)が形成されたコア材20a、及び表面に巻線パターン3(銅膜で形成されたL4層)、裏面に巻線パターン4(銅膜で形成されたL5層)が形成されたコア材20bを、プリプレグ(PREPREG)21a〜21eにより接着して配置され、シートトランスとして形成されている。シートトランスとして形成されたパルストランスTの表面及び裏面は、ソルダーレジスト22a、22bにより覆われ保護されている。更に、巻線パターン2(L2層)と巻線パターン3(L4層)の間に配置されたコア材20cの裏面上に、静電シールド板5となる静電シールドパターン51(銅膜で形成されたL3層)が配置されている。静電シールドパターン51(L3層)が配置されたコア材20cは、巻線パターン2(L2層)と巻線パターン3(L4層)の間にプリプレグ21b〜21dにより接着され配置されている。巻線パターン1(L1層)、巻線パターン2(L2層)はスルーホール10を介して互いに接続されて一次巻線N1を形成し、巻線パターン3(L4層)、巻線パターン4(L5層)はスルーホール11を介して互いに接続されて二次巻線N2を形成する。このように、静電シールドパターン51は一次巻線N1及び二次巻線N2の間の寄生容量Cxをキャンセルするように配置されている。なお、コア材20a〜20cは、ガラスエポキシ樹脂により構成されている。
【0018】
次に、各L1層〜L5層、及びパルストランスTの表面と裏面に設けられた磁性材コア17、18について、図4〜図10を参照して説明する。なお、図4〜図10に示された各層の配置は、図3に示されたパルストランスTの構造の配置と一部において一致しない点があるが、これは図3に示したパルストランスTの構造が模式的で簡略的に表されているためである。
【0019】
図4は、図3に示したパルストランスTのA−A断面を示している。図4は、四角で全体が囲まれた部分がパルストランスTで、パルストランスTを表面側から見た図になっている。図4に示されるように、磁性材コア17が巻線パターン1(L1層)を覆うように配置されている。図4〜図10の各断面図に示された構造配置から分かるように、磁性材コア17、巻線パターン1(L1層)、巻線パターン2(L2層)、巻線パターン3(L4層)、巻線パターン4(L5層)、磁性材コア18は、パルストランスTの一次巻線N1、二次巻線N2の磁気結合が良好になるように重なるように配置されると共に、静電シールドパターン51(L3層)は、一次巻線N1、二次巻線N2間の寄生容量をキャンセルするように、一次巻線N1と二次巻線N2の間に重なるように配置される。パルストランスTは一辺が数mm程度の大きさのシートトランスであるから、一次巻線N1と二次巻線N2間に、通常のトランスのように鉄心を設けることが構造上難しい。そこで、磁性材コア17はパルストランスTの表面に貼り付けるように配置すると良い。このようにすると、パルストランスTの一次巻線N1と二次巻線N2間の磁気抵抗を低減することができる。磁性材コア17にはアモルファスコアなどが利用できる。
【0020】
図5は、図3に示したパルストランスTのB−B断面を示している。図5において、巻線パターン1(L1層)はコア材20aの表面に渦巻状にパターン配線されている(図5に示した例では、パッド14からスルーホール10に向かって左巻きの渦巻状の巻線を形成している)。巻線パターン1(L1層)の左側部分に正側の信号入力端子Tx+と負側の信号入力端子Tx−、及び静電シールドパターン51(L3層)の接地端子RxGが配置され、磁性材コア17の上側部分に正側の信号出力端子Rx+と負側の信号出力端子Rx−が配置されている。信号出力端子Rx+用スルーホール6はパッド12にパターン配線され、信号出力端子Rx−用スルーホール7はパッド13にパターン配線され、信号入力端子Tx−用スルーホール8はパッド15にパターン配線され、静電シールド接地端子RxG用スルーホール9はパッド16にパターン配線されている。また、パッド14は巻線パターン1にパターン配線により接続されている。パッド12〜パッド16の部分を除きソルダーレジスト22aに覆われて外部環境から保護されている。パッド12〜パッド16は金メッキがされて、図示しない外部の部品に図示しない金線などにより接続される。図4には図示はされていないが、巻線パターン1(L1層)はスルーホール10を介して巻線パターン2(L2層)と接続されている。巻線パターン1(L1層)と巻線パターン2(L2層)は、スルーホール10により接続されたとき、巻方向が同一方向になる。
【0021】
図6は、図3に示したパルストランスTのC−C断面を示している。図6において、巻線パターン2(L2層)はコア材20aの裏面に渦巻状にパターン配線されている(図6に示した例では、スルーホール10からスルーホール8に向かって左巻きの渦巻状の巻線を形成している)。巻線パターン2(L2層)の左側部分に信号入力端子Tx−用スルーホール8と静電接地端子RxG用スルーホール9が配置され、巻線パターン2(L2層)の上側部分に信号出力端子Rx+用スルーホール6と信号出力端子Rx−のスルーホール7が配置されている。信号入力端子Tx−用スルーホール8は巻線パターン2(L2層)の一端にパターン配線により接続され、巻線パターン2(L2層)の他端はスルーホール10に接続されている。図6には図示はされていないが、巻線パターン2(L2層)はスルーホール10を介して巻線パターン1(L1層)と接続されている。巻線パターン1(L1層)と巻線パターン2(L2層)は、スルーホール10により接続されたとき、巻方向が同一方向になる。
【0022】
図7は、図3に示したパルストランスTのD−D断面を示している。図7において、静電シールドパターン51(L3層)はコア材20cの裏面に概略Cの字状にパターン配線されている。このように静電シールドパターン51(L3層)のパターンを概略Cの字状にすると、パルストランスTに発生する磁束による渦電流と渦電流による弱め磁界の発生を抑制する構造となる。静電シールドパターン51(L3層)の左側部分に信号入力端子Tx−用スルーホール8と静電接地端子RxG用スルーホール9が配置され、静電シールドパターン51(L3層)の上側部分に信号出力端子Rx+用スルーホール6と信号出力端子Rx−のスルーホール7が配置されている。静電接地端子RxG用スルーホール9は静電シールドパターン51(L3層)にパターン配線により接続されている。
【0023】
図8は、図3に示したパルストランスTのE−E断面を示している。図8において、巻線パターン3(L4層)はコア材20bの表面に渦巻状にパターン配線されている(図8に示した例では、スルーホール6からスルーホール11に向かって左巻きの渦巻状の巻線を形成している)。巻線パターン3(L4層)の左側部分に信号入力端子Tx−用スルーホール8と静電接地端子RxG用スルーホール9が配置され、巻線パターン3(L4層)の上側部分に信号出力端子Rx+用スルーホール6と信号出力端子Rx−のスルーホール7が配置されている。信号出力端子Rx+用スルーホール6は巻線パターン3(L4層)の一端にパターン配線により接続され、巻線パターン3(L4層)の他端はスルーホール11に接続されている。図8には図示はされていないが、巻線パターン3(L4層)はスルーホール11を介して巻線パターン4(L5層)と接続されている。巻線パターン3(L4層)と巻線パターン4(L5層)は、スルーホール11により接続されたとき、巻方向が同一方向になる。
【0024】
図9は、図3に示したパルストランスTのF−F断面を示している。図9において、巻線パターン4(L5層)はコア材20bの裏面に渦巻状にパターン配線されている(図9に示した例では、スルーホール11からスルーホール7に向かって左巻きの渦巻状の巻線を形成している)。巻線パターン4(L5層)の左側部分に信号入力端子Tx−用スルーホール8と静電接地端子RxG用スルーホール9が配置され、巻線パターン4(L5層)の上側部分に信号出力端子Rx+用スルーホール6と信号出力端子Rx−のスルーホール7が配置されている。信号出力端子Rx+用スルーホール7は巻線パターン4(L5層)の一端にパターン配線により接続され、巻線パターン4(L5層)の他端はスルーホール11に接続されている。図9には図示はされていないが、巻線パターン4(L5層)はスルーホール11を介して巻線パターン3(L4層)と接続されている。巻線パターン4(L5層)と巻線パターン3(L4層)は、スルーホール11により接続されたとき、巻方向が同一方向になる。
【0025】
図10は、図3に示したパルストランスTのG−G断面を示している。図10は、一点鎖線の四角で全体が囲まれた部分がパルストランスTで、磁性材コア18は、パルストランスTの一次巻線N1、二次巻線N2の磁気結合が良好になるように、磁性材コア17、巻線パターン1(L1層)、巻線パターン2(L2層)、巻線パターン3(L4層)、巻線パターン4(L5層)と重なるように配置される。すなわち、磁性材コア18は、磁性材コア17とペアになって、パルストランスTの一次巻線N1と二次巻線N2間の磁気回路に挿入され、磁気抵抗を低減するようになっている。上記したように、パルストランスTは一辺が数mmの大きさのシートトランスであるから、一次巻線N1と二次巻線N2間に、通常のトランスのように鉄心を設けることが構造上難しいので、磁性材コア18は磁性材コア17と同様に磁性材コア17に対応する裏面に貼り付けるように配置される。磁性材コア18には磁性材コア17と同様アモルファスコアなどが利用できる。
【0026】
以上の実施形態で具体的に説明したように、本発明によるゲート駆動回路によれば、ノイズ電流が二次巻線N2や抵抗R4などのインピーダンス整合用抵抗を迂回して直接第2の接地電位点GND2に流れるようになるので、IGBTのオン・オフ時に発生するスイッチングノイズや、コモンモードノイズによるゲート駆動信号への影響を低減することができる。
【0027】
また、以上の説明で、上下左右、表裏の配置関係は、説明の便宜上、図面の上下左右、表裏関係に従って定めたものであって、実際使用上の上下左右、表裏の配置関係を示すものではない。また、各スルーホール6〜9、パッド12〜16の配置関係を特定したが、これらの配置関係は適宜変更することが可能である。また、図3に示した構造において、巻線パターン1(L1層)、巻線パターン2(L2層)、巻線パターン3(L4層)、巻線パターン4(L5層)、静電シールドパターン51(L3層)の相互位置関係を変えないで、コア材の各層20a〜20c及びプリプレグの各層21a〜21eの構成を変更することが可能である。例えば、上記では静電シールドパターン51(L3層)はコア材20cの裏面に概略Cの字状にパターン配線されているとしたが、コア材及びプリプレグの構成を変更することにより、コア材の表面にパターン配線されていてもよい。また、抵抗R4を流れるノイズ電流ixに着目して説明したが、本発明によれば抵抗R1〜R3に流れるノイズ電流の影響も同様に低減することができる。また、L1層、L2層、L4層、L5層の巻線パターンを左巻の渦巻状の巻線として説明したが、右巻きであっても良いことは勿論である。
また、以上の「発明を実施するための形態」として説明した例は、一例を示したものであって、本発明の主旨を逸脱しない範囲で変更することができることは勿論である。
【符号の説明】
【0028】
1・・・巻線パターン(L1層)
2・・・巻線パターン(L2層)
3・・・巻線パターン(L4層)
4・・・巻線パターン(L5層)
5・・・静電シールド板
6〜11・・・スルーホール
12〜16・・・パッド
17、18・・・磁性材コア
20a〜20c・・・コア材
21a〜21e・・・プリプレグ
22a、22b・・・ソルダーレジスト
51・・・静電シールドパターン(L3層)
R1〜R4・・・抵抗
Cx・・・パルストランスTの一次巻線N1と二次巻線N2間の寄生容量(静電シールド板なし)
Cy・・・パルストランスTの一次巻線N1と静電シールド板5間の寄生容量
DRV・・・ドライバ
CMP・・・レシーバ
T・・・パルストランス
N1・・・パルストランスTの一次巻線
N2・・・パルストランスTの二次巻線
GND1・・・第1の接地電位点
GND2・・・第2の接地電位点
Vcc・・・制御電源
VPulse・・・ノイズ源電圧
Tx+・・・正側の信号入力端子
Tx−・・・負側の信号入力端子
Rx+・・・正側の信号出力端子
Rx−・・・負側の信号出力端子
RxG・・・静電シールド接地端子
ix、iy・・・ノイズ電流

【特許請求の範囲】
【請求項1】
パルストランスにより一次側と二次側とに絶縁され、前記パルストランスの前記一次側は第1の接地電位点に接地され、前記パルストランスの前記二次側は前記第1の接地電位点とは絶縁された第2の接地電位点に接地され、入力側にインピーダンス整合用抵抗を備えたレシーバを介して前記パルストランスの二次巻線に発生したゲート駆動信号を出力するゲート駆動回路において、
前記パルストランスの一次巻線と前記二次巻線との間に静電シールド板を備え、
前記静電シールド板は前記第2の接地電位点に接地されていることを特徴とするゲート駆動回路。
【請求項2】
前記パルストランスは、シートトランス構造となっていることを特徴とする請求項1に記載のゲート駆動回路。
【請求項3】
前記静電シールド板は、コア材にパターン配線された静電シールドパターンで構成され、前記コア材に概略Cの字状にパターン配線されていることを特徴とする請求項2に記載のゲート駆動回路。
【請求項4】
前記シートトランス構造は、
第1巻線パターン、第2巻線パターン、前記静電シールドパターン、第3巻線パターン、第4巻線パターンが、表面側から裏面側にそれぞれの位置が重なるように順に配置され、
前記第1巻線パターン1と前記第2巻線パターンはスルーホールにより接続されることにより同一方向に巻かれた渦巻状の前記一次巻線が構成され、
前記第3巻線パターンと前記第4巻線パターンはスルーホールにより接続されることにより同一方向に巻かれた渦巻状の前記二次巻線が構成され、
前記静電シールドパターンは前記第1巻線パターンと前記第2巻線パターンで構成された前記一次巻線と前記第3巻線パターンと前記第4巻線パターンで構成された前記二次巻線との間に配置された構造である
ことを特徴とする請求項2又は請求項3に記載のゲート駆動回路。
【請求項5】
前記第1巻線パターン、前記第2巻線パターン、前記静電シールドパターン、前記第3巻線パターン、前記第4巻線パターンが配置された前記パルストランスの位置に対応して、該パルストランスの表面と裏面にそれぞれ磁性材コアが配置されたことを特徴とする請求項4に記載のゲート駆動回路。

【図1】
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【図2】
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【図3】
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【図4】
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【図5】
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【図6】
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【図7】
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【図8】
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【図9】
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【図10】
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