コイル内蔵基板
【課題】コイル導体９の形成層を中央高さよりずれた位置に配置するとともに、コイル導体によるインダクタとしての電気特性の劣化を抑えたコイル内蔵基板を構成する。
【解決手段】コイル内蔵基板１０１は、コイル導体９と磁性体とが積層された第１の磁性体層２１と、電子部品搭載面側（第１主面側）に形成され、表面導体膜７を含む第１表面層３１と、実装先の配線基板に対する実装面側（第２主面側）に形成され、表面導体膜７を含む第２表面層３２と、を備えている。コイル導体９を含む層であるコイル導体形成層２１Ｃと第１表面層３１との間に第２の磁性体層２２を備えている。コイル導体形成層２１Ｃと第１表面層３１との間隔をＡ、コイル導体形成層２１Ｃと第２表面層３２との間隔をＢ、第１の磁性体層２１の透磁率をμ１、第２の磁性体層２２の透磁率をμ２で表すと、Ａ＜Ｂ、μ１＜μ２の関係にある。
【解決手段】コイル内蔵基板１０１は、コイル導体９と磁性体とが積層された第１の磁性体層２１と、電子部品搭載面側（第１主面側）に形成され、表面導体膜７を含む第１表面層３１と、実装先の配線基板に対する実装面側（第２主面側）に形成され、表面導体膜７を含む第２表面層３２と、を備えている。コイル導体９を含む層であるコイル導体形成層２１Ｃと第１表面層３１との間に第２の磁性体層２２を備えている。コイル導体形成層２１Ｃと第１表面層３１との間隔をＡ、コイル導体形成層２１Ｃと第２表面層３２との間隔をＢ、第１の磁性体層２１の透磁率をμ１、第２の磁性体層２２の透磁率をμ２で表すと、Ａ＜Ｂ、μ１＜μ２の関係にある。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、内部にコイルを備え、例えばＤＣ−ＤＣコンバータモジュールに適用されるコイル内蔵基板に関する。
【背景技術】
【０００２】
基板の内部にコイルが構成されたＤＣ−ＤＣコンバータモジュールが特許文献１に開示されている。図１は特許文献１に示されている積層型セラミック電子部品（ＤＣ−ＤＣコンバータモジュール）１の断面図である。積層型セラミック電子部品１は、フェライトセラミックからなる基材層２と、基材層２の上下主面上にそれぞれ配置されかつフェライトセラミックからなる表面層３，４とを含む積層構造を有するセラミック積層体５を備えている。また、積層型セラミック電子部品１は、セラミック積層体５の内部および外部に設けられる導体パターンを備えている。導体パターンには大別して面内配線導体６と表面導体膜７と層間接続導体８とがある。面内配線導体６および表面導体膜７は、この積層型セラミック電子部品１を製造する過程において、基材層２または表面層３，４を形成するために積層されるセラミックグリーンシートの主面上に形成されていて、層間接続導体８は上記セラミックグリーンシートを厚み方向に貫通するように設けられている。面内配線導体６はセラミック積層体５の内部に形成されている。
【０００３】
特定の面内配線導体６および特定の層間接続導体８によって、コイル導体９が基材層２の内部に形成されている。この積層型セラミック電子部品１は、たとえばＤＣ−ＤＣコンバータを構成するもので、表面層３の外方に向く主面上には、表面実装型電子部品１０および１１が搭載される。電子部品１０はたとえばＩＣチップであり、表面層３の外方に向く主面上に形成された表面導体膜７にはんだバンプ１２を介して電気的に接続される。他方の電子部品１１はたとえばチップコンデンサであり、表面層３の外方に向く主面上に形成された表面導体膜７にはんだ１３を介して電気的に接続されている。下方の表面層４の外方に向く主面上に形成された表面導体膜７は、図示しないマザー基板上に、この積層型セラミック電子部品１を実装する際の端子電極として用いられている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】国際公開２００７／１４８５５６号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
コイル導体の周囲に各種配線やシールド導体等がある場合、これらの各種配線やシールド導体とコイル導体との距離が不均一であると、コイル導体による磁界が周囲の各種配線やシールド導体に妨げられるなどして、理想的な磁界分布が実現できない。その結果、インダクタの電気特性が劣化する。すなわち、得られるインダクタンス値が小さくなり、必要なインダクタンス値を得るためにコイル導体の線幅を細くして巻回数を増すと、Ｑ値および直流抵抗値が劣化する。
【０００６】
図１に示したＤＣ−ＤＣコンバータモジュールに用いられる従来のコイル内蔵基板においては、コイル導体９を基材層２の中央高さ位置に配置しているので、このコイル導体９の形成層から表面層３，４までの厚みが等しく、コイル導体９の周囲の磁束密度の集中（偏り）が少ない。
【０００７】
しかし、このコイル内蔵基板を備えるモジュールの小型低背化に伴い、図１に示した基材層２が薄くなると、コイル導体９の形成層は基材層２の中央高さ位置に必ずしも配置できない。例えば、基材層２内の配線導体（層間接続導体８など）の影響を加味してコイル導体９の形成層を中央高さ位置より上または下に配置することも必要になる。
【０００８】
そこで、本発明は、コイル導体９の形成層を中央高さよりずれた位置に配置するとともに、コイル導体のインダクタとしての電気特性の劣化を抑えたコイル内蔵基板を提供することを目的としている。
【課題を解決するための手段】
【０００９】
（１）本発明は、コイル導体と磁性体とが積層された第１の磁性体層と、第１主面側に形成され、表面導体膜を含む第１表面層と、第２主面側に形成され、表面導体膜を含む第２表面層と、を備えたコイル内蔵基板において、
前記コイル導体を含む層であるコイル導体形成層と前記第１表面層との間に第２の磁性体層を備え、
前記コイル導体形成層と前記第１表面層との間隔をＡ、前記コイル導体形成層と前記第２表面層との間隔をＢ、第１の磁性体層の透磁率をμ１、第２の磁性体層の透磁率をμ２で表すと、Ａ＜Ｂ、μ１＜μ２の関係であることを特徴とする。
【００１０】
（２）本発明は、コイル導体と磁性体とが積層された第１の磁性体層と、第１主面側に形成され、表面導体膜を含む第１表面層と、第２主面側に形成され、表面導体膜を含む第２表面層と、を備えたコイル内蔵基板において、
前記コイル導体を含む層であるコイル導体形成層と前記第２表面層との間に第３の磁性体層を備え、
前記コイル導体形成層と前記第１表面層との間隔をＡ、前記コイル導体形成層と前記第２表面層との間隔をＢ、第１の磁性体層の透磁率をμ１、第３の磁性体層の透磁率をμ３で表すと、Ａ＜Ｂ、μ３＜μ１の関係であることを特徴とする。
【００１１】
（３）本発明は、コイル導体と磁性体とが積層された第１の磁性体層と、
第１主面側に形成され、表面導体膜を含む第１表面層と、第２主面側に形成され、表面導体膜を含む第２表面層と、を備えたコイル内蔵基板において、
前記コイル導体を含む層であるコイル導体形成層と前記第１表面層との間に第２の磁性体層を備え、
前記コイル導体を含む層であるコイル導体形成層と前記第２表面層との間に第３の磁性体層を備え、
前記コイル導体形成層と前記第１表面層との間隔をＡ、前記コイル導体形成層と前記第２表面層との間隔をＢ、第１の磁性体層の透磁率をμ１、第２の磁性体層の透磁率をμ２、第３の磁性体層の透磁率をμ３で表すと、Ａ＜Ｂ、μ３＜μ１＜μ２の関係であることを特徴とする。
【００１２】
（４）(1)または(3)において、前記コイル導体形成層と前記第２磁性体層との間、または前記第１表面層と前記第２磁性体層との間に第４の磁性体層を備え、第４の磁性体層の透磁率をμ４で表すと、μ１＜μ２＜μ４の関係であることが好ましい。
【００１３】
（５）(2)または(3)において、前記コイル導体形成層と前記第３磁性体層との間、または前記第２表面層と前記第３磁性体層との間に第５の磁性体層を備え、第５の磁性体層の透磁率をμ５で表すと、μ５＜μ３＜μ１の関係であることが好ましい。
【発明の効果】
【００１４】
本発明によれば、基板内の配線設計によるコイル導体周囲の配線導体に合わせて、コイル導体による磁束をコントロールし、より均一な磁界を発生するコイルが形成でき、直流抵抗が低く、Ｑ値が高いコイル内蔵基板を構成できる。
【図面の簡単な説明】
【００１５】
【図１】図１は特許文献１に示されている積層型セラミック電子部品の断面図である。
【図２】図２は第１の実施形態のコイル内蔵基板、およびそれを備えたＤＣ−ＤＣコンバータモジュールの構成を示す断面図である。
【図３】図３は第２の実施形態のコイル内蔵基板、およびそれを備えたＤＣ−ＤＣコンバータモジュールの構成を示す断面図である。
【図４】図４（Ａ）、図４（Ｂ）、図４（Ｃ）は第３の実施形態の三種のコイル内蔵基板１０３Ａ，１０３Ｂ，１０３Ｃ、およびそれらを備えたＤＣ−ＤＣコンバータモジュール１１３Ａ，１１３Ｂ，１１３Ｃの構成を示す断面図である。
【図５】図５（Ａ）、図５（Ｂ）、図５（Ｃ）は第４の実施形態の三種のコイル内蔵基板１０４Ａ，１０４Ｂ，１０４Ｃ、およびそれらを備えたＤＣ−ＤＣコンバータモジュール１１４Ａ，１１４Ｂ，１１４Ｃの構成を示す断面図である。
【図６】図６（Ａ）、図６（Ｂ）、図６（Ｃ）は第５の実施形態の三種のコイル内蔵基板１０５Ａ，１０５Ｂ，１０５Ｃ、およびそれらを備えたＤＣ−ＤＣコンバータモジュール１１５Ａ，１１５Ｂ，１１５Ｃの構成を示す断面図である。
【図７】図７（Ａ）、図７（Ｂ）は第６の実施形態の二種のコイル内蔵基板１０６Ａ，１０６Ｂ、およびそれらを備えたＤＣ−ＤＣコンバータモジュール１１６Ａ，１１６Ｂの構成を示す断面図である。
【図８】図８（Ａ）、図８（Ｂ）は第７の実施形態の二種のコイル内蔵基板１０７Ａ，１０７Ｂ、およびそれらを備えたＤＣ−ＤＣコンバータモジュール１１７Ａ，１１７Ｂの構成を示す断面図である。
【図９】図９は第８の実施形態のコイル内蔵基板１０８、およびそれらを備えたＤＣ−ＤＣコンバータモジュール１１８の構成を示す断面図である。
【発明を実施するための形態】
【００１６】
《第１の実施形態》
図２は第１の実施形態のコイル内蔵基板、およびそれを備えたＤＣ−ＤＣコンバータモジュールの構成を示す断面図である。このＤＣ−ＤＣコンバータモジュール１１１は、コイル内蔵基板１０１と、このコイル内蔵基板１０１の上面に搭載された電子部品（１１等）とで構成されている。通常、コイル内蔵基板１０１の上面には複数の電子部品が搭載されるが、図２ではそれらの電子部品のうち一つ（電子部品１１）のみを図示している。
【００１７】
コイル内蔵基板１０１は、コイル導体９と磁性体とが積層された第１の磁性体層２１と、電子部品搭載面側（第１主面側）に形成され、表面導体膜７を含む第１表面層３１と、実装先の配線基板に対する実装面側（第２主面側）に形成され、表面導体膜７を含む第２表面層３２と、を備えている。
【００１８】
第１の磁性体層２１、第１表面層３１および第２表面層３２には面内配線導体６、層間接続導体８を必要に応じて備えている。
コイル導体９を含む層であるコイル導体形成層２１Ｃと第１表面層３１との間に第２の磁性体層２２を備えている。
ここで、コイル導体形成層２１Ｃと第１表面層３１との間隔をＡ、コイル導体形成層２１Ｃと第２表面層３２との間隔をＢ、第１の磁性体層２１の透磁率をμ１、第２の磁性体層２２の透磁率をμ２で表すと、Ａ＜Ｂ、μ１＜μ２の関係にある。
【００１９】
このように、コイル導体形成層２１Ｃが電子部品搭載面側（第１主面側）に寄っている場合には、コイル導体形成層２１Ｃと第１表面層３１との間に第１の磁性体層２１より透磁率の高い第２の磁性体層２２を配置することにより、コイル導体形成層２１Ｃと第１表面層３１との間隔が狭いことによる磁界分布の不均一性が抑制される。具体的には、第２の磁性体層２２はコイル導体９による磁束を層方向に導き、第１表面層３１への（垂直方向への）磁束の拡がりが抑制される。そのため、第１表面層３１に形成されている面内配線導体６、表面導体膜７および層間接続導体８等に渦電流が流れにくくなる。すなわち、第１表面層３１に形成されている面内配線導体６、表面導体膜７および層間接続導体８等の影響を受けにくくなり、コイル導体９のインダクタとしての電気的特性の劣化が抑制される。
【００２０】
これにより、より均一な磁界を発生するコイルが形成でき、直流抵抗が低く、Ｑ値が高いコイル内蔵基板を構成できる。
【００２１】
前記コイル内蔵基板１０１はグリーンシートプロセスにより製造される。前記第１の磁性体層２１および第２の磁性体層２２は、例えばFe-Ni-Zn-Cu系の酸化物を主成分とする磁性フェライトである。焼成前は、これらのセラミックグリーンシートの積層体である。また、前記第１表面層３１および第２表面層３２は、Fe-Zn-Cu系の酸化物を主成分とする非磁性フェライトである。焼成前はこのセラミックグリーンシートの積層体である。
【００２２】
前記層間接続導体８は導電性ペーストの焼結体である。焼成前は所定のセラミックグリーンシートに形成された貫通孔に充填された導電性ペースト（未焼結の層間接続導体）である。また、コイル導体９、面内配線導体６、表面導体膜７、層間接続導体８は導電性ペーストの焼結体である。焼成前は所定のセラミックグリーンシート上に印刷された導電性ペーストである。これらの導電性ペーストに含まれる導電性金属は銀または銀／パラジウムを主成分としているものであることが好ましい。
【００２３】
《第２の実施形態》
図３は第２の実施形態のコイル内蔵基板、およびそれを備えたＤＣ−ＤＣコンバータモジュールの構成を示す断面図である。このＤＣ−ＤＣコンバータモジュール１１２は、コイル内蔵基板１０２と、このコイル内蔵基板１０２の上面に搭載された電子部品（１１等）とで構成されている。
【００２４】
コイル内蔵基板１０２は、コイル導体９と磁性体とが積層された第１の磁性体層２１と、電子部品搭載面側（第１主面側）に形成され、表面導体膜７を含む第１表面層３１と、実装先の配線基板に対する実装面側（第２主面側）に形成され、表面導体膜７を含む第２表面層３２と、を備えている。
コイル導体９を含む層であるコイル導体形成層２１Ｃと第２表面層３２との間に第３の磁性体層２３を備えている。
【００２５】
ここで、コイル導体形成層２１Ｃと第１表面層３１との間隔をＡ、コイル導体形成層２１Ｃと第２表面層３２との間隔をＢ、第１の磁性体層２１の透磁率をμ１、第３の磁性体層２３の透磁率をμ３で表すと、Ａ＜Ｂ、μ３＜μ１の関係にある。
【００２６】
このように、コイル導体形成層２１Ｃが電子部品搭載面側（第１主面側）に寄っている場合には、コイル導体形成層２１Ｃと第２表面層３２との間に第１の磁性体層２１より透磁率の低い第３の磁性体層２３を配置することにより、コイル導体形成層２１Ｃと第２表面層３２との間隔が広いことによる磁界分布の不均一性が抑制される。具体的には、第３の磁性体層２３はコイル導体９による磁束の透過が抑制され、コイル導体形成層２１Ｃの上下にほぼ均等に磁界が集中する。そのため、第２表面層３２に形成されている面内配線導体６、表面導体膜７および層間接続導体８等に渦電流が流れにくくなる。すなわち、第２表面層３２に形成されている面内配線導体６、表面導体膜７および層間接続導体８等の影響を受けにくくなり、コイル導体９のインダクタとしての電気的特性の劣化が抑制される。
【００２７】
また、透磁率の小さなフェライトは一般に誘電正接（tanδ）が相対的に小さいので、透磁率の小さな第３の磁性体層２３を配置することにより、誘電体損失が低減されて、そのことによってもＱ値を高めることができる。
【００２８】
これにより、より均一な磁界を発生するインダクタが形成でき、直流抵抗が低く、Ｑ値が高いコイル内蔵基板を構成できる。
【００２９】
《第３の実施形態》
図４（Ａ）、図４（Ｂ）、図４（Ｃ）は第３の実施形態の三種のコイル内蔵基板１０３Ａ，１０３Ｂ，１０３Ｃ、およびそれらを備えたＤＣ−ＤＣコンバータモジュール１１３Ａ，１１３Ｂ，１１３Ｃの構成を示す断面図である。これらのＤＣ−ＤＣコンバータモジュール１１３Ａ，１１３Ｂ，１１３Ｃは、コイル内蔵基板１０３Ａ，１０３Ｂ，１０３Ｃと、これらのコイル内蔵基板１０３Ａ，１０３Ｂ，１０３Ｃの上面に搭載された電子部品（１１等）とで構成されている。
【００３０】
前記コイル内蔵基板１０３Ａ，１０３Ｂ，１０３Ｃと第１の実施形態で図２に示したコイル内蔵基板１０１と異なるのは第２の磁性体層２２の配置である。第１の実施形態ではコイル導体形成層２１Ｃと第１表面層３１との間に第２の磁性体層２２を単に配置された例を示したが、図４（Ａ）のコイル内蔵基板１０３Ａでは、第２の磁性体層２２が第１表面層３１寄りの位置または第１表面層３１に接する位置に配置されている。図４（Ｂ）のコイル内蔵基板１０３Ｂでは、第２の磁性体層２２がコイル導体形成層２１Ｃ寄りの位置またはコイル導体形成層２１Ｃに接する位置に配置されている。さらに、図４（Ｃ）のコイル内蔵基板１０３Ｃでは、第２の磁性体層２２をコイル導体形成層２１Ｃと第１表面層３１との間の全体にわたって第２の磁性体層２２が配置されている。
【００３１】
このように、第２の磁性体層２２の厚みと位置を適宜定めることによってコイル導体９による磁束がコントロールされて、磁界分布の均一性をより高めることができる。
【００３２】
《第４の実施形態》
図５（Ａ）、図５（Ｂ）、図５（Ｃ）は第４の実施形態の三種のコイル内蔵基板１０４Ａ，１０４Ｂ，１０４Ｃ、およびそれらを備えたＤＣ−ＤＣコンバータモジュール１１４Ａ，１１４Ｂ，１１４Ｃの構成を示す断面図である。これらのＤＣ−ＤＣコンバータモジュール１１４Ａ，１１４Ｂ，１１４Ｃは、コイル内蔵基板１０４Ａ，１０４Ｂ，１０４Ｃと、これらのコイル内蔵基板１０４Ａ，１０４Ｂ，１０４Ｃの上面に搭載された電子部品（１１等）とで構成されている。
【００３３】
前記コイル内蔵基板１０４Ａ，１０４Ｂ，１０４Ｃと第２の実施形態で図３に示したコイル内蔵基板１０２と異なるのは第３の磁性体層２３の配置である。第２の実施形態ではコイル導体形成層２１Ｃと第２表面層３２との間に第３の磁性体層２３が単に配置された例を示したが、図５（Ａ）のコイル内蔵基板１０４Ａでは、第３の磁性体層２３が第２表面層３２寄りの位置または第２表面層３２に接する位置に配置されている。図５（Ｂ）のコイル内蔵基板１０４Ｂでは、第３の磁性体層２３がコイル導体形成層２１Ｃ寄りの位置またはコイル導体形成層２１Ｃに接する位置に配置されている。さらに、図５（Ｃ）のコイル内蔵基板１０４Ｃでは、第３の磁性体層２３がコイル導体形成層２１Ｃと第２表面層３２との間の全体にわたって第３の磁性体層２３が配置されている。
【００３４】
このように、第３の磁性体層２３の厚みと位置を適宜定めることによってコイル導体９による磁束がコントロールされて、磁界分布の均一性をより高めることができる。
【００３５】
《第５の実施形態》
図６（Ａ）、図６（Ｂ）、図６（Ｃ）は第５の実施形態の三種のコイル内蔵基板１０５Ａ，１０５Ｂ，１０５Ｃ、およびそれらを備えたＤＣ−ＤＣコンバータモジュール１１５Ａ，１１５Ｂ，１１５Ｃの構成を示す断面図である。これらのＤＣ−ＤＣコンバータモジュール１１５Ａ，１１５Ｂ，１１５Ｃは、コイル内蔵基板１０５Ａ，１０５Ｂ，１０５Ｃと、これらのコイル内蔵基板１０５Ａ，１０５Ｂ，１０５Ｃの上面に搭載された電子部品（１１等）とで構成されている。
【００３６】
第５の実施形態のコイル内蔵基板１０５Ａ，１０５Ｂ，１０５Ｃは、コイル導体形成層２１Ｃと第１表面層３１との間に第２の磁性体層２２が配置されていて、コイル導体形成層２１Ｃと第２表面層３２との間に第３の磁性体層２３が配置されている。
【００３７】
図６（Ａ）のコイル内蔵基板１０５Ａでは、第２の磁性体層２２が第１表面層３１寄りの位置または第１表面層３１に接する位置に配置されている。また第３の磁性体層２３が第２表面層３２寄りの位置または第２表面層３２に接する位置に配置されている。
【００３８】
図６（Ｂ）のコイル内蔵基板１０５Ｂでは、第２の磁性体層２２がコイル導体形成層２１Ｃ寄りの位置またはコイル導体形成層２１Ｃに接する位置に配置されている。また第３の磁性体層２３がコイル導体形成層２１Ｃ寄りの位置またはコイル導体形成層２１Ｃに接する位置に配置されている。
【００３９】
図６（Ｃ）のコイル内蔵基板１０５Ｃでは、第２の磁性体層２２がコイル導体形成層２１Ｃと第１表面層３１との間の全体にわたって配置されている。また第３の磁性体層２３がコイル導体形成層２１Ｃと第２表面層３２との間の全体にわたって配置されている。
【００４０】
ここで、コイル導体形成層２１Ｃと第１表面層３１との間隔をＡ、コイル導体形成層２１Ｃと第２表面層３２との間隔をＢ、第１の磁性体層２１の透磁率をμ１、第２の磁性体層２２の透磁率をμ２、第３の磁性体層２３の透磁率をμ３で表すと、Ａ＜Ｂ、μ３＜μ１＜μ２の関係にある。
【００４１】
このように、コイル導体形成層２１Ｃと第１表面層３１との間に第２の磁性体層２２、コイル導体形成層２１Ｃと第２表面層３２との間に第３の磁性体層２３をそれぞれ設けることにより、コイル導体形成層２１Ｃに近い導体（第１表面層３１に形成されている面内配線導体６、表面導体膜７および層間接続導体８等）と遠い導体（第２表面層３２に形成されている面内配線導体６、表面導体膜７および層間接続導体８等）の両方について渦電流損による悪影響をより効果的に抑制できる。
【００４２】
また、第２の磁性体層２２および第３の磁性体層２３の厚みと位置を適宜定めることによってコイル導体９による磁束がコントロールされて、磁界分布の均一性をより高めることができる。
【００４３】
《第６の実施形態》
図７（Ａ）、図７（Ｂ）は第６の実施形態の二種のコイル内蔵基板１０６Ａ，１０６Ｂ、およびそれらを備えたＤＣ−ＤＣコンバータモジュール１１６Ａ，１１６Ｂの構成を示す断面図である。これらのＤＣ−ＤＣコンバータモジュール１１６Ａ，１１６Ｂは、コイル内蔵基板１０６Ａ，１０６Ｂと、これらのコイル内蔵基板１０６Ａ，１０６Ｂの上面に搭載された電子部品（１１等）とで構成されている。
【００４４】
図７（Ａ）の例では、コイル導体形成層２１Ｃと第２の磁性体層２２との間に第４の磁性体層２４を備えている。図７（Ｂ）の例では、第１表面層３１と第２の磁性体層２２との間に第４の磁性体層２４を備えている。図７（Ａ）、図７（Ｂ）のいずれについても、コイル導体形成層２１Ｃと第１表面層３１との間隔をＡ、コイル導体形成層２１Ｃと第２表面層３２との間隔をＢ、第１の磁性体層２１の透磁率をμ１、第２の磁性体層２２の透磁率をμ２、第４の磁性体層２４の透磁率をμ４で表すと、Ａ＜Ｂ、μ１＜μ２＜μ４の関係にある。
【００４５】
このように、コイル導体形成層２１Ｃと第１表面層３１との間に、互いに透磁率の異なる二層の磁性体層を配置し、それらの厚み、透磁率および位置関係を定めることによってコイル導体９による磁束がコントロールされて、磁界分布の均一性をより高めることができる。
【００４６】
《第７の実施形態》
図８（Ａ）、図８（Ｂ）は第７の実施形態の二種のコイル内蔵基板１０７Ａ，１０７Ｂ、およびそれらを備えたＤＣ−ＤＣコンバータモジュール１１７Ａ，１１７Ｂの構成を示す断面図である。これらのＤＣ−ＤＣコンバータモジュール１１７Ａ，１１７Ｂは、コイル内蔵基板１０７Ａ，１０７Ｂと、これらのコイル内蔵基板１０７Ａ，１０７Ｂの上面に搭載された電子部品（１１等）とで構成されている。
【００４７】
図８（Ａ）の例では、コイル導体形成層２１Ｃと第３の磁性体層２３との間に第５の磁性体層２５を備えている。図８（Ｂ）の例では、第２表面層３２と第３の磁性体層２３との間に第５の磁性体層２５を備えている。図８（Ａ）、図８（Ｂ）のいずれについても、コイル導体形成層２１Ｃと第１表面層３１との間隔をＡ、コイル導体形成層２１Ｃと第２表面層３２との間隔をＢ、第１の磁性体層２１の透磁率をμ１、第３の磁性体層２３の透磁率をμ３、第５の磁性体層２５の透磁率をμ５で表すと、Ａ＜Ｂ、μ５＜μ３＜μ１の関係にある。
【００４８】
このように、コイル導体形成層２１Ｃと第２表面層３２との間に、互いに透磁率の異なる二層の磁性体層を配置し、それらの厚み、透磁率および位置関係を定めることによってコイル導体９による磁束がコントロールされて、磁界分布の均一性をより高めることができる。
【００４９】
《第８の実施形態》
図９は第８の実施形態のコイル内蔵基板１０８、およびそれらを備えたＤＣ−ＤＣコンバータモジュール１１８の構成を示す断面図である。このＤＣ−ＤＣコンバータモジュール１１８は、コイル内蔵基板１０８と、このコイル内蔵基板１０８の上面に搭載された電子部品（１１等）とで構成されている。
【００５０】
図９の例では、コイル導体形成層２１Ｃと第１表面層３１との間に第２の磁性体層２２が設けられ、この第２の磁性体層２２と第１表面層３１との間に第４の磁性体層２４が設けられている。また、コイル導体形成層２１Ｃと第２表面層３２との間に第３の磁性体層２３が設けられ、この第３の磁性体層２３と第２表面層３２との間に第５の磁性体層２５が設けられている。
【００５１】
ここで、コイル導体形成層２１Ｃと第１表面層３１との間隔をＡ、コイル導体形成層２１Ｃと第２表面層３２との間隔をＢ、第１の磁性体層２１の透磁率をμ１、第２の磁性体層２２の透磁率をμ２、第３の磁性体層２３の透磁率をμ３、第４の磁性体層２４の透磁率をμ４、第５の磁性体層２５の透磁率をμ５で表すと、Ａ＜Ｂ、
μ５＜μ３＜μ１＜μ２＜μ４または、
μ３＜μ５＜μ１＜μ２＜μ４または、
μ５＜μ３＜μ１＜μ４＜μ２または、
μ３＜μ５＜μ１＜μ４＜μ２
の関係にある。
【００５２】
このように、コイル導体形成層２１Ｃと第１表面層３１との間および第２表面層３２との間に、互いに透磁率の異なる二層の磁性体層をそれぞれ配置し、それらの厚み、透磁率および位置関係を定めることによってコイル導体９による磁束がコントロールされて、磁界分布の均一性をより高めることができる。
【００５３】
《他の実施形態》
以上に示した各実施形態では、電子部品搭載面を第１表面層３１とし、実装面を第２表面層３２側としたが、逆に、実装面が第１表面層３１、電子部品搭載面が第２表面層３２であってもよい。その場合でも、コイル導体形成層２１Ｃと第１表面層との間隔をＡ、コイル導体形成層２１Ｃと第２表面層との間隔をＢで表したとき、Ａ＜Ｂの関係であれば、各実施形態で示した記述がそのまま当てはまる。
【符号の説明】
【００５４】
６…面内配線導体
７…表面導体膜
８…層間接続導体
９…コイル導体
１１…電子部品
２１…第１の磁性体層
２１Ｃ…コイル導体形成層
２２…第２の磁性体層
２３…第３の磁性体層
２４…第４の磁性体層
２５…第５の磁性体層
３１…第１表面層
３２…第２表面層
１０１，１０２，１０８…コイル内蔵基板
１０３Ａ，１０３Ｂ，１０３Ｃ…コイル内蔵基板
１０４Ａ，１０４Ｂ，１０４Ｃ…コイル内蔵基板
１０５Ａ，１０５Ｂ，１０５Ｃ…コイル内蔵基板
１０６Ａ，１０６Ｂ…コイル内蔵基板
１０７Ａ，１０７Ｂ…コイル内蔵基板
１１１，１１２，１１８…ＤＣ−ＤＣコンバータモジュール
１１３Ａ，１１３Ｂ，１１３Ｃ…ＤＣ−ＤＣコンバータモジュール
１１４Ａ，１１４Ｂ，１１４Ｃ…ＤＣ−ＤＣコンバータモジュール
１１５Ａ，１１５Ｂ，１１５Ｃ…ＤＣ−ＤＣコンバータモジュール
１１６Ａ，１１６Ｂ…ＤＣ−ＤＣコンバータモジュール
１１７Ａ，１１７Ｂ…ＤＣ−ＤＣコンバータモジュール
【技術分野】
【０００１】
本発明は、内部にコイルを備え、例えばＤＣ−ＤＣコンバータモジュールに適用されるコイル内蔵基板に関する。
【背景技術】
【０００２】
基板の内部にコイルが構成されたＤＣ−ＤＣコンバータモジュールが特許文献１に開示されている。図１は特許文献１に示されている積層型セラミック電子部品（ＤＣ−ＤＣコンバータモジュール）１の断面図である。積層型セラミック電子部品１は、フェライトセラミックからなる基材層２と、基材層２の上下主面上にそれぞれ配置されかつフェライトセラミックからなる表面層３，４とを含む積層構造を有するセラミック積層体５を備えている。また、積層型セラミック電子部品１は、セラミック積層体５の内部および外部に設けられる導体パターンを備えている。導体パターンには大別して面内配線導体６と表面導体膜７と層間接続導体８とがある。面内配線導体６および表面導体膜７は、この積層型セラミック電子部品１を製造する過程において、基材層２または表面層３，４を形成するために積層されるセラミックグリーンシートの主面上に形成されていて、層間接続導体８は上記セラミックグリーンシートを厚み方向に貫通するように設けられている。面内配線導体６はセラミック積層体５の内部に形成されている。
【０００３】
特定の面内配線導体６および特定の層間接続導体８によって、コイル導体９が基材層２の内部に形成されている。この積層型セラミック電子部品１は、たとえばＤＣ−ＤＣコンバータを構成するもので、表面層３の外方に向く主面上には、表面実装型電子部品１０および１１が搭載される。電子部品１０はたとえばＩＣチップであり、表面層３の外方に向く主面上に形成された表面導体膜７にはんだバンプ１２を介して電気的に接続される。他方の電子部品１１はたとえばチップコンデンサであり、表面層３の外方に向く主面上に形成された表面導体膜７にはんだ１３を介して電気的に接続されている。下方の表面層４の外方に向く主面上に形成された表面導体膜７は、図示しないマザー基板上に、この積層型セラミック電子部品１を実装する際の端子電極として用いられている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】国際公開２００７／１４８５５６号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
コイル導体の周囲に各種配線やシールド導体等がある場合、これらの各種配線やシールド導体とコイル導体との距離が不均一であると、コイル導体による磁界が周囲の各種配線やシールド導体に妨げられるなどして、理想的な磁界分布が実現できない。その結果、インダクタの電気特性が劣化する。すなわち、得られるインダクタンス値が小さくなり、必要なインダクタンス値を得るためにコイル導体の線幅を細くして巻回数を増すと、Ｑ値および直流抵抗値が劣化する。
【０００６】
図１に示したＤＣ−ＤＣコンバータモジュールに用いられる従来のコイル内蔵基板においては、コイル導体９を基材層２の中央高さ位置に配置しているので、このコイル導体９の形成層から表面層３，４までの厚みが等しく、コイル導体９の周囲の磁束密度の集中（偏り）が少ない。
【０００７】
しかし、このコイル内蔵基板を備えるモジュールの小型低背化に伴い、図１に示した基材層２が薄くなると、コイル導体９の形成層は基材層２の中央高さ位置に必ずしも配置できない。例えば、基材層２内の配線導体（層間接続導体８など）の影響を加味してコイル導体９の形成層を中央高さ位置より上または下に配置することも必要になる。
【０００８】
そこで、本発明は、コイル導体９の形成層を中央高さよりずれた位置に配置するとともに、コイル導体のインダクタとしての電気特性の劣化を抑えたコイル内蔵基板を提供することを目的としている。
【課題を解決するための手段】
【０００９】
（１）本発明は、コイル導体と磁性体とが積層された第１の磁性体層と、第１主面側に形成され、表面導体膜を含む第１表面層と、第２主面側に形成され、表面導体膜を含む第２表面層と、を備えたコイル内蔵基板において、
前記コイル導体を含む層であるコイル導体形成層と前記第１表面層との間に第２の磁性体層を備え、
前記コイル導体形成層と前記第１表面層との間隔をＡ、前記コイル導体形成層と前記第２表面層との間隔をＢ、第１の磁性体層の透磁率をμ１、第２の磁性体層の透磁率をμ２で表すと、Ａ＜Ｂ、μ１＜μ２の関係であることを特徴とする。
【００１０】
（２）本発明は、コイル導体と磁性体とが積層された第１の磁性体層と、第１主面側に形成され、表面導体膜を含む第１表面層と、第２主面側に形成され、表面導体膜を含む第２表面層と、を備えたコイル内蔵基板において、
前記コイル導体を含む層であるコイル導体形成層と前記第２表面層との間に第３の磁性体層を備え、
前記コイル導体形成層と前記第１表面層との間隔をＡ、前記コイル導体形成層と前記第２表面層との間隔をＢ、第１の磁性体層の透磁率をμ１、第３の磁性体層の透磁率をμ３で表すと、Ａ＜Ｂ、μ３＜μ１の関係であることを特徴とする。
【００１１】
（３）本発明は、コイル導体と磁性体とが積層された第１の磁性体層と、
第１主面側に形成され、表面導体膜を含む第１表面層と、第２主面側に形成され、表面導体膜を含む第２表面層と、を備えたコイル内蔵基板において、
前記コイル導体を含む層であるコイル導体形成層と前記第１表面層との間に第２の磁性体層を備え、
前記コイル導体を含む層であるコイル導体形成層と前記第２表面層との間に第３の磁性体層を備え、
前記コイル導体形成層と前記第１表面層との間隔をＡ、前記コイル導体形成層と前記第２表面層との間隔をＢ、第１の磁性体層の透磁率をμ１、第２の磁性体層の透磁率をμ２、第３の磁性体層の透磁率をμ３で表すと、Ａ＜Ｂ、μ３＜μ１＜μ２の関係であることを特徴とする。
【００１２】
（４）(1)または(3)において、前記コイル導体形成層と前記第２磁性体層との間、または前記第１表面層と前記第２磁性体層との間に第４の磁性体層を備え、第４の磁性体層の透磁率をμ４で表すと、μ１＜μ２＜μ４の関係であることが好ましい。
【００１３】
（５）(2)または(3)において、前記コイル導体形成層と前記第３磁性体層との間、または前記第２表面層と前記第３磁性体層との間に第５の磁性体層を備え、第５の磁性体層の透磁率をμ５で表すと、μ５＜μ３＜μ１の関係であることが好ましい。
【発明の効果】
【００１４】
本発明によれば、基板内の配線設計によるコイル導体周囲の配線導体に合わせて、コイル導体による磁束をコントロールし、より均一な磁界を発生するコイルが形成でき、直流抵抗が低く、Ｑ値が高いコイル内蔵基板を構成できる。
【図面の簡単な説明】
【００１５】
【図１】図１は特許文献１に示されている積層型セラミック電子部品の断面図である。
【図２】図２は第１の実施形態のコイル内蔵基板、およびそれを備えたＤＣ−ＤＣコンバータモジュールの構成を示す断面図である。
【図３】図３は第２の実施形態のコイル内蔵基板、およびそれを備えたＤＣ−ＤＣコンバータモジュールの構成を示す断面図である。
【図４】図４（Ａ）、図４（Ｂ）、図４（Ｃ）は第３の実施形態の三種のコイル内蔵基板１０３Ａ，１０３Ｂ，１０３Ｃ、およびそれらを備えたＤＣ−ＤＣコンバータモジュール１１３Ａ，１１３Ｂ，１１３Ｃの構成を示す断面図である。
【図５】図５（Ａ）、図５（Ｂ）、図５（Ｃ）は第４の実施形態の三種のコイル内蔵基板１０４Ａ，１０４Ｂ，１０４Ｃ、およびそれらを備えたＤＣ−ＤＣコンバータモジュール１１４Ａ，１１４Ｂ，１１４Ｃの構成を示す断面図である。
【図６】図６（Ａ）、図６（Ｂ）、図６（Ｃ）は第５の実施形態の三種のコイル内蔵基板１０５Ａ，１０５Ｂ，１０５Ｃ、およびそれらを備えたＤＣ−ＤＣコンバータモジュール１１５Ａ，１１５Ｂ，１１５Ｃの構成を示す断面図である。
【図７】図７（Ａ）、図７（Ｂ）は第６の実施形態の二種のコイル内蔵基板１０６Ａ，１０６Ｂ、およびそれらを備えたＤＣ−ＤＣコンバータモジュール１１６Ａ，１１６Ｂの構成を示す断面図である。
【図８】図８（Ａ）、図８（Ｂ）は第７の実施形態の二種のコイル内蔵基板１０７Ａ，１０７Ｂ、およびそれらを備えたＤＣ−ＤＣコンバータモジュール１１７Ａ，１１７Ｂの構成を示す断面図である。
【図９】図９は第８の実施形態のコイル内蔵基板１０８、およびそれらを備えたＤＣ−ＤＣコンバータモジュール１１８の構成を示す断面図である。
【発明を実施するための形態】
【００１６】
《第１の実施形態》
図２は第１の実施形態のコイル内蔵基板、およびそれを備えたＤＣ−ＤＣコンバータモジュールの構成を示す断面図である。このＤＣ−ＤＣコンバータモジュール１１１は、コイル内蔵基板１０１と、このコイル内蔵基板１０１の上面に搭載された電子部品（１１等）とで構成されている。通常、コイル内蔵基板１０１の上面には複数の電子部品が搭載されるが、図２ではそれらの電子部品のうち一つ（電子部品１１）のみを図示している。
【００１７】
コイル内蔵基板１０１は、コイル導体９と磁性体とが積層された第１の磁性体層２１と、電子部品搭載面側（第１主面側）に形成され、表面導体膜７を含む第１表面層３１と、実装先の配線基板に対する実装面側（第２主面側）に形成され、表面導体膜７を含む第２表面層３２と、を備えている。
【００１８】
第１の磁性体層２１、第１表面層３１および第２表面層３２には面内配線導体６、層間接続導体８を必要に応じて備えている。
コイル導体９を含む層であるコイル導体形成層２１Ｃと第１表面層３１との間に第２の磁性体層２２を備えている。
ここで、コイル導体形成層２１Ｃと第１表面層３１との間隔をＡ、コイル導体形成層２１Ｃと第２表面層３２との間隔をＢ、第１の磁性体層２１の透磁率をμ１、第２の磁性体層２２の透磁率をμ２で表すと、Ａ＜Ｂ、μ１＜μ２の関係にある。
【００１９】
このように、コイル導体形成層２１Ｃが電子部品搭載面側（第１主面側）に寄っている場合には、コイル導体形成層２１Ｃと第１表面層３１との間に第１の磁性体層２１より透磁率の高い第２の磁性体層２２を配置することにより、コイル導体形成層２１Ｃと第１表面層３１との間隔が狭いことによる磁界分布の不均一性が抑制される。具体的には、第２の磁性体層２２はコイル導体９による磁束を層方向に導き、第１表面層３１への（垂直方向への）磁束の拡がりが抑制される。そのため、第１表面層３１に形成されている面内配線導体６、表面導体膜７および層間接続導体８等に渦電流が流れにくくなる。すなわち、第１表面層３１に形成されている面内配線導体６、表面導体膜７および層間接続導体８等の影響を受けにくくなり、コイル導体９のインダクタとしての電気的特性の劣化が抑制される。
【００２０】
これにより、より均一な磁界を発生するコイルが形成でき、直流抵抗が低く、Ｑ値が高いコイル内蔵基板を構成できる。
【００２１】
前記コイル内蔵基板１０１はグリーンシートプロセスにより製造される。前記第１の磁性体層２１および第２の磁性体層２２は、例えばFe-Ni-Zn-Cu系の酸化物を主成分とする磁性フェライトである。焼成前は、これらのセラミックグリーンシートの積層体である。また、前記第１表面層３１および第２表面層３２は、Fe-Zn-Cu系の酸化物を主成分とする非磁性フェライトである。焼成前はこのセラミックグリーンシートの積層体である。
【００２２】
前記層間接続導体８は導電性ペーストの焼結体である。焼成前は所定のセラミックグリーンシートに形成された貫通孔に充填された導電性ペースト（未焼結の層間接続導体）である。また、コイル導体９、面内配線導体６、表面導体膜７、層間接続導体８は導電性ペーストの焼結体である。焼成前は所定のセラミックグリーンシート上に印刷された導電性ペーストである。これらの導電性ペーストに含まれる導電性金属は銀または銀／パラジウムを主成分としているものであることが好ましい。
【００２３】
《第２の実施形態》
図３は第２の実施形態のコイル内蔵基板、およびそれを備えたＤＣ−ＤＣコンバータモジュールの構成を示す断面図である。このＤＣ−ＤＣコンバータモジュール１１２は、コイル内蔵基板１０２と、このコイル内蔵基板１０２の上面に搭載された電子部品（１１等）とで構成されている。
【００２４】
コイル内蔵基板１０２は、コイル導体９と磁性体とが積層された第１の磁性体層２１と、電子部品搭載面側（第１主面側）に形成され、表面導体膜７を含む第１表面層３１と、実装先の配線基板に対する実装面側（第２主面側）に形成され、表面導体膜７を含む第２表面層３２と、を備えている。
コイル導体９を含む層であるコイル導体形成層２１Ｃと第２表面層３２との間に第３の磁性体層２３を備えている。
【００２５】
ここで、コイル導体形成層２１Ｃと第１表面層３１との間隔をＡ、コイル導体形成層２１Ｃと第２表面層３２との間隔をＢ、第１の磁性体層２１の透磁率をμ１、第３の磁性体層２３の透磁率をμ３で表すと、Ａ＜Ｂ、μ３＜μ１の関係にある。
【００２６】
このように、コイル導体形成層２１Ｃが電子部品搭載面側（第１主面側）に寄っている場合には、コイル導体形成層２１Ｃと第２表面層３２との間に第１の磁性体層２１より透磁率の低い第３の磁性体層２３を配置することにより、コイル導体形成層２１Ｃと第２表面層３２との間隔が広いことによる磁界分布の不均一性が抑制される。具体的には、第３の磁性体層２３はコイル導体９による磁束の透過が抑制され、コイル導体形成層２１Ｃの上下にほぼ均等に磁界が集中する。そのため、第２表面層３２に形成されている面内配線導体６、表面導体膜７および層間接続導体８等に渦電流が流れにくくなる。すなわち、第２表面層３２に形成されている面内配線導体６、表面導体膜７および層間接続導体８等の影響を受けにくくなり、コイル導体９のインダクタとしての電気的特性の劣化が抑制される。
【００２７】
また、透磁率の小さなフェライトは一般に誘電正接（tanδ）が相対的に小さいので、透磁率の小さな第３の磁性体層２３を配置することにより、誘電体損失が低減されて、そのことによってもＱ値を高めることができる。
【００２８】
これにより、より均一な磁界を発生するインダクタが形成でき、直流抵抗が低く、Ｑ値が高いコイル内蔵基板を構成できる。
【００２９】
《第３の実施形態》
図４（Ａ）、図４（Ｂ）、図４（Ｃ）は第３の実施形態の三種のコイル内蔵基板１０３Ａ，１０３Ｂ，１０３Ｃ、およびそれらを備えたＤＣ−ＤＣコンバータモジュール１１３Ａ，１１３Ｂ，１１３Ｃの構成を示す断面図である。これらのＤＣ−ＤＣコンバータモジュール１１３Ａ，１１３Ｂ，１１３Ｃは、コイル内蔵基板１０３Ａ，１０３Ｂ，１０３Ｃと、これらのコイル内蔵基板１０３Ａ，１０３Ｂ，１０３Ｃの上面に搭載された電子部品（１１等）とで構成されている。
【００３０】
前記コイル内蔵基板１０３Ａ，１０３Ｂ，１０３Ｃと第１の実施形態で図２に示したコイル内蔵基板１０１と異なるのは第２の磁性体層２２の配置である。第１の実施形態ではコイル導体形成層２１Ｃと第１表面層３１との間に第２の磁性体層２２を単に配置された例を示したが、図４（Ａ）のコイル内蔵基板１０３Ａでは、第２の磁性体層２２が第１表面層３１寄りの位置または第１表面層３１に接する位置に配置されている。図４（Ｂ）のコイル内蔵基板１０３Ｂでは、第２の磁性体層２２がコイル導体形成層２１Ｃ寄りの位置またはコイル導体形成層２１Ｃに接する位置に配置されている。さらに、図４（Ｃ）のコイル内蔵基板１０３Ｃでは、第２の磁性体層２２をコイル導体形成層２１Ｃと第１表面層３１との間の全体にわたって第２の磁性体層２２が配置されている。
【００３１】
このように、第２の磁性体層２２の厚みと位置を適宜定めることによってコイル導体９による磁束がコントロールされて、磁界分布の均一性をより高めることができる。
【００３２】
《第４の実施形態》
図５（Ａ）、図５（Ｂ）、図５（Ｃ）は第４の実施形態の三種のコイル内蔵基板１０４Ａ，１０４Ｂ，１０４Ｃ、およびそれらを備えたＤＣ−ＤＣコンバータモジュール１１４Ａ，１１４Ｂ，１１４Ｃの構成を示す断面図である。これらのＤＣ−ＤＣコンバータモジュール１１４Ａ，１１４Ｂ，１１４Ｃは、コイル内蔵基板１０４Ａ，１０４Ｂ，１０４Ｃと、これらのコイル内蔵基板１０４Ａ，１０４Ｂ，１０４Ｃの上面に搭載された電子部品（１１等）とで構成されている。
【００３３】
前記コイル内蔵基板１０４Ａ，１０４Ｂ，１０４Ｃと第２の実施形態で図３に示したコイル内蔵基板１０２と異なるのは第３の磁性体層２３の配置である。第２の実施形態ではコイル導体形成層２１Ｃと第２表面層３２との間に第３の磁性体層２３が単に配置された例を示したが、図５（Ａ）のコイル内蔵基板１０４Ａでは、第３の磁性体層２３が第２表面層３２寄りの位置または第２表面層３２に接する位置に配置されている。図５（Ｂ）のコイル内蔵基板１０４Ｂでは、第３の磁性体層２３がコイル導体形成層２１Ｃ寄りの位置またはコイル導体形成層２１Ｃに接する位置に配置されている。さらに、図５（Ｃ）のコイル内蔵基板１０４Ｃでは、第３の磁性体層２３がコイル導体形成層２１Ｃと第２表面層３２との間の全体にわたって第３の磁性体層２３が配置されている。
【００３４】
このように、第３の磁性体層２３の厚みと位置を適宜定めることによってコイル導体９による磁束がコントロールされて、磁界分布の均一性をより高めることができる。
【００３５】
《第５の実施形態》
図６（Ａ）、図６（Ｂ）、図６（Ｃ）は第５の実施形態の三種のコイル内蔵基板１０５Ａ，１０５Ｂ，１０５Ｃ、およびそれらを備えたＤＣ−ＤＣコンバータモジュール１１５Ａ，１１５Ｂ，１１５Ｃの構成を示す断面図である。これらのＤＣ−ＤＣコンバータモジュール１１５Ａ，１１５Ｂ，１１５Ｃは、コイル内蔵基板１０５Ａ，１０５Ｂ，１０５Ｃと、これらのコイル内蔵基板１０５Ａ，１０５Ｂ，１０５Ｃの上面に搭載された電子部品（１１等）とで構成されている。
【００３６】
第５の実施形態のコイル内蔵基板１０５Ａ，１０５Ｂ，１０５Ｃは、コイル導体形成層２１Ｃと第１表面層３１との間に第２の磁性体層２２が配置されていて、コイル導体形成層２１Ｃと第２表面層３２との間に第３の磁性体層２３が配置されている。
【００３７】
図６（Ａ）のコイル内蔵基板１０５Ａでは、第２の磁性体層２２が第１表面層３１寄りの位置または第１表面層３１に接する位置に配置されている。また第３の磁性体層２３が第２表面層３２寄りの位置または第２表面層３２に接する位置に配置されている。
【００３８】
図６（Ｂ）のコイル内蔵基板１０５Ｂでは、第２の磁性体層２２がコイル導体形成層２１Ｃ寄りの位置またはコイル導体形成層２１Ｃに接する位置に配置されている。また第３の磁性体層２３がコイル導体形成層２１Ｃ寄りの位置またはコイル導体形成層２１Ｃに接する位置に配置されている。
【００３９】
図６（Ｃ）のコイル内蔵基板１０５Ｃでは、第２の磁性体層２２がコイル導体形成層２１Ｃと第１表面層３１との間の全体にわたって配置されている。また第３の磁性体層２３がコイル導体形成層２１Ｃと第２表面層３２との間の全体にわたって配置されている。
【００４０】
ここで、コイル導体形成層２１Ｃと第１表面層３１との間隔をＡ、コイル導体形成層２１Ｃと第２表面層３２との間隔をＢ、第１の磁性体層２１の透磁率をμ１、第２の磁性体層２２の透磁率をμ２、第３の磁性体層２３の透磁率をμ３で表すと、Ａ＜Ｂ、μ３＜μ１＜μ２の関係にある。
【００４１】
このように、コイル導体形成層２１Ｃと第１表面層３１との間に第２の磁性体層２２、コイル導体形成層２１Ｃと第２表面層３２との間に第３の磁性体層２３をそれぞれ設けることにより、コイル導体形成層２１Ｃに近い導体（第１表面層３１に形成されている面内配線導体６、表面導体膜７および層間接続導体８等）と遠い導体（第２表面層３２に形成されている面内配線導体６、表面導体膜７および層間接続導体８等）の両方について渦電流損による悪影響をより効果的に抑制できる。
【００４２】
また、第２の磁性体層２２および第３の磁性体層２３の厚みと位置を適宜定めることによってコイル導体９による磁束がコントロールされて、磁界分布の均一性をより高めることができる。
【００４３】
《第６の実施形態》
図７（Ａ）、図７（Ｂ）は第６の実施形態の二種のコイル内蔵基板１０６Ａ，１０６Ｂ、およびそれらを備えたＤＣ−ＤＣコンバータモジュール１１６Ａ，１１６Ｂの構成を示す断面図である。これらのＤＣ−ＤＣコンバータモジュール１１６Ａ，１１６Ｂは、コイル内蔵基板１０６Ａ，１０６Ｂと、これらのコイル内蔵基板１０６Ａ，１０６Ｂの上面に搭載された電子部品（１１等）とで構成されている。
【００４４】
図７（Ａ）の例では、コイル導体形成層２１Ｃと第２の磁性体層２２との間に第４の磁性体層２４を備えている。図７（Ｂ）の例では、第１表面層３１と第２の磁性体層２２との間に第４の磁性体層２４を備えている。図７（Ａ）、図７（Ｂ）のいずれについても、コイル導体形成層２１Ｃと第１表面層３１との間隔をＡ、コイル導体形成層２１Ｃと第２表面層３２との間隔をＢ、第１の磁性体層２１の透磁率をμ１、第２の磁性体層２２の透磁率をμ２、第４の磁性体層２４の透磁率をμ４で表すと、Ａ＜Ｂ、μ１＜μ２＜μ４の関係にある。
【００４５】
このように、コイル導体形成層２１Ｃと第１表面層３１との間に、互いに透磁率の異なる二層の磁性体層を配置し、それらの厚み、透磁率および位置関係を定めることによってコイル導体９による磁束がコントロールされて、磁界分布の均一性をより高めることができる。
【００４６】
《第７の実施形態》
図８（Ａ）、図８（Ｂ）は第７の実施形態の二種のコイル内蔵基板１０７Ａ，１０７Ｂ、およびそれらを備えたＤＣ−ＤＣコンバータモジュール１１７Ａ，１１７Ｂの構成を示す断面図である。これらのＤＣ−ＤＣコンバータモジュール１１７Ａ，１１７Ｂは、コイル内蔵基板１０７Ａ，１０７Ｂと、これらのコイル内蔵基板１０７Ａ，１０７Ｂの上面に搭載された電子部品（１１等）とで構成されている。
【００４７】
図８（Ａ）の例では、コイル導体形成層２１Ｃと第３の磁性体層２３との間に第５の磁性体層２５を備えている。図８（Ｂ）の例では、第２表面層３２と第３の磁性体層２３との間に第５の磁性体層２５を備えている。図８（Ａ）、図８（Ｂ）のいずれについても、コイル導体形成層２１Ｃと第１表面層３１との間隔をＡ、コイル導体形成層２１Ｃと第２表面層３２との間隔をＢ、第１の磁性体層２１の透磁率をμ１、第３の磁性体層２３の透磁率をμ３、第５の磁性体層２５の透磁率をμ５で表すと、Ａ＜Ｂ、μ５＜μ３＜μ１の関係にある。
【００４８】
このように、コイル導体形成層２１Ｃと第２表面層３２との間に、互いに透磁率の異なる二層の磁性体層を配置し、それらの厚み、透磁率および位置関係を定めることによってコイル導体９による磁束がコントロールされて、磁界分布の均一性をより高めることができる。
【００４９】
《第８の実施形態》
図９は第８の実施形態のコイル内蔵基板１０８、およびそれらを備えたＤＣ−ＤＣコンバータモジュール１１８の構成を示す断面図である。このＤＣ−ＤＣコンバータモジュール１１８は、コイル内蔵基板１０８と、このコイル内蔵基板１０８の上面に搭載された電子部品（１１等）とで構成されている。
【００５０】
図９の例では、コイル導体形成層２１Ｃと第１表面層３１との間に第２の磁性体層２２が設けられ、この第２の磁性体層２２と第１表面層３１との間に第４の磁性体層２４が設けられている。また、コイル導体形成層２１Ｃと第２表面層３２との間に第３の磁性体層２３が設けられ、この第３の磁性体層２３と第２表面層３２との間に第５の磁性体層２５が設けられている。
【００５１】
ここで、コイル導体形成層２１Ｃと第１表面層３１との間隔をＡ、コイル導体形成層２１Ｃと第２表面層３２との間隔をＢ、第１の磁性体層２１の透磁率をμ１、第２の磁性体層２２の透磁率をμ２、第３の磁性体層２３の透磁率をμ３、第４の磁性体層２４の透磁率をμ４、第５の磁性体層２５の透磁率をμ５で表すと、Ａ＜Ｂ、
μ５＜μ３＜μ１＜μ２＜μ４または、
μ３＜μ５＜μ１＜μ２＜μ４または、
μ５＜μ３＜μ１＜μ４＜μ２または、
μ３＜μ５＜μ１＜μ４＜μ２
の関係にある。
【００５２】
このように、コイル導体形成層２１Ｃと第１表面層３１との間および第２表面層３２との間に、互いに透磁率の異なる二層の磁性体層をそれぞれ配置し、それらの厚み、透磁率および位置関係を定めることによってコイル導体９による磁束がコントロールされて、磁界分布の均一性をより高めることができる。
【００５３】
《他の実施形態》
以上に示した各実施形態では、電子部品搭載面を第１表面層３１とし、実装面を第２表面層３２側としたが、逆に、実装面が第１表面層３１、電子部品搭載面が第２表面層３２であってもよい。その場合でも、コイル導体形成層２１Ｃと第１表面層との間隔をＡ、コイル導体形成層２１Ｃと第２表面層との間隔をＢで表したとき、Ａ＜Ｂの関係であれば、各実施形態で示した記述がそのまま当てはまる。
【符号の説明】
【００５４】
６…面内配線導体
７…表面導体膜
８…層間接続導体
９…コイル導体
１１…電子部品
２１…第１の磁性体層
２１Ｃ…コイル導体形成層
２２…第２の磁性体層
２３…第３の磁性体層
２４…第４の磁性体層
２５…第５の磁性体層
３１…第１表面層
３２…第２表面層
１０１，１０２，１０８…コイル内蔵基板
１０３Ａ，１０３Ｂ，１０３Ｃ…コイル内蔵基板
１０４Ａ，１０４Ｂ，１０４Ｃ…コイル内蔵基板
１０５Ａ，１０５Ｂ，１０５Ｃ…コイル内蔵基板
１０６Ａ，１０６Ｂ…コイル内蔵基板
１０７Ａ，１０７Ｂ…コイル内蔵基板
１１１，１１２，１１８…ＤＣ−ＤＣコンバータモジュール
１１３Ａ，１１３Ｂ，１１３Ｃ…ＤＣ−ＤＣコンバータモジュール
１１４Ａ，１１４Ｂ，１１４Ｃ…ＤＣ−ＤＣコンバータモジュール
１１５Ａ，１１５Ｂ，１１５Ｃ…ＤＣ−ＤＣコンバータモジュール
１１６Ａ，１１６Ｂ…ＤＣ−ＤＣコンバータモジュール
１１７Ａ，１１７Ｂ…ＤＣ−ＤＣコンバータモジュール
【特許請求の範囲】
【請求項１】
コイル導体と磁性体とが積層された第１の磁性体層と、
第１主面側に形成され、表面導体膜を含む第１表面層と、
第２主面側に形成され、表面導体膜を含む第２表面層と、
を備えたコイル内蔵基板において、
前記コイル導体を含む層であるコイル導体形成層と前記第１表面層との間に磁性体からなる第２の磁性体層を備え、
前記コイル導体形成層と前記第１表面層との間隔をＡ、前記コイル導体形成層と前記第２表面層との間隔をＢ、第１の磁性体層の透磁率をμ１、第２の磁性体層の透磁率をμ２で表すと、Ａ＜Ｂ、μ１＜μ２の関係であることを特徴とするコイル内蔵基板。
【請求項２】
コイル導体と磁性体とが積層された第１の磁性体層と、
第１主面側に形成され、表面導体膜を含む第１表面層と、
第２主面側に形成され、表面導体膜を含む第２表面層と、
を備えたコイル内蔵基板において、
前記コイル導体を含む層であるコイル導体形成層と前記第２表面層との間に第３の磁性体層を備え、
前記コイル導体形成層と前記第１表面層との間隔をＡ、前記コイル導体形成層と前記第２表面層との間隔をＢ、第１の磁性体層の透磁率をμ１、第３の磁性体層の透磁率をμ３で表すと、Ａ＜Ｂ、μ３＜μ１の関係であることを特徴とするコイル内蔵基板。
【請求項３】
コイル導体と磁性体とが積層された第１の磁性体層と、
第１主面側に形成され、表面導体膜を含む第１表面層と、
第２主面側に形成され、表面導体膜を含む第２表面層と、
を備えたコイル内蔵基板において、
前記コイル導体を含む層であるコイル導体形成層と前記第１表面層との間に第２の磁性体層を備え、
前記コイル導体を含む層であるコイル導体形成層と前記第２表面層との間に第３の磁性体層を備え、
前記コイル導体形成層と前記第１表面層との間隔をＡ、前記コイル導体形成層と前記第２表面層との間隔をＢ、第１の磁性体層の透磁率をμ１、第２の磁性体層の透磁率をμ２、第３の磁性体層の透磁率をμ３で表すと、Ａ＜Ｂ、μ３＜μ１＜μ２の関係であることを特徴とするコイル内蔵基板。
【請求項４】
前記コイル導体形成層と前記第２の磁性体層との間、または前記第１表面層と前記第２の磁性体層との間に第４の磁性体層を備え、
第４の磁性体層の透磁率をμ４で表すと、μ１＜μ２＜μ４の関係であることを特徴とする、請求項１または３に記載のコイル内蔵基板。
【請求項５】
前記コイル導体形成層と前記第３の磁性体層との間、または前記第２表面層と前記第３の磁性体層との間に第５の磁性体層を備え、
第５の磁性体層の透磁率をμ５で表すと、μ５＜μ３＜μ１の関係であることを特徴とする、請求項２または３に記載のコイル内蔵基板。
【請求項１】
コイル導体と磁性体とが積層された第１の磁性体層と、
第１主面側に形成され、表面導体膜を含む第１表面層と、
第２主面側に形成され、表面導体膜を含む第２表面層と、
を備えたコイル内蔵基板において、
前記コイル導体を含む層であるコイル導体形成層と前記第１表面層との間に磁性体からなる第２の磁性体層を備え、
前記コイル導体形成層と前記第１表面層との間隔をＡ、前記コイル導体形成層と前記第２表面層との間隔をＢ、第１の磁性体層の透磁率をμ１、第２の磁性体層の透磁率をμ２で表すと、Ａ＜Ｂ、μ１＜μ２の関係であることを特徴とするコイル内蔵基板。
【請求項２】
コイル導体と磁性体とが積層された第１の磁性体層と、
第１主面側に形成され、表面導体膜を含む第１表面層と、
第２主面側に形成され、表面導体膜を含む第２表面層と、
を備えたコイル内蔵基板において、
前記コイル導体を含む層であるコイル導体形成層と前記第２表面層との間に第３の磁性体層を備え、
前記コイル導体形成層と前記第１表面層との間隔をＡ、前記コイル導体形成層と前記第２表面層との間隔をＢ、第１の磁性体層の透磁率をμ１、第３の磁性体層の透磁率をμ３で表すと、Ａ＜Ｂ、μ３＜μ１の関係であることを特徴とするコイル内蔵基板。
【請求項３】
コイル導体と磁性体とが積層された第１の磁性体層と、
第１主面側に形成され、表面導体膜を含む第１表面層と、
第２主面側に形成され、表面導体膜を含む第２表面層と、
を備えたコイル内蔵基板において、
前記コイル導体を含む層であるコイル導体形成層と前記第１表面層との間に第２の磁性体層を備え、
前記コイル導体を含む層であるコイル導体形成層と前記第２表面層との間に第３の磁性体層を備え、
前記コイル導体形成層と前記第１表面層との間隔をＡ、前記コイル導体形成層と前記第２表面層との間隔をＢ、第１の磁性体層の透磁率をμ１、第２の磁性体層の透磁率をμ２、第３の磁性体層の透磁率をμ３で表すと、Ａ＜Ｂ、μ３＜μ１＜μ２の関係であることを特徴とするコイル内蔵基板。
【請求項４】
前記コイル導体形成層と前記第２の磁性体層との間、または前記第１表面層と前記第２の磁性体層との間に第４の磁性体層を備え、
第４の磁性体層の透磁率をμ４で表すと、μ１＜μ２＜μ４の関係であることを特徴とする、請求項１または３に記載のコイル内蔵基板。
【請求項５】
前記コイル導体形成層と前記第３の磁性体層との間、または前記第２表面層と前記第３の磁性体層との間に第５の磁性体層を備え、
第５の磁性体層の透磁率をμ５で表すと、μ５＜μ３＜μ１の関係であることを特徴とする、請求項２または３に記載のコイル内蔵基板。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１２−１３８４９５（Ｐ２０１２−１３８４９５Ａ）
【公開日】平成２４年７月１９日（２０１２．７．１９）
【国際特許分類】
【出願番号】特願２０１０−２９０５０２（Ｐ２０１０−２９０５０２）
【出願日】平成２２年１２月２７日（２０１０．１２．２７）
【出願人】（０００００６２３１）株式会社村田製作所 (3,635)
【Ｆターム（参考）】
【公開日】平成２４年７月１９日（２０１２．７．１９）
【国際特許分類】
【出願日】平成２２年１２月２７日（２０１０．１２．２７）
【出願人】（０００００６２３１）株式会社村田製作所 (3,635)
【Ｆターム（参考）】
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