コントローラ
【課題】２種類のレギュレータを使用しなくても、電圧の切り換え時にオーバシュートおよびアンダーシュートを発生しないようにすることができるコントローラを提供する。
【解決手段】レギュレータ３０−１〜３０−ｎは、ＣＰＵ２５に電源電圧を供給する。ＳＶＩＤインタフェース１４は、外部から複数の電圧レギュレータ３０−１〜３０−ｎのうち動作させる台数の変更指令を受ける。位相クロック生成部２１は、現在の台数から指示された変更後の台数へ段階的に動作させる電圧レギュレータの台数を変更する。
【解決手段】レギュレータ３０−１〜３０−ｎは、ＣＰＵ２５に電源電圧を供給する。ＳＶＩＤインタフェース１４は、外部から複数の電圧レギュレータ３０−１〜３０−ｎのうち動作させる台数の変更指令を受ける。位相クロック生成部２１は、現在の台数から指示された変更後の台数へ段階的に動作させる電圧レギュレータの台数を変更する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コントローラに関し、特に、ＣＰＵ（Central Processing Unit）などの半導体装置の電源を制御するためのコントローラに関する。
【背景技術】
【０００２】
電源電圧切り替え動作時に発生するオーバーシュート／アンダーシュートを低減し、かつ電圧切り替えスピードを高速化することができる電源装置が知られている。
【０００３】
たとえば、特許文献１（特開２００７−２８８９７４号公報）の電源装置は、出力電圧を上げる過渡状態には、スイッチングレギュレータ４００用のレジスタであるＤＣＤＣ用レジスタのＤＡＣ値ＤＤ１を、シリーズレギュレータ３００用のレジスタであるＬＤＯ用レジスタ２０１のＤＡＣ値ＬＤ０１に代えてＬＤＯ用ＤＡＣ３０２に供給し、シリーズレギュレータ３００のＬＤＯ用ＤＡＣ３０２は、ＤＣＤＣ用レジスタ２０２のＤＡＣ値ＤＤ１を参照してＤＡＣ動作を行う。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−２８８９７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１の装置は、電圧変更時の応答性と効率を両立することを目的としており、電圧の切り換え時のオーバシュートおよびアンダーシュートを防ぐために、切り換え時に応答速度の速いＬＤＯと、電力効率の高いＤＣＤＣとを両方動作させて、両者の設定電圧を工夫することで、電流駆動の割合の最適化を行なっている。
【０００６】
しかしながら、特許文献１の装置では、ＬＤＯとＤＣＤＣの２種類のレギュレータが必要となる。
【０００７】
それゆえに、本発明の目的は、２種類のレギュレータを使用しなくても、電圧の切り換え時にオーバシュートおよびアンダーシュートを発生しないようにすることができるコントローラを提供することである。
【課題を解決するための手段】
【０００８】
本発明の一実施形態のコントローラは、第１の半導体装置に電源電圧を供給する複数の電圧レギュレータを制御するコントローラであって、外部から前記複数の電圧レギュレータのうち動作させる台数の変更指令を受けるインタフェースと、現在の台数から指示された変更後の台数へ段階的に動作させる電圧レギュレータの台数を変更する制御部とを備える。
【発明の効果】
【０００９】
本発明の一実施形態によれば、２種類のレギュレータを使用しなくても、電圧の切り換え時にオーバシュートおよびアンダーシュートを発生しないようにすることができる。
【図面の簡単な説明】
【００１０】
【図１】第１の実施形態の半導体システムの構成を表わす図である。
【図２】第１の実施形態の電圧制御動作の処理手順を表わすフローチャートである。
【図３】第１の実施形態のフェーズ数の制御手順を表わす図である。
【図４】第１の実施形態の段階的スケジュールテーブルの例を表わす図である。
【図５】現在のフェーズ数Ｋが８であり、変更後のフェーズ数Ｍが１の場合のフェーズ数の変化を説明するための図である。
【図６】第１の実施形態におけるレギュレータ群３０の出力電圧（Ｖｏ）の変化の例を表わす図である。
【図７】第２の実施形態の半導体システムの構成を表わす図である。
【図８】第２の実施形態におけるフェーズ数の変更時の目標電圧の制御手順を表わす図である。
【図９】第２の実施形態の段階的スケジュールテーブルの例を表わす図である。
【図１０】現在のフェーズ数Ｋが８であり、変更後のフェーズ数Ｍが１の場合のフェーズ数の変化および目標電圧を説明するための図である。
【図１１】第２の実施形態におけるレギュレータ群３０の出力電圧（Ｖｏ）の変化の例を表わす図である。
【図１２】第２の実施形態の変形例における制御内容を説明するための図である。
【図１３】第３の実施形態の半導体システムの構成を表わす図である。
【図１４】第３の実施形態におけるフェーズ数の変更時の増幅率の変更手順を表わす図である。
【図１５】第３の実施形態の段階的スケジュールテーブルの例を表わす図である。
【図１６】現在のフェーズ数Ｋが８であり、変更後のフェーズ数Ｍが１の場合の増幅率の変化を説明するための図である。
【図１７】第３の実施形態におけるレギュレータ群３０の出力電圧（Ｖｏ）の変化の例を表わす図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施形態について図面を参照して説明する。
［第１の実施形態］
図１は、第１の実施形態の半導体システムの構成を表わす図である。
【００１２】
図１を参照して、この半導体システムは、コントローラ１と、レギュレータ群３０と、ＣＰＵ２５とを備える。
【００１３】
レギュレータ群３０は、コントローラ１と、ＣＰＵ２５の制御によって、電圧ＶｏをＣＰＵ２５へ供給する。レギュレータ群３０は、電圧レギュレータ３０−１〜３０−ｎを備える。
【００１４】
コントローラ１は、ここでは１チップ（１つの半導体チップ）で構成されている。
コントローラ１は、ＰＩＮ制御部６と、フラッシュメモリ７と、パラメータレジスタ８と、パフォーマンスレジスタ９と、ＭＣＵ５と、ＰＭＢＵＳ（Power Management Bus）インタフェース１０と、ＳＶＩＤ（Serial VID）コマンド判定回路１２と、ハードロジック電源制御回路１３と、アナログ電源制御回路１１と、電源異常監視回路２とを備える。
【００１５】
コントローラ１の構成要素のうち、ＭＣＵ５と、ハードロジック電源制御回路１３と、アナログ電源制御回路１１と、電源異常監視回路２とで、制御部１６１を構成する。
【００１６】
ＳＶＩＤコマンド判定回路１２は、ＳＶＩＤインタフェース１４と、動作モードレジスタ１６と、電圧指示値レジスタ１８と、パワーステート指示値レジスタ１９とを備える。
【００１７】
ＣＰＵ２５は、ここでは、１チップで構成され、電圧レギュレータ３０−１〜３０−ｎから出力される電源電圧を受けて、様々な処理を行なう。また、ＣＰＵ２５は、ＳＶＩＤインタフェース１４を通じて、コントローラ１に指示を送る。たとえば、ＣＰＵ２５は、必要な電力量に応じて、動作させる電圧レギュレータの変更を指示する制御信号をＳＶＩＤインタフェース１４を通じて、コントローラ１に送る。
【００１８】
ＰＩＮ制御部６は、外部の電位固定部２６によって固定された端子の電位に従って、外部端子がどのように設定されたかを表わす設定情報をＭＣＵ５に出力する。
【００１９】
フラッシュメモリ７は、ＭＣＵ５が処理を行なうためのプログラムを格納する。プログラムを用いることによって、電源規格の変更があっても、デバイスを再開発する手間を省くことができる。また、フラッシュメモリ７は、最大許容電圧値、最大許容温度、および最大許容電流などの初期値を定めた複数のパラメータのテーブルを記憶する。
【００２０】
パラメータレジスタ８は、ＳＶＩＤインタフェース１４を通じて、デジタルステップ制御でのステップごとの電圧値の変化量（刻み電圧）、および放電モードでの下げたい最終電圧である指示電圧と放電モードを指示電圧に達する前に放電モードを終了するときの目標電圧Ｖｓとの差であるΔＶの値などを記憶する。
【００２１】
パフォーマンスレジスタ９は、フラッシュメモリ７に記録された最大許容電圧値、最大許容温度、および最大許容電流などのデータ受け取り、記憶する。
【００２２】
ここで、最大許容電圧値は、ＣＰＵにかけることが可能な最大の電源電圧である。最大許容温度は、電圧レギュレータなどから測定される温度で動作上許される最高の温度である。最大許容電流は、電圧レギュレータが流すことができる最大の電流である。これらの値を超えた場合は、コントローラは値を下げるように電圧レギュレータなどに指示信号を出力する。
【００２３】
ＭＣＵ５は、プログラムに基づいて演算処理を行なう。
ＰＭＢＵＳインタフェース１０は、ＰＭＢＵＳを通じて、外部のシステム制御部２７から信号を受けるとともに、外部のシステム制御部２７へ信号を出力する。
【００２４】
ＳＶＩＤインタフェース１４は、シリアル通信線を通じて、ＣＰＵ２５からの信号を受けるとともに、ＣＰＵ２５へ信号を出力する。
【００２５】
動作モードレジスタ１６は、現在の動作モードを記憶する。たとえば、動作モードとして、通常モード、放電モードなどがある。
【００２６】
電圧指示値レジスタ１８は、電圧制御時の指示電圧の値を記憶する。
パワーステート指示値レジスタ１９は、パワーステート制御時のパワーステートモードの指定値を記憶する。
【００２７】
シーケンステーブルレジスタ１５は、段階的スケジュールテーブルを記憶する。段階的スケジュールテーブルは、変更前のフェーズ数と、変更後のフェーズ数の組合せごとに、複数のステップの各々のフェーズ数、実行時間を定める。ここで、フェーズ数とは、動作させる電圧レギュレータの数である。
【００２８】
ハードロジック電源制御回路１３は、ＤＡＣデジタルステップ制御部２０と、位相クロック生成部２１とを備える。
【００２９】
ＤＡＣデジタルステップ制御部２０は、複数回のステップで指示された電圧に達するように、各ステップでの電圧変化値を決定し、決定した電圧変化値をデジタル電圧ＤＶとして出力する。
【００３０】
位相クロック生成部２１は、動作させる電圧レギュレータへの制御信号ＳＭＯＤを活性化する。位相クロック生成部２１は、動作させる電圧レギュレータへの位相クロックの位相を決定し、決定した位相の位相クロックを出力する。位相クロック生成部２１は、内部のタイマに従って、ＰＷＭ（Pulse Width Modulation）周期のタイミングで位相クロックを生成する。電圧レギュレータの位相クロックの周期は、すべて同一（ＰＷＭ周期）であるが、電圧レギュレータの位相クロックの位相は、すべて異なる。位相クロック生成部２１は、停止させる電圧レギュレータへの制御信号ＳＭＯＤを非活性化する。
【００３１】
位相クロック生成部２１は、ＣＰＵ２５から動作させる電圧レギュレータの台数（フェーズ数）の変更を指示する制御コマンドを受けた場合に、シーケンステーブルレジスタ内の段階的スケジュールテーブルに従って、現在のフェーズ数からＣＰＵ２５から指示された変更後のフェーズ数へ段階的にフェーズ数を変更する。位相クロック生成部２５は、段階的スケジュールテーブルで定められる各ステップの実行時間に従って、ステップを切替える。
【００３２】
アナログ電源制御回路１１は、ＤＡＣ（Digital Analog Converter）２２と、差動アンプ２４と、エラーアンプ２３と、ＡＤＣ（Analog Digital Converter）１７とを備える。
【００３３】
ＤＡＣ２２は、ＤＡＣデジタルステップ制御部２０から出力されたデジタル電圧ＤＶをアナログ電圧Ｖ１に変換する。
【００３４】
差動アンプ２４は、ＣＰＵ２５の高電位側の電圧ＶＳＥＮ１と低電位側の電圧ＶＳＥＮ２の差を増幅して電圧Ｖ２を出力する。
【００３５】
エラーアンプ２３は、ＤＡＣ２２から出力される電圧Ｖ１と、差動アンプ２４から出力される電圧Ｖ２との差を増幅して、増幅された電圧を指定された電圧と現在のＣＰＵ２５の電圧との差を表わす電圧として電圧レギュレータへ出力する。
【００３６】
ＡＤＣ１７は、電圧レギュレータ３０−１〜３０−ｎの出力電圧などをＡＤ変換する。
電源異常監視回路２は、電圧コンパレータ４と、電源異常監視部３とを備える。
【００３７】
電圧コンパレータ４は、電圧レギュレータにより生成された電圧を受け、所定の標準電圧とをアナログ処理で比較する。
【００３８】
電源異常監視部３は、電圧コンパレータ４の出力に従って、ＣＰＵ２５の電源電圧が異常であるか否かを監視する。
【００３９】
電圧レギュレータ３０−１〜３０−ｎは、ＣＰＵ２５に電源電圧を供給する。ここでは、各電圧レギュレータ３０−１〜３０−ｎはそれぞれ、１つのパッケージに収められている。さらにここでは、パッケージ内にハイサイドＭＯＳトランジスタ１９６、ロウサイドＭＯＳトランジスタ１９７、その他の部分（ＰＷＭ部１５１とＭＯＳ制御部１９８）の３チップで構成されている。
【００４０】
電圧レギュレータ３０−１〜３０−ｎは、ＰＷＭ部１５１と、ＤＣ−ＤＣ変換器３３とを備える。電圧レギュレータ３０−１〜３０−ｎは、制御信号ＳＭＯＤが活性化されると動作し、制御信号ＳＭＯＤが非活性化されると動作を停止する。
【００４１】
ＰＷＭ部１５１は、ＰＷＭ比較器３１と、ラッチ回路３２とを備える。
ＰＷＭ比較器３１は、エラーアンプ２３の出力である誤差信号をもとにＰＷＭ信号を出力する。
【００４２】
ラッチ回路３２のセット端子Ｓには、ＰＷＭ比較器３１の出力が入力される。ラッチ回路３２のリセット端子Ｒには、位相クロック生成部２１の出力であるクロックが入力される。
【００４３】
ＤＣ−ＤＣ変換器３３は、ラッチ回路３２の出力と接続され、ＣＰＵ２５へ電源電圧を供給する。ここでは、ラッチ回路３２から出力されるＰＷＭ信号によりＤＣ−ＤＣ変換器３３が制御される。
【００４４】
図１に示すハイサイドＭＯＳトランジスタ１９６がオンし、ロウサイドＭＯＳトランジスタ１９７がオフすることで、ＣＰＵ２５の高電位側のＣＰＵ電圧線の電圧ＶＳＥＮ１が上昇する。他方、ハイサイドＭＯＳトランジスタ１９６がオフし、ロウサイドＭＯＳトランジスタ１９７がオンすることで、ＣＰＵ電圧線の電圧ＶＳＥＮ１が降下する。
【００４５】
通常モードでは、ＣＰＵ電圧線の電圧ＶＳＥＮ１が一定の電圧になるように、ハイサイドＭＯＳトランジスタ１９６とロウサイドＭＯＳトランジスタ１９７のオン／オフが制御される。つまり、電圧が低い場合はハイサイドＭＯＳトランジスタ１９６をオンさせて（このときロウサイドＭＯＳトランジスタ１９７をオフ）電圧を上昇させたり、電圧が高い場合はロウサイドＭＯＳトランジスタ１９７をオンさせて（このときハイサイドＭＯＳトランジスタ１９６をオフ）電圧を降下させる。
【００４６】
（電源制御動作）
図２は、第１の実施形態の電圧制御動作の処理手順を表わすフローチャートである。
【００４７】
図２を参照して、ＣＰＵ２５は、電圧値Ｖｔを指定した電圧制御コマンドをシリアル通信線へ出力する（ステップＳ８０１）。
【００４８】
ＳＶＩＤインタフェース１４は、シリアル通信線から受信したコマンドを解釈し、電圧制御をＤＡＣデジタルステップ制御部２０に指示する（ステップＳ８０２）。
【００４９】
ＤＡＣデジタルステップ制御部２０は、指示された通常指示電圧Ｖｔを目標値とし、この目標値に達するための、デジタル電圧ＤＶを出力する（ステップＳ８０３）。
【００５０】
ＤＡＣ２２は、デジタル電圧ＤＶをアナログ電圧Ｖ１に変換する（ステップＳ８０４）。
【００５１】
差動アンプ２４は、ＣＰＵ２５の高電位側の電圧ＶＳＥＮ１と低電位側の電圧ＶＳＥＮ２の差を増幅して電圧Ｖ２を出力する（ステップＳ８０５）。
【００５２】
エラーアンプ２３は、ＤＡＣ２２から出力される電圧Ｖ１と、差動アンプ２４から出力される電圧Ｖ２との差を増幅して、増幅された電圧（Ｅｏｕｔ）を指定された電圧と現在のＣＰＵ２５の電圧との差を表わす電圧として電圧レギュレータへ出力する。電圧レギュレータは、エラーアンプ２３から出力される電圧（Ｅｏｕｔ）に基づいて、出力する電圧を補正する。たとえば、指示電圧Ｖｔより高電位側の電圧ＶＳＥＮ１が低い場合は、ハイサイドＭＯＳトランジスタ１９６がオンすることで、高電位側の電圧ＶＳＥＮ１を上昇させる。また、指示電圧Ｖｔより高電位側の電圧ＶＳＥＮ１が高い場合は、ロウサイドＭＯＳトランジスタ１９７がオンすることで、高電位側の電圧ＶＳＥＮ１を降下させる（ステップＳ８０６）。
【００５３】
その後、ステップＳ８０３に戻り、処理が繰返される。
これにより、高電位側の電圧ＶＳＥＮ１が指示電圧Ｖｔになるように制御される。
【００５４】
（フェーズ数の制御動作）
図３は、第１の実施形態のフェーズ数の制御手順を表わす図である。
【００５５】
まず、ＣＰＵ２５は、複数の電圧レギュレータのうち動作させる台数（フェーズ数）の変更を指示する制御コマンドをシリアル通信線へ出力する（ステップＳ９０１）。
【００５６】
ＳＶＩＤインタフェース１４は、シリアル通信線から受信した制御コマンドを解釈し、フェーズ数制御を位相クロック生成部２１に指示する（ステップＳ９０２）。
【００５７】
位相クロック生成部２１は、シーケンステーブルレジスタから、指示されたフェーズ数と現在のフェーズ数に対応する段階的スケジュールテーブルを得る（ステップＳ９０３）。
【００５８】
位相クロック生成部２１は、段階的スケジュールテーブルに従って、フェーズ数を変化させる。位相クロック生成部２１は、各段階でのフェーズ数に従って、電圧レギュレータ３０−１〜３０−ｎのうち動作させる電圧レギュレータと、停止させる電圧レギュレータとを決める。フェーズ数を変化させる場合には、可能な限り、位相クロックが均等となるように決定する。たとえば、８個の電圧レギュレータから８個の位相クロックが出力されているときには、フェーズ数を４個に変更する場合には、変更の結果、出力される４個の位相クロックの間隔が均等になるように、動作させる電圧レギュレータと停止させる電圧レギュレータとを決定する。位相クロック生成部２１は、動作させる電圧レギュレータ対し制御信号ＳＭＯＤを活性化し、動作させる電圧レギュレータへ決定された位相のクロックを出力する。電圧レギュレータは、活性化された制御信号ＳＭＯＤを受けると、位相クロック生成部２１から送られるクロックに基づいて、電圧を出力する。位相クロック生成部２１は、停止させる電圧レギュレータに対し制御信号ＳＭＯＤを非活性化する。電圧レギュレータは、非活性化された制御信号ＳＭＯＤを受けると、電圧の出力を停止する（ステップＳ９０４）。
【００５９】
図４は、第１の実施形態の段階的スケジュールテーブルの例を表わす図である。
図４の一例では、現在のフェーズ数Ｋが８であり、変更後のフェーズ数Ｍが１の場合には、４段階でフェーズを変化させるように定められている。ステップ１において、実行時間ΔＴ（１）内にフェーズ数が＋ｉ（１）だけ増加するように定められている。ステップ２において、実行時間ΔＴ（２）内にフェーズ数が＋ｉ（２）だけ増加するように定められている。ステップ３において、実行時間ΔＴ（３）内にフェーズ数が＋ｉ（３）だけ増加するように定められている。ステップ４において、実行時間ΔＴ（４）内にフェーズ数が＋ｉ（４）だけ増加するように定められている。
【００６０】
図４の別の例では、現在のフェーズ数Ｋが１６であり、変更後のフェーズ数Ｍが２の場合には、６段階でフェーズを変化させるように定められている。ステップ１において、実行時間ΔＴ（１）内にフェーズ数が＋ｉ（１）だけ増加するように定められている。ステップ２において、実行時間ΔＴ（２）内にフェーズ数が＋ｉ（２）だけ増加するように定められている。ステップ３において、実行時間ΔＴ（３）内にフェーズ数が＋ｉ（３）だけ増加するように定められている。ステップ４において、実行時間ΔＴ（４）内にフェーズ数が＋ｉ（４）だけ増加するように定められている。ステップ５において、実行時間ΔＴ（５）内にフェーズ数が＋ｉ（５）だけ増加するように定められている。ステップ６において、実行時間ΔＴ（６）内にフェーズ数が＋ｉ（６）だけ増加するように定められている。
【００６１】
図５は、現在のフェーズ数Ｋが８であり、変更後のフェーズ数Ｍが１の場合のフェーズ数の変化を説明するための図である。ここでは、ｉ（１）＝０、ｉ（２）＝−４、ｉ（３）＝−２、ｉ（４）＝−１であるとして説明する。
【００６２】
まず、ステップ１で、フェーズ数がＫ＋ｉ（１）（つまり８）となる。ステップ２で、フェーズ数がＫ＋ｉ（１）＋ｉ（２）（つまり４）となる。ステップ３で、フェーズ数がＫ＋ｉ（１）＋ｉ（２）＋ｉ（３）（つまり２）となる。ステップ４で、フェーズ数がＫ＋ｉ（１）＋ｉ（２）＋ｉ（３）＋ｉ（４）（つまり１）となる。
【００６３】
図６は、第１の実施形態におけるレギュレータ群３０の出力電圧（Ｖｏ）の変化の例を表わす図である。
【００６４】
図６に示すように、従来のように、フェーズ数を８から１に急激に変化させた場合には、出力電圧（Ｖｏ）が急激に変化し、アンダーシュートが発生する。
【００６５】
本実施の形態のように、フェーズ数を８→４→２→１と段階的に変化された場合には、出力電圧（Ｖｏ）が緩やかに変化し、アンダーシュートが発生しない。
【００６６】
以上のように、本実施の形態によれば、フェーズ数を徐々に変化させることにより、アンダーシュートが発生するのを防止できる。
【００６７】
また、本実施の形態によれば、フェーズ数を間引く場合に、レギュレータ群３０から出力される複数個の位相クロックの間隔が均等になるように、動作させる電圧レギュレータと停止させる電圧レギュレータとを決定するので、電圧を安定化させることができる。
【００６８】
また、段階的スケジュールの設定をレジスタとして持たせておくことにより、電圧安定を優先するか、短期間切替えを優先するか、状況に応じて設定を変更することもできる。たとえば、負荷状態の変更を直ちに行いたい場合、フェーズ数の切替えは速やかに行う必要があるので、フェーズ数を８から１へ直接変更することも可能である。
【００６９】
また、本実施の形態によれば、ボード設計終了後に発見された電圧変動があった場合にでも、ＩＣ外部のフィルタ回路の再調整を必要とせずファームウエアの変更のみで対処が可能となる。
【００７０】
なお、ＰＷＭ周期の途中で、フェーズ数を間引いた場合、電圧レギュレータのスイッチングバランスが乱れ、電圧が安定しにくくなるような場合には、各ステップの実行時間（すなわち、ステップの切替タイミング）をＰＷＭ周期のタイミングに同期させることも可能である。また、複数のステップのうち、一部のステップの切替タイミングをＰＷＭ周期に同期させ、他のステップの切替タイミングは、段階的スケジュールテーブルに設定されたものを用いることとしてもよい。
【００７１】
［第２の実施形態］
図７は、第２の実施形態の半導体システムの構成を表わす図である。
【００７２】
図７を参照して、この半導体システムが、図１の第１の実施形態の半導体システムと相違する点は、以下のコントローラ１Ａに関する点である。
【００７３】
ＳＶＩＤコマンド判定回路１２Ａにおけるシーケンステーブルレジスタ１１５は、段階的スケジュールテーブルを記憶する。段階的スケジュールテーブルは、変更前のフェーズ数と、変更後のフェーズ数の組合せごとに、複数のステップの各々のオフセット電圧、実行時間を定める。ここで、オフセット電圧とは、ＣＰＵ２５からの指示電圧から目標電圧を設定するために用いられる。
【００７４】
ハードロジック電源制御回路１３Ａにおける位相クロック生成部１２１は、ＣＰＵ２５から動作させる電圧レギュレータの台数（フェーズ数）の変更を指示する制御コマンドを受けた場合に、現在のフェーズ数からＣＰＵ２５から指示された変更後のフェーズ数へ変更する。
【００７５】
ハードロジック電源制御回路１３ＡにおけるＤＡＣデジタルステップ制御部１２０は、ＣＰＵ２５から動作させる電圧レギュレータの台数（フェーズ数）の変更を指示する制御コマンドを受けないときには、第１の実施形態で説明したように、指示電圧を目標電圧とし、ＣＰＵ２５に与えられる電圧が目標電圧となるように制御する。
【００７６】
ＤＡＣデジタルステップ制御部１２０は、ＣＰＵ２５から動作させる電圧レギュレータの台数（フェーズ数）の変更を指示する制御コマンドを受けたときには、現在の台数から指示された変更後台数への移行時および移行の前後において、シーケンステーブルレジスタ１１５内の段階的スケジュールテーブルで定められるスケジュールに従って、指示電圧に段階的にオフセット電圧を加えることによって段階的に目標電圧を変更し、各段階でＣＰＵ２５に与えられる電圧が目標電圧となるように制御する。ＤＡＣデジタルステップ制御部１２０は、段階的スケジュールテーブルで定められる各ステップの実行時間に従って、ステップを切替える。
【００７７】
（電源制御動作）
図８は、第２の実施形態におけるフェーズ数の変更時の目標電圧の制御手順を表わす図である。
【００７８】
まず、ＣＰＵ２５は、フェーズ数を指定した制御コマンドをシリアル通信線へ出力する（ステップＳ３０１）。
【００７９】
ＳＶＩＤインタフェース１４は、シリアル通信線から受信した制御コマンドを解釈し、フェーズ数制御をＤＡＣデジタルステップ制御部１２０に指示する（ステップＳ３０２）。
【００８０】
ＤＡＣデジタルステップ制御部１２０は、シーケンステーブルレジスタから、指示されたフェーズ数と現在のフェーズ数に対応する段階的変更スケジュールを得る（ステップＳ３０３）。
【００８１】
ＤＡＣデジタルステップ制御部１２０は、段階的変更スケジュールに従って、オフセット電圧を加えることによって目標値を変化させて（ステップＳ３０４）、デジタル電圧ＤＶを出力する（ステップＳ３０５）。
【００８２】
ＤＡＣ２２は、デジタル電圧ＤＶをアナログ電圧Ｖ１に変換する（ステップＳ３０６）
。差動アンプ２４は、ＣＰＵ２５の高電位側の電圧ＶＳＥＮ１と低電位側の電圧ＶＳＥＮ２の差を増幅して電圧Ｖ２を出力する（ステップＳ３０７）。
【００８３】
エラーアンプ２３は、ＤＡＣ２２から出力される電圧Ｖ１と、差動アンプ２４から出力される電圧Ｖ２との差を増幅して、増幅された電圧（Ｅｏｕｔ）を指定された電圧と現在のＣＰＵ２５の電圧との差を表わす電圧として電圧レギュレータへ出力する。電圧レギュレータは、エラーアンプ２３から出力される電圧（Ｅｏｕｔ）に基づいて、出力する電圧を補正する。たとえば、指示電圧Ｖｔより高電位側の電圧ＶＳＥＮ１が低い場合は、ハイサイドＭＯＳトランジスタ１９６がオンすることで、高電位側の電圧ＶＳＥＮ１を上昇させる。また、指示電圧Ｖｔより高電位側の電圧ＶＳＥＮ１が高い場合は、ロウサイドＭＯＳトランジスタ１９７がオンすることで、高電位側の電圧ＶＳＥＮ１を降下させる（ステップＳ３０８）。
【００８４】
その後、ステップＳ３０４に戻り、処理が繰返される。
図９は、第２の実施形態の段階的スケジュールテーブルの例を表わす図である。
【００８５】
図９の一例では、現在のフェーズ数Ｋが８であり、変更後のフェーズ数Ｍが１の場合には、６段階でフェーズを変化させるように定められている。実行時間ΔＴ（１）のステップ１において、フェーズ数がＫを維持し、目標値が指示電圧Ｖｔよりも＋ｄｖ（１）だけ増加するように定められている。実行時間ΔＴ（２）のステップ２において、フェーズ数がＫを維持し、目標値がさらに＋ｄｖ（２）だけ増加するように定められている。実行時間ΔＴ（３）のステップ３において、フェーズ数がＭに変化し、目標値がさらに＋ｄｖ（３）だけ増加するように定められている。実行時間ΔＴ（４）のステップ４において、フェーズ数がＭを維持し、目標値がさらに＋ｄｖ（４）だけ増加するように定められている。実行時間ΔＴ（５）のステップ５において、フェーズ数がＭを維持し、目標値がさらに＋ｄｖ（５）だけ増加するように定められている。実行時間ΔＴ（６）のステップ６において、フェーズ数がＭを維持し、目標値がさらに＋ｄｖ（６）だけ増加するように定められている。
【００８６】
図１０は、現在のフェーズ数Ｋが８であり、変更後のフェーズ数Ｍが１の場合のフェーズ数の変化および目標電圧を説明するための図である。ここでは、ｄｖ（１）＝＋２０ｍｖ、ｄｖ（２）＝＋５ｍｖ、ｄｖ（３）＝０ｍｖ、ｄｖ（４）＝−５ｍｖ、ｄｖ（５）＝−２０ｍｖ、ｄｖ（６）＝０ｍｖであるとして説明する。
【００８７】
まず、ステップ１で、フェーズ数がＫを維持し、目標値がＶｔ＋ｄｖ（１）となる。
ステップ２で、フェーズ数がＫを維持し、目標値がＶｔ＋ｄｖ（１）＋ｄｖ（２）となる。ステップ３で、フェーズ数がＭに変化し、目標値がＶｔ＋ｄｖ（１）＋ｄｖ（２）＋ｄｖ（３）となる。ステップ４で、フェーズ数がＭを維持し、目標値がＶｔ＋ｄｖ（１）＋ｄｖ（２）＋ｄｖ（３）＋ｄｖ（４）となる。ステップ５で、フェーズ数がＭに変化し、目標値がＶｔ＋ｄｖ（１）＋ｄｖ（２）＋ｄｖ（３）＋ｄｖ（４）＋ｄｖ（５）となる。
ステップ６で、フェーズ数がＭを維持し、目標値がＶｔ＋ｄｖ（１）＋ｄｖ（２）＋ｄｖ（３）＋ｄｖ（４）＋ｄｖ（５）＋ｄｖ（６）となる。
【００８８】
図１１は、第２の実施形態におけるレギュレータ群３０の出力電圧（Ｖｏ）の変化の例を表わす図である。
【００８９】
図１１に示すように、従来のように、フェーズ数を変化させるときに、指示電圧にオフセット電圧を加えない場合には、出力電圧（Ｖｏ）が急激に変化し、アンダーシュートが発生する。
【００９０】
本実施の形態のように、フェーズ数を変化させるときに、指示電圧にオフセット電圧を段階的に加えた場合には、出力電圧（Ｖｏ）が緩やかに変化し、アンダーシュートが発生しない。
【００９１】
以上のように、本実施の形態によれば、フェーズ切替え前に、目標電圧をオフセット（上昇）させ、フェーズ切替えが終了したのち、目標電圧のオフセットを解除（下降）することによって、アンダーシュートを相殺するができる。
【００９２】
また、ＰＷＭ周期の途中で、ステップを切替えた場合、電圧レギュレータのスイッチングバランスが乱れ、電圧が安定しにくくなるようなときには、各ステップの実行時間（すなわち、ステップの切替タイミング）をＰＷＭ周期のタイミングに同期させることも可能である。また、複数のステップのうち、一部のステップ（フェーズ数が切替るステップおよび／またはオフセット電圧が切替るステップ）の切替タイミングをＰＷＭ周期に同期させ、他のステップの切替タイミングは、段階的スケジュールテーブルに設定されたものを用いることとしてもよい。
【００９３】
また、本実施の形態によれば、ボード設計終了後に発見された電圧変動があった場合にでも、ＩＣ外部のフィルタ回路の再調整を必要とせずファームウエアの変更のみで対処が可能となる。
【００９４】
［第２の実施形態の変形例］
本変形例では、ＰＷＭ周期ごとに発生するＰＷＭ周期割込み（位相クロック生成部内のタイマで生成する）のタイミングに基づいて、フェーズ数を切替る。
【００９５】
図１２は、第２の実施形態の変形例における制御内容を説明するための図である。
第２の実施形態で説明したように、フェーズ数を３から１に変更する際に、ステップ１〜ステップ６で段階的にオフセット電圧が変更される。
【００９６】
まず、ステップ１で、フェーズ数が１を維持し、指示電圧Ｖｔに２０ｍｖのオフセット電圧を加えた電圧が目標電圧となる。
【００９７】
ステップ２で、フェーズ数が１を維持し、５ｍｖ増加したオフセット電圧を加えた電圧が目標電圧となる。
【００９８】
ステップ３で、フェーズ数が３に変化し、オフセット電圧は増加されない。
ステップ４で、フェーズ数が３を維持し、５ｍｖ減少させたオフセット電圧を加えた電圧が目標電圧となる。
【００９９】
ステップ５で、フェーズ数が３を維持し、２０ｍｖ減少させたオフセット電圧を加えた電圧が目標電圧となる。
【０１００】
ステップ６で、フェーズ数が３を維持し、オフセット電圧は増加されない。
フェーズ数の変更指令を受けたときに、内部ステータスがＰＳ０からＰＳ１へ変化し、ＰＳ１へ変化した時点から段階的スケジュールテーブルで定められた時間“８ｈ０５”が経過した時点でステップ１が開始する。
【０１０１】
ステップ１の開始から段階的スケジュールテーブルで定められた時間“８ｈ３０”が経過した時点でステップ１が終了し、ステップ２が開始する。
【０１０２】
ＰＷＭ周期割込みが発生したときに、ステップ２が終了し、ステップ３が開始する。
ステップ３の開始から段階的スケジュールテーブルで定められた時間“８ｈ４０”が経過した時点でステップ３が終了し、ステップ４が開始する。
【０１０３】
ステップ４の開始から段階的スケジュールテーブルで定められた時間“８ｈ１０”が経過した時点でステップ４が終了し、ステップ５が開始する。
【０１０４】
ステップ５の開始から段階的スケジュールテーブルで定められた時間“８ｈ１６”が経過した時点でステップ５が終了し、ステップ６が開始する。
【０１０５】
［第３の実施形態］
図１３は、第３の実施形態の半導体システムの構成を表わす図である。
【０１０６】
図１３を参照して、この半導体システムが、図１の第１の実施形態の半導体システムと相違する点は、以下のコントローラ１Ｂに関する点である。
【０１０７】
ＳＶＩＤコマンド判定回路１２Ｂにおけるシーケンステーブルレジスタ２１５は、段階的スケジュールテーブルを記憶する。段階的スケジュールテーブルは、変更前のフェーズ数と、変更後のフェーズ数の組合せごとに、複数のステップの各々の増幅率、実行時間を定める。ここで、増幅率とは、差動アンプ２４から出力される電圧Ｖ２を増幅する可変アンプ２２４の増幅率である。
【０１０８】
ハードロジック電源制御回路１３Ｂにおける位相クロック生成部１２１は、ＣＰＵ２５から動作させる電圧レギュレータの台数（フェーズ数）の変更を指示する制御コマンドを受けた場合に、現在のフェーズ数からＣＰＵ２５から指示された変更後のフェーズ数へ変更する。
【０１０９】
ハードロジック電源制御回路１３ＢにおけるＤＡＣデジタルステップ制御部２２０は、ＣＰＵ２５から動作させる電圧レギュレータの台数（フェーズ数）の変更を指示する制御コマンドを受けないときには、ＤＡＣ２２２を通じて、可変アンプ２２４の増幅率を「１」に設定させる（つまり、増幅しない）。これによって、ＣＰＵ２５に与えられている電圧と指示電圧との差に対応する電圧が電圧レギュレータに与えられる。
【０１１０】
ＤＡＣデジタルステップ制御部２２０は、ＣＰＵ２５から動作させる電圧レギュレータの台数（フェーズ数）の変更を指示する制御コマンドを受けたときには、現在の台数から指示された変更後台数への移行時および移行の前後において、シーケンステーブルレジスタ１１５内の段階的スケジュールテーブルで定められるスケジュールに従って、段階的に可変アンプ２２４の増幅率を変更する。これによって、各段階で、ＣＰＵ２５に与えられている電圧を各段階の増幅率で増幅した電圧と指示電圧との差に対応する電圧が電圧レギュレータに与えられる。
【０１１１】
ＤＡＣデジタルステップ制御部２２０は、段階的スケジュールテーブルで定められる各ステップの実行時間に従って、ステップを切替える。
【０１１２】
ＤＡＣ２２は、ＤＡＣデジタルステップ制御部２０から出力されたデジタル電圧ＤＶをアナログ電圧Ｖ１に変換する。差動アンプ２４は、ＣＰＵ２５の高電位側の電圧ＶＳＥＮ１と低電位側の電圧ＶＳＥＮ２の差を増幅して電圧Ｖ２を出力する。可変アンプ２２４は、差動アンプ２４から出力される電圧Ｖ２をＤＡＣ２２２で設定される増幅率で増幅して、電圧Ｖ３を出力する。
【０１１３】
エラーアンプ２３は、ＤＡＣ２２から出力される電圧Ｖ１と、可変アンプ２２４から出力される電圧Ｖ３との差を増幅して、増幅された電圧を指定された電圧と現在のＣＰＵ２５の電圧との差を表わす電圧として電圧レギュレータへ出力する。
【０１１４】
（電源制御動作）
図１４は、第３の実施形態におけるフェーズ数の変更時の増幅率の変更手順を表わす図である。
【０１１５】
まず、ＣＰＵ２５は、フェーズ数を指定した制御コマンドをシリアル通信線へ出力する（ステップＳ１０１）。
【０１１６】
ＳＶＩＤインタフェース１４は、シリアル通信線から受信した制御コマンドを解釈し、フェーズ数制御を位相クロック生成部２１に指示する（ステップＳ１０２）。
【０１１７】
ＤＡＣデジタルステップ制御部２２０は、シーケンステーブルレジスタから、指示されたフェーズ数と現在のフェーズ数に対応する段階的変更スケジュールを得る（ステップＳ１０３）。
【０１１８】
ＤＡＣデジタルステップ制御部２２０は、段階的変更スケジュールに従って、ＤＡＣ２２を介して、可変アンプ２２４の増幅率を変化させる（ステップＳ１０４）。
【０１１９】
ＤＡＣデジタルステップ制御部２０は、指示された通常指示電圧Ｖｔを目標値とし、この目標値に達するための、デジタル電圧ＤＶを出力する（ステップＳ１０５）。
【０１２０】
ＤＡＣ２２は、デジタル電圧ＤＶをアナログ電圧Ｖ１に変換する（ステップＳ１０６）
。差動アンプ２４は、ＣＰＵ２５の高電位側の電圧ＶＳＥＮ１と低電位側の電圧ＶＳＥＮ２の差を増幅して電圧Ｖ２を出力する（ステップＳ１０７）。
【０１２１】
可変アンプ２２４は、差動アンプ２４の出力を設定された増幅率で増幅して電圧Ｖ３を出力する（ステップＳ１０８）。
【０１２２】
エラーアンプ２３は、ＤＡＣ２２から出力される電圧Ｖ１と、可変アンプ２２４から出力される電圧Ｖ３との差を増幅して、増幅された電圧（Ｅｏｕｔ）を指定された電圧と現在のＣＰＵ２５の電圧との差を表わす電圧として電圧レギュレータへ出力する。電圧レギュレータは、エラーアンプ２３から出力される電圧（Ｅｏｕｔ）に基づいて、出力する電圧を補正する。たとえば、指示電圧Ｖｔより高電位側の電圧ＶＳＥＮ１が低い場合は、ハイサイドＭＯＳトランジスタ１９６がオンすることで、高電位側の電圧ＶＳＥＮ１を上昇させる。また、指示電圧Ｖｔより高電位側の電圧ＶＳＥＮ１が高い場合は、ロウサイドＭＯＳトランジスタ１９７がオンすることで、高電位側の電圧ＶＳＥＮ１を降下させる（ステップＳ１０９）。
【０１２３】
その後、ステップＳ１０４に戻り、処理が繰返される。
図１５は、第３の実施形態の段階的スケジュールテーブルの例を表わす図である。
【０１２４】
図１５の一例では、現在のフェーズ数Ｋが８であり、変更後のフェーズ数Ｍが１の場合には、５段階でフェーズを変化させるように定められている。実行時間ΔＴ（１）のステップ１において、フェーズ数がＫを維持し、増幅率がＦ（１）となるように定められている。実行時間ΔＴ（２）のステップ２において、フェーズ数がＫを維持し、増幅率がＦ（２）となるように定められている。実行時間ΔＴ（３）のステップ３において、フェーズ数がＭに変化し、増幅率がＦ（３）となるように定められている。実行時間ΔＴ（４）のステップ４において、フェーズ数がＭを維持し、増幅率がＦ（４）となるように定められている。実行時間ΔＴ（４）のステップ５において、フェーズ数がＭを維持し、増幅率がＦ（５）となるように定められている。
【０１２５】
図１６は、現在のフェーズ数Ｋが８であり、変更後のフェーズ数Ｍが１の場合の増幅率の変化を説明するための図である。ここでは、Ｆ（１）＝８、Ｆ（２）＝４、Ｆ（３）＝４、Ｆ（４）＝２、Ｆ（５）＝１であるとして説明する。
【０１２６】
まず、ステップ１で、フェーズ数がＫを維持し、増幅率がＦ（１）（＝８）となる。
ステップ２で、フェーズ数がＫを維持し、増幅率がＦ（２）（＝４）となる。
【０１２７】
ステップ３で、フェーズ数がＭに変化し、増幅率がＦ（３）（＝４）となる。
ステップ４で、フェーズ数がＭを維持し、増幅率がＦ（４）（＝２）となる。
【０１２８】
ステップ５で、フェーズ数がＭを維持し、増幅率がＦ（５）（＝１）となる。
図１７は、第３の実施形態におけるレギュレータ群３０の出力電圧（Ｖｏ）の変化の例を表わす図である。
【０１２９】
図１７に示すように、従来のように、フェーズ数を変化させるときに、増幅率を変更しない場合には、出力電圧（Ｖｏ）が急激に変化し、アンダーシュートが発生する。
【０１３０】
本実施の形態のように、フェーズ数を変化させるときに、増幅率を段階的に変更する場合は、出力電圧（Ｖｏ）が緩やかに変化し、アンダーシュートが発生しない。
【０１３１】
以上のように、本実施の形態によれば、フェーズ切替え前から、可変アンプの増幅率を段階的に切替えることによって、アンダーシュートを相殺することができる。
【０１３２】
また、ＰＷＭ周期の途中で、ステップを切替えた場合、電圧レギュレータのスイッチングバランスが乱れ、電圧が安定しにくくなるようなときには、各ステップの実行時間（すなわち、ステップの切替タイミング）をＰＷＭ周期のタイミングに同期させることも可能である。また、複数のステップのうち、一部のステップ（フェーズ数が切替るステップおよび／または増幅率が切替るステップ）の切替タイミングをＰＷＭ周期に同期させ、他のステップの切替タイミングは、段階的スケジュールテーブルに設定されたものを用いることとしてもよい。
【０１３３】
また、本実施の形態によれば、ボード設計終了後に発見された電圧変動があった場合にでも、ＩＣ外部のフィルタ回路の再調整を必要とせずファームウエアの変更のみで対処が可能となる。
【０１３４】
(変形例）
本発明は、上記の実施形態に限定されるものではなく、たとえば以下のような変形例も含む。
【０１３５】
（１） 第１〜第３の実施形態の機能を組み合わせることとしてもよい。この場合、シーケンステーブルレジスタは、第１〜第３の実施形態で説明した段階的スケジュールテーブルを記憶することとなる。
【０１３６】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０１３７】
１，１Ａ，１Ｂ コントローラ、２ 電源異常監視回路、３ 電源異常監視部、４ 電圧コンパレータ、５ ＭＣＵ、６ ＰＩＮ制御部、７ フラッシュメモリ、８ パラメータレジスタ、９ パフォーマンスレジスタ、１０ ＰＭＢＵＳインタフェース、１１ アナログ電源制御回路、１２，１２Ａ，１２Ｂ ＳＶＩＤコマンド判定回路、１３，１３Ａ，１３Ｂ ハードロジック電源制御回路、１６１，１６１Ａ，１６１Ｂ 制御部、１４ ＳＶＩＤインタフェース、１５，１１５，２１５ シーケンステーブルレジスタ、１６ 動作モードレジスタ、１７，１８ 電圧指示値レジスタ、１９ パワーステート指示値レジスタ、２０，１２０，２２０ ＤＡＣデジタルステップ制御部、２１，１２１ 位相クロック生成部、２２ ＤＡＣ、２３ エラーアンプ、２４ 差動アンプ、２５ ＣＰＵ、２６ 電位固定部、２７ システム制御部、３０−１〜３０−ｎ 電圧レギュレータ、３１ ＰＷＭ比較器、３２ ラッチ回路、３３ ＤＣ−ＤＣコンバータ、１５１ ＰＷＭ部、１９６ ハイサイドＭＯＳトランジスタ、１９７ ロウサイドＭＯＳトランジスタ、１９８ ＭＯＳ制御部。
【技術分野】
【０００１】
本発明は、コントローラに関し、特に、ＣＰＵ（Central Processing Unit）などの半導体装置の電源を制御するためのコントローラに関する。
【背景技術】
【０００２】
電源電圧切り替え動作時に発生するオーバーシュート／アンダーシュートを低減し、かつ電圧切り替えスピードを高速化することができる電源装置が知られている。
【０００３】
たとえば、特許文献１（特開２００７−２８８９７４号公報）の電源装置は、出力電圧を上げる過渡状態には、スイッチングレギュレータ４００用のレジスタであるＤＣＤＣ用レジスタのＤＡＣ値ＤＤ１を、シリーズレギュレータ３００用のレジスタであるＬＤＯ用レジスタ２０１のＤＡＣ値ＬＤ０１に代えてＬＤＯ用ＤＡＣ３０２に供給し、シリーズレギュレータ３００のＬＤＯ用ＤＡＣ３０２は、ＤＣＤＣ用レジスタ２０２のＤＡＣ値ＤＤ１を参照してＤＡＣ動作を行う。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−２８８９７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１の装置は、電圧変更時の応答性と効率を両立することを目的としており、電圧の切り換え時のオーバシュートおよびアンダーシュートを防ぐために、切り換え時に応答速度の速いＬＤＯと、電力効率の高いＤＣＤＣとを両方動作させて、両者の設定電圧を工夫することで、電流駆動の割合の最適化を行なっている。
【０００６】
しかしながら、特許文献１の装置では、ＬＤＯとＤＣＤＣの２種類のレギュレータが必要となる。
【０００７】
それゆえに、本発明の目的は、２種類のレギュレータを使用しなくても、電圧の切り換え時にオーバシュートおよびアンダーシュートを発生しないようにすることができるコントローラを提供することである。
【課題を解決するための手段】
【０００８】
本発明の一実施形態のコントローラは、第１の半導体装置に電源電圧を供給する複数の電圧レギュレータを制御するコントローラであって、外部から前記複数の電圧レギュレータのうち動作させる台数の変更指令を受けるインタフェースと、現在の台数から指示された変更後の台数へ段階的に動作させる電圧レギュレータの台数を変更する制御部とを備える。
【発明の効果】
【０００９】
本発明の一実施形態によれば、２種類のレギュレータを使用しなくても、電圧の切り換え時にオーバシュートおよびアンダーシュートを発生しないようにすることができる。
【図面の簡単な説明】
【００１０】
【図１】第１の実施形態の半導体システムの構成を表わす図である。
【図２】第１の実施形態の電圧制御動作の処理手順を表わすフローチャートである。
【図３】第１の実施形態のフェーズ数の制御手順を表わす図である。
【図４】第１の実施形態の段階的スケジュールテーブルの例を表わす図である。
【図５】現在のフェーズ数Ｋが８であり、変更後のフェーズ数Ｍが１の場合のフェーズ数の変化を説明するための図である。
【図６】第１の実施形態におけるレギュレータ群３０の出力電圧（Ｖｏ）の変化の例を表わす図である。
【図７】第２の実施形態の半導体システムの構成を表わす図である。
【図８】第２の実施形態におけるフェーズ数の変更時の目標電圧の制御手順を表わす図である。
【図９】第２の実施形態の段階的スケジュールテーブルの例を表わす図である。
【図１０】現在のフェーズ数Ｋが８であり、変更後のフェーズ数Ｍが１の場合のフェーズ数の変化および目標電圧を説明するための図である。
【図１１】第２の実施形態におけるレギュレータ群３０の出力電圧（Ｖｏ）の変化の例を表わす図である。
【図１２】第２の実施形態の変形例における制御内容を説明するための図である。
【図１３】第３の実施形態の半導体システムの構成を表わす図である。
【図１４】第３の実施形態におけるフェーズ数の変更時の増幅率の変更手順を表わす図である。
【図１５】第３の実施形態の段階的スケジュールテーブルの例を表わす図である。
【図１６】現在のフェーズ数Ｋが８であり、変更後のフェーズ数Ｍが１の場合の増幅率の変化を説明するための図である。
【図１７】第３の実施形態におけるレギュレータ群３０の出力電圧（Ｖｏ）の変化の例を表わす図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施形態について図面を参照して説明する。
［第１の実施形態］
図１は、第１の実施形態の半導体システムの構成を表わす図である。
【００１２】
図１を参照して、この半導体システムは、コントローラ１と、レギュレータ群３０と、ＣＰＵ２５とを備える。
【００１３】
レギュレータ群３０は、コントローラ１と、ＣＰＵ２５の制御によって、電圧ＶｏをＣＰＵ２５へ供給する。レギュレータ群３０は、電圧レギュレータ３０−１〜３０−ｎを備える。
【００１４】
コントローラ１は、ここでは１チップ（１つの半導体チップ）で構成されている。
コントローラ１は、ＰＩＮ制御部６と、フラッシュメモリ７と、パラメータレジスタ８と、パフォーマンスレジスタ９と、ＭＣＵ５と、ＰＭＢＵＳ（Power Management Bus）インタフェース１０と、ＳＶＩＤ（Serial VID）コマンド判定回路１２と、ハードロジック電源制御回路１３と、アナログ電源制御回路１１と、電源異常監視回路２とを備える。
【００１５】
コントローラ１の構成要素のうち、ＭＣＵ５と、ハードロジック電源制御回路１３と、アナログ電源制御回路１１と、電源異常監視回路２とで、制御部１６１を構成する。
【００１６】
ＳＶＩＤコマンド判定回路１２は、ＳＶＩＤインタフェース１４と、動作モードレジスタ１６と、電圧指示値レジスタ１８と、パワーステート指示値レジスタ１９とを備える。
【００１７】
ＣＰＵ２５は、ここでは、１チップで構成され、電圧レギュレータ３０−１〜３０−ｎから出力される電源電圧を受けて、様々な処理を行なう。また、ＣＰＵ２５は、ＳＶＩＤインタフェース１４を通じて、コントローラ１に指示を送る。たとえば、ＣＰＵ２５は、必要な電力量に応じて、動作させる電圧レギュレータの変更を指示する制御信号をＳＶＩＤインタフェース１４を通じて、コントローラ１に送る。
【００１８】
ＰＩＮ制御部６は、外部の電位固定部２６によって固定された端子の電位に従って、外部端子がどのように設定されたかを表わす設定情報をＭＣＵ５に出力する。
【００１９】
フラッシュメモリ７は、ＭＣＵ５が処理を行なうためのプログラムを格納する。プログラムを用いることによって、電源規格の変更があっても、デバイスを再開発する手間を省くことができる。また、フラッシュメモリ７は、最大許容電圧値、最大許容温度、および最大許容電流などの初期値を定めた複数のパラメータのテーブルを記憶する。
【００２０】
パラメータレジスタ８は、ＳＶＩＤインタフェース１４を通じて、デジタルステップ制御でのステップごとの電圧値の変化量（刻み電圧）、および放電モードでの下げたい最終電圧である指示電圧と放電モードを指示電圧に達する前に放電モードを終了するときの目標電圧Ｖｓとの差であるΔＶの値などを記憶する。
【００２１】
パフォーマンスレジスタ９は、フラッシュメモリ７に記録された最大許容電圧値、最大許容温度、および最大許容電流などのデータ受け取り、記憶する。
【００２２】
ここで、最大許容電圧値は、ＣＰＵにかけることが可能な最大の電源電圧である。最大許容温度は、電圧レギュレータなどから測定される温度で動作上許される最高の温度である。最大許容電流は、電圧レギュレータが流すことができる最大の電流である。これらの値を超えた場合は、コントローラは値を下げるように電圧レギュレータなどに指示信号を出力する。
【００２３】
ＭＣＵ５は、プログラムに基づいて演算処理を行なう。
ＰＭＢＵＳインタフェース１０は、ＰＭＢＵＳを通じて、外部のシステム制御部２７から信号を受けるとともに、外部のシステム制御部２７へ信号を出力する。
【００２４】
ＳＶＩＤインタフェース１４は、シリアル通信線を通じて、ＣＰＵ２５からの信号を受けるとともに、ＣＰＵ２５へ信号を出力する。
【００２５】
動作モードレジスタ１６は、現在の動作モードを記憶する。たとえば、動作モードとして、通常モード、放電モードなどがある。
【００２６】
電圧指示値レジスタ１８は、電圧制御時の指示電圧の値を記憶する。
パワーステート指示値レジスタ１９は、パワーステート制御時のパワーステートモードの指定値を記憶する。
【００２７】
シーケンステーブルレジスタ１５は、段階的スケジュールテーブルを記憶する。段階的スケジュールテーブルは、変更前のフェーズ数と、変更後のフェーズ数の組合せごとに、複数のステップの各々のフェーズ数、実行時間を定める。ここで、フェーズ数とは、動作させる電圧レギュレータの数である。
【００２８】
ハードロジック電源制御回路１３は、ＤＡＣデジタルステップ制御部２０と、位相クロック生成部２１とを備える。
【００２９】
ＤＡＣデジタルステップ制御部２０は、複数回のステップで指示された電圧に達するように、各ステップでの電圧変化値を決定し、決定した電圧変化値をデジタル電圧ＤＶとして出力する。
【００３０】
位相クロック生成部２１は、動作させる電圧レギュレータへの制御信号ＳＭＯＤを活性化する。位相クロック生成部２１は、動作させる電圧レギュレータへの位相クロックの位相を決定し、決定した位相の位相クロックを出力する。位相クロック生成部２１は、内部のタイマに従って、ＰＷＭ（Pulse Width Modulation）周期のタイミングで位相クロックを生成する。電圧レギュレータの位相クロックの周期は、すべて同一（ＰＷＭ周期）であるが、電圧レギュレータの位相クロックの位相は、すべて異なる。位相クロック生成部２１は、停止させる電圧レギュレータへの制御信号ＳＭＯＤを非活性化する。
【００３１】
位相クロック生成部２１は、ＣＰＵ２５から動作させる電圧レギュレータの台数（フェーズ数）の変更を指示する制御コマンドを受けた場合に、シーケンステーブルレジスタ内の段階的スケジュールテーブルに従って、現在のフェーズ数からＣＰＵ２５から指示された変更後のフェーズ数へ段階的にフェーズ数を変更する。位相クロック生成部２５は、段階的スケジュールテーブルで定められる各ステップの実行時間に従って、ステップを切替える。
【００３２】
アナログ電源制御回路１１は、ＤＡＣ（Digital Analog Converter）２２と、差動アンプ２４と、エラーアンプ２３と、ＡＤＣ（Analog Digital Converter）１７とを備える。
【００３３】
ＤＡＣ２２は、ＤＡＣデジタルステップ制御部２０から出力されたデジタル電圧ＤＶをアナログ電圧Ｖ１に変換する。
【００３４】
差動アンプ２４は、ＣＰＵ２５の高電位側の電圧ＶＳＥＮ１と低電位側の電圧ＶＳＥＮ２の差を増幅して電圧Ｖ２を出力する。
【００３５】
エラーアンプ２３は、ＤＡＣ２２から出力される電圧Ｖ１と、差動アンプ２４から出力される電圧Ｖ２との差を増幅して、増幅された電圧を指定された電圧と現在のＣＰＵ２５の電圧との差を表わす電圧として電圧レギュレータへ出力する。
【００３６】
ＡＤＣ１７は、電圧レギュレータ３０−１〜３０−ｎの出力電圧などをＡＤ変換する。
電源異常監視回路２は、電圧コンパレータ４と、電源異常監視部３とを備える。
【００３７】
電圧コンパレータ４は、電圧レギュレータにより生成された電圧を受け、所定の標準電圧とをアナログ処理で比較する。
【００３８】
電源異常監視部３は、電圧コンパレータ４の出力に従って、ＣＰＵ２５の電源電圧が異常であるか否かを監視する。
【００３９】
電圧レギュレータ３０−１〜３０−ｎは、ＣＰＵ２５に電源電圧を供給する。ここでは、各電圧レギュレータ３０−１〜３０−ｎはそれぞれ、１つのパッケージに収められている。さらにここでは、パッケージ内にハイサイドＭＯＳトランジスタ１９６、ロウサイドＭＯＳトランジスタ１９７、その他の部分（ＰＷＭ部１５１とＭＯＳ制御部１９８）の３チップで構成されている。
【００４０】
電圧レギュレータ３０−１〜３０−ｎは、ＰＷＭ部１５１と、ＤＣ−ＤＣ変換器３３とを備える。電圧レギュレータ３０−１〜３０−ｎは、制御信号ＳＭＯＤが活性化されると動作し、制御信号ＳＭＯＤが非活性化されると動作を停止する。
【００４１】
ＰＷＭ部１５１は、ＰＷＭ比較器３１と、ラッチ回路３２とを備える。
ＰＷＭ比較器３１は、エラーアンプ２３の出力である誤差信号をもとにＰＷＭ信号を出力する。
【００４２】
ラッチ回路３２のセット端子Ｓには、ＰＷＭ比較器３１の出力が入力される。ラッチ回路３２のリセット端子Ｒには、位相クロック生成部２１の出力であるクロックが入力される。
【００４３】
ＤＣ−ＤＣ変換器３３は、ラッチ回路３２の出力と接続され、ＣＰＵ２５へ電源電圧を供給する。ここでは、ラッチ回路３２から出力されるＰＷＭ信号によりＤＣ−ＤＣ変換器３３が制御される。
【００４４】
図１に示すハイサイドＭＯＳトランジスタ１９６がオンし、ロウサイドＭＯＳトランジスタ１９７がオフすることで、ＣＰＵ２５の高電位側のＣＰＵ電圧線の電圧ＶＳＥＮ１が上昇する。他方、ハイサイドＭＯＳトランジスタ１９６がオフし、ロウサイドＭＯＳトランジスタ１９７がオンすることで、ＣＰＵ電圧線の電圧ＶＳＥＮ１が降下する。
【００４５】
通常モードでは、ＣＰＵ電圧線の電圧ＶＳＥＮ１が一定の電圧になるように、ハイサイドＭＯＳトランジスタ１９６とロウサイドＭＯＳトランジスタ１９７のオン／オフが制御される。つまり、電圧が低い場合はハイサイドＭＯＳトランジスタ１９６をオンさせて（このときロウサイドＭＯＳトランジスタ１９７をオフ）電圧を上昇させたり、電圧が高い場合はロウサイドＭＯＳトランジスタ１９７をオンさせて（このときハイサイドＭＯＳトランジスタ１９６をオフ）電圧を降下させる。
【００４６】
（電源制御動作）
図２は、第１の実施形態の電圧制御動作の処理手順を表わすフローチャートである。
【００４７】
図２を参照して、ＣＰＵ２５は、電圧値Ｖｔを指定した電圧制御コマンドをシリアル通信線へ出力する（ステップＳ８０１）。
【００４８】
ＳＶＩＤインタフェース１４は、シリアル通信線から受信したコマンドを解釈し、電圧制御をＤＡＣデジタルステップ制御部２０に指示する（ステップＳ８０２）。
【００４９】
ＤＡＣデジタルステップ制御部２０は、指示された通常指示電圧Ｖｔを目標値とし、この目標値に達するための、デジタル電圧ＤＶを出力する（ステップＳ８０３）。
【００５０】
ＤＡＣ２２は、デジタル電圧ＤＶをアナログ電圧Ｖ１に変換する（ステップＳ８０４）。
【００５１】
差動アンプ２４は、ＣＰＵ２５の高電位側の電圧ＶＳＥＮ１と低電位側の電圧ＶＳＥＮ２の差を増幅して電圧Ｖ２を出力する（ステップＳ８０５）。
【００５２】
エラーアンプ２３は、ＤＡＣ２２から出力される電圧Ｖ１と、差動アンプ２４から出力される電圧Ｖ２との差を増幅して、増幅された電圧（Ｅｏｕｔ）を指定された電圧と現在のＣＰＵ２５の電圧との差を表わす電圧として電圧レギュレータへ出力する。電圧レギュレータは、エラーアンプ２３から出力される電圧（Ｅｏｕｔ）に基づいて、出力する電圧を補正する。たとえば、指示電圧Ｖｔより高電位側の電圧ＶＳＥＮ１が低い場合は、ハイサイドＭＯＳトランジスタ１９６がオンすることで、高電位側の電圧ＶＳＥＮ１を上昇させる。また、指示電圧Ｖｔより高電位側の電圧ＶＳＥＮ１が高い場合は、ロウサイドＭＯＳトランジスタ１９７がオンすることで、高電位側の電圧ＶＳＥＮ１を降下させる（ステップＳ８０６）。
【００５３】
その後、ステップＳ８０３に戻り、処理が繰返される。
これにより、高電位側の電圧ＶＳＥＮ１が指示電圧Ｖｔになるように制御される。
【００５４】
（フェーズ数の制御動作）
図３は、第１の実施形態のフェーズ数の制御手順を表わす図である。
【００５５】
まず、ＣＰＵ２５は、複数の電圧レギュレータのうち動作させる台数（フェーズ数）の変更を指示する制御コマンドをシリアル通信線へ出力する（ステップＳ９０１）。
【００５６】
ＳＶＩＤインタフェース１４は、シリアル通信線から受信した制御コマンドを解釈し、フェーズ数制御を位相クロック生成部２１に指示する（ステップＳ９０２）。
【００５７】
位相クロック生成部２１は、シーケンステーブルレジスタから、指示されたフェーズ数と現在のフェーズ数に対応する段階的スケジュールテーブルを得る（ステップＳ９０３）。
【００５８】
位相クロック生成部２１は、段階的スケジュールテーブルに従って、フェーズ数を変化させる。位相クロック生成部２１は、各段階でのフェーズ数に従って、電圧レギュレータ３０−１〜３０−ｎのうち動作させる電圧レギュレータと、停止させる電圧レギュレータとを決める。フェーズ数を変化させる場合には、可能な限り、位相クロックが均等となるように決定する。たとえば、８個の電圧レギュレータから８個の位相クロックが出力されているときには、フェーズ数を４個に変更する場合には、変更の結果、出力される４個の位相クロックの間隔が均等になるように、動作させる電圧レギュレータと停止させる電圧レギュレータとを決定する。位相クロック生成部２１は、動作させる電圧レギュレータ対し制御信号ＳＭＯＤを活性化し、動作させる電圧レギュレータへ決定された位相のクロックを出力する。電圧レギュレータは、活性化された制御信号ＳＭＯＤを受けると、位相クロック生成部２１から送られるクロックに基づいて、電圧を出力する。位相クロック生成部２１は、停止させる電圧レギュレータに対し制御信号ＳＭＯＤを非活性化する。電圧レギュレータは、非活性化された制御信号ＳＭＯＤを受けると、電圧の出力を停止する（ステップＳ９０４）。
【００５９】
図４は、第１の実施形態の段階的スケジュールテーブルの例を表わす図である。
図４の一例では、現在のフェーズ数Ｋが８であり、変更後のフェーズ数Ｍが１の場合には、４段階でフェーズを変化させるように定められている。ステップ１において、実行時間ΔＴ（１）内にフェーズ数が＋ｉ（１）だけ増加するように定められている。ステップ２において、実行時間ΔＴ（２）内にフェーズ数が＋ｉ（２）だけ増加するように定められている。ステップ３において、実行時間ΔＴ（３）内にフェーズ数が＋ｉ（３）だけ増加するように定められている。ステップ４において、実行時間ΔＴ（４）内にフェーズ数が＋ｉ（４）だけ増加するように定められている。
【００６０】
図４の別の例では、現在のフェーズ数Ｋが１６であり、変更後のフェーズ数Ｍが２の場合には、６段階でフェーズを変化させるように定められている。ステップ１において、実行時間ΔＴ（１）内にフェーズ数が＋ｉ（１）だけ増加するように定められている。ステップ２において、実行時間ΔＴ（２）内にフェーズ数が＋ｉ（２）だけ増加するように定められている。ステップ３において、実行時間ΔＴ（３）内にフェーズ数が＋ｉ（３）だけ増加するように定められている。ステップ４において、実行時間ΔＴ（４）内にフェーズ数が＋ｉ（４）だけ増加するように定められている。ステップ５において、実行時間ΔＴ（５）内にフェーズ数が＋ｉ（５）だけ増加するように定められている。ステップ６において、実行時間ΔＴ（６）内にフェーズ数が＋ｉ（６）だけ増加するように定められている。
【００６１】
図５は、現在のフェーズ数Ｋが８であり、変更後のフェーズ数Ｍが１の場合のフェーズ数の変化を説明するための図である。ここでは、ｉ（１）＝０、ｉ（２）＝−４、ｉ（３）＝−２、ｉ（４）＝−１であるとして説明する。
【００６２】
まず、ステップ１で、フェーズ数がＫ＋ｉ（１）（つまり８）となる。ステップ２で、フェーズ数がＫ＋ｉ（１）＋ｉ（２）（つまり４）となる。ステップ３で、フェーズ数がＫ＋ｉ（１）＋ｉ（２）＋ｉ（３）（つまり２）となる。ステップ４で、フェーズ数がＫ＋ｉ（１）＋ｉ（２）＋ｉ（３）＋ｉ（４）（つまり１）となる。
【００６３】
図６は、第１の実施形態におけるレギュレータ群３０の出力電圧（Ｖｏ）の変化の例を表わす図である。
【００６４】
図６に示すように、従来のように、フェーズ数を８から１に急激に変化させた場合には、出力電圧（Ｖｏ）が急激に変化し、アンダーシュートが発生する。
【００６５】
本実施の形態のように、フェーズ数を８→４→２→１と段階的に変化された場合には、出力電圧（Ｖｏ）が緩やかに変化し、アンダーシュートが発生しない。
【００６６】
以上のように、本実施の形態によれば、フェーズ数を徐々に変化させることにより、アンダーシュートが発生するのを防止できる。
【００６７】
また、本実施の形態によれば、フェーズ数を間引く場合に、レギュレータ群３０から出力される複数個の位相クロックの間隔が均等になるように、動作させる電圧レギュレータと停止させる電圧レギュレータとを決定するので、電圧を安定化させることができる。
【００６８】
また、段階的スケジュールの設定をレジスタとして持たせておくことにより、電圧安定を優先するか、短期間切替えを優先するか、状況に応じて設定を変更することもできる。たとえば、負荷状態の変更を直ちに行いたい場合、フェーズ数の切替えは速やかに行う必要があるので、フェーズ数を８から１へ直接変更することも可能である。
【００６９】
また、本実施の形態によれば、ボード設計終了後に発見された電圧変動があった場合にでも、ＩＣ外部のフィルタ回路の再調整を必要とせずファームウエアの変更のみで対処が可能となる。
【００７０】
なお、ＰＷＭ周期の途中で、フェーズ数を間引いた場合、電圧レギュレータのスイッチングバランスが乱れ、電圧が安定しにくくなるような場合には、各ステップの実行時間（すなわち、ステップの切替タイミング）をＰＷＭ周期のタイミングに同期させることも可能である。また、複数のステップのうち、一部のステップの切替タイミングをＰＷＭ周期に同期させ、他のステップの切替タイミングは、段階的スケジュールテーブルに設定されたものを用いることとしてもよい。
【００７１】
［第２の実施形態］
図７は、第２の実施形態の半導体システムの構成を表わす図である。
【００７２】
図７を参照して、この半導体システムが、図１の第１の実施形態の半導体システムと相違する点は、以下のコントローラ１Ａに関する点である。
【００７３】
ＳＶＩＤコマンド判定回路１２Ａにおけるシーケンステーブルレジスタ１１５は、段階的スケジュールテーブルを記憶する。段階的スケジュールテーブルは、変更前のフェーズ数と、変更後のフェーズ数の組合せごとに、複数のステップの各々のオフセット電圧、実行時間を定める。ここで、オフセット電圧とは、ＣＰＵ２５からの指示電圧から目標電圧を設定するために用いられる。
【００７４】
ハードロジック電源制御回路１３Ａにおける位相クロック生成部１２１は、ＣＰＵ２５から動作させる電圧レギュレータの台数（フェーズ数）の変更を指示する制御コマンドを受けた場合に、現在のフェーズ数からＣＰＵ２５から指示された変更後のフェーズ数へ変更する。
【００７５】
ハードロジック電源制御回路１３ＡにおけるＤＡＣデジタルステップ制御部１２０は、ＣＰＵ２５から動作させる電圧レギュレータの台数（フェーズ数）の変更を指示する制御コマンドを受けないときには、第１の実施形態で説明したように、指示電圧を目標電圧とし、ＣＰＵ２５に与えられる電圧が目標電圧となるように制御する。
【００７６】
ＤＡＣデジタルステップ制御部１２０は、ＣＰＵ２５から動作させる電圧レギュレータの台数（フェーズ数）の変更を指示する制御コマンドを受けたときには、現在の台数から指示された変更後台数への移行時および移行の前後において、シーケンステーブルレジスタ１１５内の段階的スケジュールテーブルで定められるスケジュールに従って、指示電圧に段階的にオフセット電圧を加えることによって段階的に目標電圧を変更し、各段階でＣＰＵ２５に与えられる電圧が目標電圧となるように制御する。ＤＡＣデジタルステップ制御部１２０は、段階的スケジュールテーブルで定められる各ステップの実行時間に従って、ステップを切替える。
【００７７】
（電源制御動作）
図８は、第２の実施形態におけるフェーズ数の変更時の目標電圧の制御手順を表わす図である。
【００７８】
まず、ＣＰＵ２５は、フェーズ数を指定した制御コマンドをシリアル通信線へ出力する（ステップＳ３０１）。
【００７９】
ＳＶＩＤインタフェース１４は、シリアル通信線から受信した制御コマンドを解釈し、フェーズ数制御をＤＡＣデジタルステップ制御部１２０に指示する（ステップＳ３０２）。
【００８０】
ＤＡＣデジタルステップ制御部１２０は、シーケンステーブルレジスタから、指示されたフェーズ数と現在のフェーズ数に対応する段階的変更スケジュールを得る（ステップＳ３０３）。
【００８１】
ＤＡＣデジタルステップ制御部１２０は、段階的変更スケジュールに従って、オフセット電圧を加えることによって目標値を変化させて（ステップＳ３０４）、デジタル電圧ＤＶを出力する（ステップＳ３０５）。
【００８２】
ＤＡＣ２２は、デジタル電圧ＤＶをアナログ電圧Ｖ１に変換する（ステップＳ３０６）
。差動アンプ２４は、ＣＰＵ２５の高電位側の電圧ＶＳＥＮ１と低電位側の電圧ＶＳＥＮ２の差を増幅して電圧Ｖ２を出力する（ステップＳ３０７）。
【００８３】
エラーアンプ２３は、ＤＡＣ２２から出力される電圧Ｖ１と、差動アンプ２４から出力される電圧Ｖ２との差を増幅して、増幅された電圧（Ｅｏｕｔ）を指定された電圧と現在のＣＰＵ２５の電圧との差を表わす電圧として電圧レギュレータへ出力する。電圧レギュレータは、エラーアンプ２３から出力される電圧（Ｅｏｕｔ）に基づいて、出力する電圧を補正する。たとえば、指示電圧Ｖｔより高電位側の電圧ＶＳＥＮ１が低い場合は、ハイサイドＭＯＳトランジスタ１９６がオンすることで、高電位側の電圧ＶＳＥＮ１を上昇させる。また、指示電圧Ｖｔより高電位側の電圧ＶＳＥＮ１が高い場合は、ロウサイドＭＯＳトランジスタ１９７がオンすることで、高電位側の電圧ＶＳＥＮ１を降下させる（ステップＳ３０８）。
【００８４】
その後、ステップＳ３０４に戻り、処理が繰返される。
図９は、第２の実施形態の段階的スケジュールテーブルの例を表わす図である。
【００８５】
図９の一例では、現在のフェーズ数Ｋが８であり、変更後のフェーズ数Ｍが１の場合には、６段階でフェーズを変化させるように定められている。実行時間ΔＴ（１）のステップ１において、フェーズ数がＫを維持し、目標値が指示電圧Ｖｔよりも＋ｄｖ（１）だけ増加するように定められている。実行時間ΔＴ（２）のステップ２において、フェーズ数がＫを維持し、目標値がさらに＋ｄｖ（２）だけ増加するように定められている。実行時間ΔＴ（３）のステップ３において、フェーズ数がＭに変化し、目標値がさらに＋ｄｖ（３）だけ増加するように定められている。実行時間ΔＴ（４）のステップ４において、フェーズ数がＭを維持し、目標値がさらに＋ｄｖ（４）だけ増加するように定められている。実行時間ΔＴ（５）のステップ５において、フェーズ数がＭを維持し、目標値がさらに＋ｄｖ（５）だけ増加するように定められている。実行時間ΔＴ（６）のステップ６において、フェーズ数がＭを維持し、目標値がさらに＋ｄｖ（６）だけ増加するように定められている。
【００８６】
図１０は、現在のフェーズ数Ｋが８であり、変更後のフェーズ数Ｍが１の場合のフェーズ数の変化および目標電圧を説明するための図である。ここでは、ｄｖ（１）＝＋２０ｍｖ、ｄｖ（２）＝＋５ｍｖ、ｄｖ（３）＝０ｍｖ、ｄｖ（４）＝−５ｍｖ、ｄｖ（５）＝−２０ｍｖ、ｄｖ（６）＝０ｍｖであるとして説明する。
【００８７】
まず、ステップ１で、フェーズ数がＫを維持し、目標値がＶｔ＋ｄｖ（１）となる。
ステップ２で、フェーズ数がＫを維持し、目標値がＶｔ＋ｄｖ（１）＋ｄｖ（２）となる。ステップ３で、フェーズ数がＭに変化し、目標値がＶｔ＋ｄｖ（１）＋ｄｖ（２）＋ｄｖ（３）となる。ステップ４で、フェーズ数がＭを維持し、目標値がＶｔ＋ｄｖ（１）＋ｄｖ（２）＋ｄｖ（３）＋ｄｖ（４）となる。ステップ５で、フェーズ数がＭに変化し、目標値がＶｔ＋ｄｖ（１）＋ｄｖ（２）＋ｄｖ（３）＋ｄｖ（４）＋ｄｖ（５）となる。
ステップ６で、フェーズ数がＭを維持し、目標値がＶｔ＋ｄｖ（１）＋ｄｖ（２）＋ｄｖ（３）＋ｄｖ（４）＋ｄｖ（５）＋ｄｖ（６）となる。
【００８８】
図１１は、第２の実施形態におけるレギュレータ群３０の出力電圧（Ｖｏ）の変化の例を表わす図である。
【００８９】
図１１に示すように、従来のように、フェーズ数を変化させるときに、指示電圧にオフセット電圧を加えない場合には、出力電圧（Ｖｏ）が急激に変化し、アンダーシュートが発生する。
【００９０】
本実施の形態のように、フェーズ数を変化させるときに、指示電圧にオフセット電圧を段階的に加えた場合には、出力電圧（Ｖｏ）が緩やかに変化し、アンダーシュートが発生しない。
【００９１】
以上のように、本実施の形態によれば、フェーズ切替え前に、目標電圧をオフセット（上昇）させ、フェーズ切替えが終了したのち、目標電圧のオフセットを解除（下降）することによって、アンダーシュートを相殺するができる。
【００９２】
また、ＰＷＭ周期の途中で、ステップを切替えた場合、電圧レギュレータのスイッチングバランスが乱れ、電圧が安定しにくくなるようなときには、各ステップの実行時間（すなわち、ステップの切替タイミング）をＰＷＭ周期のタイミングに同期させることも可能である。また、複数のステップのうち、一部のステップ（フェーズ数が切替るステップおよび／またはオフセット電圧が切替るステップ）の切替タイミングをＰＷＭ周期に同期させ、他のステップの切替タイミングは、段階的スケジュールテーブルに設定されたものを用いることとしてもよい。
【００９３】
また、本実施の形態によれば、ボード設計終了後に発見された電圧変動があった場合にでも、ＩＣ外部のフィルタ回路の再調整を必要とせずファームウエアの変更のみで対処が可能となる。
【００９４】
［第２の実施形態の変形例］
本変形例では、ＰＷＭ周期ごとに発生するＰＷＭ周期割込み（位相クロック生成部内のタイマで生成する）のタイミングに基づいて、フェーズ数を切替る。
【００９５】
図１２は、第２の実施形態の変形例における制御内容を説明するための図である。
第２の実施形態で説明したように、フェーズ数を３から１に変更する際に、ステップ１〜ステップ６で段階的にオフセット電圧が変更される。
【００９６】
まず、ステップ１で、フェーズ数が１を維持し、指示電圧Ｖｔに２０ｍｖのオフセット電圧を加えた電圧が目標電圧となる。
【００９７】
ステップ２で、フェーズ数が１を維持し、５ｍｖ増加したオフセット電圧を加えた電圧が目標電圧となる。
【００９８】
ステップ３で、フェーズ数が３に変化し、オフセット電圧は増加されない。
ステップ４で、フェーズ数が３を維持し、５ｍｖ減少させたオフセット電圧を加えた電圧が目標電圧となる。
【００９９】
ステップ５で、フェーズ数が３を維持し、２０ｍｖ減少させたオフセット電圧を加えた電圧が目標電圧となる。
【０１００】
ステップ６で、フェーズ数が３を維持し、オフセット電圧は増加されない。
フェーズ数の変更指令を受けたときに、内部ステータスがＰＳ０からＰＳ１へ変化し、ＰＳ１へ変化した時点から段階的スケジュールテーブルで定められた時間“８ｈ０５”が経過した時点でステップ１が開始する。
【０１０１】
ステップ１の開始から段階的スケジュールテーブルで定められた時間“８ｈ３０”が経過した時点でステップ１が終了し、ステップ２が開始する。
【０１０２】
ＰＷＭ周期割込みが発生したときに、ステップ２が終了し、ステップ３が開始する。
ステップ３の開始から段階的スケジュールテーブルで定められた時間“８ｈ４０”が経過した時点でステップ３が終了し、ステップ４が開始する。
【０１０３】
ステップ４の開始から段階的スケジュールテーブルで定められた時間“８ｈ１０”が経過した時点でステップ４が終了し、ステップ５が開始する。
【０１０４】
ステップ５の開始から段階的スケジュールテーブルで定められた時間“８ｈ１６”が経過した時点でステップ５が終了し、ステップ６が開始する。
【０１０５】
［第３の実施形態］
図１３は、第３の実施形態の半導体システムの構成を表わす図である。
【０１０６】
図１３を参照して、この半導体システムが、図１の第１の実施形態の半導体システムと相違する点は、以下のコントローラ１Ｂに関する点である。
【０１０７】
ＳＶＩＤコマンド判定回路１２Ｂにおけるシーケンステーブルレジスタ２１５は、段階的スケジュールテーブルを記憶する。段階的スケジュールテーブルは、変更前のフェーズ数と、変更後のフェーズ数の組合せごとに、複数のステップの各々の増幅率、実行時間を定める。ここで、増幅率とは、差動アンプ２４から出力される電圧Ｖ２を増幅する可変アンプ２２４の増幅率である。
【０１０８】
ハードロジック電源制御回路１３Ｂにおける位相クロック生成部１２１は、ＣＰＵ２５から動作させる電圧レギュレータの台数（フェーズ数）の変更を指示する制御コマンドを受けた場合に、現在のフェーズ数からＣＰＵ２５から指示された変更後のフェーズ数へ変更する。
【０１０９】
ハードロジック電源制御回路１３ＢにおけるＤＡＣデジタルステップ制御部２２０は、ＣＰＵ２５から動作させる電圧レギュレータの台数（フェーズ数）の変更を指示する制御コマンドを受けないときには、ＤＡＣ２２２を通じて、可変アンプ２２４の増幅率を「１」に設定させる（つまり、増幅しない）。これによって、ＣＰＵ２５に与えられている電圧と指示電圧との差に対応する電圧が電圧レギュレータに与えられる。
【０１１０】
ＤＡＣデジタルステップ制御部２２０は、ＣＰＵ２５から動作させる電圧レギュレータの台数（フェーズ数）の変更を指示する制御コマンドを受けたときには、現在の台数から指示された変更後台数への移行時および移行の前後において、シーケンステーブルレジスタ１１５内の段階的スケジュールテーブルで定められるスケジュールに従って、段階的に可変アンプ２２４の増幅率を変更する。これによって、各段階で、ＣＰＵ２５に与えられている電圧を各段階の増幅率で増幅した電圧と指示電圧との差に対応する電圧が電圧レギュレータに与えられる。
【０１１１】
ＤＡＣデジタルステップ制御部２２０は、段階的スケジュールテーブルで定められる各ステップの実行時間に従って、ステップを切替える。
【０１１２】
ＤＡＣ２２は、ＤＡＣデジタルステップ制御部２０から出力されたデジタル電圧ＤＶをアナログ電圧Ｖ１に変換する。差動アンプ２４は、ＣＰＵ２５の高電位側の電圧ＶＳＥＮ１と低電位側の電圧ＶＳＥＮ２の差を増幅して電圧Ｖ２を出力する。可変アンプ２２４は、差動アンプ２４から出力される電圧Ｖ２をＤＡＣ２２２で設定される増幅率で増幅して、電圧Ｖ３を出力する。
【０１１３】
エラーアンプ２３は、ＤＡＣ２２から出力される電圧Ｖ１と、可変アンプ２２４から出力される電圧Ｖ３との差を増幅して、増幅された電圧を指定された電圧と現在のＣＰＵ２５の電圧との差を表わす電圧として電圧レギュレータへ出力する。
【０１１４】
（電源制御動作）
図１４は、第３の実施形態におけるフェーズ数の変更時の増幅率の変更手順を表わす図である。
【０１１５】
まず、ＣＰＵ２５は、フェーズ数を指定した制御コマンドをシリアル通信線へ出力する（ステップＳ１０１）。
【０１１６】
ＳＶＩＤインタフェース１４は、シリアル通信線から受信した制御コマンドを解釈し、フェーズ数制御を位相クロック生成部２１に指示する（ステップＳ１０２）。
【０１１７】
ＤＡＣデジタルステップ制御部２２０は、シーケンステーブルレジスタから、指示されたフェーズ数と現在のフェーズ数に対応する段階的変更スケジュールを得る（ステップＳ１０３）。
【０１１８】
ＤＡＣデジタルステップ制御部２２０は、段階的変更スケジュールに従って、ＤＡＣ２２を介して、可変アンプ２２４の増幅率を変化させる（ステップＳ１０４）。
【０１１９】
ＤＡＣデジタルステップ制御部２０は、指示された通常指示電圧Ｖｔを目標値とし、この目標値に達するための、デジタル電圧ＤＶを出力する（ステップＳ１０５）。
【０１２０】
ＤＡＣ２２は、デジタル電圧ＤＶをアナログ電圧Ｖ１に変換する（ステップＳ１０６）
。差動アンプ２４は、ＣＰＵ２５の高電位側の電圧ＶＳＥＮ１と低電位側の電圧ＶＳＥＮ２の差を増幅して電圧Ｖ２を出力する（ステップＳ１０７）。
【０１２１】
可変アンプ２２４は、差動アンプ２４の出力を設定された増幅率で増幅して電圧Ｖ３を出力する（ステップＳ１０８）。
【０１２２】
エラーアンプ２３は、ＤＡＣ２２から出力される電圧Ｖ１と、可変アンプ２２４から出力される電圧Ｖ３との差を増幅して、増幅された電圧（Ｅｏｕｔ）を指定された電圧と現在のＣＰＵ２５の電圧との差を表わす電圧として電圧レギュレータへ出力する。電圧レギュレータは、エラーアンプ２３から出力される電圧（Ｅｏｕｔ）に基づいて、出力する電圧を補正する。たとえば、指示電圧Ｖｔより高電位側の電圧ＶＳＥＮ１が低い場合は、ハイサイドＭＯＳトランジスタ１９６がオンすることで、高電位側の電圧ＶＳＥＮ１を上昇させる。また、指示電圧Ｖｔより高電位側の電圧ＶＳＥＮ１が高い場合は、ロウサイドＭＯＳトランジスタ１９７がオンすることで、高電位側の電圧ＶＳＥＮ１を降下させる（ステップＳ１０９）。
【０１２３】
その後、ステップＳ１０４に戻り、処理が繰返される。
図１５は、第３の実施形態の段階的スケジュールテーブルの例を表わす図である。
【０１２４】
図１５の一例では、現在のフェーズ数Ｋが８であり、変更後のフェーズ数Ｍが１の場合には、５段階でフェーズを変化させるように定められている。実行時間ΔＴ（１）のステップ１において、フェーズ数がＫを維持し、増幅率がＦ（１）となるように定められている。実行時間ΔＴ（２）のステップ２において、フェーズ数がＫを維持し、増幅率がＦ（２）となるように定められている。実行時間ΔＴ（３）のステップ３において、フェーズ数がＭに変化し、増幅率がＦ（３）となるように定められている。実行時間ΔＴ（４）のステップ４において、フェーズ数がＭを維持し、増幅率がＦ（４）となるように定められている。実行時間ΔＴ（４）のステップ５において、フェーズ数がＭを維持し、増幅率がＦ（５）となるように定められている。
【０１２５】
図１６は、現在のフェーズ数Ｋが８であり、変更後のフェーズ数Ｍが１の場合の増幅率の変化を説明するための図である。ここでは、Ｆ（１）＝８、Ｆ（２）＝４、Ｆ（３）＝４、Ｆ（４）＝２、Ｆ（５）＝１であるとして説明する。
【０１２６】
まず、ステップ１で、フェーズ数がＫを維持し、増幅率がＦ（１）（＝８）となる。
ステップ２で、フェーズ数がＫを維持し、増幅率がＦ（２）（＝４）となる。
【０１２７】
ステップ３で、フェーズ数がＭに変化し、増幅率がＦ（３）（＝４）となる。
ステップ４で、フェーズ数がＭを維持し、増幅率がＦ（４）（＝２）となる。
【０１２８】
ステップ５で、フェーズ数がＭを維持し、増幅率がＦ（５）（＝１）となる。
図１７は、第３の実施形態におけるレギュレータ群３０の出力電圧（Ｖｏ）の変化の例を表わす図である。
【０１２９】
図１７に示すように、従来のように、フェーズ数を変化させるときに、増幅率を変更しない場合には、出力電圧（Ｖｏ）が急激に変化し、アンダーシュートが発生する。
【０１３０】
本実施の形態のように、フェーズ数を変化させるときに、増幅率を段階的に変更する場合は、出力電圧（Ｖｏ）が緩やかに変化し、アンダーシュートが発生しない。
【０１３１】
以上のように、本実施の形態によれば、フェーズ切替え前から、可変アンプの増幅率を段階的に切替えることによって、アンダーシュートを相殺することができる。
【０１３２】
また、ＰＷＭ周期の途中で、ステップを切替えた場合、電圧レギュレータのスイッチングバランスが乱れ、電圧が安定しにくくなるようなときには、各ステップの実行時間（すなわち、ステップの切替タイミング）をＰＷＭ周期のタイミングに同期させることも可能である。また、複数のステップのうち、一部のステップ（フェーズ数が切替るステップおよび／または増幅率が切替るステップ）の切替タイミングをＰＷＭ周期に同期させ、他のステップの切替タイミングは、段階的スケジュールテーブルに設定されたものを用いることとしてもよい。
【０１３３】
また、本実施の形態によれば、ボード設計終了後に発見された電圧変動があった場合にでも、ＩＣ外部のフィルタ回路の再調整を必要とせずファームウエアの変更のみで対処が可能となる。
【０１３４】
(変形例）
本発明は、上記の実施形態に限定されるものではなく、たとえば以下のような変形例も含む。
【０１３５】
（１） 第１〜第３の実施形態の機能を組み合わせることとしてもよい。この場合、シーケンステーブルレジスタは、第１〜第３の実施形態で説明した段階的スケジュールテーブルを記憶することとなる。
【０１３６】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０１３７】
１，１Ａ，１Ｂ コントローラ、２ 電源異常監視回路、３ 電源異常監視部、４ 電圧コンパレータ、５ ＭＣＵ、６ ＰＩＮ制御部、７ フラッシュメモリ、８ パラメータレジスタ、９ パフォーマンスレジスタ、１０ ＰＭＢＵＳインタフェース、１１ アナログ電源制御回路、１２，１２Ａ，１２Ｂ ＳＶＩＤコマンド判定回路、１３，１３Ａ，１３Ｂ ハードロジック電源制御回路、１６１，１６１Ａ，１６１Ｂ 制御部、１４ ＳＶＩＤインタフェース、１５，１１５，２１５ シーケンステーブルレジスタ、１６ 動作モードレジスタ、１７，１８ 電圧指示値レジスタ、１９ パワーステート指示値レジスタ、２０，１２０，２２０ ＤＡＣデジタルステップ制御部、２１，１２１ 位相クロック生成部、２２ ＤＡＣ、２３ エラーアンプ、２４ 差動アンプ、２５ ＣＰＵ、２６ 電位固定部、２７ システム制御部、３０−１〜３０−ｎ 電圧レギュレータ、３１ ＰＷＭ比較器、３２ ラッチ回路、３３ ＤＣ−ＤＣコンバータ、１５１ ＰＷＭ部、１９６ ハイサイドＭＯＳトランジスタ、１９７ ロウサイドＭＯＳトランジスタ、１９８ ＭＯＳ制御部。
【特許請求の範囲】
【請求項１】
第１の半導体装置に電源電圧を供給する複数の電圧レギュレータを制御するコントローラであって、
外部から前記複数の電圧レギュレータのうち動作させる台数の変更指令を受けるインタフェースと、
現在の台数から指示された変更後の台数へ段階的に動作させる電圧レギュレータの台数を変更する制御部とを備えた、コントローラ。
【請求項２】
前記コントローラは、
変更前の電圧レギュレータの台数と変更後の電圧レギュレータの台数の組合せごとに、複数の段階の各々の台数を定めたスケジュールを記憶するレジスタを備え、
前記制御部は、前記レジスタ内のスケジュールに従って、段階的に動作させる電圧レギュレータの台数を変更する、請求項１記載のコントローラ。
【請求項３】
前記レジスタは、さらに、各段階の実行時間を保持し、
前記制御部は、前記レジスタ内のスケジュールで定められる各段階の実行時間に従って、段階的に動作させる電圧レギュレータの台数を変更する、請求項２記載のコントローラ。
【請求項４】
前記制御部は、動作させる電圧レギュレータへ位相クロックを出力し、各電圧レギュレータの位相は、それぞれ相違し、
前記制御部は、前記電圧レギュレータに与える位相クロックの周期を、前記スケジュールの少なくとも１つの段階の実行時間とする、請求項１記載のコントローラ。
【請求項５】
第１の半導体装置に電源電圧を供給する複数の電圧レギュレータを制御するコントローラであって、
指示電圧と、外部から前記複数の電圧レギュレータのうち動作させる台数の変更指令を受けるインタフェースと、
前記変更指令を受けないときには、前記指示電圧を目標電圧とし、前記第１の半導体装置に与えられる電圧が目標電圧となるように制御する制御部とを備え、
前記制御部は、前記変更指令を受けたときには、現在の台数から指示された変更後台数への移行時および移行の前後において、前記指示電圧に加えるオフセット電圧を段階的に変更するスケジュールに従って、段階的に前記目標電圧を変更し、各段階で前記前記第１の半導体装置に与えられる電圧が前記目標電圧となるように制御する、コントローラ。
【請求項６】
前記コントローラは、
変更前の電圧レギュレータの台数と変更後の電圧レギュレータの台数の組合せごとに、、複数の段階の各々の前記オフセット電圧を定めた前記スケジュールを記憶するレジスタを備え、
前記制御部は、前記レジスタ内のスケジュールに従って、段階的に前記オフセット電圧を変更する、請求項５記載のコントローラ。
【請求項７】
前記レジスタは、さらに、各段階の実行時間を保持し、
前記制御部は、前記レジスタ内のスケジュールで定められる各段階の実行時間に従って、段階的に前記オフセット電圧を変更する、請求項６記載のコントローラ。
【請求項８】
前記制御部は、動作させる電圧レギュレータへ位相クロックを出力し、各電圧レギュレータの位相は、それぞれ相違し、
前記制御部は、前記電圧レギュレータに与える位相クロックの周期を、前記スケジュールの少なくとも１つの段階の実行時間とする、請求項５記載のコントローラ。
【請求項９】
第１の半導体装置に電源電圧を供給する複数の電圧レギュレータを制御するコントローラであって、
指示電圧と、外部から前記複数の電圧レギュレータのうち動作させる台数の変更指令を受けるインタフェースと、
前記変更指令を受けないときには、前記指示電圧と前記第１の半導体装置に与えられている第１の電圧との差に対応する電圧を前記電圧レギュレータに与える制御部とを備え、
前記制御部は、前記変更指令を受けたときには、現在の台数から指示された変更後台数への移行時および移行の前後において、前記第１の電圧の増幅率を段階的に変更するスケジュールに従って、段階的に前記第１の電圧の増幅率を変更し、各段階で、前記指示電圧と第１の電圧を前記増幅率で増幅した電圧の差に対応する電圧を前記電圧レギュレータに与える、コントローラ。
【請求項１０】
前記コントローラは、
変更前の電圧レギュレータの台数と変更後の電圧レギュレータの台数の組合せごとに、複数の段階の各々の前記増幅率を定めた前記スケジュールを記憶するレジスタを備え、
前記制御部は、前記レジスタ内のスケジュールに従って、段階的に前記増幅率を変更する、請求項９記載のコントローラ。
【請求項１１】
前記レジスタは、さらに、各段階の実行時間を保持し、
前記制御部は、前記レジスタ内のスケジュールで定められる各段階の実行時間に従って、段階的に前記増幅率を変更する、請求項１０記載のコントローラ。
【請求項１２】
前記制御部は、動作させる電圧レギュレータへ位相クロックを出力し、各電圧レギュレータの位相は、それぞれ相違し、
前記制御部は、前記電圧レギュレータに与える位相クロックの周期を、前記スケジュールの少なくとも１つの段階の実行時間とする、請求項９記載のコントローラ。
【請求項１】
第１の半導体装置に電源電圧を供給する複数の電圧レギュレータを制御するコントローラであって、
外部から前記複数の電圧レギュレータのうち動作させる台数の変更指令を受けるインタフェースと、
現在の台数から指示された変更後の台数へ段階的に動作させる電圧レギュレータの台数を変更する制御部とを備えた、コントローラ。
【請求項２】
前記コントローラは、
変更前の電圧レギュレータの台数と変更後の電圧レギュレータの台数の組合せごとに、複数の段階の各々の台数を定めたスケジュールを記憶するレジスタを備え、
前記制御部は、前記レジスタ内のスケジュールに従って、段階的に動作させる電圧レギュレータの台数を変更する、請求項１記載のコントローラ。
【請求項３】
前記レジスタは、さらに、各段階の実行時間を保持し、
前記制御部は、前記レジスタ内のスケジュールで定められる各段階の実行時間に従って、段階的に動作させる電圧レギュレータの台数を変更する、請求項２記載のコントローラ。
【請求項４】
前記制御部は、動作させる電圧レギュレータへ位相クロックを出力し、各電圧レギュレータの位相は、それぞれ相違し、
前記制御部は、前記電圧レギュレータに与える位相クロックの周期を、前記スケジュールの少なくとも１つの段階の実行時間とする、請求項１記載のコントローラ。
【請求項５】
第１の半導体装置に電源電圧を供給する複数の電圧レギュレータを制御するコントローラであって、
指示電圧と、外部から前記複数の電圧レギュレータのうち動作させる台数の変更指令を受けるインタフェースと、
前記変更指令を受けないときには、前記指示電圧を目標電圧とし、前記第１の半導体装置に与えられる電圧が目標電圧となるように制御する制御部とを備え、
前記制御部は、前記変更指令を受けたときには、現在の台数から指示された変更後台数への移行時および移行の前後において、前記指示電圧に加えるオフセット電圧を段階的に変更するスケジュールに従って、段階的に前記目標電圧を変更し、各段階で前記前記第１の半導体装置に与えられる電圧が前記目標電圧となるように制御する、コントローラ。
【請求項６】
前記コントローラは、
変更前の電圧レギュレータの台数と変更後の電圧レギュレータの台数の組合せごとに、、複数の段階の各々の前記オフセット電圧を定めた前記スケジュールを記憶するレジスタを備え、
前記制御部は、前記レジスタ内のスケジュールに従って、段階的に前記オフセット電圧を変更する、請求項５記載のコントローラ。
【請求項７】
前記レジスタは、さらに、各段階の実行時間を保持し、
前記制御部は、前記レジスタ内のスケジュールで定められる各段階の実行時間に従って、段階的に前記オフセット電圧を変更する、請求項６記載のコントローラ。
【請求項８】
前記制御部は、動作させる電圧レギュレータへ位相クロックを出力し、各電圧レギュレータの位相は、それぞれ相違し、
前記制御部は、前記電圧レギュレータに与える位相クロックの周期を、前記スケジュールの少なくとも１つの段階の実行時間とする、請求項５記載のコントローラ。
【請求項９】
第１の半導体装置に電源電圧を供給する複数の電圧レギュレータを制御するコントローラであって、
指示電圧と、外部から前記複数の電圧レギュレータのうち動作させる台数の変更指令を受けるインタフェースと、
前記変更指令を受けないときには、前記指示電圧と前記第１の半導体装置に与えられている第１の電圧との差に対応する電圧を前記電圧レギュレータに与える制御部とを備え、
前記制御部は、前記変更指令を受けたときには、現在の台数から指示された変更後台数への移行時および移行の前後において、前記第１の電圧の増幅率を段階的に変更するスケジュールに従って、段階的に前記第１の電圧の増幅率を変更し、各段階で、前記指示電圧と第１の電圧を前記増幅率で増幅した電圧の差に対応する電圧を前記電圧レギュレータに与える、コントローラ。
【請求項１０】
前記コントローラは、
変更前の電圧レギュレータの台数と変更後の電圧レギュレータの台数の組合せごとに、複数の段階の各々の前記増幅率を定めた前記スケジュールを記憶するレジスタを備え、
前記制御部は、前記レジスタ内のスケジュールに従って、段階的に前記増幅率を変更する、請求項９記載のコントローラ。
【請求項１１】
前記レジスタは、さらに、各段階の実行時間を保持し、
前記制御部は、前記レジスタ内のスケジュールで定められる各段階の実行時間に従って、段階的に前記増幅率を変更する、請求項１０記載のコントローラ。
【請求項１２】
前記制御部は、動作させる電圧レギュレータへ位相クロックを出力し、各電圧レギュレータの位相は、それぞれ相違し、
前記制御部は、前記電圧レギュレータに与える位相クロックの周期を、前記スケジュールの少なくとも１つの段階の実行時間とする、請求項９記載のコントローラ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【公開番号】特開２０１３−１１５９７７（Ｐ２０１３−１１５９７７Ａ）
【公開日】平成２５年６月１０日（２０１３．６．１０）
【国際特許分類】
【出願番号】特願２０１１−２６１６５６（Ｐ２０１１−２６１６５６）
【出願日】平成２３年１１月３０日（２０１１．１１．３０）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２５年６月１０日（２０１３．６．１０）
【国際特許分類】
【出願日】平成２３年１１月３０日（２０１１．１１．３０）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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