コンパレータおよびそれを用いたＤＣ／ＤＣコンバータの制御回路、電子機器
【課題】コンパレータを小型化、および／または、低消費電力化する。
【解決手段】第１電圧Ｖ１と第２電圧Ｖ２を比較するコンパレータ１０が提供される。デプレッション型ＰチャンネルＭＯＳＦＥＴの第１トランジスタＭ１のソースには、第１電圧Ｖ１が、そのゲートには、第２電圧Ｖ２が印加される。デプレッション型ＰチャンネルＭＯＳＦＥＴの第２トランジスタＭ２のソースおよびゲートは、第１トランジスタＭ１のドレインと接続され、第２トランジスタＭ２のドレインの電位は固定される。コンパレータ１０は、第１トランジスタＭ１と第２トランジスタＭ２の接続点Ｎ１の電位ＶＮ１に応じた出力信号ＯＵＴを生成する。
【解決手段】第１電圧Ｖ１と第２電圧Ｖ２を比較するコンパレータ１０が提供される。デプレッション型ＰチャンネルＭＯＳＦＥＴの第１トランジスタＭ１のソースには、第１電圧Ｖ１が、そのゲートには、第２電圧Ｖ２が印加される。デプレッション型ＰチャンネルＭＯＳＦＥＴの第２トランジスタＭ２のソースおよびゲートは、第１トランジスタＭ１のドレインと接続され、第２トランジスタＭ２のドレインの電位は固定される。コンパレータ１０は、第１トランジスタＭ１と第２トランジスタＭ２の接続点Ｎ１の電位ＶＮ１に応じた出力信号ＯＵＴを生成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コンパレータに関する。
【背景技術】
【０００２】
２つの電圧の大小関係を判定するために、電圧コンパレータ（以下、単にコンパレータという）が用いられる。一般的なコンパレータは、差動増幅器を用いて構成される。ところが差動増幅器はトランジスタなどの素子数が多いため、回路面積が大きく、また素子のばらつきにより、入力電圧オフセットが発生するという問題がある。オフセット電圧を低減するためには、バイアス電流を増大させる必要があり、これは消費電力の増大という問題を引き起こす。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明はかかる課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、コンパレータの小型化、および／または、低消費電力化にある。
【課題を解決するための手段】
【０００４】
本発明のある態様は、第１電圧と第２電圧を比較するコンパレータに関する。このコンパレータは、そのソースに第１電圧が印加され、そのゲートに第２電圧が印加されたデプレッション型ＰチャンネルＭＯＳＦＥＴの第１トランジスタと、そのソースおよびそのゲートが、第１トランジスタのドレインと接続され、そのドレインの電位が固定されたデプレッション型ＰチャンネルＭＯＳＦＥＴの第２トランジスタと、を備える。コンパレータは、第１トランジスタと第２トランジスタの接続点の電位に応じた出力信号を生成する。
【０００５】
デプレッション型の第２トランジスタのゲートソース間電圧は０Ｖであり、所定のバイアス電流が流れる。一方、第１トランジスタのゲートソース間電圧は、第１電圧と第２電圧の電位差となる。第１トランジスタのドレインソース間電圧は、第１トランジスタに流れる電流がバイアス電流に近づくように変化する。
第１電圧と第２電圧の電位差がゼロの平衡状態において、第１トランジスタと第２トランジスタのゲートソース間電圧は等しくなるため、第１トランジスタと第２トランジスタそれぞれのドレインソース間電圧は等しくなる。また、第１トランジスタのゲートソース間電圧が負のときには、第１トランジスタのドレインソース間電圧の方が大きくなり、第１トランジスタと第２トランジスタの接続点の電位はローレベルとなる。反対に、第１トランジスタのゲートソース間電圧が正のときには、第１トランジスタのドレインソース間電圧の方が小さくなり、第１トランジスタと第２トランジスタの接続点の電位はハイレベルとなる。したがって、この構成によれば、２つのデプレッション型トランジスタを用いて、電圧比較を行うことができ、差動増幅器を利用したコンパレータに比べて、回路面積を削減でき、および／または、消費電力を低減できる。
【０００６】
ある態様のコンパレータは、第１トランジスタと第２トランジスタの接続点の電位を受け、出力信号を出力するバッファもしくはインバータをさらに備えてもよい。
【０００７】
本発明の別の態様は、第３電圧と第４電圧を比較するコンパレータに関する。このコンパレータは、そのゲートに第３電圧が印加され、そのソースに第４電圧が印加されたデプレッション型ＮチャンネルＭＯＳＦＥＴの第３トランジスタと、そのソースおよびそのゲートが、第３トランジスタのドレインと接続され、そのドレインの電位が固定されたデプレッション型ＮチャンネルＭＯＳＦＥＴの第４トランジスタと、を備える。コンパレータは、第３トランジスタと第４トランジスタの接続点の電位に応じた出力信号を生成する。
【０００８】
デプレッション型の第４トランジスタのゲートソース間電圧は０Ｖであり、所定のバイアス電流が流れる。一方、第３トランジスタのゲートソース間電圧は、第３電圧と第４電圧の電位差となる。第４トランジスタのドレインソース間電圧は、第４トランジスタに流れる電流がバイアス電流に近づくように変化する。
第３電圧と第４電圧の電位差がゼロの平衡状態において、第３トランジスタと第４トランジスタのゲートソース間電圧は等しくなるため、第３トランジスタと第４トランジスタそれぞれのドレインソース間電圧は等しくなる。また、第３トランジスタのゲートソース間電圧が負のときには、第３トランジスタのドレインソース間電圧の方が大きくなり、第３トランジスタと第４トランジスタの接続点の電位はハイレベルとなる。反対に、第３トランジスタのゲートソース間電圧が正のときには、第３トランジスタのドレインソース間電圧の方が小さくなり、第３トランジスタと第４トランジスタの接続点の電位はローレベルとなる。したがって、この構成によれば、２つのデプレッション型トランジスタを用いて、電圧比較を行うことができ、差動増幅器を利用したコンパレータに比べて、回路面積を削減でき、および／または、消費電力を低減できる。
【０００９】
ある態様のコンパレータは、第３トランジスタと第４トランジスタの接続点の電位を受け、出力信号を出力するバッファもしくはインバータをさらに備えてもよい。
【００１０】
本発明の別の態様は、スイッチングトランジスタおよび同期整流トランジスタを有する同期整流型昇圧ＤＣ／ＤＣコンバータの制御回路に関する。制御回路は、同期整流トランジスタの一端の電位と、同期整流トランジスタの他端の電位を比較し、２つの電位が等しくなるとアサートされる比較信号を生成する上述のいずれかのコンパレータと、ＤＣ／ＤＣコンバータの出力電圧が所定の目標値に近づくようにデューティ比が調節されるパルス信号であって、比較信号がアサートされるとオンレベルに遷移するパルス信号を生成するパルス変調器と、パルス信号がオンレベルのときスイッチングトランジスタをオン、オフレベルのとき同期整流トランジスタをオンするドライバと、を備える。
この態様によれば、同期整流トランジスタに流れる電流がゼロとなるタイミングを検出し、スイッチングトランジスタをオンすることができる。
【００１１】
本発明の別の態様は、スイッチングトランジスタおよび同期整流トランジスタを有する同期整流型降圧ＤＣ／ＤＣコンバータの制御回路に関する。制御回路は、同期整流トランジスタの一端の電位と、同期整流トランジスタの他端の電位を比較し、２つの電位が等しくなるとアサートされる比較信号を生成する上述のいずれかの態様のコンパレータと、ＤＣ／ＤＣコンバータの出力電圧が所定の目標値に近づくようにデューティ比が調節されるパルス信号であって、比較信号がアサートされるとオンレベルに遷移するパルス信号を生成するパルス変調器と、パルス信号がオンレベルのときスイッチングトランジスタをオン、オフレベルのとき同期整流トランジスタをオンするドライバと、を備える。
【００１２】
この態様によれば、同期整流トランジスタに流れる電流がゼロとなるタイミングを検出し、スイッチングトランジスタをオンすることができる。
【００１３】
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１４】
本発明によれば、コンパレータを小型化し、および／または、低消費電力化できる。
【図面の簡単な説明】
【００１５】
【図１】第１の実施の形態に係るコンパレータの構成を示す回路図である。
【図２】図２（ａ）〜（ｅ）は、図１のコンパレータの動作を示す図である。
【図３】第２の実施の形態に係るコンパレータの構成を示す回路図である。
【図４】図４（ａ）、（ｂ）は、図１、図３のコンパレータを用いたＤＣ／ＤＣコンバータの構成を示す回路図である。
【発明を実施するための形態】
【００１６】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００１７】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
【００１８】
（第１の実施の形態）
図１は、第１の実施の形態に係るコンパレータ１０の構成を示す回路図である。コンパレータ１０は、第１端子Ｐ１、第２端子Ｐ２、第１トランジスタＭ１、第２トランジスタＭ２、インバータ１２を備え、第１端子Ｐ１に入力される第１電圧Ｖ１と、第２端子Ｐ２に入力される第２電圧Ｖ２を比較し、比較結果を示す出力信号ＯＵＴを出力する。
【００１９】
第１トランジスタＭ１は、デプレッション型ＰチャンネルＭＯＳＦＥＴである。第１トランジスタＭ１のソースは、第１端子Ｐ１と接続され、そのゲートは第２端子Ｐ２と接続される。第２トランジスタＭ２も、第１トランジスタＭ１と同型のデプレッション型ＰチャンネルＭＯＳＦＥＴである。第２トランジスタＭ２のソースおよびゲートは、第１トランジスタＭ１のドレインと接続される。第２トランジスタＭ２のドレインは、接地などに接続され、その電位が固定される。第１トランジスタＭ１と第２トランジスタＭ２は半導体基板上の隣接する箇所に、ペアリングして形成されることが望ましい。
【００２０】
コンパレータ１０は、第１トランジスタＭ１と第２トランジスタＭ２の接続点Ｎ１の電位ＶＮ１に応じた出力信号ＯＵＴを生成する。インバータ１２は、接続点Ｎ１の電位ＶＮ１を受け、それを反転して出力信号ＯＵＴを出力する。インバータ１２に代えて、電位ＶＮ１を非反転で出力するバッファを設けてもよい。
【００２１】
以上がコンパレータ１０の構成である。続いてその動作を説明する。
図２（ａ）〜（ｅ）は、図１のコンパレータ１０の動作を示す図である。
デプレッション型の第２トランジスタＭ２のゲートソース間電圧ＶＧＳ＿Ｍ２は０Ｖであり、第２トランジスタＭ２には、所定のバイアス電流Ｉｂｉａｓが流れる。一方、第１トランジスタＭ１のゲートソース間電圧ＶＧＳ＿Ｍ１は、第１電圧Ｖ１と第２電圧Ｖ２の電位差Ｖ１−Ｖ２となる。ここでは便宜上、Ｖ２＞Ｖ１のときゲートソース間電圧ＶＧＳ＿Ｍ１は正、Ｖ２＜Ｖ１のときゲートソース間電圧ＶＧＳ＿Ｍ１は負とする。
【００２２】
第１トランジスタＭ１は、第２トランジスタＭ２と同一経路上に設けられているため、コンパレータ１０は、第１トランジスタＭ１に流れるドレイン電流ＩＭ１がバイアス電流Ｉｂｉａｓと等しくなるように動作する。
図２（ａ）は、第１トランジスタＭ１のドレインソース間電圧ＶＤＳ＿Ｍ１と、ドレイン電流ＩＭ１の関係を示す。図２（ｂ）は、第１トランジスタＭ１のゲートソース間電圧ＶＧＳと、第１トランジスタＭ１に流れる電流ＩＭ１の関係を示す。図２（ｃ）は、第１トランジスタＭ１のゲートソース間電圧ＶＧＳと、そのドレインソース間電圧ＶＤＳ＿Ｍ１の関係を示す。図２（ｄ）は、第１トランジスタＭ１のゲートソース間電圧ＶＧＳと、接続点Ｎ１の電位ＶＮ１の関係を示す。図２（ｅ）は、第１トランジスタＭ１のゲートソース間電圧ＶＧＳと、出力信号ＯＵＴの関係を示す。
【００２３】
図２（ａ）に示すように、第１トランジスタＭ１のゲートソース間電圧ＶＧＳが変化すると、第１トランジスタＭ１のドレインソース間電圧ＶＤＳ＿Ｍ１は、図２（ａ）の関係に従って、第１トランジスタＭ１に流れる電流がバイアス電流Ｉｂｉａｓに近づくように変化する。具体的には、ゲートソース間電圧ＶＧＳが大きくなるにしたがい、ドレインソース間電圧ＶＤＳ＿Ｍ１は小さくなる。
【００２４】
コンパレータ１０の状態を、（１）Ｖ１＝Ｖ２、（２）Ｖ２＞Ｖ１、（３）Ｖ２＜Ｖ１の３つに分けて説明する。
【００２５】
（１） Ｖ１＝Ｖ２のとき
第１電圧Ｖ１と第２電圧Ｖ２の電位差がゼロの平衡状態においては、第１トランジスタＭ１のゲートソース間電圧ＶＧＳはゼロとなり、第２トランジスタＭ２のバイアス状態と等しくなる。このとき、第１トランジスタＭ１のドレインソース間電圧ＶＤＳ＿Ｍ１と、第２トランジスタＭ２のドレインソース間電圧ＶＤＳ＿Ｍ２は等しくなる。
【００２６】
（２） Ｖ２＞Ｖ１のとき
このとき、第１トランジスタＭ１のゲートソース間電圧ＶＧＳは負となり、第１トランジスタＭ１のドレインソース間電圧ＶＤＳ＿Ｍ１の方が、第２トランジスタＭ２のドレインソース間電圧ＶＤＳ＿Ｍ２より大きくなる。したがって、第１トランジスタＭ１と第２トランジスタＭ２の接続点Ｎ１の電位ＶＮ１はローレベル（Ｖｓｓ）となる。
【００２７】
（３） Ｖ２＜Ｖ１のとき
このとき第１トランジスタＭ１のゲートソース間電圧ＶＧＳは正となり、第１トランジスタＭ１のドレインソース間電圧ＶＤＳ＿Ｍ１の方が、第２トランジスタＭ２のドレインソース間電圧ＶＤＳ＿Ｍ２より小さくなり、第１トランジスタＭ１と第２トランジスタＭ２の接続点Ｎ１の電位ＶＮ１はハイレベル（Ｖ１）となる。
【００２８】
インバータ１２により生成される出力信号ＯＵＴは、接続点Ｎ１の電位ＶＮ１を反転した信号となる。つまり出力信号ＯＵＴは、Ｖ２＞Ｖ１のときハイレベル、Ｖ２＜Ｖ１のときローレベルとなる。インバータ１２をバッファに置き換えた場合、出力信号ＯＵＴの論理レベルは反対となる。
【００２９】
以上がコンパレータ１０の動作である。
図１のコンパレータ１０によれば、２つのデプレッション型トランジスタを用いて、電圧比較を行うことができる。コンパレータ１０によれば、差動増幅器を利用したコンパレータに比べて、回路面積を削減でき、さらには消費電力を低減できる。
【００３０】
また、コンパレータ１０は、同型の第１トランジスタＭ１と第２トランジスタＭ２で構成されるため、ばらつきの影響を受けにくく、したがってコンパレータ１０の入力オフセット電圧をゼロに近づけることができる。
【００３１】
（第２の実施の形態）
図３は、第２の実施の形態に係るコンパレータ２０の構成を示す回路図である。コンパレータ２０は、第３端子Ｐ３、第４端子Ｐ４、第３トランジスタＭ３、第４トランジスタＭ４、インバータ２２を備え、第３端子Ｐ３に入力される第３電圧Ｖ３と、第４端子Ｐ４に入力される第４電圧Ｖ４を比較し、比較結果を示す出力信号ＯＵＴを出力する。
【００３２】
第３トランジスタＭ３および第４トランジスタＭ４は、デプレッション型ＮチャンネルＭＯＳＦＥＴである。第３トランジスタＭ３のゲートは、第３端子Ｐ３に接続され、そのソースは第４端子Ｐ４に接続される。第４トランジスタＭ４のソースおよびゲートは、第３トランジスタＭ３のドレインと接続される。第４トランジスタＭ４のドレインは、たとえば電源ラインＶＤＤと接続され、その電位が固定される。
【００３３】
コンパレータ２０は、第３トランジスタＭ３と第４トランジスタＭ４の接続点Ｎ２の電位ＶＮ２に応じた出力信号ＯＵＴを生成する。インバータ２２は、接続点Ｎ２の電位ＶＮ２を受け、それを反転して出力信号ＯＵＴを出力する。インバータ２２に代えて、電位ＶＮ２を非反転で出力するバッファを設けてもよい。
【００３４】
以上がコンパレータ２０の構成である。
コンパレータ２０は、図１のコンパレータ１０と同様に動作する。コンパレータ２０の状態を、（１）Ｖ３＝Ｖ４、（２）Ｖ３＜Ｖ４、（３）Ｖ３＞Ｖ４の３つに分けて説明する。
【００３５】
（１） Ｖ３＝Ｖ４のとき
第３電圧Ｖ３と第４電圧Ｖ４の電位差がゼロの平衡状態において、第３トランジスタＭ３と第４トランジスタＭ４のゲートソース間電圧ＶＧＳは等しくなるため、第３トランジスタＭ３と第４トランジスタＭ４それぞれのドレインソース間電圧ＶＤＳ＿Ｍ３、ＶＤＳ＿Ｍ４は等しくなる。
【００３６】
（２） Ｖ３＜Ｖ４のとき
第３トランジスタＭ３のゲートソース間電圧ＶＧＳが負のときには、第３トランジスタＭ３のドレインソース間電圧ＶＤＳ＿Ｍ３の方が第４トランジスタＭ４のそれＶＤＳ＿Ｍ４より大きくなり、接続点Ｎ２の電位ＶＮ２はハイレベル（ＶＤＤ）となる。
【００３７】
（４） Ｖ３＞Ｖ４のとき
第３トランジスタＭ３のゲートソース間電圧ＶＧＳが正のときには、第３トランジスタＭ３のドレインソース間電圧ＶＤＳ＿Ｍ３の方が、第４トランジスタＭ４のそれＶＤＳ＿Ｍ４小さくなり、接続点Ｎ２の電位ＶＮ２はローレベルとなる。
【００３８】
以上がコンパレータ２０の動作である。
【００３９】
図３のコンパレータ２０によれば、２つのデプレッション型トランジスタを用いて、電圧比較を行うことができ、差動増幅器を利用したコンパレータに比べて、回路面積を削減でき、および／または、消費電力を低減できる。
【００４０】
また、同型の第３トランジスタＭ３、第４トランジスタＭ４で構成されるため、ばらつきの影響を受けにくく、したがってコンパレータ２０の入力オフセット電圧をゼロに近づけることができる。
【００４１】
続いて、第１、第２の実施の形態に係るコンパレータのアプリケーションの一例を説明する。
【００４２】
図４（ａ）、（ｂ）は、図１、図３のコンパレータを用いたＤＣ／ＤＣコンバータの構成を示す回路図である。ＤＣ／ＤＣコンバータは、携帯電話端末、ＰＤＡ（Personal Digital Assistant）、オーディオプレイヤ、ノート型ＰＣなどの電子機器に搭載され、電池からの入力電圧ＶＩＮを昇圧、または降圧し、マイコン、ＬＣＤパネル、ＬＥＤ（発光ダイオード）をはじめとする負荷に供給する。
【００４３】
図４（ａ）のＤＣ／ＤＣコンバータ３０は、同期整流型の昇圧コンバータである。ＤＣ／ＤＣコンバータ３０は、スイッチングトランジスタＭ１１、同期整流トランジスタＭ１２、インダクタＬ１、出力キャパシタＣ１、制御回路４０を備える。
【００４４】
ＤＣ／ＤＣコンバータ３０の制御回路４０を除く部分のトポロジーは一般的なものであるため説明を省略する。制御回路４０は、スイッチングトランジスタＭ１１および同期整流トランジスタＭ１２を相補的にスイッチングすることにより、入力電圧ＶＩＮを昇圧し、出力電圧ＶＯＵＴを目標値に安定化する。
【００４５】
制御回路４０は、第１の実施の形態に係るコンパレータ１０と、パルス変調器４２と、ドライバ４４を備える。
【００４６】
コンパレータ１０は、同期整流トランジスタＭ１２の一端の電位Ｖ１と、同期整流トランジスタＭ１２の他端の電位Ｖ２を比較し、２つの電位が等しくなるとアサートされる比較信号Ｓ１を生成する。コンパレータ１０がインバータ１２を有する場合、アサートはローレベルである。
【００４７】
同期整流トランジスタＭ１２がオンの期間、同期整流トランジスタＭ１２には、インダクタＬ１の電流ＩＬが流れる。同期整流トランジスタＭ１２のオン抵抗をＲＯＮとすれば、同期整流トランジスタＭ１２の電圧降下（Ｖ１−Ｖ２）は、
Ｖ１−Ｖ２＝ＲＯＮ×ＩＬ
で与えられる。
【００４８】
同期整流トランジスタＭ１２がオンした直後、Ｖ１＞Ｖ２が成り立ち、インダクタＬ１のエネルギーが減少するにしたがい、コイル電流ＩＬも減少し、電位差Ｖ１−Ｖ２がゼロに近づく。コンパレータ１０から出力される比較信号Ｓ１は、コイル電流ＩＬがゼロになるとアサートされる。
【００４９】
パルス変調器４２は、ＤＣ／ＤＣコンバータ３０の出力電圧ＶＯＵＴが所定の目標値に近づくようにデューティ比が調節されるパルス信号Ｓ２を生成する。パルス変調器４２は、比較信号Ｓ１がアサートされると、パルス信号Ｓ２をオンレベルに遷移させる。オンレベルとは、スイッチングトランジスタＭ１１のオンに対応するレベルである。パルス変調器４２の構成は特に限定されず、公知の回路を利用すればよい。
【００５０】
ドライバ４４は、パルス信号Ｓ２がオンレベルのとき、スイッチングトランジスタＭ１１をオン、オフレベルのとき同期整流トランジスタＭ１２をオンする。
【００５１】
以上がＤＣ／ＤＣコンバータ３０の構成である。
ＤＣ／ＤＣコンバータ３０によれば、コンパレータ１０によって、コイル電流ＩＬがゼロとなったことを検出でき、それに応じてスイッチングトランジスタＭ１２をオフすることができる。
【００５２】
図４（ｂ）のＤＣ／ＤＣコンバータ５０は、同期整流型の降圧コンバータである。ＤＣ／ＤＣコンバータ５０は、スイッチングトランジスタＭ２１、同期整流トランジスタＭ２２、インダクタＬ１、出力キャパシタＣ１、制御回路６０を備える。
【００５３】
ＤＣ／ＤＣコンバータ５０の制御回路６０を除く部分のトポロジーは一般的なものであるため説明を省略する。制御回路６０は、スイッチングトランジスタＭ２１および同期整流トランジスタＭ２２を相補的にスイッチングすることにより、入力電圧ＶＩＮを降圧し、出力電圧ＶＯＵＴを目標値に安定化する。
【００５４】
制御回路６０は、第２の実施の形態に係るコンパレータ２０と、パルス変調器６２と、ドライバ６４を備える。
【００５５】
コンパレータ２０は、同期整流トランジスタＭ２２の一端の電位Ｖ３と、同期整流トランジスタＭ２２の他端の電位Ｖ４を比較し、２つの電位が等しくなるとアサートされる比較信号Ｓ３を生成する。
【００５６】
同期整流トランジスタＭ２２がオンの期間、同期整流トランジスタＭ２２には、インダクタＬ１の電流ＩＬが流れる。同期整流トランジスタＭ２２のオン抵抗をＲＯＮとすれば、同期整流トランジスタＭ２２の電圧降下（Ｖ４−Ｖ３）は、
Ｖ４−Ｖ３＝ＲＯＮ×ＩＬ
で与えられる。
【００５７】
同期整流トランジスタＭ２２がオンした直後、Ｖ４＞Ｖ３が成り立ち、インダクタＬ１のエネルギーが減少するにしたがい、コイル電流ＩＬも減少し、電位差Ｖ４−Ｖ３がゼロに近づく。コンパレータ２０から出力される比較信号Ｓ３は、コイル電流ＩＬがゼロになるとアサートされる。
【００５８】
パルス変調器６２は、ＤＣ／ＤＣコンバータ５０の出力電圧ＶＯＵＴが所定の目標値に近づくようにデューティ比が調節されるパルス信号Ｓ４を生成する。パルス変調器６２は、比較信号Ｓ３がアサートされると、パルス信号Ｓ４をオンレベルに遷移させる。オンレベルとは、スイッチングトランジスタＭ２１のオンに対応するレベルである。パルス変調器６２の構成は特に限定されず、公知の回路を利用すればよい。
【００５９】
ドライバ６４は、パルス信号Ｓ４がオンレベルのとき、スイッチングトランジスタＭ２１をオン、オフレベルのとき同期整流トランジスタＭ２２をオンする。
【００６０】
以上がＤＣ／ＤＣコンバータ５０の構成である。
ＤＣ／ＤＣコンバータ５０によれば、コンパレータ２０によって、コイル電流ＩＬがゼロとなったことを検出でき、それに応じてスイッチングトランジスタＭ２２をオフすることができる。
【００６１】
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセス、それらの組み合わせには、さまざまな変形例が存在しうる。以下、こうした変形例について説明する。
【００６２】
実施の形態では、コンパレータ１０（２０）にインバータ１２（２２）が設けられているが、本発明はそれに限定されない。コンパレータ１０の出力端子に接続される回路の入力インピーダンスが十分に高い場合、あるいは第１トランジスタＭ１（Ｍ３）、第２トランジスタＭ２（Ｍ４）の電流能力が十分に高い場合には、インバータ１２（２２）を省略してもよい。
【００６３】
コンパレータ１０（２０）の用途は、図４（ａ）、（ｂ）のＤＣ／ＤＣコンバータには限定されない。コンパレータ１０（２０）は、ある経路の電流がゼロとなることを検出する用途に広く利用できる。この場合、監視対象の経路に、インピーダンス素子、たとえば抵抗やトランジスタを配置し、コンパレータ１０（２０）によって、インピーダンス素子の両端の電圧を比較すればよい。
【００６４】
それ以外にも、コンパレータ１０（２０）は、２つの電圧の大小を比較するさまざまな用途に利用できる。
【００６５】
実施の形態にもとづき、具体的な用語を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【符号の説明】
【００６６】
Ｍ１…第１トランジスタ、Ｐ１…第１端子、Ｃ１…出力キャパシタ、Ｌ１…インダクタ、Ｍ２…第２トランジスタ、Ｐ２…第２端子、Ｍ３…第３トランジスタ、Ｐ３…第３端子、Ｍ４…第４トランジスタ、Ｐ４…第４端子、１０…コンパレータ、Ｍ１１…スイッチングトランジスタ、１２…インバータ、Ｍ１２…同期整流トランジスタ、２０…コンパレータ、２２…インバータ、３０…ＤＣ／ＤＣコンバータ、４０…制御回路、４２…パルス変調器、４４…ドライバ、５０…ＤＣ／ＤＣコンバータ、６０…制御回路、６２…パルス変調器、６４…ドライバ。
【技術分野】
【０００１】
本発明は、コンパレータに関する。
【背景技術】
【０００２】
２つの電圧の大小関係を判定するために、電圧コンパレータ（以下、単にコンパレータという）が用いられる。一般的なコンパレータは、差動増幅器を用いて構成される。ところが差動増幅器はトランジスタなどの素子数が多いため、回路面積が大きく、また素子のばらつきにより、入力電圧オフセットが発生するという問題がある。オフセット電圧を低減するためには、バイアス電流を増大させる必要があり、これは消費電力の増大という問題を引き起こす。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明はかかる課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、コンパレータの小型化、および／または、低消費電力化にある。
【課題を解決するための手段】
【０００４】
本発明のある態様は、第１電圧と第２電圧を比較するコンパレータに関する。このコンパレータは、そのソースに第１電圧が印加され、そのゲートに第２電圧が印加されたデプレッション型ＰチャンネルＭＯＳＦＥＴの第１トランジスタと、そのソースおよびそのゲートが、第１トランジスタのドレインと接続され、そのドレインの電位が固定されたデプレッション型ＰチャンネルＭＯＳＦＥＴの第２トランジスタと、を備える。コンパレータは、第１トランジスタと第２トランジスタの接続点の電位に応じた出力信号を生成する。
【０００５】
デプレッション型の第２トランジスタのゲートソース間電圧は０Ｖであり、所定のバイアス電流が流れる。一方、第１トランジスタのゲートソース間電圧は、第１電圧と第２電圧の電位差となる。第１トランジスタのドレインソース間電圧は、第１トランジスタに流れる電流がバイアス電流に近づくように変化する。
第１電圧と第２電圧の電位差がゼロの平衡状態において、第１トランジスタと第２トランジスタのゲートソース間電圧は等しくなるため、第１トランジスタと第２トランジスタそれぞれのドレインソース間電圧は等しくなる。また、第１トランジスタのゲートソース間電圧が負のときには、第１トランジスタのドレインソース間電圧の方が大きくなり、第１トランジスタと第２トランジスタの接続点の電位はローレベルとなる。反対に、第１トランジスタのゲートソース間電圧が正のときには、第１トランジスタのドレインソース間電圧の方が小さくなり、第１トランジスタと第２トランジスタの接続点の電位はハイレベルとなる。したがって、この構成によれば、２つのデプレッション型トランジスタを用いて、電圧比較を行うことができ、差動増幅器を利用したコンパレータに比べて、回路面積を削減でき、および／または、消費電力を低減できる。
【０００６】
ある態様のコンパレータは、第１トランジスタと第２トランジスタの接続点の電位を受け、出力信号を出力するバッファもしくはインバータをさらに備えてもよい。
【０００７】
本発明の別の態様は、第３電圧と第４電圧を比較するコンパレータに関する。このコンパレータは、そのゲートに第３電圧が印加され、そのソースに第４電圧が印加されたデプレッション型ＮチャンネルＭＯＳＦＥＴの第３トランジスタと、そのソースおよびそのゲートが、第３トランジスタのドレインと接続され、そのドレインの電位が固定されたデプレッション型ＮチャンネルＭＯＳＦＥＴの第４トランジスタと、を備える。コンパレータは、第３トランジスタと第４トランジスタの接続点の電位に応じた出力信号を生成する。
【０００８】
デプレッション型の第４トランジスタのゲートソース間電圧は０Ｖであり、所定のバイアス電流が流れる。一方、第３トランジスタのゲートソース間電圧は、第３電圧と第４電圧の電位差となる。第４トランジスタのドレインソース間電圧は、第４トランジスタに流れる電流がバイアス電流に近づくように変化する。
第３電圧と第４電圧の電位差がゼロの平衡状態において、第３トランジスタと第４トランジスタのゲートソース間電圧は等しくなるため、第３トランジスタと第４トランジスタそれぞれのドレインソース間電圧は等しくなる。また、第３トランジスタのゲートソース間電圧が負のときには、第３トランジスタのドレインソース間電圧の方が大きくなり、第３トランジスタと第４トランジスタの接続点の電位はハイレベルとなる。反対に、第３トランジスタのゲートソース間電圧が正のときには、第３トランジスタのドレインソース間電圧の方が小さくなり、第３トランジスタと第４トランジスタの接続点の電位はローレベルとなる。したがって、この構成によれば、２つのデプレッション型トランジスタを用いて、電圧比較を行うことができ、差動増幅器を利用したコンパレータに比べて、回路面積を削減でき、および／または、消費電力を低減できる。
【０００９】
ある態様のコンパレータは、第３トランジスタと第４トランジスタの接続点の電位を受け、出力信号を出力するバッファもしくはインバータをさらに備えてもよい。
【００１０】
本発明の別の態様は、スイッチングトランジスタおよび同期整流トランジスタを有する同期整流型昇圧ＤＣ／ＤＣコンバータの制御回路に関する。制御回路は、同期整流トランジスタの一端の電位と、同期整流トランジスタの他端の電位を比較し、２つの電位が等しくなるとアサートされる比較信号を生成する上述のいずれかのコンパレータと、ＤＣ／ＤＣコンバータの出力電圧が所定の目標値に近づくようにデューティ比が調節されるパルス信号であって、比較信号がアサートされるとオンレベルに遷移するパルス信号を生成するパルス変調器と、パルス信号がオンレベルのときスイッチングトランジスタをオン、オフレベルのとき同期整流トランジスタをオンするドライバと、を備える。
この態様によれば、同期整流トランジスタに流れる電流がゼロとなるタイミングを検出し、スイッチングトランジスタをオンすることができる。
【００１１】
本発明の別の態様は、スイッチングトランジスタおよび同期整流トランジスタを有する同期整流型降圧ＤＣ／ＤＣコンバータの制御回路に関する。制御回路は、同期整流トランジスタの一端の電位と、同期整流トランジスタの他端の電位を比較し、２つの電位が等しくなるとアサートされる比較信号を生成する上述のいずれかの態様のコンパレータと、ＤＣ／ＤＣコンバータの出力電圧が所定の目標値に近づくようにデューティ比が調節されるパルス信号であって、比較信号がアサートされるとオンレベルに遷移するパルス信号を生成するパルス変調器と、パルス信号がオンレベルのときスイッチングトランジスタをオン、オフレベルのとき同期整流トランジスタをオンするドライバと、を備える。
【００１２】
この態様によれば、同期整流トランジスタに流れる電流がゼロとなるタイミングを検出し、スイッチングトランジスタをオンすることができる。
【００１３】
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１４】
本発明によれば、コンパレータを小型化し、および／または、低消費電力化できる。
【図面の簡単な説明】
【００１５】
【図１】第１の実施の形態に係るコンパレータの構成を示す回路図である。
【図２】図２（ａ）〜（ｅ）は、図１のコンパレータの動作を示す図である。
【図３】第２の実施の形態に係るコンパレータの構成を示す回路図である。
【図４】図４（ａ）、（ｂ）は、図１、図３のコンパレータを用いたＤＣ／ＤＣコンバータの構成を示す回路図である。
【発明を実施するための形態】
【００１６】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００１７】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
【００１８】
（第１の実施の形態）
図１は、第１の実施の形態に係るコンパレータ１０の構成を示す回路図である。コンパレータ１０は、第１端子Ｐ１、第２端子Ｐ２、第１トランジスタＭ１、第２トランジスタＭ２、インバータ１２を備え、第１端子Ｐ１に入力される第１電圧Ｖ１と、第２端子Ｐ２に入力される第２電圧Ｖ２を比較し、比較結果を示す出力信号ＯＵＴを出力する。
【００１９】
第１トランジスタＭ１は、デプレッション型ＰチャンネルＭＯＳＦＥＴである。第１トランジスタＭ１のソースは、第１端子Ｐ１と接続され、そのゲートは第２端子Ｐ２と接続される。第２トランジスタＭ２も、第１トランジスタＭ１と同型のデプレッション型ＰチャンネルＭＯＳＦＥＴである。第２トランジスタＭ２のソースおよびゲートは、第１トランジスタＭ１のドレインと接続される。第２トランジスタＭ２のドレインは、接地などに接続され、その電位が固定される。第１トランジスタＭ１と第２トランジスタＭ２は半導体基板上の隣接する箇所に、ペアリングして形成されることが望ましい。
【００２０】
コンパレータ１０は、第１トランジスタＭ１と第２トランジスタＭ２の接続点Ｎ１の電位ＶＮ１に応じた出力信号ＯＵＴを生成する。インバータ１２は、接続点Ｎ１の電位ＶＮ１を受け、それを反転して出力信号ＯＵＴを出力する。インバータ１２に代えて、電位ＶＮ１を非反転で出力するバッファを設けてもよい。
【００２１】
以上がコンパレータ１０の構成である。続いてその動作を説明する。
図２（ａ）〜（ｅ）は、図１のコンパレータ１０の動作を示す図である。
デプレッション型の第２トランジスタＭ２のゲートソース間電圧ＶＧＳ＿Ｍ２は０Ｖであり、第２トランジスタＭ２には、所定のバイアス電流Ｉｂｉａｓが流れる。一方、第１トランジスタＭ１のゲートソース間電圧ＶＧＳ＿Ｍ１は、第１電圧Ｖ１と第２電圧Ｖ２の電位差Ｖ１−Ｖ２となる。ここでは便宜上、Ｖ２＞Ｖ１のときゲートソース間電圧ＶＧＳ＿Ｍ１は正、Ｖ２＜Ｖ１のときゲートソース間電圧ＶＧＳ＿Ｍ１は負とする。
【００２２】
第１トランジスタＭ１は、第２トランジスタＭ２と同一経路上に設けられているため、コンパレータ１０は、第１トランジスタＭ１に流れるドレイン電流ＩＭ１がバイアス電流Ｉｂｉａｓと等しくなるように動作する。
図２（ａ）は、第１トランジスタＭ１のドレインソース間電圧ＶＤＳ＿Ｍ１と、ドレイン電流ＩＭ１の関係を示す。図２（ｂ）は、第１トランジスタＭ１のゲートソース間電圧ＶＧＳと、第１トランジスタＭ１に流れる電流ＩＭ１の関係を示す。図２（ｃ）は、第１トランジスタＭ１のゲートソース間電圧ＶＧＳと、そのドレインソース間電圧ＶＤＳ＿Ｍ１の関係を示す。図２（ｄ）は、第１トランジスタＭ１のゲートソース間電圧ＶＧＳと、接続点Ｎ１の電位ＶＮ１の関係を示す。図２（ｅ）は、第１トランジスタＭ１のゲートソース間電圧ＶＧＳと、出力信号ＯＵＴの関係を示す。
【００２３】
図２（ａ）に示すように、第１トランジスタＭ１のゲートソース間電圧ＶＧＳが変化すると、第１トランジスタＭ１のドレインソース間電圧ＶＤＳ＿Ｍ１は、図２（ａ）の関係に従って、第１トランジスタＭ１に流れる電流がバイアス電流Ｉｂｉａｓに近づくように変化する。具体的には、ゲートソース間電圧ＶＧＳが大きくなるにしたがい、ドレインソース間電圧ＶＤＳ＿Ｍ１は小さくなる。
【００２４】
コンパレータ１０の状態を、（１）Ｖ１＝Ｖ２、（２）Ｖ２＞Ｖ１、（３）Ｖ２＜Ｖ１の３つに分けて説明する。
【００２５】
（１） Ｖ１＝Ｖ２のとき
第１電圧Ｖ１と第２電圧Ｖ２の電位差がゼロの平衡状態においては、第１トランジスタＭ１のゲートソース間電圧ＶＧＳはゼロとなり、第２トランジスタＭ２のバイアス状態と等しくなる。このとき、第１トランジスタＭ１のドレインソース間電圧ＶＤＳ＿Ｍ１と、第２トランジスタＭ２のドレインソース間電圧ＶＤＳ＿Ｍ２は等しくなる。
【００２６】
（２） Ｖ２＞Ｖ１のとき
このとき、第１トランジスタＭ１のゲートソース間電圧ＶＧＳは負となり、第１トランジスタＭ１のドレインソース間電圧ＶＤＳ＿Ｍ１の方が、第２トランジスタＭ２のドレインソース間電圧ＶＤＳ＿Ｍ２より大きくなる。したがって、第１トランジスタＭ１と第２トランジスタＭ２の接続点Ｎ１の電位ＶＮ１はローレベル（Ｖｓｓ）となる。
【００２７】
（３） Ｖ２＜Ｖ１のとき
このとき第１トランジスタＭ１のゲートソース間電圧ＶＧＳは正となり、第１トランジスタＭ１のドレインソース間電圧ＶＤＳ＿Ｍ１の方が、第２トランジスタＭ２のドレインソース間電圧ＶＤＳ＿Ｍ２より小さくなり、第１トランジスタＭ１と第２トランジスタＭ２の接続点Ｎ１の電位ＶＮ１はハイレベル（Ｖ１）となる。
【００２８】
インバータ１２により生成される出力信号ＯＵＴは、接続点Ｎ１の電位ＶＮ１を反転した信号となる。つまり出力信号ＯＵＴは、Ｖ２＞Ｖ１のときハイレベル、Ｖ２＜Ｖ１のときローレベルとなる。インバータ１２をバッファに置き換えた場合、出力信号ＯＵＴの論理レベルは反対となる。
【００２９】
以上がコンパレータ１０の動作である。
図１のコンパレータ１０によれば、２つのデプレッション型トランジスタを用いて、電圧比較を行うことができる。コンパレータ１０によれば、差動増幅器を利用したコンパレータに比べて、回路面積を削減でき、さらには消費電力を低減できる。
【００３０】
また、コンパレータ１０は、同型の第１トランジスタＭ１と第２トランジスタＭ２で構成されるため、ばらつきの影響を受けにくく、したがってコンパレータ１０の入力オフセット電圧をゼロに近づけることができる。
【００３１】
（第２の実施の形態）
図３は、第２の実施の形態に係るコンパレータ２０の構成を示す回路図である。コンパレータ２０は、第３端子Ｐ３、第４端子Ｐ４、第３トランジスタＭ３、第４トランジスタＭ４、インバータ２２を備え、第３端子Ｐ３に入力される第３電圧Ｖ３と、第４端子Ｐ４に入力される第４電圧Ｖ４を比較し、比較結果を示す出力信号ＯＵＴを出力する。
【００３２】
第３トランジスタＭ３および第４トランジスタＭ４は、デプレッション型ＮチャンネルＭＯＳＦＥＴである。第３トランジスタＭ３のゲートは、第３端子Ｐ３に接続され、そのソースは第４端子Ｐ４に接続される。第４トランジスタＭ４のソースおよびゲートは、第３トランジスタＭ３のドレインと接続される。第４トランジスタＭ４のドレインは、たとえば電源ラインＶＤＤと接続され、その電位が固定される。
【００３３】
コンパレータ２０は、第３トランジスタＭ３と第４トランジスタＭ４の接続点Ｎ２の電位ＶＮ２に応じた出力信号ＯＵＴを生成する。インバータ２２は、接続点Ｎ２の電位ＶＮ２を受け、それを反転して出力信号ＯＵＴを出力する。インバータ２２に代えて、電位ＶＮ２を非反転で出力するバッファを設けてもよい。
【００３４】
以上がコンパレータ２０の構成である。
コンパレータ２０は、図１のコンパレータ１０と同様に動作する。コンパレータ２０の状態を、（１）Ｖ３＝Ｖ４、（２）Ｖ３＜Ｖ４、（３）Ｖ３＞Ｖ４の３つに分けて説明する。
【００３５】
（１） Ｖ３＝Ｖ４のとき
第３電圧Ｖ３と第４電圧Ｖ４の電位差がゼロの平衡状態において、第３トランジスタＭ３と第４トランジスタＭ４のゲートソース間電圧ＶＧＳは等しくなるため、第３トランジスタＭ３と第４トランジスタＭ４それぞれのドレインソース間電圧ＶＤＳ＿Ｍ３、ＶＤＳ＿Ｍ４は等しくなる。
【００３６】
（２） Ｖ３＜Ｖ４のとき
第３トランジスタＭ３のゲートソース間電圧ＶＧＳが負のときには、第３トランジスタＭ３のドレインソース間電圧ＶＤＳ＿Ｍ３の方が第４トランジスタＭ４のそれＶＤＳ＿Ｍ４より大きくなり、接続点Ｎ２の電位ＶＮ２はハイレベル（ＶＤＤ）となる。
【００３７】
（４） Ｖ３＞Ｖ４のとき
第３トランジスタＭ３のゲートソース間電圧ＶＧＳが正のときには、第３トランジスタＭ３のドレインソース間電圧ＶＤＳ＿Ｍ３の方が、第４トランジスタＭ４のそれＶＤＳ＿Ｍ４小さくなり、接続点Ｎ２の電位ＶＮ２はローレベルとなる。
【００３８】
以上がコンパレータ２０の動作である。
【００３９】
図３のコンパレータ２０によれば、２つのデプレッション型トランジスタを用いて、電圧比較を行うことができ、差動増幅器を利用したコンパレータに比べて、回路面積を削減でき、および／または、消費電力を低減できる。
【００４０】
また、同型の第３トランジスタＭ３、第４トランジスタＭ４で構成されるため、ばらつきの影響を受けにくく、したがってコンパレータ２０の入力オフセット電圧をゼロに近づけることができる。
【００４１】
続いて、第１、第２の実施の形態に係るコンパレータのアプリケーションの一例を説明する。
【００４２】
図４（ａ）、（ｂ）は、図１、図３のコンパレータを用いたＤＣ／ＤＣコンバータの構成を示す回路図である。ＤＣ／ＤＣコンバータは、携帯電話端末、ＰＤＡ（Personal Digital Assistant）、オーディオプレイヤ、ノート型ＰＣなどの電子機器に搭載され、電池からの入力電圧ＶＩＮを昇圧、または降圧し、マイコン、ＬＣＤパネル、ＬＥＤ（発光ダイオード）をはじめとする負荷に供給する。
【００４３】
図４（ａ）のＤＣ／ＤＣコンバータ３０は、同期整流型の昇圧コンバータである。ＤＣ／ＤＣコンバータ３０は、スイッチングトランジスタＭ１１、同期整流トランジスタＭ１２、インダクタＬ１、出力キャパシタＣ１、制御回路４０を備える。
【００４４】
ＤＣ／ＤＣコンバータ３０の制御回路４０を除く部分のトポロジーは一般的なものであるため説明を省略する。制御回路４０は、スイッチングトランジスタＭ１１および同期整流トランジスタＭ１２を相補的にスイッチングすることにより、入力電圧ＶＩＮを昇圧し、出力電圧ＶＯＵＴを目標値に安定化する。
【００４５】
制御回路４０は、第１の実施の形態に係るコンパレータ１０と、パルス変調器４２と、ドライバ４４を備える。
【００４６】
コンパレータ１０は、同期整流トランジスタＭ１２の一端の電位Ｖ１と、同期整流トランジスタＭ１２の他端の電位Ｖ２を比較し、２つの電位が等しくなるとアサートされる比較信号Ｓ１を生成する。コンパレータ１０がインバータ１２を有する場合、アサートはローレベルである。
【００４７】
同期整流トランジスタＭ１２がオンの期間、同期整流トランジスタＭ１２には、インダクタＬ１の電流ＩＬが流れる。同期整流トランジスタＭ１２のオン抵抗をＲＯＮとすれば、同期整流トランジスタＭ１２の電圧降下（Ｖ１−Ｖ２）は、
Ｖ１−Ｖ２＝ＲＯＮ×ＩＬ
で与えられる。
【００４８】
同期整流トランジスタＭ１２がオンした直後、Ｖ１＞Ｖ２が成り立ち、インダクタＬ１のエネルギーが減少するにしたがい、コイル電流ＩＬも減少し、電位差Ｖ１−Ｖ２がゼロに近づく。コンパレータ１０から出力される比較信号Ｓ１は、コイル電流ＩＬがゼロになるとアサートされる。
【００４９】
パルス変調器４２は、ＤＣ／ＤＣコンバータ３０の出力電圧ＶＯＵＴが所定の目標値に近づくようにデューティ比が調節されるパルス信号Ｓ２を生成する。パルス変調器４２は、比較信号Ｓ１がアサートされると、パルス信号Ｓ２をオンレベルに遷移させる。オンレベルとは、スイッチングトランジスタＭ１１のオンに対応するレベルである。パルス変調器４２の構成は特に限定されず、公知の回路を利用すればよい。
【００５０】
ドライバ４４は、パルス信号Ｓ２がオンレベルのとき、スイッチングトランジスタＭ１１をオン、オフレベルのとき同期整流トランジスタＭ１２をオンする。
【００５１】
以上がＤＣ／ＤＣコンバータ３０の構成である。
ＤＣ／ＤＣコンバータ３０によれば、コンパレータ１０によって、コイル電流ＩＬがゼロとなったことを検出でき、それに応じてスイッチングトランジスタＭ１２をオフすることができる。
【００５２】
図４（ｂ）のＤＣ／ＤＣコンバータ５０は、同期整流型の降圧コンバータである。ＤＣ／ＤＣコンバータ５０は、スイッチングトランジスタＭ２１、同期整流トランジスタＭ２２、インダクタＬ１、出力キャパシタＣ１、制御回路６０を備える。
【００５３】
ＤＣ／ＤＣコンバータ５０の制御回路６０を除く部分のトポロジーは一般的なものであるため説明を省略する。制御回路６０は、スイッチングトランジスタＭ２１および同期整流トランジスタＭ２２を相補的にスイッチングすることにより、入力電圧ＶＩＮを降圧し、出力電圧ＶＯＵＴを目標値に安定化する。
【００５４】
制御回路６０は、第２の実施の形態に係るコンパレータ２０と、パルス変調器６２と、ドライバ６４を備える。
【００５５】
コンパレータ２０は、同期整流トランジスタＭ２２の一端の電位Ｖ３と、同期整流トランジスタＭ２２の他端の電位Ｖ４を比較し、２つの電位が等しくなるとアサートされる比較信号Ｓ３を生成する。
【００５６】
同期整流トランジスタＭ２２がオンの期間、同期整流トランジスタＭ２２には、インダクタＬ１の電流ＩＬが流れる。同期整流トランジスタＭ２２のオン抵抗をＲＯＮとすれば、同期整流トランジスタＭ２２の電圧降下（Ｖ４−Ｖ３）は、
Ｖ４−Ｖ３＝ＲＯＮ×ＩＬ
で与えられる。
【００５７】
同期整流トランジスタＭ２２がオンした直後、Ｖ４＞Ｖ３が成り立ち、インダクタＬ１のエネルギーが減少するにしたがい、コイル電流ＩＬも減少し、電位差Ｖ４−Ｖ３がゼロに近づく。コンパレータ２０から出力される比較信号Ｓ３は、コイル電流ＩＬがゼロになるとアサートされる。
【００５８】
パルス変調器６２は、ＤＣ／ＤＣコンバータ５０の出力電圧ＶＯＵＴが所定の目標値に近づくようにデューティ比が調節されるパルス信号Ｓ４を生成する。パルス変調器６２は、比較信号Ｓ３がアサートされると、パルス信号Ｓ４をオンレベルに遷移させる。オンレベルとは、スイッチングトランジスタＭ２１のオンに対応するレベルである。パルス変調器６２の構成は特に限定されず、公知の回路を利用すればよい。
【００５９】
ドライバ６４は、パルス信号Ｓ４がオンレベルのとき、スイッチングトランジスタＭ２１をオン、オフレベルのとき同期整流トランジスタＭ２２をオンする。
【００６０】
以上がＤＣ／ＤＣコンバータ５０の構成である。
ＤＣ／ＤＣコンバータ５０によれば、コンパレータ２０によって、コイル電流ＩＬがゼロとなったことを検出でき、それに応じてスイッチングトランジスタＭ２２をオフすることができる。
【００６１】
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセス、それらの組み合わせには、さまざまな変形例が存在しうる。以下、こうした変形例について説明する。
【００６２】
実施の形態では、コンパレータ１０（２０）にインバータ１２（２２）が設けられているが、本発明はそれに限定されない。コンパレータ１０の出力端子に接続される回路の入力インピーダンスが十分に高い場合、あるいは第１トランジスタＭ１（Ｍ３）、第２トランジスタＭ２（Ｍ４）の電流能力が十分に高い場合には、インバータ１２（２２）を省略してもよい。
【００６３】
コンパレータ１０（２０）の用途は、図４（ａ）、（ｂ）のＤＣ／ＤＣコンバータには限定されない。コンパレータ１０（２０）は、ある経路の電流がゼロとなることを検出する用途に広く利用できる。この場合、監視対象の経路に、インピーダンス素子、たとえば抵抗やトランジスタを配置し、コンパレータ１０（２０）によって、インピーダンス素子の両端の電圧を比較すればよい。
【００６４】
それ以外にも、コンパレータ１０（２０）は、２つの電圧の大小を比較するさまざまな用途に利用できる。
【００６５】
実施の形態にもとづき、具体的な用語を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【符号の説明】
【００６６】
Ｍ１…第１トランジスタ、Ｐ１…第１端子、Ｃ１…出力キャパシタ、Ｌ１…インダクタ、Ｍ２…第２トランジスタ、Ｐ２…第２端子、Ｍ３…第３トランジスタ、Ｐ３…第３端子、Ｍ４…第４トランジスタ、Ｐ４…第４端子、１０…コンパレータ、Ｍ１１…スイッチングトランジスタ、１２…インバータ、Ｍ１２…同期整流トランジスタ、２０…コンパレータ、２２…インバータ、３０…ＤＣ／ＤＣコンバータ、４０…制御回路、４２…パルス変調器、４４…ドライバ、５０…ＤＣ／ＤＣコンバータ、６０…制御回路、６２…パルス変調器、６４…ドライバ。
【特許請求の範囲】
【請求項１】
第１電圧と第２電圧を比較するコンパレータであって、
そのソースに前記第１電圧が印加され、そのゲートに前記第２電圧が印加されたデプレッション型ＰチャンネルＭＯＳＦＥＴの第１トランジスタと、
そのソースおよびそのゲートが、前記第１トランジスタのドレインと接続され、そのドレインの電位が固定されたデプレッション型ＰチャンネルＭＯＳＦＥＴの第２トランジスタと、
を備え、前記第１トランジスタと前記第２トランジスタの接続点の電位に応じた出力信号を生成することを特徴とするコンパレータ。
【請求項２】
前記第１トランジスタと前記第２トランジスタの接続点の電位を受け、前記出力信号を出力するバッファもしくはインバータをさらに備えることを特徴とする請求項１に記載のコンパレータ。
【請求項３】
第３電圧と第４電圧を比較するコンパレータであって、
そのゲートに前記第３電圧が印加され、そのソースに前記第４電圧が印加されたデプレッション型ＮチャンネルＭＯＳＦＥＴの第３トランジスタと、
そのソースおよびそのゲートが、前記第３トランジスタのドレインと接続され、そのドレインの電位が固定されたデプレッション型ＮチャンネルＭＯＳＦＥＴの第４トランジスタと、
を備え、前記第３トランジスタと前記第４トランジスタの接続点の電位に応じた出力信号を生成することを特徴とするコンパレータ。
【請求項４】
前記第３トランジスタと前記第４トランジスタの接続点の電位を受け、前記出力信号を出力するバッファもしくはインバータをさらに備えることを特徴とする請求項３に記載のコンパレータ。
【請求項５】
スイッチングトランジスタおよび同期整流トランジスタを有する同期整流型昇圧ＤＣ／ＤＣコンバータの制御回路であって、
前記同期整流トランジスタの一端の電位と、前記同期整流トランジスタの他端の電位を比較し、２つの電位が等しくなるとアサートされる比較信号を生成する請求項１または２に記載のコンパレータと、
前記ＤＣ／ＤＣコンバータの出力電圧が所定の目標値に近づくようにデューティ比が調節されるパルス信号であって、前記比較信号がアサートされるとオンレベルに遷移するパルス信号を生成するパルス変調器と、
前記パルス信号がオンレベルのとき前記スイッチングトランジスタをオン、オフレベルのとき前記同期整流トランジスタをオンするドライバと、
を備えることを特徴とする制御回路。
【請求項６】
スイッチングトランジスタおよび同期整流トランジスタを有する同期整流型降圧ＤＣ／ＤＣコンバータの制御回路であって、
前記同期整流トランジスタの一端の電位と、前記同期整流トランジスタの他端の電位を比較し、２つの電位が等しくなるとアサートされる比較信号を生成する請求項３または４に記載のコンパレータと、
前記ＤＣ／ＤＣコンバータの出力電圧が所定の目標値に近づくようにデューティ比が調節されるパルス信号であって、前記比較信号がアサートされるとオンレベルに遷移するパルス信号を生成するパルス変調器と、
前記パルス信号がオンレベルのとき前記スイッチングトランジスタをオン、オフレベルのとき前記同期整流トランジスタをオンするドライバと、
を備えることを特徴とする制御回路。
【請求項７】
請求項５または６に記載の制御回路を有するＤＣ／ＤＣコンバータを備えることを特徴とする電子機器。
【請求項１】
第１電圧と第２電圧を比較するコンパレータであって、
そのソースに前記第１電圧が印加され、そのゲートに前記第２電圧が印加されたデプレッション型ＰチャンネルＭＯＳＦＥＴの第１トランジスタと、
そのソースおよびそのゲートが、前記第１トランジスタのドレインと接続され、そのドレインの電位が固定されたデプレッション型ＰチャンネルＭＯＳＦＥＴの第２トランジスタと、
を備え、前記第１トランジスタと前記第２トランジスタの接続点の電位に応じた出力信号を生成することを特徴とするコンパレータ。
【請求項２】
前記第１トランジスタと前記第２トランジスタの接続点の電位を受け、前記出力信号を出力するバッファもしくはインバータをさらに備えることを特徴とする請求項１に記載のコンパレータ。
【請求項３】
第３電圧と第４電圧を比較するコンパレータであって、
そのゲートに前記第３電圧が印加され、そのソースに前記第４電圧が印加されたデプレッション型ＮチャンネルＭＯＳＦＥＴの第３トランジスタと、
そのソースおよびそのゲートが、前記第３トランジスタのドレインと接続され、そのドレインの電位が固定されたデプレッション型ＮチャンネルＭＯＳＦＥＴの第４トランジスタと、
を備え、前記第３トランジスタと前記第４トランジスタの接続点の電位に応じた出力信号を生成することを特徴とするコンパレータ。
【請求項４】
前記第３トランジスタと前記第４トランジスタの接続点の電位を受け、前記出力信号を出力するバッファもしくはインバータをさらに備えることを特徴とする請求項３に記載のコンパレータ。
【請求項５】
スイッチングトランジスタおよび同期整流トランジスタを有する同期整流型昇圧ＤＣ／ＤＣコンバータの制御回路であって、
前記同期整流トランジスタの一端の電位と、前記同期整流トランジスタの他端の電位を比較し、２つの電位が等しくなるとアサートされる比較信号を生成する請求項１または２に記載のコンパレータと、
前記ＤＣ／ＤＣコンバータの出力電圧が所定の目標値に近づくようにデューティ比が調節されるパルス信号であって、前記比較信号がアサートされるとオンレベルに遷移するパルス信号を生成するパルス変調器と、
前記パルス信号がオンレベルのとき前記スイッチングトランジスタをオン、オフレベルのとき前記同期整流トランジスタをオンするドライバと、
を備えることを特徴とする制御回路。
【請求項６】
スイッチングトランジスタおよび同期整流トランジスタを有する同期整流型降圧ＤＣ／ＤＣコンバータの制御回路であって、
前記同期整流トランジスタの一端の電位と、前記同期整流トランジスタの他端の電位を比較し、２つの電位が等しくなるとアサートされる比較信号を生成する請求項３または４に記載のコンパレータと、
前記ＤＣ／ＤＣコンバータの出力電圧が所定の目標値に近づくようにデューティ比が調節されるパルス信号であって、前記比較信号がアサートされるとオンレベルに遷移するパルス信号を生成するパルス変調器と、
前記パルス信号がオンレベルのとき前記スイッチングトランジスタをオン、オフレベルのとき前記同期整流トランジスタをオンするドライバと、
を備えることを特徴とする制御回路。
【請求項７】
請求項５または６に記載の制御回路を有するＤＣ／ＤＣコンバータを備えることを特徴とする電子機器。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２０１３−７４５３７（Ｐ２０１３−７４５３７Ａ）
【公開日】平成２５年４月２２日（２０１３．４．２２）
【国際特許分類】
【出願番号】特願２０１１−２１３３２４（Ｐ２０１１−２１３３２４）
【出願日】平成２３年９月２８日（２０１１．９．２８）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
【Ｆターム（参考）】
【公開日】平成２５年４月２２日（２０１３．４．２２）
【国際特許分類】
【出願日】平成２３年９月２８日（２０１１．９．２８）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
【Ｆターム（参考）】
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