説明

シェーピング回路

【課題】 シェーピングの制御が煩雑で回路も複雑である。
【解決手段】 制御部1には、論理パスごとのシェーピング速度情報を記憶している。クロック発生回路14は、シェーピング速度情報に基づいて第2クロックを発生する。端末からシリアルデータ13が第1クロック15とともに入力すると、速度変換部11は、シリアルデータ13を第2クロック16に載せ替えてセル化回路12に出力する。セル化回路12は、シリアルデータをATMセルフォーマットに変換して多重/競合部3に出力する。多重/競合部3は、最も早い送信要求を出したセル化回路に対してATMセルの引き取りを行いATMネットワークへ送出する。

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、ATM−UNI(Asynchronous TransferMode−User Network Interface)を有しない端末をATMネットワークに接続する場合に必要とされるシェーピング回路に関する。
【0002】
【従来の技術】ATMネットワークにおいては、論理パスごとに使用帯域を規定し、セルを送受信することとしている。したがって、契約帯域を超えてセルをATMネットワークに送出すると、そのセルは廃棄される。このため、ATM−UNIを有しない端末を帯域制限のあるATMネットワークに接続する場合には、セル化回路に入力するシリアルデータの間隔を契約帯域内になるように整えるシェーピングが必須となる。
【0003】従来のこの種のシェーピング方法の一例が、特開平8−125668号公報に記載されている。この公報に記載された技術は、論理パス毎にセルの送出間隔を制御可能なシェーピング方法を提供するものである。すなわち、論理パス毎に入力セルをバッファメモリに一時的に蓄積しておき、上記入力セルが属するグループの識別子と対応して予め申告されているトラヒック条件に応じて該入力セルの送出時刻を決定する第1ステップと、上記セルの送出時刻を先着セルに割り当て済の送出時刻と比較し、もし、送出時刻が重なった場合は上記第1ステップで決定した送出時刻を修正した後、上記送出時刻と上記入力セルの識別情報との対応関係を記憶しておく第2ステップと、上記第2ステップで記憶されたセル識別子と送出時刻の対応関係に基づいて、上記バッファメモリに蓄積されたセルを送出時刻順に読み出し、出力回線に送出する第3ステップとからなることを特徴とするシェーピング方法である。
【0004】
【発明が解決しようとする課題】しかしながら、上述した従来のシェーピング方法では、時刻情報と前セル送出時間情報を記憶し1セル毎に送出制御を行う必要があるため、制御が煩雑であるという問題点がある。また、先着セルと送出時刻が重なった場合、再度送出時刻の再計算が必要となる。更に、送出時刻の計算量は論理パスの数に比例して増加していき、制御回路の負荷を高めてしまうという問題点もある。
【0005】本発明の目的は、簡易なシェーピング回路を提供することにある。
【0006】
【課題を解決するための手段】本発明のシェーピング回路は、ATMユーザネットワークインタフェースを有しない端末をATMネットワークに接続するためのシェーピング回路において、論理パスごとの契約帯域に同期したクロックを発生し、このクロックに載せたシリアルデータをセル化することを特徴とする。
【0007】また、本発明の好ましい実施の形態としてのシェーピング回路は、前記論理パスごとの契約帯域に同期した第2クロックを発生するクロック発生回路と、前記端末からシリアルデータをこれに同期した第1クロックにより受信し、前記第2クロックにより送出する速度変換部と、前記送出されたシリアルデータをATMセルフォーマットに変換するセル化回路を有することを特徴とする。
【0008】本発明の好ましい実施の形態としてのシェーピング回路は、前記論理パスごとの契約帯域に同期した第2クロックを発生し前記端末に供給するクロック発生回路と、前記端末から前記第2クロックに同期したシリアルデータを受信し、ATMセルフォーマットに変換するセル化回路を有することを特徴とする。
【0009】本発明の好ましい実施の形態としてのシェーピング回路は、前記論理パスごとの契約帯域に対するシェーピング速度情報を記憶した情報テーブルと、情報テーブルからシェーピング速度情報を読み出して前記クロック発生回路に送出するCPUを含む制御部を設け、また、前記クロック発生回路は、前記論理パスごとの契約帯域に対するカウント値の設定・保存を行うオフセット設定レジスタと、前記カウント値だけカウントして前記第2クロックを発生するカウンタとで構成され、また、前記速度変換部は、前記シリアルデータからその有効データ範囲を示すフラグを検出してイネーブル信号を出力するフラグ検出回路と、イネーブル信号が入力している間だけ前記シリアルデータを入力し、前記第2クロックに同期して前記セル化回路に出力するFIFOとで構成されることを特徴とする。
【0010】
【発明の実施の形態】次に、本発明の実施の形態について説明する。
【0011】本発明のシェーピング回路は、ATMユーザネットワークインタフェースを有しない端末をATMネットワークに接続するためのシェーピング回路において、論理パスごとの契約帯域に同期したクロックを発生し、このクロックに載せたシリアルデータをセル化することを特徴とする。
【0012】以下、本発明の実施例について図面を参照して説明する。
【0013】図1は本発明の一実施例を示すブロック図であり、制御部1,制御バス2を介して制御部1と接続されたN個のクロック発生回路14,24,…34,N個の速度変換部11,21…31,N個のセル化回路12,22…32および多重/競合部3から構成される。速度変換部11等,セル化回路12等およびクロック発生回路14等は、N個の論理パスに対応する。
【0014】速度変換部11は、既存端末からのシリアルデータ13を、受信した第1クロック15とは異なる第2クロック16で送信するデータの速度変換部である。セル化回路12は、速度変換部11から送られるシリアルデータをATMセルフォーマットに変換する。シリアルデータのセル化を行ったセル化回路12は、多重/競合部3に対しても送信要求を行う。複数のセル化回路から送信要求を受けた多重/競合部3は、最も早い送信要求を出したセル化回路12に対してATMセルの引き取りを行い、ATMネットワークへ送出することで固有のシェーピング回路を不要とする。また、クロック発生回路14は、契約帯域情報に基づく第2クロックを発生して速度変換部11に供給する。なお、他の論理パス対応の速度変換部21等,セル化回路22等およびクロック発生回路24等も、上述の速度変換部11,セル化回路12およびクロック発生回路14と同機能を有する。
【0015】図2は、図1の速度変換部11,セル化回路12,クロック発生回路14,および制御部1の詳細ブロック図である。
【0016】制御部1のテーブル101には、シリアルデータ13,23…33に対応する論理パスごとにシェーピング速度情報を記憶しており、CPU102は情報テーブル101から該当する論理パスのシェーピング速度情報を読み込み、カウンタ141のカウント値に変換してクロック発生回路14のオフセット設定レジスタ142に書き込む。
【0017】クロック発生回路14は、CPU102によって設定されるカウント値を保持するオフセット設定レジスタ142と、このカウント値だけカウントし、一定周期の第2クロックを発生するカウンタ141とを有する。
【0018】速度変換部11は、シリアルデータ13を出力するともに、シリアルデータ13からその有効データ範囲を示すフラグを検出して、イネーブル信号113を出力するフラグ検出回路111と、イネーブル信号113が入力している間だけ、シリアルデータ13を入力し、また第2クロック16に同期してセル化回路12に出力するFIFO112とで構成される。
【0019】図3は、第1クロック15とシリアルデータ13とイネーブル信号113の関係、図4は速度変換部11の入力(シリアルデータ13)と出力(FIFO12の出力)との関係を示す。図3のシリアルデータ13は固定長とは限らないが、便宜上固定長で図示した。また図4では、速度変換部11に非同期に入力するシリアルデータ13が一定の間隔に整えられていることがわかる。
【0020】このように、本実施例では、FIFO112の書き込みには第1クロック15、読み出しには第2クロックを使用することにより、シリアルデータ13の書き込みと読み出しを非同期に行う。
【0021】また、セル化回路12は、FIFO112から読み出したシリアルデータをパラレルデータに変換するS/P変換回路121と、パラレル変換されたデータをセルフォーマットに変換するヘッダ生成回路122を有する。
【0022】次に、本実施例の動作を説明する。
【0023】制御部1の情報テーブル101には、論理パスごとにシェーピング速度情報を記憶しておく。CPU102は情報テーブル101からシェーピング速度情報を読み込み、カウント値に変換して、それぞれのオフセット設定レジスタ142に書き込む。カウンタ141はカウント値だけカウントして一定周期の第2クロック16を出力する。
【0024】端末からシリアルデータ13が第1クロック15と共に速度変換部11に入力すると、フラグ検出回路111は、シリアルデータ13をFIFO112に出力するとともに、シリアルデータ13の有効データ範囲を示すフラグを検出し、イネーブル信号113を発生する。FIFO112は、入力したシリアルデータ13について、イネーブル信号113が指定される時間帯だけ、第1クロック15の立下りエッジに同期して取り込み、取り込んだ順序である第2クロック16の周期で出力する。すなわち、速度変換部11はデータの受信に関してはシリアルデータ13に同期した第1クロック15を基にデータを受信し、セル化回路12へのデータ送信についてはクロック発生回路14からの第2クロック16でデータを送信する。
【0025】セル化回路12は受信したシリアルデータをATMセルフォーマットに変換する。多重/競合部3はセル化回路12,セル化回路22,セル化回路32それぞれからのセル送信要求で最も早い要求を出したセルから順次網クロックに同期してデータをATMネットワークへ出力する。
【0026】図5は本発明の他の実施例を示すブロック図である。本実施例では、クロック発生回路214等が発生した第2クロック215等を端末側に供給している。この第2クロック215は、図1における第2クロック16と同様に、論理パスごとのシェーピング速度情報により一定周期に設定されたものである。
【0027】端末側からは、第2クロック215に同期したシリアルデータ213がセル化回路212に入力する。すなわち、シリアルデータ213は第2クロック215により、既に要求されるクロックレートとなっていることから、図1における速度変換部11が不要となる。この後の処理は、図1に示した実施例と同様であるので説明を省略する。
【0028】
【発明の効果】本発明によれば、個々の論理パスに対応するシリアルデータを受信時に網の契約帯域に同期したクロックに載せ替える構成を採用したため、それ以降JSの処理にシェーピング機能が不要となる。その結果、シリアルデータの受信時に帯域を保証できるクロック速度に載せ替えることでセルの生成間隔が必然的に一定になるので、シェーピングの実現手段として必要とされるのはクロックの発生回路部だけとなり、シェーピング回路が簡易になるという効果がある。
【図面の簡単な説明】
【図1】本発明の一実施例のブロック図である。
【図2】図1に示した実施例の要部の詳細ブロック図である。
【図3】図1に示したイネーブル信号の機能を説明するための図である。
【図4】図1に示した実施例におけるFIFOの入力データと出力データを示す図である。
【図5】本発明の他の実施例のブロック図である。
【符号の説明】
1,201 制御部
2,202 制御バス
3,203 多重/競合部
11,21,31 速度変換部
12,22,32,212,222,232 セル化回路
13,23,33,213,223,233 シリアルデータ
14,24,34,214,224,234 クロック発生回路
15,25,35,225,235 第1クロック
16,215 第2クロック
101 情報テーブル
102 CPU
111 フラグ検出回路
112 FIFO
113 イネーブル信号
121 S/P変換回路
122 セルヘッダ生成回路
141 カウンタ
142 オフセット設定レジスタ

【特許請求の範囲】
【請求項1】ATMユーザネットワークインタフェースを有しない端末をATMネットワークに接続するためのシェーピング回路において、論理パスごとの契約帯域に同期したクロックを発生し、このクロックに載せたシリアルデータをセル化することを特徴とするシェーピング回路。
【請求項2】前記論理パスごとの契約帯域に同期した第2クロックを発生するクロック発生回路と、前記端末からシリアルデータをこれに同期した第1クロックにより受信し、前記第2クロックにより送出する速度変換部と、前記送出されたシリアルデータをATMセルフォーマットに変換するセル化回路を有することを特徴とする請求項1記載のシェーピング回路。
【請求項3】前記論理パスごとの契約帯域に同期した第2クロックを発生し前記端末に供給するクロック発生回路と、前記端末から前記第2クロックに同期したシリアルデータを受信し、ATMセルフォーマットに変換するセル化回路を有することを特徴とする請求項1記載のシェーピング回路。
【請求項4】前記論理パスごとの契約帯域に対するシェーピング速度情報を記憶した情報テーブルと、情報テーブルからシェーピング速度情報を読み出して前記クロック発生回路に送出するCPUを含む制御部を設けたことを特徴とする請求項2または請求項3記載のシェーピング回路。
【請求項5】前記クロック発生回路は、前記論理パスごとの契約帯域に対するカウント値の設定・保存を行うオフセット設定レジスタと、前記カウント値だけカウントして前記第2クロックを発生するカウンタとで構成されることを特徴とする請求項2〜請求項4のいずれかに記載のシェーピング回路。
【請求項6】前記速度変換部は、前記シリアルデータからその有効データ範囲を示すフラグを検出してイネーブル信号を出力するフラグ検出回路と、イネーブル信号が入力している間だけ前記シリアルデータを入力し、前記第2クロックに同期して前記セル化回路に出力するFIFOとで構成されることを特徴とする請求項2,請求項4または請求項5記載のシェーピング回路。

【図3】
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【図1】
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【図2】
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【図5】
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【図4】
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【公開番号】特開平11−298481
【公開日】平成11年(1999)10月29日
【国際特許分類】
【出願番号】特願平10−95756
【出願日】平成10年(1998)4月8日
【出願人】(000004237)日本電気株式会社 (19,353)