システム回路及びその設定方法
【課題】誤動作を生じさせ得る外乱や雑音により、不測の動作を行うおそれがあった。
【解決手段】前段回路と、前段回路の後段かつ被制御装置の前段に位置に設けられた後段回路とを含み、被制御装置に動作を許可する第１の工程と、被制御装置に動作を維持させる第２の工程と、被制御装置に動作を引き続き維持させる第３の工程と、被制御装置に動作を禁止させる第４の工程とを、前段回路と後段回路とが協動して行う。
【解決手段】前段回路と、前段回路の後段かつ被制御装置の前段に位置に設けられた後段回路とを含み、被制御装置に動作を許可する第１の工程と、被制御装置に動作を維持させる第２の工程と、被制御装置に動作を引き続き維持させる第３の工程と、被制御装置に動作を禁止させる第４の工程とを、前段回路と後段回路とが協動して行う。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路動作の設定を行うデータを入力する為の信号入力端子を有するシステム回路に関し、データ入力後、信号入力用端子を電気的に切断可能とするシステム回路に関する。
【背景技術】
【０００２】
図９に示されような従来の発振システムＯＳＹＳでは、温度補償回路４０００は、ＰＲＯＭ２０００に記憶されている温度補償用データ７０００に従って、発振回路６０００による発振信号ＯＳＩＧ（水晶振動子５０００により規定される発振周波数を有する。）の周波数温度特性を安定させるよう温度補償を行う。当該温度補償を行うことに先立ち、ＰＲＯＭ２０００に当該温度補償用データ７０００を格納すべく、発振装置ＯＤＥＶは、モード選択信号ＭＳに従うモード設定回路１０００による制御下で、３つのモード、即ち、ＲＡＭエミュレーションモード、ＰＲＯＭ書込モード、及び、ＰＲＯＭベリファリモードを経ており、加えて、各モードでは、当該モードのために必要なデータ（図示せず。）が、データ信号ＤＴにより与えられる。
【０００３】
ＲＡＭエミュレーションモードでは、前記温度補償回路４０００が、ＲＡＭ３０００に一時的に格納された温度補償用データを用いて前記水晶振動子５０００と発振回路６０００とからなる水晶発振装置の発振動作について前記温度補償を行うことにより、当該温度補償の動作を確認する。上記したＲＡＭエミュレーションモードに引き続き行うＰＲＯＭ書込モードでは、前記ＲＡＭ３０００に一時的に格納されている前記温度補償用データをＰＲＯＭ２０００に固定的に書き込む（図９に示す温度補償データ７０００）。前記ＰＲＯＭ書込モードに引き続くＰＲＯＭベリファイモードでは、前記ＰＲＯＭ２０００に固定的に書き込んだ温度補償用データ７０００の内容を検証する。前記ＰＲＯＭ２０００への温度補償用データ７０００の書き込みに関連して、下記の特許文献１は、発振回路の温度補償のための最適パラメータをＰ−ＲＯＭに書き込むことを開示している。
【０００４】
【特許文献１】特許第３３１０５５０号公報
【特許文献２】特開平０８−３０７１５３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記したＰＲＯＭベリファイモードの終了の後に、前記モード選択信号ＭＳが入力される端子であるモード選択信号端子ＭＳ＿Ｔ、又は、前記データ信号ＤＴが入力される端子であるデータ信号端子ＤＴ＿Ｔから、前記モード設定回路１０００に誤動作を生じさせ得る外乱（信号端子と他の配線との間に導電性異物が付着すること等の影響によるモード選択信号端子やデータ信号端子への不要電圧・信号の供給）や雑音が印加されることがあり、当該外乱や雑音により、前記モード設定回路１０００が不測の動作を行うおそれがあるという問題があった。
このような問題発生を防止する方法としては特許文献２に開示された発明の如く、信号端子構造をデバイス実装面より物理的に浮かせた状態となるよう特殊なパッケージを利用する方法もあるが、この場合、パッケージ構造が複雑化する為、デバイスの小型化・低価格化が十分に達成できないという問題が発生する。
【課題を解決するための手段】
【０００６】
本発明に係る動作制御装置は、上記した課題を解決すべく、
請求項１の発明は、被制御装置と、動作制御装置と、モード選択信号端子と、データ信号端子とを有し、
前記動作制御装置が前記モード選択信号端子に入力されたモード選択信号と前記データ信号端子に入力されたデータ信号とを前記被制御装置に供給する機能を有するシステム回路であり、
前記被制御装置が、モード設定回路とメモリとを有し、
前記動作制御装置が、初段ユニットと中後段ユニットと遅延ユニットとヒューズユニットとを有し、
前記初段ユニットが、前記モード選択信号端子から供給された前記モード選択信号と前記データ信号端子から供給された前記データ信号とを初段出力信号として前記中後段ユニットへ供給するものであり、
前記中後段ユニットが、前記初段ユニットから供給された前記モード選択信号を前記モード設定回路に、前記初段ユニットから供給された前記データ信号を前記メモリと前記モード設定回路に、それぞれ中後段出力信号として供給するものであり、
前記遅延ユニットが、第１の遅延回路と、第２の遅延回路とを有し、
前記第１の遅延回路が、前記モード設定回路の切換信号に従い第１の制御信号を前記中後段ユニットに供給するものであり、
前記第２の遅延回路が、前記モード設定回路の制御信号に従い前記第１の制御信号の出力から遅れて第２の制御信号を前記中後段ユニットに供給するものであり、
前記ヒューズユニットが、前記モード設定回路の制御信号に従い前記第２の制御信号の出力から遅れて初段制御用信号を前記初段ユニットに供給するものであり、
前記中後段ユニットが、前記第１の制御信号を受けて該中後段ユニットの中後段出力信号をモード選択信号とデータ信号とを前記被制御装置の動作状態を保持させる為の保持信号に切り換えて出力する機能と、前記第２の制御信号を受けて前記初段ユニットとの前記モード選択信号及び前記データ信号の伝達路を遮断状態とする機能を有し、
前記初段ユニットが、前記初段制御用信号を受けて前記モード選択信号端子の入力インピーダンス及び入力抵抗の値と前記データ信号入力端子の入力インピーダンス及び入力抵抗の値とを大きくする機能と、該初段ユニットの前記初段出力信号を固定値とする機能を有する。
【０００７】
請求項２の発明は請求項１に加えて前記初段ユニットが、前記初段制御用信号を受けて固定値０の前記初段出力信号を出力するものであることを特徴とする。
【０００８】
請求項３の発明は、請求項１の発明に加えて、前記初段ユニットが、第１〜第４のスイッチ回路と、第１のクロックド・インバータと、第２のクロックド・インバータと、前記初段出力信号を出力する第１及び第２のインバータとを有し、
前記モード選択信号端子と固定電位間に第１のスイッチ回路を接続し、前記モード選択信号端子に第１のクロックド・インバータの入力端を接続し、前記第１のインバータの閾値電位よりも高電位の固定電位と前記第１のクロックド・インバータの出力端との間に第２のスイッチ回路を接続し、前記第１のクロックド・インバータの出力端と第１のインバータの入力端とを接続した構成と、
前記データ信号端子と固定電位間に第３のスイッチ回路を接続し、前記モード選択信号端子に第２のクロックド・インバータの入力端を接続し、前記第２のインバータの閾値電位よりも高電位の固定電位と前記第２のクロックド・インバータの出力端との間に第４のスイッチ回路を接続し、前記第２のクロックド・インバータの出力端と第２のインバータの入力端とを接続した構成と、を有し、
前記初段制御用信号による制御に基づき、前記第１のスイッチ回路と第３のスイッチ回路をオフに、第１のクロックド・インバータと第２のクロックド・インバータの出力インピーダンスを高インピーダンスに、前記第２のスイッチ回路と前記第４のスイッチ回路をオンにするものであることを特徴とする。
【０００９】
請求項４の発明は請求項１乃至３のいずれかの一項の発明に加えて、
前記中後段ユニットが、第５〜第８のスイッチ回路と、第１のバッファと、第２のバッファとを有し、
前記第１のバッファの入力端と前記手段ユニットの前記第１のインバータの出力端との間に前記第５のスイッチ回路を接続し、前記第１のバッファの入力端と固定電位間に前記第６のスイッチ回路を接続し、前記第１のバッファの出力端を前記モード設定回路側に接続した構成を有し、
前記第２のバッファの入力端と前記初段ユニットの前記第２のインバータの出力端との間に前記第７のスイッチ回路を接続し、前記第２のバッファの入力端と固定電位間に前記第８のスイッチ回路を接続し、前記第２のバッファの出力端を前記メモリ側に接続した構成を有し、
前記第１の制御信号による制御に基づき、前記第６のスイッチ回路と前記第８のスイッチ回路をオンに、前記第２の制御信号による制御に基づき、前記第５のスイッチ回路と前記第７のスイッチ回路をオフにするものであることを特徴とする。
【００１０】
請求項５の発明は請求項１乃至４のいずれか一項の発明に加えて、前記被制御装置が、圧電発振回路と、該圧電発振回路の周波数温度特性を補償する為の温度補償回路とを備え、
前記メモリに記憶されたデータに基づき前記温度補償回路の動作を制御する発振装置であることを特徴とする。
【００１１】
請求項６の発明は被制御装置と、動作制御装置と、モード選択信号端子と、データ信号端子とを有し、
前記動作制御装置が、初段ユニットと中後段ユニットと遅延ユニットとヒューズユニットとを有し、前記モード選択信号端子に入力されたモード選択信号と前記データ信号端子に入力されたデータ信号とを前記被制御装置に供給する機能を有し、
前記遅延ユニットが、第１の遅延回路と、第２の遅延回路とを有し、
前記被制御装置が、モード設定回路とメモリとを有するシステム回路の設定方法であり、
前記初段ユニットが、前記モード選択信号端子から供給された前記モード選択信号と前記データ信号端子から供給された前記データ信号とを初段出力信号として前記中後段ユニットへ供給する工程と、
前記中後段ユニットが、前記初段ユニットから供給された前記モード選択信号を前記モード設定回路に、前記初段ユニットから供給された前記データ信号を前記メモリと前記モード設定回路に、それぞれ中後段出力信号として供給する工程と、
前記第１の遅延回路が、前記モード設定回路の制御信号に従い第１の制御信号を前記中後段ユニットに供給する工程と、
前記第２の遅延回路が、前記モード設定回路の切換信号に従い前記第１の制御信号の出力から遅れて第２の制御信号を前記中後段ユニットに供給する工程と、
前記ヒューズユニットが、前記モード設定回路の制御信号に従い前記第２の制御信号の出力から遅れて初段制御用信号を前記初段ユニットに供給する工程と、
前記中後段ユニットが、前記第１の制御信号を受けて該中後段ユニットの中後段出力信号をモード選択信号とデータ信号とを前記被制御装置の動作状態を保持させる為の保持信号に切り換えて出力する工程と、
前記中後段ユニットが、前記第２の制御信号を受けて前記初段ユニットとの前記モード選択信号及び前記データ信号の伝達路を遮断状態とする工程と、
前記初段ユニットが、前記初段制御用信号を受けて前記モード選択信号端子の入力インピーダンス及び入力抵抗の値と前記データ信号入力端子の入力インピーダンス及び入力抵抗の値とを大きくするよう制御する工程と、
前記初段ユニットが、該初段ユニットの前記初段出力信号を固定値とするよう制御する工程と、を有する。
【００１２】
上記した本発明に係る動作制御装置は、前記被動作制御装置に前記動作を許可する前記第１の工程、前記被動作制御装置に前記動作を維持させる前記第２の工程、及び前記被動作制御装置に前記動作を引き続き維持させる前記第３の工程の後に、前記第４の工程で、前記前段回路の前記遮断状態及び前記後段回路の前記禁止状態により、前記被動作制御装置に前記動作を禁止させることから、前記被制御装置の前記動作の許否に悪影響を及ぼし得る外乱が混入したときであっても、当該外乱によって、前記被動作制御装置の前記動作が許可されてしまうような不測の事態を回避することが可能となる。
【発明を実施するための最良の形態】
【００１３】
本発明に係る動作制御装置の実施例について図面を参照して説明する。
【００１４】
《構成》
図１に示されるように、実施例の発振システム回路ＳＹＳは、『被動作制御装置』である発振装置ＤＥＶ、及び、『動作制御装置』であるモード制御装置ＣＮＴを含み、入力されるモード選択信号ＭＳ、データ信号ＤＴ、及び、クロック信号ＣＬＫ（いずれもデジタル信号）に従って、発振装置ＤＥＶ内への温度補償用データ７００入力に関する処理を行う。
【００１５】
発振装置ＤＥＶは、モード設定回路１００と、ＰＲＯＭ２００（Programmable Read on Memory）と、ＲＡＭ３００（Random Access Memory）と、温度補償回路４００と、水晶振動子５００と、発振回路６００とを有する。発振装置ＤＥＶでは、従来の発振装置ＯＤＥＶと同様に、ＲＡＭエミュレーションモード、ＰＲＯＭ書込モード、及び、ＰＲＯＭベリファリモードを有し、他方で、従来の発振装置ＯＤＥＶと異なり、端子遮断モードを更に有する。当該端子遮断モードでは、モード選択信号ＭＳの入力を受けるためのモード選択信号端子ＭＳ＿Ｔ、及び、データ信号ＤＴの入力を受けるためのデータ信号端子ＤＴ＿Ｔから不要信号等の外乱がモード設定回路１００やメモリへ侵入することを阻止することができるようにモード制御装置ＣＮＴを設定する（後述の工程１〜工程４に相当。）。４つのモードは、それぞれ、モード選択信号ＭＳ並びにデータ信号ＤＴにより特定され、各モードでの処理に必要なデータもまた、データ信号ＤＴにより与えられる。
【００１６】
モード制御装置ＣＮＴは、初段ユニット１０と、中後段ユニット２０と、遅延ユニット３０と、ヒューズユニット４０とを有する。
【００１７】
〈初段ユニット〉
初段ユニット１０は、クロック信号ＣＬＫに同期するモード選択信号ＭＳ及びデータ信号ＤＴの入力を受ける。初段ユニット１０は、前記モード選択信号ＭＳについて、モード選択信号端子ＭＳ＿Ｔに一端が接続された抵抗器１１ａと、当該抵抗器１１ａの他端及び接地電位ＧＮＤ間に設けられた第１のスイッチ回路であるＮＭＯＳトランジスタ１２ａと、当該モード選択信号ＭＳを受ける、『前段回路』である第１のクロックド・インバータ１３ａと、第１のクロックド・インバータ１３ａの出力端に一端が接続された抵抗器１４ａと、当該抵抗器１４ａの他端及び電源電位Ｖｄｄ間に設けられた第２のスイッチ回路であるＰＭＯＳトランジスタ１５ａと、第１のクロックド・インバータ１３ａの後段に設けられた第１のインバータ１６ａとを有する。
【００１８】
初段ユニット１０は、同様にして、前記データ信号ＤＴについて、データ信号端子ＤＴ＿Ｔに一端が接続された抵抗器１１ｂと、当該抵抗器１１ｂの他端及び接地電位ＧＮＤ間に設けられた第３のスイッチ回路であるＮＭＯＳトランジスタ１２ｂと、当該データ信号ＤＴを受ける、『前段回路』である第２のクロックド・インバータ１３ｂと、当該第２のクロックド・インバータ１３ｂの出力端に一端が接続された抵抗器１４ｂと、当該抵抗器１４ｂの他端及び電源電位Ｖｄｄ間に設けられた第４のスイッチ回路であるＰＭＯＳトランジスタ１５ｂと、第２のクロックド・インバータ１３ｂの後段に設けられた第２のインバータ１６ｂとを有する。
【００１９】
クロックド・インバータ１３ａ、１３ｂは、それぞれ、図８に図示された構成を有し、ヒューズユニット４０から出力される第１の初段制御用信号ｉｎ＿ｃｌｋ１及び第２の初段制御用信号ｉｎ＿ｃｌｋ２に従いつつ、モード選択信号端子ＭＳ＿Ｔ及びデータ信号端子ＤＴ＿Ｔから入力されるモード選択信号ＭＳ及びデータ信号ＤＴを、後段の第１、第２のインバータ１６ａ、１６ｂに出力する。第１、第２のインバータ１６ａ、１６ｂは後述する中後段ユニットへを初段出力信号として供給する。
【００２０】
〈中後段ユニット〉
中後段ユニット２０は、モード選択信号ＭＳについて、第５のスイッチ回路であるトランスミッションゲート２１ａ（相互に並列接続されたＰＭＯＳトランジスタとＮＭＯＳトランジスタとからなる。）と、トランスミッションゲート２１ａの出力端及び電源電位Ｖｄｄ間に設けられた第６のスイッチ回路であるＰＭＯＳトランジスタ２２ａと、前記トランスミッションゲート２１ａの後段に設けられた、『後段回路』である第１のバッファ２３ａとを有する。更に中後段ユニット２０は、データ信号ＤＴについて、第７のスイッチ回路であるトランスミッションゲート２１ｂ（トランスミッションゲート２１ａと同様な構成を有する。）と、当該トランスミッションゲート２１ｂの出力端及び接地電位ＧＮＤ間に設けられた第８のスイッチ回路であるＮＭＯＳトランジスタ２２ｂと、前記トランスミッションゲート２１ｂの後段に設けられた、『後段回路』である第２のバッファ２３ｂとを有する。
【００２１】
中後段ユニット２０は、また、インバータ２４を有する。インバータ２４の入力端及び上記したＮＭＯＳトランジスタ２２ｂのゲート端には、遅延ユニット３０から出力される第１の制御信号ｃｎｔ１が入力され、また、当該インバータ２４の出力端と上記したＰＭＯＳトランジスタ２２ａのゲート端が相互に接続されている。
【００２２】
中後段ユニット２０は、更に、インバータ２５を有する。インバータ２５の入力端及び上記したトランスミッションゲート２１ａ、２１ｂ内のＰＭＯＳトランジスタのゲート端子には、遅延ユニット３０から出力される第２の制御信号ｃｎｔ２が入力され、また、当該インバータ２５の出力端と前記トランスミッションゲート２２ａ、２２ｂ内のＮＭＯＳトランジスタのゲート端子とが相互に接続されている。
そして、第１、第２のバッファ２３ａ、２３ｂは、被制御装置へ中後段出力信号として供給する。
【００２３】
〈遅延ユニット〉
遅延ユニット３０は、第１の遅延回路３１と、第２の遅延回路３２とを有する。第１、第２の遅延回路３１、３２は、共に、モード設定回路１００から切換信号ｓｗを受けて第１の遅延回路３１が第１の制御信号ｃｎｔ１を出力し、第２の遅延回路３２が第１の制御信号ｃｎｔ２を出力する。当該切換信号ｓｗを受けてから第１の遅延回路３１が第１の制御信号ｃｎｔ１を出力するまでの時間（遅延時間）は、前記切換信号ｓｗを受けてから第２の遅延回路３２が第２の制御信号ｃｎｔ２を出力するまでの時間（遅延時間）よりも短い。
【００２４】
〈ヒューズユニット〉
ヒューズユニット４０は、発振装置ＤＥＶから出力される遮断信号ｃｕｔをゲート端に受けるＮＭＯＳトランジスタ４１と、第１のカレントミラー回路４２と、前記ＮＭＯＳトランジスタ４１及び前記第１のカレントミラー回路４２間に設けられた抵抗器４３と、当該第１のカレントミラー回路４２と接地電位ＧＮＤ間に設けられた抵抗器４４と、前記第１のカレントミラー回路４２にゲート端が接続された遮断用ＮＭＯＳトランジスタ４５と、当該遮断用ＮＭＯＳトランジスタ４５と電源電位Ｖｄｄ間に設けられたヒューズ４６（ポリシリコンヒューズ）と、第２のカレントミラー回路４７と、当該第２のカレントミラー回路４７及び電源電位Ｖｄｄ間に設けられた抵抗器４８と、前記ヒューズ４６の一端と前記遮断用ＮＭＯＳトランジスタ４５のドレイン端、及び前記第２のカレントミラー回路４７の出力端とがその入力端に接続されたインバータ４９とを有する。
【００２５】
インバータ４９の入力端に印加される電圧は、第１の初段制御用信号ｉｎ＿ｃｌｋ１として、また、インバータ４９の出力電圧は、第２の初段制御用信号ｉｎ＿ｃｌｋ２として、初段ユニット１０に出力される。
【００２６】
《動作》
実施例の発振システムＳＹＳの動作について図２〜図７を用いて説明する。
【００２７】
説明及び理解を容易にすべく、発振システムＳＹＳの初期の状態は、図２に示されるように、初段ユニット１０内の第１、第２のクロックド・インバータ１３ａ、１３ｂは、『導通状態』（第１、第２の初段制御用信号ｉｎ＿ｃｌｋ１、ｉｎ＿ｃｌｋ２を受けており、第１、第２のクロックド・インバータ１３ａ、１３ｂに入力されたモード選択信号ＭＳ及びデータ信号ＤＴを出力することが可能な状態。）であり、第５、第７のトランスミッションゲート２１ａ、２１ｂは、『導通状態』であり、第１、第２のバッファ２３ａ、２３ｂは、ＰＭＯＳトランジスタ２２ａ及びＮＭＯＳトランジスタ２２ｂによってその入力端に強制的に「１」又は「０」が印加されていない『導通状態』である。全体を要約すれば、初期には、モード選択信号端子ＭＳ＿Ｔに与えられるモード選択信号ＭＳ、及び、データ信号端子ＤＴ＿Ｔに与えられるデータ信号ＤＴが、発振装置ＤＥＶ内のモード設定回路１００にそのまま到達することができる状態である。
【００２８】
説明では、また、”正論理”を採用し、即ち、電源電位Ｖｄｄを「１」（Ｈｉｇｈ信号）とし、接地電位ＧＮＤを「０」（Ｌｏｗ信号）とする。
【００２９】
説明では、さらに、中後段ユニット２０内の第１のバッファ２３ａから、「１」の許可信号（後述）又はＰＭＯＳトランジスタ２２ａが強制的に設定する信号が出力されるとき、モード設定回路１００は、第２のバッファ２３ｂから出力されるデータ信号ＤＴを受け付けるものである。
【００３０】
工程１：第１の工程である工程１では、例えば、前記発振システム回路ＳＹＳの製造過程で、上記初期の状態の発振システム回路ＳＹＳに温度補償用データ７００に関する処理（ＲＡＭエミュレーションモード、ＰＲＯＭ書込モード、及び、ＰＲＯＭベリファリモード）を経た後、図３及び図７の工程１に示されるように、モード制御装置ＣＮＴにモード選択信号ＭＳ「１」が持続的に入力されている間、クロック信号ＣＬＫに同期して「端子遮断モード」の開始を表わす「１１１１」であるデータ信号ＤＴがデータ信号端子ＤＴ＿Ｔに入力された後、手段ユニット１０、中後段ユニット２０を介してモード設定回路に供給される。
尚、ＲＡＭエミュレーションモードでは、前記温度補償回路４００が、初段ユニット１０と中後段ユニット２０とを介して供給を受けたデータ信号ＤＴに基づくＲＡＭ３００に一時的に格納された温度補償用データを用いて前記水晶振動子５００と発振回路６００とからなる水晶発振装置の発振動作について前記温度補償を行うことにより、当該温度補償の動作を確認する。上記したＲＡＭエミュレーションモードに引き続き行うＰＲＯＭ書込モードでは、前記ＲＡＭ３００に一時的に格納されている前記温度補償用データをＰＲＯＭ２００に固定的に書き込む（図１に示す温度補償データ７００）。前記ＰＲＯＭ書込モードに引き続くＰＲＯＭベリファイモードでは、前記ＰＲＯＭ２００に固定的に書き込んだ温度補償用データ７００の内容を検証するものである。
【００３１】
工程２：第２の工程である工程２では、図４及び図７の工程２に示されるように、クロック信号ＣＬＫにおける５番目のパルスが入力されると、モード設定回路１００は、「１」の切換信号ｓｗを出力する。当該「１」の切換信号ｓｗを受けると、第１の遅延回路３１は、「１」の第１の制御信号ｃｎｔ１を出力し、また、第２の遅延回路３２は、前記第１の遅延回路３１が「１」の第１の制御信号ｃｎｔ１を出力することに僅かに遅れて、「１」の第２の制御信号ｃｎｔ２を出力する。
【００３２】
「１」の第１の制御信号ｃｎｔ１を受けると、インバータ２４は、「０」を出力し、これにより、ＰＭＯＳトランジスタ２２ａは、「オン」になる。この結果、第１のバッファ２３ａは、その入力端に「１」が入力され、そのまま、当該「１」、即ち、発振装置ＤＥＶの動作（モード設定回路１００の受け付け動作。）を保持すべき旨を示す「１」である『保持信号』を出力する。
【００３３】
また、「１」の第１の制御信号ｃｎｔ１を受けると、ＮＭＯＳトランジスタ２２ｂは、「オン」になり、これにより、第２のバッファ２３ｂは、その入力端に「０」が入力され、そのまま、当該「０」を出力する。
【００３４】
他方で、「１」の第２の制御信号ｃｎｔ２を受けると、インバータ２５は、「０」を出力する。さらに、前記「１」の第２の制御信号ｃｎｔ２及びインバータ２５からの信号「０」を受けると、トランスミッションゲート２１ａ、２１ｂは、『遮断状態』になる。
【００３５】
上記した、第１のバッファ２３ａからの『保持信号』の出力、及び、トランスミッションゲート２１ａ、２１ｂの『遮断状態』により、発振装置ＤＥＶの動作、即ち、モード設定回路１００の動作が保持される。
【００３６】
工程３：図５及び図７の工程３に示されるように、クロック信号ＣＬＫにおけるｎ番目（ｎは、任意の正の整数）のビット「１」が入力されると、モード設定回路１００は、ヒューズユニット４０に、「１」の遮断信号ｃｕｔを出力する。当該「１」の遮断信号ｃｕｔを受けると、ヒューズユニット４０では、ＮＭＯＳトランジスタ４１は、「オン」になり、これにより、第１のカレントミラー回路４２に、抵抗器４３により規定される電流ｉ１が流れるとともに、第１のカレントミラー回路４２のトランジスタ比に応じた電流ｉ２が流れる。電流ｉ２が高抵抗４４に流れることでＮＭＯＳトランジスタ４５のベース電圧が上昇し、当該遮断用ＮＭＯＳトランジスタ４５は、「オン」になり、これにより、ヒューズ４６に電流ｉ３（過大電流）が流れ、当該電流ｉ３により、ヒューズは切断され、即ち、「オープン」になる。
【００３７】
ヒューズ４６が「オープン」になると、第２のカレントミラー回路４７の引き込み電流によってインバータ４９の入力電位がほぼＧＮＤ電位になり、この結果、インバータ４９は「１」を出力する。換言すれば、ヒューズユニット４０は、「１」の遮断信号ｃｕｔを受けて「０」の第１の初段制御用信号ｉｎ＿ｃｌｋ１と、「１」の第２の初段制御用信号ｉｎ＿ｃｌｋ２を初段ユニット１０に出力する。前段ユニット１０では、前記「０」の第１の初段制御用信号ｉｎ＿ｃｌｋ１及び前記「１」の第２の初段制御用信号ｉｎ＿ｃｌｋ２信号が入力されると、第１、第２のクロックド・インバータ１３ａ、１３ｂは、出力端がハイインピーダンスの状態、即ち、『遮断状態』になり、また、ＮＭＯＳトランジスタ１２ａ、１２ｂは、「オフ」になるので、モード選択信号端子、データ信号端子からみて入力抵抗の値が大きい状態となる。しかしながら、このとき第１のバッファ２３ａは、『保持信号』を出力し続けることから、発振装置ＤＥＶの動作は、工程２での設定状態が引き続き維持される。
【００３８】
工程４：図６及び図７の工程４に示されるように、前記発振システム回路ＳＹＳは、モード選択信号ＭＳが「０」に設定されることによって、初段ユニット１０の第１、第２のクロックド・インバータ１３ａ、１３ｂは、『遮断状態』となる。
【００３９】
また、電源電圧Ｖｄｄが再投入された後、初段ユニット１０では、第１、第２のクロックド・インバータ１３ａ、１３ｂは、『遮断状態』のままである。すなわち、製品出荷後にユーザー側で電源電圧Ｖｄｄを投入した場合においても、初段ユニット１０は遮断状態が維持される。
【００４０】
他方で、ヒューズユニット４０では、ヒューズ４６が「オープン（切断）」であることから、第１の初段制御用信号ｉｎ＿ｃｌｋ１は、実質的に「０」のままである。当該「０」である第１の初段制御用信号ｉｎ＿ｃｌｋ１を受けると、初段ユニット１０内のＰＭＯＳトランジスタ１５ａ、ＰＭＯＳトランジスタ１５ｂは、「オン」になり、これにより、インバータ１６ａ、１６ｂは、その入力端に「１」が印加され、その結果として、出力端から「０」を出力する。
【００４１】
第１、第２のインバータ１６ａ、１６ｂから「０」を受けると、トランスミッションゲート２１ａ、２１ｂは、前記「０」をそのまま出力し、当該「０」を受けると、第１、第２のバッファ２３ａ、２３ｂは、当該「０」をそのまま出力し、即ち、前記発振装置ＤＥＶに前記動作（データ信号ＤＴの受付動作）を禁止する『禁止信号』を出力する。
【００４２】
《効果》
上記した発振システムＳＹＳによれば、工程４以後には、仮に、モード選択信号端子ＭＳ＿Ｔ及びデータ信号端子ＤＴ＿Ｔに外乱が加わって、例えば、モード選択信号端子ＭＳ＿Ｔに、発振装置ＤＥＶの動作（モード設定回路１００によるデータ信号ＤＴの受付動作）の許否に悪影響を及ぼし得る外乱「１」が印加されても、クロックド・インバータ１３ａが『遮断状態』であることから、当該外乱「１」が、トランスミッションゲート２１ａ及びバッファ２３ａを経由してモード設定回路１００等に出力されることはなく、これにより、モード設定回路１００は、データ信号ＤＴを受け付けることができず、即ち、上記のような外乱「１」の影響に起因する不測の誤動作を回避することが可能となる。更に、ＮＭＯＳトランジスタ１２ａ、１２ｂがオフ状態であることによりモード選択信号端子ＭＳ＿Ｔとデータ信号端子ＤＴ＿Ｔとが接地電位ＧＮＤと切離され入力抵抗・入力インピーダンスが高い状態であるので例えば、発振システム回路ＳＹＳの電源電圧Ｖｄｄの端子とモード選択信号端子ＭＳ＿Ｔとの間が導電性異物等により短絡してしまっても、電源電圧Ｖｄｄの端子と接地電位ＧＮＤである配線とが短絡しないので発振システム回路や発振システム回路を搭載した装置の動作が停止するなどの誤動作が起きるのを防止することができる。
更に、発振システム回路を有する発振装置として発振システム回路を収容するパッケージに設けたデータ信号端子やモード選択信号端子等の信号端子構造を特殊なものとすることなく外乱による異常動作発生を防止することができるので、パッケージの設計自由度が広がり、発振装置の小型化、低価格化を十分達成させることができる。
【図面の簡単な説明】
【００４３】
【図１】実施例の発振システムの構成を示す図。
【図２】実施例の発振システムの動作を示す図（その１）。
【図３】実施例の発振システムの動作を示す図（その２）。
【図４】実施例の発振システムの動作を示す図（その３）。
【図５】実施例の発振システムの動作を示す図（その４）。
【図６】実施例の発振システムの動作を示す図（その５）。
【図７】実施例の発振システムの動作を示すタイミングチャート。
【図８】実施例のクロックド・インバータの構成を示す図。
【図９】従来の発振システムの構成を示す図。
【符号の説明】
【００４４】
ＳＹＳ…発振システム、ＣＮＴ…モード制御装置、ＤＥＶ…発振装置、１０…初段ユニット、２０…中後段ユニット、３０…遅延ユニット、４０…ヒューズユニット、１３ａ、１３ｂ…クロックド・インバータ、２３ａ、２３ｂ…バッファ。
【技術分野】
【０００１】
本発明は、回路動作の設定を行うデータを入力する為の信号入力端子を有するシステム回路に関し、データ入力後、信号入力用端子を電気的に切断可能とするシステム回路に関する。
【背景技術】
【０００２】
図９に示されような従来の発振システムＯＳＹＳでは、温度補償回路４０００は、ＰＲＯＭ２０００に記憶されている温度補償用データ７０００に従って、発振回路６０００による発振信号ＯＳＩＧ（水晶振動子５０００により規定される発振周波数を有する。）の周波数温度特性を安定させるよう温度補償を行う。当該温度補償を行うことに先立ち、ＰＲＯＭ２０００に当該温度補償用データ７０００を格納すべく、発振装置ＯＤＥＶは、モード選択信号ＭＳに従うモード設定回路１０００による制御下で、３つのモード、即ち、ＲＡＭエミュレーションモード、ＰＲＯＭ書込モード、及び、ＰＲＯＭベリファリモードを経ており、加えて、各モードでは、当該モードのために必要なデータ（図示せず。）が、データ信号ＤＴにより与えられる。
【０００３】
ＲＡＭエミュレーションモードでは、前記温度補償回路４０００が、ＲＡＭ３０００に一時的に格納された温度補償用データを用いて前記水晶振動子５０００と発振回路６０００とからなる水晶発振装置の発振動作について前記温度補償を行うことにより、当該温度補償の動作を確認する。上記したＲＡＭエミュレーションモードに引き続き行うＰＲＯＭ書込モードでは、前記ＲＡＭ３０００に一時的に格納されている前記温度補償用データをＰＲＯＭ２０００に固定的に書き込む（図９に示す温度補償データ７０００）。前記ＰＲＯＭ書込モードに引き続くＰＲＯＭベリファイモードでは、前記ＰＲＯＭ２０００に固定的に書き込んだ温度補償用データ７０００の内容を検証する。前記ＰＲＯＭ２０００への温度補償用データ７０００の書き込みに関連して、下記の特許文献１は、発振回路の温度補償のための最適パラメータをＰ−ＲＯＭに書き込むことを開示している。
【０００４】
【特許文献１】特許第３３１０５５０号公報
【特許文献２】特開平０８−３０７１５３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記したＰＲＯＭベリファイモードの終了の後に、前記モード選択信号ＭＳが入力される端子であるモード選択信号端子ＭＳ＿Ｔ、又は、前記データ信号ＤＴが入力される端子であるデータ信号端子ＤＴ＿Ｔから、前記モード設定回路１０００に誤動作を生じさせ得る外乱（信号端子と他の配線との間に導電性異物が付着すること等の影響によるモード選択信号端子やデータ信号端子への不要電圧・信号の供給）や雑音が印加されることがあり、当該外乱や雑音により、前記モード設定回路１０００が不測の動作を行うおそれがあるという問題があった。
このような問題発生を防止する方法としては特許文献２に開示された発明の如く、信号端子構造をデバイス実装面より物理的に浮かせた状態となるよう特殊なパッケージを利用する方法もあるが、この場合、パッケージ構造が複雑化する為、デバイスの小型化・低価格化が十分に達成できないという問題が発生する。
【課題を解決するための手段】
【０００６】
本発明に係る動作制御装置は、上記した課題を解決すべく、
請求項１の発明は、被制御装置と、動作制御装置と、モード選択信号端子と、データ信号端子とを有し、
前記動作制御装置が前記モード選択信号端子に入力されたモード選択信号と前記データ信号端子に入力されたデータ信号とを前記被制御装置に供給する機能を有するシステム回路であり、
前記被制御装置が、モード設定回路とメモリとを有し、
前記動作制御装置が、初段ユニットと中後段ユニットと遅延ユニットとヒューズユニットとを有し、
前記初段ユニットが、前記モード選択信号端子から供給された前記モード選択信号と前記データ信号端子から供給された前記データ信号とを初段出力信号として前記中後段ユニットへ供給するものであり、
前記中後段ユニットが、前記初段ユニットから供給された前記モード選択信号を前記モード設定回路に、前記初段ユニットから供給された前記データ信号を前記メモリと前記モード設定回路に、それぞれ中後段出力信号として供給するものであり、
前記遅延ユニットが、第１の遅延回路と、第２の遅延回路とを有し、
前記第１の遅延回路が、前記モード設定回路の切換信号に従い第１の制御信号を前記中後段ユニットに供給するものであり、
前記第２の遅延回路が、前記モード設定回路の制御信号に従い前記第１の制御信号の出力から遅れて第２の制御信号を前記中後段ユニットに供給するものであり、
前記ヒューズユニットが、前記モード設定回路の制御信号に従い前記第２の制御信号の出力から遅れて初段制御用信号を前記初段ユニットに供給するものであり、
前記中後段ユニットが、前記第１の制御信号を受けて該中後段ユニットの中後段出力信号をモード選択信号とデータ信号とを前記被制御装置の動作状態を保持させる為の保持信号に切り換えて出力する機能と、前記第２の制御信号を受けて前記初段ユニットとの前記モード選択信号及び前記データ信号の伝達路を遮断状態とする機能を有し、
前記初段ユニットが、前記初段制御用信号を受けて前記モード選択信号端子の入力インピーダンス及び入力抵抗の値と前記データ信号入力端子の入力インピーダンス及び入力抵抗の値とを大きくする機能と、該初段ユニットの前記初段出力信号を固定値とする機能を有する。
【０００７】
請求項２の発明は請求項１に加えて前記初段ユニットが、前記初段制御用信号を受けて固定値０の前記初段出力信号を出力するものであることを特徴とする。
【０００８】
請求項３の発明は、請求項１の発明に加えて、前記初段ユニットが、第１〜第４のスイッチ回路と、第１のクロックド・インバータと、第２のクロックド・インバータと、前記初段出力信号を出力する第１及び第２のインバータとを有し、
前記モード選択信号端子と固定電位間に第１のスイッチ回路を接続し、前記モード選択信号端子に第１のクロックド・インバータの入力端を接続し、前記第１のインバータの閾値電位よりも高電位の固定電位と前記第１のクロックド・インバータの出力端との間に第２のスイッチ回路を接続し、前記第１のクロックド・インバータの出力端と第１のインバータの入力端とを接続した構成と、
前記データ信号端子と固定電位間に第３のスイッチ回路を接続し、前記モード選択信号端子に第２のクロックド・インバータの入力端を接続し、前記第２のインバータの閾値電位よりも高電位の固定電位と前記第２のクロックド・インバータの出力端との間に第４のスイッチ回路を接続し、前記第２のクロックド・インバータの出力端と第２のインバータの入力端とを接続した構成と、を有し、
前記初段制御用信号による制御に基づき、前記第１のスイッチ回路と第３のスイッチ回路をオフに、第１のクロックド・インバータと第２のクロックド・インバータの出力インピーダンスを高インピーダンスに、前記第２のスイッチ回路と前記第４のスイッチ回路をオンにするものであることを特徴とする。
【０００９】
請求項４の発明は請求項１乃至３のいずれかの一項の発明に加えて、
前記中後段ユニットが、第５〜第８のスイッチ回路と、第１のバッファと、第２のバッファとを有し、
前記第１のバッファの入力端と前記手段ユニットの前記第１のインバータの出力端との間に前記第５のスイッチ回路を接続し、前記第１のバッファの入力端と固定電位間に前記第６のスイッチ回路を接続し、前記第１のバッファの出力端を前記モード設定回路側に接続した構成を有し、
前記第２のバッファの入力端と前記初段ユニットの前記第２のインバータの出力端との間に前記第７のスイッチ回路を接続し、前記第２のバッファの入力端と固定電位間に前記第８のスイッチ回路を接続し、前記第２のバッファの出力端を前記メモリ側に接続した構成を有し、
前記第１の制御信号による制御に基づき、前記第６のスイッチ回路と前記第８のスイッチ回路をオンに、前記第２の制御信号による制御に基づき、前記第５のスイッチ回路と前記第７のスイッチ回路をオフにするものであることを特徴とする。
【００１０】
請求項５の発明は請求項１乃至４のいずれか一項の発明に加えて、前記被制御装置が、圧電発振回路と、該圧電発振回路の周波数温度特性を補償する為の温度補償回路とを備え、
前記メモリに記憶されたデータに基づき前記温度補償回路の動作を制御する発振装置であることを特徴とする。
【００１１】
請求項６の発明は被制御装置と、動作制御装置と、モード選択信号端子と、データ信号端子とを有し、
前記動作制御装置が、初段ユニットと中後段ユニットと遅延ユニットとヒューズユニットとを有し、前記モード選択信号端子に入力されたモード選択信号と前記データ信号端子に入力されたデータ信号とを前記被制御装置に供給する機能を有し、
前記遅延ユニットが、第１の遅延回路と、第２の遅延回路とを有し、
前記被制御装置が、モード設定回路とメモリとを有するシステム回路の設定方法であり、
前記初段ユニットが、前記モード選択信号端子から供給された前記モード選択信号と前記データ信号端子から供給された前記データ信号とを初段出力信号として前記中後段ユニットへ供給する工程と、
前記中後段ユニットが、前記初段ユニットから供給された前記モード選択信号を前記モード設定回路に、前記初段ユニットから供給された前記データ信号を前記メモリと前記モード設定回路に、それぞれ中後段出力信号として供給する工程と、
前記第１の遅延回路が、前記モード設定回路の制御信号に従い第１の制御信号を前記中後段ユニットに供給する工程と、
前記第２の遅延回路が、前記モード設定回路の切換信号に従い前記第１の制御信号の出力から遅れて第２の制御信号を前記中後段ユニットに供給する工程と、
前記ヒューズユニットが、前記モード設定回路の制御信号に従い前記第２の制御信号の出力から遅れて初段制御用信号を前記初段ユニットに供給する工程と、
前記中後段ユニットが、前記第１の制御信号を受けて該中後段ユニットの中後段出力信号をモード選択信号とデータ信号とを前記被制御装置の動作状態を保持させる為の保持信号に切り換えて出力する工程と、
前記中後段ユニットが、前記第２の制御信号を受けて前記初段ユニットとの前記モード選択信号及び前記データ信号の伝達路を遮断状態とする工程と、
前記初段ユニットが、前記初段制御用信号を受けて前記モード選択信号端子の入力インピーダンス及び入力抵抗の値と前記データ信号入力端子の入力インピーダンス及び入力抵抗の値とを大きくするよう制御する工程と、
前記初段ユニットが、該初段ユニットの前記初段出力信号を固定値とするよう制御する工程と、を有する。
【００１２】
上記した本発明に係る動作制御装置は、前記被動作制御装置に前記動作を許可する前記第１の工程、前記被動作制御装置に前記動作を維持させる前記第２の工程、及び前記被動作制御装置に前記動作を引き続き維持させる前記第３の工程の後に、前記第４の工程で、前記前段回路の前記遮断状態及び前記後段回路の前記禁止状態により、前記被動作制御装置に前記動作を禁止させることから、前記被制御装置の前記動作の許否に悪影響を及ぼし得る外乱が混入したときであっても、当該外乱によって、前記被動作制御装置の前記動作が許可されてしまうような不測の事態を回避することが可能となる。
【発明を実施するための最良の形態】
【００１３】
本発明に係る動作制御装置の実施例について図面を参照して説明する。
【００１４】
《構成》
図１に示されるように、実施例の発振システム回路ＳＹＳは、『被動作制御装置』である発振装置ＤＥＶ、及び、『動作制御装置』であるモード制御装置ＣＮＴを含み、入力されるモード選択信号ＭＳ、データ信号ＤＴ、及び、クロック信号ＣＬＫ（いずれもデジタル信号）に従って、発振装置ＤＥＶ内への温度補償用データ７００入力に関する処理を行う。
【００１５】
発振装置ＤＥＶは、モード設定回路１００と、ＰＲＯＭ２００（Programmable Read on Memory）と、ＲＡＭ３００（Random Access Memory）と、温度補償回路４００と、水晶振動子５００と、発振回路６００とを有する。発振装置ＤＥＶでは、従来の発振装置ＯＤＥＶと同様に、ＲＡＭエミュレーションモード、ＰＲＯＭ書込モード、及び、ＰＲＯＭベリファリモードを有し、他方で、従来の発振装置ＯＤＥＶと異なり、端子遮断モードを更に有する。当該端子遮断モードでは、モード選択信号ＭＳの入力を受けるためのモード選択信号端子ＭＳ＿Ｔ、及び、データ信号ＤＴの入力を受けるためのデータ信号端子ＤＴ＿Ｔから不要信号等の外乱がモード設定回路１００やメモリへ侵入することを阻止することができるようにモード制御装置ＣＮＴを設定する（後述の工程１〜工程４に相当。）。４つのモードは、それぞれ、モード選択信号ＭＳ並びにデータ信号ＤＴにより特定され、各モードでの処理に必要なデータもまた、データ信号ＤＴにより与えられる。
【００１６】
モード制御装置ＣＮＴは、初段ユニット１０と、中後段ユニット２０と、遅延ユニット３０と、ヒューズユニット４０とを有する。
【００１７】
〈初段ユニット〉
初段ユニット１０は、クロック信号ＣＬＫに同期するモード選択信号ＭＳ及びデータ信号ＤＴの入力を受ける。初段ユニット１０は、前記モード選択信号ＭＳについて、モード選択信号端子ＭＳ＿Ｔに一端が接続された抵抗器１１ａと、当該抵抗器１１ａの他端及び接地電位ＧＮＤ間に設けられた第１のスイッチ回路であるＮＭＯＳトランジスタ１２ａと、当該モード選択信号ＭＳを受ける、『前段回路』である第１のクロックド・インバータ１３ａと、第１のクロックド・インバータ１３ａの出力端に一端が接続された抵抗器１４ａと、当該抵抗器１４ａの他端及び電源電位Ｖｄｄ間に設けられた第２のスイッチ回路であるＰＭＯＳトランジスタ１５ａと、第１のクロックド・インバータ１３ａの後段に設けられた第１のインバータ１６ａとを有する。
【００１８】
初段ユニット１０は、同様にして、前記データ信号ＤＴについて、データ信号端子ＤＴ＿Ｔに一端が接続された抵抗器１１ｂと、当該抵抗器１１ｂの他端及び接地電位ＧＮＤ間に設けられた第３のスイッチ回路であるＮＭＯＳトランジスタ１２ｂと、当該データ信号ＤＴを受ける、『前段回路』である第２のクロックド・インバータ１３ｂと、当該第２のクロックド・インバータ１３ｂの出力端に一端が接続された抵抗器１４ｂと、当該抵抗器１４ｂの他端及び電源電位Ｖｄｄ間に設けられた第４のスイッチ回路であるＰＭＯＳトランジスタ１５ｂと、第２のクロックド・インバータ１３ｂの後段に設けられた第２のインバータ１６ｂとを有する。
【００１９】
クロックド・インバータ１３ａ、１３ｂは、それぞれ、図８に図示された構成を有し、ヒューズユニット４０から出力される第１の初段制御用信号ｉｎ＿ｃｌｋ１及び第２の初段制御用信号ｉｎ＿ｃｌｋ２に従いつつ、モード選択信号端子ＭＳ＿Ｔ及びデータ信号端子ＤＴ＿Ｔから入力されるモード選択信号ＭＳ及びデータ信号ＤＴを、後段の第１、第２のインバータ１６ａ、１６ｂに出力する。第１、第２のインバータ１６ａ、１６ｂは後述する中後段ユニットへを初段出力信号として供給する。
【００２０】
〈中後段ユニット〉
中後段ユニット２０は、モード選択信号ＭＳについて、第５のスイッチ回路であるトランスミッションゲート２１ａ（相互に並列接続されたＰＭＯＳトランジスタとＮＭＯＳトランジスタとからなる。）と、トランスミッションゲート２１ａの出力端及び電源電位Ｖｄｄ間に設けられた第６のスイッチ回路であるＰＭＯＳトランジスタ２２ａと、前記トランスミッションゲート２１ａの後段に設けられた、『後段回路』である第１のバッファ２３ａとを有する。更に中後段ユニット２０は、データ信号ＤＴについて、第７のスイッチ回路であるトランスミッションゲート２１ｂ（トランスミッションゲート２１ａと同様な構成を有する。）と、当該トランスミッションゲート２１ｂの出力端及び接地電位ＧＮＤ間に設けられた第８のスイッチ回路であるＮＭＯＳトランジスタ２２ｂと、前記トランスミッションゲート２１ｂの後段に設けられた、『後段回路』である第２のバッファ２３ｂとを有する。
【００２１】
中後段ユニット２０は、また、インバータ２４を有する。インバータ２４の入力端及び上記したＮＭＯＳトランジスタ２２ｂのゲート端には、遅延ユニット３０から出力される第１の制御信号ｃｎｔ１が入力され、また、当該インバータ２４の出力端と上記したＰＭＯＳトランジスタ２２ａのゲート端が相互に接続されている。
【００２２】
中後段ユニット２０は、更に、インバータ２５を有する。インバータ２５の入力端及び上記したトランスミッションゲート２１ａ、２１ｂ内のＰＭＯＳトランジスタのゲート端子には、遅延ユニット３０から出力される第２の制御信号ｃｎｔ２が入力され、また、当該インバータ２５の出力端と前記トランスミッションゲート２２ａ、２２ｂ内のＮＭＯＳトランジスタのゲート端子とが相互に接続されている。
そして、第１、第２のバッファ２３ａ、２３ｂは、被制御装置へ中後段出力信号として供給する。
【００２３】
〈遅延ユニット〉
遅延ユニット３０は、第１の遅延回路３１と、第２の遅延回路３２とを有する。第１、第２の遅延回路３１、３２は、共に、モード設定回路１００から切換信号ｓｗを受けて第１の遅延回路３１が第１の制御信号ｃｎｔ１を出力し、第２の遅延回路３２が第１の制御信号ｃｎｔ２を出力する。当該切換信号ｓｗを受けてから第１の遅延回路３１が第１の制御信号ｃｎｔ１を出力するまでの時間（遅延時間）は、前記切換信号ｓｗを受けてから第２の遅延回路３２が第２の制御信号ｃｎｔ２を出力するまでの時間（遅延時間）よりも短い。
【００２４】
〈ヒューズユニット〉
ヒューズユニット４０は、発振装置ＤＥＶから出力される遮断信号ｃｕｔをゲート端に受けるＮＭＯＳトランジスタ４１と、第１のカレントミラー回路４２と、前記ＮＭＯＳトランジスタ４１及び前記第１のカレントミラー回路４２間に設けられた抵抗器４３と、当該第１のカレントミラー回路４２と接地電位ＧＮＤ間に設けられた抵抗器４４と、前記第１のカレントミラー回路４２にゲート端が接続された遮断用ＮＭＯＳトランジスタ４５と、当該遮断用ＮＭＯＳトランジスタ４５と電源電位Ｖｄｄ間に設けられたヒューズ４６（ポリシリコンヒューズ）と、第２のカレントミラー回路４７と、当該第２のカレントミラー回路４７及び電源電位Ｖｄｄ間に設けられた抵抗器４８と、前記ヒューズ４６の一端と前記遮断用ＮＭＯＳトランジスタ４５のドレイン端、及び前記第２のカレントミラー回路４７の出力端とがその入力端に接続されたインバータ４９とを有する。
【００２５】
インバータ４９の入力端に印加される電圧は、第１の初段制御用信号ｉｎ＿ｃｌｋ１として、また、インバータ４９の出力電圧は、第２の初段制御用信号ｉｎ＿ｃｌｋ２として、初段ユニット１０に出力される。
【００２６】
《動作》
実施例の発振システムＳＹＳの動作について図２〜図７を用いて説明する。
【００２７】
説明及び理解を容易にすべく、発振システムＳＹＳの初期の状態は、図２に示されるように、初段ユニット１０内の第１、第２のクロックド・インバータ１３ａ、１３ｂは、『導通状態』（第１、第２の初段制御用信号ｉｎ＿ｃｌｋ１、ｉｎ＿ｃｌｋ２を受けており、第１、第２のクロックド・インバータ１３ａ、１３ｂに入力されたモード選択信号ＭＳ及びデータ信号ＤＴを出力することが可能な状態。）であり、第５、第７のトランスミッションゲート２１ａ、２１ｂは、『導通状態』であり、第１、第２のバッファ２３ａ、２３ｂは、ＰＭＯＳトランジスタ２２ａ及びＮＭＯＳトランジスタ２２ｂによってその入力端に強制的に「１」又は「０」が印加されていない『導通状態』である。全体を要約すれば、初期には、モード選択信号端子ＭＳ＿Ｔに与えられるモード選択信号ＭＳ、及び、データ信号端子ＤＴ＿Ｔに与えられるデータ信号ＤＴが、発振装置ＤＥＶ内のモード設定回路１００にそのまま到達することができる状態である。
【００２８】
説明では、また、”正論理”を採用し、即ち、電源電位Ｖｄｄを「１」（Ｈｉｇｈ信号）とし、接地電位ＧＮＤを「０」（Ｌｏｗ信号）とする。
【００２９】
説明では、さらに、中後段ユニット２０内の第１のバッファ２３ａから、「１」の許可信号（後述）又はＰＭＯＳトランジスタ２２ａが強制的に設定する信号が出力されるとき、モード設定回路１００は、第２のバッファ２３ｂから出力されるデータ信号ＤＴを受け付けるものである。
【００３０】
工程１：第１の工程である工程１では、例えば、前記発振システム回路ＳＹＳの製造過程で、上記初期の状態の発振システム回路ＳＹＳに温度補償用データ７００に関する処理（ＲＡＭエミュレーションモード、ＰＲＯＭ書込モード、及び、ＰＲＯＭベリファリモード）を経た後、図３及び図７の工程１に示されるように、モード制御装置ＣＮＴにモード選択信号ＭＳ「１」が持続的に入力されている間、クロック信号ＣＬＫに同期して「端子遮断モード」の開始を表わす「１１１１」であるデータ信号ＤＴがデータ信号端子ＤＴ＿Ｔに入力された後、手段ユニット１０、中後段ユニット２０を介してモード設定回路に供給される。
尚、ＲＡＭエミュレーションモードでは、前記温度補償回路４００が、初段ユニット１０と中後段ユニット２０とを介して供給を受けたデータ信号ＤＴに基づくＲＡＭ３００に一時的に格納された温度補償用データを用いて前記水晶振動子５００と発振回路６００とからなる水晶発振装置の発振動作について前記温度補償を行うことにより、当該温度補償の動作を確認する。上記したＲＡＭエミュレーションモードに引き続き行うＰＲＯＭ書込モードでは、前記ＲＡＭ３００に一時的に格納されている前記温度補償用データをＰＲＯＭ２００に固定的に書き込む（図１に示す温度補償データ７００）。前記ＰＲＯＭ書込モードに引き続くＰＲＯＭベリファイモードでは、前記ＰＲＯＭ２００に固定的に書き込んだ温度補償用データ７００の内容を検証するものである。
【００３１】
工程２：第２の工程である工程２では、図４及び図７の工程２に示されるように、クロック信号ＣＬＫにおける５番目のパルスが入力されると、モード設定回路１００は、「１」の切換信号ｓｗを出力する。当該「１」の切換信号ｓｗを受けると、第１の遅延回路３１は、「１」の第１の制御信号ｃｎｔ１を出力し、また、第２の遅延回路３２は、前記第１の遅延回路３１が「１」の第１の制御信号ｃｎｔ１を出力することに僅かに遅れて、「１」の第２の制御信号ｃｎｔ２を出力する。
【００３２】
「１」の第１の制御信号ｃｎｔ１を受けると、インバータ２４は、「０」を出力し、これにより、ＰＭＯＳトランジスタ２２ａは、「オン」になる。この結果、第１のバッファ２３ａは、その入力端に「１」が入力され、そのまま、当該「１」、即ち、発振装置ＤＥＶの動作（モード設定回路１００の受け付け動作。）を保持すべき旨を示す「１」である『保持信号』を出力する。
【００３３】
また、「１」の第１の制御信号ｃｎｔ１を受けると、ＮＭＯＳトランジスタ２２ｂは、「オン」になり、これにより、第２のバッファ２３ｂは、その入力端に「０」が入力され、そのまま、当該「０」を出力する。
【００３４】
他方で、「１」の第２の制御信号ｃｎｔ２を受けると、インバータ２５は、「０」を出力する。さらに、前記「１」の第２の制御信号ｃｎｔ２及びインバータ２５からの信号「０」を受けると、トランスミッションゲート２１ａ、２１ｂは、『遮断状態』になる。
【００３５】
上記した、第１のバッファ２３ａからの『保持信号』の出力、及び、トランスミッションゲート２１ａ、２１ｂの『遮断状態』により、発振装置ＤＥＶの動作、即ち、モード設定回路１００の動作が保持される。
【００３６】
工程３：図５及び図７の工程３に示されるように、クロック信号ＣＬＫにおけるｎ番目（ｎは、任意の正の整数）のビット「１」が入力されると、モード設定回路１００は、ヒューズユニット４０に、「１」の遮断信号ｃｕｔを出力する。当該「１」の遮断信号ｃｕｔを受けると、ヒューズユニット４０では、ＮＭＯＳトランジスタ４１は、「オン」になり、これにより、第１のカレントミラー回路４２に、抵抗器４３により規定される電流ｉ１が流れるとともに、第１のカレントミラー回路４２のトランジスタ比に応じた電流ｉ２が流れる。電流ｉ２が高抵抗４４に流れることでＮＭＯＳトランジスタ４５のベース電圧が上昇し、当該遮断用ＮＭＯＳトランジスタ４５は、「オン」になり、これにより、ヒューズ４６に電流ｉ３（過大電流）が流れ、当該電流ｉ３により、ヒューズは切断され、即ち、「オープン」になる。
【００３７】
ヒューズ４６が「オープン」になると、第２のカレントミラー回路４７の引き込み電流によってインバータ４９の入力電位がほぼＧＮＤ電位になり、この結果、インバータ４９は「１」を出力する。換言すれば、ヒューズユニット４０は、「１」の遮断信号ｃｕｔを受けて「０」の第１の初段制御用信号ｉｎ＿ｃｌｋ１と、「１」の第２の初段制御用信号ｉｎ＿ｃｌｋ２を初段ユニット１０に出力する。前段ユニット１０では、前記「０」の第１の初段制御用信号ｉｎ＿ｃｌｋ１及び前記「１」の第２の初段制御用信号ｉｎ＿ｃｌｋ２信号が入力されると、第１、第２のクロックド・インバータ１３ａ、１３ｂは、出力端がハイインピーダンスの状態、即ち、『遮断状態』になり、また、ＮＭＯＳトランジスタ１２ａ、１２ｂは、「オフ」になるので、モード選択信号端子、データ信号端子からみて入力抵抗の値が大きい状態となる。しかしながら、このとき第１のバッファ２３ａは、『保持信号』を出力し続けることから、発振装置ＤＥＶの動作は、工程２での設定状態が引き続き維持される。
【００３８】
工程４：図６及び図７の工程４に示されるように、前記発振システム回路ＳＹＳは、モード選択信号ＭＳが「０」に設定されることによって、初段ユニット１０の第１、第２のクロックド・インバータ１３ａ、１３ｂは、『遮断状態』となる。
【００３９】
また、電源電圧Ｖｄｄが再投入された後、初段ユニット１０では、第１、第２のクロックド・インバータ１３ａ、１３ｂは、『遮断状態』のままである。すなわち、製品出荷後にユーザー側で電源電圧Ｖｄｄを投入した場合においても、初段ユニット１０は遮断状態が維持される。
【００４０】
他方で、ヒューズユニット４０では、ヒューズ４６が「オープン（切断）」であることから、第１の初段制御用信号ｉｎ＿ｃｌｋ１は、実質的に「０」のままである。当該「０」である第１の初段制御用信号ｉｎ＿ｃｌｋ１を受けると、初段ユニット１０内のＰＭＯＳトランジスタ１５ａ、ＰＭＯＳトランジスタ１５ｂは、「オン」になり、これにより、インバータ１６ａ、１６ｂは、その入力端に「１」が印加され、その結果として、出力端から「０」を出力する。
【００４１】
第１、第２のインバータ１６ａ、１６ｂから「０」を受けると、トランスミッションゲート２１ａ、２１ｂは、前記「０」をそのまま出力し、当該「０」を受けると、第１、第２のバッファ２３ａ、２３ｂは、当該「０」をそのまま出力し、即ち、前記発振装置ＤＥＶに前記動作（データ信号ＤＴの受付動作）を禁止する『禁止信号』を出力する。
【００４２】
《効果》
上記した発振システムＳＹＳによれば、工程４以後には、仮に、モード選択信号端子ＭＳ＿Ｔ及びデータ信号端子ＤＴ＿Ｔに外乱が加わって、例えば、モード選択信号端子ＭＳ＿Ｔに、発振装置ＤＥＶの動作（モード設定回路１００によるデータ信号ＤＴの受付動作）の許否に悪影響を及ぼし得る外乱「１」が印加されても、クロックド・インバータ１３ａが『遮断状態』であることから、当該外乱「１」が、トランスミッションゲート２１ａ及びバッファ２３ａを経由してモード設定回路１００等に出力されることはなく、これにより、モード設定回路１００は、データ信号ＤＴを受け付けることができず、即ち、上記のような外乱「１」の影響に起因する不測の誤動作を回避することが可能となる。更に、ＮＭＯＳトランジスタ１２ａ、１２ｂがオフ状態であることによりモード選択信号端子ＭＳ＿Ｔとデータ信号端子ＤＴ＿Ｔとが接地電位ＧＮＤと切離され入力抵抗・入力インピーダンスが高い状態であるので例えば、発振システム回路ＳＹＳの電源電圧Ｖｄｄの端子とモード選択信号端子ＭＳ＿Ｔとの間が導電性異物等により短絡してしまっても、電源電圧Ｖｄｄの端子と接地電位ＧＮＤである配線とが短絡しないので発振システム回路や発振システム回路を搭載した装置の動作が停止するなどの誤動作が起きるのを防止することができる。
更に、発振システム回路を有する発振装置として発振システム回路を収容するパッケージに設けたデータ信号端子やモード選択信号端子等の信号端子構造を特殊なものとすることなく外乱による異常動作発生を防止することができるので、パッケージの設計自由度が広がり、発振装置の小型化、低価格化を十分達成させることができる。
【図面の簡単な説明】
【００４３】
【図１】実施例の発振システムの構成を示す図。
【図２】実施例の発振システムの動作を示す図（その１）。
【図３】実施例の発振システムの動作を示す図（その２）。
【図４】実施例の発振システムの動作を示す図（その３）。
【図５】実施例の発振システムの動作を示す図（その４）。
【図６】実施例の発振システムの動作を示す図（その５）。
【図７】実施例の発振システムの動作を示すタイミングチャート。
【図８】実施例のクロックド・インバータの構成を示す図。
【図９】従来の発振システムの構成を示す図。
【符号の説明】
【００４４】
ＳＹＳ…発振システム、ＣＮＴ…モード制御装置、ＤＥＶ…発振装置、１０…初段ユニット、２０…中後段ユニット、３０…遅延ユニット、４０…ヒューズユニット、１３ａ、１３ｂ…クロックド・インバータ、２３ａ、２３ｂ…バッファ。
【特許請求の範囲】
【請求項１】
被制御装置と、動作制御装置と、モード選択信号端子と、データ信号端子とを有し、
前記動作制御装置が前記モード選択信号端子に入力されたモード選択信号と前記データ信号端子に入力されたデータ信号とを前記被制御装置に供給する機能を有するシステム回路であり、
前記被制御装置が、モード設定回路とメモリとを有し、
前記動作制御装置が、初段ユニットと中後段ユニットと遅延ユニットとヒューズユニットとを有し、
前記初段ユニットが、前記モード選択信号端子から供給された前記モード選択信号と前記データ信号端子から供給された前記データ信号とを初段出力信号として前記中後段ユニットへ供給するものであり、
前記中後段ユニットが、前記初段ユニットから供給された前記モード選択信号を前記モード設定回路に、前記初段ユニットから供給された前記データ信号を前記メモリと前記モード設定回路に、それぞれ中後段出力信号として供給するものであり、
前記遅延ユニットが、第１の遅延回路と、第２の遅延回路とを有し、
前記第１の遅延回路が、前記モード設定回路の切換信号に従い第１の制御信号を前記中後段ユニットに供給するものであり、
前記第２の遅延回路が、前記モード設定回路の制御信号に従い前記第１の制御信号の出力から遅れて第２の制御信号を前記中後段ユニットに供給するものであり、
前記ヒューズユニットが、前記モード設定回路の制御信号に従い前記第２の制御信号の出力から遅れて初段制御用信号を前記初段ユニットに供給するものであり、
前記中後段ユニットが、前記第１の制御信号を受けて該中後段ユニットの中後段出力信号をモード選択信号とデータ信号とを前記被制御装置の動作状態を保持させる為の保持信号に切り換えて出力する機能と、前記第２の制御信号を受けて前記初段ユニットとの前記モード選択信号及び前記データ信号の伝達路を遮断状態とする機能を有し、
前記初段ユニットが、前記初段制御用信号を受けて前記モード選択信号端子の入力インピーダンス及び入力抵抗の値と前記データ信号入力端子の入力インピーダンス及び入力抵抗の値とを大きくする機能と、該初段ユニットの前記初段出力信号を固定値とする機能を有するシステム回路。
【請求項２】
前記初段ユニットが、前記初段制御用信号を受けて固定値０の前記初段出力信号を出力するものであることを特徴とする請求項１に記載のシステム回路。
【請求項３】
前記初段ユニットが、第１〜第４のスイッチ回路と、第１のクロックド・インバータと、第２のクロックド・インバータと、前記初段出力信号を出力する第１及び第２のインバータとを有し、
前記モード選択信号端子と固定電位間に第１のスイッチ回路を接続し、前記モード選択信号端子に第１のクロックド・インバータの入力端を接続し、前記第１のインバータの閾値電位よりも高電位の固定電位と前記第１のクロックド・インバータの出力端との間に第２のスイッチ回路を接続し、前記第１のクロックド・インバータの出力端と第１のインバータの入力端とを接続した構成と、
前記データ信号端子と固定電位間に第３のスイッチ回路を接続し、前記モード選択信号端子に第２のクロックド・インバータの入力端を接続し、前記第２のインバータの閾値電位よりも高電位の固定電位と前記第２のクロックド・インバータの出力端との間に第４のスイッチ回路を接続し、前記第２のクロックド・インバータの出力端と第２のインバータの入力端とを接続した構成と、を有し、
前記初段制御用信号による制御に基づき、前記第１のスイッチ回路と第３のスイッチ回路をオフに、第１のクロックド・インバータと第２のクロックド・インバータの出力インピーダンスを高インピーダンスに、前記第２のスイッチ回路と前記第４のスイッチ回路をオンにするものであることを特徴とする請求項１に記載のシステム回路。
【請求項４】
前記中後段ユニットが、第５〜第８のスイッチ回路と、第１のバッファと、第２のバッファとを有し、
前記第１のバッファの入力端と前記手段ユニットの前記第１のインバータの出力端との間に前記第５のスイッチ回路を接続し、前記第１のバッファの入力端と固定電位間に前記第６のスイッチ回路を接続し、前記第１のバッファの出力端を前記モード設定回路側に接続した構成を有し、
前記第２のバッファの入力端と前記初段ユニットの前記第２のインバータの出力端との間に前記第７のスイッチ回路を接続し、前記第２のバッファの入力端と固定電位間に前記第８のスイッチ回路を接続し、前記第２のバッファの出力端を前記メモリ側に接続した構成を有し、
前記第１の制御信号による制御に基づき、前記第６のスイッチ回路と前記第８のスイッチ回路をオンに、前記第２の制御信号による制御に基づき、前記第５のスイッチ回路と前記第７のスイッチ回路をオフにするものであることを特徴とする請求項１乃至３のいずれか一項に記載のシステム回路。
【請求項５】
前記被制御装置が、圧電発振回路と、該圧電発振回路の周波数温度特性を補償する為の温度補償回路とを備え、
前記メモリに記憶されたデータに基づき前記温度補償回路の動作を制御する発振装置であることを特徴とする請求項１乃至４のいずれか一項に記載のシステム回路。
【請求項６】
被制御装置と、動作制御装置と、モード選択信号端子と、データ信号端子とを有し、
前記動作制御装置が、初段ユニットと中後段ユニットと遅延ユニットとヒューズユニットとを有し、前記モード選択信号端子に入力されたモード選択信号と前記データ信号端子に入力されたデータ信号とを前記被制御装置に供給する機能を有し、
前記遅延ユニットが、第１の遅延回路と、第２の遅延回路とを有し、
前記被制御装置が、モード設定回路とメモリとを有するシステム回路の設定方法であり、
前記初段ユニットが、前記モード選択信号端子から供給された前記モード選択信号と前記データ信号端子から供給された前記データ信号とを初段出力信号として前記中後段ユニットへ供給する工程と、
前記中後段ユニットが、前記初段ユニットから供給された前記モード選択信号を前記モード設定回路に、前記初段ユニットから供給された前記データ信号を前記メモリと前記モード設定回路に、それぞれ中後段出力信号として供給する工程と、
前記第１の遅延回路が、前記モード設定回路の制御信号に従い第１の制御信号を前記中後段ユニットに供給する工程と、
前記第２の遅延回路が、前記モード設定回路の切換信号に従い前記第１の制御信号の出力から遅れて第２の制御信号を前記中後段ユニットに供給する工程と、
前記ヒューズユニットが、前記モード設定回路の制御信号に従い前記第２の制御信号の出力から遅れて初段制御用信号を前記初段ユニットに供給する工程と、
前記中後段ユニットが、前記第１の制御信号を受けて該中後段ユニットの中後段出力信号をモード選択信号とデータ信号とを前記被制御装置の動作状態を保持させる為の保持信号に切り換えて出力する工程と、
前記中後段ユニットが、前記第２の制御信号を受けて前記初段ユニットとの前記モード選択信号及び前記データ信号の伝達路を遮断状態とする工程と、
前記初段ユニットが、前記初段制御用信号を受けて前記モード選択信号端子の入力インピーダンス及び入力抵抗の値と前記データ信号入力端子の入力インピーダンス及び入力抵抗の値とを大きくするよう制御する工程と、
前記初段ユニットが、該初段ユニットの前記初段出力信号を固定値とするよう制御する工程と、を有するシステム回路の設定方法。
【請求項１】
被制御装置と、動作制御装置と、モード選択信号端子と、データ信号端子とを有し、
前記動作制御装置が前記モード選択信号端子に入力されたモード選択信号と前記データ信号端子に入力されたデータ信号とを前記被制御装置に供給する機能を有するシステム回路であり、
前記被制御装置が、モード設定回路とメモリとを有し、
前記動作制御装置が、初段ユニットと中後段ユニットと遅延ユニットとヒューズユニットとを有し、
前記初段ユニットが、前記モード選択信号端子から供給された前記モード選択信号と前記データ信号端子から供給された前記データ信号とを初段出力信号として前記中後段ユニットへ供給するものであり、
前記中後段ユニットが、前記初段ユニットから供給された前記モード選択信号を前記モード設定回路に、前記初段ユニットから供給された前記データ信号を前記メモリと前記モード設定回路に、それぞれ中後段出力信号として供給するものであり、
前記遅延ユニットが、第１の遅延回路と、第２の遅延回路とを有し、
前記第１の遅延回路が、前記モード設定回路の切換信号に従い第１の制御信号を前記中後段ユニットに供給するものであり、
前記第２の遅延回路が、前記モード設定回路の制御信号に従い前記第１の制御信号の出力から遅れて第２の制御信号を前記中後段ユニットに供給するものであり、
前記ヒューズユニットが、前記モード設定回路の制御信号に従い前記第２の制御信号の出力から遅れて初段制御用信号を前記初段ユニットに供給するものであり、
前記中後段ユニットが、前記第１の制御信号を受けて該中後段ユニットの中後段出力信号をモード選択信号とデータ信号とを前記被制御装置の動作状態を保持させる為の保持信号に切り換えて出力する機能と、前記第２の制御信号を受けて前記初段ユニットとの前記モード選択信号及び前記データ信号の伝達路を遮断状態とする機能を有し、
前記初段ユニットが、前記初段制御用信号を受けて前記モード選択信号端子の入力インピーダンス及び入力抵抗の値と前記データ信号入力端子の入力インピーダンス及び入力抵抗の値とを大きくする機能と、該初段ユニットの前記初段出力信号を固定値とする機能を有するシステム回路。
【請求項２】
前記初段ユニットが、前記初段制御用信号を受けて固定値０の前記初段出力信号を出力するものであることを特徴とする請求項１に記載のシステム回路。
【請求項３】
前記初段ユニットが、第１〜第４のスイッチ回路と、第１のクロックド・インバータと、第２のクロックド・インバータと、前記初段出力信号を出力する第１及び第２のインバータとを有し、
前記モード選択信号端子と固定電位間に第１のスイッチ回路を接続し、前記モード選択信号端子に第１のクロックド・インバータの入力端を接続し、前記第１のインバータの閾値電位よりも高電位の固定電位と前記第１のクロックド・インバータの出力端との間に第２のスイッチ回路を接続し、前記第１のクロックド・インバータの出力端と第１のインバータの入力端とを接続した構成と、
前記データ信号端子と固定電位間に第３のスイッチ回路を接続し、前記モード選択信号端子に第２のクロックド・インバータの入力端を接続し、前記第２のインバータの閾値電位よりも高電位の固定電位と前記第２のクロックド・インバータの出力端との間に第４のスイッチ回路を接続し、前記第２のクロックド・インバータの出力端と第２のインバータの入力端とを接続した構成と、を有し、
前記初段制御用信号による制御に基づき、前記第１のスイッチ回路と第３のスイッチ回路をオフに、第１のクロックド・インバータと第２のクロックド・インバータの出力インピーダンスを高インピーダンスに、前記第２のスイッチ回路と前記第４のスイッチ回路をオンにするものであることを特徴とする請求項１に記載のシステム回路。
【請求項４】
前記中後段ユニットが、第５〜第８のスイッチ回路と、第１のバッファと、第２のバッファとを有し、
前記第１のバッファの入力端と前記手段ユニットの前記第１のインバータの出力端との間に前記第５のスイッチ回路を接続し、前記第１のバッファの入力端と固定電位間に前記第６のスイッチ回路を接続し、前記第１のバッファの出力端を前記モード設定回路側に接続した構成を有し、
前記第２のバッファの入力端と前記初段ユニットの前記第２のインバータの出力端との間に前記第７のスイッチ回路を接続し、前記第２のバッファの入力端と固定電位間に前記第８のスイッチ回路を接続し、前記第２のバッファの出力端を前記メモリ側に接続した構成を有し、
前記第１の制御信号による制御に基づき、前記第６のスイッチ回路と前記第８のスイッチ回路をオンに、前記第２の制御信号による制御に基づき、前記第５のスイッチ回路と前記第７のスイッチ回路をオフにするものであることを特徴とする請求項１乃至３のいずれか一項に記載のシステム回路。
【請求項５】
前記被制御装置が、圧電発振回路と、該圧電発振回路の周波数温度特性を補償する為の温度補償回路とを備え、
前記メモリに記憶されたデータに基づき前記温度補償回路の動作を制御する発振装置であることを特徴とする請求項１乃至４のいずれか一項に記載のシステム回路。
【請求項６】
被制御装置と、動作制御装置と、モード選択信号端子と、データ信号端子とを有し、
前記動作制御装置が、初段ユニットと中後段ユニットと遅延ユニットとヒューズユニットとを有し、前記モード選択信号端子に入力されたモード選択信号と前記データ信号端子に入力されたデータ信号とを前記被制御装置に供給する機能を有し、
前記遅延ユニットが、第１の遅延回路と、第２の遅延回路とを有し、
前記被制御装置が、モード設定回路とメモリとを有するシステム回路の設定方法であり、
前記初段ユニットが、前記モード選択信号端子から供給された前記モード選択信号と前記データ信号端子から供給された前記データ信号とを初段出力信号として前記中後段ユニットへ供給する工程と、
前記中後段ユニットが、前記初段ユニットから供給された前記モード選択信号を前記モード設定回路に、前記初段ユニットから供給された前記データ信号を前記メモリと前記モード設定回路に、それぞれ中後段出力信号として供給する工程と、
前記第１の遅延回路が、前記モード設定回路の制御信号に従い第１の制御信号を前記中後段ユニットに供給する工程と、
前記第２の遅延回路が、前記モード設定回路の切換信号に従い前記第１の制御信号の出力から遅れて第２の制御信号を前記中後段ユニットに供給する工程と、
前記ヒューズユニットが、前記モード設定回路の制御信号に従い前記第２の制御信号の出力から遅れて初段制御用信号を前記初段ユニットに供給する工程と、
前記中後段ユニットが、前記第１の制御信号を受けて該中後段ユニットの中後段出力信号をモード選択信号とデータ信号とを前記被制御装置の動作状態を保持させる為の保持信号に切り換えて出力する工程と、
前記中後段ユニットが、前記第２の制御信号を受けて前記初段ユニットとの前記モード選択信号及び前記データ信号の伝達路を遮断状態とする工程と、
前記初段ユニットが、前記初段制御用信号を受けて前記モード選択信号端子の入力インピーダンス及び入力抵抗の値と前記データ信号入力端子の入力インピーダンス及び入力抵抗の値とを大きくするよう制御する工程と、
前記初段ユニットが、該初段ユニットの前記初段出力信号を固定値とするよう制御する工程と、を有するシステム回路の設定方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２００８−２８８００（Ｐ２００８−２８８００Ａ）
【公開日】平成２０年２月７日（２００８．２．７）
【国際特許分類】
【出願番号】特願２００６−２００３９４（Ｐ２００６−２００３９４）
【出願日】平成１８年７月２４日（２００６．７．２４）
【出願人】（０００００３１０４）エプソントヨコム株式会社 (1,528)
【Ｆターム（参考）】
【公開日】平成２０年２月７日（２００８．２．７）
【国際特許分類】
【出願日】平成１８年７月２４日（２００６．７．２４）
【出願人】（０００００３１０４）エプソントヨコム株式会社 (1,528)
【Ｆターム（参考）】
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