説明

シリアル・データ通信装置のDPLL回路

【課題】PLCで設計・構成するシリアル・データ通信の高速化を図ることができ、しかも受信データのジッタ許容範囲を明確にできる。
【解決手段】DPLL回路10のうち、データシフト回路DS1〜DS3は受信データからソースクロックCLKで同期を取った複数のシリアル・データを生成する。排他的論理和回路EX_ORは一対のシリアル・データから受信データの変化点を検出する。カウンタDPLCNTは、最大カウント値nが設定され、変化点から次の変化点までをソースクロックをカウントする。一致判定回路ANDはカウンタのカウント値が予め設定したカウント値n/2に一致したときに受信クロックとして出力する。ハイレベル・データ・リンク・コントローラ・モジュール(HDLC−IP)20は、受信クロックを使って受信データ(シリアル・データ)の転送制御を行う。

【発明の詳細な説明】
【技術分野】
【0001】
本発明は、シリアル・データ構成の受信データからそれに同期した受信クロックを生成するシリアル・データ通信装置のDPLL回路に係り、特にPLC(プログラマブル・ロジック・コントローラ)で設計・構成するシリアル・データ通信装置のDPLL回路に関する。
【背景技術】
【0002】
DPLL(Digital Phase Locked Loop)回路の機能は、受信データに同期したDPLLクロック(受信クロック)を生成することで、受信データの同期化や再生転送を可能にする。
【0003】
従来のDPLL回路の構成は、受信データをソースクロックによってサンプリングし、このサンプリングした受信データに変化点が発生したかどうかを監視し、この変化点の発生がどの領域にあったかを判断することで、生成するDPLLクロックの補正を行うようにしている。このDPLLクロックの補正には、受信データのジッタに追従できるよう、受信データのボーレートより十分に高い周波数(通常32倍又は16倍)のソースクロックが使用される(例えば、特許文献1または2参照)。
【0004】
図6は従来のDPLL回路を示し、ソースクロックを用いて受信データRXDの変化点DETECTを検出する変化点検出回路1と、ソースクロックCLKをカウントする同期式バイナリカウンタ2と、このカウンタの2進出力Q0〜Q4とソースクロック及び変化点検出信号を入力し、カウント値が所定の値より大きい場合又は小さい場合にクロック位相の遅れ又は進みを示す信号DLY、FWDがセットされ、これによりバイナリカウンタ2のフルカウント数を減少又は増加させて受信データと同期した受信クロックRXCを出力する位相調整回路3で構成される。
【0005】
受信データのボーレートの32倍のソースクロック(×32CLK)を使用したPLL回路の動作例を説明する。変化点検出回路1が受信データの変化点を検出したとき、カウンタ2のカウント値が1〜15の場合(受信データに対して出力する受信クロックの位相が進んでいることになる)、位相調整回路3はカウンタ2のフルカウント値が33又は34に増加するように受信クロック位相の進みを示す信号FWDをセットして次の受信クロックの位相を遅らせる。逆に、受信データの変化点が検出されたときカウンタ2のカウント値が16〜31の場合(受信データに対して出力する受信クロックの位相が遅れていることになる)、位相調整回路3はカウンタ2のフルカウント値が31又は30に減小するように受信クロック位相の遅れを示す信号DLYをセットして次の受信クロックの位相を進める。また、カウント値が0の時は、受信データと受信クロックの位相が最適であるため、位相の補正は行わない。以上のようにして位相ずれのない受信クロックを出力する。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特開平09−224021号公報
【特許文献2】特開平09−83354号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
従来のDPLL回路において、受信データをサンプリングしてデータの中心点に受信クロックが正確に位置する補正(微調整)を得るには、受信データを十分に高い周波数のクロックでサンプリングする必要がある。このため、前記のように、DPLL回路のソースクロックには、例えば、受信データのボーレートの16倍などのものが必要となるため、シリアル・データの通信速度が100Mbpsなどの高速の場合にそれに対応できるDPLL回路の実現が難しくなる。特に、PLC(プログラマブル・ロジック・コントローラ)で設計・構成するシリアル・データ通信装置ではソースクロック生成回路などの高速回路の設計が難しくなる。
【0008】
また、従来のDPLL回路は、カウンタ2と位相調整回路3を使った受信クロックの補正制御が複雑になってPLCによる回路設計を難しくし、さらには、受信データのジッタをどこまで許容できるかを明確にすることが難しくなる。
【0009】
本発明の目的は、PLCで設計・構成するシリアル・データ通信の高速化を容易にし、しかも受信データのジッタ許容範囲を明確にできるシリアル・データ通信装置のDPLL回路を提供することにある。
【課題を解決するための手段】
【0010】
本発明は、前記の課題を解決するため、受信データからソースクロックで同期を取った複数段のシリアル・データを生成し、一対のシリアル・データから受信データの変化点を検出し、変化点から次の変化点までをソースクロックをカウントし、カウンタのカウント値が予め設定したカウント値に一致したときに受信クロックとして出力するようにしたもので、以下の構成を特徴とする。
【0011】
(1)シリアル・データ構成の受信データからそれに同期した受信クロックを生成するシリアル・データ通信装置のDPLL回路であって、
複数回路を縦続接続した構成で、受信データをソースクロックでサンプリングして各回路で同期化した受信データを生成するデータシフト回路と、
前記データシフト回路の一対の回路からのシリアル・データ出力から受信データの変化点を検出する排他的論理和回路と、
受信データの変化点から次の変化点までを最大カウント値としてソースクロックをカウントするカウンタと、
前記カウンタのカウント値が予め設定したカウント値に一致したときにソースクロックの1周期期間の一致判定パルスを受信クロックとして出力する一致判定回路を備えたことを特徴とする。
【0012】
(2)前記データシフト回路、排他的論理和回路、カウンタおよび一致判定回路をPLC(プログラマブル・ロジック・コントローラ)で設計・構成し、
前記カウンタの最大カウント値および一致判定回路に予め設定するカウント値をシリアル・データ通信装置の通信速度とソースクロックの関係で設計・構成することを特徴とする。
【発明の効果】
【0013】
以上のとおり、本発明によれば、受信データからソースクロックで同期を取った複数段のシリアル・データを生成し、一対のシリアル・データから受信データの変化点を検出し、変化点から次の変化点までをソースクロックをカウントし、カウンタのカウント値が予め設定したカウント値に一致したときに受信クロックとして出力するようにしたため、PLCで設計・構成するシリアル・データ通信の高速化を容易にし、しかも受信データのジッタ許容範囲を明確にできる。
【0014】
具体的には、
・受信クロックの同期化にはカウンタの計数動作と論理判定のみになり、PLCで設計・構成するシリアル・データ通信の高速化が容易になる。
【0015】
・受信データのボーレートに対して周波数を下げたソースクロックによって受信クロックの同期化が可能となり、シンプルなDPLL回路で従来回路以上の性能を実現できる。
【0016】
・DPLL回路をシンプルにしたことで、ジッタ許容値のワーストケースを明確に数値化することができる。
【図面の簡単な説明】
【0017】
【図1】本発明の実施形態を示すDPLL回路の構成図。
【図2】図1の各回路の信号波形例。
【図3】受信データRXDに歪みが無い場合の動作タイムチャート。
【図4】受信データRXDが±40%歪んだ場合の動作タイムチャート。
【図5】ジッタ許容値を25%に設定した場合の動作タイムチャート。
【図6】従来のDPLL回路図。
【発明を実施するための形態】
【0018】
(1)DPLL回路の構成
図1は、本発明の実施形態を示すDPLL回路の構成図である。同図は、トランスミッタ(TM)から受信する受信データRXDをサンプリングしたシリアル・データRXD_S3、およびシリアル・データRXD_S3と同期した受信クロックSPXCを生成するDPLL回路10と、このシリアル・データの転送制御を行うハイレベル・データ・リンク・コントローラ・モジュール(HDLC−IP)20で構成する。これらのDPLL回路10とHDLC−IP20は、PLC(プログラマブル・ロジック・コントローラ)で設計・構成することができる。
【0019】
DPLL回路10は、受信データRXDを入力とする3回路縦続接続のデータシフト回路DS1〜DS3によってソースクロックCLKで同期を取ったシリアル・データRXD_S1、RXD_S2、RXD_S3を生成し、シリアル・データRXD_S1はメタステーブル除去用とし、シリアル・データRXD_S2とRXD_S3は受信データRXDの変化点EVENT_DETの検出用とし、さらにシリアル・データRXD_S3はDPLL回路10の受信データ出力とする。
【0020】
排他的論理和回路EX_ORは、一対のデータシフト回路からのシリアル・データRXD_S2とRXD_S3から受信データの変化点EVENT_DETを検出する。
【0021】
カウンタDPLCNTは、変化点EVENT_DETが変化した時点から次の変化点までを最大カウント値nとして以下の条件でソースクロックCLKをカウントする。
【0022】
(a)CLKによりカウンタ値をインクリメント
(b)EVENT_DETが検出された場合にカウント値をクリア
(c)DPLCNTが最大カウント値nに達した場合にカウント値をクリア
一致判定回路ANDは、カウンタDPLCNTのカウント値が予め設定した値n/2に一致したときに、ソースクロックCLKの1周期期間の一致判定パルス出力を得、このパルス出力を受信クロックSRXCとして出力する。
【0023】
HDLC−IP20は、例えば、20Mbpsのデータ転送速度を有し、シリアル・データRXD_S3をこれと同期したDPLLクロック(受信クロック)のタイミングで取得し、その受信データの同期化や再生転送をする。なお、HDLC−IP20は、必要に応じて、2種類のCRCチェックのサポートや各種符号(NRZ/NRZI/FM0/FM1)にも対応可能とし、各種エラーの割込み要求、および、DMAインタフェース機能を設ける。
【0024】
したがって、受信クロックの同期化にはカウンタの計数動作と論理判定のみになり、PLCで設計・構成するシリアル・データ通信の高速化が容易になる。
【0025】
(2)受信クロックの生成動作
図2は、図1における各回路の信号波形例を示し、最大カウント値nの場合である。受信データRXDに対し、シリアル・データRXD_S1〜RXD_S3は前段のものから順次1クロックだけシフトして追従し、カウンタDPLCNTのカウント値nで、シリアル・データRXD_S2が“H”レベルに立ち上がった時点からシリアル・データRXD_S3が立ち上がる時点までを受信データRXDの変化点EVENT_DETとして検出する。このタイミングを最大カウント値nとしてカウントを開始するカウンタDPLCNTの2進出力Q0〜QXが予め設定するカウント値n/2に達したときに、一致判定回路ANDに一致判定を得、この判定信号として受信クロックSRXCを得る。
【0026】
なお、カウンタDPLCNTは、下記の表で示すように、その最大カウント値nをシリアル・データ通信装置の通信速度とソースクロックCLKの関係で回路設計者が決定する。
【0027】
【表1】

【0028】
したがって、受信データのボーレートに対して周波数を下げたソースクロックによって受信クロックの同期化が可能となり、シンプルなDPLL回路で従来回路以上の性能を実現できる。
【0029】
(3)DPLL動作の具体例
図3は、通信速度10Mbps,ソースクロック100MHzの場合で、受信データRXDに歪みが無い場合の動作タイムチャートを示す。
【0030】
この場合、最大カウント値n=10であるため、受信クロックSRXCはカウント値n=5のときに“H”レベルとなり、カウント値n=10またはEVENT_DETが“H”レベルの場合にDPLCNTがクリアされる。
【0031】
(4)受信データのジッタ許容値
図1のDPLL回路は、受信データRXDが歪んだ場合についても問題なく受信データRXD_S3と受信クロックSRXCの抽出が可能である。最大カウント値nとすると、許容できるジッタの最大値、最小値は以下の式(1)で求められる。
【0032】
【数1】

【0033】
例えば、図3の条件(通信速度:10Mbps、CLK:100MHz、n=10)の場合、上記の(1)式より±40%のジッタが許容される。受信データRXDが±40%歪んだ場合について動作タイムチャート例を図4に示す。
【0034】
(5)高速通信の実現
前記のように、図1のDPLL回路で実現される通信速度は、ソースクロックとジッタの許容値によって定まる。ソースクロックCLKは回路の最大動作周波数(fmax)によって上限が異なるため、適用するシステムに依存する。
【0035】
ジッタの許容値もシステムごとに異なるが、一般的には5%、10%、または20%が使用され、実用的な上限値としては20%ジッタが通常使用される。
【0036】
したがって、一概にどこまでの高速通信が可能かを明示するのは困難であるが、ジッタ許容値を25%に設定した場合、本方式では、(1)式より最大カウント値n=4とすることが可能であると言える。この時の動作を図5に示す。
【0037】
このことから、従来の方式が通常ボーレートの16倍から32倍のソースクロックを必要としたのに対し、本実施形態では4倍の高速化が実現可能となる。
【符号の説明】
【0038】
10 DPLL回路
20 ハイレベル・データ・リンク・コントローラ・モジュール(HDLC−IP)
DS1〜DS3 データシフト回路
EX_OR 排他的論理和回路
DPLCNT カウンタ
AND 一致判定回路

【特許請求の範囲】
【請求項1】
シリアル・データ構成の受信データからそれに同期した受信クロックを生成するシリアル・データ通信装置のDPLL回路であって、
複数回路を縦続接続した構成で、受信データをソースクロックでサンプリングして各回路で同期化した受信データを生成するデータシフト回路と、
前記データシフト回路の一対の回路からのシリアル・データ出力から受信データの変化点を検出する排他的論理和回路と、
受信データの変化点から次の変化点までを最大カウント値としてソースクロックをカウントするカウンタと、
前記カウンタのカウント値が予め設定したカウント値に一致したときにソースクロックの1周期期間の一致判定パルスを受信クロックとして出力する一致判定回路を備えたことを特徴とするシリアル・データ通信装置のDPLL回路。
【請求項2】
前記データシフト回路、排他的論理和回路、カウンタおよび一致判定回路をPLC(プログラマブル・ロジック・コントローラ)で設計・構成し、
前記カウンタの最大カウント値および一致判定回路に予め設定するカウント値をシリアル・データ通信装置の通信速度とソースクロックの関係で設計・構成することを特徴とする請求項1に記載のシリアル・データ通信装置のDPLL回路。

【図1】
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【図2】
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【図3】
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【図4】
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【図5】
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【図6】
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【公開番号】特開2012−244269(P2012−244269A)
【公開日】平成24年12月10日(2012.12.10)
【国際特許分類】
【出願番号】特願2011−110115(P2011−110115)
【出願日】平成23年5月17日(2011.5.17)
【出願人】(000006105)株式会社明電舎 (1,739)
【Fターム(参考)】