シリコン装置
【課題】シリコン層を含む可動部の変位を大きくすることができる構造のシリコン装置を提供する。
【解決手段】シリコン装置としてのインクジェットプリンタヘッド１は、シリコン基板２と、シリコン基板２上に形成された酸化シリコン層５Ｂと、酸化シリコン層５Ｂ上に形成された拡散防止膜７０と、拡散防止膜７０上に設けられた圧電素子６とを含む。シリコン基板２にはインク溜まりとしての加圧室６２が形成されており、その天面部の薄いシリコン層５Ａと酸化シリコン層５Ｂとが振動膜５を構成している。圧電素子６は、拡散防止膜７０に接する下部電極７と、下部電極７上に設けられた圧電体層８と、圧電体層８上に設けられた上部電極９とを含む。シリコン基板２は、主面結晶方位（１００）のシリコン結晶からなる。
【解決手段】シリコン装置としてのインクジェットプリンタヘッド１は、シリコン基板２と、シリコン基板２上に形成された酸化シリコン層５Ｂと、酸化シリコン層５Ｂ上に形成された拡散防止膜７０と、拡散防止膜７０上に設けられた圧電素子６とを含む。シリコン基板２にはインク溜まりとしての加圧室６２が形成されており、その天面部の薄いシリコン層５Ａと酸化シリコン層５Ｂとが振動膜５を構成している。圧電素子６は、拡散防止膜７０に接する下部電極７と、下部電極７上に設けられた圧電体層８と、圧電体層８上に設けられた上部電極９とを含む。シリコン基板２は、主面結晶方位（１００）のシリコン結晶からなる。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、シリコン層を含む可動部を有するシリコン装置に関する。このような装置には、シリコン層を含む振動膜を圧電素子で駆動するアクチュエータを含むものや、シリコン層を含む振動膜の変位を電気信号に変換するセンサを含むものなどがある。
【背景技術】
【０００２】
特許文献１は、圧電方式のインクジェットプリンタヘッドを開示している。これは、シリコン装置で構成されたアクチュエータの一例である。特許文献１のインクジェットプリンタヘッドは、シリコン基板と、シリコン基板上に形成された酸化シリコン膜からなる振動膜と、振動膜上に設けられた圧電素子とを含む。シリコン基板には、エッチングによって加圧室が形成されており、この加圧室に振動膜が臨んでいる。加圧室にはインクが導入されるようになっている。上部電極および下部電極の間に電圧を印加して圧電素子を駆動することにより、振動膜が振動する。これにより、加圧室の容積が変化し、加圧室内のインクをノズルから押し出して吐出できる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−５６９３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１の装置は、酸化シリコン膜で振動膜を構成しているが、酸化シリコン膜の周縁部にはシリコン基板が接している。また、酸化シリコン膜とシリコン層との積層構造で振動膜を形成することも考えられる。いずれの構造においても、振動膜に十分な変形を生じさせるためには、振動膜の剛性に抗してその変形を生じさせることができるだけの外力を圧電素子が発生する必要がある。このような観点から、圧電素子を構成する圧電体層の層厚が設計される。
【０００５】
一方、最近のインクジェットプリンタヘッドには、多数色のインクの微小液滴を吐出することが求められている。そのため、各色のインクを吐出するためにプリンタヘッドに組み込まれるノズルユニットを小さくする必要があり、かつ圧電体層および振動膜を薄くして微小液滴を吐出できるようにする必要がある。ところが、圧電体層を薄くすると、十分な力を振動膜に付与できず、目的とするインク吐出性能が得られなくなるおそれがある。そのため、圧電体層の薄型化には限界があり、それに応じてインクジェットプリンタヘッドの小型化が制限される。また、圧電体層を厚く形成するためには、それに応じた時間を要するので、圧電体層の薄型化は、生産性の観点からも取り組むべき課題の一つであると言える。
【０００６】
インクジェットプリンタヘッドだけでなく、シリコン基板に形成した振動膜上に圧電素子を有する装置には、同様の課題がある。
一方、シリコン層を含む可動部（たとえば振動膜）の変位を電気信号に変換するセンサにおいても、類似の課題がある。たとえば、振動膜に圧電素子を積層する構造を例にとると、圧電層を薄く形成すれば、それに応じて圧電効果による電圧が小さくなり、センサの感度が悪くなる。圧電層を厚くすると、振動膜の変形が妨げられ、圧電層の変形が小さくなるので、やはり圧電効果により取り出される電圧が小さくなって、センサの感度が悪くなる。
【０００７】
そこで、この発明は、シリコン層を含む可動部の変位を大きくすることができる構造のシリコン装置を提供する。
【課題を解決するための手段】
【０００８】
上記の目的を達成するための請求項１記載の発明は、主面結晶方位（１００）のシリコン層を含む可動部を有するシリコン装置である。
シリコン層を含む可動部を有するシリコン装置において通常用いられるシリコン基板の主面結晶方位は（１１０）である。これは、主面結晶方位（１１０）のシリコン結晶は剛性が高く（ヤング率が１６９．７ＧＰａ）、撓みにくいため、製造工程におけるウエハのハンドリングが容易だからである。しかし、剛性の高いシリコン結晶は撓みにくい（変形しにくい）ため、可動部を駆動するアクチュエータにおいては可動部を変位させるために大きな駆動力が必要となり、可動部の変位を電気信号に変換するセンサにおいては可動部が変位しにくいために感度が低くなる。とくに、装置の小型化を試みる場合に、このような課題が顕著になる。
【０００９】
そこで、この発明では、主面結晶方位が（１００）のシリコン層が可動部に適用される。主面結晶方位（１００）のシリコン結晶は剛性が低く（ヤング率が１３０．８ＧＰａ）、撓みやすい。したがって、可動部を駆動するアクチュエータにおいては、小さな駆動力で可動部を大きく変位させることができる。また、可動部の変位を電気信号に変換するセンサにおいては、可動部が大きく変位することから、高感度化を図ることができる。
【００１０】
請求項２記載の発明は、前記可動部に接して設けられた圧電素子をさらに含む、請求項１に記載のシリコン装置である。この構成により、圧電素子に駆動電圧を印加することにより可動部を変位させるアクチュエータを構成できる。可動部の変位に応じて圧電素子に生じる電圧を検出するセンサを構成することもできる。いずれの場合も可動部は剛性の小さなシリコン層を含むから、小さな力で大きく変位する。よって、アクチュエータの場合には、圧電素子を構成する圧電体層を厚くしなくとも、可動部を容易に大きく変位させることができる。また、センサの場合には、可動部が大きく変位する結果、圧電素子の圧電体層を厚くしなくとも、十分な電圧を取り出すことができる。よって、圧電体層を薄く形成して、装置の小型化を図ることができるとともに、薄い圧電体層は短時間で形成できるので、装置の生産性を向上できる。
【００１１】
圧電体層は、ＰＺＴ（チタン酸ジルコン酸鉛Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３）層、またはＫＮＮ（ニオブ酸カリウムナトリウム（Ｋ，Ｎａ）ＮｂＯ３）層であってもよい。
請求項３記載の発明は、前記可動部が、前記シリコン層を含む振動膜を含み、前記振動膜によって区画されたインク溜まりをさらに含む、請求項２に記載のシリコン装置である。この構成により、
この構成によれば、圧電素子によって振動膜を変形（振動）させることにより、インク溜まりのインクを加圧して吐出する構造のインクノズルを提供できる。このインクノズルは、インクジェットプリンタヘッドに適用することができる。小型化および微小液滴吐出のために圧電体層を薄くする場合であっても、振動膜を十分に変形させて、十分な量のインクを吐出させることができる。また、振動膜の変形量を大きくとることができるので、インク吐出制御が容易になる。
【００１２】
インクノズルの他にも、マイクロホン（とくにＭＥＭＳ(Micro Electro Mechanical Systems)技術により作製されるシリコンマイク）も、本発明が適用可能なアクチュエータの一例である。
【図面の簡単な説明】
【００１３】
【図１】図１は、この発明の第１の実施形態に係るインクジェットプリンタヘッドの模式的な断面図である。
【図２】図２は、圧電素子の近傍の構成を拡大して示す部分拡大断面図である。
【図３Ａ】図３Ａは、図１に示すインクジェットプリンタヘッドの製造工程を示す模式的な断面図である。
【図３Ｂ】図３Ｂは、図３Ａに続く工程を示す模式的な断面図である。
【図３Ｃ】図３Ｃは、図３Ｂに続く工程を示す模式的な断面図である。
【図３Ｄ】図３Ｄは、図３Ｃに続く工程を示す模式的な断面図である。
【図３Ｅ】図３Ｅは、図３Ｄに続く工程を示す模式的な断面図である。
【図３Ｆ】図３Ｆは、図３Ｅに続く工程を示す模式的な断面図である。
【図３Ｇ】図３Ｇは、図３Ｆに続く工程を示す模式的な断面図である。
【図３Ｈ】図３Ｈは、図３Ｇに続く工程を示す模式的な断面図である。
【図３Ｉ】図３Ｉは、図３Ｈに続く工程を示す模式的な断面図である。
【図３Ｊ】図３Ｊは、図３Ｉに続く工程を示す模式的な断面図である。
【図３Ｋ】図３Ｋは、図３Ｊに続く工程を示す模式的な断面図である。
【図３Ｌ】図３Ｌは、図３Ｋに続く工程を示す模式的な断面図である。
【図３Ｍ】図３Ｍは、図３Ｌに続く工程を示す模式的な断面図である。
【図３Ｎ】図３Ｎは、図３Ｍに続く工程を示す模式的な断面図である。
【図３Ｏ】図３Ｏは、図３Ｎに続く工程を示す模式的な断面図である。
【図３Ｐ】図３Ｐは、図３Ｏに続く工程を示す模式的な断面図である。
【図３Ｑ】図３Ｑは、図３Ｐに続く工程を示す模式的な断面図である。
【図３Ｒ】図３Ｒは、図３Ｑに続く工程を示す模式的な断面図である。
【図３Ｓ】図３Ｓは、図３Ｒに続く工程を示す模式的な断面図である。
【図４】図４は、この発明の第２の実施形態に係る超音波センサの構成を説明するための模式的な断面図である。
【発明を実施するための形態】
【００１４】
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の第１の実施形態に係るインクジェットプリンタヘッドの模式的な断面図である。インクジェットプリンタヘッド１は、シリコン基板２、キレビティプレートと、１０Ａ，１０Ｂ，１０Ｃとを備えている。
シリコン基板２は、主面の結晶方位が（１００）のシリコン結晶からなる。シリコン基板２には、ノズル形成領域３および回路形成領域４が設定されている。さらに、シリコン基板２には、インク溜まりとしての加圧室６２が形成されている。キャビティプレート１０Ａは、たとえばシリコンプレートからなる。このキャビティプレート１０Ａは、シリコン基板２の裏面に貼り合わされ、インク通路１０ａ，１１ａを形成するように構成されている。インク通路１０ａは、加圧室６２に連通し、この加圧室６２にインクを供給するインク供給路である。インク通路１１ａは、インク通路１０ａとは別の位置で加圧室６２に連通しており、インク吐出通路１１の一部を形成している。キャビティプレート１０Ｂ，１０Ｃは、プラスチック板またはステンレス板で構成されていてもよい。キャビティプレート１０Ｂは、キャビティプレート１０Ａに貼り合わされており、キャビティプレート１０Ａのインク通路１１ａと整合するインク通路１１ｂが、厚さ方向に貫通して形成されている。キャビティプレート１０Ｃは、キャビティプレート１０Ｂに貼り合わされており、キャビティプレート１０Ｂのインク通路１１ｂと整合するノズル通路１１ｃが厚さ方向に貫通して形成している。インク通路１１ａ，１１ｂおよびノズル通路１１ｃは、インク吐出通路１１を形成している。加圧室６２からインク吐出通路１１を通って、ノズル通路１１ｃの先端に形成された吐出口１１ｄから、インクが吐出される。インク通路１１ａおよび１１ｂは、それぞれの入口から出口まで一様な流路断面を有している。ノズル通路１１ｃは、インク通路１１ｂの出口に整合する入口を有し、吐出口１１ｄに向かって流路断面がテーパー状に絞られている。
【００１５】
ノズル形成領域３において、シリコン基板２の表面には、振動膜５が形成されている。振動膜５は、シリコン層５Ａと、絶縁膜である酸化シリコン（ＳｉＯ２）層５Ｂとからなる。振動膜５の厚さは、たとえば、０．５μｍ〜２μｍである。より具体的には、シリコン層５Ａの厚さがたとえば０．３μｍ〜１．４μｍ程度であり、酸化シリコン層５Ｂの厚さがたとえば０．２μｍ〜０．６μｍ程度である。シリコン層５Ａは、ノズル形成領域３において、シリコン基板２を裏面側から部分的にエッチングして加圧室６２を形成し、その加圧室６２の天面部に薄部を残すことによって形成されている。すなわち、シリコン基板２は、加圧室６２以外の部分の厚部（厚さ５０μｍ〜６０μｍ）と、加圧室６２の天面部である薄部とを有しており、その薄部が振動膜５を構成するシリコン層５Ａをなしている。シリコン層５Ａは、シリコン基板２の一部であるから、主面結晶方位（１００）のシリコン結晶からなる。
【００１６】
ノズル形成領域３において、振動膜５の表面、すなわち酸化シリコン層５Ｂの表面には、図２に拡大して示すように、アルミナ（Ａｌ２Ｏ３）からなる拡散防止膜７０が積層されている。拡散防止膜７０の膜厚は、たとえば５０Å〜１μｍである。この拡散防止膜７０上には、圧電素子６が配置されている。圧電素子６は、拡散防止膜７０上に形成された下部電極７と、下部電極７上に形成された圧電体層８と、圧電体層８上に形成された上部電極９とを備えている。言い換えれば、圧電素子６は、圧電体層８を上部電極９および下部電極７で上下から挟むことにより形成されている。そして、下部電極７と振動膜５（より具体的には酸化シリコン層５Ｂ）との間に、拡散防止膜７０が介在している。こうして、圧電体層８とシリコン層５Ａとの間に、拡散防止膜７０が介在された構造が形成されている。
【００１７】
下部電極７は、Ｔｉ（チタン）層およびＰｔ（プラチナ）層（たとえば１００ｎｍ〜１５０ｎｍ厚）を振動膜５側から順に積層した２層構造を有している。この他にも、Ａｕ（金）膜、Ｃｒ（クロム）膜、Ｎｉ（ニッケル）膜などの単膜で下部電極を形成することもできる。Ｔｉ／Ｐｔ積層構造膜で下部電極７を構成する場合、Ｔｉ層はＰｔ層を拡散防止膜７０に接着させるための接着層として機能し、Ｔｉ層と拡散防止膜７０との界面には、ＴｉＯ２層が形成される。下部電極７は、圧電体層８に接する本体部７Ａと、この本体部７Ａから側方に延びた延長部７Ｂとを有している。
【００１８】
圧電体層８は、下部電極７の本体部７Ａと平面視同形状に形成されている。圧電体層８は、たとえば、ＰＺＴ（チタン酸ジルコン酸鉛：Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３）からなる。すなわち、圧電体層８は、金属元素であるＰｂを含む。拡散防止膜７０は、Ｐｂ原子の拡散を防ぎ、Ｐｂ原子がシリコン層５Ａに達することを抑制または防止する。圧電体層８の厚さは、１μｍ〜５μｍが好ましい。振動膜５の全体の厚さは、圧電体層８の厚さと同程度か、圧電体層８の厚さの２／３程度とすることが好ましい。圧電体層８は、ＫＮＮ（ニオブ酸カリウムナトリウム（Ｋ，Ｎａ）ＮｂＯ３）層で構成されていてもよい。この場合、金属原子としてのナトリウム原子の拡散が拡散防止膜７０によって抑制または防止される。
【００１９】
圧電体層８は、より具体的には、（１００）配向のＰＺＴまたはＫＮＮで構成されていることが好ましい。これにより、下部電極７と上部電極９との間に電圧を印加したときに、振動膜５の主面に平行な方向（図１の前後左右方向）に圧電体層８が伸縮し、これに応じて振動膜５が伸縮する。これにより、振動膜５を、その厚さ方向（加圧室６２に対向する方向）に沿って大きく撓ませることができる。
【００２０】
上部電極９は、圧電体層８と平面視同形状に形成されている。上部電極９は、ＩｒＯ２（酸化イリジウム）層およびＩｒ（イリジウム）層を圧電体層８側から順に積層した２層構造を有している。
ノズル形成領域３において、振動膜５および圧電素子６の表面は、水素バリア膜１３により覆われている。水素バリア膜１３は、Ａｌ２Ｏ３（アルミナ）からなる。これにより、圧電体層８の水素還元による特性劣化を防止することができる。水素バリア膜１３上には、層間絶縁膜１４が積層されている。層間絶縁膜１４は、ＳｉＯ２からなる。層間絶縁膜１４上には、配線１５，１６が形成されている。配線１５，１６は、Ａｌ（アルミニウム）を含む金属材料からなる。
【００２１】
配線１５の一端部は、下部電極７の延長部７Ｂの先端部の上方に配置されている。配線１５の一端部と延長部７Ｂとの間において、水素バリア膜１３および層間絶縁膜１４を連続して貫通する貫通孔１７が形成されている。配線１５の一端部は、貫通孔１７内に入り込み、貫通孔１７内で延長部７Ｂと接続されている。
配線１６の一端部は、上部電極９の周縁部の上方に配置されている。配線１６の一端部と上部電極９との間において、水素バリア膜１３および層間絶縁膜１４を連続して貫通する貫通孔１８が形成されている。配線１６の一端部は、貫通孔１８内に入り込み、貫通孔１８内で上部電極９と接続されている。
【００２２】
配線１５，１６の各他端部は、後述する駆動回路７２に接続されている。
回路形成領域４には、たとえば、ＮチャネルＭＯＳＦＥＴ（Negative-channel Metal Oxide Semiconductor Field Effect Transistor）２１およびＰチャネルＭＯＳＦＥＴ（Positive-channel Metal Oxide Semiconductor Field Effect Transistor）２２を含む集積回路（ＣＭＯＳ集積回路）が形成されている。この集積回路は、圧電素子６を駆動するための駆動回路７２を含む。
【００２３】
回路形成領域４において、ＮチャネルＭＯＳＦＥＴ２１が形成されるＮＭＯＳ領域２３と、ＰチャネルＭＯＳＦＥＴ２２が形成されるＰＭＯＳ領域２４とは、素子分離部２５により、それぞれ周囲から絶縁分離されている。素子分離部２５は、シリコン基板２の表面から比較的浅く掘り下がった溝（たとえば、深さ０．２μｍ〜０．５μｍのシャロートレンチ）２６の内面に形成された熱酸化膜２７と、熱酸化膜２７の内側を埋め尽くす絶縁体２８とを備えている。絶縁体２８は、たとえば、ＳｉＯ２からなる。絶縁体２８の表面は、シリコン基板２の表面と面一をなしている。
【００２４】
ＮＭＯＳ領域２３には、Ｐ型ウェル３１が形成されている。Ｐ型ウェル３１の深さは、溝２６の深さよりも大きい。Ｐ型ウェル３１の表層部には、チャネル領域３２を挟んで、Ｎ型のソース領域３３およびドレイン領域３４が形成されている。ソース領域３３およびドレイン領域３４のチャネル領域３２側の端部は、その深さおよび不純物濃度が小さくされている。すなわち、ＮチャネルＭＯＳＦＥＴ２１では、ＬＤＤ（Lightly Doped Drain）構造が適用されている。
【００２５】
チャネル領域３２上には、ゲート絶縁膜３５が形成されている。ゲート絶縁膜３５は、ＳｉＯ２からなる。ゲート絶縁膜３５上には、ゲート電極３６が形成されている。ゲート電極３６は、Ｎ型ポリシリコンからなる。ゲート絶縁膜３５およびゲート電極３６の周囲には、サイドウォール３７が形成されている。サイドウォール３７は、ＳｉＮからなる。
ソース領域３３、ドレイン領域３４およびゲート電極３６の表面には、それぞれシリサイド３８，３９，４０が形成されている。
【００２６】
ＰＭＯＳ領域２４には、Ｎ型ウェル４１が形成されている。Ｎ型ウェル４１の深さは、溝２６の深さよりも大きい。Ｎ型ウェル４１の表層部には、チャネル領域４２を挟んで、Ｐ型のソース領域４３およびドレイン領域４４が形成されている。ソース領域４３およびドレイン領域４４のチャネル領域４２側の端部は、その深さおよび不純物濃度が小さくされている。すなわち、ＰチャネルＭＯＳＦＥＴ２２では、ＬＤＤ構造が適用されている。
【００２７】
チャネル領域４２上には、ゲート絶縁膜４５が形成されている。ゲート絶縁膜４５は、ＳｉＯ２からなる。ゲート絶縁膜４５上には、ゲート電極４６が形成されている。ゲート電極４６は、Ｐ型ポリシリコンからなる。ゲート絶縁膜４５およびゲート電極４６の周囲には、サイドウォール４７が形成されている。サイドウォール４７は、ＳｉＮからなる。
ソース領域４３、ドレイン領域４４およびゲート電極４６の表面には、それぞれシリサイド４８，４９，５０が形成されている。
【００２８】
回路形成領域４において、シリコン基板２の表面上には、層間絶縁膜５１が形成されている。層間絶縁膜５１は、ＳｉＯ２からなる。層間絶縁膜５１上には、配線５２，５３，５４が形成されている。配線５２，５３，５４は、Ａｌを含む金属材料からなる。
配線５２は、ソース領域３３の上方に形成されている。配線５２とソース領域３３との間において、層間絶縁膜５１には、それらを電気的に接続するためのコンタクトプラグ５５が貫通して設けられている。コンタクトプラグ５５は、Ｗ（タングステン）からなる。
配線５３は、ドレイン領域３４およびドレイン領域４４の上方に、それらに跨るように形成されている。配線５３とドレイン領域３４との間において、層間絶縁膜５１には、それらを電気的に接続するためのコンタクトプラグ５６が貫通して設けられている。また、配線５３とドレイン領域４４との間において、層間絶縁膜５１には、それらを電気的に接続するためのコンタクトプラグ５７が貫通して設けられている。コンタクトプラグ５６，５７は、Ｗからなる。配線５４は、ソース領域４３の上方に形成されている。配線５４とソース領域４３との間において、層間絶縁膜５１には、それらを電気的に接続するためのコンタクトプラグ５８が貫通して設けられている。コンタクトプラグ５８は、Ｗからなる。
【００２９】
インクジェットプリンタヘッド１の最表面には、表面保護膜６１が形成されている。表面保護膜６１は、ＳｉＮからなる。層間絶縁膜１４，５１および配線１５，１６，５２，５３，５４は、表面保護膜６１により覆われている。
そして、シリコン基板２には、圧電素子６と対向する位置に、その裏面側に開口する加圧室６２が形成されている。加圧室６２は、たとえば、シリコン基板２の表面側ほど幅（開口面積）が小さくなる断面略台形形状に形成されている。加圧室６２には、図示しないインクタンクからインク通路１０ａを通って供給されるインクが充填される。前述の振動膜５は、加圧室６２の天面部を区画していて、加圧室６２に臨んでいる。振動膜５は、シリコン基板２の加圧室６２の周囲の部分（厚部）によって支持されており、加圧室６２に対向する方向（換言すれば振動膜５の厚さ方向）に振動可能な可撓性を有している。
【００３０】
駆動回路７２から圧電素子６に駆動電圧が印加されると、逆圧電効果によって、圧電体層８が変形する。これにより、圧電素子６とともに振動膜５が変形し、それによって、加圧室６２内に容積変化がもたらされ、加圧室６２内のインクが加圧される。加圧されたインクは、インク吐出通路１１を通って、吐出口１１ｄから微小液滴となって吐出される。
このインクジェットプリンタヘッド１においては、振動膜５を構成するシリコン層５Ａは、主面結晶方位が（１００）のシリコン結晶からなっている。そのため、シリコン層５Ａの剛性が低い（ヤング率が１３０．８ＧＰａ）ので、振動膜５が撓みやすい。これにより、圧電素子６の駆動によって、振動膜５を大きく変形させることができるので、加圧室６２の容積変化を大きくとることができる結果、インク吐出制御が容易になる。しかも、圧電素子６が大きな力を発生する必要がないので、圧電体層８を薄く形成することができる。これにより、インクジェットプリンタヘッド１の小型化に寄与できるうえに、圧電体層８の形成に要する時間を短縮して、生産性の向上に寄与できる。
【００３１】
また、このインクジェットプリンタヘッド１においては、シリコン基板２と圧電体層８との間に拡散防止膜７０が介在しており、この拡散防止膜７０によって、圧電体層８中の金属原子がシリコン基板２中に拡散することが抑制または防止される。これにより、圧電体層８の圧電特性が悪化したり、シリコン層５Ａの特性（とくに脆性）が悪化したりすることがなく、さらに、シリコン基板２に作り込まれたＭＯＳＦＥＴ２１，２２の特性が悪化したりすることを回避できる。これにより、圧電体層８およびシリコン層５Ａを薄くしたり、シリコン基板２内のＭＯＳＦＥＴ２１，２２と圧電体層８との距離を短くしたりすることができるから、小型で、かつ良好な特性を有するインクジェットプリンタヘッド１を提供できる。すなわち、圧電素子６は必要な駆動力を発生することができ、シリコン層５Ａを含む振動膜５は十分な耐久性を有することができ、ＭＯＳＦＥＴ２１，２２は良好な素子特性を有することができる。
【００３２】
図３Ａ〜３Ｓは、図１に示すインクジェットプリンタヘッドの製造工程を順に示す模式的な断面図である。図３Ａ〜３Ｓでは、導体および圧電体層の部分にのみハッチングが付され、その他の部分に対するハッチングの付与が省略されている。
インクジェットプリンタヘッド１の製造工程は、回路形成領域４に素子を作り込む工程（図３Ａ〜３Ｊ）と、ノズル形成領域３にインクジェットノズル構造を作り込む工程（図３Ｋ〜３Ｓ）とを含む。
【００３３】
まず、図３Ａに示すように、熱酸化法またはＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法により、主面の結晶方位が（１００）のシリコン結晶からなるシリコン基板２の表面上に、ＳｉＯ２からなる酸化膜８１が形成される。つづいて、ＣＶＤ法により、ＳｉＮ（窒化シリコン）からなる窒化膜８２が形成される。フォトリソグラフィにより、窒化膜８２上に、レジストパターン８３が形成される。レジストパターン８３は、シリコン基板２における溝２６が形成されるべき部分のみを露出させ、その他の部分を覆い隠す。
【００３４】
次に、図３Ｂに示すように、レジストパターン８３をマスクとするエッチングにより、窒化膜８２、酸化膜８１およびシリコン基板２の表層部が順に選択的に除去される。その結果、シリコン基板２の表層部に、溝２６が形成される。溝２６の形成後、レジストパターン８３は除去される。
その後、図３Ｃに示すように、熱酸化法により、溝２６の内面に、熱酸化膜２７が形成される。次いで、ＣＶＤ法により、熱酸化膜２７および窒化膜８２上に、絶縁体２８の材料が堆積される。そして、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により、その堆積された材料および窒化膜８２が研磨される。この研磨は、酸化膜８１の表面が露出するまで続けられる。その結果、熱酸化膜２７上に、絶縁体２８が得られる。この時点で、絶縁体２８は、酸化膜８１の表面と面一をなしている。
【００３５】
その後、フォトリソグラフィにより、絶縁体２８および酸化膜８１上に、レジストパターン８４が形成される。レジストパターン８４は、絶縁体２８および酸化膜８１上におけるＰＭＯＳ領域２４以外の全域に形成される。そして、イオン注入法により、レジストパターン８４をマスクとして、ＰＭＯＳ領域２４に、Ｎ型不純物（たとえば、Ｐ（リン））が注入される。その結果、図３Ｄに示すように、ＰＭＯＳ領域２４に、Ｎ型ウェル４１が形成される。Ｎ型不純物の注入後、レジストパターン８４は除去される。
【００３６】
次いで、フォトリソグラフィにより、絶縁体２８および酸化膜８１上に、レジストパターン８５が形成される。レジストパターン８５は、絶縁体２８および酸化膜８１上におけるＮＭＯＳ領域２３以外の全域に形成される。そして、イオン注入法により、レジストパターン８５をマスクとして、ＮＭＯＳ領域２３に、Ｐ型不純物（たとえば、Ｂ（ボロン））が注入される。その結果、図３Ｅに示すように、ＮＭＯＳ領域２３に、Ｐ型ウェル３１が形成される。Ｐ型不純物の注入後、レジストパターン８５は除去される。
【００３７】
その後、ウエットエッチングにより、酸化膜８１が除去される。このとき、絶縁体２８の上端部もエッチングされ、絶縁体２８は、シリコン基板２の表面とほぼ面一になる。この後、熱酸化法またはＣＶＤ法により、シリコン基板２の表面全域に、酸化シリコン膜８６が形成される。
つづいて、図３Ｆに示すように、ＣＶＤ法により、酸化シリコン膜８６上に、ポリシリコン層８７が形成される。
【００３８】
その後、図３Ｇに示すように、フォトリソグラフィにより、ポリシリコン層８７上に、レジストパターン８８が形成される。レジストパターン８８は、ポリシリコン層８７におけるゲート電極３６，４６となるべき部分のみを覆い隠す。
そして、レジストパターン８８をマスクとするエッチングにより、ポリシリコン層８７がパターニングされる。これにより、図３Ｈに示すように、ゲート電極３６，４６が形成される。ポリシリコン層８７のパターニング後、レジストパターン８８は除去される。その後、イオン注入法により、Ｐ型ウェル３１の表層部およびゲート電極３６に、Ｎ型不純物が注入される。また、イオン注入法により、Ｎ型ウェル４１の表層部およびゲート電極４６に、Ｐ型不純物が注入される。
【００３９】
次いで、図３Ｉに示すように、ゲート電極３６，４６をマスクとするエッチングにより、酸化シリコン膜８６が選択的に除去され、シリコン基板２上に、ゲート絶縁膜３５，４５が得られる。その後、ＣＶＤ法により、シリコン基板２上の全域にＳｉＮが堆積される。そして、そのＳｉＮの堆積層がエッチバックされることにより、サイドウォール３７，４７が形成される。
【００４０】
サイドウォール３７，４７の形成後、図３Ｊに示すように、イオン注入法により、Ｐ型ウェル３１の表層部に、Ｎ型不純物が先に注入されたＮ型不純物よりも深い位置まで注入され、ソース領域３３およびドレイン領域３４が形成される。また、イオン注入法により、Ｎ型ウェル４１の表層部に、Ｐ型不純物が先に注入されたＰ型不純物よりも深い位置まで注入され、ソース領域４３およびドレイン領域４４が形成される。その後、シリサイド３８，３９，４０，４８，４９，５０が形成される。こうして、ＮＭＯＳ領域２３にＮチャネルＭＯＳＦＥＴ２１が形成され、ＰＭＯＳ領域２４にＰチャネルＭＯＳＦＥＴが形成される。
【００４１】
次に、図３Ｋに示すように、ＣＶＤ法により、酸化シリコン膜が形成され、ノズル形成領域３における酸化シリコン層５Ｂおよび回路形成領域４における層間絶縁膜５１となる。さらに、それらの上に、たとえばスパッタ法によって、アルミナ膜からなる拡散防止膜７０が形成される。
その後、図３Ｌに示すように、スパッタ法により、拡散防止膜７０上の全域に、下部電極７と同じ積層構造の膜８９が形成される。また、スパッタ法またはゾルゲル法により、膜８９の全域上に、圧電体層８と同じ材料の膜９０（たとえばＰＺＴ膜）が形成される。さらに、スパッタ法により、膜９０の全域上に、上部電極９と同じ積層構造の膜９１が形成される。ゾルゲル法による圧電体層８の材料膜９０の形成では、基板を７００℃〜８００℃に加熱した状態で５０ｎｍ〜１００ｎｍの厚さの材料素膜を形成する工程を繰り返し行って、必要膜厚まで材料素膜が積層される。一方、スパッタ法による圧電体層８の材料膜９０の形成では、基板を３００℃〜４００℃に加熱した状態で行うスパッタリングによって、基板上に圧電体材料が堆積させられる。いずれの方法であっても基板が加熱されるので、拡散防止膜７０がなければ、圧電体材料中の金属原子がシリコン基板２にまで拡散し、振動膜５を形成しているシリコン層５Ａを脆弱化させ、かつ回路形成領域４に形成されている素子２１，２２の特性を悪化させるおそれがある。
【００４２】
スパッタ法により圧電体層８を形成すると、圧電体層８の配向がその下地である下部電極７の配向に従う。そこで、圧電体層８の配向を下部電極７の配向から独立して制御すべきときには、ゾルゲル法によって圧電体層８を形成することが好ましい。具体的には、ゾルゲル法によって、（１００）配向のＰＺＴまたはＫＮＮからなる圧電体層８を形成することにより、前述のように、振動膜５の撓み変形量を大きくすることができる。
【００４３】
次いで、図３Ｍに示すように、フォトリソグラフィにより、膜９１上に、レジストパターン９２が膜９１における上部電極９となる部分を覆い隠すように形成される。
その後、図３Ｎに示すように、レジストパターン９２をマスクとするエッチングにより、膜９１がパターニングされ、上部電極９が形成される。つづいて、エッチングにより、膜９０がパターニングされ、圧電体層８が形成される。圧電体層８の形成後、レジストパターン９２は除去される。次に、フォトリソグラフィにより、膜８９上に、新たなレジストパターン（図示せず）が膜８９における下部電極７となる部分を覆い隠すように形成される。そして、新たなレジストパターンをマスクとするエッチングにより、膜８９がパターニングされ、下部電極７が形成される。下部電極７の形成後、レジストパターンは除去される。
【００４４】
その後、フォトリソグラフィおよびエッチングによって、回路形成領域４における拡散防止膜７０が除去され、この拡散防止膜７０はノズル形成領域３に選択的に残される。
その後、フォトリソグラフィおよびエッチングにより、層間絶縁膜５１におけるソース領域３３，４３およびドレイン領域３４，４４と対向する部分に、層間絶縁膜５１を厚さ方向に貫通する貫通孔が形成される。そして、ＣＶＤ法により、各貫通孔内にＷが供給され、各貫通孔がＷで埋め尽くされる。これにより、図３Ｏに示すように、コンタクトプラグ５５〜５８が形成される。その後、スパッタ法により、シリコン基板２上の全域に、アルミナ膜９３が形成される。さらに、ＣＶＤ法により、アルミナ膜９３上の全域に、酸化シリコン膜９４が形成される。
【００４５】
次いで、図３Ｐに示すように、フォトリソグラフィおよびエッチングにより、酸化シリコン膜９４およびアルミナ膜９３が回路形成領域４上から除去されるとともに、下部電極７の延長部７Ｂ上および上部電極９上から選択的に除去される。これにより、アルミナ膜９３および酸化シリコン膜９４がそれぞれ水素バリア膜１３および層間絶縁膜１４となり、その水素バリア膜１３および層間絶縁膜１４を連続的に貫通する貫通孔１７，１８が形成される。
【００４６】
その後、スパッタ法により、層間絶縁膜１４，５１上に、Ａｌ膜が形成される。そして、フォトリソグラフィおよびエッチングにより、Ａｌ膜がパターニングされ、図３Ｑに示すように、配線１５，１６，５２，５３，５４が形成される。
その後、図３Ｒに示すように、ＣＶＤ法により、層間絶縁膜１４，５１上に、表面保護膜６１が形成される。
【００４７】
表面保護膜６１の形成後、フォトリソグラフィにより、シリコン基板２の裏面上に、レジストパターン（図示せず）が形成される。このレジストパターンは、シリコン基板２における加圧室６２となる部分を露出させ、その他の部分を覆い隠す。そして、レジストパターンをマスクとするウエットエッチングにより、図３Ｓに示すように、シリコン基板２に加圧室６２が形成される。すなわち、薄いシリコン層５Ａを残すように、シリコン基板２が裏面側からエッチングされることにより、加圧室６２が形成される。同時に、薄いシリコン層５Ａと酸化シリコン層５Ｂとを積層した振動膜５が、加圧室６２の天井部に形成される。
【００４８】
その後は、図１に示すように、予めインク通路１０ａ，１１ａが形成されたキャビティプレート１０Ａがシリコン基板２の裏面に貼り付けられる。さらに、そのキャビティプレート１０Ａの裏面に、予めインク通路１１ｂが形成されたキャビティプレート１０Ｂが貼り付けられ、そのキャビティプレート１０Ｂの裏面に、予めノズル通路１１ｃが形成されたキャビティプレート１０Ｃが貼り付けられる。こうして、インクジェットプリンタヘッド１が得られる。
【００４９】
このようにして、シリコン基板２を利用して、ＮチャネルＭＯＳＦＥＴ２１およびＰチャネルＭＯＳＦＥＴ２２などの半導体素子を形成することができる。また、シリコン基板２上に層間絶縁膜５１を挟んで配線５２，５３，５４が形成され、この配線５２，５３，５４がコンタクトプラグ５５〜５８を介してＮチャネルＭＯＳＦＥＴ２１およびＰチャネルＭＯＳＦＥＴ２２に接続されることにより、インクジェットプリンタヘッド１は、駆動回路７２等の回路と同じチップ内に形成できる。すなわち、圧電素子６に電圧を印加する駆動回路７２を、振動膜５が設けられたシリコン基板２に形成しているので、インクジェットプリンタヘッド１の本体部分と、その駆動回路７２とを１チップで構成すること（１チップ化）が可能となる。
【００５０】
そして、振動膜５を構成するシリコン層５Ａが主面結晶方位（１００）のシリコン結晶からなっているので、振動膜５を大きく撓ませることができ、それによって、インク吐出制御を容易にすることができる。また、圧電体層８が薄くてもよいので、圧電体層８を形成する工程に要する時間を短縮でき、それに応じて生産効率を高めることができる。
一方、拡散防止膜７０が、圧電体層８中の金属原子（ＰＺＴの場合は鉛原子）がシリコン基板２へと拡散することを防止する。これにより、圧電体層８は良好な特性を有することができ、振動膜５を構成するシリコン層５Ａへの金属原子の拡散を防止して、その脆性が悪化することを回避できる。そればかりでなく、シリコン基板２の回路形成領域４への金属原子の拡散が防止されることにより、回路形成領域４に形成された素子２１，２２の特性が悪化することを回避できる。したがって、インクジェットプリンタヘッド１の本体部分と駆動回路７２等とを１チップ化でき、かつ駆動回路７２等を構成する素子は良好な特性を有することができる。
【００５１】
図４は、この発明の第２の実施形態に係る超音波センサの構成を説明するための模式的な断面図である。超音波センサ１８０は、ＳＯＩ（Silicon on Insulator）基板１８１と、ＳＯＩ基板１８１上に形成された絶縁膜である酸化シリコン層１８２と、酸化シリコン層１８２上に形成された拡散防止膜１８３と、拡散防止膜１８３上に形成された圧電素子１８４とを含む。
【００５２】
ＳＯＩ基板１８１は、下地シリコン基板１８５と、下地シリコン基板１８５の表面に形成された埋め込み酸化膜１８６と、埋め込み酸化膜１８６上に形成されたシリコン層１８７とを含む。シリコン層１８７は、主面結晶方位（１００）のシリコン結晶からなる。下地シリコン基板１８５は、その裏面側（シリコン層１８７とは反対側）から掘り込まれており、これによって、断面視略台形状のキャビティ１９１が形成されている。埋め込み酸化膜１８６において、キャビティ１９１に臨む部分も除去されていて、キャビティ１９１の天面は、シリコン層１８７によって区画されている。これにより、キャビティ１９１の天面部には、シリコン層１８７と酸化シリコン層１８２とを積層した振動膜１９２が形成されている。振動膜１９２は、キャビティ１９１の周囲の厚いＳＯＩ基板１８１によって支持されている。すなわち、シリコン層１８７および酸化シリコン層１８２は、キャビティ１９１の天面部の全域を覆い、さらにその周囲に延びて形成されている。
【００５３】
圧電素子１８４は、拡散防止膜１８３に接する下部電極１８８と、下部電極１８８上に積層された圧電体層１８９と、圧電体層１８８上に積層された上部電極１９０とを含む。すなわち、下部電極１８８および上部電極１９０の間に圧電体層１８８が挟まれた状態で、それらが拡散防止膜１８３上に積層されている。
下部電極１８８は、たとえば、拡散防止膜１８３に接するＰｔ層と、このＰｔ層上に積層されたＴｉ層とを積層した積層構造膜からなる。圧電体層１８９は、たとえば、ＰＺＴまたはＫＮＮからなり、それらは（１００）配向に形成されていることが好ましい。上部電極１９０は、たとえば、Ｐｔ層からなる。
【００５４】
下部電極１８８は、キャビティ１９１の天面部の全域を覆い、さらに、その周囲にまで延びて形成されている。圧電体層１８９も同様に、キャビティ１９１の天面部の全域を覆い、さらにその周囲にまで延びて形成されている。圧電体層１８９において、キャビティ１９１よりも外側の領域には、下部電極１８８を露出させる開口が形成されている。この開口から露出した下部電極１８８の表面は、外部接続のためのパッド１８８ａとなる。上部電極１９０は、この実施形態では、キャビティ１９１の天面部の中央領域の上方に形成されている。
【００５５】
この構成により、超音波によって振動膜１９２が振動すると、それに応じて圧電体層１８９が変形する。この変形に伴う圧電効果によって、下部電極１８８と上部電極１９０との間に電圧が生じる。この電圧を取り出して増幅等の適切な処理を施すことによって、超音波に対応した電気信号を得ることができる。
振動膜１９２を構成するシリコン層１８７は、主面結晶方位（１００）のシリコン結晶からなっている。そのため、剛性が小さく、外力によって大きく変位する。したがって、その大きな変位に応じた大きな出力信号を圧電素子１８４から取り出すことができる。これにより、感度の高い超音波センサ１８０を実現できる。また、振動膜１９２の変位を大きくとることができるので、圧電体層１８９を厚く形成する必要がない。これにより、超音波センサ１８０の小型化を図ることができるうえに、圧電体層１８９の形成に要する時間を短縮して生産効率を高めることができる。
【００５６】
拡散防止膜１８３は、たとえば、アルミナ膜からなる。この拡散防止膜１８３は、ＰＺＴまたはＫＮＮからなる圧電体層１８９中の金属原子の拡散を防止する。これにより、振動膜１９２を構成するシリコン層１８７中に金属原子が拡散することを回避できるので、圧電体層１８９の特性が良好に保たれるうえに、振動膜１９２の脆性が悪化することを防いで、超音波センサの耐久性を向上できる。
【００５７】
シリコン層１８７には、超音波センサ１８０が形成された領域以外に設けた回路形成領域に、トランジスタ素子等の半導体素子を作り込むことができる。この場合、拡散防止膜１８３の働きにより、回路形成領域のシリコン層１８７へと金属原子が拡散することを回避できる。それによって、回路形成領域に形成された素子の特性が悪化することを回避できる。回路形成領域には、超音波センサ１８０の出力を処理する処理回路を形成してもよい。これにより、処理回路を１チップ化した超音波センサを提供できる。
【００５８】
以上、この発明のいくつかの実施形態について説明してきたが、この発明は、さらに他の形態で実施することもできる。たとえば、前述の実施形態では、酸化シリコン層５Ｂ，１８２と、圧電素子６，１８４との間に、拡散防止膜７０，１８３を介在させた構造を示したが、酸化シリコン層５Ｂ，１８２とシリコン層（シリコン基板２またはシリコン層１８７）との間に同様な拡散防止膜を介在させた構造とすることもできる。このような構造によっても、強誘電体層（圧電体層８，１８９）中の金属原子がシリコン層へと拡散することを回避できる。また、圧電体層からの金属原子の拡散を問題とする必要がないときには、拡散防止膜を省いてもよい。
【００５９】
さらに、この発明は、インクジェットプリンタヘッド、超音波センサ以外にも、シリコン層を含む可動部を有する他の装置に対しても適用することができる。このような装置としては、前述の例の他、ＭＥＭＳ技術を用いて作製されるシリコンマイク、マイクロスピーカ、圧力センサ、加速度センサ等に代表されるマイクロ構造装置を例示できる。たとえば、センサを構成する場合に、振動膜に接するように圧電素子を設ける必要はなく、たとえば、振動膜中にピエゾ抵抗を埋め込んで、振動膜の変位を電気信号に変換する構成とすることもできる。
【００６０】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【符号の説明】
【００６１】
１ インクジェットプリンタヘッド
２ シリコン基板
３ ノズル形成領域
４ 回路形成領域
５ 振動膜
５Ａ シリコン層
５Ｂ 酸化シリコン層
６ 圧電素子
７ 下部電極
８ 圧電体層
９ 上部電極
２１ ＮチャネルＭＯＳＦＥＴ（半導体素子）
２２ ＰチャネルＭＯＳＦＥＴ（半導体素子）
２３ ＮＭＯＳ領域
２４ ＰＭＯＳ領域
３１ Ｐ型ウェル
４１ Ｎ型ウェル
５１ 層間絶縁膜
６１ 表面保護膜
６２ 加圧室
７０ 拡散防止膜（アルミナ膜）
７２ ドライバ（駆動回路）
１８０ 超音波センサ
１８１ ＳＯＩ基板
１８２ 酸化シリコン層
１８３ 拡散防止膜
１８４ 圧電素子
１８５ 下地シリコン基板
１８６ 埋め込み酸化膜
１８７ シリコン層
１８８ 下部電極
１８９ 圧電体層
１９０ 上部電極
１９１ 振動膜
【技術分野】
【０００１】
この発明は、シリコン層を含む可動部を有するシリコン装置に関する。このような装置には、シリコン層を含む振動膜を圧電素子で駆動するアクチュエータを含むものや、シリコン層を含む振動膜の変位を電気信号に変換するセンサを含むものなどがある。
【背景技術】
【０００２】
特許文献１は、圧電方式のインクジェットプリンタヘッドを開示している。これは、シリコン装置で構成されたアクチュエータの一例である。特許文献１のインクジェットプリンタヘッドは、シリコン基板と、シリコン基板上に形成された酸化シリコン膜からなる振動膜と、振動膜上に設けられた圧電素子とを含む。シリコン基板には、エッチングによって加圧室が形成されており、この加圧室に振動膜が臨んでいる。加圧室にはインクが導入されるようになっている。上部電極および下部電極の間に電圧を印加して圧電素子を駆動することにより、振動膜が振動する。これにより、加圧室の容積が変化し、加圧室内のインクをノズルから押し出して吐出できる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−５６９３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１の装置は、酸化シリコン膜で振動膜を構成しているが、酸化シリコン膜の周縁部にはシリコン基板が接している。また、酸化シリコン膜とシリコン層との積層構造で振動膜を形成することも考えられる。いずれの構造においても、振動膜に十分な変形を生じさせるためには、振動膜の剛性に抗してその変形を生じさせることができるだけの外力を圧電素子が発生する必要がある。このような観点から、圧電素子を構成する圧電体層の層厚が設計される。
【０００５】
一方、最近のインクジェットプリンタヘッドには、多数色のインクの微小液滴を吐出することが求められている。そのため、各色のインクを吐出するためにプリンタヘッドに組み込まれるノズルユニットを小さくする必要があり、かつ圧電体層および振動膜を薄くして微小液滴を吐出できるようにする必要がある。ところが、圧電体層を薄くすると、十分な力を振動膜に付与できず、目的とするインク吐出性能が得られなくなるおそれがある。そのため、圧電体層の薄型化には限界があり、それに応じてインクジェットプリンタヘッドの小型化が制限される。また、圧電体層を厚く形成するためには、それに応じた時間を要するので、圧電体層の薄型化は、生産性の観点からも取り組むべき課題の一つであると言える。
【０００６】
インクジェットプリンタヘッドだけでなく、シリコン基板に形成した振動膜上に圧電素子を有する装置には、同様の課題がある。
一方、シリコン層を含む可動部（たとえば振動膜）の変位を電気信号に変換するセンサにおいても、類似の課題がある。たとえば、振動膜に圧電素子を積層する構造を例にとると、圧電層を薄く形成すれば、それに応じて圧電効果による電圧が小さくなり、センサの感度が悪くなる。圧電層を厚くすると、振動膜の変形が妨げられ、圧電層の変形が小さくなるので、やはり圧電効果により取り出される電圧が小さくなって、センサの感度が悪くなる。
【０００７】
そこで、この発明は、シリコン層を含む可動部の変位を大きくすることができる構造のシリコン装置を提供する。
【課題を解決するための手段】
【０００８】
上記の目的を達成するための請求項１記載の発明は、主面結晶方位（１００）のシリコン層を含む可動部を有するシリコン装置である。
シリコン層を含む可動部を有するシリコン装置において通常用いられるシリコン基板の主面結晶方位は（１１０）である。これは、主面結晶方位（１１０）のシリコン結晶は剛性が高く（ヤング率が１６９．７ＧＰａ）、撓みにくいため、製造工程におけるウエハのハンドリングが容易だからである。しかし、剛性の高いシリコン結晶は撓みにくい（変形しにくい）ため、可動部を駆動するアクチュエータにおいては可動部を変位させるために大きな駆動力が必要となり、可動部の変位を電気信号に変換するセンサにおいては可動部が変位しにくいために感度が低くなる。とくに、装置の小型化を試みる場合に、このような課題が顕著になる。
【０００９】
そこで、この発明では、主面結晶方位が（１００）のシリコン層が可動部に適用される。主面結晶方位（１００）のシリコン結晶は剛性が低く（ヤング率が１３０．８ＧＰａ）、撓みやすい。したがって、可動部を駆動するアクチュエータにおいては、小さな駆動力で可動部を大きく変位させることができる。また、可動部の変位を電気信号に変換するセンサにおいては、可動部が大きく変位することから、高感度化を図ることができる。
【００１０】
請求項２記載の発明は、前記可動部に接して設けられた圧電素子をさらに含む、請求項１に記載のシリコン装置である。この構成により、圧電素子に駆動電圧を印加することにより可動部を変位させるアクチュエータを構成できる。可動部の変位に応じて圧電素子に生じる電圧を検出するセンサを構成することもできる。いずれの場合も可動部は剛性の小さなシリコン層を含むから、小さな力で大きく変位する。よって、アクチュエータの場合には、圧電素子を構成する圧電体層を厚くしなくとも、可動部を容易に大きく変位させることができる。また、センサの場合には、可動部が大きく変位する結果、圧電素子の圧電体層を厚くしなくとも、十分な電圧を取り出すことができる。よって、圧電体層を薄く形成して、装置の小型化を図ることができるとともに、薄い圧電体層は短時間で形成できるので、装置の生産性を向上できる。
【００１１】
圧電体層は、ＰＺＴ（チタン酸ジルコン酸鉛Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３）層、またはＫＮＮ（ニオブ酸カリウムナトリウム（Ｋ，Ｎａ）ＮｂＯ３）層であってもよい。
請求項３記載の発明は、前記可動部が、前記シリコン層を含む振動膜を含み、前記振動膜によって区画されたインク溜まりをさらに含む、請求項２に記載のシリコン装置である。この構成により、
この構成によれば、圧電素子によって振動膜を変形（振動）させることにより、インク溜まりのインクを加圧して吐出する構造のインクノズルを提供できる。このインクノズルは、インクジェットプリンタヘッドに適用することができる。小型化および微小液滴吐出のために圧電体層を薄くする場合であっても、振動膜を十分に変形させて、十分な量のインクを吐出させることができる。また、振動膜の変形量を大きくとることができるので、インク吐出制御が容易になる。
【００１２】
インクノズルの他にも、マイクロホン（とくにＭＥＭＳ(Micro Electro Mechanical Systems)技術により作製されるシリコンマイク）も、本発明が適用可能なアクチュエータの一例である。
【図面の簡単な説明】
【００１３】
【図１】図１は、この発明の第１の実施形態に係るインクジェットプリンタヘッドの模式的な断面図である。
【図２】図２は、圧電素子の近傍の構成を拡大して示す部分拡大断面図である。
【図３Ａ】図３Ａは、図１に示すインクジェットプリンタヘッドの製造工程を示す模式的な断面図である。
【図３Ｂ】図３Ｂは、図３Ａに続く工程を示す模式的な断面図である。
【図３Ｃ】図３Ｃは、図３Ｂに続く工程を示す模式的な断面図である。
【図３Ｄ】図３Ｄは、図３Ｃに続く工程を示す模式的な断面図である。
【図３Ｅ】図３Ｅは、図３Ｄに続く工程を示す模式的な断面図である。
【図３Ｆ】図３Ｆは、図３Ｅに続く工程を示す模式的な断面図である。
【図３Ｇ】図３Ｇは、図３Ｆに続く工程を示す模式的な断面図である。
【図３Ｈ】図３Ｈは、図３Ｇに続く工程を示す模式的な断面図である。
【図３Ｉ】図３Ｉは、図３Ｈに続く工程を示す模式的な断面図である。
【図３Ｊ】図３Ｊは、図３Ｉに続く工程を示す模式的な断面図である。
【図３Ｋ】図３Ｋは、図３Ｊに続く工程を示す模式的な断面図である。
【図３Ｌ】図３Ｌは、図３Ｋに続く工程を示す模式的な断面図である。
【図３Ｍ】図３Ｍは、図３Ｌに続く工程を示す模式的な断面図である。
【図３Ｎ】図３Ｎは、図３Ｍに続く工程を示す模式的な断面図である。
【図３Ｏ】図３Ｏは、図３Ｎに続く工程を示す模式的な断面図である。
【図３Ｐ】図３Ｐは、図３Ｏに続く工程を示す模式的な断面図である。
【図３Ｑ】図３Ｑは、図３Ｐに続く工程を示す模式的な断面図である。
【図３Ｒ】図３Ｒは、図３Ｑに続く工程を示す模式的な断面図である。
【図３Ｓ】図３Ｓは、図３Ｒに続く工程を示す模式的な断面図である。
【図４】図４は、この発明の第２の実施形態に係る超音波センサの構成を説明するための模式的な断面図である。
【発明を実施するための形態】
【００１４】
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の第１の実施形態に係るインクジェットプリンタヘッドの模式的な断面図である。インクジェットプリンタヘッド１は、シリコン基板２、キレビティプレートと、１０Ａ，１０Ｂ，１０Ｃとを備えている。
シリコン基板２は、主面の結晶方位が（１００）のシリコン結晶からなる。シリコン基板２には、ノズル形成領域３および回路形成領域４が設定されている。さらに、シリコン基板２には、インク溜まりとしての加圧室６２が形成されている。キャビティプレート１０Ａは、たとえばシリコンプレートからなる。このキャビティプレート１０Ａは、シリコン基板２の裏面に貼り合わされ、インク通路１０ａ，１１ａを形成するように構成されている。インク通路１０ａは、加圧室６２に連通し、この加圧室６２にインクを供給するインク供給路である。インク通路１１ａは、インク通路１０ａとは別の位置で加圧室６２に連通しており、インク吐出通路１１の一部を形成している。キャビティプレート１０Ｂ，１０Ｃは、プラスチック板またはステンレス板で構成されていてもよい。キャビティプレート１０Ｂは、キャビティプレート１０Ａに貼り合わされており、キャビティプレート１０Ａのインク通路１１ａと整合するインク通路１１ｂが、厚さ方向に貫通して形成されている。キャビティプレート１０Ｃは、キャビティプレート１０Ｂに貼り合わされており、キャビティプレート１０Ｂのインク通路１１ｂと整合するノズル通路１１ｃが厚さ方向に貫通して形成している。インク通路１１ａ，１１ｂおよびノズル通路１１ｃは、インク吐出通路１１を形成している。加圧室６２からインク吐出通路１１を通って、ノズル通路１１ｃの先端に形成された吐出口１１ｄから、インクが吐出される。インク通路１１ａおよび１１ｂは、それぞれの入口から出口まで一様な流路断面を有している。ノズル通路１１ｃは、インク通路１１ｂの出口に整合する入口を有し、吐出口１１ｄに向かって流路断面がテーパー状に絞られている。
【００１５】
ノズル形成領域３において、シリコン基板２の表面には、振動膜５が形成されている。振動膜５は、シリコン層５Ａと、絶縁膜である酸化シリコン（ＳｉＯ２）層５Ｂとからなる。振動膜５の厚さは、たとえば、０．５μｍ〜２μｍである。より具体的には、シリコン層５Ａの厚さがたとえば０．３μｍ〜１．４μｍ程度であり、酸化シリコン層５Ｂの厚さがたとえば０．２μｍ〜０．６μｍ程度である。シリコン層５Ａは、ノズル形成領域３において、シリコン基板２を裏面側から部分的にエッチングして加圧室６２を形成し、その加圧室６２の天面部に薄部を残すことによって形成されている。すなわち、シリコン基板２は、加圧室６２以外の部分の厚部（厚さ５０μｍ〜６０μｍ）と、加圧室６２の天面部である薄部とを有しており、その薄部が振動膜５を構成するシリコン層５Ａをなしている。シリコン層５Ａは、シリコン基板２の一部であるから、主面結晶方位（１００）のシリコン結晶からなる。
【００１６】
ノズル形成領域３において、振動膜５の表面、すなわち酸化シリコン層５Ｂの表面には、図２に拡大して示すように、アルミナ（Ａｌ２Ｏ３）からなる拡散防止膜７０が積層されている。拡散防止膜７０の膜厚は、たとえば５０Å〜１μｍである。この拡散防止膜７０上には、圧電素子６が配置されている。圧電素子６は、拡散防止膜７０上に形成された下部電極７と、下部電極７上に形成された圧電体層８と、圧電体層８上に形成された上部電極９とを備えている。言い換えれば、圧電素子６は、圧電体層８を上部電極９および下部電極７で上下から挟むことにより形成されている。そして、下部電極７と振動膜５（より具体的には酸化シリコン層５Ｂ）との間に、拡散防止膜７０が介在している。こうして、圧電体層８とシリコン層５Ａとの間に、拡散防止膜７０が介在された構造が形成されている。
【００１７】
下部電極７は、Ｔｉ（チタン）層およびＰｔ（プラチナ）層（たとえば１００ｎｍ〜１５０ｎｍ厚）を振動膜５側から順に積層した２層構造を有している。この他にも、Ａｕ（金）膜、Ｃｒ（クロム）膜、Ｎｉ（ニッケル）膜などの単膜で下部電極を形成することもできる。Ｔｉ／Ｐｔ積層構造膜で下部電極７を構成する場合、Ｔｉ層はＰｔ層を拡散防止膜７０に接着させるための接着層として機能し、Ｔｉ層と拡散防止膜７０との界面には、ＴｉＯ２層が形成される。下部電極７は、圧電体層８に接する本体部７Ａと、この本体部７Ａから側方に延びた延長部７Ｂとを有している。
【００１８】
圧電体層８は、下部電極７の本体部７Ａと平面視同形状に形成されている。圧電体層８は、たとえば、ＰＺＴ（チタン酸ジルコン酸鉛：Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３）からなる。すなわち、圧電体層８は、金属元素であるＰｂを含む。拡散防止膜７０は、Ｐｂ原子の拡散を防ぎ、Ｐｂ原子がシリコン層５Ａに達することを抑制または防止する。圧電体層８の厚さは、１μｍ〜５μｍが好ましい。振動膜５の全体の厚さは、圧電体層８の厚さと同程度か、圧電体層８の厚さの２／３程度とすることが好ましい。圧電体層８は、ＫＮＮ（ニオブ酸カリウムナトリウム（Ｋ，Ｎａ）ＮｂＯ３）層で構成されていてもよい。この場合、金属原子としてのナトリウム原子の拡散が拡散防止膜７０によって抑制または防止される。
【００１９】
圧電体層８は、より具体的には、（１００）配向のＰＺＴまたはＫＮＮで構成されていることが好ましい。これにより、下部電極７と上部電極９との間に電圧を印加したときに、振動膜５の主面に平行な方向（図１の前後左右方向）に圧電体層８が伸縮し、これに応じて振動膜５が伸縮する。これにより、振動膜５を、その厚さ方向（加圧室６２に対向する方向）に沿って大きく撓ませることができる。
【００２０】
上部電極９は、圧電体層８と平面視同形状に形成されている。上部電極９は、ＩｒＯ２（酸化イリジウム）層およびＩｒ（イリジウム）層を圧電体層８側から順に積層した２層構造を有している。
ノズル形成領域３において、振動膜５および圧電素子６の表面は、水素バリア膜１３により覆われている。水素バリア膜１３は、Ａｌ２Ｏ３（アルミナ）からなる。これにより、圧電体層８の水素還元による特性劣化を防止することができる。水素バリア膜１３上には、層間絶縁膜１４が積層されている。層間絶縁膜１４は、ＳｉＯ２からなる。層間絶縁膜１４上には、配線１５，１６が形成されている。配線１５，１６は、Ａｌ（アルミニウム）を含む金属材料からなる。
【００２１】
配線１５の一端部は、下部電極７の延長部７Ｂの先端部の上方に配置されている。配線１５の一端部と延長部７Ｂとの間において、水素バリア膜１３および層間絶縁膜１４を連続して貫通する貫通孔１７が形成されている。配線１５の一端部は、貫通孔１７内に入り込み、貫通孔１７内で延長部７Ｂと接続されている。
配線１６の一端部は、上部電極９の周縁部の上方に配置されている。配線１６の一端部と上部電極９との間において、水素バリア膜１３および層間絶縁膜１４を連続して貫通する貫通孔１８が形成されている。配線１６の一端部は、貫通孔１８内に入り込み、貫通孔１８内で上部電極９と接続されている。
【００２２】
配線１５，１６の各他端部は、後述する駆動回路７２に接続されている。
回路形成領域４には、たとえば、ＮチャネルＭＯＳＦＥＴ（Negative-channel Metal Oxide Semiconductor Field Effect Transistor）２１およびＰチャネルＭＯＳＦＥＴ（Positive-channel Metal Oxide Semiconductor Field Effect Transistor）２２を含む集積回路（ＣＭＯＳ集積回路）が形成されている。この集積回路は、圧電素子６を駆動するための駆動回路７２を含む。
【００２３】
回路形成領域４において、ＮチャネルＭＯＳＦＥＴ２１が形成されるＮＭＯＳ領域２３と、ＰチャネルＭＯＳＦＥＴ２２が形成されるＰＭＯＳ領域２４とは、素子分離部２５により、それぞれ周囲から絶縁分離されている。素子分離部２５は、シリコン基板２の表面から比較的浅く掘り下がった溝（たとえば、深さ０．２μｍ〜０．５μｍのシャロートレンチ）２６の内面に形成された熱酸化膜２７と、熱酸化膜２７の内側を埋め尽くす絶縁体２８とを備えている。絶縁体２８は、たとえば、ＳｉＯ２からなる。絶縁体２８の表面は、シリコン基板２の表面と面一をなしている。
【００２４】
ＮＭＯＳ領域２３には、Ｐ型ウェル３１が形成されている。Ｐ型ウェル３１の深さは、溝２６の深さよりも大きい。Ｐ型ウェル３１の表層部には、チャネル領域３２を挟んで、Ｎ型のソース領域３３およびドレイン領域３４が形成されている。ソース領域３３およびドレイン領域３４のチャネル領域３２側の端部は、その深さおよび不純物濃度が小さくされている。すなわち、ＮチャネルＭＯＳＦＥＴ２１では、ＬＤＤ（Lightly Doped Drain）構造が適用されている。
【００２５】
チャネル領域３２上には、ゲート絶縁膜３５が形成されている。ゲート絶縁膜３５は、ＳｉＯ２からなる。ゲート絶縁膜３５上には、ゲート電極３６が形成されている。ゲート電極３６は、Ｎ型ポリシリコンからなる。ゲート絶縁膜３５およびゲート電極３６の周囲には、サイドウォール３７が形成されている。サイドウォール３７は、ＳｉＮからなる。
ソース領域３３、ドレイン領域３４およびゲート電極３６の表面には、それぞれシリサイド３８，３９，４０が形成されている。
【００２６】
ＰＭＯＳ領域２４には、Ｎ型ウェル４１が形成されている。Ｎ型ウェル４１の深さは、溝２６の深さよりも大きい。Ｎ型ウェル４１の表層部には、チャネル領域４２を挟んで、Ｐ型のソース領域４３およびドレイン領域４４が形成されている。ソース領域４３およびドレイン領域４４のチャネル領域４２側の端部は、その深さおよび不純物濃度が小さくされている。すなわち、ＰチャネルＭＯＳＦＥＴ２２では、ＬＤＤ構造が適用されている。
【００２７】
チャネル領域４２上には、ゲート絶縁膜４５が形成されている。ゲート絶縁膜４５は、ＳｉＯ２からなる。ゲート絶縁膜４５上には、ゲート電極４６が形成されている。ゲート電極４６は、Ｐ型ポリシリコンからなる。ゲート絶縁膜４５およびゲート電極４６の周囲には、サイドウォール４７が形成されている。サイドウォール４７は、ＳｉＮからなる。
ソース領域４３、ドレイン領域４４およびゲート電極４６の表面には、それぞれシリサイド４８，４９，５０が形成されている。
【００２８】
回路形成領域４において、シリコン基板２の表面上には、層間絶縁膜５１が形成されている。層間絶縁膜５１は、ＳｉＯ２からなる。層間絶縁膜５１上には、配線５２，５３，５４が形成されている。配線５２，５３，５４は、Ａｌを含む金属材料からなる。
配線５２は、ソース領域３３の上方に形成されている。配線５２とソース領域３３との間において、層間絶縁膜５１には、それらを電気的に接続するためのコンタクトプラグ５５が貫通して設けられている。コンタクトプラグ５５は、Ｗ（タングステン）からなる。
配線５３は、ドレイン領域３４およびドレイン領域４４の上方に、それらに跨るように形成されている。配線５３とドレイン領域３４との間において、層間絶縁膜５１には、それらを電気的に接続するためのコンタクトプラグ５６が貫通して設けられている。また、配線５３とドレイン領域４４との間において、層間絶縁膜５１には、それらを電気的に接続するためのコンタクトプラグ５７が貫通して設けられている。コンタクトプラグ５６，５７は、Ｗからなる。配線５４は、ソース領域４３の上方に形成されている。配線５４とソース領域４３との間において、層間絶縁膜５１には、それらを電気的に接続するためのコンタクトプラグ５８が貫通して設けられている。コンタクトプラグ５８は、Ｗからなる。
【００２９】
インクジェットプリンタヘッド１の最表面には、表面保護膜６１が形成されている。表面保護膜６１は、ＳｉＮからなる。層間絶縁膜１４，５１および配線１５，１６，５２，５３，５４は、表面保護膜６１により覆われている。
そして、シリコン基板２には、圧電素子６と対向する位置に、その裏面側に開口する加圧室６２が形成されている。加圧室６２は、たとえば、シリコン基板２の表面側ほど幅（開口面積）が小さくなる断面略台形形状に形成されている。加圧室６２には、図示しないインクタンクからインク通路１０ａを通って供給されるインクが充填される。前述の振動膜５は、加圧室６２の天面部を区画していて、加圧室６２に臨んでいる。振動膜５は、シリコン基板２の加圧室６２の周囲の部分（厚部）によって支持されており、加圧室６２に対向する方向（換言すれば振動膜５の厚さ方向）に振動可能な可撓性を有している。
【００３０】
駆動回路７２から圧電素子６に駆動電圧が印加されると、逆圧電効果によって、圧電体層８が変形する。これにより、圧電素子６とともに振動膜５が変形し、それによって、加圧室６２内に容積変化がもたらされ、加圧室６２内のインクが加圧される。加圧されたインクは、インク吐出通路１１を通って、吐出口１１ｄから微小液滴となって吐出される。
このインクジェットプリンタヘッド１においては、振動膜５を構成するシリコン層５Ａは、主面結晶方位が（１００）のシリコン結晶からなっている。そのため、シリコン層５Ａの剛性が低い（ヤング率が１３０．８ＧＰａ）ので、振動膜５が撓みやすい。これにより、圧電素子６の駆動によって、振動膜５を大きく変形させることができるので、加圧室６２の容積変化を大きくとることができる結果、インク吐出制御が容易になる。しかも、圧電素子６が大きな力を発生する必要がないので、圧電体層８を薄く形成することができる。これにより、インクジェットプリンタヘッド１の小型化に寄与できるうえに、圧電体層８の形成に要する時間を短縮して、生産性の向上に寄与できる。
【００３１】
また、このインクジェットプリンタヘッド１においては、シリコン基板２と圧電体層８との間に拡散防止膜７０が介在しており、この拡散防止膜７０によって、圧電体層８中の金属原子がシリコン基板２中に拡散することが抑制または防止される。これにより、圧電体層８の圧電特性が悪化したり、シリコン層５Ａの特性（とくに脆性）が悪化したりすることがなく、さらに、シリコン基板２に作り込まれたＭＯＳＦＥＴ２１，２２の特性が悪化したりすることを回避できる。これにより、圧電体層８およびシリコン層５Ａを薄くしたり、シリコン基板２内のＭＯＳＦＥＴ２１，２２と圧電体層８との距離を短くしたりすることができるから、小型で、かつ良好な特性を有するインクジェットプリンタヘッド１を提供できる。すなわち、圧電素子６は必要な駆動力を発生することができ、シリコン層５Ａを含む振動膜５は十分な耐久性を有することができ、ＭＯＳＦＥＴ２１，２２は良好な素子特性を有することができる。
【００３２】
図３Ａ〜３Ｓは、図１に示すインクジェットプリンタヘッドの製造工程を順に示す模式的な断面図である。図３Ａ〜３Ｓでは、導体および圧電体層の部分にのみハッチングが付され、その他の部分に対するハッチングの付与が省略されている。
インクジェットプリンタヘッド１の製造工程は、回路形成領域４に素子を作り込む工程（図３Ａ〜３Ｊ）と、ノズル形成領域３にインクジェットノズル構造を作り込む工程（図３Ｋ〜３Ｓ）とを含む。
【００３３】
まず、図３Ａに示すように、熱酸化法またはＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法により、主面の結晶方位が（１００）のシリコン結晶からなるシリコン基板２の表面上に、ＳｉＯ２からなる酸化膜８１が形成される。つづいて、ＣＶＤ法により、ＳｉＮ（窒化シリコン）からなる窒化膜８２が形成される。フォトリソグラフィにより、窒化膜８２上に、レジストパターン８３が形成される。レジストパターン８３は、シリコン基板２における溝２６が形成されるべき部分のみを露出させ、その他の部分を覆い隠す。
【００３４】
次に、図３Ｂに示すように、レジストパターン８３をマスクとするエッチングにより、窒化膜８２、酸化膜８１およびシリコン基板２の表層部が順に選択的に除去される。その結果、シリコン基板２の表層部に、溝２６が形成される。溝２６の形成後、レジストパターン８３は除去される。
その後、図３Ｃに示すように、熱酸化法により、溝２６の内面に、熱酸化膜２７が形成される。次いで、ＣＶＤ法により、熱酸化膜２７および窒化膜８２上に、絶縁体２８の材料が堆積される。そして、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により、その堆積された材料および窒化膜８２が研磨される。この研磨は、酸化膜８１の表面が露出するまで続けられる。その結果、熱酸化膜２７上に、絶縁体２８が得られる。この時点で、絶縁体２８は、酸化膜８１の表面と面一をなしている。
【００３５】
その後、フォトリソグラフィにより、絶縁体２８および酸化膜８１上に、レジストパターン８４が形成される。レジストパターン８４は、絶縁体２８および酸化膜８１上におけるＰＭＯＳ領域２４以外の全域に形成される。そして、イオン注入法により、レジストパターン８４をマスクとして、ＰＭＯＳ領域２４に、Ｎ型不純物（たとえば、Ｐ（リン））が注入される。その結果、図３Ｄに示すように、ＰＭＯＳ領域２４に、Ｎ型ウェル４１が形成される。Ｎ型不純物の注入後、レジストパターン８４は除去される。
【００３６】
次いで、フォトリソグラフィにより、絶縁体２８および酸化膜８１上に、レジストパターン８５が形成される。レジストパターン８５は、絶縁体２８および酸化膜８１上におけるＮＭＯＳ領域２３以外の全域に形成される。そして、イオン注入法により、レジストパターン８５をマスクとして、ＮＭＯＳ領域２３に、Ｐ型不純物（たとえば、Ｂ（ボロン））が注入される。その結果、図３Ｅに示すように、ＮＭＯＳ領域２３に、Ｐ型ウェル３１が形成される。Ｐ型不純物の注入後、レジストパターン８５は除去される。
【００３７】
その後、ウエットエッチングにより、酸化膜８１が除去される。このとき、絶縁体２８の上端部もエッチングされ、絶縁体２８は、シリコン基板２の表面とほぼ面一になる。この後、熱酸化法またはＣＶＤ法により、シリコン基板２の表面全域に、酸化シリコン膜８６が形成される。
つづいて、図３Ｆに示すように、ＣＶＤ法により、酸化シリコン膜８６上に、ポリシリコン層８７が形成される。
【００３８】
その後、図３Ｇに示すように、フォトリソグラフィにより、ポリシリコン層８７上に、レジストパターン８８が形成される。レジストパターン８８は、ポリシリコン層８７におけるゲート電極３６，４６となるべき部分のみを覆い隠す。
そして、レジストパターン８８をマスクとするエッチングにより、ポリシリコン層８７がパターニングされる。これにより、図３Ｈに示すように、ゲート電極３６，４６が形成される。ポリシリコン層８７のパターニング後、レジストパターン８８は除去される。その後、イオン注入法により、Ｐ型ウェル３１の表層部およびゲート電極３６に、Ｎ型不純物が注入される。また、イオン注入法により、Ｎ型ウェル４１の表層部およびゲート電極４６に、Ｐ型不純物が注入される。
【００３９】
次いで、図３Ｉに示すように、ゲート電極３６，４６をマスクとするエッチングにより、酸化シリコン膜８６が選択的に除去され、シリコン基板２上に、ゲート絶縁膜３５，４５が得られる。その後、ＣＶＤ法により、シリコン基板２上の全域にＳｉＮが堆積される。そして、そのＳｉＮの堆積層がエッチバックされることにより、サイドウォール３７，４７が形成される。
【００４０】
サイドウォール３７，４７の形成後、図３Ｊに示すように、イオン注入法により、Ｐ型ウェル３１の表層部に、Ｎ型不純物が先に注入されたＮ型不純物よりも深い位置まで注入され、ソース領域３３およびドレイン領域３４が形成される。また、イオン注入法により、Ｎ型ウェル４１の表層部に、Ｐ型不純物が先に注入されたＰ型不純物よりも深い位置まで注入され、ソース領域４３およびドレイン領域４４が形成される。その後、シリサイド３８，３９，４０，４８，４９，５０が形成される。こうして、ＮＭＯＳ領域２３にＮチャネルＭＯＳＦＥＴ２１が形成され、ＰＭＯＳ領域２４にＰチャネルＭＯＳＦＥＴが形成される。
【００４１】
次に、図３Ｋに示すように、ＣＶＤ法により、酸化シリコン膜が形成され、ノズル形成領域３における酸化シリコン層５Ｂおよび回路形成領域４における層間絶縁膜５１となる。さらに、それらの上に、たとえばスパッタ法によって、アルミナ膜からなる拡散防止膜７０が形成される。
その後、図３Ｌに示すように、スパッタ法により、拡散防止膜７０上の全域に、下部電極７と同じ積層構造の膜８９が形成される。また、スパッタ法またはゾルゲル法により、膜８９の全域上に、圧電体層８と同じ材料の膜９０（たとえばＰＺＴ膜）が形成される。さらに、スパッタ法により、膜９０の全域上に、上部電極９と同じ積層構造の膜９１が形成される。ゾルゲル法による圧電体層８の材料膜９０の形成では、基板を７００℃〜８００℃に加熱した状態で５０ｎｍ〜１００ｎｍの厚さの材料素膜を形成する工程を繰り返し行って、必要膜厚まで材料素膜が積層される。一方、スパッタ法による圧電体層８の材料膜９０の形成では、基板を３００℃〜４００℃に加熱した状態で行うスパッタリングによって、基板上に圧電体材料が堆積させられる。いずれの方法であっても基板が加熱されるので、拡散防止膜７０がなければ、圧電体材料中の金属原子がシリコン基板２にまで拡散し、振動膜５を形成しているシリコン層５Ａを脆弱化させ、かつ回路形成領域４に形成されている素子２１，２２の特性を悪化させるおそれがある。
【００４２】
スパッタ法により圧電体層８を形成すると、圧電体層８の配向がその下地である下部電極７の配向に従う。そこで、圧電体層８の配向を下部電極７の配向から独立して制御すべきときには、ゾルゲル法によって圧電体層８を形成することが好ましい。具体的には、ゾルゲル法によって、（１００）配向のＰＺＴまたはＫＮＮからなる圧電体層８を形成することにより、前述のように、振動膜５の撓み変形量を大きくすることができる。
【００４３】
次いで、図３Ｍに示すように、フォトリソグラフィにより、膜９１上に、レジストパターン９２が膜９１における上部電極９となる部分を覆い隠すように形成される。
その後、図３Ｎに示すように、レジストパターン９２をマスクとするエッチングにより、膜９１がパターニングされ、上部電極９が形成される。つづいて、エッチングにより、膜９０がパターニングされ、圧電体層８が形成される。圧電体層８の形成後、レジストパターン９２は除去される。次に、フォトリソグラフィにより、膜８９上に、新たなレジストパターン（図示せず）が膜８９における下部電極７となる部分を覆い隠すように形成される。そして、新たなレジストパターンをマスクとするエッチングにより、膜８９がパターニングされ、下部電極７が形成される。下部電極７の形成後、レジストパターンは除去される。
【００４４】
その後、フォトリソグラフィおよびエッチングによって、回路形成領域４における拡散防止膜７０が除去され、この拡散防止膜７０はノズル形成領域３に選択的に残される。
その後、フォトリソグラフィおよびエッチングにより、層間絶縁膜５１におけるソース領域３３，４３およびドレイン領域３４，４４と対向する部分に、層間絶縁膜５１を厚さ方向に貫通する貫通孔が形成される。そして、ＣＶＤ法により、各貫通孔内にＷが供給され、各貫通孔がＷで埋め尽くされる。これにより、図３Ｏに示すように、コンタクトプラグ５５〜５８が形成される。その後、スパッタ法により、シリコン基板２上の全域に、アルミナ膜９３が形成される。さらに、ＣＶＤ法により、アルミナ膜９３上の全域に、酸化シリコン膜９４が形成される。
【００４５】
次いで、図３Ｐに示すように、フォトリソグラフィおよびエッチングにより、酸化シリコン膜９４およびアルミナ膜９３が回路形成領域４上から除去されるとともに、下部電極７の延長部７Ｂ上および上部電極９上から選択的に除去される。これにより、アルミナ膜９３および酸化シリコン膜９４がそれぞれ水素バリア膜１３および層間絶縁膜１４となり、その水素バリア膜１３および層間絶縁膜１４を連続的に貫通する貫通孔１７，１８が形成される。
【００４６】
その後、スパッタ法により、層間絶縁膜１４，５１上に、Ａｌ膜が形成される。そして、フォトリソグラフィおよびエッチングにより、Ａｌ膜がパターニングされ、図３Ｑに示すように、配線１５，１６，５２，５３，５４が形成される。
その後、図３Ｒに示すように、ＣＶＤ法により、層間絶縁膜１４，５１上に、表面保護膜６１が形成される。
【００４７】
表面保護膜６１の形成後、フォトリソグラフィにより、シリコン基板２の裏面上に、レジストパターン（図示せず）が形成される。このレジストパターンは、シリコン基板２における加圧室６２となる部分を露出させ、その他の部分を覆い隠す。そして、レジストパターンをマスクとするウエットエッチングにより、図３Ｓに示すように、シリコン基板２に加圧室６２が形成される。すなわち、薄いシリコン層５Ａを残すように、シリコン基板２が裏面側からエッチングされることにより、加圧室６２が形成される。同時に、薄いシリコン層５Ａと酸化シリコン層５Ｂとを積層した振動膜５が、加圧室６２の天井部に形成される。
【００４８】
その後は、図１に示すように、予めインク通路１０ａ，１１ａが形成されたキャビティプレート１０Ａがシリコン基板２の裏面に貼り付けられる。さらに、そのキャビティプレート１０Ａの裏面に、予めインク通路１１ｂが形成されたキャビティプレート１０Ｂが貼り付けられ、そのキャビティプレート１０Ｂの裏面に、予めノズル通路１１ｃが形成されたキャビティプレート１０Ｃが貼り付けられる。こうして、インクジェットプリンタヘッド１が得られる。
【００４９】
このようにして、シリコン基板２を利用して、ＮチャネルＭＯＳＦＥＴ２１およびＰチャネルＭＯＳＦＥＴ２２などの半導体素子を形成することができる。また、シリコン基板２上に層間絶縁膜５１を挟んで配線５２，５３，５４が形成され、この配線５２，５３，５４がコンタクトプラグ５５〜５８を介してＮチャネルＭＯＳＦＥＴ２１およびＰチャネルＭＯＳＦＥＴ２２に接続されることにより、インクジェットプリンタヘッド１は、駆動回路７２等の回路と同じチップ内に形成できる。すなわち、圧電素子６に電圧を印加する駆動回路７２を、振動膜５が設けられたシリコン基板２に形成しているので、インクジェットプリンタヘッド１の本体部分と、その駆動回路７２とを１チップで構成すること（１チップ化）が可能となる。
【００５０】
そして、振動膜５を構成するシリコン層５Ａが主面結晶方位（１００）のシリコン結晶からなっているので、振動膜５を大きく撓ませることができ、それによって、インク吐出制御を容易にすることができる。また、圧電体層８が薄くてもよいので、圧電体層８を形成する工程に要する時間を短縮でき、それに応じて生産効率を高めることができる。
一方、拡散防止膜７０が、圧電体層８中の金属原子（ＰＺＴの場合は鉛原子）がシリコン基板２へと拡散することを防止する。これにより、圧電体層８は良好な特性を有することができ、振動膜５を構成するシリコン層５Ａへの金属原子の拡散を防止して、その脆性が悪化することを回避できる。そればかりでなく、シリコン基板２の回路形成領域４への金属原子の拡散が防止されることにより、回路形成領域４に形成された素子２１，２２の特性が悪化することを回避できる。したがって、インクジェットプリンタヘッド１の本体部分と駆動回路７２等とを１チップ化でき、かつ駆動回路７２等を構成する素子は良好な特性を有することができる。
【００５１】
図４は、この発明の第２の実施形態に係る超音波センサの構成を説明するための模式的な断面図である。超音波センサ１８０は、ＳＯＩ（Silicon on Insulator）基板１８１と、ＳＯＩ基板１８１上に形成された絶縁膜である酸化シリコン層１８２と、酸化シリコン層１８２上に形成された拡散防止膜１８３と、拡散防止膜１８３上に形成された圧電素子１８４とを含む。
【００５２】
ＳＯＩ基板１８１は、下地シリコン基板１８５と、下地シリコン基板１８５の表面に形成された埋め込み酸化膜１８６と、埋め込み酸化膜１８６上に形成されたシリコン層１８７とを含む。シリコン層１８７は、主面結晶方位（１００）のシリコン結晶からなる。下地シリコン基板１８５は、その裏面側（シリコン層１８７とは反対側）から掘り込まれており、これによって、断面視略台形状のキャビティ１９１が形成されている。埋め込み酸化膜１８６において、キャビティ１９１に臨む部分も除去されていて、キャビティ１９１の天面は、シリコン層１８７によって区画されている。これにより、キャビティ１９１の天面部には、シリコン層１８７と酸化シリコン層１８２とを積層した振動膜１９２が形成されている。振動膜１９２は、キャビティ１９１の周囲の厚いＳＯＩ基板１８１によって支持されている。すなわち、シリコン層１８７および酸化シリコン層１８２は、キャビティ１９１の天面部の全域を覆い、さらにその周囲に延びて形成されている。
【００５３】
圧電素子１８４は、拡散防止膜１８３に接する下部電極１８８と、下部電極１８８上に積層された圧電体層１８９と、圧電体層１８８上に積層された上部電極１９０とを含む。すなわち、下部電極１８８および上部電極１９０の間に圧電体層１８８が挟まれた状態で、それらが拡散防止膜１８３上に積層されている。
下部電極１８８は、たとえば、拡散防止膜１８３に接するＰｔ層と、このＰｔ層上に積層されたＴｉ層とを積層した積層構造膜からなる。圧電体層１８９は、たとえば、ＰＺＴまたはＫＮＮからなり、それらは（１００）配向に形成されていることが好ましい。上部電極１９０は、たとえば、Ｐｔ層からなる。
【００５４】
下部電極１８８は、キャビティ１９１の天面部の全域を覆い、さらに、その周囲にまで延びて形成されている。圧電体層１８９も同様に、キャビティ１９１の天面部の全域を覆い、さらにその周囲にまで延びて形成されている。圧電体層１８９において、キャビティ１９１よりも外側の領域には、下部電極１８８を露出させる開口が形成されている。この開口から露出した下部電極１８８の表面は、外部接続のためのパッド１８８ａとなる。上部電極１９０は、この実施形態では、キャビティ１９１の天面部の中央領域の上方に形成されている。
【００５５】
この構成により、超音波によって振動膜１９２が振動すると、それに応じて圧電体層１８９が変形する。この変形に伴う圧電効果によって、下部電極１８８と上部電極１９０との間に電圧が生じる。この電圧を取り出して増幅等の適切な処理を施すことによって、超音波に対応した電気信号を得ることができる。
振動膜１９２を構成するシリコン層１８７は、主面結晶方位（１００）のシリコン結晶からなっている。そのため、剛性が小さく、外力によって大きく変位する。したがって、その大きな変位に応じた大きな出力信号を圧電素子１８４から取り出すことができる。これにより、感度の高い超音波センサ１８０を実現できる。また、振動膜１９２の変位を大きくとることができるので、圧電体層１８９を厚く形成する必要がない。これにより、超音波センサ１８０の小型化を図ることができるうえに、圧電体層１８９の形成に要する時間を短縮して生産効率を高めることができる。
【００５６】
拡散防止膜１８３は、たとえば、アルミナ膜からなる。この拡散防止膜１８３は、ＰＺＴまたはＫＮＮからなる圧電体層１８９中の金属原子の拡散を防止する。これにより、振動膜１９２を構成するシリコン層１８７中に金属原子が拡散することを回避できるので、圧電体層１８９の特性が良好に保たれるうえに、振動膜１９２の脆性が悪化することを防いで、超音波センサの耐久性を向上できる。
【００５７】
シリコン層１８７には、超音波センサ１８０が形成された領域以外に設けた回路形成領域に、トランジスタ素子等の半導体素子を作り込むことができる。この場合、拡散防止膜１８３の働きにより、回路形成領域のシリコン層１８７へと金属原子が拡散することを回避できる。それによって、回路形成領域に形成された素子の特性が悪化することを回避できる。回路形成領域には、超音波センサ１８０の出力を処理する処理回路を形成してもよい。これにより、処理回路を１チップ化した超音波センサを提供できる。
【００５８】
以上、この発明のいくつかの実施形態について説明してきたが、この発明は、さらに他の形態で実施することもできる。たとえば、前述の実施形態では、酸化シリコン層５Ｂ，１８２と、圧電素子６，１８４との間に、拡散防止膜７０，１８３を介在させた構造を示したが、酸化シリコン層５Ｂ，１８２とシリコン層（シリコン基板２またはシリコン層１８７）との間に同様な拡散防止膜を介在させた構造とすることもできる。このような構造によっても、強誘電体層（圧電体層８，１８９）中の金属原子がシリコン層へと拡散することを回避できる。また、圧電体層からの金属原子の拡散を問題とする必要がないときには、拡散防止膜を省いてもよい。
【００５９】
さらに、この発明は、インクジェットプリンタヘッド、超音波センサ以外にも、シリコン層を含む可動部を有する他の装置に対しても適用することができる。このような装置としては、前述の例の他、ＭＥＭＳ技術を用いて作製されるシリコンマイク、マイクロスピーカ、圧力センサ、加速度センサ等に代表されるマイクロ構造装置を例示できる。たとえば、センサを構成する場合に、振動膜に接するように圧電素子を設ける必要はなく、たとえば、振動膜中にピエゾ抵抗を埋め込んで、振動膜の変位を電気信号に変換する構成とすることもできる。
【００６０】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【符号の説明】
【００６１】
１ インクジェットプリンタヘッド
２ シリコン基板
３ ノズル形成領域
４ 回路形成領域
５ 振動膜
５Ａ シリコン層
５Ｂ 酸化シリコン層
６ 圧電素子
７ 下部電極
８ 圧電体層
９ 上部電極
２１ ＮチャネルＭＯＳＦＥＴ（半導体素子）
２２ ＰチャネルＭＯＳＦＥＴ（半導体素子）
２３ ＮＭＯＳ領域
２４ ＰＭＯＳ領域
３１ Ｐ型ウェル
４１ Ｎ型ウェル
５１ 層間絶縁膜
６１ 表面保護膜
６２ 加圧室
７０ 拡散防止膜（アルミナ膜）
７２ ドライバ（駆動回路）
１８０ 超音波センサ
１８１ ＳＯＩ基板
１８２ 酸化シリコン層
１８３ 拡散防止膜
１８４ 圧電素子
１８５ 下地シリコン基板
１８６ 埋め込み酸化膜
１８７ シリコン層
１８８ 下部電極
１８９ 圧電体層
１９０ 上部電極
１９１ 振動膜
【特許請求の範囲】
【請求項１】
主面結晶方位（１００）のシリコン層を含む可動部を有するシリコン装置。
【請求項２】
前記可動部に接して設けられた圧電素子をさらに含む、請求項１に記載のシリコン装置。
【請求項３】
前記可動部が、前記シリコン層を含む振動膜を含み、
前記振動膜によって区画されたインク溜まりをさらに含む、請求項２に記載のシリコン装置。
【請求項１】
主面結晶方位（１００）のシリコン層を含む可動部を有するシリコン装置。
【請求項２】
前記可動部に接して設けられた圧電素子をさらに含む、請求項１に記載のシリコン装置。
【請求項３】
前記可動部が、前記シリコン層を含む振動膜を含み、
前記振動膜によって区画されたインク溜まりをさらに含む、請求項２に記載のシリコン装置。
【図１】
【図２】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図３Ｅ】
【図３Ｆ】
【図３Ｇ】
【図３Ｈ】
【図３Ｉ】
【図３Ｊ】
【図３Ｋ】
【図３Ｌ】
【図３Ｍ】
【図３Ｎ】
【図３Ｏ】
【図３Ｐ】
【図３Ｑ】
【図３Ｒ】
【図３Ｓ】
【図４】
【図２】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図３Ｅ】
【図３Ｆ】
【図３Ｇ】
【図３Ｈ】
【図３Ｉ】
【図３Ｊ】
【図３Ｋ】
【図３Ｌ】
【図３Ｍ】
【図３Ｎ】
【図３Ｏ】
【図３Ｐ】
【図３Ｑ】
【図３Ｒ】
【図３Ｓ】
【図４】
【公開番号】特開２０１３−７８８７７（Ｐ２０１３−７８８７７Ａ）
【公開日】平成２５年５月２日（２０１３．５．２）
【国際特許分類】
【出願番号】特願２０１１−２１９４３７（Ｐ２０１１−２１９４３７）
【出願日】平成２３年１０月３日（２０１１．１０．３）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
【Ｆターム（参考）】
【公開日】平成２５年５月２日（２０１３．５．２）
【国際特許分類】
【出願日】平成２３年１０月３日（２０１１．１０．３）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
【Ｆターム（参考）】
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